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KR102450822B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR102450822B1
KR102450822B1 KR1020150127740A KR20150127740A KR102450822B1 KR 102450822 B1 KR102450822 B1 KR 102450822B1 KR 1020150127740 A KR1020150127740 A KR 1020150127740A KR 20150127740 A KR20150127740 A KR 20150127740A KR 102450822 B1 KR102450822 B1 KR 102450822B1
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South Korea
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semiconductor
resin layer
substrate
electrode
insulating resin
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히로아키 마츠바라
토모시게 치카이
키미노리 이시도
다카시 나카무라
히로카즈 혼다
히로시 데마치
요시카즈 쿠마가야
쇼타로 사쿠모토
신지 와타나베
스미카즈 호소야마다
신고 나카무라
타케시 미야코시
토시히로 이와사키
미치아키 타마가와
Original Assignee
가부시키가이샤 앰코테크놀로지재팬
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

칩 균열 및 범프 접속 불량이 억제되어, 수율과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법은 전극이 형성된 반도체 웨이퍼를 준비하고, 반도체 칩에 형성된 제1 반도체 소자와 반도체 웨이퍼의 전극을 범프를 통해 전기적으로 접속하고, 반도체 웨이퍼와 반도체 칩과의 접속 전 또는 접속 후에, 서로 대향하는 반도체 웨이퍼와 반도체 칩과의 간극에 제1 절연 수지층을 형성하고, 반도체 웨이퍼에 반도체 칩이 매립되는 두께까지 제2 절연 수지층을 형성하고, 반도체 칩이 소정의 두께가 될 때까지 제2 절연 수지층과 반도체 칩을 연삭하고, 제2 절연 수지층 상 및 반도체 칩에 제1 절연층을 형성하고, 전극을 노출시키는 개구부를 제1 절연층 및 제2 절연 수지층에 형성하고, 개구부를 도전성 재료로 채워, 제1 절연층에 개구부를 매립한 도전성 재료와 접속하는 배선을 형성 하고, 배선에 전기적으로 접속하는 제1 단자를 형성하고, 반도체 웨이퍼를 소정의 두께로 연삭하는 것을 포함하여, 상기 반도체 웨이퍼를 소정의 두께로 연삭하는 것은, 상기 반도체 웨이퍼를 완성 두께에 도달할 때까지 연삭하는 것임을 특징으로 한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 특히, 슬림형 반도체 적층 구조를 포함한 반도체 모듈의 제조 방법에 관한 것이다.
종래, 전자 기기의 소형화를 실현하기 위해, 복수의 반도체 칩을 포함한 반도체 모듈이 제작되고 있다. 이러한 반도체 모듈에 내장되는 반도체 칩간의 접속에는 고대역폭화 및 소비 전력의 절감을 위해, 종래의 와이어 본딩 뿐만 아니라, 반도체 칩 면 위에 형성된 철상 전극(범프)을 사용한 범프 접속도 채용되어 있다(예를 들면 특허 문헌1).
최근, 반도체 장치의 슬림형화나 TSV(Through Silicon Via)의 비아 형성을 위해, 반도체 칩의 슬림형화가 요구되고 있으며, 슬림형 반도체 웨이퍼의 다양한 가공 방법이 제안되고 있다(예를 들면 특허 문헌2, 특허 문헌3). 그러나, 슬림형 반도체 칩간을 범프 접속한 반도체 모듈을 제작하는 경우, BSG 테이프의 사용이나 다이싱, 픽업에 의한 칩 균열, 범프 접속시 슬림형 칩의 휨에 기인하는 범프 접속 불량 등이 발생할 우려가 있다는 문제가 있다. 또한, 슬림형 웨이퍼 핸들링을 위해서 웨이퍼 서포트를 받으면, 그만큼 비용이 증가한다는 문제도 있다.
특허문헌１ : 일본 특허 제４８０９９５７호 특허문헌２ : 일본 특허 공개 공보 ２０１０-２６７６５３호 특허문헌３ : 일본 특허 공개 공보 ２０１２-０８４７８０호
본 발명은 칩 균열 및 범프 접속 불량이 억제되어, 수율과 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 웨이퍼 서포트를 받지 않고 웨이퍼 레벨로 반도체 장비를 제조함으로써, 제조 비용을 절감할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
　본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법은 전극이 형성된 반도체 웨이퍼를 준비하고, 반도체 칩에 형성된 제1 반도체 소자와 상기 반도체 웨이퍼의 상기 전극을 범프를 통해 전기적으로 접속하고, 상기 반도체 웨이퍼와 상기 반도체 칩과의 접속 전 또는 접속 후에, 서로 대향(對向)하는 상기 반도체 웨이퍼와 상기 반도체 칩과의 간극에 제1 절연 수지층을 형성하고, 상기 반도체 웨이퍼 상에 상기 반도체 칩이 매립되는 두께까지 제2 절연 수지층을 형성하고, 상기 반도체 칩이 소정의 두께가 될 때까지 상기 제2 절연 수지층과 상기 반도체 칩을 연삭하고, 상기 제2 절연 수지층 상 및 상기 반도체 칩 상에 제1 절연층을 형성하고, 상기 전극을 노출시키는 개구부를 상기 제1 절연층 및 상기 제2 절연 수지층에 형성하고, 상기 개구부를 도전성 재료로 채워, 상기 제1 절연층 상에 상기 개구부를 채운 도전성 재료와 접속하는 배선을 형성하고, 상기 배선에 전기적으로 접속하는 제1 단자를 형성하고, 상기 반도체 웨이퍼를 소정의 두께로 연삭하는 것을 포함하고, 상기 반도체 웨이퍼를 소정의 두께로 연삭하는 것은 상기 반도체 웨이퍼를 완성 두께에 도달할 때까지 연삭하는 것임을 특징으로 한다.
본 발명의 일 실시 형태에 따르면, 상기 반도체 웨이퍼는 제2 반도체 소자가 형성된 복수의 소자 영역을 가져도 무방하다.
본 발명의 일 실시 형태에 따르면, 상기 복수의 소자 영역의 한 개에 대해서 복수의 상기 반도체 칩을 접속해도 무방하다.
본 발명의 일 실시 형태에 따르면, 상기 반도체 웨이퍼에는 일단부가 상기 제2 반도체 소자에 전기적으로 접속된 매립 전극이 형성되어 있으며, 상기 제1 단자를 형성한 후에, 상기 반도체 웨이퍼를 상기 매립 전극의 타단부 직전까지 연삭하고, 상기 매립 전극의 타단부를 노출시켜, 상기 노출시킨 상기 매립 전극의 타단부에 전기적으로 접속하는 제2 단자를 형성하는 것을 추가 포함해도 무방하다.
본 발명의 일 실시 형태에 따르면, 상기 전극과 상기 제1 반도체 소자를 범프 접속하기 전에 상기 소자 영역의 경계선을 따라, 다이싱 폭보다도 넓게, 상기 완성 두께 이상의 깊이를 갖는 홈을 상기 반도체 웨이퍼 상에 형성하는 것, 및 상기 반도체 웨이퍼를 완성 두께에 도달할 때까지 연삭한 후에, 상기 반도체 웨이퍼를 개편화하는 것을 추가 포함하고, 상기 개편화하는 것은 상기 반도체 웨이퍼에 형성된 상기 홈을 따라, 상기 홈보다도 좁은 다이싱 폭으로 상기 반도체 웨이퍼를 개편화해도 무방하다.
본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법은, 전극이 형성된 반도체 웨이퍼를 준비하고, 제1 반도체 소자가 형성되어, 상기 제1 반도체 소자와 전기적으로 접속된 매립 전극을 갖는 제1 반도체 칩을 준비하고, 상기 제1 반도체 칩의 상기 제1 반도체 소자와 상기 반도체 웨이퍼의 상기 전극을 제1 범프를 통해 전기적으로 접속하고, 상기 반도체 웨이퍼와 상기 제1 반도체 칩과의 접속 전 또는 접속 후에, 서로 대향하는 상기 반도체 웨이퍼와 상기 제1 반도체 칩과의 간극에 제1 절연 수지층을 형성하고, 상기 반도체 웨이퍼에 상기 제1 반도체 칩이 매립되는 두께까지 제2 절연 수지층을 형성하고, 상기 제1 매립 전극의 타단부 직전까지 상기 제2 절연 수지층과 상기 제1 반도체 칩을 연삭하고, 상기 제1 매립 전극의 상기 타단부를 노출시켜, 상기 제1 반도체 칩 상에 상기 제1 매립 전극의 상기 타단부를 덮는 제1 절연층을 형성하고, 상기 제1 절연층 상에 상기 제1 매립 전극의 상기 타단부와 콘택트 홈을 통해 접속하는 단자를 형성하고, 상기 단자와 제2 반도체 칩에 형성된 제2 반도체 소자를 제2 범프를 통해 전기적으로 접속하고, 상기 단자와 상기 제2 반도체 칩과의 접속 전 또는 접속 후에, 서로 대향하는 상기 단자 및 상기 제1 절연층과 상기 제2 반도체 칩과의 간극에 제3 절연 수지층을 형성하고, 상기 제1 절연층 상에 상기 제2 반도체 칩이 매립되는 두께까지 제4 절연 수지층을 형성하고, 상기 제2 반도체 칩이 소정의 두께가 될 때까지 상기 제4 절연 수지층과 상기 제2 반도체 칩을 연삭하고, 상기 제4 절연 수지층 상 및 상기 제2 반도체 칩 상에 제2 절연층을 형성하고, 상기 반도체 웨이퍼에 형성되어 상기 제1 반도체 소자와 전기적으로 접속된 전극을 노출시키는 개구부를 상기 제2 절연층, 상기 제4 절연 수지층, 상기 제1 절연층 및 상기 제2 절연 수지층에 형성하고, 상기 개구부를 도전성 재료로 채워, 상기 제2 절연층 상에 상기 개구부를 채운 도전성 재료와 접속하는 배선을 형성하고, 상기 배선과 전기적으로 접속하는 제1 단자를 형성하고, 상기 반도체 웨이퍼를 소정의 두께로 연삭하는 것을 포함하고, 상기 반도체 웨이퍼를 소정의 두께로 연삭하는 것은, 상기 반도체 웨이퍼를 완성 두께에 도달할 때까지 연삭하는 것임을 특징으로 한다.
본 발명의 일 실시 형태에 따르면, 상기 반도체 웨이퍼는 제3 반도체 소자가 형성된 복수의 소자 영역을 가져도 무방하다.
본 발명의 일 실시 형태에 따르면, 상기 복수의 소자 영역 중 한 개에 대해서, 복수의 상기 제1 반도체 칩을 접속해도 무방하다.
본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법은, 상기 전극과 적어도 한 개의 제3 반도체 칩에 형성된 제4 반도체 소자를 상기 제1 범프를 통해 전기적으로 접속하는 것을 추가 포함해도 무방하다.
본 발명의 일 실시 형태에 따르면, 상기 반도체 웨이퍼에는 일단부가 상기 제3 반도체 소자에 전기적으로 접속된 제2 매립 전극이 형성되어 있으며, 상기 제1 단자를 형성한 후에, 상기 반도체 웨이퍼를 상기 제2 매립 전극의 타단부 직전까지 연삭하고, 상기 제2 매립 전극 타단부를 노출시키고, 상기 노출시킨 상기 제2 매립 전극 타단부에 전기적으로 접속하는 제2 단자를 형성하는 것을 추가 포함해도 무방하다.
본 발명의 일 실시 형태에 따르면, 상기 전극과 상기 제1 매립 전극의 일단부를 범프 접속하기 전에, 상기 소자 영역의 경계선을 따라, 다이싱 폭보다도 넓게, 상기 완성 두께 이상의 깊이를 갖는 홈을 상기 반도체 웨이퍼 상에 형성하는 것, 및 상기 반도체 웨이퍼를 상기 완성 두께에 도달할 때까지 연삭한 후에, 상기 반도체 웨이퍼를 개편화하는 것을 추가 포함하고, 상기 개편화하는 것은 상기 반도체 웨이퍼에 형성된 상기 홈을 따라, 상기 홈보다도 좁은 다이싱 폭으로 상기 반도체 웨이퍼를 개편화해도 무방하다.
본 발명의 일 실시 형태에 따른, 전자 구조를 위한 제조 방법은 제 1 전극 및 제 2 전극을 포함하는 기판을 제공하는 단계; 전자 장치에 형성된 제 1 전자 소자와 제 1 전극을 상호간 범프를 통해 전기적으로 연결하는 단계; 기판 상에 전자 장치를 내장하기에 충분한 두께를 갖도록 제 1 절연 수지층을 형성하는 단계; 전자 장치의 두께가 제 1 소정 두께에 도달할 때까지 제 1 절연 수지층의 일부 및 전자 장치의 일부를 제거하는 단계; 제 1 절연 수지층 및 전자 장치 상에 제 1 절연층을 형성하는 단계; 제 2 전극에 전기적으로 결합되고 제 1 절연층 및 제 1 절연 수지층을 통해 연장되는 제 1 전도성 라인을 제공하는 단계; 제 1 절연층 상에 제 1 전도성 라인과 연결되는 제 2 전도성 라인을 형성하는 단계; 및 제 2 전도성 라인과 전기적으로 연결된 제 1 단자를 형성하는 단계를 포함할 수 있다.
제 1 전도성 라인을 제공하는 단계는: 전극을 노출시키도록 제 1 절연층 및 제 1 절연 수지층에 개구부를 형성하는 단계; 및 전도성 재료로 개구부를 채우는 단계를 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 기판과 전자 장치를 상호간 연결하기 전 또는 후, 기판과 전자 장치 사이의 틈을 제 2 절연 수지층으로 채우는 단계; 및 기판의 두께가 제 2 소정 두께에 도달할 때까지 기판의 일부를 제거하는 단계를 더 포함할 수 있다.
제 1 절연 수지층의 일부를 제거하는 단계는 제 1 절연 수지층을 연마하는 단계를 포함하고; 그리고 제 1 전극 및 제 2 전극은 함께 전기적으로 결합될 수 있다.
기판은 각각 제 2 전자 소자를 포함하는 복수의 장치 영역을 포함하고; 기판은 제 2 전자 소자와 전기적으로 연결된 제 1 단부를 갖는 내장된 전극을 포함하며; 그리고 제조 방법은: 제 1 단자를 형성한 후, 제 1 단부에 대향하여 내장된 전극의 제 2 단부를 노출시키는 단계; 및 내장된 전극의 제 2 단부와 전기적으로 연결된 제 2 단자를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 기판의 일부로서 형성된 복수의 장치 영역 사이의 경계를 따라, 기판에 다이 싱 폭보다 큰 폭을 갖는 홈을 형성하는 단계; 및 기판을 개별 조각으로 분리하는 단계;를 더 포함하되, 기판을 개별 조각으로 분리하는 단계는 기판에 형성된 홈을 따라 기판을 분리하는 단계를 포함하고, 그리고 다이싱 폭은 홈의 폭보다 좁을 수 있다.
기판의 일부를 제거하는 단계는 기판의 두께가 마감 두께에 도달할 때까지 제거하는 단계를 포함하고; 그리고 홈의 깊이는 마감 두께보다 크거나 같을 수 있다.
본 발명의 일 실시 형태에 따른, 전자 구조를 위한 제조 방법은 제 1 전극 및 제 2 전극을 포함하는 기판을 준비하는 단계; 전자 장치의 제 1 소자와 제 1 전극을 상호간 범프를 통해 전기적으로 연결하는 단계; 기판과 전자 장치를 상호간 연결하기 전 또는 후에, 서로 마주 보는 기판과 전자 장치 사이의 틈을 제 1 절연 수지층으로 채우는 단계; 기판 상에 전자 장치를 내장하기에 충분한 두께를 갖도록 제 2 절연 수지층을 형성하는 단계; 전자 장치의 두께가 제 1 소정 두께에 도달할 때까지 제 2 절연 수지층의 일부 및 전자 장치의 일부를 제거하는 단계; 제 2 절연 수지층 및 전자 소자 상에 제 1 절연층을 형성하는 단계; 제 2 전극에 전기적으로 결합되는 제 1 전도성 라인을 제공하되, 제 1 전도성 라인은 제 1 절연층 및 제 1 절연 수지층을 통해 연장하는, 단계; 제 1 절연층 상에 제 1 전도성 라인과 연결되는 제 2 전도성 라인을 형성하는 단계; 제 2 전도성 라인과 전기적으로 연결된 제 1 단자를 형성하는 단계; 및 기판의 두께가 제 2 소정 두께에 도달할 때까지 기판의 일부를 제거하는 단계를 포함할 수 있다.
제 1 전도성 라인을 제공하는 단계는: 전극을 노출시키도록 제 1 절연층 및 제 1 절연 수지층에 개구부를 형성하는 단계; 및 개구부를 전도성 재료로 채우는 단계를 포함할 수 있다.
본 발명의 일 실시 형태에 따른 전자 구조는 제 1 전극 및 제 2 전극을 포함하는 기판; 제 1 주 표면을 포함하되, 제 1 주 표면이 범프를 통해 제 1 전극에 전기적으로 연결된 제 1 전자 소자를 포함하는, 전자 장치; 기판 및 전자 장치의 일부 위의 제 2 절연 수지층 - 제 1 주 표면에 대향하는 전자 장치의 제 2 주 표면이 제 2 절연층의 표면을 통해 노출됨; 제 2 절연 수지층 및 전자 소자 위의 제 1 절연층; 제 2 전극과 전기적으로 연결되되, 제 1 절연층 및 제 2 절연 수지층을 통해 연장하는 제 1 전도성 라인; 제 1 전도성 라인과 전기적으로 연결되는 제 1 절연층상의 제 2 전도성 라인; 및 제 2 전도성 라인과 전기적으로 연결된 제 1 단자를 포함할 수 있다.
기판은: 기판의 제 1 주 표면에 인접한 제 2 전자 소자; 및 제 2 전자 소자와 전기적으로 연결된 제 1 단부 및 기판의 제 1 주 표면에 대향하는 기판의 제 2 주 표면 외부에 노출된 제 2 단부를 갖는 내장된 전극;을 더 포함하고, 그리고 전자 장치는: 기판과 전자 장치 사이에 배치된 제 1 절연 수지층; 및 내장된 전극의 제 2 단부와 전기적으로 연결된 제 2 단자를 더 포함할 수 있다.
제 1 전극은 제 2 전극에 전기적으로 연결될 수 있다.
본 발명에 따르면, 칩 균열 및 범프 접속 불량이 억제되고, 수율과 신뢰성이 향상된 반도체 장치를 제조할 수 있는, 반도체 장치의 제조 방법을 제공할 수 있다. 또한, 제조 비용을 절감할 수 있는, 반도체 장치의 제조 방법을 제공할 수 있다.
도 1a는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 1b는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 2a는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 2b는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9b는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 18은 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 20은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 22는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 23은 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 24는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 25는 본 발명의 실시 형태 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 26은 본 발명의 실시 형태 4의 변형 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 27은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 28은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 29는 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 30은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 31은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 32는 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 33은 본 발명의 실시 형태 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 도면을 참조하여 본 발명에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 그러나, 본 발명에서 반도체 장치의 제조 방법은 여러 가지 형태로 실시할 수 있으며, 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 본 실시 형태에서 참조하는 도면에 있어, 동일 부분 또는 유사한 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 설명에 있어 층, 막, 영역 등의 요소가 다른 요소의 "상"에 있다고 할 때, 이는 해당 다른 요소 "바로 위"에 있는 경우 뿐만 아니라, 그 중간에 또 다른 요소가 있는 경우도 포함한다.
일부 예들에서, 전자 구조는 반도체 장치를 포함하거나 이로 지칭될 수 있다. 일부 예들에서, 기판은 반도체 웨이퍼를 포함하거나 이로 지칭될 수 있다. 일부 예들에서, 전자 장치는 반도체 칩을 포함하거나 이로 지칭될 수 있다. 일부 예들에서, 전자 소자는 반도체 소자를 포함하거나 이로 지칭될 수 있다. 일부 예들에서, 도전성 라인은 배선을 포함하거나 이로 지칭될 수 있다.
<실시 형태 1>
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 개요에 대해서 도 1 내지 도 8을 참조하여 설명한다.
먼저, 도 1a 및 도 1b에 나타내는 바와 같이, 복수의 소자 영역이 형성된 반도체 웨이퍼(101)를 준비한다. 여기서, 소자 영역이란 반도체 웨이퍼를 다이싱하여 개편화 한 후에, 한 개의 반도체 칩으로 기능하는 영역을 나타낸다. 도 1a는 반도체 웨이퍼(101)의 평면도이며, 도 1b는 도 1a에서 영역 a의 B-B 선에 따른 단면도이다. 반도체 웨이퍼(101)는 소자 영역마다 반도체 소자(이하, 제1 반도체 소자(103)라고 한다)가 형성되어 있어도 무방하다. 여기서, 제1 반도체 소자(103)는 트랜지스터 등의 소자를 포함해도 무방하다. 또한, 반도체 웨이퍼(101) 상에는 제1 반도체 소자(103)에 전기적으로 접속되고, Al 등의 금속 재료로 형성된 전극(104)이 절연막을 통해 소자 영역마다 형성되어 있다. 또한, 반도체 웨이퍼(101) 상에는 제1 반도체 소자(103)와 전극(104)을 접속하는 배선층이 형성되어도 무방하다. 도 1은 반도체 웨이퍼의 부분 단면도이다. 도 1에서는 반도체 웨이퍼(101)에 형성된 두 개의 소자 영역을 나타내고 있다. 또한, 반도체 웨이퍼(101)는 제1 반도체 소자(103)가 형성되어 있지 않고, 배선층이 형성된 인터포저 기판이라도 무방하다.
다음으로, 반도체 소자(이하, 제2 반도체 소자(106)라고 한다)가 반도체 기판에 형성된 반도체 칩(105)을 준비한다. 여기서, 제2 반도체 소자(106)는 트랜지스터 등의 소자를 포함한 것으로 한다. 반도체 장비의 조립은 웨이퍼 레벨에서 실행하기 때문에, 반도체 웨이퍼(101)에 형성된 소자 영역에 대한 개수의 반도체 칩(105)을 준비한다. 반도체 칩(105) 상에는 제2 반도체 소자(106)에 배선을 통해 전기적으로 접속된 전극(107)이 절연막을 통해 형성되어 있다.
도 2a 및 도 2b에 나타내는 바와 같이, 반도체 웨이퍼(101)의 소자 영역마다 형성된 제1 반도체 소자(103)와 반도체 칩(105)에 형성된 제2 반도체 소자(106)를 서로 대향시켜 범프(109)를 통해 접합하고, 제1 반도체 소자(103)와 제2 반도체 소자(106)를 전기적으로 접속한다. 도 2a는 반도체 웨이퍼(101) 상에 반도체 칩(105)을 범프 접합한 상태를 나타내는 평면도이며, 도 2b는 도 2a에서 영역(A)의 B-B선에 따른 단면도이다. 구체적으로는 제1 반도체 소자(103)에 전기적으로 접속된 반도체 칩(105)에 대향하고 있는 전극(104) 상 및, 또는 제2 반도체 소자(106)에 전기적으로 접속된 전극(107) 상에 범프(109)를 형성하고, 서로 대향시켜 열처리로 접합시킨다. 범프(109)는 예를 들면 금, 납땜 또는 구리 필러를 사용하여 세미 애디티브 프로세스 등으로 형성되어도 무방하다. 도 2에서는 제1 반도체 소자(103)와 제2 반도체 소자(106)와의 접속에 사용되는 전극(104) 상 및, 또는 전극(107) 상에만 범프(109)를 형성하고 있는 형태를 나타냈지만, 본 발명은 이에 한정되지 않고, 반도체 칩(105)에 대향하지 않는 전극(104) 상에 범프(109)를 형성해도 무방하다. 또한, 반도체 웨이퍼(101)가 인터포저 기판인 경우, 인터포저 기판 상에 형성된 인터포저 기판에 형성된 배선과 전기적으로 접속된 전극과 제2 반도체 소자(106)에 전기적으로 접속된 전극(107)을 범프 접속해도 무방하다.
도 2b에 나타내는 바와 같이, 반도체 웨이퍼(101)와 반도체 칩(105)을 범프(109)를 통해 접합한 후, 반도체 웨이퍼(101)와 반도체 칩(105)과의 간극에 언더필(이하, 제1 절연 수지층(111)이라 한다)을 충전(充)한다. 제1 절연 수지층(111)은 언더필용의 절연성 수지이면 특별히 제한되지 않고, 예를 들면 에폭시계 수지에 실리카, 알루미나 코팅, 아민계 경화제 등을 첨가한 것이 사용되어도 무방하다. 또한, 제1 절연 수지층(111)은 반도체 웨이퍼(101)와 반도체 칩(105)을 범프 접합하기 전에 형성해도 무방하다.
반도체 웨이퍼(101)와 반도체 칩(105)을 범프(109)를 통해 접합한 후에, 반도체 웨이퍼(101)와 반도체 칩(105)과의 간극에 언더필을 충전하여 언더필 봉지(CUF : capillary underfill)하는 방법의 일례를 이하에 설명한다.
반도체 웨이퍼(101)와 반도체 칩(105)과의 범프 접합 후, 필요에 따라 언더필의 유동성을 높이기 위해서, 반도체 웨이퍼(101) 및 반도체 칩(105)에 대해 플라즈마 처리를 실행한 후, 액상의 언더필재를 디스펜서 등을 사용하여, 반도체 웨이퍼(101) 상에 예를 들면, 각 반도체 칩(105)의 가장자리 한쪽에서 수백 ㎛ 정도 떨어진 위치에 라인 형상으로 도포해도 무방하다. 디스펜서시에는 액제(液劑)의 점도를 낮추기 위해서 칩 및 언더필재를 가열하고, 도포는 지정된 시간 간격을 두고 여러 차례 실행해도 무방하다. 도포된 언더필재는 모세관 현상으로 반도체 웨이퍼(101)와 반도체 칩(105)과의 간극으로 침투한다.
또한, 반도체 웨이퍼(101)와 반도체 칩(105)을 범프(109)를 통해 접합하기 전에 액상의 언더필재(NCP : non-conductive paste)로 밀봉하는 방법의 일 예를 이하에 설명한다.
반도체 웨이퍼(101)와 반도체 칩(105)과의 범프 접합 전에, 예를 들면 범프 접속용의 장비(플립 칩 본더)에 디스펜서 등을 탑재해 두고, 반도체 칩(105)이 탑재되는 영역의 일부 또는 전부에 대응하는 반도체 웨이퍼(101)상에, 보이드가 발생하기 어려운 도포 궤적으로 언더필재를 도포하고, 반도체 칩(105)의 반도체 웨이퍼(101)에 탑재 즉, 반도체 웨이퍼(101)와 반도체 칩(105)을 범프 접속함과 동시에, 반도체 웨이퍼(101)와 반도체 칩(105)과의 간극 전면에 언더필재를 확대시켜도 무방하다.
또한, 예를 들면 반도체 웨이퍼(101) 또는 반도체 칩(105)의 다이싱 전의 웨이퍼 또는 그 양쪽에 언더필 액제의 스핀 코팅이나 필름 형상의 언더 필재의 라미네이트 등으로 웨이퍼 단위로 언더필을 붙여 놓고, 언더 필재가 붙은 상태의 반도체 웨이퍼(101) 및 개편화 후의 반도체 칩(105)을 범프 접속함과 동시에 언더필재로 반도체 웨이퍼(101)와 반도체 칩(105)과의 간극을 봉지해도 무방하다.
이상으로 서술한 방법 등으로, 반도체 웨이퍼(101)와 반도체 칩(105)의 간극에 언더필을 충전한 후, 오븐 등으로 가열하여 언더필을 경화시킴으로써, 제1 절연 수지층(111)을 형성한다.
다음으로, 도 2b에 나타내는 바와 같이, 반도체 웨이퍼(101) 상에 반도체 칩(105)이 매립되는 두께의 절연 수지층(이하, 제2 절연 수지층(113)이라 한다)을 형성한다. 제2 절연 수지층(113)으로 사용하는 수지로는 특별히 한정되지 않지만, 재배선 공정에 의한 내약품성 및 납땜 내열성이 필요하며, 웨이퍼의 휨을 억제하기 위해서, 저열팽창 계수를 가지는 수지가 바람직하다. 예를 들면 Fan-out 패키지 칩 매립 용도의 압축 성형용 에폭시, 하이브리드재나, 진공 라미네이션용의 실리콘/하이브리드재로 이루어진 필름 몰드재 등을 사용해도 무방하다. 또한, 도 2a에서는 제2 절연 수지층(113)의 기재를 생략하고 있다.
다음으로, 도 3에 나타내는 바와 같이, 제2　절연 수지층(113)을 큐어시킨 후, 백 그라인드로 제2　반도체 소자(106)가 형성되어 있지 않은 각 반도체 칩(105)의 뒷면을 제2　절연 수지층(113)마다 원하는 두께(완성 두께 즉 박화(薄化)) 공정 종료 후의 최종적인 반도체 칩의 두께)에 도달할 때까지 연삭한다. 각 반도체 칩(105) 및 제2 절연 수지층(113)을 연삭할 때는, 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면에 BSG(Back Side Grinding) 테이프(표면 보호 테이프)를 붙여, 백 그라인드 공정으로 반도체 칩(105)을 박화한다. 각 반도체 칩(105)의 박화가 종료한 후, 반도체 웨이퍼(101)의 뒷면에서 BSG 테이프를 박리한다.
다음으로, 반도체 칩(105)의 뒷면에 배선을 형성하기 전에 제1 절연 층(114)을 형성한다. 제1 절연층(114)은 반도체 칩(105) 및 제2 절연 수지층(113)의 연삭면에, 예를 들면 에폭시계의 빌드업 배선판용 수지 코팅재를 도포하거나, 또는 취급성의 관점에서 필름 타입의 층간 절연 재료나, 후술하는 배선 형성 공정을 보조하기 위한 수지 부착 동박(銅箔) 등을 이용해도 무방하다. 또한, 도 4에 나타내는 바와 같이, 제2　절연 수지층(113) 및 제1 절연층(114)에 CO2 레이저나 UV-YAG 레이저 등을 사용하여, 반도체 웨이퍼(101) 상에 형성된, 반도체 칩(105)에 대향하지 않은 전극(104)을 노출시키는 개구부(115)를 형성한다. 개구부(115)는 비용의 관점에서 레이저로 형성하는 것이 바람직하지만, 포토 에칭으로 형성해도 무방하다. 개구부(115)의 형성에 사용하는 레이저의 강도는, 반도체 웨이퍼(101) 상의 전극(104)이 가공되지 않는 조건으로 설정한다. 전극(104)의 손상이 일어날 경우, 전술한 바와 같이 반도체 칩(105)에 대향하지 않는 전극(104) 상에 범프로서, 구리 필러 등의 범프(109)를 형성하고, 범프(109) 레이저에서 전극(104)을 보호하기 위해 사용함으로써, 전극(104)의 손상을 방지할 수 있게 된다. CO2 레이저를 사용하는 경우는, 수지 스미어가 발생하기 때문에 개구부(115)를 형성한 후에 계속해서 디스미어 처리를 한다. 디스미어 처리로서는 구리 필러 등으로 전극(104)을 보호하는 경우, 알칼리 과망간산염의 디스미어액을 사용한 처리를 해도 무방하고, 전극(104)이 노출되어 있는 경우에는 플라즈마 디스미어 등에 의한 처리를 해도 무방하다.
다음으로, 도 5에 나타내는 바와 같이, 반도체 웨이퍼(101)의 상면 전면 즉, 제1 절연층(114) 상에 개구부(115)에 의해 노출된 전극(104) 상, 및 개구부(115)의 측면에 도전층을 형성하고, 도전층을 패터닝함으로써, 개구부(115)를 채우는 배선(117) 및 배선(117)과 접속하는 배선(119)을 형성한다. 배선(117, 119)는 예를 들면 세미 애디티브 법 등으로 형성되어도 무방하다. 세미 애디티브 법으로 배선(117, 119)을 형성하는 경우, 반도체 웨이퍼(101)의 상면 전면에 무전해 구리 도금을 입힌 후, 도금 레지스트로 패턴을 형성하여, 패턴을 기반으로 전해 구리 도금으로 배선을 형성 후, 도금 레지스트를 제거하고, 에칭으로 무전해 구리 도금 노출부를 제거한다. 이러한 공정으로, 개구부(115)를 채우는 배선(117) 및 배선(117)과 접속하는 배선(119)을 형성할 수 있다. 상기 절연층의 형성 공정 및 상기 배선 공정을 반복함으로써, 2층 이상의 배선층을 형성해도 무방하다.
배선(117, 119)을 형성한 후, 도 6에 나타내는 바와 같이, 배선(119) 상에 절연막(120)을 형성하여, 절연막(120) 상에 배선(119)에 접속하는 단자(121)를 형성한다. 절연막(120)은 제1 절연층(114)과 마찬가지로, 빌드 업 배선판용의 열경화성 에폭시계 절연 필름이나 수지 첨부 동박을 사용하여 형성되어도 무방하다. 또한, 단자(121) 상에 솔더 레지스트(122)를 도포한 후, 개구시켜 단자(121)를 노출시킨다. 노출시킨 단자(121)의 표면에는 프리 플럭스(OSP : Organic Solderability Preservative) 처리 등의 산화 방지 처리를 실행해도 무방하다. 단자(121)에 필요에 따라 외부 단자(123)를 웨이퍼 레벨로 소자 영역마다 형성해도 무방하다. 외부 단자(123)는 솔더 볼을 볼 탑재기로 탑재하여, BGA(Ball Grid Array)로 해도 무방하다.
다음으로, 도 7에 나타내는 바와 같이, 백 그라인드로 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면을 원하는 두께(완성 두께 즉, 박화 공정 종료 후의 최종적인 반도체 웨이퍼 두께)에 도달할 때까지 연삭하여, 반도체 웨이퍼(101)를 박화한다. 반도체 웨이퍼(101)를 연삭할 때, 단자(121), 또는 외부 단자(123)가 형성되어 있는 측은 BSG 테이프를 붙여, 반도체 웨이퍼(101)의 박화가 종료한 후, BSG 테이프를 박리한다.
그런 다음, 도 8에 나타내는 바와 같이, 반도체 웨이퍼(101)에 형성된 소자 영역의 경계선을 따라, 반도체 웨이퍼(101)를 솔더 레지스트(122), 절연막(120), 제1 절연층(114) 및 제2 절연 수지층(113)마다 다이싱하여 개편화함으로써, 반도체 장치(10)를 제작한다. 반도체 웨이퍼(101)를 개편화하기 전에 필요에 따라, 반도체 웨이퍼(101)의 뒷면에 절연 수지 등으로 절연막을 형성하고 큐어해도 무방하다. 절연막을 반도체 웨이퍼(101)의 뒷면에 형성한 경우, 반도체 웨이퍼와 더불어 절연막도 다이싱하여 개편화 한다.
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 따르면, 반도체 웨이퍼(101) 및 반도체 칩(105)의 박화를 하기 전에(반도체 웨이퍼 및 반도체 칩의 두께가 두꺼운 상태에서) 반도체 웨이퍼(101)와 반도체 칩(105)과의 범프 접속을 하기 때문에 범프 접속시, 칩의 휨에 기인한 범프 접속 불량이나 쇼트를 억제하고, 반도체 장치의 수율과 신뢰성을 향상시키는 것이 가능하게 된다. 또한, 제2 절연 수지층(113)에 의한 보강 후에 반도체 칩(105)을 연삭하기 때문에 반도체 칩(105)의 연삭시에 칩 균열을 억제할 수　있다. 또한, 반도체 웨이퍼(101)의 박화를 하기 전에(반도체 웨이퍼(101)의 두께가 두꺼운 상태) 배선(119)의 형성을 하기 때문에, 반도체 웨이퍼(101)의 강성(剛性)으로 웨이퍼 서포트를 받지 않고 안정적으로 배선(119)의 형성을 할 수 있게 되어, 제조 비용을 절감할 수 있다.
<실시 형태 2>
본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법의 개요에 대해서 도 9 내지 도 14를 참조하여 설명한다. 제2 실시 형태에 따른 반도체 장치의 제조 방법에서는, 제1 실시 형태에 따른 반도체 장치의 제조 방법과는 달리, 반도체 웨이퍼의 소자 영역마다 형성된 제1 반도체 소자와, 반도체 칩에 형성된 제2 반도체 소자를 서로 대향시켜, 범프를 통해 접합하기 전에 반도체 웨이퍼에 형성된 복수의 소자 영역의 각각의 경계선을 따라, 제1 반도체 소자가 형성 되어 있지 않은 반도체 웨이퍼의 뒷면에 다이싱 폭보다도 넓은 홈을 형성하는 공정을 포함한다. 또한, 이하에 설명하는 제2 실시 형태에 따른 반도체 장치의 제조 방법에 있어서, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 중복하는 설명은 생략 또는 간소화한다.
도 9a는 반도체 웨이퍼(101)의 평면도이며, 도 9b는 도 9a에서 영역 A의 B-B 선에 따른 단면도이다. 먼저, 제1 실시 형태와 마찬가지로 복수의 소자 영역이 형성된 반도체 웨이퍼(101)를 준비한다. 그리고, 도 9a 및 도 9b에 나타내는 바와 같이, 소자 영역의 경계선을 따라, 반도체 웨이퍼(101)의 제1 반도체 소자(103)가 형성되어 있는 측의 면에 다이싱 폭보다도 넓은 홈(201)을 형성한다. 홈(201)은 블레이드, 레이저 등으로 하프 다이싱에 의해 형성되어도 무방하다. 홈(201)의 깊이는 반도체 웨이퍼(101)의 완성 두께보다 깊게 형성된다. 또한, 반도체 웨이퍼(101)는 제1 반도체 소자(103)가 생략되어 배선층이 형성된 인터포저라도 무방하다.
본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법은 소자 영역의 경계선을 따라 반도체 웨이퍼(101)에 홈(201)을 형성하는 것을 제외하고는, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 거의 마찬가지이다. 즉, 도 10에 나타내는 바와 같이, 반도체 웨이퍼(101)와 반도체 칩(105)을 웨이퍼 레벨로 범프 접합하고, 반도체 웨이퍼(101)와 반도체 칩(105)과의 간극에 제1 절연 수지층(111)을 충전하고, 반도체 웨이퍼(101) 상에 반도체 칩(105)이 매립되는 두께의 제2 절연 수지층(113)을 형성한다. 제2 절연 수지층(113)은 반도체 웨이퍼(101)에 형성된 홈(201)에 충전된다.
그런 다음, 도 11에 나타내는 바와 같이, 각 반도체 칩(105)의 뒷면을 제2 절연 수지층(113)마다 완성 두께에 도달할 때까지 백 그라인드로 연삭하고 반도체 칩(105)을 박화한다. 계속해서, 각 반도체 칩(105) 및 제2 절연 수지층(113)의 연삭면에 제1 절연층(114)을 형성한다.
그런 다음, 도 12에 나타내는 바와 같이, CO2 레이저나 UV-YAG 레이저 등을 사용하여, 제2 절연 수지층(113) 및 제1 절연층(114)에 반도체 웨이퍼(101) 상에 형성된 전극(104)을 노출시키는 개구부(115)를 형성한다. 반도체 웨이퍼(101)의 상면 전면 즉, 제1 절연층(114) 상 개구부(115)에 의해 노출된 전극(104) 상, 및 개구부(115)의 측면에 세미 애디티브법 등으로 도전층을 형성하고 패터닝함으로써, 개구부(115)를 채우는 배선(117) 및 배선(117)과 접속하는 배선(119)을 형성한다. 배선(117, 119)을 형성한 후, 배선(119) 상에 절연막을 형성하여, 절연막(120) 상에 배선(119)에 접속하는 단자(121)를 형성한다. 또한, 단자(121) 상에 솔더 레지스트(122)를 도포한 후, 개구시켜 단자(121)를 노출시킨다. 노출시킨 단자(121)의 표면에는 OSP 처리 등의 산화 방지 처리를 해도 무방하다. 단자(121)상에는 필요에 따라 외부 단자(123)를 웨이퍼 레벨로 소자 영역마다 형성한다.
그 다음, 도 13에 나타내는 바와 같이, 백 그라인드로 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면을 완성 두께에 도달할 때까지 연삭하고, 도 14에 나타내는 바와 같이, 반도체 웨이퍼(101)에 형성된 소자 영역의 경계선을 따라, 솔더 레지스트(122), 절연막(120), 제1 절연층(114) 및 제2 절연 수지층(113)을 다이싱하여 반도체 웨이퍼(101)를 개편화함으로써, 반도체 장치(20)를 제작한다. 다이싱 폭은 반도체 웨이퍼(101)의 뒷면에 형성된 홈(201)의 폭보다도 좁다.
본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에서는, 반도체 웨이퍼(101)에 반도체 웨이퍼(101)의 완성 두께 이상으로 깊은 홈(201)이 이미 형성되어 있기 때문에 반도체 웨이퍼(101)의 박화가 종료했을 때, 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면 측에서는 홈(201)이 형성되어 있던 영역에서 제2 절연 수지층(113)이 노출되어 있으며, 또한 각 소자 영역에 대한 반도체 웨이퍼(101)의 측면은 제2 절연 수지층(113)에 의해 덮여 있다. 즉, 반도체 웨이퍼(101)의 연삭 공정 종료시에는 반도체 웨이퍼(101)는 소자 영역마다 분리된 상태이다. 따라서, 반도체 웨이퍼(101)를 개편화하기 위한 다이싱은 솔더 레지스트(122), 절연막(120), 제1 절연층(114) 및 제2 절연 수지층(113)에 대해 실행된다.
본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 제1 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로, 범프 접속시 칩의 휨에 기인한 범프 접속 불량이나 쇼트를 억제하고, 반도체 장치의 수율과 신뢰성을 향상시켜, 제조 비용의 절감을 가능하게 할 수 있다. 또한, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 반도체 웨이퍼(101)에 다이싱 폭보다도 넓게 완성 두께 이상의 깊이를 갖는 홈(201)을 미리 형성함으로써, 다이싱 공정 전에 반도체 웨이퍼(101)를 소자 영역마다 분리하는 것이 가능하게 되어, 다이싱은 솔더 레지스트(122), 절연막(120), 제1 절연층(114) 및 제2 절연 수지층(113)에 대해 실행된다. 따라서, 다이싱에 의한 반도체 웨이퍼(101)의 칩 균열을 억제할 수　있다. 또한, 각 소자 영역마다 대응하는 반도체 웨이퍼(101)의 측면은 제2 절연 수지층(113)에 덮여 있기 때문에, 다이싱에 의한 반도체 웨이퍼(101)의 칩 균열을 억제할 뿐만 아니라, 반도체 웨이퍼(101)의 측면 측에 형성된 배선층 등의 박리를 억제하는 것이 가능하게 되어, 반도체 장치의 수율과 신뢰성을 더욱 향상시킬 수 있게 된다.
상술한 바와 같이, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 있어서는, 반도체 웨이퍼(101)와 반도체 칩(105)을 범프 접합하기 전에 소자 영역의 경계선을 따라, 반도체 웨이퍼(101)의 제1 반도체 소자(103)가 형성된 면에 다이싱 폭보다도 넓게, 반도체 웨이퍼(101)의 완성 두께 이상의 깊이를 갖는 홈(201)을 미리 형성하는 것을 특징으로 하지만, 이 홈(201)의 깊이는 반도체 웨이퍼(101)의 완성 두께 미만의 깊이를 가지고 있어도 무방하다.
<실시 형태 3>
본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법의 개요에 대해서 도 15 내지 도 18을 참조하여 설명한다. 제3 실시 형태에 따른 반도체 장치의 제조 방법에서는 제1 및 제2 실시 형태에 따른 반도체 장치의 제조 방법과는 달리, 반도체 웨이퍼의 소자 영역마다 형성된 제1 반도체 소자와, 반도체 칩에 형성된 제2 반도체 소자를 반도체 웨이퍼의 소자 영역마다 범프를 통해 전기적으로 접속할 때, 반도체 웨이퍼 한 개의 소자 영역에 대해서 복수의 반도체 칩을 범프 접합한다. 단, 이하에 설명하는 제3 실시 형태에 따른 반도체 장치의 제조 방법에 있어서는, 제1 및 제2 실시 형태에 따른 반도체 장치의 제조 방법과 중복되는 설명은 생략 또는 간소화한다.
먼저, 도 15에 나타내는 바와 같이, 복수의 소자 영역이 형성된 반도체 웨이퍼(101)를 준비하고, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로, 소자 영역의 경계선을 따라, 반도체 웨이퍼(101)의 제1 반도체 소자(103)가 형성되어 있는 측의 면에 홈(201)을 형성한다. 반도체 웨이퍼(101)는 제1 반도체 소자(103)가 생략되어, 배선층이 형성된 인터포저라도 무방하다. 단, 반도체 웨이퍼(101)의 경계선을 따라 반도체 웨이퍼에 홈(201)을 형성하는 공정은 생략되어도 무방하다.
다음으로, 도 16에 나타내는 바와 같이, 반도체 웨이퍼(101)의 소자 영역마다 형성된 제1 반도체 소자(103)와, 반도체 칩(105a, 105b)에 형성된 제2 반도체 소자(도 없음)를 서로 대향시켜, 반도체 웨이퍼(101)에 형성되고, 제1 반도체 소자(103)에 전기적으로 접속되고, 반도체 칩(105a, 105b)에 대향하고 있는 전극(104)과, 반도체 칩(105a, 105b)에 각각 형성된 제2 반도체 소자에 전기적으로 접속된 전극(107)을 범프(109)를 통해 전기적으로 접속한다. 또한, 반도체 웨이퍼(101)가 인터포저 기판인 경우, 인터포저 기판 상에 형성되고, 인터포저 기판에 형성된 배선과 전기적으로 접속된 전극과, 반도체 칩(105a, 105b)에 각각 형성된 전극(107)을 범프 접속해도 무방하다. 그런 다음, 반도체 웨이퍼(101)와 반도체 칩(105a, 105b)과의 간극에 제1 절연 수지층(111)을 충전하고, 반도체 웨이퍼(101) 상에 반도체 칩(105a, 105b)이 매립되는 두께의 제2 절연 수지층(113)을 형성한다. 제2 절연 수지층(113)은 반도체 웨이퍼(101)에 형성된 홈(201)에 충전된다. 본 실시 형태에 따른 반도체 장치의 제조 방법에서는 반도체 웨이퍼(101)의 복수의 소자 영역 중 한 개의 소자 영역에 형성된 제1 반도체 소자(103)와 복수의 반도체 칩(105a, 105b)에 각각 형성된 제2 반도체 소자를 범프 접속한다.
다음으로, 도 17에 나타내는 바와 같이, 각 반도체 칩(105)의 뒷면을 제2 절연 수지층(113)마다 완성 두께에 도달할 때까지 백 그라인드로 연마하고, 반도체 칩(105)을 박화한다. 그 다음, 제1 또는 제2 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로 각 반도체 칩(150) 및 제2 절연 수지층(113)의 연마면에 제1 절연층(114)을 형성한다. 제1 절연층(114) 및 제2 절연 수지층(113)에 반도체 웨이퍼(101) 상에 형성된 전극(104)을 노출시키는 개구부(115)를 형성하고, 반도체 웨이퍼(101)의 상면 전면 즉, 제1 절연층(114) 상에 개구부(115)에 의해 노출된 전극(104) 상, 및 개구부(115)의 측면에 세미 애디티브 법 등으로 도전층을 형성하고 패터닝함으로써, 개구부(115)를 채우는 배선(117) 및 배선(117)과 접속하는 배선(119)을 형성한다. 그런 다음, 배선(119) 상에 절연막(120)을 형성하여, 절연막(120) 상에 배선(119)에 접속하는 단자(121)를 형성한다. 또한, 단자(121) 상에 솔더 레지스트(122)를 도포한 후, 개구시켜 단자(121)를 노출시킨다. 단자(121) 상에는 필요에 따라 외부 단자(123)를 형성한 후, 백 그라인드로 제1 반도체 소자(103)가 형성되지 않은 반도체 웨이퍼(101)의 뒷면을 완성 두께에 도달할 때까지 연삭한다. 반도체 웨이퍼(101)의 박화가 종료했을 때, 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면 측에서는, 홈(201)이 형성되어 있던 영역에 제2 절연 수지층(113)이 노출되어 있다. 그런 다음, 도 18에 나타내는 바와 같이, 반도체 웨이퍼(101)에 형성된 소자 영역의 경계선을 따라, 솔더 레지스트(122), 절연막(120), 제1 절연층(114) 및 제2 절연 수지층(113)을 다이싱하여 반도체 웨이퍼(101)를 개편화함으로써, 반도체 장치(30)를 제작한다.
도 18에 나타내는 바와 같이, 반도체 장치(30)에 있어서 반도체 웨이퍼(101)의 한 개 소자 영역에 형성된 제1 반도체 소자(103)와 두 개의 반도체 칩(105a, 105b)에 각각 형성된 제2 반도체 소자(도 없음)를 범프를 통해 접속하고 있지만, 이에 한정되지 않고, 반도체 웨이퍼(101)의 한 개 소자 영역에 형성된 제1 반도체 소자(103)와 세 개 이상의 반도체 칩(105)에 각각 형성된 제2 반도체 소자를 범프를 통해 접속해도 무방하다.
본 발명의 제 3 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 반도체 웨이퍼(101)의 한 개 소자 영역에 대해서 복수의 반도체 칩(105) 평평하게 놓고 접합하는 반도체 장치를 제조하는 경우에도, 본 발명의 실시 형태 1 및 실시 형태 2에 따른 반도체 장치의 제조 방법과 마찬가지로, 범프 접속시 칩의 휨에 기인한 범프 접속 불량이나 쇼트를 억제하고, 반도체 장치의 수율과 신뢰성을 향상시켜, 제조 비용의 절감을 가능하게 할 수 있다.
＜실시 형태４＞
본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법의 개요에 대해서 도 19 내지 도 25를 참조하여 설명한다. 제4 실시 형태에 따른 반도체 장치의 제조 방법에서는, 제1 및 제2 실시 형태에 따른 반도체 장치의 제조 방법과 달리, 반도체 웨이퍼의 소자 영역마다 형성된 제1 반도체 소자와, 반도체 칩에 형성된 제2 반도체 소자를 TSV(Through-Silicon Via : 실리콘 관통 전극)이 형성된 다른 반도체 칩을 통해 접합한다. 이하에 설명하는 제4 실시 형태에 따른 반도체 장치의 제조 방법에서, 제1 및 제2 실시 형태에 따른 반도체 장치의 제조 방법과 중복되는 설명은 생략 또는 간소화한다.
먼저, 복수의 소자 영역이 형성된 반도체 웨이퍼(101)를 준비하고, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로, 소자 영역의 경계선을 따라, 반도체 웨이퍼(101)의 제1 반도체 소자(103)가 형성되어 있는 측의 면에 홈(201)을 형성한다. 반도체 웨이퍼(101)는 제1 반도체 소자(103)가 생략되어 배선층이 형성된 인터포저라도 무방하다. 또한, 반도체 웨이퍼(101)의 경계선을 따라 반도체 웨이퍼에 홈을 형성하는 공정은 생략되어도 무방하다.
다음으로, 매립 전극(401)이 형성된 반도체 기판(이하, 제1 반도체 칩(403)이라 한다)을 준비한다. 매립 전극(401)은 제1 반도체 칩(403)의 내부에 형성되어, 그 일단부가 제1 반도체 칩(403)에 형성된 제2 반도체 소자(402)에 배선층을 통해 접속되어 있다. 매립 전극(401)은 제1 반도체 칩(403)에 반응성 이온 에칭 등으로 비아를 형성하여, 측벽에 CVD 등을 사용해 SiO2, SiN 등의 절연막을 형성하고, 전기 도금 등에 의한 비아를 전도성 재료, 예를 들면 구리 등의 금속으로 채움으로써 형성된다. 제1 반도체 칩(403) 상에는 제2 반도체 소자(402) 및 매립 전극(401)에 전기적으로 접속된 외부 접속용 전극(405)이 형성되어 있다.
다음으로, 도 19에 나타내는 바와 같이, 반도체 웨이퍼(101)의 소자 영역마다 형성된 제1 반도체 소자(103)에 접속되어, 제1 반도체 칩(403)에 대향하는 전극(104)과, 제1 반도체 칩(403)에 형성된 매립 전극(401)을 제1 범프(409)를 통해 전기적으로 접속한다. 구체적으로는 반도체 웨이퍼(101) 상에 형성된 전극(104) 상 및, 또는 전극(405) 상에 제1 범프(409)를 형성하고, 서로 대향시켜 열처리로 접합시킨다. 또한, 반도체 웨이퍼(101)가 인터포저 기판인 경우, 인터포저 기판 상에 형성되어 인터포저 기판에 형성된 배선과 전기적으로 접속된 전극과, 제2 반도체 소자(106)에 전기적으로 접속된 전극(107) 범프 접속해도 무방하다.
반도체 웨이퍼(101)와 제1 반도체 칩(403)을 제1 범프(409)를 통해 접합한 후, 반도체 웨이퍼(101)와 제1 반도체 칩(403)과의 간극에 제1 절연 수지층(411)을 충전한다. 제1 절연 수지층(411)은 반도체 웨이퍼(101)와 제1 반도체 칩(403)을 범프 접합하기 전에 형성해도 무방하다.
다음으로, 반도체 웨이퍼(101) 상에 제1 반도체 칩(403)이 매립되는 두께의 제2 절연 수지층(413)을 형성한다. 제2 절연 수지층(413)의 재료로는 본 발명의 제1 실시 형태에서 서술한 제2 절연 수지층(113)과 같은 재료가 사용된다. 제2 절연 수지층(413)을 큐어시킨 후, 도 20에 나타내는 바와 같이, 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면에 BSG 테이프를 붙여, 매립 전극(401)이 형성되어 있지 않은 제1 반도체 칩(403)의 뒷면 측에서 매립 전극(401)의 타단부 직전까지 제1 반도체 칩(403)을 제2 절연 수지층(413)마다 백그라운드로 연삭하고 제1 반도체 칩(403)을 박화한다.
BSG 테이프를 반도체 웨이퍼(101)의 뒷면에서부터 박리한 후, 제1 반도체 칩(403)을 CMP 등으로 연삭하여 매립 전극(401)의 타단부를 노출시킨다. 이로 인해, 매립 전극(401)은 제1 반도체 칩(403)을 관통하는 TSV로서 기능한다. 다음으로, 도 21에 나타내는 바와 같이, 제1 반도체 칩(403)상에 노출시킨 매립 전극(401)의 타단부를 덮는 제1 절연층(415)을 형성한다. 제1 절연층(415)은 예를 들면 엑폭시계의 빌드 업 배선판용 수지 코팅재를 도포하거나, 또는 취급성의 관점에서 필름 타입의 층간 절연 재료나, 후술하는 배선 형성 공정을 보조하기 위한 수지 부착 동박 등을 사용해도 무방하다. 이어서, 제1 절연층(415)을 에칭하여 매립 전극(401)의 타단부를 노출하는 콘택 홈을 형성하고, 제1 절연층(415) 상에 콘택트 홈을 통해 매립 전극(401)과 접속하는 단자(417)를 형성한다. 단자(417)는 Cu 등으로 형성되어도 무방하다. 단자(417)가 Cu단자인 경우는 나중에 접속하는 솔더와의 합금화를 방지하기 위해, Cu 상에 Ni, Au 등의 배리어 층을 형성해도 무방하다.
다음으로, 제3 반도체 소자(420)가 형성된 제2 반도체 칩(419)을 준비하고, 도 22에 나타내는 바와 같이, 제2 반도체 칩(419)에 형성된 제3 반도체 소자(420)에 전기적으로 접속된 전극(421)과 매립 전극(401)의 타단부에 접속된 단자(417)를 제2 범프(423)를 통해 전기적으로 접속하여, 제1 반도체 칩(403)과 제2 반도체 칩(419)을 접합한다. 구체적으로는 제1 절연층(415) 상에 형성된 매립 전극(401)의 타단부와 접속하는 단자(417) 상 및, 또는 제2의 반도체 칩(419) 상에 형성된 전극(421) 상에 제2 범프(423)를 형성하고, 서로 대향시켜 열처리로 접합시킨다.
매립 전극(401)의 타단부와 제2 반도체 칩(419)을 제2 범프(423)를 통해 접합한 후, 제1 절연층(415)과 제2 반도체 칩(419)과의 간극에 언더필(이하, 제2 절연 수지층(425)이라 한다)을 충전한다. 제3 절연 수지층(425)은 언더필용의 절연성 수지라면 특별히 한정되지 않는다. 또한, 제3 절연 수지층(425)은 매립 전극(401)의 타단부와 제2 반도체 칩(419)을 범프 접합하기 전에 형성해도 무방하다.
다음으로, 제1 절연층(415) 상에 제2 반도체 칩(419)가 매립되는 두께의 절연 수지층(이하, 제4 절연 수지층(427)이라 한다)을 형성한다. 제4 절연 수지층(427)으로 사용하는 수지로는 제2 절연 수지층(413)과 마찬가지로, 본 발명의 제1 실시 형태에서 서술한 제2 절연 수지층(113)과 같은 재료가 사용된다.
제4 절연 수지층(427)을 큐어시킨 후, 도 23에 나타내는 바와 같이, 제3 반도체 소자(420)가 형성되어 있지 않은 제2 반도체 칩(419)의 뒷면을 제4 절연 수지층(427)마다 원하는 두께(완성 두께)에 도달할 때까지 백 그라인드에로 연삭한다. 제2 반도체 칩(419) 및 제4 절연 수지층(427)을 연삭할 때는, 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면에 BSG 테이프를 붙여, 백 그라인드 공정으로 제2 반도체 칩(419)을 박화한다. 제2 반도체 칩(419)의 박화가 종료한 후, 반도체 웨이퍼(101)의 뒷면에서 BSG 테이프를 박리한다.
다음으로, 제2 반도체 칩(419) 및 제4 절연 수지층(427)의 연삭면에 제2 절연층(429)을 형성한다. 제2 절연층(429)은 제1 절연층(415)과 같은 재료를 사용하여 형성되어도 무방하다. 도 24에 나타내는 바와 같이, 제2 절연층(429), 제4 절연 수지층(427), 제1 절연층(415) 및 제2 절연 수지층(413)에 반도체 웨이퍼(101) 상에 형성된 전극(104)을 노출시키는 개구부를 형성하고, 반도체 웨이퍼(101)의 상면 전면 즉, 제2 절연층(429) 상, 개구부에 의해 노출된 전극(104) 상 및 개구부의 측면에 세미 애디티브 법 등으로 도전층을 형성하고 패터닝함으로써, 개구부를 채우는 배선(431) 및 배선(431)과 접속하는 배선(433)을 형성한다. 그 후, 배선(433) 상에 절연막(434)을 형성하여, 절연막(434) 상에 배선(433)에 접속하는 단자(435)를 형성한다. 또한, 단자(435) 상에는 솔더 레지스트(436)를 도포한 후, 개구시켜 단자(435)를 노출시킨다. 단자(435)상에는 필요에 따라 외부 단자(437)를 형성한다. 외부 단자(437)는 BGA 볼이라도 무방하다.
그런 다음, 백 그라인드로 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면을 완성 두께에 도달할 때까지 연삭한다. 반도체 웨이퍼(101)의 박화가 종료했을 때, 제1 반도체 소자(103)가 형성되어 있지 않은 반도체 웨이퍼(101)의 뒷면 측에서는, 홈(201)이 형성되어 있던 영역에서 제2 절연 수지층(413)이 노출되어 있다. 도 25에 나타내는 바와 같이, 반도체 웨이퍼(101)에 형성된 소자 영역의 경계선을 따라, 솔더 레지스트(436), 절연막(434), 제2 절연층(429), 제4 절연 수지층(427), 제1 절연층(415) 및 제2 절연 수지층(413)을 다이싱하여 반도체 웨이퍼(101)를 개편화함으로써, 반도체 장치(40)를 제작한다.
반도체 웨이퍼(101)를 개편화하기 전에 필요에 따라, 반도체 웨이퍼(101)의 뒷면에 절연 수지 등으로 절연막을 형성하고 큐어해도 무방하다. 절연막을 반도체 웨이퍼(101)의 뒷면에 형성한 경우, 솔더 레지스트(436), 절연막(434), 제2 절연층(429), 제4 절연 수지층(427), 제1 절연층(415) 및 제2 절연 수지층(413)과 같이 반도체 웨이퍼(101)의 뒷면의 절연막도 다이싱하여 반도체 웨이퍼(101)를 개편화 한다. 반도체 웨이퍼(101)에 미리 홈(201)을 형성하지 않을 경우는, 다이싱시에 솔더 레지스트(436), 절연막(434), 제2 절연층(429), 제4 절연 수지층(427), 제1 절연층(415) 및 제2 절연 수지층(413)과 같이 반도체 웨이퍼(101)도 다이싱한다.
본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 범프 접속시 칩의 휨에 기인한 범프 접속 불량이나 쇼트를 억제하여, 수율과 신뢰성을 향상시킨 반도체 장치를 제조할 수 있다. 이 반도체 장치는 TSV를 구비한 반도체 칩을 갖는 3층 이상의 적층 칩을 포함 한다. 또한, 본 발명의 실시 형태 1 및 실시 형태 2에 따른 반도체 장치의 제조 방법과 마찬가지로, 제조 비용의 절감을 가능하게 할 수 있다.
또한, 도 19 내지 도 25를 참조하여 TSV가 형성된 제1 반도체 칩(403) 및 제3 반도체 소자(420)가 형성된 제2 반도체 칩(419)을 각각 한 개씩 반도체 웨이퍼(101)의 한 개 소자 영역 상에 적층한 반도체 장치(40)의 제조 방법에 대해서 설명하였지만, 상술한 본 발명의 실시 형태 3에 따른 반도체 장치의 제조 방법과 마찬가지로, TSV가 각각 형성된 복수의 제2 반도체 칩(403) 및 제3 반도체 소자가 각각 형성된 복수의 제2 반도체 칩(419)을 반도체 웨이퍼(101) 한 개의 소자 영역 상에 적층해도 무방하다. 즉, 반도체 웨이퍼(101) 한 개의 소자 영역에 대해서 복수의 제1 반도체 칩(403)을 평평하게 놓고 접합하여, 해당 복수의 제1 반도체 칩(403)상에 제2 반도체 칩(419)을 각각 접합해도 무방하다.
또한, 반도체 웨이퍼의 소자 영역 상에 TSV가 형성된 반도체 칩을 포함한 복수의 반도체 칩을 평평하게 놓고 적층하는 경우, 반도체 칩의 적층수는 한 개의 반도체 장비내에서 달라도 무방하다. 예를 들면, 반도체 웨이퍼 한 개의 소자 영역 상에 두 개의 반도체 칩을 평평하게 놓고, 범프를 통해 반도체 웨이퍼와 접합하는 경우, 도 26에 나타내는 바와 같이, 본 발명의 일 실시 형태에 관한 반도체 장치(40')와 같이, 반도체 웨이퍼(101)의 소자 영역 상에 평평하게 놓은 두 개의 반도체 칩 중, 한 쪽을 TSV가 형성된 제1 반도체 칩(403)으로 하고, 다른 쪽을 제4 반도체 소자(441)가 형성된 제3 반도체 칩(439)으로 제1 범프(409)을 통해 반도체 웨이퍼(101)와 범프 접합해도 무방하다. 이 경우, TSV가 형성된 제1 반도체 칩(403)상에, 제3 반도체 소자(420)가 형성된 제2 반도체 칩(419)을 제2 범프(423)를 통해 접합해도 무방하다.
<실시 형태 5>
본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법의 개요에 대해서 도 27 내지 도 33을 참조하여 설명한다. 제5 실시 형태에 따른 반도체 장치의 제조 방법에서는, 제1 내지 제4 실시 형태에 관한 반도체 장치의 제조 방법과는 달리, 반도체 웨이퍼로서, 제1 반도체 소자와 제1 반도체 소자에 일단부가 접속해 있는 TSV가 각 소자 영역에 형성되는 반도체 웨이퍼를 사용한다. 이하에 설명하는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 있어서는, 상술한 제2 실시 형태에 따른 반도체 장치의 제조 방법에 사용한 반도체 웨이퍼에 TSV가 형성된 반도체 웨이퍼를 적용한 일 예를 설명한다. 여기서는, 제2 실시 형태에 따른 반도체 장치의 제조 방법과 중복되는 설명은 생략 또는 간소화한다.
먼저, 복수의 소자 영역이 형성된 반도체 웨이퍼(501)를 준비한다. 여기서, 도 27에 나타내는 바와 같이, 반도체 웨이퍼(501)에는 일단부가 노출된 매립 전극(503)이 형성되어 있다. 또한, 반도체 웨이퍼(501) 상에는 매립 전극(503)의 노출된 일단부에 전기적으로 접속된 제1 반도체 소자(505)가 형성되어 있다. 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로, 소자 영역의 경계선을 따라, 반도체 웨이퍼(501)의 제1 반도체 소자(505)가 형성된 면에 홈(201)을 형성한다.
본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법과 마찬가지로, 도 28에 나타내는 바와 같이, 반도체 웨이퍼(501)에 형성된 제1 반도체 소자(505)에 접속되어 반도체 칩(105)에 대향하는 소자(506)와 반도체 칩(105)에 형성된 제2 반도체 소자(106)에 배선을 통해 접속된 전극(107)을 범프(109)를 통해 전기적으로 접속하여 반도체 웨이퍼(501)와 반도체 칩(105)을 접합하고, 반도체 웨이퍼(501)와 반도체 칩(105)과의 간극을 제1 절연 수지층(111)로 채워, 반도체 웨이퍼(501) 상에 반도체 칩(105)이 매립되는 두께까지 제2 절연 수지층(113)을 형성한다.
다음으로, 도 29에 나타내는 바와 같이, 백 그라인드로 반도체 칩(105)을 제2 절연 수지층(113)마다 완성 두께까지 박화한다. 그 후, 도 30에 나타내는 바와 같이, 반도체 칩(105) 및 제2 절연 수지층(113)의 연마 면에 제1 절연층(114)을 형성한다. 제1 절연층(114) 및 제2 절연 수지층(113)에 반도체 웨이퍼(501)상에 형성된 전극(506)을 노출시키는 개구부를 형성하고, 반도체 웨이퍼(501)의 상면 전면 즉, 제1 절연층(114) 상, 개구부에 의해 노출된 소자(506) 상, 및 개구부의 측면에 세미 애디티브법 등으로 도전층을 형성하고 패터닝함으로써, 개구부를 채우는 배선(117)과 배선(117)과 접속하는 배선(507)을 형성한다. 그런 다음, 배선(507) 상에 절연막(508)을 형성하여, 절연막(508) 상에 배선(507)에 접속하는 단자(509)를 형성한다. 또한, 단자(509) 상에 솔더 레지스트(510)를 도포한 후, 개구시켜 단자(509)를 노출시킨다.
다음으로 반도체 칩(105) 상에 형성된 단자(509)측에 웨이퍼 서포트를 장착하고, 매립 전극(503)의 타단부 직전까지 반도체 웨이퍼(501)을 연삭하여, 반도체 웨이퍼(501)를 박화한다. 그 후, CMP 등으로 반도체 웨이퍼(501)를 연마하여 매립 전극(503)의 타단부를 노출한다. 이로 인해, 매립 전극(503)은 반도체 웨이퍼(501)를 관통하는 TSV로서 기능한다. 매립 전극(503)의 타단부를 노출한 시점에서, 제1 반도체 소자(505)가 형성되어 있지 않은 반도체 웨이퍼(501)의 뒷면 측에서는 홈(201)가 형성되어 있던 영역에서 제2 절연 수지층(113) 노출되며, 또한 각 소자 영역에 대응하는 반도체 웨이퍼(501)의 측면은 제2 절연 수지층(113)에 의해 덮여있다.
다음으로, 도 31에 나타내는 바와 같이, 반도체 웨이퍼(501) 상에 제2 절연층(512)을 형성한다. 제2 절연층(512)은 제1 절연층(114)과 동일한 재료로 형성되어 있다. 제2 절연층(512)에 매립 전극(503)을 노출하는 개구를 형성한 후, 매립 전극(503)의 타단부에 접속하는 단자(511)를 포함한 도전층을 제2 절연층(512) 상에 형성한다. 도전층에는 단자(511)의 다른 배선(도 없음)을 형성해도 무방하고, 반도체 웨이퍼(501)와 도전층과의 사이에 필요에 따라 별도의 배선층을 형성해도 무방하다. 단자(511)은 도전성 재료를 제2 절연층(512) 전면에 도포하여 패터닝함으로써, 형성해도 무방하다. 다음으로, 단자 (511) 및 제2 절연층(512)의 전면에 솔더 레지스트(513)를 도포하고 패터닝하고, 단자(511)를 노출시키는 개구(515)를 형성한다.
다음으로, 도 32에 나타내는 바와 같이 필요에 따라, 노출시킨 단자(511)에 프리 플럭스 처리(OSP)를 실시한 후에, 외부 단자(517)를 개구(515) 상에 형성해도 무방하다. 외부 단자(517)는 솔더를 사용한 BGA 볼이라도 무방하다. 또한, 반도체 웨이퍼(501) 상에 외부 단자(517)를 형성한 후, 웨이퍼 서포트를 반도체 칩(105) 측에서부터 박리하고, 필요에 따라서 배선(507)에 접속된 단자(509) 상에 외부 단자(519)를 형성해도 무방하다. 외부 단자 (519)는 솔더를 사용한 BGA 볼이라도 무방하다.
그런 다음, 도 33에 나타내는 바와 같이, 반도체 웨이퍼(501)에 형성된 소자 영역의 경계선을 따라, 솔더 레지스트(510), 절연막(508), 제1 절연층(114), 제2 절연 수지층(113), 제2 절연층(512) 및 솔더 레지스트(513)를 다이싱하여 반도체 웨이퍼(501)를 개편화하고, 슬림형 반도체 칩이 적층된 pop 패키지(50)를 제조한다.
본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 반도체 칩간의 범프 접속시에 있어서 칩의 휨에 기인한 범프 접속 불량이나 쇼트가 억제되어, 수율과 신뢰성을 향상시킨 pop 패키지를 제조할 수 있다.
이상으로, 설명한 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 있어서는, 제2 실시 형태에 따른 반도체 장치의 제조 방법에 사용한 반도체 웨이퍼에 TSV가 형성된 반도체 웨이퍼를 적용한 일례를 설명했지만, 제1 실시 형태, 제3 실시 형태 및 제4 실시 형태에 따른 반도체 장치의 제조 방법으로 사용되는 반도체 웨이퍼에 TSV가 형성된 반도체 웨이퍼를 적용하여 pop 패키지를 제조할 수도 있다.
이상, 본 발명의 실시 형태 1 내지 실시 형태 5를 도 1 내지 도 33을 참조하여 설명했다. 또한, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 요지를 벗어나지 않는 범위에서 적절하게 변경하는 것이 가능하다.
１０ : 반도체 장비
１０１ : 반도체 웨이퍼
１０３ : 제1 반도체 소자
１０５ : 반도체 칩
１０６ : 제2 반도체 소자
１０７ : 전극
１０９ : 범프
１１１ : 제1 절연 수지층
１１３ : 제2 절연 수지층
１１４ : 제1 절연층
１１５ : 개구부
１１７ : 배선
１１９ : 배선
１２１ : 단자
１２３ : 외부 단자

Claims (13)

  1. 전자 구조를 위한 제조 방법에 있어서,
    제 1 전극 및 제 2 전극을 포함하는 기판을 제공하는 단계;
    전자 장치에 형성된 제 1 전자 소자와 제 1 전극을 상호간 범프를 통해 전기적으로 연결하는 단계;
    기판 상에 전자 장치를 내장하는 두께를 갖도록 제 1 절연 수지층을 형성하는 단계;
    전자 장치의 두께가 제 1 소정 두께에 도달할 때까지 제 1 절연 수지층의 일부 및 전자 장치의 일부를 제거하는 단계;
    제 1 절연 수지층 및 전자 장치 상에 제 1 절연층을 형성하는 단계;
    제 2 전극에 전기적으로 결합되고 제 1 절연층 및 제 1 절연 수지층을 통해 연장되는 제 1 전도성 라인을 제공하는 단계;
    제 1 절연층 상에 제 1 전도성 라인과 연결되는 제 2 전도성 라인을 형성하는 단계;
    제 2 전도성 라인과 전기적으로 연결된 제 1 단자를 형성하는 단계;
    기판의 두께가 미리 결정된 제 2 두께에 도달할 때까지 기판의 일부를 제거하는 단계를 포함하되:
    기판은 반도체 기판이고;
    기판은 반도체 소자를 갖는 장치 영역을 포함하고;
    기판은 반도체 소자와 전기적으로 연결된 제 1 단부를 갖는 내장 전극을 포함하고; 그리고
    제조 방법은:
    제 1 단자를 형성한 후, 제 1 단부와 반대되는 내장 전극의 제 2 단부를 노출시키는 단계; 및
    내장 전극의 제 2 단부와 전기적으로 연결된 제 2 단자를 형성하는 단계를 포함하는, 전자 구조를 위한 제조 방법.
  2. 제 1 항에 있어서,
    제 1 전도성 라인을 제공하는 단계는:
    전극을 노출시키도록 제 1 절연층 및 제 1 절연 수지층에 개구부를 형성하는 단계; 및
    전도성 재료로 개구부를 채우는 단계를 포함하는, 전자 구조를 위한 제조 방법.
  3. 제 1 항에 있어서,
    기판과 전자 장치를 상호간 연결하기 전 또는 후, 기판과 전자 장치 사이의 틈을 제 2 절연 수지층으로 채우는 단계를 포함하는, 전자 구조를 위한 제조 방법.
  4. 제 1 항에 있어서,
    제 1 절연 수지층의 일부를 제거하는 단계는 제 1 절연 수지층을 연마하는 단계를 포함하고; 그리고
    제 1 전극 및 제 2 전극은 함께 전기적으로 결합되는, 전자 구조를 위한 제조 방법.
  5. 제 1 항에 있어서,
    제 1 전자 소자는 반도체 소자에 결합되는, 전자 구조를 위한 제조 방법.
  6. 제 1 항에 있어서,
    기판 상에 제 1 절연 수지층을 형성하기 전에, 기판의 일부로서 형성된 복수의 장치 영역 사이의 경계를 따라, 기판에 다이 싱 폭보다 큰 폭을 갖는 홈을 형성하는 단계; 및
    기판을 개별 조각으로 분리하는 단계;를 더 포함하되,
    제 1 절연 수지층을 형성하는 단계는 홈 내에 제 1 절연 수지층을 형성하는 단계; 그리고
    기판을 개별 조각으로 분리하는 단계는 기판에 형성된 홈을 따라 기판을 분리하는 단계를 포함하고, 그리고 다이싱 폭은 홈의 폭보다 좁은, 전자 구조를 위한 제조 방법.
  7. 제 6 항에 있어서,
    기판의 일부를 제거하는 단계는 기판의 두께가 마감 두께에 도달할 때까지 제거하는 단계를 포함하고; 그리고
    홈의 깊이는 마감 두께보다 크거나 같은, 전자 구조를 위한 제조 방법.
  8. 상면;
    상면과 반대되는 하면;
    상면 위의 전극;
    제 1 전자 소자를 각각 포함하는 복수의 장치 영역;
    제 1 전자 소자들 중 하나와 전기적으로 연결된 제 1 단부를 갖는 내장 전극을 포함하는 기판을 준비하는 단계;
    전자 장치의 제 2 전자 소자와 전극을 상호간 범프를 통해 전기적으로 연결하는 단계;
    기판 상에 전자 장치를 내장하는 두께를 갖도록 절연 수지층을 형성하는 단계;
    전자 장치의 두께가 제 1 소정 두께에 도달할 때까지 절연 수지층의 일부 및 전자 장치의 일부를 제거하는 단계;
    절연 수지층 및 전자 소자 상에 제 1 절연층을 형성하는 단계;
    전극에 전기적으로 결합되는 제 1 전도성 라인을 제공하되, 제 1 전도성 라인은 적어도 절연 수지층을 통해 연장하는, 단계;
    제 1 절연층 상에 제 1 전도성 라인과 연결되는 제 2 전도성 라인을 형성하는 단계;
    제 2 전도성 라인과 전기적으로 연결된 제 1 단자를 형성하는 단계;
    기판의 두께가 제 2 소정 두께에 도달할 때까지 기판의 일부를 제거하는 단계를 포함하되,
    제거는 제 1 단부에 반대되는 내장 전극의 제 2 단부를 노출시키고; 그리고
    내장 전극의 제 2 단부와 전기적으로 연결되는 제 2 단자를 형성하는 단계를 포함하는, 전자 구조를 위한 제조 방법.
  9. 제 8 항에 있어서,
    제 1 전도성 라인을 제공하는 단계는:
    전극을 노출시키도록 제 1 절연층 및 제 1 절연 수지층에 개구부를 형성하는 단계; 및
    개구부를 전도성 재료로 채우는 단계를 포함하는, 전자 구조를 위한 제조 방법.
  10. 전자 구조에 있어서,
    제 1 전극 및 제 2 전극을 포함하는 기판;
    제 1 주 표면을 포함하되, 제 1 주 표면이 범프를 통해 제 1 전극에 전기적으로 연결된 제 1 전자 소자를 포함하는, 전자 장치;
    기판 및 전자 장치의 일부 위의 절연 수지층 - 제 1 주 표면에 대향하는 전자 장치의 제 2 주 표면이 절연 수지층의 표면을 통해 노출됨;
    절연 수지층 및 전자 소자 위의 제 1 절연층;
    제 2 전극과 전기적으로 연결되되, 적어도 제 1 절연층을 통해 연장하는 제 1 전도성 라인;
    제 1 전도성 라인과 전기적으로 연결되는 제 1 절연층 상의 제 2 전도성 라인; 및
    제 2 전도성 라인과 전기적으로 연결된 제 1 단자를 포함하되,
    기판은 제 1 주 표면을 갖는 반도체 기판이고; 그리고
    기판은 제 1 주 표면에 인접한 제 2 전자 소자를 갖는 장치 영역을 포함하고;
    기판은:
    제 2 전자 소자와 전기적으로 연결된 제 1 단부 및 제 1 주 표면에 대향하는 기판의 제 2 주 표면 외부에 노출된 제 2 단부를 갖는 내장 전극을 더 포함하고; 그리고
    전자 구조는:
    내장 전극의 제 2 단부와 전기적으로 연결된 제 2 단자를 더 포함하는, 전자 구조.
  11. 제 10 항에 있어서,
    제 1 전자 소자는 제 2 전자 소자에 결합되는, 전자 구조.
  12. 제 10 항에 있어서,
    제 1 전극은 제 2 전극에 전기적으로 연결된, 전자 구조.
  13. 삭제
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349670B2 (en) * 2014-08-04 2016-05-24 Micron Technology, Inc. Semiconductor die assemblies with heat sink and associated systems and methods
JP6763851B2 (ja) 2015-03-31 2020-09-30 浜松ホトニクス株式会社 半導体装置の製造方法
JP6421083B2 (ja) 2015-06-15 2018-11-07 株式会社東芝 半導体装置の製造方法
TWI694569B (zh) * 2016-04-13 2020-05-21 日商濱松赫德尼古斯股份有限公司 半導體裝置
KR102190177B1 (ko) * 2016-05-09 2020-12-11 쇼와덴코머티리얼즈가부시끼가이샤 반도체 장치의 제조 방법
US10504827B2 (en) 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构
DE112016007576T5 (de) 2016-12-29 2019-09-19 Intel Corporation Ein halbleitergehäuse, umfassend einen aktiven die auf waferebene und eine externe die-befestigung
US20180374798A1 (en) 2017-06-24 2018-12-27 Amkor Technology, Inc. Semiconductor device having emi shielding structure and related methods
TWI616999B (zh) * 2017-07-20 2018-03-01 華騰國際科技股份有限公司 具有堆疊式積體電路晶片之記憶體製作方法
US10535591B2 (en) * 2017-08-10 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US10665582B2 (en) * 2017-11-01 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor package structure
TWI825178B (zh) * 2018-10-29 2023-12-11 日商索尼半導體解決方案公司 攝像裝置
TWI670779B (zh) * 2018-11-16 2019-09-01 典琦科技股份有限公司 晶片封裝體的製造方法
JP7270373B2 (ja) 2018-12-20 2023-05-10 株式会社岡本工作機械製作所 樹脂を含む複合基板の研削方法及び研削装置
JP2021048205A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置の製造方法
KR20210142465A (ko) * 2020-05-18 2021-11-25 삼성전자주식회사 반도체 패키지
JP7501133B2 (ja) 2020-06-12 2024-06-18 株式会社レゾナック 半導体装置の製造方法
US11764164B2 (en) * 2020-06-15 2023-09-19 Micron Technology, Inc. Semiconductor device and method of forming the same
CN113937019A (zh) * 2020-07-14 2022-01-14 中芯集成电路（宁波）有限公司上海分公司 晶圆级封装方法以及封装结构
US11715704B2 (en) 2021-04-14 2023-08-01 Micron Technology, Inc. Scribe structure for memory device
US11769736B2 (en) 2021-04-14 2023-09-26 Micron Technology, Inc. Scribe structure for memory device
US11600578B2 (en) 2021-04-22 2023-03-07 Micron Technology, Inc. Scribe structure for memory device
IT202100014306A1 (it) * 2021-06-01 2022-12-01 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
WO2023007629A1 (ja) * 2021-07-28 2023-02-02 昭和電工マテリアルズ株式会社 半導体装置の製造方法、及び、半導体装置
WO2024052968A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、及び構造体
WO2024052967A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、構造体及び半導体装置
TWI854666B (zh) * 2023-05-24 2024-09-01 群創光電股份有限公司 封裝晶片及包括其的背光模組

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158537A (ja) * 2002-11-05 2004-06-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US20110186977A1 (en) * 2010-01-29 2011-08-04 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thin Profile WLCSP with Vertical Interconnect over Package Footprint
JP2011187800A (ja) * 2010-03-10 2011-09-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191405A (en) * 1988-12-23 1993-03-02 Matsushita Electric Industrial Co., Ltd. Three-dimensional stacked lsi
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
JP4809957B2 (ja) 1999-02-24 2011-11-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP3792954B2 (ja) * 1999-08-10 2006-07-05 株式会社東芝 半導体装置の製造方法
JP2002025948A (ja) * 2000-07-10 2002-01-25 Canon Inc ウエハーの分割方法、半導体デバイス、および半導体デバイスの製造方法
JP2003188134A (ja) * 2001-12-17 2003-07-04 Disco Abrasive Syst Ltd 半導体ウェーハの加工方法
CN100461391C (zh) * 2002-02-04 2009-02-11 卡西欧计算机株式会社 半导体装置
CN1463038A (zh) * 2002-05-31 2003-12-24 富士通株式会社 半导体器件及其制造方法
TWI234253B (en) * 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
TWI427700B (zh) * 2004-08-20 2014-02-21 Kamiyacho Ip Holdings 三維積層構造之半導體裝置之製造方法
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US8072059B2 (en) * 2006-04-19 2011-12-06 Stats Chippac, Ltd. Semiconductor device and method of forming UBM fixed relative to interconnect structure for alignment of semiconductor die
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
JP2008130704A (ja) * 2006-11-20 2008-06-05 Sony Corp 半導体装置の製造方法
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
JP2008235401A (ja) * 2007-03-19 2008-10-02 Spansion Llc 半導体装置及びその製造方法
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
JP5406572B2 (ja) * 2009-03-19 2014-02-05 新光電気工業株式会社 電子部品内蔵配線基板及びその製造方法
JP2010267653A (ja) 2009-05-12 2010-11-25 Disco Abrasive Syst Ltd ウエーハの加工方法
US8115260B2 (en) * 2010-01-06 2012-02-14 Fairchild Semiconductor Corporation Wafer level stack die package
JP2011243668A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 半導体パッケージの製造方法
JP2012084780A (ja) 2010-10-14 2012-04-26 Renesas Electronics Corp 半導体装置の製造方法
US8941222B2 (en) * 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9748203B2 (en) * 2011-12-15 2017-08-29 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
KR101970291B1 (ko) * 2012-08-03 2019-04-18 삼성전자주식회사 반도체 패키지의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158537A (ja) * 2002-11-05 2004-06-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US20110186977A1 (en) * 2010-01-29 2011-08-04 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thin Profile WLCSP with Vertical Interconnect over Package Footprint
JP2011187800A (ja) * 2010-03-10 2011-09-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

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