KR102442078B1

KR102442078B1 - 고속 메모리 인터페이스들을 위한 명령 중재

Info

Publication number: KR102442078B1
Application number: KR1020187007540A
Authority: KR
Inventors: 제임스 알. 마그로; 케다르나스 바라크리쉬난; 잭슨 펭; 히데키 가나야마
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2016-07-15
Filing date: 2016-09-22
Publication date: 2022-09-08
Anticipated expiration: 2036-09-22
Also published as: CN107924375A; KR20190022428A; CN107924375B; US10684969B2; WO2018013157A1; JP2019525271A; US20180018291A1; JP6840145B2

Abstract

일 형태에서, 메모리 제어기는 명령 큐 및 중재기를 포함한다. 명령 큐는 메모리 액세스 요청들을 수신하고 저장한다. 중재기는 제어기 사이클 동안 메모리 액세스 요청들 사이에서 대응하는 복수의 서브-중재 위너들을 제공하고, 대응하는 제어기 사이클 동안 복수의 메모리 명령들을 제공하기 위해 상기 복수의 서브-중재 위너들 사이에서 선택하기 위한 복수의 서브-중재기들을 포함한다. 다른 형태에서, 데이터 처리 시스템은 메모리 액세스 요청을 제공하는 메모리 액세스 에이전트, 메모리 시스템, 및 메모리 액세스 에이전트 및 메모리 시스템에 연결된 메모리 제어기를 포함한다.

Description

고속 메모리 인터페이스들을 위한 명령 중재

본 발명은 일반적으로 데이터 처리 시스템에 관한 것으로, 보다 상세하게는 고속 메모리 인터페이스를 갖는 데이터 처리 시스템에 사용하기 위한 메모리 제어기에 관한 것이다.

컴퓨터 시스템은 전형적으로 메인 메모리(main memory) 용의 저렴한 고밀도 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 칩을 사용한다. 현재 판매되는 대부분의 DRAM 칩은 JEDEC(Joint Electron Devices Engineering Council)에서 공표 한 다양한 더블 데이터 레이트(double data rate, DDR) DRAM 표준과 호환된다. DDR DRAM은 높은 전송률을 달성하고 메모리 버스의 활용도를 향상시키기 위해 고속-액세스 회로가 있는 기존의 DRAM 메모리 셀 어레이를 사용한다. 예를 들어, DDR4 DRAM은 12-15 나노초(nanosecond, ns)의 액세스 시간을 필요로 하는 메모리 셀 어레이를 사용하지만, 대량의 데이터에 액세스하고 1.6 기가헤르쯔(GHz)의 메모리 클록 주파수에 해당하는 초당 최대 3.2기가의 속도(GT/sec)로 데이터를 직렬화 한다(serialize). 전송은 좋은 전송 라인 성능을 위해 ODT(on-die termination)과 함께 POD(pseudo-open-drain) 기술을 사용한다. 빠른 전송을 위해 해당 속도로 지점 간 인터페이스를 작동시키는 것이 가능하지만, 메모리 제어기가 메모리 액세스를 스케줄링 하기에 충분히 빠른 속도로 동작하는 것이 점차 어려워지고 있다.

일반적인 DDR 메모리 제어기는 메모리 제어기가 보류중인 요청들을 순서대로 선택하여 효율성을 높이기 위해 보류중인 판독 및 기록 요청들을 저장하기 위해 큐(queue)를 유지한다. 예를 들어, 메모리 제어기는 큐로부터 주어진 메모리 랭크('페이지 히트'라고 함)의 동일한 로우(row)에 대한 다수의 메모리 액세스 요청들을 순서 없이 검색할 수 있고, 현재 로우를 프리차지하고 다른 로우를 반복적으로 활성화하는 오버 헤드를 회피하기 위해 메모리 시스템에 연속적으로 이를 발행할 수 있다.

그러나 DDR4와 같은 최신 메모리 기술에서 사용할 수 있는 버스 대역폭을 활용하면서 깊은 큐에서 액세스들을 스캐닝하고 선택하는 것은 알려진 메모리 제어기로는 달성하기 어려워졌다.

이하 하나의 형태로 설명되는 바와 같이, 메모리 제어기(memory controller)는 명령 큐(command queue) 및 중재기(arbiter)를 포함한다. 명령 큐는 메모리 액세스 요청을 수신하고 저장하기 위한 것이다. 중재기는 제어기 사이클 동안 메모리 액세스 요청들 중에서 대응하는 복수의 서브-중재 위너(sub-arbitration winner)들을 제공하는 복수의 하위 중재기들을 포함하고, 대응하는 제어기 사이클에서 복수의 메모리 명령들을 제공하기 위해 복수의 서브-중재 위너들 중에서 선택한다. 일부 실시 예들에서, 메모리 명령 사이클은 제어기 사이클 보다 시간상 더 짧을 수 있다. 예를 들어, 제어기는 제어기 클록 신호에 따라 동작할 수 있는 반면, 메모리 사이클은 제어기 클록 신호보다 높은 주파수를 갖는 메모리 클록 신호에 의해 정의된다. 복수의 서브-중재기들은 명령 큐에서 페이지 히트(hit) 명령들 중 제1 서브-중재 위너를 선택하는 제1 서브-중재기, 명령 큐에서 페이지 충돌(conflict) 명령들 중 제2 서브-중재 위너를 선택하는 제2 서브-중재기 및 명령 큐에서 페이지 미스(miss) 명령들 중 제3 서브-중재 위너를 선택하는 제3 서브-중재기를 포함할 수 있다. 중재기는 제1, 제2 및 제3 서브-중재 위너들 중에서 선택하기 위한 최종 중재기를 더 포함할 수 있다.

다른 형태에서, 데이터 처리 시스템은 복수의 메모리 액세스 요청들을 제공하는 메모리 액세스 에이전트(agent), 메모리 시스템, 및 메모리 액세스 에이전트 및 메모리 시스템에 연결된 메모리 제어기를 포함한다. 메모리 제어기는 명령 큐 및 중재기를 포함한다. 명령 큐는 메모리 액세스 에이전트로부터 수신된 메모리 액세스 명령을 저장한다. 중재기는 제어기 사이클 동안 메모리 액세스 요청들 중에서 대응하는 복수의 서브-중재 위너들을 제공하고, 대응되는 제어기 사이클에서 복수의 메모리 명령들을 제공하기 위해 복수의 서브-중재 위너들 중에서 선택하기 위한 복수의 서브-중재기들을 포함한다.

또 다른 형태에서, 성능 및 효율을 향상시키기 위해 메모리 액세스 요청들 중 중재하기 위한 방법이 사용될 수 있다. 복수의 메모리 액세스 요청들이 수신되어 명령 큐에 저장된다. 복수의 서브-중재 위너들이 제1 제어기 사이클 동안 메모리 액세스 요청들 중에서 선택된다. 복수의 메모리 명령들은 복수의 서브-중재 위너들 중에서 선택되며 대응되는 복수의 메모리 명령 사이클들에 제공된다.

도 1은 일 실시 예에 따른 데이터 처리 시스템의 블록 다이어그램 형태;
도 2는 도 1의 데이터 처리 시스템에서의 사용에 적합한 가속 처리 유닛(accelerated processing unit, APU)의 블록 다이어그램 형태;
도 3은 일 실시 예에 따른 도 2의 APU에서의 사용에 적합한 메모리 제어기 및 관련 물리적 인터페이스(physical interface, PHY)의 블록 다이어그램 형태;
도 4는 일부 실시 예에 따른 도 2의 APU에서의 사용에 적합한 다른 메모리 제어기 및 관련 PHY의 블록 다이어그램 형태;
도 5는 일 실시 예에 따른 메모리 제어기의 블록 다이어그램 형태; 및
도 6은 일 실시 예에 따른 도 5의 중재기(arbiter)로서 사용될 수 있는 중재기의 블록 다이어그램을 도시한다.
이하의 설명에서, 다른 도면에서 동일한 도면 부호를 사용하는 것은 유사하거나 동일한 항목을 나타낸다. 달리 언급되지 않는 한, 단어 "결합된(coupled)*j및 이와 관련된 동사 형태는 당업계에 공지된 수단에 의한 직접 연결 및 간접적인 전기적 연결을 모두 포함하며, 다른 언급이 없는 한 직접 연결의 설명은 간접적인 전기적 연결을 사용하는 다른 실시 예들을 포함한다.

도 1은 일부 실시 예들에 따른 데이터 처리 시스템(100)의 블록 다이어그램 형태를 도시한다. 데이터 처리 시스템(100)은 일반적으로 가속 처리 유닛(accelerated processing unit, APU)의 형태의 데이터 프로세서(110), 메모리 시스템 (120), PCIe(peripheral component interconnect express) 시스템(150), USB (universal serial bus) 시스템(160) 및 디스크 드라이브(170)를 포함한다. 데이터 프로세서(110)는 데이터 처리 시스템(100)의 중앙 처리 장치 (CPU)로서 동작하며 현대 컴퓨터 시스템에 유용한 다양한 버스(bus)들 및 인터페이스(interface)들을 제공한다. 이러한 인터페이스들에는 두 개의 DDR(double data rate) 메모리 채널들, PCIe 링크 연결을 위한 PCIe 루트 콤플렉스(root complex), USB 네트워크 연결을 위한 USB 제어기 및 SATA(Serial Advanced Technology Attachment) 대용량 저장 장치 인터페이스가 포함된다.

메모리 시스템(120)은 메모리 채널(130) 및 메모리 채널(140)을 포함한다. 메모리 채널(130)은 이 예에서는 별개의 랭크들에 대응하는 대표적인 DIMMs(134, 136 및 138)을 포함하는 DDRx 버스(132)에 연결된 DIMMs(dual inline memory modules) 집합을 포함한다. 마찬가지로, 메모리 채널(140)은 대표적인 DIMMs(144, 146 및 148)을 포함하는 DDRx 버스(142)에 연결된 DIMMs 집합을 포함한다.

PCIe 시스템(150)은 데이터 프로세서(110) 내의 PCIe 루트 컴플렉스에 연결된 PCIe 스위치(152), PCIe 장치(154), PCIe 장치(156) 및 PCIe 장치(158)를 포함한다. PCIe 장치(156)는 시스템 베이스 입/출력 시스템(basic input/output system, BIOS) 메모리(157)에 차례로 연결된다. 시스템 BIOS 메모리(157)는 ROM(read-only memory), 플래쉬(flash) EEPROM(electrically electrically erasable programmable ROM) 등과 같은 다양한 비-휘발성(non-volatile) 메모리 유형들 중 임의의 것일 수 있다.

USB 시스템 (160)은 데이터 프로세서(110) 내의 USB 마스터(master)에 연결된 USB 허브(hub)(162) 및 USB 허브(162)에 각각 연결된 대표적인 USB 장치들(164, 166, 168)을 포함한다. USB 장치들(164, 166 및 168)은 키보드, 마우스, 플래시 EEPROM 포트 등과 같은 장치들일 수 있다.

디스크 드라이브(170)는 SATA 버스를 통해 데이터 프로세서(110)에 연결되고 운영 체제(operating system), 애플리케이션 프로그램들, 애플리케이션 파일들 등에 대한 대용량 저장을 제공한다.

데이터 처리 시스템(100)은 메모리 채널(130) 및 메모리 채널(140)을 제공함으로써 최신 컴퓨팅 애플리케이션들에서의 사용에 적합하다. 메모리 채널들(130 및 140) 각각은 DDR 버전 4(DDR4), 저전원(low power) DDR4(LPDDR4), 그래픽 DDR 버전 5(GDDR5) 및 고 대역폭 메모리(high bandwidth memory, HBM)와 같은 최첨단 DDR 메모리(state-of-the-art DDR memory)들에 연결할 수 있고, 미래의 메모리 기술에 적용될 수 있다. 이러한 메모리들은 높은 버스 대역폭과 고속 작동을 제공한다. 동시에, 이들은 랩톱 컴퓨터와 같은 배터리 구동 어플리케이션(battery-powered application)들의 전원을 절약하기 위해 저전원 모드를 제공하고, 내장된 열적 모니터링 기능도 제공한다.

도 2는 도 1의 데이터 처리 시스템(100)에서 사용하기에 적합한 APU (200)의 블록 다이어그램 형태를 도시한다. APU (200)는 일반적으로 중앙 처리 장치(CPU) 코어 복합체(core complex)(210), 그래픽 코어(220), 디스플레이 엔진들(230)의 집합, 메모리 관리 허브(240), 데이터 구조(data fabric)(250), 주변 제어기들(peripheral controllers)(260)의 집합, 주변 버스 제어기들(270)의 집합, 시스템 관리 유닛(system management unit, SMU) (280) 및 메모리 제어기들(290)의 집합 포함한다.

CPU 코어 복합체(210)는 CPU 코어(212)와 CPU 코어(214)를 포함한다. 이 예에서, CPU 코어 복합체(210)는 2 개의 CPU 코어들을 포함하지만, 다른 실시 예들에서는 CPU 코어 복합체(210)는 임의의 수의 CPU 코어를 포함할 수 있다. 각각의 CPU 코어들(212 및 214)은 제어 구조를 형성하는 시스템 관리 네트워크(system management network, SMN) 및 데이터 구조(250)에 양방향으로 연결(bidirectionally connect)되고, 데이터 구조(250)에 메모리 액세스 요청을 제공할 수 있다. CPU 코어들(212 및 214) 각각은 단일 코어(unitary core)들일 수 있고, 또는 캐시(caches)와 같은 특정 자원을 공유하는 둘 이상의 단일 코어를 갖는 코어 복합체(core complex)일 수 있다.

그래픽 코어(220)는 고집적 및 병렬 방식으로 버텍스 프로세싱(vertex processing), 프래그먼트 프로세싱(fragment processing), 쉐이딩(shading), 텍스쳐 블렌딩(text blending) 등과 같은 그래픽 동작을 수행할 수 있는 고성능 그래픽 처리 유닛(graphics processing unit, GPU)이다. 그래픽 코어(220)는 SMN 및 데이터 구조(250)에 양방향으로 연결되며, 데이터 구조(250)에 메모리 액세스 요청을 제공할 수 있다. 이와 관련하여, APU(200)는 CPU 코어 복합체(210) 및 그래픽 코어(220)가 동일한 메모리 공간을 공유하는 통합 메모리 아키텍처(unified memory architecture) 또는 CPU 코어 복합체(210) 및 그래픽 코어(220)가 메모리 공간의 일부를 공유하는 메모리 아키텍처를 지원할 수 있고, 그래픽 코어(220)는 또한 CPU 코어 복합체(210)가 액세스할 수 없는 전용 그래픽 메모리(private graphics memory)를 사용한다.

디스플레이 엔진들(230)은 그래픽 코어(220)에 의해 생성된 객체들(objects)을 렌더링(rendering) 및 래스터화(rasterize)하여 모니터 상에 디스플레이 한다. 그래픽 코어(220) 및 디스플레이 엔진들(230)은 메모리 시스템(120) 내의 적절한 어드레스로의 균일한 변환(uniform translation)을 위해 공통의 메모리 관리 허브(240)에 양방향으로 연결되며, 메모리 관리 허브(240)는 이러한 메모리 액세스를 생성하고 메모리 시스템으로부터 리턴(return)된 판독 데이터를 수신하기 위해 데이터 구조(250)에 양방향으로 연결된다.

데이터 구조(250)는 임의의 메모리 액세스 에이전트 및 메모리 제어기(290) 사이에서 메모리 액세스 요청들 및 메모리 응답들을 라우팅(routing)하기 위한 크로스바 스위치(crossbar switch)를 포함한다. 또한 시스템 구성을 기반으로 메모리 액세스 대상들을 결정하기 위해 BIOS가 정의한 시스템 메모리 맵(map)과 각 가상 연결을 위한 버퍼들을 포함한다.

주변 제어기들(260)은 각각이 시스템 허브(266) 및 SMN 버스에 양방향으로 연결된 USB 제어기(262) 및 SATA 인터페이스 제어기(264)를 포함한다. 이들 2 개의 제어기들은 단지 APU(200)에서 사용될 수 있는 주변 제어기들의 예시 일 뿐이다.

주변 버스 제어기들(270)은 입/출력(I/O) 허브(276) 및 SMN 버스에 양방향으로 각각 연결된 시스템 제어기 또는 "사우스 브리지(Southbridge)"(SB)(272) 및 PCIe 제어기(274)를 포함한다. I/O 허브(276)는 또한 시스템 허브(266) 및 데이터 구조(250)에 양방향으로 연결된다. 따라서, 예를 들어 CPU 코어는 데이터 구조(250)가 I/O 허브(276)를 통해 라우팅하는 액세스를 통해 USB 제어기(262), SATA 인터페이스 제어기(264), SB(272) 또는 PCIe 제어기(274)에 레지스터를 프로그램 할 수 있다.

SMU(280)는 APU(200)상의 자원들의 동작을 제어하고 이들 사이의 통신을 동기화하는 로컬 제어기이다. SMU(280)는 APU(200) 상의 다양한 프로세서의 파워-업 시퀀싱(power-up sequencing)을 관리하고, 리셋(reset), 인에이블(enable) 및 다른 신호들을 통해 다수의 오프-칩 장치들을 제어한다. SMU(280)는 APU(200)의 각 구성들에 클럭 신호(clock signals)를 제공하기 위해 위상 고정 루프(phase locked loop, PLL)와 같이도 2에 도시되지 않은 하나 이상의 클록 소스들을 포함한다. SMU(280)은 또한 다양한 프로세서들 및 다른 기능 블록들에 대한 전원을 관리하며, 적절한 전원 상태를 결정하기 위해 CPU 코어들(212 및 214) 및 그래픽 코어(220)로부터 측정된 전원 소비 값을 수신 할 수 있다.

APU(200)는 또한 다양한 시스템 모니터링 및 절전 기능을 구현한다. 특히 하나의 시스템 모니터링 기능은 열적 모니터링(thermal mornitering)이다. 예를 들어, APU(200)가 고온이 되면, SMU(280)는 CPU 코어들(212 및 214) 및/또는 그래픽 코어(220)의 주파수 및 전압을 감소시킬 수 있다. APU(200)이 너무 뜨거워지면 APU (200)이 완전히 종료될 수 있다. 열적 이벤트는 또한 SMN 버스를 통해 SMU(280)에 의해 외부 센서들로부터 수신 될 수 있으며, SMU(280)는 이에 응답하여 클럭 주파수 및/또는 전원 전압을 감소시킬 수 있다.

도 3은 일부 실시 예들에 따른 도 2의 APU(200)에서의 사용에 적합한 메모리 제어기(300) 및 관련 물리적 인터페이스(PHY)(330)의 블록 다이어그램 형태를 도시한다. 메모리 제어기(300)는 메모리 채널(310) 및 전원 엔진(320)을 포함한다. 메모리 채널(310)은 호스트 인터페이스(312), 메모리 채널 제어기(314) 및 물리적 인터페이스(316)를 포함한다. 호스트 인터페이스(312)는 확장 가능한 데이터 포트(scalable data port, SDP)를 통해 메모리 채널 제어기(314)를 데이터 구조(250)에 양방향으로 연결시킨다. 물리적 인터페이스(316)는 DDR-PHY 인터페이스 규격(DFI)에 따르는 버스를 통해 메모리 채널 제어기(314)를 PHY(330)에 양방향으로 연결시킨다. 전원 엔진(320)은 SMN 버스를 통해 SMU(280), APB(advanced peripheral bus)를 통해 PHY(330)에 양방향으로 연결되며, 또한 메모리 채널 제어기(314)에 양방향으로 연결된다. PHY(330)는 도 1의 메모리 채널(130) 또는 메모리 채널(140)과 같은 메모리 채널에 대한 양방향 연결을 갖는다. 메모리 제어기(300)는 단일 메모리 채널 제어기(314)를 사용하는 단일 메모리 채널에 대한 메모리 제어기의 예시(instantiation)이고, 이하에서 더 설명되는 것과 같이 메모리 채널 제어기(314)의 동작을 제어하는 전원 엔진(320)을 갖는다.

도 4는 일부 실시 예들에 따른 도 2의 APU(200)에서 사용하기에 적합한 다른 메모리 제어기(400) 및 관련 PHY들(440 및 450)의 블록 다이어그램 형태를 도시한다. 메모리 제어기(400)는 메모리 채널들(410 및 420) 및 전원 엔진(430)을 포함한다. 메모리 채널(410)은 호스트 인터페이스(412), 메모리 채널 제어기 (414), 및 물리적 인터페이스 (416)를 포함한다. 호스트 인터페이스(412)는 메모리 채널 제어기(414)를 SDP를 통해 데이터 구조(250)에 양방향으로 연결시킨다. 물리적 인터페이스(416)는 메모리 채널 제어기(414)를 PHY(440)에 양방향으로 연결하고, DFI 규격을 따른다. 메모리 채널(420)은 호스트 인터페이스(422), 메모리 채널 제어기(424) 및 물리적 인터페이스(426)를 포함한다. 호스트 인터페이스(422)는 다른 SDP를 통해 메모리 채널 제어기(424)를 데이터 구조(250)에 양방향으로 연결시킨다. 물리적 인터페이스(426)는 메모리 채널 제어기(424)를 PHY(450)에 양방향으로 연결하고, DFI 규격을 따른다. 전원 엔진(430)은 SMN 버스를 통해 SMU(280)에, APB를 통해 PHY들(440 및 450)에 양방향으로 연결되고, 또한 메모리 채널 제어기들(414 및 424)에 양방향으로 연결된다. PHY(440)는 도 1의 메모리 채널(130)과 같은 메모리 채널에 대한 양방향 연결을 갖는다. PHY(450)는 도 1의 메모리 채널(140)과 같은 메모리 채널에 대한 양방향 연결을 갖는다. 메모리 제어기(400)는 2 개의 메모리 채널 제어기를 갖는 메모리 제어기의 예시이며, 이하에서 더 설명되는 것과 같이 메모리 제어기(414) 및 메모리 채널 제어기(424) 모두의 동작을 제어하기 위해 공유 전원 엔진(430)을 사용한다.

도 5는 일부 실시 예들에 따른 메모리 제어기(500)의 블록 다이어그램 형태를 도시한다. 메모리 제어기(500)는 메모리 채널 제어기(510) 및 전원 제어기(550)를 포함한다. 메모리 채널 제어기(510)는 인터페이스(512), 큐(queue)(514), 명령 큐(command queue)(520), 어드레스 생성기(address generator)(522), 컨텐츠 주소화 메모리(content addressable memory, CAM)(524), 재생 큐(replay queue)(530), 리프레시 논리 블록(refresh logic block)(532), 타이밍 블록(534), 페이지 테이블(536), 중재기(arbiter)(538), 에러 정정 코드(ECC) 체크 블록(542), ECC 생성 블록(544) 및 데이터 버퍼(DB)(546)를 포함한다.

인터페이스(512)는 외부 버스를 통해 데이터 구조(250)에 대한 제1 양방향 연결을 가지며, 출력을 갖는다. 메모리 제어기(500)에서, 이 외부 버스는 "AXI4"로 알려진 잉글랜드 캠브리지의 ARM 홀딩스 PLC에 의해 규정된 확장형 인터페이스 버전 4와 호환 가능하지만, 다른 실시 예에서는 다른 유형의 인터페이스 일 수 있다. 인터페이스(512)는 FCLK(또는 MEMCLK) 도메인으로 알려진 제1 클록 도메인으로부터 UCLK 도메인으로 알려진 메모리 제어기(500) 내부의 제2 클럭 도메인으로 메모리 액세스 요청을 변환(translation)한다. 유사하게, 큐(514)는 UCLK 도메인으로부터 DFI 인터페이스와 연관된 DFICLK 도메인으로의 메모리 액세스를 제공한다.

어드레스 생성기(522)는 AXI4 버스를 통해 데이터 구조(250)로부터 수신된 메모리 액세스 요청들의 어드레스들을 디코딩(decoding)한다. 메모리 액세스 요청들은 정규화된 어드레스(normalized address)로서 표현된 물리적 어드레스 공간 내의 액세스 어드레스들을 포함한다. 어드레스 생성기(522)는 정규화된 어드레스를 메모리 시스템(120) 내의 실제 메모리 장치(actual memory device)들을 어드레스하고 관련 액세스를 효율적으로 스케줄링 하는데 사용될 수 있는 형식(format)으로 전환(convert)한다. 이 형식은 메모리 액세스 요청을 특정 순위, 컬럼(column) 어드레스, 로우(row) 어드레스, 뱅크 어드레스 및 뱅크 그룹과 연관시키는 영역 식별자(region identifier)를 포함한다. 시작 시, 시스템 BIOS는 그들의 크기 및 구성(configuration)을 결정하기 위해 메모리 시스템(120) 내의 메모리 장치들을 질의(query)하고, 어드레스 생성기(522)와 관련된 구성 레지스터(configuration register)들 집합을 프로그램 한다. 어드레스 생성기(522)는 구성 레지스터들에 저장된 구성을 사용하여 정규화된 어드레스를 적절한 형식으로 변환한다. 명령 큐(520)는 CPU 코어들(212 및 214) 및 그래픽 코어(220)와 같은 데이터 처리 시스템(100)의 메모리 액세스 에이전트들로부터 수신된 메모리 액세스 요청들의 큐다. 명령 큐(520)는 어드레스 생성기(522)에 의해 디코딩된 어드레스 필드들뿐만 아니라, 액세스 유형 및 서비스 품질(QoS) 식별자들을 포함하는 중재기(538)가 효율적으로 메모리 액세스들을 선택할 수 있게 하는 다른 어드레스 정보를 저장한다. CAM(524)은 기록 후 기록(write after write, WAW) 및 기록 후 판독(write after write, RAW)과 같은 주문 규칙들(ordering rules)을 시행하기 위한 정보를 포함한다.

재생 큐(530)는 예를 들어 어드레스 및 명령 패리티(parity) 응답들, DDR4 DRAM에 대한 기록 CRC(cyclic redundancy check) 응답들 또는 기록 및 판독 CRC 응답들과 같은 응답들을 기다리고 있는 중재기(538)에 의해 선택된 메모리 액세스들을 저장하기 위한 임시적인 큐다. 재생 큐(530)는 ECC 체크 블록(542)에 액세스하여 리턴된 ECC가 정확한지 또는 에러인지를 결정한다. 재생 큐(530)는 이들 사이클 중 하나의 패리티 또는 CRC 에러의 경우에 액세스들이 재생되도록 한다.

리프레시 논리(532)은 메모리 액세스 에이전트들로부터 수신된 정상적인 기록 및 판독 메모리 액세스 요청과는 별도로 생성되는 다양한 전원 다운(powerdown), 리프레시(refresh) 및 종단 저항(termination resistance, ZQ) 교정 사이클(calibration cycle)들을 위한 상태 머신(state machine)들을 포함한다. 예를 들어, 메모리 랭크가 프리차지 전원다운(precharge powerdown)에 있으면, 리프레시 사이클들을 실행(run)하기 위해 주기적으로 깨어나야 한다. 리프레시 논리(532)는 DRAM 칩들 내의 메모리 셀들의 저장 커패시터로부터 전하가 누출 됨으로써 야기되는 데이터 에러를 방지하기 위해 주기적으로 자동 리프레시 명령을 생성한다. 또한, 리프레시 논리(532)는 시스템의 열 변화로 인한 온-다이(on-die) 종단 저항의 불일치를 방지하기 위해 ZQ를 주기적으로 교정한다. 리프레시 논리(532)는 또한 DRAM 장치들을 상이한 전원다운 모드들로 설정할 시기를 결정한다.

중재기(538)는 명령 큐(520)에 양방향으로 연결되며 메모리 채널 제어기(510)의 핵심이다. 메모리 버스의 사용을 향상시키기 위해 액세스를 지능적으로 스케줄링하여 효율성을 향상시킵니다. 중재기(538)는 타이밍 블록(534)을 사용하여, 명령 큐(520) 내의 특정 액세스가 DRAM 타이밍 파라미터에 기초하여 발행에 적합한지 여부를 결정함으로써 적절한 타이밍 관계를 강화한다. 예를 들어, 각 DRAM은 "t_RC"라고 하는 동일한 뱅크에 대한 활성화 명령들 사이의 최소 지정된 시간을 갖는다. 타이밍 블록(534)은 이 및 JEDEC 사양에 지정된 다른 타이밍 파라미터에 기초하여 적합성을 결정하는 카운터들의 집합을 유지하고, 재생 큐(530)에 양방향으로 연결된다. 페이지 테이블(536)은 중재기(538)에 대한 메모리 채널의 각 뱅크 및 랭크 내의 활성 페이지들에 관한 상태 정보를 유지하고, 재생 큐(530)에 양방향으로 연결된다.

인터페이스(512)로부터 수신된 기록 메모리 액세스 요청들에 응답하여, ECC 생성 블록(544)은 기록 데이터에 따라 ECC를 계산한다. DB(546)는 수신된 메모리 액세스 요청들에 대한 기록 데이터 및 ECC를 저장한다. 중재기(538)가 메모리 채널로의 디스패치(dispatch)를 위해 대응하는 기록 액세스를 취할 때, 조합된 기록 데이터/ECC를 큐(514)로 출력한다.

전원 제어기(550)는 고급 확장 가능 인터페이스(advanced extensible interface), 버전 1(AXI), APB 인터페이스(554), 및 전원 엔진(560)에 대한 인터페이스(552)를 포함한다. 인터페이스(552)는 도 5에 별도로 도시 된 "EVENT_n"으로 표시된 이벤트 신호를 수신하기 위한 입력 및 출력을 포함하는 SMN에 대한 제1 양방향 연결을 갖는다. APB 인터페이스(554)는 인터페이스(552)의 출력에 연결된 입력 및 APB를 통해 PHY에 연결하기 위한 출력을 갖는다. 전원 엔진(560)은 인터페이스(552)의 출력에 연결된 입력 및 큐(514)의 입력에 연결된 출력을 갖는다. 전원 엔진(560)은 구성 레지스터들(configuration registers)(562), 마이크로 제어기(microcontroller)(μC)(564), 셀프 리프레시 제어기(self refresh controller)(SLFREF/PE)(566) 및 신뢰성 있는 판독/기록 트레이닝 엔진(reliable read/write training engine)(RRW/TE)(568)의 집합을 포함한다. 구성 레지스터들(562)은 AXI 버스를 통해 프로그래밍되고, 메모리 제어기(500) 내의 다양한 블록들의 동작을 제어하기 위한 구성 정보를 저장한다. 따라서, 구성 레지스터(562)는 도 5에 상세히 도시되지 않은 이들 블록들에 연결된 출력을 갖는다. 셀프 리프레시 제어기(566)는 리프레시 논리(532)에 의한 리프레시의 자동 생성에 부가하여 리프레시의 수동 생성을 허용하는 엔진이다. 신뢰성 있는 판독/기록 트레이닝 엔진(568)은 DDR 인터페이스 판독 레이턴시 트레이닝(read latency training) 및 루프백 테스팅(loopback testing)와 같은 목적을 위해 메모리 또는 I/O 장치들에 연속적인 메모리 액세스 스트림을 제공한다.

메모리 채널 제어기(510)는 관련 메모리 채널로의 디스패치(dispatch)를 위해 메모리 액세스를 선택하게 하는 회로를 포함한다. 원하는 중재 결정을 하기 위해, 어드레스 생성기(522)는 어드레스 정보를 메모리 시스템 내의 랭크, 로우 어드레스, 컬럼 어드레스, 뱅크 어드레스 및 뱅크 그룹을 포함하는 프리디코딩된 정보로 디코딩하고, 명령 큐(520)은 프리디코딩된 정보를 저장한다. 구성 레지스터들(562)은 어드레스 생성기(522)가 수신된 어드레스 정보를 어떻게 디코딩 하는지를 결정하기 위한 구성 정보를 저장한다. 중재기(538)는 디코딩된 어드레스 정보, 타이밍 블록(534)에 의해 지시된 타이밍 적격 정보(eligibility information), 및 페이지 테이블(536)에 의해 지시된 액티브 페이지 정보를 사용하여 QoS 요구와 같은 다른 기준을 관찰하면서 메모리 액세스들을 효율적으로 스케줄링한다. 예를 들어, 중재기(538)는 메모리 페이지들을 변경하는데 필요한 프리차지 및 활성화 명령들의 오버 헤드를 피하기 위해 오픈 페이지(open page)에 대한 액세스들에 대한 선호도를 구현하고, 하나의 뱅크에 대한 오버 헤드 액세스를 다른 뱅크에 대한 판독 및 기록 액세스들로 인터리빙(interleaving)하여 숨긴다. 특히, 정상 동작 동안, 중재기(538)는 다른 페이지를 선택하기 전에 프리차지되도록 요구될 때까지 페이지들을 다른 뱅크들로 오픈하도록 결정할 수 있다.

도 6은 일부 실시 예들에 따른 도 5의 메모리 제어기(500)의 일 부분(600)의 블록 다이어그램을 도시한다. 부분(600)은 중재기(538) 및 중재기(538)의 동작과 관련된 제어 회로들(660)의 집합을 포함한다. 중재기(538)는 서브-중재기들의 집합(605) 및 최종 중재기(650)를 포함한다. 서브-중재기들(605)은 서브-중재기(610), 서브-중재기(620) 및 서브-중재기(630)를 포함한다. 서브-중재기(610)는 "PH ARB"로 표시된 페이지 히트 중재기(612) 및 출력 레지스터(614)를 포함한다. 페이지 히트 중재기(612)는 명령 큐(520), 제2 입력 및 출력에 연결된 제1 입력을 갖는다. 레지스터(614)는 페이지 히트 중재기(612)의 출력에 연결된 데이터 입력, UCLK 신호를 수신하기 위한 클록 입력 및, 출력을 갖는다. 서브-중재기(620)는 "PC ARB"로 표시된 페이지 충돌(conflict) 중재기(622) 및, 출력 레지스터(624)를 포함한다. 페이지 충돌 중재기(622)는 명령 큐(520), 제2 입력 및 출력에 연결된 제1 입력을 갖는다. 레지스터(624)는 페이지 충돌 중재기(622)의 출력에 연결된 데이터 입력, UCLK 신호를 수신하기 위한 클럭 입력 및 출력을 갖는다. 서브-중재기(630)는 "PM ARB"로 표시된 페이지 미스(miss) 중재기(632) 및, 출력 레지스터(634)를 포함한다. 페이지 미스 중재기(632)는 명령 큐(520), 제2 입력 및 출력에 연결된 제1 입력을 갖는다. 레지스터(634)는 페이지 미스 중재기(632)의 출력에 연결된 데이터 입력, UCLK 신호를 수신하기 위한 클럭 입력 및 출력을 갖는다. 최종 중재기(650)는 리프레시 논리(532)의 출력에 연결된 제1 입력, 페이지 종료 예측기(page close predictor)(662)로부터의 제2 입력, 출력 레지스터(614)의 출력에 연결된 제3 입력, 출력 레지스터(624)의 출력에 연결된 제4 입력, 출력 레지스터(634)의 출력에 연결된 제5 입력, 제1 중재 위너를 "CMD1"로 표시된 큐(514)에 제공하는 제1 출력, 및 제2 중재 위너를 "CMD2"로 표시된 큐(514)에 제공하는 제2 출력을 갖는다.

제어 회로들(660)은 도 5와 관련하여 전술 한 바와 같이 타이밍 블록(534) 및 페이지 테이블(536), 그리고 페이지 종료 예측기(662)를 포함한다. 타이밍 블록(534)은 페이지 히트 중재기(612), 페이지 충돌 중재기(622) 및 페이지 미스 중재기(632)의 제1 입력들에 연결된 입력 및 출력을 갖는다. 페이지 테이블(534)은 재생 큐(530)의 출력에 연결된 입력, 재생 큐(530)의 입력에 연결된 출력, 명령 큐(520)의 입력에 연결된 출력, 타이밍 블록(534)의 입력에 연결된 출력 및 페이지 종료 예측기(662)에 연결된 출력을 갖는다. 페이지 종료 예측기(662)는 페이지 테이블(536)의 하나의 출력에 연결된 입력, 출력 레지스터(614)의 출력에 연결된 입력, 및 최종 중재기(650)의 제2 입력에 연결된 출력을 갖는다.

동작 시, 중재기(538)는 각각의 엔트리의 페이지 상태, 각 메모리 액세스 요청의 우선 순위 및 요청들 간의 의존성을 고려함으로써 명령 큐(520) 및 리프레시 논리(532)로부터의 메모리 액세스 요청들(명령들)을 선택한다. 상기 우선 순위는 AXI4 버스로부터 수신되고 명령 큐(520)에 저장된 요청들의 서비스 품질 또는 QoS와 관련되지만, 메모리 액세스의 유형 및 중재기(538)의 동적 동작에 기초하여 변경될 수 있다. 중재기(538)는 기존의 집적 회로 기술의 처리 및 전송 한계 사이의 불일치를 처리하기 위해 병렬로 동작하는 3 개의 서브-중재기들을 포함한다. 각 서브-중재기들의 위너들은 최종 중재기(650)에게 제공된다. 최종 중재기(650)는 리프레시 논리(532)으로부터의 리프레시 동작뿐만 아니라 이들 3 개의 서브-중재 위너들 중에서 선택하고, 또한 페이지 종료 예측기(662)에 의해 결정된 바와 같이 판독 또는 기록 명령을 자동-프리차지 명령에 의한 판독 또는 기록으로 수정할 수 있다.

페이지 히트 중재기(612), 페이지 충돌 중재기(622) 및 페이지 미스 중재기(632) 각각은 타이밍 블록(534)의 출력에 연결된 입력을 가지며, 이들 각각의 카테고리에 속하는 명령 큐(520) 내의 명령의 타이밍 적격성(eligibility)을 결정한다. 타이밍 블록(534)은 각 랭크의 각 뱅크에 대한 특정 동작들과 관련된 지속 기간(count durations)을 카운트하는 바이너리 카운터들의 어레이(array of binary counters)를 포함한다. 상태들을 결정하는데 필요한 타이머들 수는 타이밍 파라미터, 주어진 메모리 유형에 대한 뱅크들 수 및 주어진 메모리 채널에서 시스템이 지원하는 랭크들의 수에 의존한다. 차례로 구현되는 타이밍 파라미터들의 수는 시스템에 구현된 메모리 유형에 의존한다. 예를 들어, GDDR5 메모리들은 다른 DDRx 메모리 유형들보다 많은 타이밍 파라미터들을 준수하기 위해 더 많은 타이머들을 필요로 한다. 바이너리 카운터들로서 구현되는 제네릭 타이머(generic timer)들의 어레이를 포함함으로써, 타이밍 블록(534)은 상이한 메모리 타입들에 대해 스케일링되고 재사용될 수 있다.

페이지 히트는 오픈 페이지에 대한 판독 또는 기록 사이클이다. 페이지 히트 중재기(612)는 명령 큐(520)에서 오픈 페이지들에 대한 액세스들 사이에서 중재한다. 타이밍 블록(534)에서 타이머들에 의해 추적되고(tracked) 페이지 히트 중재기(612)에 의해 체크된 타이밍 적격성 파라미터는 예를 들어, 로우(row) 어드레스 스트로브(RAS) 대 컬럼(column) 어드레스 스트로브(CAS) 지연 시간(t_RCD) 및 CAS 대기 시간(t_CL)을 포함한다. 예를 들어, t_RCD는 페이지가 RAS 사이클에서 오픈된 후에 판독 또는 기록 액세스가 이루어 지기 전에 경과해야 하는 최소 시간을 지정한다. 페이지 히트 중재기(612)는 액세스들의 할당된 우선 순위에 기초하여 서브-중재 위너를 선택한다. 일 실시 예에서, 우선 순위는 4-비트, 1-핫 값(one-hot value)이며, 따라서 4 개의 값 중 우선 순위를 나타내고, 그러나 이 4-단계 우선 순위 체계는 단지 하나의 예일뿐입니다. 페이지 히트 중재기(612)가 동일한 우선 순위 레벨에서 2 개 이상의 요청들을 검출하면, 가장 오래된 엔트리가 우선한다.

페이지 충돌은 뱅크의 다른 컬럼이 현재 활성화되어 있을 때 뱅크의 한 컬럼에 대한 액세스이다. 페이지 충돌 중재기(622)는 대응하는 뱅크 및 랭크에서 현재 열려있는 페이지와 충돌하는 페이지들에 대한 명령 큐(520) 내의 액세스들 사이에서 중재한다. 페이지 충돌 중재기(622)는 프리차지 명령의 발행을 야기하는 서브-중재 위너를 선택한다. 타이밍 블록(534)에서 타이머들에 의해 추적되고 페이지 충돌 중재기(622)에 의해 체크되는 타이밍 적격성 파라미터는 예를 들어, 액티브-프리차지 명령 구간(active to precharge command period)(t_RAS)을 포함한다. 페이지 충돌 중재기(622)는 액세스의 할당된 우선 순위에 기초하여 서브-중재 위너를 선택한다. 페이지 충돌 중재기(622)가 동일한 우선 순위 레벨에서 2 개 이상의 요청들을 검출하면, 가장 오래된 엔트리가 우선한다.

페이지 미스는 프리차지된 상태의 뱅크에 대한 액세스이다. 페이지 미스 중재기(632)는 프리차지된 메모리 뱅크들에 대한 명령 큐(520) 내의 액세스들 사이에서 중재한다. 타이밍 블록(534)에서 타이머들에 의해 추적되고 페이지 미스 중재기(632)에 의해 체크되는 타이밍 적격성 파라미터는 예를 들어, 프리차지 명령 기간(t_RP)을 포함한다. 동일한 우선 순위 레벨에서 페이지 미스 요청들이 두 개 이상 있는 경우 가장 오래된 항목이 우선한다.

각각의 서브-중재기는 그들의 각각의 서브-중재 위너에 대한 우선 순위 값을 출력한다. 최종 중재기(650)는 페이지 히트 중재기(612), 페이지 충돌 중재기(622) 및 페이지 미스 중재기(632) 각각으로부터의 서브-중재 위너들의 우선 순위 값들을 비교한다. 최종 중재기(650)는 한번에 2 개의 서브-중재 위너들을 고려하여 상대적 우선 순위 비교의 집합을 수행함으로써 서브-중재 위너들 사이의 상대적 우선 순위를 결정한다.

3 개의 서브-중재 위너들 중 상대적 우선 순위를 결정한 후, 최종 중재기(650)는 서브-중재 위너들이 충돌하는지(즉, 이들이 동일한 뱅크 및 랭크로 향하는지 여부)를 결정한다. 그러한 충돌이 없는 경우, 최종 중재기(650)는 우선 순위가 가장 높은 서브-중재 위너들을 2 개까지 선택한다. 충돌이 있을 때 최종 중재기(650)은 다음 규칙을 준수한다. 페이지 히트 중재기(612)의 서브-중재 위너의 우선 순위 값이 페이지 충돌 중재기(622)의 우선 순위 값보다 높고 이들이 모두 동일한 뱅크 및 랭크에 있는 경우, 최종 중재기(650)는 페이지 히트 중재기(612)에 의해 지시된 액세스를 선택한다. 페이지 충돌 중재기(622)의 서브-중재 위너의 우선 순위 값이 페이지 히트 중재기(612)의 우선 순위 값보다 높고 이들 모두 동일한 뱅크 및 랭크에 있는 경우, 최종 중재기(650)는 몇몇 추가적인 요소에 기초하여 위너를 선택한다. 몇몇 경우에, 페이지 종료 예측기(662)는 자동 프리차지 속성을 설정함으로써 페이지 히트 중재기(612)에 의해 지시된 액세스의 끝에서 페이지를 종료 한다.

페이지 히트 중재기(612) 내에서, 우선 순위는 메모리 액세스 에이전트로부터의 요청 우선 순위에 의해 초기에 설정되지만, 액세스들의 유형(판독 또는 기록) 및 액세스들의 순서에 기초하여 동적으로 조정된다. 일반적으로, 페이지 히트 중재기(612)는 판독에 더 높은 암시적 우선 순위를 할당하지만, 기록이 완료를 향해 진행하는 것을 보장하는 우선 순위 상승 메카니즘을 구현한다.

페이지 히트 중재기(612)가 판독 또는 기록 명령을 선택할 때마다, 페이지 종료 예측기(662)는 자동-프리차지(AP) 속성을 갖는 명령을 전송할지 여부를 결정한다. 판독 또는 기록 사이클 동안, 자동-프리차지 속성은 미리 정의된 어드레스 비트로 설정되고 자동-프리차지 속성은 판독 또는 기록 사이클이 완료된 후 DDR 장치가 페이지를 종료하도록 하므로, 메모리 제어기가 나중에 해당 뱅크에 대해 별도의 프리차지 명령을 보낼 필요가 없다. 페이지 정료 예측기(662)는 선택된 명령과 동일한 뱅크에 액세스하는 명령 큐(520)에 이미 존재하는 다른 요청들을 고려한다. 페이지 종료 예측기(662)가 메모리 액세스를 AP 명령으로 전환하면, 그 페이지에 대한 다음 액세스는 페이지 미스(miss)가 된다.

중재기(538)은 메모리 제어기 클럭 사이클 당 하나의 명령 또는 두 개의 명령들의 발행(issuing)을 지원한다. 예를 들어, DDR4 3200은 1600 MHz의 메모리 클록 주파수로 작동하는 DDR4 DRAM의 속도 저장소(speed bin)이다. 집적 회로 프로세스 기술이 메모리 제어기(500)가 1600 MHz에서 동작하도록 허용하면, 메모리 제어기(500)는 메모리 제어기 클럭 사이클마다 하나의 메모리 액세스를 발행할 수 있다. 이 경우, 최종 중재기(650)는 모든 메모리 제어기 클록 사이클마다 하나의 중재 위너만을 선택하기 위해 1X 모드에서 동작할 수 있다.

그러나 DDR4 3600 또는 LPDDR4 4667과 같은 고속 메모리의 경우, 1600MHz 메모리 제어기 클럭 속도가 너무 느려 메모리 버스의 전체 대역폭을 사용할 수 없다. 이러한 고성능 DRAM들을 수용하기 위해, 중재기(538)는 또한 최종 중재기(650)가 메모리 제어기 클록 사이클마다 2 개의 명령들(CMD1 및 CMD2)를 선택하는 2X 모드를 지원한다. 중재기(538)은 각 서브-중재기가 느린 메모리 제어기 클럭을 사용하여 병렬로 작업할 수 있도록 이러한 모드를 제공한다. 도 6에 도시 된 바와 같이, 중재기(538)는 3개의 서브-중재기들을 포함하고, 2X 모드에서, 최종 중재기(650)는 2 개의 중재 위너들을 3개 중 최상의 2개로 선택한다.

2X 모드는 또한 메모리 제어기 명령 생성을 메모리 클록 사이클에 정렬(align)하기 위해 메모리 제어기(500)가 그 최고 속도보다 느린 메모리 제어기 클럭 속도로 동작할 수 있게 한다. 메모리 제어기가 최대 1600 MHz의 클럭 속도까지 작동할 수 있는 DDR4 3600의 예를 들면, 클록 속도는 2X 모드에서 900 MHz로 감소될 수 있다.

상이한 메모리 액세스 유형에 대해 상이한 서브-중재기들을 사용함으로써, 각 중재기는 모든 액세스 유형들(페이지 히트, 페이지 미스 및 페이지 충돌) 사이에서 중재해야 하는 경우보다 간단한 논리로 구현될 수 있다. 따라서, 중재 논리는 단순화될 수 있고 중재기(538)의 크기는 비교적 작게 유지될 수 있다. 페이지 히트, 페이지 충돌 및 페이지 미스에 서브-중재기들을 사용함으로써, 중재기(538)는 데이터 전송으로 레이턴시 액세스를 숨기기 위해 서로 쌍을 이루는 두 개의 명령들을 선택할 수 있게 한다.

다른 실시 예들에서, 중재기(538)는 2X 모드를 지원하기 위해 적어도 2 개를 갖는 한 다른 수의 서브-중재기들을 포함 할 수 있다. 예를 들어, 중재기(538)는 4 개의 서브-중재기들을 포함 할 수 있고, 메모리 제어기 클럭 사이클 당 4 개의 액세스들이 선택될 수 있다. 또 다른 실시 예에서, 중재기(538)는 임의의 단일 유형의 2 개 이상의 서브-중재기들을 포함할 수 있다. 예를 들어, 중재기(538)는 2 개 이상의 페이지 히트 중재기들, 2 개 이상의 페이지 충돌 중재기들 및/또는 2 개 이상의 페이지 미스 중재기들을 포함할 수 있다. 이 경우, 중재기(538)는 각 제어기 사이클마다 동일한 유형의 2 개 이상의 액세스들을 선택할 수 있다.

도 5 및 도 6의 회로들은 하드웨어와 소프트웨어의 다양한 조합들로 구현될 수 있다. 예를 들어, 하드웨어 회로는 우선 순위 인코더(priority encoders), 유한 상태 기계(finite state machines), 프로그램 가능한 논리 어레이(programmable logic arrays, PLAs) 등을 포함 할 수 있으며, 중재기(538)는 보류중인 명령(pending command)들의 상대적 타이밍 적합성을 평가하기 위해 저장된 프로그램 명령어(instruction)들을 실행하는 마이크로 제어기로 구현될 수 있다. 이 경우에, 명령어(instruction)들의 일부는 마이크로 제어기에 의한 실행을 위해 비-일시적인 컴퓨터 메모리 또는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 다양한 실시 예들에서, 비-일시적인 컴퓨터 판독 가능 저장 매체는 자기 또는 광학 디스크 저장 장치, 플래시 메모리와 같은 고체-상태 저장 장치 또는 다른 비-휘발성 메모리 장치 또는 장치들을 포함한다. 비 일시적 컴퓨터 판독 가능 저장 매체에 저장된 컴퓨터 판독 가능 명령어는 소스 코드, 어셈블리 언어 코드, 오브젝트 코드, 또는 하나 이상의 프로세서에 의해 해석 및/또는 실행 가능한 다른 명령 형태일 수 있다.

도 1의 APU(110) 또는 도 5의 메모리 제어기(500) 또는 중재기(538)와 같은 그것의 임의의 부분은 프로그램에 의해 판독될 수 있고 집적 회로를 제조하기 위해 직접 또는 간접적으로 사용될 수 있는 데이터베이스 또는 다른 데이터 구조의 형태로 컴퓨터 액세스 가능한 데이터 구조에 의해 기술되거나 표현될 수 있다. 예를 들어, 이 데이터 구조는 베릴로그(Verilog) 또는 VHDL과 같은 높은 수준 디자인 언어(high level design language, HDL)의 하드웨어 기능에 대한 동작-수준 기술(behavioral-level description) 또는 레지스터-전송 수준(register-transfer level, RTL) 기술일 수 있다. 기술(description)은 합성 라이브러리(synthesis library)로부터 게이트(gate)의 리스트(list)을 포함하는 넷리스트(netlist)를 생성하기 위해 상기 기술(description)을 합성할 수 있는 합성 툴(synthesis tool)에 의해 판독될 수 있다. 넷리스트는 또한 집적 회로를 포함하는 하드웨어의 기능성을 나타내는 게이트(gate)들의 집합을 포함한다. 그런 다음 넷리스트를 배치하고 라우팅하여 마스크(mask)들에 적용할 기하학적 모양(geometric shape)들을 기술하는 데이터 집합을 생성할 수 있다. 그 다음, 마스크는 집적 회로를 제조하기 위해 다양한 반도체 제조 단계들에서 사용될 수 있다. 대안적으로, 컴퓨터 액세스가능 저장 매체 상의 데이터베이스는 넷리스트(합성 라이브러리가 있거나 없는) 또는 원하는 데이터 집합 또는 그래픽 데이터 시스템(Graphic Data System, GDS) II 데이터일 수 있다.

특정 실시 예들이 설명되었지만, 이들 실시 예들에 대한 다양한 수정이 당업자에게 명백할 것이다. 예를 들어, 메모리 채널 제어기(510) 및/또는 전원 엔진(550)의 내부 아키텍처는 상이한 실시 예들에서 변할 수 있다. 메모리 제어기(500)는 고 대역폭 메모리(HBM), RAM 버스 DRAM (RDRAM) 등과 같은 DDRx 메모리 이외의 다른 유형의 메모리와 인터페이스 할 수 있다. 예시된 실시 예가 개별 DIMM에 대응하는 메모리의 각 랭크를 보여 주었지만, 다른 실시 예들에서는 각 DIMM이 다중 랭크들을 지원할 수 있다.

일 형태에서, 본 명세서에 개시된 메모리 제어기는 명령 큐 및 복수의 서브-중재기를 포함하는 조정기를 포함한다. 일 양태에 따르면, 복수의 서브-중재기들은 제1, 제2 및 제3 서브-중재 위너들을 제공하기 위한 제1, 제2 및 제3 서브-중재기 및 두 개의 최종 중재 위너들을 선정하는 최종 중재기를 포함하고, 최종 중재기는 상기 제1, 제2 및 제3 중재기 위너들 및 오버 헤드 명령 중에서 상기 최종 2 개의 최종 중재 위너들을 더 선택한다. 이 경우, 상기 오버 헤드 명령은 파워다운 명령, 자동-리프레시 명령 및 교정 명령(calibration command) 중 하나를 포함할 수 있다.

다른 형태에서, 본 명세서에 개시된 메모리 제어기는 메모리 액세스 에이전트, 메모리 시스템, 및 상기 메모리 액세스 에이전트 및 상기 메모리 시스템에 연결된 메모리 제어기를 포함하는 데이터 처리 시스템의 일부이다.

또 다른 형태에서, 방법은 복수의 메모리 액세스 요청들을 수신하는 단계, 상기 복수의 메모리 액세스 요청들을 명령 큐에 저장하는 단계와, 상기 명령 큐로부터의 메모리 액세스 요청들을 선택하는 단계를 포함하고, 상기 선택하는 단계는 제1 제어기 사이클 동안 상기 메모리 액세스 요청들 중에서 복수의 서브-중재 위너들을 선택하는 단계, 및 대응하는 복수의 메모리 명령 사이클에서 복수의 메모리 명령을 제공하도록 상기 복수의 서브-중재 승자들 중에서 선택하는 단계를 포함한다. 일 양태에 따르면, 상기 방법은 대응하는 제2 복수의 메모리 사이클들에서 제2 복수의 메모리 명령들을 제공하기 위해 상기 복수의 서브-중재 위너들 및 오버헤드 명령 중에서 선택하는 단계와, 상기 오버 헤드 명령을 파워다운 명령, 자동-리프레시 명령 및 교정 명령 중 하나로 제공하는 단계를 더 포함한다. 또 다른 양태에 따르면, 상기 복수의 메모리 명령들을 제공하기 위해 상기 복수의 서브-중재 위너들을 선택하는 단계는, 대응하는 복수의 메모리 명령 사이클들에서 상기 복수의 메모리 명령들을 제공하기 위해 상기 복수의 서브-중재 위너들을 사이에서 선택하는 단계를 포함하고, 상기 메모리 명령 사이클들은 상기 제어기 사이클들보다 짧다. 또 다른 양태에 따르면, 상기 제1 제어기 사이클 동안 상기 메모리 액세스 요청들 중에서 상기 복수의 서브-중재 위너들을 선택하는 단계는, 상기 제1 제어기 사이클 동안 상기 메모리 액세스 요청들 중에서 동일한 유형의 제1 복수의 서브-중재 위너들을 선택하는 단계를 포함하고, 상기 방법은 상기 제1 제어기 사이클 동안 상기 동일한 유형의 두 개의 최종 중재 위너들을 선택하는 단계를 더 포함한다.

따라서, 첨부된 청구 범위는 개시된 실시 예들의 범위 내에 있는 개시된 실시 예들의 모든 변형을 포함하는 것으로 의도된다.

Claims

메모리 제어기(500)에 있어서,
메모리 액세스 요청들을 수신하고 저장하기 위한 명령 큐(queue)(520); 및
제어기 사이클 동안 상기 메모리 액세스 요청들 중에서 대응하는 복수의 서브-중재 위너(sub-arbitration winner)들을 제공하기 위한 복수의 서브-중재기들(sub-arbiters)(605) 및 대응하는 제어기 사이클에서 메모리에 제공될 복수의 메모리 명령들을 제공하기 위해 상기 복수의 서브-중재 위너들 중에서 선택하기 위한 최종 중재기(final arbiter)를 포함하는 중재기(538)을 포함하고,
메모리 명령 사이클은 상기 대응하는 제어기 사이클보다 시간적으로 짧으며, 상기 메모리 제어기는 대응하는 메모리 명령 사이클들에서 상기 복수의 메모리 명령들을 메모리에 제공하는, 메모리 제어기(500).
청구항 1에 있어서,
상기 제어기 사이클은 제어기 클록(clock) 신호에 의해 정의되고,
상기 메모리 명령 사이클은 메모리 클록 신호에 의해 정의되고,
상기 메모리 클록 신호는 상기 제어기 클록 신호보다 높은 주파수를 갖는 메모리 제어기(500).
청구항 1에 있어서,
상기 복수의 서브-중재기들(605)은,
상기 명령 큐(520)에 연결되어 제어기 클록 신호와 동기화하여 상기 명령 큐(520) 내의 활성 엔트리들 중 제1 서브-중재 위너를 결정하기 위한 제1 서브-중재기(610); 및
상기 명령 큐(520)에 연결되어 상기 제어기 클록 신호와 동기화하여 상기 명령 큐(520) 내의 상기 활성 엔트리들 중 제2 서브-중재 위너를 결정하기 위한 제2 서브-중재기(620)를 포함하며, 상기 제2 서브-중재 위너는 상기 제1 서브-중재 위너와 다르고,
상기 메모리 제어기(500)는 메모리 클록 신호의 제1 사이클에서 제1 메모리 명령으로서 상기 제1 서브-중재 위너를 출력하도록 동작하고, 상기 메모리 클록 신호의 후속 사이클에서 제2 메모리 명령으로서 상기 제1 서브-중재 위너를 출력하도록 동작하며, 상기 메모리 클록 신호의 주파수는 상기 제어기 클록 신호의 주파수보다 높은 메모리 제어기(500).
청구항 3에 있어서,
상기 복수의 서브-중재기들(605)는,
상기 명령 큐(520)에 연결되어 상기 제어기 클록 신호에 동기화하여 상기 명령 큐(520) 내의 활성 엔트리들 중 제3 서브-중재 위너를 결정하기 위한 제3 서브-중재기(630)를 더 포함하는 메모리 제어기(500).
청구항 4에 있어서,
상기 최종 중재기는, 상기 제1, 제2 및 제3 중재-위너들 중 두 개의 최종 중재 위너들을 선택하고, 상기 두 개의 최종 중재 위너들을 상기 제1 및 제2 메모리 명령들로서 제공하기 위한 것인, 메모리 제어기(500).
청구항 5에 있어서,
상기 복수의 서브-중재기들(605)은 상기 제1 서브-중재기(610), 상기 제2 서브-중재기(620) 및 상기 제3 서브-중재기(630) 중 하나와 동일한 유형의 적어도 하나의 추가적인 서브-중재기를 더 포함하고,
상기 최종 중재기(650)는 상기 대응하는 제어기 사이클에서 상기 복수의 서브-중재기들(605) 중에서 상기 동일한 유형의 두 개의 최종 중재 위너들을 선택할 수 있는 메모리 제어기(500).
청구항 4에 있어서,
상기 제1 서브-중재기(610)는 상기 명령 큐(520)의 페이지 히트(hit) 명령들로부터 상기 제1 서브-중재 위너를 선택하고;
상기 제2 서브-중재기(620)는 상기 명령 큐(520)의 페이지 충돌(conflict) 명령들로부터 상기 제2 서브-중재 위너를 선택하고; 및
상기 제3 서브-중재기(630)는 상기 명령 큐(520)의 페이지 미스(miss) 명령들로부터 상기 제3 서브-중재 위너를 선택하는 메모리 제어기(500).
청구항 1에 있어서,
상기 복수의 서브-중재기들(605) 각각은 상기 명령 큐(520)의 관련된 유형의 명령들 중에서 중재 위너들을 선택하고,
상기 복수의 서브-중재기들(605)의 적어도 두 개는 동일한 유형의 중재 위너들을 선택하고,
상기 중재기(538)는 상기 대응하는 제어기 사이클에서 상기 복수의 서브-중재기들(605) 중에서 상기 동일한 유형의 두 개의 최종 중재 위너들을 선택할 수 있는 메모리 제어기(500).
데이터 처리 시스템(100)에 있어서,
메모리 액세스 요청들을 제공하기 위한 메모리 액세스 에이전트(110/210/220);
메모리 시스템(120); 및
청구항 1 내지 8 중 어느 한 항에 따른 메모리 제어기를 포함하는 데이터 처리 시스템(100).
청구항 9에 있어서, 상기 메모리 액세스 에이전트는,
중앙 처리 장치 코어(212/214);
그래픽 처리 유닛 코어(220); 및
상기 중앙 처리 장치 코어(212/214) 및 상기 그래픽 처리 유닛 코어(220)를 상기 메모리 제어기(292/500)에 상호 연결하기 위한 데이터 구조(250)를 포함하는 데이터 처리 시스템(100).
방법에 있어서,
복수의 메모리 액세스 요청들을 수신하는 단계;
명령 큐(520)에 상기 복수의 메모리 요청들을 저장하는 단계; 및
상기 명령 큐(520)로부터 메모리 액세스 요청들을 선택하는 단계를 포함하고,
상기 선택하는 단계는,
제1 제어기 사이클 동안 복수의 서브-중재기들을 이용하여 상기 메모리 액세스 요청들 중에서 복수의 서브-중재 위너들을 선택하는 단계;
대응하는 제어기 사이클에서 메모리에 제공될 복수의 메모리 명령들을 제공하기 위해 최종 중재기에 의해서 상기 복수의 서브-중재 위너들 중에서 선택하는 단계; 및
대응하는 메모리 명령 사이클들에서 상기 복수의 메모리 명령들을 메모리에 제공하는 단계
를 포함하고,
메모리 명령 사이클은 상기 대응하는 제어기 사이클보다 시간적으로 짧은 방법.
청구항 11에 있어서, 상기 복수의 서브-중재 위너들을 선택하는 단계는,
상기 명령 큐(520)의 페이지 히트 명령들로부터 제1 서브-중재 위너를 선택하는 단계;
상기 명령 큐(520)의 페이지 충돌 명령들로부터 제2 서브-중재 위너를 선택하는 단계; 및
상기 명령 큐(520)의 페이지 미스 명령들로부터 제3 서브-중재 위너를 선택하는 단계를 포함하는 방법.
청구항 12에 있어서,
상기 명령 큐의 상기 페이지 히트 명령들, 상기 페이지 충돌 명령들, 및 상기 페이지 미스 명령들 중 하나로부터 제4 서브-중재 위너를 선택하는 단계; 및
상기 제1 제어기 사이클에서 상기 제1, 제2, 제3 및 제4 서브-중재 위너들 중에서 동일한 유형의 두 개의 최종 중재 위너들을 선택하는 단계를 더 포함하는 방법.
청구항 11에 있어서,
대응하는 제어기 사이클들에서 상기 메모리로 제2 복수의 메모리 명령들을 제공하기 위해 상기 복수의 서브-중재 위너들 및 오버헤드 명령 중에서 선택하는 단계를 더 포함하는 방법.
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