KR102434593B1 - 슈퍼 재생 리시버에서 동기화 및 간섭 거부를 위한 시스템 및 방법 - Google Patents

Abstract

1.5배의 칩 속도에서 샘플링 되는 SRR 신호 내의 동기화를 위한 시스템 및 방법이다. 상기 방법은 SRR의 ??치 속도를 미리 정의된 값으로 세팅하는 것을 포함한다. 미리 정의된 값은 인커밍 신호의 1.5배의 칩 속도를 포합한다. 또한, 상기 방법은, 임의의 샘플 세트를 구비한, 기대되는 프리앰블 시퀀스를 요청하는 단계 및 모든 가능한 샘플 세트들을 위한, 기대되는 시작 프레임 구분자(SFD) 시퀀스를 요청하는 단계를 포함한다. 또한, 상기 방법은 모든 가능한 샘플 세트들을 위해 SFD 습득 동안 SFD의 각각의 비트를 위한 연관관계 메트릭을 컴퓨팅하는 단계 및 SFD가 하나 또는 그 이상의 샘플 세트를 대해 감지되는 경우, 연관관계 메트릭에 기초하여 결정 메트릭을 계산하는 단계를 포함한다. 또한, 상기 방법은, 결정 메트릭에 기초하여 인풋 신호를 디모듈레이팅하기 위해 최선 샘플 세트를 확인함으로써 펄스 동기화를 수행하는 단계를 포함한다.

Description

슈퍼 재생 리시버에서 동기화 및 간섭 거부를 위한 시스템 및 방법{System and method for synchronization and interference rejection in super regenerative receiver}

슈퍼 재생 리시버(SRR: Super Regenerative Receivers)가 개시된다. 구체적으로는, SRR 내의 동기화 관련 기술이 개시된다.

슈퍼 재생 리시버(SRR: Super Regenerative Receivers)는 무선 센서 네트워크에 이용되는 저전력 리시버이다. 무선 센서 네트워크(무료 라이선스 ISM 밴드)에서, 많은 노드는 동일한 주파수 대(frequency band)에 공존한다. SRR에 기초한 통신 노드들의 공존은 낮은 인접 채널 간섭(ACI: Adjacent Channel Interference) 및 SRR의 대체 채널 간섭(ALCI: Alternate Channel Interference) 거부(rejection) 능력에 의해 영향을 받는다.

전형적인 슈퍼-헤테로다인(heterodyne) 또는 직접 변환 리시버에서, 통과(pass) 밴드 신호는 믹서(mixers)들에 의해 중간(intermediate) 주파수 또는 제로 주파수로 다운컨버팅(down convert) 되고, 간섭 거부 능력을 개선하기 위해 베이스밴드(baseband) 내에서 필터링 된다. SRR 베이스 리시버에서 필터의 위치 선정(placing)은 RF 주파수에서의 동작 때문에 전력 소모적이다(power consuming). 또한, SRR의 인풋이 공진(resonant) 주파수에 있거나 SRR의 아웃풋에서 필터링 기술 적용을 방지하는, 공진 주파수로부터 일정한(some) 주파수 오프셋(offset)에 있는지 여부에 따른 SRR의 아웃풋 내의 구별(distinction)이 없다.

간섭 거부 능력을 개선하기 위한 신호의 샘플링 하에서는(예를 들어, 2배 미만의 칩(chip) 속도), 더 나은 SRR의 간섭 거부를 위해 다른 접근이 이용될 수 있으나, 신호의 샘플링 하에서 SRR의 동기화를 방해할 수 있다. 또한, 칩 속도의 1.5배(또는 임의의 프랙셔널(fractional) 샘플링)를 이용함으로써 수신되는 신호의 샘플링은 동기화 측면에서 확실한 도전을 부과할 수 있다. 칩 속도의 1.5배의 프랙셔널 ??치(quench) 속도는 각각의 칩마다 프랙셔널 수(1.5)의 샘플을 제공한다. 그것은, 모든 2개의 칩들을 위해, 3 샘플(3 samples)들이 리시버 베이스밴드에서 가용함을 의미한다. 2개의 칩들을 표시(represent)가능한, 3 샘플들 중에서 가능한 수의 2샘플들은 3 또는

이다. 이러한 3 샘플들에서, 샘플 세트로 기대되는(desired), 2개의 칩을 가장 잘 표현하는 2 샘플들이 존재한다. 샘플들의 모든 3가지 가능한 조합으로부터 기대되는 샘플 세트의 확인(identification)은 펄스 동기화에 의해 수행된다.

실시예는, 리시버 베이스밴드에 대한 인풋이 SRR의 간섭 거부 능력의 개선을 돕는, 칩 속도의 1.5배에서 샘플링(??치) 되는 경우, 슈퍼 재생 리시버(SRR) 내의 동기화를 위한 방법 및 시스템을 제공한다.

실시예는, 인커밍 신호의 칩 속도의 1.5배 값으로 ??치 속도를 세팅하기 위한 메커니즘을 제공한다.

실시예는, 연관관계 메트릭의 컴퓨팅(computing), 시작 프레임 구분자(SFD: Start Frame Delimiter)의 감지 및 연관관계 메트릭에 기초한 결정 메트릭(metric)을 위한 메커니즘을 제공한다.

실시예는, 펄스 동기화를 수행하기 위해 인풋 신호를 디모듈레이팅(demodulating)하기 위한 결정 메트릭에 기초한 최선(best) 샘플 세트(기대되는(desired) 샘플 세트)의 확인 및 셀렉션을 제공한다.

슈퍼 재생 리시버(SRR: super regenerative receiver)에서 펄스 동기화를 수행하기 위한 방법은, 상기 SRR의 ??치(quench) 속도를 미리 정의된(predefined) 값으로 세팅하는 단계 - 상기 미리 정의된 값은 인커밍 신호의 칩 속도의 1.5배를 포함함 -; 임의의 샘플 세트를 구비한, 기대되는(expected) 프리앰블(preamble) 시퀀스를 요청하는 단계; 모든 가능한 샘플 세트들을 구비한, 기대되는(expected) 시작 프레임 구분자 시퀀스(SFD: Start Frame Delimiter)를 요청하는 단계; 상기 모든 가능한 샘플 세트들을 위해 SFD 습득(acquisition) 동안, 상기 SFD의 각각의 비트를 위해 연관관계 메트릭을 컴퓨팅하는 단계; 하나 또는 그 이상의 샘플 세트들을 위해 SFD가 감지되는 경우, 상기 연관관계 메트릭들에 기초하여 결정 메트릭을 계산하는 단계 및 상기 결정 메트릭에 기초하여 인풋 신호를 디모듈레이팅 하기 위해 최선 샘플 세트를 확인(identifying)하는 단계를 포함한다.

상기 슈퍼 재생 리시버에서 동기화를 위한 방법은, 인커밍 신호를, 1.5배 샘플링 속도 또는 ??치 속도에서 베이스 프리앰블 중 하나의 임의의 샘플 세트의 기대되는(expected) 시퀀스와 연관시키는 단계를 더 포함할 수 있다.

상기 슈퍼 재생 리시버에서 동기화를 위한 방법은, 상기 연관관계를 최대화 함으로써 콜스(coarse) 타이밍 동기화를 획득하는 단계를 더 포함할 수 있다.

상기 계산하는 단계는, 샘플들 내의 모든 프리앰블 길이를 정수 배(integer multiples of preamble length)한 이후 상기 SFD 감지가 수행되는 단계일 수 있다.

상기 컴퓨팅하는 단계는, 수신되는 시퀀스의 샘플들을, 모든 가능한 샘플 세트들을 위해 0 및 1에 대응되는 상기 각각의 SFD 스프레드 시퀀스와 연관시키는 단계일 수 있다.

상기 슈퍼 재생 리시버에서 동기화를 위한 방법은, 0 및 1에 대응하는 상기 각각의 시퀀스를 구비한 SFD의 각각의 스프레드 비트의 상기 연관관계에 기초하여 0 또는 1 중 하나로서 수신되는 비트를 결정하는 단계를 더 포함할 수 있다.

상기 슈퍼 재생 리시버에서 동기화를 위한 방법은, 모든 샘플 세트들을 위해 상기 감지되는 SFD 시퀀스를 기대되는(expected) SFD 시퀀스와 연관시키는 단계 및 상기 SFD 시퀀스를 임계값과 비교하는 단계를 더 포함할 수 있다.

상기 계산하는 단계는, 적어도 하나의 샘플 세트가, 상기 하나 이상의 임계값의 연관관계를 제공하는 경우, 상기 SFD 감지가 수행되는 단계일 수 있다.

상기 슈퍼 재생 리시버에서 동기화를 위한 방법은, 상기 SFD가 감지된 후, 상기 최선 샘플 세트를 위한 상기 결정 메트릭이 컴퓨팅 되는 단계를 더 포함할 수 있다.

상기 결정 메트릭은, 상기 연관관계 메트릭들 및 기대되는(expected) SFD 비트들에 기초하여 컴퓨팅 될 수 있다.

상기 최선 샘플 세트는 상기 결정 메트릭을 최대화 함으로써 획득될 수 있다.

슈퍼 재생 리시버에서 펄스 동기화를 수행하기 위한 시스템은, 프로세서 및 상기 프로세서에 커플링 되는 메모리를 포함하고, - 상기 메모리는 상기 프로세서에 의해 실행되는 복수의 모듈들을 저장함 -, 상기 복수의 모듈들은 상기 SRR의 ??치 속도를 미리 정의된 값으로 세팅하는 단계, - 상기 미리 정의된 값은 인커밍 신호의 1.5배의 칩 속도를 포함; 임의의 샘플 세트를 구비한, 기대되는(expected) 프리앰블 시퀀스를 요청하는 단계; 모든 가능한 샘플 세트들을 구비한, 기대되는(expected) 시작 프레임 구분자(SFD) 시퀀스를 요청하는 단계; 상기 모든 가능한 샘플 세트들을 위해 SFD 습득 동안, 상기 SFD의 각각의 비트를 위해 연관관계 메트릭을 컴퓨팅하는 단계; 하나 또는 그 이상의 샘플 세트들을 위해 SFD가 감지되는 경우, 상기 연관관계 메트릭들에 기초하여 결정 메트릭을 계산하는 단계 및 상기 결정 메트릭에 기초하여 인풋 신호를 디모듈레이팅 하기 위해 최선 샘플 세트를 확인하는 단계를 포함한다.

상기 모듈들은, 인커밍 신호를 1.5배 샘플링 속도 또는 ??치 속도에서 베이스 프리앰블 중 하나의 임의의 샘플 세트의 기대되는(expected) 시퀀스와 연관시키도록 설정될 수 있다.

상기 복수의 모듈들은, 상기 연관관계를 최대화 함으로써 콜스 타이밍 동기화를 획득하도록 설정될 수 있다.

상기 결정 메트릭을 계산하는 단계는, 샘플들 내의 프리앰블 길이를 정수 배 한 이후 상기 SFD 감지가 수행될 수 있다.

상기 컴퓨팅하는 단계는, 수신되는 시퀀스의 샘플들을, 모든 가능한 샘플 세트들을 위해 0 및 1에 대응되는 상기 각각의 SFD 스프레드 시퀀스와 연관시킬 수 있다.

상기 컴퓨팅하는 단계는, 0 및 1에 대응하는 상기 각각의 시퀀스를 구비한 SFD의 각각의 스프레드 비트의 상기 연관관계에 기초하여 0 또는 1 중 하나로서 수신되는 비트를 결정할 수 있다.

상기 컴퓨팅하는 단계는, 모든 샘플 세트들을 위해 상기 감지되는 SFD 시퀀스를 기대되는 SFD 시퀀스와 연관시키고, 상기 SFD 시퀀스를 임계값과 비교하여 연관시키는 것을 수행할 수 있다.

상기 계산하는 단계는, 적어도 하나의 샘플 세트가, 상기 하나 이상의 임계값의 연관관계를 제공하는 경우, 상기 SFD 감지가 수행될 수 있다.

상기 SFD가 감지된 후, 상기 최선 샘플 세트를 위한 상기 결정 메트릭이 컴퓨팅 될 수 있다.

상기 결정 메트릭은, 상기 연관관계 메트릭 및 기대되는 SFD 비트들에 기초하여 컴퓨팅 될 수 있다.

상기 최선 샘플 세트는, 상기 결정 메트릭을 최대화 함으로써 획득될 수 있다.

실시예들은 도면에 의해 상세히 설명되고, 명세서 전반에 걸쳐 동일한 참조 부호는 여러 도면에서 대응하는 부분을 지칭한다. 여기 기재된 실시예들은 도면을 참조하는 아래의 설명으로부터 더 잘 이해될 것이다.
도 1은 해당 기술 분야에 알려진 슈퍼 재생 리시버(SRR)의 블록도를 도시한다.
도 2는 일실시예에 따른, 슈퍼 재생 리시버에서 동기화를 위한 시스템 내의 모듈의 세부 사항을 도시한다.
도 3a 내지 3c는, 일실시예에 따른, 예시적인(exemplary) 베이스밴드 펄스 트레인, 예시적인 ??치 주기 및 각각 칩의 수에 대해(for) 생산되는 예시적인 샘플 조합을 도시한다.
도 4a는, 일실시예에 따른, 베이스 프리앰블 및 스프레드(spread) SFD를 포함하는 동기화 헤더를 위한 도면을 도시한다.
도 4b는, 일실시예에 따른, 'LBP' 길이의 [

], 칩을 포함하는 베이스 프리앰블을 도시한다.
도 4c는, 일실시예에 따른,

로서 LSFD 비트를 포함하는 스프레드 SFD 구조를 도시한다.
도 4c는 일실시예에 따른,

인 경우,

가 SFD 스프레드 시퀀스이고

는

의 보수(complement) 중 하나인, 칩

으로서 'k번째' 스프레드 비트를 도시한다.
도 5는 일실시예에 따른, 칩 속도의 1.5배에서 샘플링 되는 슈퍼 재생 리시버 신호에서 동기화를 위한 방법의 흐름도이다.
도 6a 및 도 6b는, 슈퍼 재생 리시버에서 동기화를 수행하기 위한 방법(500)의 흐름도이다.
도 7는 일실시예에 따른, AWGN(Additive White Gaussian Noise) 수행을 위한 그래피컬 표현(representation)을 도시한다.
도 8 및 도 9는, 일실시예에 따른, ACI 수행을 위한 그래피컬 표현을 도시한다.
도 10은, 일실시예에 따른, 칩 속도의 1.5배에서 샘플링 되는 슈퍼 리시버 신호 내에서 동기화를 위한 방법 및 시스템을 구현하는 컴퓨팅 환경을 도시한다.

실시예 및 다양한 형태들 및 그것들의 세부적인 장점들은, 수반되는 도면 및 다음의 상세한 설명 내의 세부 사항 내에서 도시되는, 본 발명을 제한하지 않는 실시예들을 참조하여 더 완전히 설명된다. 실시예들을 불필요하게 모호하게 하지 않도록, 상세한 설명에서 주지의 구성요소 및 프로세싱 기술은 생략한다. 이러한 예시들은, 단지 실시예들이 실시될 수 있는 방법을 용이하게 이해하고 당업자가 실시 가능하도록 하기 위한 것이다. 따라서, 예시가 실시예의 범위를 제한하는 것으로써 이해되어서는 안 된다.

실시예는 칩 속도의 1.5배에서 샘플링 되는 SRR 신호 내의 동기화를 위한 시스템 및 방법을 개시한다. SRR 내에서, ??치 속도는 미리 정의된 값(인커밍 신호의 칩 속도의 1.5배 값)이다. 임의의 샘플 세트를 구비한, 기대되는(expected) 프리앰블(preamble) 시퀀스를 요청한다. SFD는 모든 가능한 샘플 세트들을 더 요청한다. SFD의 각각의 비트를 위해, 연관관계 메트릭은 모든 가능한 샘플 세트들을 위해 SFD 습득 동안 컴퓨팅 된다. 하나 또는 그 이상의 샘플 세트를 위해 SFD가 감지되는 경우, 결정 메트릭은 연관관계 메트릭에 기초하여 계산된다. 최선 샘플 세트는 하나 또는 그 이상의 샘플 세트들로부터 펄스 동기화를 더 수행하기 위한 신호를 디모듈레이팅 하기 위해 확인된다.

슈퍼 재생 리시버에서, 민감도 곡선은, s(t)가 차례로(in turn) ??치 신호의 함수인, 댐핑(damping) 함수인 경우

에 의해 정의된다.

SRR의 선택도(selectivity) 응답은

인 경우,

에 의해 정의된다.

또한,

도

로서 기록될 수 있다. 따라서, 더 좁은(narrower) 선택도 응답은 특정한 펄스 형태 및 보드(baud) 속도를 위해

를 좁게(narrowing) 함으로써 획득될 수 있다.

및

는

의 푸리에 변형 함수 및 수신되는 신호의 펄스 형태

이다.

특정한 보드 속도를 위해,

파라미터는 고정된다(are fixed). 신호를 샘플링 하거나 ??치 속도를 감소시키는 것은, SRR의 더 좁은(narrower) 주파수 응답을 야기하고, SRR의 간섭 거부 능력을 개선하는, 더 좁은

를 야기할 것이다.

실시예에 따른 메커니즘은 3배의 오버 샘플링보다 1.5배 오버 샘플링을 샘플링을 이용한다. 일반적으로, 1.5배의 오버 샘플링은 펄스 형태의 존재에서 동기화를 위해 이상적이라고 고려(consider)될 수 있다. 펄스 형태는 가우시안, 상승(raised) 코사인, 삼각형 또는 임의의 다른 펄스 형태가 될 수 있다. 또한, 1.5배의 오버 샘플링은 신호의 스프레딩 특성(spreading properties)을 이용함으로써 동기화를 핸들링 하기 위한 방법론에 따른 시스템 및 방법에 의해 제안될 수 있다.

도면, 특히 도 1 내지 도 10을 참조하면, 유사한 참조 기호는 도면들에 걸쳐서 일관되게 대응되는 형태를 지칭하는, 다양한 실시예들을 설명한다.

도 1은 해당 기술 분야에 알려진 슈퍼 재생 리시버(SRR)의 블록도를 도시한다. 도 1을 참조하면, 해당 기술 분야에 알려진 슈퍼 재생 리시버(SRR)(100)의 블록도를 도시한다. SRR은 저주파 통과 필터(low pass filter)(102), 포락선 검출기(envelope detector), 선택적인 네트워크 및 ??치 진동자(oscillator)를 널리(broadly) 포함한다. SRR의 인풋이 공진(resonant) 주파수에 있거나 공진 주파수로부터 일정한(some) 주파수 오프셋(offset)에 있는지 여부에 따라(depending on) SRR의 아웃풋 내의 구별이 없기 때문에, 이 저주파 통과 필터는 포락선의 스무딩(smoothening)을 위해서만 유용할 뿐, 인접한 채널 간섭 거부를 수행하기 어렵다.

도 2는 일실시예에 따른, 슈퍼 재생 리시버에서 동기화를 위한 시스템 내의 모듈의 세부 사항을 도시한다. 도 2를 참조하면, 시스템(200)은 적어도 하나의 프로세서(202), 인풋/아웃풋(I/O) 인터페이스(204)(설정 가능한 유저 인터페이스), 메모리(208)를 포함할 수 있다. 상기 적어도 하나의 프로세서(202)는 하나 또는 그 이상의 마이크로 프로세서들, 마이크로컴퓨터들, 마이크로컨트롤러들, 디지털 신호 프로세서들, 중앙 처리 유닛들, 상태 기계들, 논리 회로들, 및/또는 동작 인스트럭션에 기초한 신호들을 생산하는 임의의 장치들로써 구현될 수 있다. 다른 능력들 중에서, 적어도 하나의 프로세서(202)는 메모리(208) 내에 저장된, 컴퓨터가 읽기 가능한 인스트럭션들을 페치(fetch)하고 실행하도록 설정된다. 시스템(200)은 슈퍼 재생 리시버(SRR)와 커플링 되거나 SRR(100) 내에 존재하도록 설정될 수 있다.

I/O 인터페이스(204)는 다양한 소프트웨어 및 하드웨어 인터페이스, 예를 들면 웹 인터페이스, 그래피컬 유저 인터페이스 또는 기타 구성들을 포함할 수 있다. I/O 인터페이스(204)는 시스템(200)이 유저와 직접적으로 인터액션(interaction) 하거나 클라이언트 장치를 통해 간접적으로 인터액션(interact)하는 것을 허용할 수 있다. 또한, I/O 인터페이스(204)는 시스템(200)이 다른 컴퓨팅 장치, 예를 들어 웹 서버 및 외부 데이터 서버(도시되지 않음)와 통신하는 것을 가능하도록 할 수 있다. I/O 인터페이스(204)는 매우 다양한 네트워크 및 와이어 네트워크(예를 들어, LAN, 케이블 등)를 포함하는 프로토콜 타입 내에서 복수의 통신이 용이하도록(facilitate) 할 수 있다. I/O 인터페이스(204)는 다수의 장치들을 각각 또는 다른 서버와 연결하기 위해 하나 또는 그 이상의 포트를 포함할 수 있다.

상기 모듈은 루틴, 프로그램, 객체, 구성요소, 데이터 구조 또는 특정한 태스크, 기능을 수행하거나 특정한 추상 데이터 타입을 구현하는, 기타 구성들을 포함한다. 한 가지 구현 방법에 있어서, 모듈은 ??치 속도 모듈(208), 습득 모듈(210), 컴퓨테이션 모듈(212) 및 확인 모듈(214)을 포함할 수 있다. 상기 모듈들은, 프로그램 또는 보충 어플리케이션 및 시스템(200)의 기능인 코딩된 인스트럭션들을 포함할 수 있다.

또한, 다른 구성들 중에서 데이터(216)는, 프로세싱, 수신, 하나 또는 그 이상의 모듈들에 의해 생성되는 데이터를 저장하기 위한 저장소로서의 역할을 서비스(serve)한다. 데이터(216)는 데이터베이스(218) 및 다른 데이터(220)도 포함할 수 있다. 다른 데이터(220)는 하나 또는 그 이상의 모듈들의 실행의 결과로서 생성되는 데이터를 포함할 수 있다.

도 3a 내지 3c는, 일실시예에 따른, 예시적인(exemplary) 베이스밴드 펄스 트레인, 예시적인 ??치 주기 및 각각 칩의 수에 대해(for) 생산되는 예시적인 샘플 조합을 도시한다. 일실시예에 따른, ??치 속도 세트 모듈(208)은 ??치 속도를 미리 정의된 값으로 세팅한다. 미리 정의된 값은 칩 속도의 1.5배로 세팅될 수 있다. 3개의 샘플들은 모든(every) 2개의 칩을 위해 생산된다. 도 3a는 예시적인 베이스밴드 펄스 트레인을 도시하고, 도 3b는 2개의 칩을 위해 ??치 주기를 예시적으로 생산하는 것을 도시하며, 도 3c는 예시적인 가능한 샘플 세트들을 도시한다.

??치 속도 세트 모듈(208)에 의해 ??치 속도를 1.5로 설정한 후, 프리앰블의 스프레딩 특성(spreading properties) 및 SFD는 동기화를 핸들링하기 위해 이용될 수 있다.

??치 속도가 세팅된 후, 습득 모듈(210)은 임의의 샘플 세트를 구비한, 기대되는(expected) 프리앰블 시퀀스를 요청한다. 프리앰블은 각각 신호의 존재 및 부존재를 의미하는 복수 개의 '1' 및 '0'을 포함할 수 있다.

도 4a 내지 도 4c는, 동기화 헤더가 포함하는 베이스 프리앰블 및 스프레드 SFD, 및 페이로드를 표시한 블록도이다.

도 4a는, 일실시예에 따른, 동기화 헤더, 베이스 프리앰블, 스프레드 SFD 및 페이로드(payload)를 도시한다. 도 4a를 참조하면, 실시예에서, 동기화 헤더는 스프레드 SFD에 수반되는(followed)

배에 의해 반복되는 베이스 프리앰블을 포함한다.

도 4b는, 일실시예에 따른, 'LBP' 길이의 [

], 칩을 포함하는 베이스 프리앰블을 도시한다. 도 4b를 참조하면, 베이스 프리앰블은

이고,

가 스프레드 코드로서 호출될 경우,

의 시퀀스를 포함할 수 있다. ??치 속도를 1.5로 세팅하는 것은 ??치 속도 세트 모듈(208)에 의해 수행된다. 습득 모듈(210)은 모든 가능한 샘플 세트를 구비한, 기대되는(expected) 시작 프레임 구분자(SFD: start Frame Delimiter) 시퀀스를 더 요청한다. SFD 감지는 모든 프리앰블 길이를 정수 배(integer multiples of preamble length)한 이후 수행된다.

도 4c는, 일실시예에 따른,

로서 LSFD 비트를 포함하는 스프레드 SFD 구조를 도시한다. 또한, 도 4c는 일실시예에 따른,

인 경우,

가 SFD 스프레드 시퀀스이고

는

의 보수(complement) 중 하나인, 칩

으로서 'k번째' 스프레드 비트를 도시한다. 도 4c를 참조하면, 스프레드 SFD는,

이고 LSF가 SFD 스프레딩을 위해 이용되는 스프레드 시퀀스의 길이인 경우, 좋은 연관관계 속성들 및 SFD 스프레드 시퀀스

에 의해 스프레딩 되는 각각의 비트를 가진 '0' 및 '1'의 임의의 시퀀스(LSFD길이의)로 구성된다.

습득 모듈(210)은 인커밍 신호를 1.5배 샘플링 속도(또는 ??치 속도)에서 베이스 프리앰블 중 하나의 임의의 샘플 세트의 기대되는(expected) 시퀀스와 연관(correlated) 시키도록 더(further) 설정된다. 습득 모듈(210)은 연관관계 값을 최대화하는 샘플링 수(또는 타이밍 정보)를 획득한다.

인커밍 시퀀스의 연관관계(correlation)는 임의의 특정한 샘플 세트의 기대되는(expected) 시퀀스에 의해 수행된다.

일실시예에 따르면, 인커밍 샘플들은, 2 베이스 프리앰블을 포함하는,

, n=0,1,2, ..., 2*LBP-1, 이라 한다.

기대되는(expected) 시퀀스를 다음과 같다고 한다.

인 경우,

를 최대화하는

은 "

"으로 지칭되는 콜스(coarse) 동기화를 제공한다.

기대되는 프리앰블 시퀀스가 요청된 후, 컴퓨테이션 모델(212)은 모든 가능한 샘플 세트들을 위해 SFD 습득 동안, SFD의 각각의 비트를 위해 연관관계 메트릭을 컴퓨팅한다.

컴퓨테이션 모델(212)은 0 및 1에 대응하는 상기 각각의 시퀀스를 구비한 SFD의 각각의 스프레드 비트의 상기 연관관계에 기초하여 0 또는 1 중 하나로서 수신되는 비트를 결정한다. 컴퓨테이션 모델(212)은 모든 샘플 세트를 위해 '0' 및 '1'과 대응하는, 기대되는 각각의 샘플 시퀀스를 구비한, 각각의 SFD의 스프레드 비트를 위해 샘플들을 연관(correlate)시키거나 수신되는 시퀀스의 샘플들을, 모든 가능한 샘플 세트들을 위해 0 및 1에 대응되는 상기 각각의 SFD 스프레드 시퀀스와 연관시킨다. 모든 샘플 세트를 위해 감지되는 SFD 시퀀스는 기대되는 SFD 시퀀스와 연관된다. 감지되는 SFD 및 기대되는SFD의 연관은 임계값(threshold)과 비교된다.

적어도 하나의 샘플 세트가, 상기 하나 이상의 임계값의 연관관계를 제공하는 경우, 상기 SFD 감지가 수행된다고 할 수 있다.

SFD가 하나 또는 그 이상의 샘플 세트를 위해 감지되는 경우, 연관관계 메트릭들에 기초한 컴퓨테이션 모델(212)은 결정 메트릭을 컴퓨팅한다. 최대 결정 메트릭을 구비한 샘플 세트는 최선 샘플 세트(기대되는(desired) 샘플 세트)로 고려된다.

결정 메트릭은 모든 가능한 샘플 세트를 위해, 기대되는 SFD 비트들을 구비한, 감지되는 SFD의 연관관계에 기초하여 컴퓨팅되거나 상기 연관관계 메트릭들 및 기대되는 SFD 비트들에 기초하여 컴퓨팅된다.

확인 모듈(214)은 인풋 신호를 디모듈레이팅하기 위해, 기대되는(desired) 샘플 세트(최선 샘플 세트)를 확인하도록 설정된다. 기대되는(desired) 샘플은 결정 메트릭을 최대화 함으로써 획득된다.

펄스 동기화의 방법은 아래에 자세히 설명된다.

일실시예에 있어서, 3가지 타입의 스프레드 시퀀스는 SFD 비트들을 위해 생성될 수 있다:

- 스프레드 코드의 최상위 2 비트인, 제1 페어(pair)를 구비한 스프레드 코드 내의 모든 샘플들의 페어의 시작에서 제로 삽입(zero insertion).

- 스프레드 코드의 최상위 2비트인, 제1 페어를 구비한 한 쌍(a pair of)의 샘플 간의 제로 삽입.

- 스프레드 코드의 최상위 2비트인, 제1 페어를 구비한 한 쌍의 샘플의 종단에서 제로 삽입.

예를 들어, SFD의 스프레드 시퀀스가 다음과 같다고 한다:

and

,

기대되는 제1 스프레드 시퀀스(선택된 3샘플 중의 최초 2개)는 테이블 3에 도시된다.

기대되는 제2 스프레드 시퀀스(선택된 3샘플 중의 극단의(extreme) 2개)는 테이블 4에서 도시된다.

기대되는 제3 스프레드 시퀀스(선택된 3샘플 중의 마지막 2개)는 테이블 5에서 도시된다.

'i'는 선택된 샘플 시퀀스이고, 'j'는 '0' 또는 '1'을 표시하고, 'k'는 SFD내의 비트 수라고 한다.

..., q = 1, ...,

,

는 i번째 샘플 세트를 위해 추정되는 SFD의 m번째 비트이다.

감지되는 SFD는 모든 'i'를 위해 프레임 내에서 SFD 패턴을 찾기 위해 SFD와 연관된다.

가 임의의 'i'에 대해 임계값을 초과하는 경우, SFD가 감지된다. SFD가 펄스 동기화를 결정하기 위해 감지되는 경우, 프리앰블 내에 포인트(또는 타이밍)에서 연관된 값에 기초하여 새로운 결정 메트릭이 컴퓨팅된다.

를 최대화하는 'i'는 감지를 위해 최적의 샘플 시퀀스를 제공할 것이고, 'k'는 SFD 비트 수이고, 'i'는 샘플 세트의 인덱스이다.

를 최대화하는 'i'에 종속되는, 3개의 샘플들로부터(out of) 칩을 표시할 수 있고 페이로드(payload)의 감지에 이용될 수 있는(could be), 2개의 샘플이 결정된다.

도 5는 일실시예에 따른, 칩 속도의 1.5배에서 샘플링 되는 슈퍼 재생 리시버 신호에서 동기화를 위한 방법의 흐름도이다. 도 5를 참조하면, 슈퍼 재생 리시버(SRR)(100) 내에서 동기화를 위한 방법(500)이 설명된다. 방법(500)은 시스템(200)에 의해 수행될 수 있다.

단계(502)에서, 방법(500)은 SRR의 ??치 속도를 미리 정의된 값으로 세팅하는 것을 제공한다. 미리 정의된 값은 인커밍 신호의 칩 속도의 1.5배 값을 포함한다. ??치 속도는 ??치 속도 세트 모듈(208)에 의해 세팅될 수 있다.

단계(504)에서, 방법(500)은 임의의 샘플 세트를 구비한 기대되는 프리앰블 시퀀스의 습득을 제공한다.

단계(506)에서, 방법(500)은 모든 가능한 샘플 세트를 구비한, 기대되는 시작 프레임 구분자(SFD) 시퀀스의 습득을 제공한다. 상기 습득은 습득 모듈(210)에 의해 수행될 수 있다.

단계(508)에서, 방법(500)은 가능한 샘플 세트들의 미리 정의된 값을 위해, SFD 습득 동안 SFD의 각각의 비트를 위해 연관관계 메트릭의 컴퓨테이션을 제공한다.

단계(510)에서, 방법(500)은 하나 또는 그 이상의 샘플 세트를 위해 SFD가 감지된 경우, 연관관계 메트릭에 기초하여 결정 메트릭의 계산을 제공한다. 상기 컴퓨테이션 및 계산은 컴퓨테이션 모듈(212)에 의해 수행될 수 있다.

단계(512)에서, 방법(500)은 결정 메트릭에 기초한 인풋 신호를 디모듈레이팅 하기 위해 최선 샘플 세트의 확인함으로써 펄스 동기화를 수행한다.

방법(500) 내의 다양한 액션들, 액트들, 블록들, 단계들 및 기타 구성들은 표시된 순서대로, 다른 순서로 또는 동시에 수행될 수 있다. 또한, 몇 가지 실시예에 따르면, 몇 가지 액션들, 액트들, 블록들, 단계들 및 기타 구성들은 생략, 추가, 변형 또는 스킵될 수 있고, 기타의 구성들은 명세서에서 설명하고자 하는 범위로부터 벗어나지 않는다.

도 6a 및 도 6b는, 슈퍼 재생 리시버에서 동기화를 수행하기 위한 방법(500)의 흐름도이다. 도 6a 및 도 6b는, 방법(500)의 각 단계가 상세히 설명된다.

도 6a를 참조하면, 단계(602)에서, m을 1로 설정하고, reference_sample_sequence, Time-out 및 SRR 아웃풋 샘플을 인풋으로 이용한다.

단계(604)에서, m번째 샘플로부터 시작하는 SRR 아웃풋 샘플인

의 컬렉션으로서 수신되는 신호 벡터를 획득한다.

단계(606)에서, 참조 샘플 시퀀스를 구비한, 수신된 신호 벡터의 연관관계는,

어레이의 m번째 구성요소를 획득하기 위해 수행된다.

단계(608)에서, m을 1 증가시킨다.

인지 여부를 판단한다(610).

판단 결과, m = time out 이거나 연관관계가 임계값과 교차(crosses)하는 경우, 'Timing'을 획득한다(611).

판단 결과, m ≠ time out 이고, 연관관계가 임계값과 교차하지 않는 경우, 단계(604)를 수행한다.

도 6b를 참조하면, 단계(612)에서, q를 1로 설정한다.

단계(614)에서, 아래에 설명된, 기대되는 시퀀스를 획득한다.

of length

with elements denoted by

단계(616)에서, 연관관계 메트릭은 아래에 설명된 것과 같이 컴퓨팅 된다. 'i'는 선택된 샘플 시퀀스이고, 'j'는 '0' 또는 '1'을 표시하고, 'k'는 SFD내의 비트 수라고 한다.

,

,

단계(618)에서, SFD 비트는 모든 'i'에 대해, SFD의 k번째 구성요소라고 추정된다. 추정은 아래와 같다.

=

단계(620)에서, 결정 메트릭은 다음과 같이 계산된다.

(i는 H(i)를 최대화하는 i)

단계(622)에서, SFD가 감지 되었는지 여부를 판단한다.

판단 결과, SFD가 감지된 경우, 디모듈레이팅을 위해 기대되는(desired) 샘플('i')를 선택한다(624). 판단 결과, SFD가 감지되지 않은 경우,

. 인지 여부를 판단한다(626). 판단 결과,

인 경우, 종료한다. 판단 결과,

가 아닌 경우, q를 1 증가시킨다(628). q를 1 증가시킨 후, 다시 단계(614)를 수행한다.

방법(500) 내의 다양한 액션들, 액트들, 블록들, 단계들 및 기타 구성들은 표시된 순서대로, 다른 순서 또는 동시에 수행될 수 있다. 또한, 몇 가지 실시예에 따르면, 몇 가지 액션들, 액트들, 블록들, 단계들 및 기타 구성들은 생략, 추가, 변형 또는 스킵될 수 있고, 기타 구성들은 명세서에서 설명하고자 하는 범위로부터 벗어나지 않는다.

도 7은, 일실시예에 따른, 1.5배 오버 샘플링(시스템(200)을 통해 방법(500)에 의해 제안되는 ??치 속도 세팅으로서) 및 3배 오버 샘플링을 위한, AWGN(Additive White Gaussian Noise) 수행의 그래피컬 표현을 도시한다.

도 8은 일실시예에 따른, 1.5배 오버 샘플링(시스템(200)을 통한 방법(500)에 의해 제안되는 개별 ??치 속도로서) 및 3배 오버 샘플링을 위한, 5MHz 오프셋에서의 ACI 수행의 그래피컬 표현을 도시한다.

도 9는 일실시예에 따른, 1.5배 오버 샘플링(시스템(200)을 통한 방법(500)에 의해 제안되는 각(per) ??치 속도로서) 및 3배 오버 샘플링을 위한, 10MHz 오프셋에서의 ACI 수행의 그래피컬 표현을 도시한다.

도 10은 일실시예에 따른, 슈퍼 재생 리시버(SRR) 내의 동기화 및 간섭 거부를 위한, 방법 및 시스템을 구현하는 컴퓨팅 환경을 도시한다. 도 10을 참조하면, 컴퓨팅 환경(1002)은 컨트롤 유닛(1004), 산술 논리 유닛(ALU: Arithmetic Logic Unit)(1006), 메모리(1010), 저장 유닛(1012), 복수의 네트워킹 장치(1016) 및 복수의 인풋 아웃풋(I/O) 장치(1014)가 장착된 적어도 하나의 프로세싱 유닛(1004)을 포함한다. 프로세싱 유닛(1008)은 알고리즘의 인스트럭션을 프로세싱 하는 데 책임이 있다. 프로세싱 유닛(1008)은 인스트럭션을 프로세싱을 수행하기 위해 컨트롤 유닛으로부터 커맨드를 수신한다. 또한, 상기 인스트럭션들의 실행과 관련된 임의의 논리 및 산술 동작들은 ALU(1006)를 이용하여 컴퓨팅 된다.

전체(overall) 컴퓨팅 환경(1002)은 복수의 호모지니어스 및/또는 헤테로지니어스 코어들, 복수의 다른 종류의 CPU들, 특별한 미디어 및 다른 가속기(accelerators)들을 포함(compose)할 수 있다. 프로세싱 유닛(908)은 알고리즘의 인스트럭션을 프로세싱 하는 데 책임이 있다. 또한, 복수의 프로세싱 유닛(908)은 단일 칩 또는 복수 개를 초과(over)하는 칩 상에 위치할 수 있다.

인스트럭션들 및 구현을 위해 요청되는 코드들을 포함하는 상기 알고리즘은 인스트럭션 및 메모리 유닛(1010) 또는 스토리지(1012)의 일측 또는 양측 모두에 저장된다. 실행 시, 상기 인스트럭션은 대응되는 메모리(1010) 및/또는 스토리지(1012)로부터 페치될 수 있고, 프로세싱 유닛(1008)에 의해 실행될 수 있다.

다양한 네트워크 장치(1016) 또는 외부 I/O 장치(1014)를 구현하는 임의의 하드웨어의 경우, 네트워킹 유닛 및 I/O 장치 유닛을 통한 구현을 지원하기 위해 컴퓨팅 환경에 연결될 수 있다.

실시예에서는 적어도 하나의 하드웨어 장치 상에서 실행되는 적어도 하나의 소프트웨어 프로그램을 통해 구현될 수 있고, 구성요소들을 제어하기 위해 네트워크 관리 기능들을 수행할 수 있다. 도 2에 도시된 구성요소들은 하드웨어 장치 또는 하드웨어 장치의 조합 및 소프트웨어 모듈 중 적어도 하나일 수 있는 블록을 포함한다.

특정한 실시예의 설명은, 현재 지식을 적용, 용이하게 변형 및/또는 일반개념(generic concept)으로부터 벗어나지 않는 특정한 실시예들과 같은 다양한 어플리케이션을 위해 적용 함으로써, 다른 것들이 가능한 실시예들의 일반적인 성질(general nature)을 완전히 드러낼(reveal) 것이므로, 그러한 적응 및 변형은 개시된 실시예의 동일성 범위 및 의미 이내로 이해되어야 하는 함을 의미한다. 어법 또는 이용된(employed) 용어는 설명의 목적을 위한 것이고, 발명이 이에 제한되지 않는 것으로 이해된다. 그러므로, 바람직한 실시예라는 용어로 설명된 실시예이기는 하지만, 당업자는 실시예가 명세서에 기재된 실시예의 정신 또는 범위 내에서 변형되어 실시될 수 있다는 것을 인식할 것이다.

Claims (22)

1. 슈퍼 재생 리시버(SRR: super regenerative receiver)에서 펄스 동기화를 수행하기 위한 방법에 있어서,
   상기 SRR의 ??치(quench) 속도를 미리 정의된(predefined) 값으로 세팅하는 단계, - 상기 미리 정의된 값은 인커밍 신호의 칩 속도의 1.5배를 포함함 -;
   임의의 샘플 세트를 구비한, 기대되는(expected) 프리앰블(preamble) 시퀀스를 요청하는 단계;
   모든 가능한 샘플 세트들을 구비한, 기대되는 시작 프레임 구분자 시퀀스(SFD: Start Frame Delimiter)를 요청하는 단계;
   상기 모든 가능한 샘플 세트들을 위해 SFD의 습득(acquisition) 동안, 상기 SFD의 각각의 비트를 위해 연관관계 메트릭을 컴퓨팅하는 단계;
   하나 또는 그 이상의 샘플 세트들을 위해 SFD가 감지되는 경우, 상기 연관관계 메트릭들에 기초하여 결정 메트릭을 계산하는 단계 및
   상기 결정 메트릭에 기초하여 인풋 신호를 디모듈레이팅 하기 위해 최선 샘플 세트를 확인(identify)하는 단계
   를 포함하는,
   동기화를 위한 방법.
   
2. 제1항에 있어서,
   인커밍 신호를, 1.5배 샘플링 속도 또는 ??치 속도에서 베이스 프리앰블 중 하나의 임의의 샘플 세트의 기대되는 시퀀스와 연관시키는 단계
   를 더 포함하는,
   동기화를 위한 방법.
   
3. 제2항에 있어서,
   상기 연관관계를 최대화 함으로써 콜스(coarse) 타이밍 동기화를 획득하는 단계
   를 더 포함하는,
   동기화를 위한 방법.
   
4. 제1항에 있어서,
   상기 계산하는 단계는,
   샘플들 내의 모든 프리앰블 길이를 정수 배(integer multiples of preamble length)한 이후 상기 SFD의 감지가 수행되는,
   동기화를 위한 방법.
   
5. 제1항에 있어서,
   상기 컴퓨팅하는 단계는,
   수신되는 시퀀스의 샘플들을, 모든 가능한 샘플 세트들을 위해 0 및 1에 대응되는 상기 각각의 SFD 스프레드 시퀀스와 연관시키는 단계
   를 더 포함하는,
   동기화를 위한 방법.
   
6. 제5항에 있어서,
   0 및 1에 대응하는 상기 각각의 시퀀스를 구비한 SFD의 각각의 스프레드 비트의 상기 연관관계에 기초하여 0 또는 1 중 하나로서 수신되는 비트를 결정하는 단계
   를 더 포함하는,
   동기화를 위한 방법.
   
7. 제4항에 있어서,
   모든 샘플 세트들을 위해 상기 감지되는 SFD 시퀀스를 기대되는 SFD 시퀀스와 연관시키는 단계 및
   상기 SFD 시퀀스를 임계값과 비교하는 단계
   를 더 포함하는,
   동기화를 위한 방법.
   
8. 제1항에 있어서,
   상기 계산하는 단계는,
   적어도 하나의 샘플 세트가, 상기 하나 이상의 임계값의 연관관계를 제공하는 경우, 상기 SFD의 감지가 수행되는,
   동기화를 위한 방법.
   
9. 제1항에 있어서,
   상기 결정 메트릭은,
   상기 SFD가 감지된 후, 컴퓨팅되는,
   동기화를 위한 방법.
   
10. 제9항에 있어서,
    상기 결정 메트릭은,
    상기 연관관계 메트릭들 및 기대되는 SFD 비트들에 기초하여 컴퓨팅되는,
    동기화를 위한 방법.
    
11. 제9항에 있어서,
    상기 최선 샘플 세트는,
    상기 결정 메트릭을 최대화 함으로써 획득되는,
    동기화를 위한 방법.
    
12. 슈퍼 재생 리시버(SRR)에서 펄스 동기화를 수행하기 위한 시스템에 있어서,
    프로세서 및
    상기 프로세서에 커플링되는 메모리를 포함하고, - 상기 메모리는 상기 프로세서에 의해 실행되는 복수의 모듈들을 저장함 -,
    상기 복수의 모듈들은:
    상기 슈퍼 재생 리시버(SRR)의 ??치 속도를 미리 정의된 값으로 세팅하는 단계 - 상기 미리 정의된 값은 인커밍 신호의 1.5배의 칩 속도를 포함 -;
    임의의 샘플 세트를 구비한, 기대되는 프리앰블 시퀀스를 요청하는 단계;
    모든 가능한 샘플 세트들을 구비한, 기대되는 시작 프레임 구분자(SFD) 시퀀스를 요청하는 단계;
    상기 모든 가능한 샘플 세트들을 위해 SFD 습득 동안, 상기 SFD의 각각의 비트를 위해 연관관계 메트릭을 컴퓨팅하는 단계;
    하나 또는 그 이상의 샘플 세트들을 위해 SFD가 감지되는 경우, 상기 연관관계 메트릭들에 기초하여 결정 메트릭을 계산하는 단계 및
    상기 결정 메트릭에 기초하여 인풋 신호를 디모듈레이팅 하기 위해 최선 샘플 세트를 확인하는 단계
    를 포함하도록 설정되는
    시스템.
    
13. 제12항에 있어서,
    상기 모듈들은,
    인커밍 신호를 1.5배 샘플링 속도 또는 ??치 속도에서 베이스 프리앰블 중 하나의 임의의 샘플 세트의 기대되는 시퀀스와 연관시키도록 설정되는,
    시스템.
    
14. 제13항에 있어서,
    상기 복수의 모듈들은,
    상기 연관관계를 최대화 함으로써 콜스 타이밍 동기화를 획득하도록 설정되는,
    시스템.
    
15. 제12항에 있어서,
    상기 결정 메트릭을 계산하는 단계는,
    샘플들 내의 프리앰블 길이를 정수 배 한 이후 상기 SFD의 감지가 수행되는,
    시스템.
    
16. 제12항에 있어서,
    상기 컴퓨팅하는 단계는,
    수신되는 시퀀스의 샘플들을, 모든 가능한 샘플 세트들을 위해 0 및 1에 대응되는 상기 각각의 SFD 스프레드 시퀀스와 연관시키는,
    시스템.
    
17. 제16항에 있어서,
    0 및 1에 대응하는 상기 각각의 시퀀스를 구비한 SFD의 각각의 스프레드 비트의 상기 연관관계에 기초하여 0 또는 1 중 하나로서 수신되는 비트를 결정하는 것을 포함하는,
    시스템.
    
18. 제16항에 있어서,
    상기 연관시키는 것은,
    모든 샘플 세트들을 위해 상기 감지되는 SFD 시퀀스를 기대되는 SFD 시퀀스와 연관시키고,
    상기 SFD 시퀀스를 임계값과 비교하는,
    시스템.
    
19. 제12항에 있어서,
    상기 계산하는 단계는,
    적어도 하나의 샘플 세트가, 상기 하나 이상의 임계값의 연관관계를 제공하는 경우, 상기 SFD의 감지가 수행되는,
    시스템.
    
20. 제12항에 있어서,
    상기 결정 메트릭은,
    상기 SFD가 감지된 후, 컴퓨팅되는,
    시스템.
    
21. 제20항에 있어서,
    상기 결정 메트릭은,
    상기 연관관계 메트릭 및 기대되는 SFD 비트들에 기초하여 컴퓨팅되는,
    시스템.
    
22. 제20항에 있어서,
    상기 최선 샘플 세트는,
    상기 결정 메트릭을 최대화 함으로써 획득되는,
    시스템.

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