KR102430864B1 - Fingerprint sensing module and lectronic device comprising the same - Google Patents
Fingerprint sensing module and lectronic device comprising the same Download PDFInfo
- Publication number
- KR102430864B1 KR102430864B1 KR1020180003696A KR20180003696A KR102430864B1 KR 102430864 B1 KR102430864 B1 KR 102430864B1 KR 1020180003696 A KR1020180003696 A KR 1020180003696A KR 20180003696 A KR20180003696 A KR 20180003696A KR 102430864 B1 KR102430864 B1 KR 102430864B1
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- disposed
- substrate
- region
- conductive pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 241
- 239000011241 protective layer Substances 0.000 claims abstract description 109
- 239000010410 layer Substances 0.000 claims description 346
- 238000007747 plating Methods 0.000 claims description 185
- 238000000034 method Methods 0.000 claims description 66
- 238000005452 bending Methods 0.000 claims description 65
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 44
- 239000012790 adhesive layer Substances 0.000 claims description 41
- 238000000465 moulding Methods 0.000 claims description 16
- 230000001965 increasing effect Effects 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 116
- 239000010949 copper Substances 0.000 description 56
- 230000008569 process Effects 0.000 description 47
- 229910052718 tin Inorganic materials 0.000 description 43
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 39
- 229910052802 copper Inorganic materials 0.000 description 34
- 238000002161 passivation Methods 0.000 description 28
- 239000010931 gold Substances 0.000 description 23
- 230000000052 comparative effect Effects 0.000 description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 239000004020 conductor Substances 0.000 description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 13
- 229910052737 gold Inorganic materials 0.000 description 13
- 230000008054 signal transmission Effects 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000012360 testing method Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- 229910001128 Sn alloy Inorganic materials 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000011295 pitch Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000002708 enhancing effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 239000002861 polymer material Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000005299 abrasion Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000009545 invasion Effects 0.000 description 2
- 230000033001 locomotion Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- -1 polyethylene terephthalate Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910017482 Cu 6 Sn 5 Inorganic materials 0.000 description 1
- 229910001252 Pd alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000009791 electrochemical migration reaction Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- KCTAWXVAICEBSD-UHFFFAOYSA-N prop-2-enoyloxy prop-2-eneperoxoate Chemical compound C=CC(=O)OOOC(=O)C=C KCTAWXVAICEBSD-UHFFFAOYSA-N 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structure Of Printed Boards (AREA)
Abstract
실시 예에 따른 지문 인식 모듈은, 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층; 상기 보호층의 제 1 오픈 영역을 통해 노출된 제 1 전도성 패턴부 위에 배치되는 제 1 칩; 및 상기 보호층의 제 2 오픈 영역을 통해 노출된 제 2 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고, 상기 제 1 칩은, 지문 인식 센서이고, 상기 제 2 칩은, 주문형 집적 회로이며, 상기 기판의 상면과 상기 제 1 칩 사이에는, 상기 제 1 칩의 진동 공간이 형성되며, 상기 제 1 전도성 패턴부는, 상면에서 하면 방향으로 일정 깊이 함몰되고, 상호 일정 간격 이격된 복수의 홈을 포함하고, 상기 제 1 전도성 패턴부의 상면은, 중앙을 중심으로 상기 진동 공간을 향하는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하고, 상기 제 1 영역에서의 상기 복수의 홈에 의한 제 1 개구율은, 상기 제 2 영역에서의 상기 복수의 홈에 의한 제 2 개구율보다 크다.A fingerprint recognition module according to an embodiment includes: a substrate; a conductive pattern portion disposed on the substrate; a protective layer partially disposed on an area on the conductive pattern part; a first chip disposed on the first conductive pattern portion exposed through the first open region of the protective layer; and a second chip disposed on the second conductive pattern portion exposed through the second open region of the protective layer, wherein the first chip is a fingerprint recognition sensor, and the second chip is an application specific integrated circuit, A vibration space of the first chip is formed between the upper surface of the substrate and the first chip, and the first conductive pattern part includes a plurality of grooves that are recessed to a predetermined depth in a direction from the upper surface to the lower surface and are spaced apart from each other by a predetermined distance. and a top surface of the first conductive pattern part includes a first region facing the vibration space with a center and a second region excluding the first region, and the plurality of grooves in the first region A 1st opening ratio is larger than a 2nd opening ratio by the said some groove|channel in the said 2nd area|region.
Description
본 발명은 지문 인식 모듈에 관한 것으로, 특히 벤딩 구조를 가지는 지문 인식 모듈 및 이를 포함하는 전자 디바이스에 관한 것이다.The present invention relates to a fingerprint recognition module, and more particularly, to a fingerprint recognition module having a bending structure and an electronic device including the same.
지문인식센서는 인간의 손가락 지문을 감지하는 센서로서, 최근에는 스마트폰이나 태블릿 컴퓨터 등의 휴대용 전자기기에서 보안성을 강화하기 위한 수단으로 널리 사용되고 있다. 즉, 지문인식센서를 통해 사용자 등록이나 보안 인증 절차를 거치도록 함으로써, 휴대용 전자기기에 저장된 데이터를 보호하고, 보안 사고를 미연에 방지할 수 있다. 일반적으로 스마트폰의 전면 하단에는 홈 키가 마련되어 있다. 홈 키는 스마트폰의 다양한 기능을 원터치 방식으로 구현하여, 사용 편의성을 향상시킨다. 한편, 태블릿 컴퓨터는 전술한 스마트폰과 유사하게 본체의 전면 하단에 홈 키가 마련되어 있다. 이와 같이, 스마트폰 및 태블릿 컴퓨터에서 홈 키는 휴대용 전자기기를 통해 설정된 동작을 구현하도록 해주는데, 일 예로 휴대용 전자기기의 사용 중 홈 키를 누르거나 터치하면 초기 화면으로 복귀하는 것과 같은 편의적인 기능을 제공한다.A fingerprint recognition sensor is a sensor that detects a human finger fingerprint, and has recently been widely used as a means for enhancing security in portable electronic devices such as smart phones and tablet computers. That is, by allowing a user registration or security authentication procedure to be performed through a fingerprint recognition sensor, data stored in a portable electronic device can be protected and a security accident can be prevented in advance. In general, a home key is provided at the bottom of the front of a smartphone. The home key implements various functions of a smartphone in a one-touch method, improving usability. On the other hand, the tablet computer is provided with a home key on the lower front of the main body, similar to the above-described smartphone. As such, the home key in smart phones and tablet computers implements the operation set through the portable electronic device. For example, if the home key is pressed or touched while the portable electronic device is in use, a convenient function such as returning to the initial screen to provide.
한편, 지문인식모듈은, 기판 위에 지문인식센서와 ASIC(Application Specific Integrated Circuit)이 장착되는 구조를 갖는다. 그러나, 상기와 같은 지문인식 모듈은 메인보드와 직접 연결될 수 없다. 즉, 상기 지문인식모듈과 상기 메인보드 사이에는 인쇄회로기판이 요구된다.On the other hand, the fingerprint recognition module has a structure in which a fingerprint recognition sensor and an ASIC (Application Specific Integrated Circuit) are mounted on a substrate. However, the fingerprint recognition module as described above cannot be directly connected to the main board. That is, a printed circuit board is required between the fingerprint recognition module and the main board.
디스플레이부를 가지는 전자 디바이스는 복수의 인쇄회로기판이 요구됨에 따라, 두께가 증가되는 문제점이 있다. 또한, 복수의 인쇄회로기판의 크기는 전자 디바이스의 소형화에 제약이 될 수 있다. 또한, 복수의 인쇄회로기판의 접합 불량은 전자 디바이스의 신뢰성을 저하시킬 수 있다. An electronic device having a display has a problem in that a plurality of printed circuit boards are required, and the thickness thereof is increased. In addition, the size of the plurality of printed circuit boards may be a constraint on miniaturization of the electronic device. In addition, poor bonding of the plurality of printed circuit boards may deteriorate the reliability of the electronic device.
따라서, 이와 같은 문제를 해소할 수 있는 새로운 구조의 지문인식모듈이 요구된다.Therefore, a fingerprint recognition module having a new structure capable of solving such a problem is required.
실시 예는 지문인식 센서와 ASIC이 하나의 기판에 실장되면서, 전자 디바이스의 메인보드와 직접 연결될 수 있는 칩 온 필름용 연성 회로기판을 포함하는 지문인식모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.An embodiment is to provide a fingerprint recognition module including a flexible circuit board for a chip on film that can be directly connected to a main board of an electronic device while a fingerprint recognition sensor and an ASIC are mounted on one substrate, and an electronic device including the same.
또한, 실시 예는, 지문인식 센서, ASIC 및 메인보드와 연결되는 본딩부 상에서 발생하는 노이즈를 최소화할 수 있는 칩 온 필름용 연성 회로기판을 포함하는 지문인식모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.In addition, an embodiment is to provide a fingerprint recognition module including a fingerprint recognition sensor, an ASIC and a flexible circuit board for a chip on film capable of minimizing noise generated on a bonding unit connected to the main board, and an electronic device including the same do.
또한, 실시 예는 지문인식 센서의 진동 공간 내로 전도성 접착층이 침범하는 것을 방지할 수 있는 칩 온 필름용 연성 회로기판을 포함하는 지문인식모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.In addition, an embodiment is to provide a fingerprint recognition module including a flexible circuit board for a chip on film that can prevent the conductive adhesive layer from penetrating into the vibration space of the fingerprint recognition sensor, and an electronic device including the same.
또한, 실시 예는 지문인식 센서의 진동 공간 내에서 발생하는 가스를 외부로 배출할 수 있는 칩 온 필름용 연성 회로기판을 포함하는 지문인식모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.In addition, an embodiment is to provide a fingerprint recognition module including a flexible circuit board for a chip on film capable of discharging gas generated in the vibration space of the fingerprint recognition sensor to the outside, and an electronic device including the same.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the proposed embodiment are not limited to the technical problems mentioned above, and other technical problems not mentioned are clear to those of ordinary skill in the art to which the proposed embodiment belongs from the description below. will be able to be understood
실시 예에 따른 지문 인식 모듈은, 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층; 상기 보호층의 제 1 오픈 영역을 통해 노출된 제 1 전도성 패턴부 위에 배치되는 제 1 칩; 및 상기 보호층의 제 2 오픈 영역을 통해 노출된 제 2 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고, 상기 제 1 칩은, 지문 인식 센서이고, 상기 제 2 칩은, 주문형 집적 회로이며, 상기 기판의 상면과 상기 제 1 칩 사이에는, 상기 제 1 칩의 진동 공간이 형성되며, 상기 제 1 전도성 패턴부는, 상면에서 하면 방향으로 일정 깊이 함몰되고, 상호 일정 간격 이격된 복수의 홈을 포함하고, 상기 제 1 전도성 패턴부의 상면은, 중앙을 중심으로 상기 진동 공간을 향하는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하고, 상기 제 1 영역에서의 상기 복수의 홈에 의한 제 1 개구율은, 상기 제 2 영역에서의 상기 복수의 홈에 의한 제 2 개구율보다 크다.A fingerprint recognition module according to an embodiment includes: a substrate; a conductive pattern portion disposed on the substrate; a protective layer partially disposed on an area on the conductive pattern part; a first chip disposed on the first conductive pattern portion exposed through the first open region of the protective layer; and a second chip disposed on the second conductive pattern portion exposed through the second open region of the protective layer, wherein the first chip is a fingerprint recognition sensor, and the second chip is an application specific integrated circuit, A vibration space of the first chip is formed between the upper surface of the substrate and the first chip, and the first conductive pattern part includes a plurality of grooves that are recessed to a predetermined depth in a direction from the upper surface to the lower surface and are spaced apart from each other by a predetermined distance. and a top surface of the first conductive pattern part includes a first region facing the vibration space with a center and a second region excluding the first region, and the plurality of grooves in the first region A 1st opening ratio is larger than a 2nd opening ratio by the said some groove|channel in the said 2nd area|region.
또한, 상기 복수의 홈 사이의 간격은, 상기 진동 공간을 향하는 방향으로 갈수록 감소하고, 상기 복수의 홈의 폭은, 상기 진동 공간을 향하는 방향으로 갈수록 증가할 수 있다.,In addition, an interval between the plurality of grooves may decrease in a direction toward the vibration space, and a width of the plurality of grooves may increase in a direction toward the vibration space.,
상기 기판은, 일단에 위치하는 제 1 비절곡 영역과, 상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과, 상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고, 상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고, 상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하며, 상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은, 3.2㎛ 이상의 간격을 가진다.The substrate includes a first non-bending region positioned at one end, a second non-bending region positioned at the other end opposite to the one end, and a bent region positioned between the first and second non-bending regions; The first open region is positioned on the first non-bending region, the second open region is positioned on the second non-bending region, and a region between the first open region and the second open region is 3.2 μm. have more than one spacing.
또한, 상기 전도성 패턴부는, 상기 기판의 상면에 배치되고, 상기 제 1 및 2 전도성 패턴부를 포함하는 상부 전도성 패턴부와, 상기 기판의 하면에 배치되는 하부 전도성 패턴부와, 상기 기판을 관통하며, 상기 상부 전도성 패턴부와 하부 전도성 패턴 사이를 연결하는 비아 홀을 포함하며, 상기 보호층은, 상기 상부 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 상부 보호층과, 상기 하부 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 하부 보호층을 포함하고, 상기 상부 및 하부 전도성 패턴부 각각은, 상기 기판 상에 배치되는 배선 패턴층과, 상기 배선 패턴층 상에 배치되며 주석을 포함하는 제 1 도금층과, 상기 제 1 도금층 상에 배치되며, 주석을 포함하는 제 2 도금층을 포함한다.In addition, the conductive pattern portion is disposed on the upper surface of the substrate and includes an upper conductive pattern portion including the first and second conductive pattern portions, a lower conductive pattern portion disposed on the lower surface of the substrate, and penetrating the substrate, and a via hole connecting the upper conductive pattern part and the lower conductive pattern part, wherein the protective layer includes an upper protective layer partially disposed on a region on the upper conductive pattern part, and a region on the lower conductive pattern part. a lower protective layer partially disposed on the It is disposed on the first plating layer and includes a second plating layer including tin.
또한, 상기 진동 공간과 연통하며, 상기 기판, 상기 하부 전도성 패턴부 및 상기 하부 보호층을 관통하는 적어도 하나의 제 1 통공을 더 포함한다.In addition, it communicates with the vibration space and further includes at least one first through hole penetrating the substrate, the lower conductive pattern part, and the lower protective layer.
또한, 상기 제 1 비절곡 영역은, 상기 제 2 비절곡 영역과 마주보며 배치되고, 상기 제 1 및 2 비절곡 영역 사이에 배치되는 접착층을 더 포함하며, 상기 접착층에는, 상기 제 1 통공과 연통하며, 상기 접착층의 단부로 연장되는 적어도 하나의 제 2 통공이 형성된다.In addition, the first non-bending region may further include an adhesive layer disposed to face the second non-bending region and disposed between the first and second non-bending regions, wherein the adhesive layer communicates with the first through hole and at least one second through hole extending to an end of the adhesive layer is formed.
또한, 상기 보호층의 제 3 오픈 영역을 통해 노출된 제 3 전도성 패턴부 위에 배치되는 적어도 하나의 제 3 칩을 더 포함하며, 상기 적어도 하나의 제 3 칩은, 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함한다.The device may further include at least one third chip disposed on a third conductive pattern portion exposed through a third open region of the protective layer, wherein the at least one third chip includes a diode chip, an MLCC chip, and a BGA chip. , at least one of the chip capacitors.
또한, 상기 하부 전도성 패턴부는, 상기 절곡 영역 상에 배치되며, 메쉬 패턴 형상을 가지는 제 1 그라운드 패턴을 포함한다.In addition, the lower conductive pattern part includes a first ground pattern disposed on the bent region and having a mesh pattern shape.
또한, 상기 하부 전도성 패턴부는, 상기 제 2 칩과 수직으로 중첩된 영역 상에 배치되며, 메쉬 패턴 형상을 가지는 제 2 그라운드 패턴을 포함한다.In addition, the lower conductive pattern part includes a second ground pattern disposed on a region vertically overlapping with the second chip and having a mesh pattern shape.
또한, 상기 상부 전도성 패턴부는, 상기 제 2 비절곡 영역 상에 위치하고, 상기 보호층의 제 4 오픈 영역을 통해 노출되어 메인 보드와 연결되는 아우터 리드 패턴부를 더 포함하며, 상기 하부 전도성 패턴부는, 상기 아우터 리드 패턴부와 수직으로 중첩되는 영역에 배치되며, 메쉬 패턴 형상을 가지는 제 3 그라운드 패턴을 포함한다.In addition, the upper conductive pattern part further includes an outer lead pattern part positioned on the second non-bending region, exposed through a fourth open region of the protective layer and connected to the main board, wherein the lower conductive pattern part includes: The third ground pattern is disposed in a region vertically overlapping with the outer lead pattern portion and has a mesh pattern shape.
또한, 상기 제 1 칩의 주위를 둘러싸며 배치되는 사이드 몰딩부를 더 포함하고, 상기 사이드 몰딩부는, 상기 진동 공간을 제외한 상기 제 1 칩과 상기 기판 사이에 존재하는 공간의 주위를 둘러싼다.The device may further include a side molding part disposed to surround the periphery of the first chip, wherein the side molding part surrounds the perimeter of a space existing between the first chip and the substrate except for the vibration space.
또한, 상기 진동 공간 내의 상기 기판 상에 배치되며, 상기 제 1 전도성 패턴부와 인접한 영역에 위치한 댐 패턴을 더 포함하며, 상기 댐 패턴의 높이는, 상기 제 1 전도성 패턴부의 높이보다 높다.The dam pattern may further include a dam pattern disposed on the substrate in the vibration space and positioned adjacent to the first conductive pattern part, wherein a height of the dam pattern is higher than a height of the first conductive pattern part.
한편, 실시 예에 따른 전자 디바이스는 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 제 1 전도성 패턴부 위에 배치되는 제 1 칩; 및 상기 보호층의 제 2 오픈 영역을 통해 노출된 제 2 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고, 상기 제 1 칩은, 지문 인식 센서이고, 상기 제 2 칩은, 주문형 집적 회로이며, 상기 기판은, 일단에 위치하는 제 1 비절곡 영역과, 상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과, 상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고, 상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고, 상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하고, 상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은, 3.2㎛ 이상의 간격을 가지며, 상기 기판의 상면과 상기 제 1 칩 사이에는, 상기 제 1 칩의 진동 공간이 형성되며, 상기 제 1 전도성 패턴부는, 상면에서 하면 방향으로 일정 깊이 함몰되고, 상호 일정 간격 이격된 복수의 홈을 포함하고, 상기 제 1 전도성 패턴부의 상면은, 중앙을 중심으로 상기 진동 공간을 향하는 방향에 위치한 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하고, 상기 제 1 영역에서의 상기 복수의 홈에 의한 제 1 개구율은, 상기 제 2 영역에서의 상기 복수의 홈에 의한 제 2 개구율보다 큰 지문 인식 모듈; 상기 제 1 칩 상에 부착되는 디스플레이부; 및 상기 지문 인식 모듈의 상기 제 2 비절곡 영역 상에 위치한 상기 전도성 패턴부와 연결되는 메인 보드를 포함한다.Meanwhile, an electronic device according to an embodiment includes a substrate; a conductive pattern portion disposed on the substrate; a protective layer partially disposed on an area on the conductive pattern part; a first chip disposed on the first conductive pattern portion exposed through the first open region of the protective layer; and a second chip disposed on the second conductive pattern portion exposed through the second open region of the protective layer, wherein the first chip is a fingerprint recognition sensor, and the second chip is an application specific integrated circuit, The substrate includes a first non-bending region positioned at one end, a second non-bending region positioned at the other end opposite to the one end, and a bent region positioned between the first and second non-bending regions; The first open region is positioned on the first non-bending region, the second open region is positioned on the second non-bending region, and a region between the first open region and the second open region is 3.2 μm or more. A plurality of vibration spaces of the first chip are formed between the upper surface of the substrate and the first chip, and the first conductive pattern part is recessed to a predetermined depth in a direction from the upper surface to the lower surface, and spaced apart from each other by a predetermined distance. In the first region, the upper surface of the first conductive pattern part includes a first region located in a direction toward the vibration space with respect to the center, and a second region excluding the first region. a fingerprint recognition module in which a first aperture ratio by the plurality of grooves is greater than a second aperture ratio by the plurality of grooves in the second region; a display unit attached to the first chip; and a main board connected to the conductive pattern part located on the second non-bending area of the fingerprint recognition module.
또한, 상기 디스플레이부는, 디스플레이 패널; 및 상기 디스플레이 패널 상에 위치하는 커버 윈도우를 포함하며, 상기 제 1 칩은 상기 디스플레이 패널의 하면 또는 상기 커버 윈도우 하면에 부착된다. In addition, the display unit, a display panel; and a cover window positioned on the display panel, wherein the first chip is attached to a lower surface of the display panel or a lower surface of the cover window.
본 발명의 실시 예에 따르면, 지문 인식 모듈의 기판으로 2층 구조의 칩 온 필름용 연성회로기판이 적용되며, 이에 따른 파인 피치 대응으로 기판 면적을 획기적으로 감소시킬 수 있다. 뿐만 아니라 폴리 이미드 기판을 사용함으로 인해 Fine Pitch를 구현(라인 / Space = 10um 이하 / 15um이하) 할 수 있어 지문 인식 모듈의 크기를 감소 시킬 수 있다.According to an embodiment of the present invention, a flexible circuit board for a chip-on-film having a two-layer structure is applied as a substrate of the fingerprint recognition module, and thus the substrate area can be drastically reduced in response to a fine pitch. In addition, by using a polyimide substrate, fine pitch can be realized (line / space = less than 10um / less than 15um), thereby reducing the size of the fingerprint recognition module.
또한, 본 발명의 실시 예에 따르면, 하나의 기판 위에 서로 다른 종류의 제 1 칩, 제 2 칩 및 제 3 칩을 실장할 수 있어 향상된 신뢰성을 가지는 지문 인식 모듈을 제공할 수 있다.In addition, according to an embodiment of the present invention, different types of the first chip, the second chip, and the third chip can be mounted on a single substrate, thereby providing a fingerprint recognition module having improved reliability.
또한, 본 발명에 따른 실시 예에 따르면, 지문 센서가 실장되는 이너리드 패턴부의 높이가 7㎛ 이상으로 형성되도록 함으로써, 상기 지문 센서의 진동 공간을 확보할 수 있으며, 이에 따른 상기 지문 센서의 동작 신뢰성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, the height of the inner lead pattern portion on which the fingerprint sensor is mounted is formed to be 7 μm or more, thereby securing the vibration space of the fingerprint sensor, and thus the operation reliability of the fingerprint sensor can improve
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈과 메인보드를 직접 연결할 수 있다. 이에 따라, 지문 인식 모듈을 통해 감지된 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께가 감소될 수 있다. 뿐만 아니라 지문인식용 칩에서 형성된 신호가 메인 보드까지 전달되는 신호 거리를 줄일 수 있어 지문인식을 빠르게 할 수 있다.In addition, according to an embodiment of the present invention, the fingerprint recognition module and the main board can be directly connected. Accordingly, the size and thickness of the flexible circuit board for transmitting the signal sensed through the fingerprint recognition module to the main board may be reduced. In addition, it is possible to speed up fingerprint recognition by reducing the signal distance through which the signal formed by the fingerprint recognition chip is transmitted to the main board.
이에 따라, 실시 예에 따른 지문 인식 모듈 및 이를 포함하는 전자 디바이스는 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.Accordingly, the fingerprint recognition module and the electronic device including the same according to the embodiment may expand the space of other components and/or the battery space.
또한, 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다. In addition, since the connection of a plurality of printed circuit boards is not required, the convenience of the process and the reliability of the electrical connection may be improved.
이에 따라, 실시예에 따른 지문 인식 모듈 및 이를 포함하는 전자 디바이스는 고해상도의 디스플레이부를 가지는 전자디바이스에 적합할 수 있다.Accordingly, the fingerprint recognition module and the electronic device including the same according to the embodiment may be suitable for an electronic device having a high-resolution display unit.
또한, 본 발명에 따른 실시 예에 의하면, 제 1 칩과 제 2 칩의 주변에 사이드 몰딩부를 추가함으로써, 침습이나 충격으로부터 상기 제 1 칩과 제 2 칩을 보호할 수 있으며, 이에 따른 동작 신뢰성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, by adding a side molding part around the first chip and the second chip, the first chip and the second chip can be protected from invasion or impact, and thus the operation reliability is improved. can be improved
또한, 본 발명에 따른 실시 예에 의하면, 벤딩 라인을 중심으로, 제 1 칩 및 제 2 칩까지의 각각의 거리가 최소 1.6mm가 되도록 한다. 따라서, 지문 인식 모듈의 벤딩 시에, 벤딩 외력에 의한 본딩부의 크랙을 방지할 수 있다.In addition, according to the embodiment of the present invention, each distance from the bending line to the first chip and the second chip is set to be at least 1.6 mm. Accordingly, when the fingerprint recognition module is bent, cracks in the bonding portion due to the bending external force can be prevented.
또한, 본 발명에 따른 실시 예에 의하면, 제 2 칩과 제 3 칩 사이의 거리를 최대한 가깝게 하면서, 최소 1.0mm 이상이 되도록 한다. 따라서, 상기 제 2 칩과 제 3 칩의 거리가 멀어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 상기 제 2 칩과 제 3 칩의 거리가 상기 1.0mm보다 가까워짐에 따라 발생하는 제 3 칩의 위치 틀어짐 현상을 방지할 수 있다.In addition, according to the embodiment of the present invention, the distance between the second chip and the third chip is made as close as possible to be at least 1.0 mm or more. Accordingly, it is possible to minimize signal loss occurring as the distance between the second chip and the third chip increases. In addition, it is possible to prevent a position shift of the third chip that occurs as the distance between the second chip and the third chip becomes closer than 1.0 mm.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈을 구성하는 연성 회로 기판이 벤딩 구조를 가지도록 한다. 이에 따라, 상기 지문 인식 모듈이 가지는 전체 길이를 감소할 수 있다.In addition, according to an embodiment of the present invention, the flexible circuit board constituting the fingerprint recognition module has a bending structure. Accordingly, the overall length of the fingerprint recognition module may be reduced.
또한, 본 발명에 따른 실시 예에서는 제 1 칩(C1)이 배치되는 이너 리드 패턴부 상에, 상기 이너 리드 패턴부의 두께 방향으로 함몰된 복수의 홈을 형성한다. 상기 홈은, 상기 이너 리드 패턴부 상에 상기 제 1 칩(C1)의 실장을 위해 형성되는 접속부에 의해 채워지게 된다. 즉, 상기 접속부는 상기 제 1 칩(C1)의 실장 과정에서, 진동 공간에 해당하는 유효부 내로 침투할 수 있다. 따라서, 본 발명에서는 상기 침투하는 접속부의 일부가 상기 홈 내를 채울 수 있도록 한다. 이에 따르면, 상기 접속부가 상기 유효부 내로 침투함에 따라 발생하는 동작 신뢰성 문제를 해결할 수 있다.In addition, in the exemplary embodiment of the present invention, a plurality of grooves recessed in a thickness direction of the inner lead pattern portion are formed on the inner lead pattern portion in which the first chip C1 is disposed. The groove is filled by a connection part formed for mounting the first chip C1 on the inner lead pattern part. That is, the connection part may penetrate into the effective part corresponding to the vibration space during the mounting process of the first chip C1 . Accordingly, in the present invention, a portion of the penetrating connection portion may fill the groove. Accordingly, it is possible to solve the operation reliability problem that occurs as the connection part penetrates into the effective part.
또한, 본 발명에 따른 실시 예에서는, 제 1 칩과 제 2 칩의 사이 영역과 마주보는 기판의 하면, 제 2 칩이 실장 영역과 마주보는 기판의 하면, 메인보드와 연결되는 아우터 리드 패턴부와 마주보는 기판의 하면 상에 그라운드 패턴을 형성한다. 이에 따라, 본 발명에 따른 실시 예에 의하면, 상기 제 1 칩과 제 2 칩 사이 영역에서 발생하는 전자 방해 잡음을 차폐할 수 있다. 또한, 본 발명에 따른 실시 예에의하면 상기 제 2 칩에서 발생하는 전자 방해 잡음을 차폐할 수 있다. 또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈과 메인 보드 사이에서 발생하는 전자 방해 잡음을 차폐할 수 있다. 한편, 상기 그라운드 패턴은 메쉬 형상을 가진다. 이에 따라, 본 발명의 실시 예에 의하면, 그라운드 패턴에서의 선저항(linear resistance)을 증가를 최소화할 수 있으며, 이의 도금 시에 발생하는 다른 전도성 패턴의 선폭의 증가를 최소화할 수 있다.In addition, in the embodiment according to the present invention, the lower surface of the substrate facing the region between the first chip and the second chip, the lower surface of the substrate facing the mounting region of the second chip, the outer lead pattern portion connected to the main board, A ground pattern is formed on the lower surface of the opposite substrate. Accordingly, according to the embodiment of the present invention, electromagnetic interference noise generated in the region between the first chip and the second chip can be shielded. In addition, according to the embodiment of the present invention, it is possible to shield the electromagnetic interference noise generated in the second chip. In addition, according to an embodiment of the present invention, electromagnetic interference noise generated between the fingerprint recognition module and the main board can be shielded. Meanwhile, the ground pattern has a mesh shape. Accordingly, according to an embodiment of the present invention, it is possible to minimize an increase in linear resistance in the ground pattern, and to minimize an increase in the line width of other conductive patterns occurring during plating thereof.
또한, 본 발명에 따른 실시 예서는, 기판, 전도성 패턴부, 보호층 및 접착층 상에 상기 제 1 칩의 진동 공간과 연통하는 가스 배출구를 형성한다. 이에 따라, 본 발명에 따른 실시 예에 의하면, 상기 진동 공간 내에 존재하는 가스에 의해 기판이 팽창하는 문제나, 동작 신뢰성이 저하되는 문제를 해결할 수 있다.In addition, in the embodiment according to the present invention, a gas outlet communicating with the vibration space of the first chip is formed on the substrate, the conductive pattern part, the protective layer, and the adhesive layer. Accordingly, according to the embodiment of the present invention, it is possible to solve a problem in which the substrate expands due to the gas existing in the vibration space or a problem in which operation reliability is deteriorated.
도 1a는 기존의 인쇄회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 1b는 도 1a에 따른 인쇄회로기판의 평면도이다.
도 2a는 실시예에 따른 지문 인식 모듈을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 2b는 도 2a에 따른 지문 인식 모듈의 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 단면도이다.
도 2c는 도 2a에 따른 지문 인식 모듈의 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 평면도이다.
도 3a는 본 발명의 실시 예에 따른 지문 인식 모듈의 연성 회로 기판을 나타낸 단면도이다.
도 3b는 도 3a의 연성 회로 기판을 포함하는 지문 인식 모듈을 나타낸 단면도이다.
도 4a는 도 3a에서 제 1 칩이 실장되는 영역을 확대한 도면이다.
도 4b는 도 4의 홈의 변형 예를 나타낸 도면이다.
도 5a는 도 3b의 지문 인식 모듈의 절곡 형태를 보여주는 도면이다.
도 5b는 도 5a의 접착층의 평면도이다.
도 6은 실시 예에 따른 칩 온 필름용 연성 회로기판의 다른 단면도이다.
도 7은 실시 예에 따른 칩 온 필름용 연성 회로기판의 또 다른 단면도이다.
도 8은 실시 예에 따른 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈의 또 다른 단면도이다.
도 9는 실시 예에 따른 칩 온 필름용 연성 회로기판의 일 영역을 확대한 단면도이다.
도 10a는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 단면도이다.
도 10b는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 다른 단면도이다.
도 10c는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 또 다른 단면도이다.
도 11은 내지 도 15는 지문 인식 모듈을 포함하는 다양한 전자 디바이스의 도면들이다.1A is a cross-sectional view of an electronic device having a display unit including a conventional printed circuit board.
1B is a plan view of the printed circuit board according to FIG. 1A.
2A is a cross-sectional view of an electronic device having a display unit including a fingerprint recognition module according to an embodiment.
FIG. 2B is a cross-sectional view in a bent form of a flexible circuit board for a chip-on-film of the fingerprint recognition module according to FIG. 2A.
FIG. 2C is a plan view in which the flexible circuit board for the chip-on-film of the fingerprint recognition module according to FIG. 2A is bent.
3A is a cross-sectional view illustrating a flexible circuit board of a fingerprint recognition module according to an embodiment of the present invention.
3B is a cross-sectional view illustrating a fingerprint recognition module including the flexible circuit board of FIG. 3A.
FIG. 4A is an enlarged view of an area in which the first chip is mounted in FIG. 3A .
4B is a view illustrating a modified example of the groove of FIG. 4 .
5A is a view showing a bent shape of the fingerprint recognition module of FIG. 3B.
5B is a plan view of the adhesive layer of FIG. 5A.
6 is another cross-sectional view of a flexible circuit board for a chip-on-film according to an embodiment.
7 is another cross-sectional view of a flexible circuit board for a chip-on-film according to an embodiment.
8 is another cross-sectional view of a fingerprint recognition module including a flexible circuit board for an on-film according to an embodiment.
9 is an enlarged cross-sectional view of a region of a flexible circuit board for a chip-on-film according to an embodiment.
10A is a cross-sectional view of an electronic device including a fingerprint recognition module according to an embodiment.
10B is another cross-sectional view of an electronic device including a fingerprint recognition module according to an embodiment.
10C is another cross-sectional view of an electronic device including a fingerprint recognition module according to an embodiment.
11 to 15 are diagrams of various electronic devices including a fingerprint recognition module.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments, each layer (film), region, pattern or structure is placed “on” or “under” the substrate, each layer (film), region, pad or pattern. The description of being formed in " includes all those formed directly or through another layer. The standards for the upper/above or lower/lower layers of each layer will be described with reference to the drawings.
또한, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다. In addition, when a part is said to be "connected" with another part, it includes not only the case where it is "directly connected" but also the case where it is "indirectly connected" with another member interposed therebetween. In addition, when a part "includes" a certain component, this means that other components may be further provided without excluding other components unless otherwise stated.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1b를 참조하여, 비교 예에 따른 인쇄회로기판을 설명한다. A printed circuit board according to a comparative example will be described with reference to FIGS. 1A to 1B .
디스플레이부를 가지는 전자 디바이스는 지문 인식 기능을 구현하기 위해서, 메인보드(40) 이외에 적어도 2개의 기판이 요구된다. An electronic device having a display unit requires at least two substrates in addition to the
비교 예에 따른 디스플레이부를 포함하는 전자 디바이스에 포함되는 기판은 적어도 2개일 수 있다.The number of substrates included in the electronic device including the display unit according to the comparative example may be at least two.
비교 예에 따른 디스플레이부를 포함하는 전자 디바이스는 제 1 기판(10) 및 제 2 기판(20)을 포함할 수 있다.The electronic device including the display unit according to the comparative example may include the
상기 제 1 기판(10)은 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board) 또는 실리콘 웨이퍼(silicon wafer)를 사용하였다. As the
상기 제 2 기판(20)은 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)을 사용하였다. As the
비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 제 1 및 제 2 기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다. 자세하게, 비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 상, 하로 적층되는 제 1 및 제 2 기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다.Since the electronic device having the display unit according to the comparative example requires the first and second substrates between the display panel and the main board, the overall thickness of the electronic device may increase. In detail, since the electronic device having the display unit according to the comparative example requires first and second substrates stacked up and down, the overall thickness of the electronic device may increase.
상기 제 1 기판(10) 및 상기 제 2 기판(20)은 서로 다른 공정으로 형성되었다. 예를 들어, 상기 제 1 기판(10)은 일반적인 적층 공정에 의해서 제조되고, 상기 제 2 기판(20)은 시트(sheet) 방식으로 제조되고 있다. The
비교 예에 따른 제 1 및 제 2 기판은 각각 서로 다른 공정으로 형성되므로, 공정 효율이 저하될 수 있다. Since the first and second substrates according to the comparative example are formed by different processes, respectively, process efficiency may be reduced.
또한, 비교 예에 따른 기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에 배치하는 공정의 난이성이 있으므로, 별도의 제 1 및 제 2 기판이 요구된다. In addition, since the chip package including the substrate according to the comparative example has difficulty in disposing different types of chips on one substrate, separate first and second substrates are required.
또한, 비교 예에 따른 기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판상에서 접속시키기 어려운 문제점이 있다. In addition, the chip package including the substrate according to the comparative example has a problem in that it is difficult to connect different types of chips on one substrate.
디스플레이 패널(30)의 상부에 접근한 객체로부터 지문을 인식하여 처리 또는 전달하기 위하여 제 1 기판(10)은 제 2 기판(20)과 연결되고, 제 2 기판(20)은 메인보드(40)에 연결된다. In order to recognize and process or transmit a fingerprint from an object approaching the upper portion of the
비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 커버 윈도우(70)와 상기 제 1 기판(10)의 사이, 상기 제 1 기판(10)과 상기 제 2 기판(20)의 사이, 상기 제 2 기판(20)과 상기 메인보드(40)의 사이에 각각 별도의 접착층(50)이 요구될 수 있다. 즉, 비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 다수 개의 접착층이 요구되므로, 접착층의 연결불량으로 인하여 전자 디바이스의 신뢰성이 저하될 수 있는 문제점을 가진다. 또한, 상, 하로 연결되는 상기 제 1 기판(10) 및 상기 제 2 기판(20)의 사이에 배치되는 접착층은 전자 디바이스의 두께를 증가시킬 수 있다. In the electronic device having a display unit according to a comparative example, between the
도 1b를 참조하면, 비교 예는 복수의 기판이 요구되므로, 일 방향에서의 길이(L1)는 각각의 상기 제 1 기판(10) 및 상기 제 2 기판(20)의 길이의 합이다. 통상 길이(L1)는 300mm 정도이다. 비교 예에 따른 전자 디바이스는 복수의 기판이 요구됨에 따라, 다른 부품을 실장하기 위한 공간 또는 배터리(60)를 배치하기 위한 공간이 축소될 수 있다. 또한, 디스플레이부 외부에 지문인식 부품이 실장됨으로 전체 디바이스의 크기가 커져야 하는 문제가 있다.Referring to FIG. 1B , since a plurality of substrates are required in the comparative example, the length L1 in one direction is the sum of the lengths of each of the
최근 스마트폰과 같은 전자 디바이스는 사용자의 편의성 내지 보안을 강화하기 위하여 다양한 기능을 가지는 부품이 추가되고 있다. 예를 들어, 스마트 폰, 스마트 워치 등의 전자 디바이스에는 여러 개의 카메라 모듈(듀얼 카메라 모듈, dual camera module)이 탑재되거나, 홍채 인식, 가상현실(VR, Virtual Reality)과 같은 다양한 기능을 가지는 부품이 추가되고 있다. 이에 따라, 추가되는 부품을 실장하기 위한 공간의 확보가 중요하다.Recently, in an electronic device such as a smart phone, parts having various functions are added to enhance user convenience or security. For example, electronic devices such as smartphones and smart watches are equipped with multiple camera modules (dual camera module, dual camera module), or parts having various functions such as iris recognition and virtual reality (VR, Virtual Reality). are being added Accordingly, it is important to secure a space for mounting additional components.
또한, 웨어러블 디바이스를 비롯한 다양한 전자 디바이스는 사용자의 편의성 향상을 위해서, 배터리 공간의 확대가 요구된다. In addition, various electronic devices, including wearable devices, require an expansion of a battery space in order to improve user convenience.
따라서, 기존의 전자 디바이스에 사용된 복수의 인쇄회로기판을 하나의 인쇄회로기판으로 대체함에 따라, 새로운 부품을 실장하기 위한 공간 확보 또는 배터리 크기의 확대를 위한 공간 확보의 중요성이 대두된다. Accordingly, as a plurality of printed circuit boards used in existing electronic devices are replaced with one printed circuit board, the importance of securing a space for mounting new components or securing a space for increasing the size of a battery is emerging.
비교 예에 따른 전자 디바이스는 서로 다른 종류의 제 1 칩, 제 2 칩 및 제 3 칩이 각각 별도의 제 1 기판(10) 및 제 2 기판(30)에 배치될 수 있다. 이에 따라, 제 1 기판(10) 및 제 2 기판(30)의 사이의 접착층(50)의 두께 및 상기 제 2 기판(30)의 두께는 전자 디바이스의 두께를 증가시키는 문제점이 있었다. In the electronic device according to the comparative example, different types of first, second, and third chips may be disposed on separate first and
또한, 상기 제 2 기판(30)의 크기만큼 배터리 공간 내지 다른 부품을 실장하기 위한 공간이 축소되는 문제점이 있었다. In addition, there is a problem in that the space for the battery or the space for mounting other components is reduced by the size of the
또한, 제 1 및 제 2 기판의 접합불량은 전자 디바이스의 신뢰성을 저하시키는 문제점이 있었다. In addition, there is a problem in that the poor bonding of the first and second substrates lowers the reliability of the electronic device.
실시 예는 이러한 문제점을 해소하기 위해서, 복수의 칩을 하나의 기판에 실장할 수 있는 새로운 구조의 칩 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈 및 이를 포함하는 전자 디바이스를 제공할 수 있다. In order to solve this problem, the embodiment may provide a fingerprint recognition module including a flexible circuit board for a chip-on-film of a new structure capable of mounting a plurality of chips on one substrate, and an electronic device including the same.
실시 예와 비교 예의 동일한 도면 부호는 동일한 구성요소를 나타내며, 앞서 설명한 비교 예와 중복되는 설명은 제외한다.The same reference numerals in the embodiments and the comparative examples denote the same components, and descriptions overlapping those of the comparative examples described above are excluded.
도 2a 내지 도 2c를 참조하여, 실시 예에 따른 칩 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈이 장착된 전자 디바이스를 설명한다. An electronic device equipped with a fingerprint recognition module including a flexible circuit board for a chip-on-film according to an embodiment will be described with reference to FIGS. 2A to 2C .
실시 예에 따른 전자 디바이스는 디스플레이 패널의 일측에 접근한 객체로부터 획득한 지문 인식 신호를 메인보드까지 전달하기 위해서 하나의 인쇄회로기판을 사용할 수 있다. An electronic device according to an embodiment may use a single printed circuit board to transmit a fingerprint recognition signal obtained from an object approaching one side of the display panel to the main board.
실시 예에 따른 디스플레이부를 포함하는 전자 디바이스에 포함되는 인쇄회로 기판은 하나의 연성 인쇄회로기판일 수 있다. 이에 따라, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 대향되는 디스플레이부와 메인보드 사이에서 절곡(bending)되어 디스플레이부 및 메인보드와 연결될 수 있다. The printed circuit board included in the electronic device including the display unit according to the embodiment may be a single flexible printed circuit board. Accordingly, the
자세하게, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 다른 종류의 복수 개의 칩을 배치하기 위한 하나의 기판일 수 있다. In detail, the
실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 다른 종류의 제 1 칩(c1), 제 2 칩(c2) 및 제 3 칩(c3)을 배치하기 위한 기판일 수 있다. The
실시 예에 따른 지문 인식용 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판의 두께(t2)는 절곡(bending)되기 이전에 20㎛ 내지 100㎛일 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 30㎛ 내지 80㎛일 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 70㎛ 내지 75㎛일 수 있다. The thickness t2 of the flexible circuit board for a chip on film of the
실시 예에 따른 지문 인식 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 비교 예에 따른 복수의 기판의 총 두께(t1)의 1/5 내지 1/2 수준의 두께를 가질 수 있다. 즉, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 20% 내지 50%의 수준의 두께를 가질 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 25% 내지 40%의 수준의 두께를 가질 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 25% 내지 35%의 수준의 두께를 가질 수 있다.The thickness t2 before bending of the flexible circuit board for a chip on film of the
실시 예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 오직 하나의 칩 온 필름(chip on film)용 연성 회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께를 감소시킬 수 있다. Since only one flexible circuit board for a chip on film is required between the display panel and the main board in the electronic device having the display unit according to the embodiment, the overall thickness of the electronic device can be reduced.
또한, 실시 예는 비교 예에 포함된 제 1 기판 및 제 2 기판 사이의 접착층(50)을 생략할 수 있어, 칩 온 필름용 연성회로기판을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스의 전체적인 두께를 감소시킬 수 있다. In addition, the embodiment may omit the
또한, 실시 예는 제 1 기판과 제 2 기판 사이의 접착층(50)을 생략할 수 있어, 접착 불량에 의한 문제점을 해소할 수 있으므로, 전자 디바이스의 신뢰성을 향상시킬 수 있다. In addition, the embodiment can omit the
또한, 복수 개의 기판의 접착 공정을 생략할 수 있어, 공정 효율이 증가되고, 공정 비용이 저감될 수 있다. In addition, since the bonding process of the plurality of substrates can be omitted, process efficiency can be increased and process costs can be reduced.
또한, 별도의 공정으로 관리되었던 기판을 하나의 공정으로 대체함에 따라, 공정 효율 및 제품 수율을 향상시킬 수 있다. In addition, as the substrate managed as a separate process is replaced with a single process, process efficiency and product yield can be improved.
실시 예에 따른 지문 인식 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판은 절곡 영역 및 비절곡 영역을 포함할 수 있다. 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 절곡 영역을 포함함에 따라, 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40) 사이에 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)이 배치될 수 있다.The flexible circuit board for a chip on film of the
실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡(non-bending) 영역은 디스플레이 패널(30)과 서로 마주보며 배치될 수 있다. 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡 영역 상에는 제 1 칩(C1)이 배치될 수 있다. 이에 따라, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 상기 제 1 칩(c1)의 안정적인 실장이 가능할 수 있다. 또한, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡 영역 상에는 제 2 칩(C2) 및 제 3 칩(C3)이 배치될 수 있다. 이에 따라, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 상기 제 2 칩(c2) 및 제 3 칩(C3)의 안정적인 실장이 가능할 수 있다. Non-bending regions of the
도 2c는 도 2b의 하면에서의 평면도이다. Fig. 2c is a plan view from the lower surface of Fig. 2b;
도 2c를 참조하면, 실시 예는 하나의 기판이 요구되므로, 일 방향에서의 길이(L2)는 하나의 기판의 길이일 수 있다. 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 길이일 수 있다. 일례로, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 50㎜일 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 30㎜ 일 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 15㎜ 내지 25㎜일 수 있다. 다만, 실시 예가 이에 제한되는 것은 아니며, 배치하기 위한 칩의 종류 및/또는 개수, 전자 디바이스의 종류에 따라 다양한 크기로 설계될 수 있음은 물론이다.Referring to FIG. 2C , since one substrate is required in the embodiment, the length L2 in one direction may be the length of one substrate. The length L2 in one direction of the
또한, 별도의 지문인식용 공간이 필요 없고, 디스플레이부와 중첩되도록 형성됨으로 전체 디바이스에서 디스플레이 영역을 넓게 사용할 수 있어 사용자 편의성을 높일 수 있다.In addition, there is no need for a separate space for fingerprint recognition, and since it is formed to overlap the display unit, the display area of the entire device can be widely used, thereby enhancing user convenience.
실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 비교예에 따른 기판의 일 방향에서의 길이(L1)의 10% 내지 70% 수준의 길이를 가질 수 있다. The length L2 in one direction of the
이에 따라, 실시 예는 전자 디바이스 내의 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 크기가 감소될 수 있고, 비교 예의 별도의 지문인식용 공간이 필요했던 것을 제거함으로 인해 전체 디스플레이 영역을 확대할 수 있을 뿐만 아니라, 배터리(60)를 배치하기 위한 공간이 확대될 수 있다. 또한, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 평면적이 감소될 수 있어, 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다. Accordingly, in the embodiment, the size of the
도 3a는 본 발명의 실시 예에 따른 지문 인식 모듈의 연성 회로 기판을 나타낸 단면도이고, 도 3b는 도 3a의 연성 회로 기판을 포함하는 지문 인식 모듈을 나타낸 단면도이다. 3A is a cross-sectional view illustrating a flexible circuit board of a fingerprint recognition module according to an embodiment of the present invention, and FIG. 3B is a cross-sectional view illustrating a fingerprint recognition module including the flexible circuit board of FIG. 3A.
실시 예에 따른 칩 온 필름(All in one chip on film)용 연성 회로기판은 기판(110), 상기 기판(110) 상에 배치되는 배선 패턴층(120), 도금층(130) 및 보호층(140)을 포함할 수 있다.The flexible circuit board for an all in one chip on film according to the embodiment includes a
여기에서, 칩 온 필름(All in one chip on film)용 연성 회로기판은 지문 인식 모듈(100)을 구성하는 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)이 실장되기 전의 기판이다.Here, on the flexible circuit board for the chip on film (All in one chip on film), the first chip C1, the second chip C2 and the third chip C3 constituting the
상기 기판(110)은 상기 배선 패턴층(120), 도금층(130) 및 보호층(140)을 지지하는 지지기판일 수 있다.The
상기 기판(110)은 절곡 영역 및 절곡 영역 이외의 영역을 포함할 수 있다. 즉, 상기 기판(110)은 절곡이 이루어지는 절곡 영역 및 절곡 영역 이외의 비절곡 영역을 포함할 수 있다. 상기 절곡 영역은, 상기 기판(110)의 상면 중 제 1 칩(C1)과 제 2 칩(C2)의 사이 영역일 수 있다. 상기 절곡 영역은, 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)이 배치되는 칩 배치 영역을 제외한 영역일 수 있다. 그리고, 상기 비절곡 영역은, 상기 절곡 영역을 제외한 나머지 영역일 수 있다. 상기 비절곡 영역은, 상기 제 1 칩(C1)이 배치되는 제 1 칩 배치 영역, 상기 제 2 칩(C2)이 배치되는 제 2 칩 배치 영역 및 상기 제 3 칩(C3)이 배치되는 제 3 칩 배치 영역을 포함할 수 있다.The
상기 기판(110)은 연성 기판일 수 있다. 이에 따라, 상기 기판(110)은 부분적인 절곡이 가능할 수 있다. 즉, 상기 기판(110)은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(110)은 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시 예는 이에 제한되지 않고, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)과 같은 고분자 물질로 구성된 기판일 수 있다. 이에 따라, 상기 기판(110)을 포함하는 연성 회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자 디바이스에 사용될 수 있다. 예를 들어, 상기 기판(110)을 포함하는 연성 회로기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자 디바이스의 반도체 칩을 실장하는데 적합할 수 있다. 자세하게, 실시 예는 곡면 디스플레이를 포함하는 전자 디바이스에 적합할 수 있다. The
상기 기판(110)은 절연 기판일 수 있다. 즉, 상기 기판(110)은 다양한 배선 패턴들을 지지하는 절연 기판일 수 있다. The
상기 기판(110)은 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(110)은 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)은 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기판(100)의 두께가 100㎛ 초과인 경우에는 전체적인 연성 회로기판의 두께가 증가할 수 있다. 상기 기판(100)의 두께가 20㎛ 미만인 경우에는 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)을 동시에 배치하기 어려울 수 있다. 상기 기판(110)의 두께가 20um 미만인 경우에는, 다수의 칩을 실장 하는 공정에서 상기 기판(110)이 열/압력 등에 취약할 수 있어, 다수의 칩을 동시에 배치하기 어려울 수 있다.The
상기 기판(110) 상에는 배선이 배치될 수 있다. 상기 배선은 패턴화된 복수 개의 배선일 수 있다. 예를 들어, 상기 기판(110) 상에서 상기 복수 개의 배선들은 서로 이격되어 배치될 수 있다. 즉, 상기 기판(110)의 일면 상에는 배선 패턴층(120)이 배치될 수 있다.A wiring may be disposed on the
바람직하게, 상기 기판(110)의 양면에는 각각 배선층이 배치될 수 있다. 즉, 기판(110)의 상면에는 상부 배선 패턴층이 배치될 수 있고, 하면에는 하부 배선 패턴층이 배치될 수 있다. 또한, 상부 배선 패턴층 위에는 상부 도금층이 배치될 수 있다. 또한, 상부 배선 패턴층 위에는 상부 보호층이 배치될 수 있다. 또한, 하부 배선 패턴층 아래에는 하부 도금층이 배치될 수 있다. 그리고, 상기 하부 배선 패턴층 아래에는 하부 보호층이 배치될 수 있다.Preferably, wiring layers may be disposed on both surfaces of the
상기 배선 패턴층(120)은 전도성 물질을 포함할 수 있다. The
예를 들어, 상기 배선 패턴층(120)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 더 자세하게, 상기 배선 패턴층(120)은 구리(Cu)를 포함할 수 있다. 다만, 실시 예가 이에 제한되는 것은 아니고, 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다. For example, the
상기 배선 패턴층(120)은 1㎛ 내지 15㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 4㎛ 내지 10㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 6㎛ 내지 9㎛의 두께로 배치될 수 있다.The
상기 배선 패턴층(120)의 두께가 1㎛ 미만인 경우에는 상기 배선 패턴층의 저항이 증가할 수 있다. 상기 배선 패턴층(120)의 두께가 15㎛ 초과인 경우에는 리소 그라피 공법을 사용할 경우 사이드 에칭, 프린팅 공법을 사용할 경우 마스크 사용이 어렵고, 스퍼터링 공법의 경우 장기간에 증착을 해야 함으로 미세패턴을 구현하기 어려울 수 있다.When the thickness of the
상기 배선 패턴층(120) 상에는 도금층(130)이 배치될 수 있다. 상기 도금층(130)은 제 1 도금층(131) 및 제 2 도금층(132)을 포함할 수 있다. A
상기 배선 패턴층(120) 상에는 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에는 상기 제 2 도금층(132)이 배치될 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 위스커(whisker) 형성의 방지를 위해, 상기 배선 패턴층(120) 상에 2층으로 형성될 수 있다. 이에 따라, 상기 배선 패턴층(120)의 패턴들 사이의 단락을 방지할 수 있다. 또한, 상기 배선 패턴층(120) 상에는 두 층의 도금층이 배치됨에 따라, 칩과의 본딩 특성이 향상될 수 있다. 상기 배선 패턴층이 구리(Cu)를 포함하는 경우에는, 상기 배선 패턴층이 제 1 칩(C1)과 직접 본딩될 수 없고, 별도로 접착을 위한 처리가 요구될 수 있다. 반면, 상기 배선 패턴층 상에 배치되는 상기 도금층을 단일층으로 형성하는 경우 도금공정에서 배선패턴층의 구리(Cu)가 도금층으로 확산되어 칩과의 본딩시 불량을 초래할 수 있다. 상기 1층의 도금층 상에 2층의 도금층을 추가로 형성함으로 인해 칩과의 본딩되는 표면에 구리(Cu)의 양이 없거나 감소시켜 칩 본딩이 용이해질 수 있다. 상기 도금층이 주석(Sn)을 포함하는 경우에는, 상기 도금층의 표면이 순수 주석층일 수 있어, 제 1 칩(C1)과 본딩이 용이할 수 있다. A
상기 제 1 도금층(131)이 배치되는 영역은 상기 제 2 도금층(132)이 배치되는 영역과 대응될 수 있다. 즉, 상기 제 1 도금층(131)이 배치되는 면적은 상기 제 2 도금층(132)이 배치되는 면적과 대응될 수 있다. The area where the
뿐만 아니라 상기 제 1 도금층(131)이 배치되는 영역은 상기 제 2 도금층(132)이 배치되는 영역보다 클 수 있다. 상기 제 1 도금층(131)을 형성한 후 보호층(140)을 형성하고, 보호층이 형성되지 않은 제 1 도금층(131) 상에 상기 제 2 도금층(132)를 형성하여도 상기 위스커 현상 및 구리(Cu) 확산을 방지할 수 있다.In addition, an area in which the
상기 도금층(130)은 주석(Sn)을 포함할 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석(Sn)을 포함할 수 있다. The
일례로, 상기 배선 패턴층(120)을 구리(Cu)로 배치하고, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)을 주석(Sn)으로 배치할 수 있다. 상기 도금층(130)이 주석을 포함하는 경우에는, 주석(Sn)의 내식성이 우수하기 때문에, 상기 배선 패턴층(120)의 산화를 방지할 수 있다. For example, the
한편, 상기 도금층(130)의 물질은 상기 배선 전극층(120)의 물질보다 전기 전도도가 낮을 수 있다. 상기 도금층(130)은 상기 배선 전극층(120)과 전기적인 접속이 가능할 수 있다. Meanwhile, the material of the
상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 동일한 주석(Sn)으로 형성되나, 별도의 공정으로 형성될 수 있다. The
실시 예에 따른 연성 회로기판의 제조 공정에 열경화와 같은 열처리 공정이 포함되는 경우에는, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다. 자세하게, 상기 보호층(140)의 경화를 통해, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다.When a heat treatment process such as thermosetting is included in the manufacturing process of the flexible circuit board according to the embodiment, the diffusion action of copper (Cu) in the
이에 따라, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 구리(Cu)의 확산 농도가 낮아짐에 따라, 구리(Cu)의 함량이 연속적으로 작아질 수 있다. 한편, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 주석(Sn)의 함량은 연속적으로 커질 수 있다. 이에 따라, 상기 도금층(130)의 최상부는 순수한 주석을 포함할 수 있다. Accordingly, as the diffusion concentration of copper (Cu) decreases from the
즉, 상기 배선 패턴층(120) 및 상기 도금층(130)은 적층 계면에서의 화학작용에 의해, 상기 도금층(130)의 적어도 일부는 주석 및 구리의 합금일 수 있다. 상기 배선 패턴층(120) 상에 상기 도금층(130)을 형성한 후의 주석 및 구리의 합금의 두께보다, 상기 도금층(130) 상에 상기 보호층(140)을 경화시킨 후에 주석 및 구리의 합금의 두께는 증가할 수 있다. That is, the
상기 도금층(130)의 적어도 일부에 포함된 주석 및 구리의 합금은 CuxSny의 화학식을 가지고, 0<x+y<12일 수 있다. 예를 들어, 상기 화학식에서, x와 y의 합은 4≤≤x+y≤≤11일 수 있다. 예를 들어, 상기 도금층(130)에 포함된 주석 및 구리의 합금은 Cu3Sn 및 Cu6Sn5 중 적어도 하나를 포함할 수 있다. 자세하게, 상기 제 1 도금층(131)은 주석 및 구리의 합금층일 수 있다.The alloy of tin and copper included in at least a portion of the
또한, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석 및 구리의 함량이 서로 다를 수 있다. 상기 구리 배선 패턴층과 직접 접촉하는 상기 제 1 도금층(131)은 상기 제 2 도금층(132)보다 구리의 함량이 클 수 있다.Also, the
상기 제 2 도금층(132)은 상기 제 1 도금층(131)보다 주석의 함량이 클 수 있다. 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 여기에서, 순수 주석이란 주석(Sn)의 함량이 50 원자% 이상인 것, 70 원자% 이상인 것, 90 원자% 이상인 것을 의미할 수 있다. 이때, 주석 이외의 원소는 구리일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 70 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 90 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 95 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 98 원자% 이상일 수 있다.The
실시 예에 따른 도금층은 Cu/Sn의 확산현상으로 인해, 전기화학적 마이그레이션(Electrochemical Migration Resistance)을 방지하여, 금속 성장으로 인한 합선 불량을 차단할 수 있다. The plating layer according to the embodiment may prevent electrochemical migration resistance due to Cu/Sn diffusion, thereby preventing short circuit defects due to metal growth.
다만, 실시 예는 이에 제한되지 않고, 상기 도금층(130)은 Ni/Au 합금, 금(Au), 무전해 니켈 금 도금(electroless nickel immersion gold, ENIG), Ni/Pd 합금, 유기화합물 도금(Organic Solderability Preservative, OSP) 중 어느 하나를 포함할 수 있음은 물론이다. However, the embodiment is not limited thereto, and the
상기 제 1 도금층(131)은 상기 제 2 도금층(132)은 서로 대응되거나, 서로 다른 두께를 가질 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.07㎛ 내지 1㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.15㎛ 내지 0.7㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.5㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.05㎛ 내지 0.15㎛ 이하의 두께일 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.07㎛ 내지 0.13㎛ 이하의 두께일 수 있다. The
상기 보호층(140)은 상기 배선 패턴층(120) 상에 부분적으로 배치될 수 있다. 예를 들어, 상기 보호층(140)은 상기 배선 패턴층(120) 상의 상기 도금층(130) 상에 배치될 수 있다. 상기 보호층(140)은 상기 도금층(130)을 덮을 수 있어, 상기 배선 패턴층(120) 및 상기 도금층(130)의 산화에 의한 손상 또는 탈막을 방지할 수 있다. The
상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 메인보드(40), 제 1 칩(C1) 또는 제 2 칩(C2) 또는 제 3 칩(C3)과 전기적으로 연결되기 위한 영역을 제외한 영역에 부분적으로 배치될 수 있다. In the
이에 따라, 상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)과 부분적으로 중첩될 수 있다.Accordingly, the
상기 보호층(140)의 면적은 기판(110)의 면적보다 작을 수 있다. 상기 보호층(140)은 기판의 끝단을 제외한 영역에 배치되며, 복수 개의 오픈 영역을 포함할 수 있다. An area of the
상기 보호층(140)은 홀과 같은 형상의 제 1 오픈 영역(OA1)을 포함할 수 있다. 상기 제 1 오픈 영역(OA1)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 1 칩(C1)과 전기적으로 연결되기 상기 보호층(140)의 비배치 영역일 수 있다. The
상기 보호층(140)은 홀과 같은 형상의 제 2 오픈 영역(OA2)을 포함할 수 있다. 상기 제 2 오픈 영역(OA2)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 2 칩(C2)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)은 외부로 노출될 수 있다. The
상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다. 자세하게, 상기 제 2 오픈 영역(OA2)에서 측정된 상기 제 1 도금층(131)의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다.In the second open area OA2 , the copper content of the
상기 보호층(140)은 홀과 같은 형상의 제 3 오픈 영역(OA3)을 포함할 수 있다. 상기 제 3 오픈 영역(OA3)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 3 칩(C3)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)은 외부로 노출될 수 있다. The
상기 보호층(140)은 상기 메인보드(40)와 전기적으로 연결되기 위한 전도성 패턴부 상에 배치되지 않을 수 있다. 실시 예는 상기 메인보드(40)와 전기적으로 연결되기 위한 전도성 패턴부 상의 상기 보호층(140)의 비배치 영역인 제 4 오픈 영역(OA4)을 포함할 수 있다. 이에 따라, 상기 제 4 오픈 영역(OA4)에서, 상기 도금층(130)은 외부로 노출될 수 있다. The
상기 제 4 오픈 영역(OA4)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 또는, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 미만일 수 있다. 상기 제 4 오픈 영역(OA3)은 상기 제 1 오픈 영역(OA1)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제 4 오픈 영역(OA4)은 상기 제 2 오픈 영역(OA2)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제 4 오픈 영역(OA4)은 상기 제 3 오픈 영역(OA3)보다 기판의 외곽에 위치할 수 있다. In the fourth open region OA4 , the copper content of the
상기 제 1 오픈 영역(OA1), 상기 제 2 오픈 영역(OA2) 및 상기 제 3 오픈 영역(OA3)은 상기 제 4 오픈 영역(OA4)보다 기판의 중앙 영역에 위치할 수 있다. The first open area OA1 , the second open area OA2 , and the third open area OA3 may be located in a central area of the substrate rather than the fourth open area OA4 .
이때, 상기 기판의 길이 방향의 2개의 최외곽 영역 중 적어도 어느 하나의 영역은 보호층(140)에 의해 덮일 수 있다. 다시 말해서, 기판(110)은 제 1 외곽 영역 및 제 2 외곽 영역을 포함할 수 있다. 상기 제 1 외곽 영역은 기판(110)의 좌측 단부 영역일 수 있다. 상기 제 2 외곽 영역은 기판(110)의 우측 단부 영역일 수 있다. 그리고, 상기 제 2 외곽 영역에는 상기 설명한 바와 같이 메인 보드와 연결되기 위한 제 4 오픈 영역(OA4)이 위치한다. 이와 다르게, 제 1 외곽 영역은 오픈 영역을 가지지 않는다. 다시 말해서, 상기 제 1 외곽 영역은 보호층(140)이 형성되는 보호부(PP)를 포함할 수 있다. In this case, at least one of the two outermost regions in the longitudinal direction of the substrate may be covered by the
상기 보호층(140)은 절곡 영역(BP, Bending part)에 배치될 수 있다. 이에 따라, 상기 보호층(140)은 절곡시 발생할 수 있는 응력을 분산시킬 수 있다. 따라서, 실시 예에 따른 칩 온 필름용 연성 회로기판의 신뢰성을 향상시킬 수 있다. The
또한, 상기 제 1 외곽 영역에 보호층이 형성됨으로 인해 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 제 1 외곽 영역의 마모를 방지할 수 있다. 종래 Drive IC를 실장하는 칩 온 필름(chip on film)용 연성 회로기판의 경우, 상기 제 1 외곽 영역에 대응하는 부분에 디스플레이와 연결되는 단자가 형성되었으며, 이에 따라 상기 제 1 회곽 영역은 디스플레이 패널과 접촉하고 ACF 등의 접착물질로 제 1 외곽영역의 노출된 부분이 보호되어 제 1 외곽 영역의 마모를 방지할 수 있었다. 그러나, 본 발명의 경우 제 1 외곽 영역에 연결되는 부분이 없기 때문에 제 1 외곽 영역은 별도의 보호부(PP)를 형성하여 마모를 방지할 수 있다.In addition, since the protective layer is formed in the first outer region, it is possible to prevent abrasion of the first outer region of the
상기 보호층(140)은 절연성 물질을 포함할 수 있다. 상기 보호층(140)은 전도성 패턴부의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 보호층(140)은 레지스트(resist) 층일 수 있다. 예를 들어, 상기 보호층(140)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일례로, 상기 보호층(140)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 보호층(140)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 제한되지 않고, 상기 보호층(140)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.The
상기 보호층(140)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께는 5㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 보호층(140)의 두께는 7㎛ 내지 12㎛일 수 있다. 상기 보호층(140)의 두께가 20㎛ 초과인 경우에는 칩 온 필름용 연성 회로기판의 두께가 증가할 수 있다. 상기 보호층(140)의 두께가 1㎛ 미만인 경우에는 칩 온 필름용 연성 회로기판에 포함된 전도성 패턴부의 신뢰성이 저하될 수 있다. The
실시 예에 따른 기판(110)의 일면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치한 후, 상기 일면과 반대되는 타면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치할 수 있다. After disposing the
즉, 실시 예에 따른 기판(110)의 일면 상에 상부 배선 패턴층, 상부 도금층 및 상부 보호층이 배치될 수 있고, 상기 일면과 반대되는 타면 상에 하부 배선 패턴층, 하부 도금층 및 하부 보호층이 배치될 수 있다. That is, the upper wiring pattern layer, the upper plating layer, and the upper protective layer may be disposed on one surface of the
상부 배선 패턴층은 하부 배선 패턴층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다. The upper wiring pattern layer may include a metal material corresponding to the lower wiring pattern layer. Accordingly, process efficiency may be improved. However, the embodiment is not limited thereto, and of course, other conductive materials may be included.
상부 배선 패턴층의 두께는 하부 배선 패턴층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.The thickness of the upper wiring pattern layer may correspond to the thickness of the lower wiring pattern layer. Accordingly, process efficiency may be improved.
상부 도금층은 하부 도금층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.The upper plating layer may include a metal material corresponding to the lower plating layer. Accordingly, process efficiency may be improved. However, the embodiment is not limited thereto, and of course, other conductive materials may be included.
상부 도금층의 두께는 하부 도금층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.The thickness of the upper plating layer may correspond to the thickness of the lower plating layer. Accordingly, process efficiency may be improved.
상기 기판(110)은 관통 홀을 포함할 수 있다. 상기 기판(110)은 복수 개의 관통 홀을 포함할 수 있다. 상기 기판(110)의 복수 개의 관통 홀은 기계적인 공정 또는 화학적인 공정에 의해서 각각 또는 동시에 형성될 수 있다. 예를 들어, 상기 기판(110)의 복수 개의 관통 홀은 드릴 공정 또는 식각 공정에 의해서 형성될 수 있다. 일례로, 상기 기판의 관통 홀은 레이저를 통한 펀칭 및 디스미어 공정을 통해 형성될 수 있다. 상기 디스미어 공정은 상기 관통홀의 내측면에 부착된 폴리이미드 스미어를 제거하는 공정일 수 있다. 상기 디스미어 공정에 의해, 상기 폴리이미드 기판의 내측면은 직선과 유사한 경사면을 가질 수 있다.The
상기 기판(110) 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 배치될 수 있다. 자세하게, 상기 기판(110)의 양면 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 각각 차례대로 배치될 수 있다. A
상기 배선 패턴층(120)은 증착(evaporation), 도금(plating), 스퍼터링(sputtering) 중 적어도 하나의 방법으로 형성될 수 있다. The
일례로, 회로를 형성하기 위한 배선층은 스퍼터링 후 전해도금에 의하여 형성될 수 있다. 일례로, 회로를 형성하기 위한 배선층은 무전해 도금에 의해 형성된 구리 도금층일 수 있다. 또는, 상기 배선층은 무전해 도금에 및 전해 도금에 의해 형성된 구리 도금층일 수 있다. For example, the wiring layer for forming the circuit may be formed by electroplating after sputtering. For example, the wiring layer for forming the circuit may be a copper plating layer formed by electroless plating. Alternatively, the wiring layer may be a copper plating layer formed by electroless plating and electrolytic plating.
다음으로, 상기 배선층 상에 드라이필름을 라미네이션한 다음, 노광, 현상 및 에칭 공정을 통해, 연성회로기판의 양면, 즉 상면과 하면에 패턴화된 배선층을 형성할 수 있다. 이에 따라, 상기 배선 패턴층(120)을 형성할 수 있다. Next, after laminating a dry film on the wiring layer, a patterned wiring layer may be formed on both sides of the flexible circuit board, that is, on the upper and lower surfaces through exposure, development, and etching processes. Accordingly, the
상기 기판(110)을 관통하는 비아 홀(V1, V2, V3, V4)의 내부에는 전도성 물질이 채워질 수 있다. 비아 홀의 내부에 채워지는 전도성 물질은 상기 배선 패턴층(120)과 서로 대응되거나 서로 다른 전도성 물질일 수 있다. 예를 들어, 비아 홀의 내부에 채워지는 전도성 물질은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있다. 상기 기판(110)의 상면의 전도성 패턴부(CP)의 전기적인 신호는 상기 비아홀에 채워진 전도성 물질을 통해서 상기 기판(110)의 하면의 전도성 패턴부(CP)에 전달될 수 있다.A conductive material may be filled in the via holes V1 , V2 , V3 , and V4 passing through the
뿐만 아니라 상기 기판상에 비아를 형성하고 배선을 형성함으로 인해 상기 비아에 배선과 동일한 물질이 동일한 공정으로 형성될 수 있다. 이를 통해 별도로 비아에 전도성 물질을 채워 넣는 공정을 제거할 수 있고, 또한, 비아와 배선의 물질 차이로 인한 신호 전달/왜곡 현상을 줄일 수 있다.In addition, by forming a via and wiring on the substrate, the same material as that of the wiring may be formed in the via by the same process. Through this, the process of separately filling the via with a conductive material can be eliminated, and signal transmission/distortion caused by the material difference between the via and the wiring can be reduced.
그 다음으로, 상기 배선 패턴층(120) 상에는 도금층(130)이 형성될 수 있다. Next, a
그 이후에는, 전도성 패턴부(CP) 상에 보호부(PP)을 스크린 인쇄할 수 있다. After that, the protective part PP may be screen-printed on the conductive pattern part CP.
전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)를 포함할 수 있다. 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응되거나 서롤 다를 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응되거나 서로 다를 수 있다. The conductive pattern part CP may include the
도 3a를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응될 수 있다. Referring to FIG. 3A , the area of the
도 7을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다. 상기 배선 패턴층(120)의 면적은 상기 제 1 도금층(131)의 면적과 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 다를 수 있다. 예를 들어, 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적보다 클 수 있다. Referring to FIG. 7 , the area of the
도 8을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다. Referring to FIG. 8 , the area of the
도 9를 참조하면, 상기 기판(110)의 일면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다르고, 상기 기판(110)의 타면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다. Referring to FIG. 9 , an area of the
상기 보호층(140)은 상기 기판(110) 상에 직접 접촉하며 배치되거나, 상기 배선 패턴층(120) 상에 직접 접촉하며 배치되거나, 상기 제 1 도금층(131) 상에 직접 접촉하며 배치되거나, 상기 제 2 도금층(132) 상에 직접 접촉하며 배치될 수 있다. The
도 3a 및 도 3b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 형성되고, 상기 제 2 도금층(132) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 3A and 3B , the
도 7을 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다. Referring to FIG. 7 , the
상기 보호층(140)의 하면이 접촉하는 상기 제 1 도금층(131)은 구리 및 주석의 합금층일 수 있다. 상기 보호층(140)의 측면과 접촉하는 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 이에 따라, 상기 보호층(140)과 상기 제 1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다. 따라서, 실시예는 2층의 도금층을 포함할 수 있어, 신뢰성이 높은 전자 디바이스를 제공할 수 있다. The
또한, 상기 배선 패턴층(120) 상에 단일층의 주석 도금층(131)만을 배치하고, 하나의 주석 도금층(131) 상에 보호층(140)을 배치하는 경우에는 보호층(140)의 열 경화시에 상기 주석 도금층(131)이 가열됨에 따라, 상기 주석 도금층(131) 내에 구리가 확산될 수 있다. 이에 따라, 상기 주석 도금층(131)은 주석 및 구리의 합금층이 될 수 있으므로, 골드 범프를 가지는 제 1 칩의 실장이 견고하게 이루어질 수 없는 문제점이 있다. 따라서, 실시예에 따른 도금층(130)은 기판으로부터 멀어질수록 주석의 농도가 연속적으로 증가할 수 있는 제 1 도금층(131) 및 제 2 도금층(132)이 요구된다. In addition, when only a single
도 7을 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.Referring to FIG. 7 , the
이때, 상기 배선 패턴층(120)은 제 1 배선 패턴층(121) 및 제 2 배선 패턴층(122)을 포함할 수 있다. 즉, 상기 기판 상에는 복수 개의 배선 패턴층이 배치될 수 있다. In this case, the
또한, 도면에는 도시하지 않았으나, 상기 기판(110)과 상기 제 1 배선 패턴층(121) 사이에는 상기 기판(110)과 상기 제 1 배선 패턴층(121)의 밀착력을 향상하기 위한 금속 시드층을 더 포함할 수 있다. 이때, 금속 시드층은 스퍼터링에 의해 형성할 수 있다. 금속 시드층은 구리를 포함할 수 있다. In addition, although not shown in the drawings, a metal seed layer for improving adhesion between the
상기 제 1 배선 배턴층(121) 및 상기 제 2 배선 패턴층(122)은 서로 대응되거나 서로 다른 공정으로 형성될 수 있다.The first
상기 제 1 배선 배턴층(121)은 1㎛ 내지 15㎛ 두께로 구리를 스퍼터링하여 형성될 수 있다. 상기 제 1 배선 배턴층(121)은 기판의 상부, 하부 및 관통홀의 내측면에 배치될 수 있다. 이때, 상기 제 1 배선 배턴층(121)의 두께가 얇기 때문에, 관통홀의 내측면은 서로 이격될 수 있다. The first
다음으로, 상기 제 2 배선 패턴층(122)은 상기 제 1 배선 패턴층(121) 상에 배치될 수 있다. 또한, 상기 제 2 배선 패턴층(122)은 도금에 의하여 관통 홀의 내부에 전체적으로 채워질 수 있다. Next, the second
상기 제 1 배선 패턴층(121)은 스퍼터링에 의하여 형성되기 때문에, 상기 기판(110) 또는 상기 금속 시드층과의 밀착력이 우수한 장점을 가지지만, 제조 비용이 높기 때문에, 상기 제 1 배선 패턴층(121) 상에 다시, 도금에 의한 상기 제 2 배선 패턴층(122)을 형성함으로써, 제조 비용을 저감시킬 수 있다. 또한, 별도로 기판의 관통 홀에 전도성 물질을 채우지 않고, 상기 제 1 배선 패턴층(121) 상에 상기 제 2 배선 패턴층(122)을 배치함과 동시에 비아 홀 내에 구리가 충진될 수 있으므로, 공정 효율이 향상될 수 있다. 또한, 비아홀 내에 보이드가 형성되는 것을 방지할 수 있어, 신뢰성이 높은 칩 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈 및 이를 포함하는 전자 디바이스를 제공할 수 있다. Since the first
도 7을 참조하면, 상기 기판의 일면에는 복수 개의 보호층(140)이 배치될 수 있다. 상기 보호층은 제 1 보호층(141) 및 제 2 보호층(142)을 포함할 수 있다. Referring to FIG. 7 , a plurality of
예를 들어, 상기 기판의 일면 상에 제 1 보호층(141)이 부분적으로 배치되고, 상기 보호층(141)이 배치되는 영역 이외의 영역 상에 상기 배선 패턴층(120)이 배치될 수 있다. For example, the
상기 보호층(141) 상에는 상기 제 2 보호층(142)이 배치될 수 있다. 상기 제 2 보호층(142)은 상기 제 1 보호층(141) 및 상기 배선 패턴층(120)을 덮으며, 상기 제 1 보호층(141)보다 큰 영역에 배치될 수 있다. The
상기 보호층(142)은 상기 제 1 보호층(141)의 상면을 감싸면서 상기 보호층(141)과 대응되는 영역 상에 배치될 수 있다. 상기 제 2 보호층(142)의 폭은 상기 보호층(141)보다 클 수 있다. 이에 따라, 상기 제 2 보호층(142)의 하면은 상기 배선 패턴층(120) 및 상기 제 1 보호층(141)과 접촉할 수 있다. 이에 따라, 상기 제 2 보호층(142)은 상기 제 1 보호층(141)과 상기 배선 패턴층(120)의 계면에서 응력이 집중되는 것을 완화할 수 있다. 따라서, 실시예에 따른 칩 온 필름용 연성 회로기판의 벤딩 시 발생할 수 있는 탈막 또는 크랙의 발생을 낮출 수 있다.The
상기 제 1 및 2 보호층은 동일 물질을 사용할 수 있다, 이를 통해 상기 보호층은 상기 도금층상에서 단차를 가지도록 형성될 수 있다. 상기 단차가 형성됨으로 인해 상기 보호층(140)과 상기 제 1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다.The first and second passivation layers may use the same material. Through this, the passivation layer may be formed to have a step difference on the plating layer. Due to the formation of the step, it is possible to prevent film removal of the protective layer due to the formation of a cavity between the
상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에는 상기 도금층(130)이 배치될 수 있다. 자세하게, 상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에서, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 차례대로 배치될 수 있다.The
상기 기판의 상기 일면과 반대되는 타면 상에는 배선 패턴층(120)이 배치될 수 있다. 배선 패턴층(120) 상에는 상기 도금층(130)이 배치될 수 있다. 상기 도금층(130) 상에는 부분적으로 보호층(140)이 배치될 수 있다. A
상기 기판의 일면에 배치되는 보호층과 상기 기판의 타면에 배치되는 보호층의 폭은 서로 대응되거나 서로 다를 수 있다. The width of the passivation layer disposed on one surface of the substrate and the passivation layer disposed on the other surface of the substrate may correspond to each other or may be different from each other.
도면에서는 기판의 일면에만 복수 개의 보호층이 배치되는 것을 도시하였으나, 실시예는 이에 제한되지 않고, 상기 기판의 양면에 각각 복수 개의 보호층을 포함할 수 있음은 물론이다. 또한, 기판의 일면에만 복수 개 또는 하나의 보호층이 배치될 수 있음은 물론이다. Although the drawings illustrate that a plurality of protective layers are disposed only on one surface of the substrate, the embodiment is not limited thereto, and a plurality of protective layers may be included on both surfaces of the substrate, respectively. In addition, it goes without saying that a plurality or one passivation layer may be disposed only on one surface of the substrate.
한편, 이와 같은 실시 예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 기판(110), 기판의 일면 상에 배치되는 전도성 패턴부(CP) 및 상기 전도성 패턴부(CP) 상의 일 영역에 부분적으로 보호층(140)이 배치되어 형성되는 보호부(PP)를 포함할 수 있다.On the other hand, the
상기 전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)을 포함할 수 있다. The conductive pattern part CP may include the
상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 보호부(PP)가 배치되지 않을 수 있다. 이에 따라, 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 전도성 패턴부(CP) 및 이격된 상기 전도성 패턴부(CP)사이의 기판(110)이 노출될 수 있다. 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 제 1 접속부(150), 제 2 접속부(160) 및 제 3 접속부(170)가 각각 배치될 수 있다. 자세하게, 상기 보호부(PP)가 배치되지 않는 상기 전도성 패턴부(CP)의 상면에는 제 1 접속부(150), 제 2 접속부(160) 및 제 3 접속부(170)가 각각 배치될 수 있다.The protection part PP may not be disposed on a region different from one region on the conductive pattern part CP. Accordingly, the
상기 제 1 접속부(150), 상기 제 2 접속부(160) 및 제 3 접속부(170) 각각은 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제 1 접속부(150)는 육면체 형상일 수 있다. 자세하게, 상기 제 1 접속부(150)의 단면은 사각형 형상을 포함할 수 있다. 더 자세하게, 상기 제 1 접속부(150)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 예를 들어, 상기 제 2 접속부(160)는 구형 형상을 포함할 수 있다. 상기 제 2 접속부(160)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제 2 접속부(160)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제 2 접속부(160)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다. Each of the
상기 제 3 접속부(170)는 구형 형상을 포함할 수 있다. 상기 제 3 접속부(170)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제 3 접속부(170)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제 3 접속부(170)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.The
상기 제 1 접속부(150), 상기 제 2 접속부(160) 및 제 3 접속부(170)는 서로 다른 크기를 가질 수 있다. 상기 제 1 접속부(150), 상기 제 2 접속부(160) 및 제 3 접속부(170)의 폭은 서로 다를 수 있다. 상기 제 1 접속부(150) 상에는 상기 제 1 칩(C1)이 배치될 수 있다. 상기 제 1 접속부(150)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 1 접속부(150)는 상기 제 1 접속부(150)의 상면에 배치되는 상기 제 1 칩(C1) 및 상기 제 1 접속부(150)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다. The
상기 제 2 접속부(160) 상에는 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 2 접속부(160)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(160)는 상기 제 2 접속부(160)의 상면에 배치되는 상기 제 2 칩(C2) 및 상기 제 2 접속부(160)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.The second chip C2 may be disposed on the
상기 제 3 접속부(170) 상에는 상기 제 3 칩(C3)이 배치될 수 있다. 상기 제 3 접속부(170)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 3 접속부(170)는 상기 제 3 접속부(170)의 상면에 배치되는 상기 제 3 칩(C3) 및 상기 제 3 접속부(170)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.The third chip C3 may be disposed on the
실시 예에 따른 칩 온 필름용 연성 회로기판의 동일한 일면 상에는 서로 다른 종류의 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3)이 배치될 수 있다. 자세하게, 실시예에 따른 칩 온 필름용 연성 회로기판의 동일한 일면 상에는 하나의 상기 제 1 칩(C1), 하나의 제 2 칩(C2) 및 복수 개의 제 3 칩(C3)이 배치될 수 있다. 이에 따라, 칩 패키징 공정의 효율을 향상시킬 수 있다.Different types of first chip C1 , second chip C2 , and third chip C3 may be disposed on the same surface of the flexible circuit board for chip-on-film according to the embodiment. In detail, one first chip C1 , one second chip C2 , and a plurality of third chips C3 may be disposed on the same surface of the flexible circuit board for chip-on-film according to the embodiment. Accordingly, the efficiency of the chip packaging process may be improved.
상기 제 1 칩(C1)은 지문 인식 센서를 포함할 수 있다. 바람직하게, 제 1 칩(C1)은 초음파 지문 인식 센서를 포함할 수 있다. 바람직하게, 제 1 칩(C1)은 변환기(transducer)를 포함할 수 있다. 상기 변환기는 지문 인식 센서의 한 종류인 초음파 지문 센서를 구성하며, 이의 원리는 접촉 표면에 놓인 손가락에 초음파를 투사하여 반사되는 음파를 전기적 신호로 변환하여 지문 이미지를 취득한다. 따라서, 상기 제 1 칩(C1)은 손가락에 반사되는 음파를 전기적 신호로 변환하는 변환기(transducer)를 포함할 수 있다. The first chip C1 may include a fingerprint recognition sensor. Preferably, the first chip C1 may include an ultrasonic fingerprint recognition sensor. Preferably, the first chip C1 may include a transducer. The transducer constitutes an ultrasonic fingerprint sensor, which is a type of fingerprint recognition sensor, and its principle is to project an ultrasonic wave on a finger placed on a contact surface and convert the reflected sound wave into an electrical signal to acquire a fingerprint image. Accordingly, the first chip C1 may include a transducer that converts the sound wave reflected by the finger into an electrical signal.
상기 제 2 칩(C2)은 주문형 집적 회로(ASIC)를 포함할 수 있다. 상기 주문형 집접 회로(ASIC)는 메인 보드(40)를 통해 전달되는 제어 신호를 수신하여 상기 제 1 칩(C1)에 전달하거나, 상기 제 1 칩(C1)을 통해 획득된 신호를 아날로그 처리하여 상기 메인 보드(40)로 전달할 수 있다. The second chip C2 may include an application specific integrated circuit (ASIC). The application specific integrated circuit (ASIC) receives a control signal transmitted through the
제 3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함할 수 있다. The third chip C3 may include at least one of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor.
칩 온 필름용 연성 회로기판 상에 배치되는 복수 개의 제 3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나가 여러 개 배치되는 것을 의미할 수 있다. 일례로, 칩 온 필름용 연성 회로기판 상에는 여러 개의 MLCC 칩이 배치될 수 있다. The plurality of third chips C3 disposed on the flexible circuit board for chip-on-film may mean that at least one of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor is disposed in plurality. For example, a plurality of MLCC chips may be disposed on a flexible circuit board for chip-on-film.
또한, 상기 제 3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 둘을 포함할 수 있다. 즉, 칩 온 필름용 연성 회로기판 상에는 서로 다른 종류의 복수 개의 제 3 칩(C3a, C3b)이 배치될 수 있다. 예를 들어, 칩 온 필름용 연성 회로기판 상에는 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 3 칩(C3a) 및 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 3 칩(C3b)을 포함할 수 있다.Also, the third chip C3 may include at least two of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor. That is, a plurality of different types of third chips C3a and C3b may be disposed on the flexible circuit board for chip-on-film. For example, on the chip-on-film flexible circuit board, the third chip (C3a) of any one of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor, and any one of a diode chip, an MLCC chip, a BGA chip, and a chip capacitor; Another third chip C3b may be included.
실시 예에서 상기 제 3 칩의 종류가 이에 제한되는 것은 아니며, 상기 제 1 칩(C1) 및 제 2 칩(C2)의 동작의 신뢰성을 위한 다양한 서브 칩들이 모두 여기에 포함될 수 있다. In the embodiment, the type of the third chip is not limited thereto, and various sub-chips for reliability of the operation of the first chip C1 and the second chip C2 may all be included here.
한편, 상기 제 1 칩(C1)은 제 1 접속부(150) 위에 실장될 수 있다. 이때, 상기 제 1 접속부(150)는 금(Au)을 포함할 수 있다. 상기 제 1 접속부(150)는 골드 범프일 수 있다. 실시 예에 따른 칩 온 름용 연성회로기판에 하나의 제 1 칩(C1)을 배치하기 위해서는 복수 개의 상기 제 1 접속부(150)가 상기 제 1 칩(C1) 및 상기 제 2 도금층(132) 사이에 배치될 수 있다. Meanwhile, the first chip C1 may be mounted on the
상기 제 1 오픈 영역(OA1)의 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상임에 따라, 금(Au)을 포함하는 상기 제 1 접속부(150)와 밀착특성이 우수할 수 있다. 상기 칩 온 필름용 연성회로기판을 포함하는 지문 인식 모듈(100)은 상기 제 1 접속부(150)를 통해 상기 제 1 칩(C1)과 전도성 패턴의 전기적인 연결이 우수할 수 있어, 신뢰성이 향상될 수 있다. The
이와 다르게, 상기 제 1 접속부(150)는 이방성 도전 페이스트(ACP)를 포함할 수 있으며, 그에 따라 상기 제 1 칩(C1)의 단자와 상기 제 1 오픈 영역(OA1)을 통해 노출된 전도성 패턴부를 전기적으로 연결할 수 있다. Alternatively, the
한편, 상기 제 1 접속부(150)가 배치되는 전도성 패턴부(CP)에는 상기 제 1 접속부(150)의 흐름을 방지하는 패터닝된 홈(PG:Patterning Groove)가 형성된다. 상기 전도성 패턴부(CP) 중 상기 제 1 접속부(150)가 배치되는 부분은, 상기 제 1 칩(C1)과 연결되는 제 1 이너 리드 패턴부(I1)와, 제 2 이너 리드 패턴부(I2)를 포함한다. 그리고, 상기 제 1 이너 리드 패턴부(I1)와, 제 2 이너 리드 패턴부(I2)에는 각각 상기 홈(PG)이 형성된다. Meanwhile, a patterned groove (PG) for preventing the flow of the
도 4a를 참조하면, 상기 홈(PG)은 하나의 이너 리드 패턴부 상에 일정 간격을 두고 복수 개 형성된다. 상기 홈(PG)은 상기 제 1 접속부(150)의 열 처리 과정에서, 상기 제 1 접속부(150)가 상기 제 1 칩(C1)의 진동 공간 내로 침투하는 것을 방지하기 위해 형성된다. 즉, 상기 제 1 칩(C1)을 실장하기 위해서는, 상기 제 1 접속부(150)를 열 처리하는 공정을 진행해야 한다. 이때, 상기 열 처리 공정에서, 상기 제 1 접속부(150)의 적어도 일부는, 상기 진동 공간 방향으로 흘러갈 수 있으며, 이에 따라 상기 진동 공간 내로 침투할 수 있다. Referring to FIG. 4A , a plurality of grooves PG are formed on one inner lead pattern part at regular intervals. The groove PG is formed to prevent the
따라서, 본 발명에서는, 상기 열 처리 공정에서 상기 진동 공간 방향으로 이동하는 상기 제 1 접속부(150)의 일부의 흐름을 차단하기 위해 상기 제 1 이너 리드 패턴부(I1)와, 제 2 이너 리드 패턴부(I2)에 각각 복수의 홈(PG)을 형성한다. 즉, 상기 열 처리 공정에서 상기 진동 공간 방향으로 이동하는 상기 제 1 접속부(150)의 일부는 상기 복수의 홈(PG)의 내부로 이동하며, 이에 따라 상기 진동 공간 방향으로의 침투를 방지할 수 있다.Therefore, in the present invention, in order to block the flow of a part of the
이때, 상기 이너 리드 패턴부의 적어도 일부분은 상부 보호층에 의해 덮일 수 있다. 상기 상부 보호층은, 상기 열 처리 공정에서 상기 제 1 접속부(150)가 제 1 방향(진동 공간 방향과 반대되는 방향)으로 이동하는 것을 방지하는 댐 역할을 할 수 있다. 다만, 상기 제 1 방향과 반대되는 제 2 방향(상기 진동 공간을 향하는 방향)에는 상기 상부 보호층이 배치되지 않으며, 이에 따라 상기 댐 기능을 하는 구성이 존재하지 않는다. 따라서, 상기 홈(PG)은 상기 이너 리드 패턴부의 중앙을 중심으로, 상기 제 2 방향으로 향하는 영역 상에만 선택적으로 형성될 수 있다. In this case, at least a portion of the inner lead pattern portion may be covered by an upper protective layer. The upper protective layer may serve as a dam to prevent the
예를 들어, 도 4a에서, 좌측에 위치한 이너 리드 패턴부의 좌측에는 상부 보호층이 배치된다. 따라서, 상기 이너 리드 패턴부의 중앙을 중심으로 좌측 영역에는 상기 홈(PG)이 형성되지 않을 수 있다. 또한, 상기 이너 리드 패턴부의 중앙을 중심으로 우측에는 상기 진동 공간이 형성되어 있다. 따라서, 상기 이너 리드 패턴부의 중앙을 중심으로 우측 영역에는 일정 간격 이격되는 복수의 홈(PG)이 배치될 수 있다.For example, in FIG. 4A , an upper protective layer is disposed on the left side of the inner lead pattern part located on the left side. Accordingly, the groove PG may not be formed in a left region with respect to the center of the inner lead pattern part. In addition, the vibration space is formed on the right side of the center of the inner lead pattern part. Accordingly, a plurality of grooves PG spaced apart from each other by a predetermined interval may be disposed in a right region with respect to the center of the inner lead pattern part.
따라서, 본 발명에 따른 실시 예에서는 상기 이너 리드 패턴부의 제 1 영역(중앙을 중심으로 상기 제 1 방향에 위치한 영역)에는 상기 홈(PG)을 형성하지 않음에 따라 상기 제 1 접속부(150)가 안정적으로 안착될 수 있도록 한다. 또한, 상기 이너 리드 패턴부의 제 2 영역(중앙을 중심으로 상기 제 2 방향에 위치한 영역)에만 선택적으로 상기 홈(PG)을 형성함에 따라 상기 제 2 방향으로 이동하는 제 1 접속부(150)의 흐름을 차단할 수 있다.Therefore, in the embodiment according to the present invention, since the groove PG is not formed in the first region (the region located in the first direction with respect to the center) of the inner lead pattern part, the
한편, 도 4b를 참조하면, 상기 홈(PG)은 다양한 조건으로 형성될 수 있다. 상기 조건은, 복수의 홈 사이의 간격일 수 있으며, 상기 복수의 홈이 가지는 각각의 폭일 수 있다.Meanwhile, referring to FIG. 4B , the groove PG may be formed under various conditions. The condition may be an interval between the plurality of grooves, and may be a width of each of the plurality of grooves.
도 4b의 (a)를 참조하면, 상기 복수의 홈(PG) 사이의 간격은, 상기 제 2 방향으로 갈수록 점차 감소할 수 있다. 즉, 상기 진동 공간과 가장 인접한 상기 이너 리드 패턴부의 가장자리 영역에는, 상기 제 1 접속부의 흐름을 완전히 차단할 필요가 있다. 따라서, 상기 진동 공간과 인접할수록 상기 홈(PG)의 배치 간격을 감소시킴으로써, 상기 제 1 접속부가 상기 진동 공간으로 침투할 수 있는 상황을 사전에 방지할 수 있도록 한다.Referring to (a) of FIG. 4B , the spacing between the plurality of grooves PG may gradually decrease in the second direction. That is, in the edge region of the inner lead pattern portion closest to the vibration space, it is necessary to completely block the flow of the first connection portion. Accordingly, by decreasing the spacing of the grooves PG as they are adjacent to the vibration space, a situation in which the first connection part may penetrate into the vibration space can be prevented in advance.
또한, 도 4b의 (b)를 참조하면, 상기 복수의 홈(PG)이 가지는 각각의 폭은 서로 다를 수 있다. 즉, 상기 복수의 홈(PG)이 가지는 각각의 폭은 상기 제 2 방향으로 갈수폭 점차 증가할 수 있다. 다시 말해서, 상기 복수의 홈(PG)이 가지는 가각각의 폭은 상기 진동 공간과 인접할수록 클 수 있다. 따라서, 상기 진동 공간과 인접할수록 상기 홈(PG)이 가지는 폭을 증가시킴으로써, 상기 제 1 접속부가 상기 진동 공간으로 침투할 수 있는 상황을 사전에 방지할 수 있도록 한다.Also, referring to (b) of FIG. 4B , the respective widths of the plurality of grooves PG may be different from each other. That is, each width of the plurality of grooves PG may gradually increase in the second direction. In other words, the widths of the plurality of grooves PG may be larger as they are adjacent to the vibration space. Accordingly, by increasing the width of the groove PG as it is adjacent to the vibration space, a situation in which the first connection part may penetrate into the vibration space can be prevented in advance.
한편, 도 6을 참조하면, 상기 진동 공간 상에는 댐 패턴(190)이 추가로 형성될 수 있다. 이때, 상기 진동 공간은 상기 제 1 칩(C1)의 실질적인 진동을 위한 유효 공간과, 상기 유효 공간 주위의 더미 공간을 포함할 수 있다. 그리고, 상기 댐 패턴(190)은 상기 진동 공간의 더미 공간 상에 위치할 수 있다. 이때, 상기 댐 패턴(190)은 상기 이너 리드 패턴부와 인접한 위치에 배치될 수 있다. 즉, 상기 댐 패턴(190)은 상기 이너 리드 패턴부와 접촉하며 배치될 수 있다. 이때, 상기 댐 패턴(190)의 높이는 상기 이너 리드 패턴부의 높이보다 클 수 있다. 이에 따라, 상기 댐 패턴(190)은 상기 홈(PG)에 의해 미처 제거되지 않은 상기 제 1 접촉수의 일부의 흐름을 차단할 수 있다. 한편, 상기 댐 패턴(190)은 상기 이너 리드 패턴부와 일정 간격 이격되어 배치될 수 있다. 즉, 상기 제 1 접속부의 양이 많으면, 상기 제 1 접속부의 일부가 상기 댐 패턴(190) 위로 흘러 넘칠 수 있다. 따라서, 본 발명에서는 상기 이너 리드 패턴부와 상기 댐 패턴(190) 사이에 차단 공간을 형성하여, 상기 제 1 접속부가 상기 유효 공간이 아닌, 상기 차단 공간 내로 흐를 수 있도록 한다.Meanwhile, referring to FIG. 6 , a
한편, 상기 제 1 칩(C1)의 주위에는 제 1 사이드 몰딩부(155)가 배치될 수 있다. 상기 제 1 사이드 몰딩부(155)는 상기 지문 인식 모듈의 사용 환경에서, 다양한 오염 요인으로부터 상기 제 1 칩(C1)의 동작 신뢰성이 확보될 수 있도록 한다. 이때, 상기 제 1 사이드 몰딩부(155)는 상기 제 1 칩(C1)의 하부 영역에는 배치되지 않는다. 바람직하게, 상기 제 1 사이드 몰딩부(155)는 상기 제 1 칩(C1)의 단자의 외곽 영역을 둘러싸며 배치되고, 그에 따라 상기 제 1 칩(C1)의 하부 영역의 주위를 밀폐한다. 따라서, 상기 제 1 칩(C1)의 하부 영역에는 상기 기판(110)과 상기 제 1 칩(C1) 사이에 공간이 형성된다. 상기 공간은 상기 제 1 칩(C1)의 동작 중에 발생하는 진동을 위해 형성된다. 즉, 상기 제 1 칩(C1)은 초음파 지문 센서이며, 그에 따라 동작 중에 진동이 발생한다. 따라서, 상기 공간은 상기 제 1 칩(C1)의 진동이 안정적으로 발생할 수 있도록 하는 공간을 확보한다. Meanwhile, a first side molding part 155 may be disposed around the first chip C1 . The first side molding part 155 enables the operation reliability of the first chip C1 to be secured from various contamination factors in the environment in which the fingerprint recognition module is used. In this case, the first side molding part 155 is not disposed in the lower region of the first chip C1 . Preferably, the first side molding part 155 is disposed to surround an outer region of the terminal of the first chip C1, thereby sealing the periphery of the lower region of the first chip C1. Accordingly, a space is formed between the
이때, 상기 공간이 너무 넓으면, 그에 따른 지문 인식 모듈의 전체 부피가 커지는 문제가 있으며, 상기 공간이 너무 좁으면, 상기 지문 인식 센서의 동작 중에 상기 제 1 칩(C1)과 상기 기판(110) 사이의 접촉에 따른 제 1 칩(C1)의 동작 신뢰성에 문제가 발생할 수 있다. At this time, if the space is too wide, there is a problem in that the overall volume of the fingerprint recognition module increases accordingly. If the space is too narrow, the first chip C1 and the
따라서, 상기 공간의 높이는 7㎛~12㎛ 사이를 가지도록 한다. 또한, 상기 공간의 높이는 8㎛~10㎛ 사이를 가지도록 한다. 바람직하게, 상기 공간의 높이는 최소 7㎛ 이상이 되도록 한다. 즉, 상기 공간의 높이가 7㎛보다 작으면, 상기 제 1 칩(C1)의 진동 공간이 충분히 확보되지 않음에 따른 문제가 발생할 수 있다. 이에 따라, 본 발명에서는 상기 전도성 패턴부의 높이가 최소 7㎛ 이상이 되도록 상기 기재한 배선 패턴층(120)의 두께, 제 1 도금층(131)의 두께 및 제 2 도금층(132)의 두께 범위를 조절한다. Accordingly, the height of the space is set to be between 7 μm and 12 μm. In addition, the height of the space should be between 8㎛ ~ 10㎛. Preferably, the height of the space should be at least 7 μm or more. That is, when the height of the space is less than 7 μm, a problem may occur due to the vibration space of the first chip C1 not being sufficiently secured. Accordingly, in the present invention, the thickness of the
한편, 상기 제 1 칩(C1)의 하면에는 칩 보호층이 배치된다. 상기 칩 보호층은 상기 제 1 칩(C1)과 상기 기판 사이에서, 상기 제 1 칩(C1)과 상기 기판 사이의 접촉에 따른 상기 제 1 칩(C1)을 보호하기 위해 형성된다. Meanwhile, a chip protection layer is disposed on the lower surface of the first chip C1. The chip protection layer is formed between the first chip C1 and the substrate to protect the first chip C1 from contact between the first chip C1 and the substrate.
또한, 상기 제 1 칩(C1)이 배치된 영역과 수직으로 중첩된 영역 상에는 적어도 하나의 통공(VP:Vent Path)이 형성된다. 상기 통공(VP:Vent Path)은 상기 진동 공간과 연통한다. 상기 통공(VP:Vent Path)은 상기 진동 공간 내에 충전된 가스를 외부로 배출시키기 위한 가스 배출 경로를 형성한다. In addition, at least one vent path (VP) is formed on a region vertically overlapping with the region on which the first chip C1 is disposed. The vent (VP: Vent Path) communicates with the vibration space. The through hole (VP: Vent Path) forms a gas discharge path for discharging the gas filled in the vibration space to the outside.
이를 위해, 상기 통공(VP:Vent Path)은 상기 진동 공간과 연통하여, 상기 진동 공간 내에 충전된 가스를 외부로 배출하기 위한 경로를 형성한다. 즉, 상기 통공(VP:Vent Path)은 상기 진동 공간과 수직으로 중첩된 영역 상에 위치한 상기 기판(110), 상기 하부 전도성 패턴부(CP) 및 상기 하부 보호층(PP)을 관통하여 형성된다. 이때, 상기 통공(VP:Vent Path)은 일정 간격 이격된 위치에 복수 개 배치될 수 있다. 예를 들어, 상기 통공(VP:Vent Path)은 상기 진동 공간의 모서리 영역에 각각 배치될 수 있다. To this end, the vent path (VP) communicates with the vibration space to form a path for discharging the gas filled in the vibration space to the outside. That is, the vent path (VP) is formed through the
결론적으로, 상기 제 1 칩(C1)의 동작은, 상기 진동 공간 내에서의 상하 진동에 의해 이루어진다. 이때, 상기 진동 공간 내에 침투하는 수분이나 제 1 접속부(150)와 같은 이물질 등은 상기 제 1 칩(C1)의 진동에 방해를 줄 수 있으며, 이에 따른 상기 제 1 칩(C1)의 동작 신뢰성에 문제가 발생할 수 있다.Consequently, the operation of the first chip C1 is performed by vertical vibration in the vibration space. At this time, moisture penetrating into the vibration space or foreign substances such as the
이에 따라, 본 발명에서는, 상기 제 1 칩(C1)이 실장되는 상기 이너 리드 패턴부 상에 복수의 홈을 형성하여, 상기 제 1 접속부의 열 처리 과정에서, 상기 제 1 접속부의 일부가 상기 진동 공간 내로 침투하는 것을 방지한다. 또한, 상기 제 1 칩(C1) 주위에는 상기 제 1 사이드 몰딩부(155)가 배치되며, 이에 따라 상기 진동 공간 내로의 수분이나 이물질 등의 침투를 차단한다. 또한, 상기 기판 상에는 상기 진동 공간과 연통하는 통공(VP)이 형성되며, 이에 따라 상기 진동 공간 내에 가스가 충전됨에 따라 발생하는 신뢰성 문제를 해결할 수 있다.Accordingly, in the present invention, a plurality of grooves are formed on the inner lead pattern portion on which the first chip C1 is mounted. Prevents penetration into space. In addition, the first side molding part 155 is disposed around the first chip C1, thereby blocking the penetration of moisture or foreign substances into the vibration space. In addition, a through hole VP communicating with the vibration space is formed on the substrate, thereby solving a reliability problem that occurs when gas is filled in the vibration space.
한편, 칩 온 필름용 연성회로기판의 상기 제 2 오픈 영역(OA2)에는 제 2 접속부(160)가 배치된다. Meanwhile, the
실시 예에 따른 칩 온 필름용 연성회로기판에 제 2 칩(C2)을 배치하기 위해서는, 마스크(도시하지 않음)를 통해서 제 2 접속부(160)가 배치되는 영역과 대응되는 부분에만 선택적으로 열을 공급할 수 있다. 자세하게, 실시 예는 선택적인 리플로우(selective reflow) 공정을 통해서 제 2 칩(C2)을 연결하기 위한 제 2 접속부(160)가 배치되는 영역에 선택적으로 열의 공급을 할 수 있다. 자세하게, 실시 예에 따른 칩 온 필름용 연성회로기판은 상기 제 1 칩(C1)을 실장한 이후에 제 2 칩(C2)을 배치하는 경우에도, 선택적인 리플로우(selective reflow) 공정을 통한 부분적인 열 공급이 가능할 수 있다. In order to dispose the second chip C2 on the flexible circuit board for chip-on-film according to the embodiment, heat is selectively applied only to a portion corresponding to the region where the
즉, 실시 예에 따른 제조 공정은 마스크를 통해 상기 제 1 오픈 영역(OA)이 열이 노출되는 것을 방지할 수 있다. 이에 따라, 상기 제 1 오픈 영역(OA1)에 배치되는 상기 제 2 도금층이 열 공급에 의하여 순수 주석으로부터 주석 및 구리의 합금층으로 변성되는 것을 방지할 수 있다. 이에 따라, 하나의 칩 온 필름용 연성 회로기판(100) 상에 서로 다른 제 1 칩(C1) 및 제 2 칩(C2)을 실장하는 경우에도, 상기 제 1 오픈 영역에서 상기 제 2 도금층(132a)의 주석(Sn)의 함량은 50 원자% 이상일 수 있어, 제 1 칩(C1)의 조립(assembly)이 우수할 수 있다. That is, the manufacturing process according to the embodiment may prevent the heat of the first open area OA from being exposed through the mask. Accordingly, it is possible to prevent the second plating layer disposed in the first open area OA1 from being transformed from pure tin into an alloy layer of tin and copper due to heat supply. Accordingly, even when different first and second chips C1 and C2 are mounted on one
상기 제 2 접속부(160)는 금(Au)을 포함할 수 있으나, 바람직하게, 상기 제 2 접속부(160) 금(Au) 이외의 금속을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(160)는 상기 제 2 접속부(160)의 하부에 위치한 상기 제 2 도금층(132)가 순수 주석이 아닌 경우에도, 상기 제 2 칩(C2)과의 조립 성능이 우수할 수 있다. 또한, 상기 제 2 접속부(160)는 금(Au) 이외의 금속을 포함할 수 있어, 제조 비용을 저감시킬 수 있다. The
예를 들어, 상기 제 2 접속부(160)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다. For example, the
상기 제 2 접속부(160)는 솔더 범프일 수 있다. 상기 제 2 접속부(160)는 솔더 볼일 수 있다. 상기 리플로우 공정의 온도에서 솔더볼은 용융될 수 있다. The
실시 예에 따른 칩 온 필름용 연성회로기판에 하나의 제 2 칩(C2)을 배치하기 위해서는 복수 개의 상기 제 2 접속부(160)가 상기 제 2 칩(C2) 및 상기 제 2 도금층(132) 사이에 배치될 수 있다. In order to dispose one second chip C2 on the flexible circuit board for a chip-on-film according to the embodiment, a plurality of the
상기 리플로우 공정의 온도에서, 제 2 칩(C2)은 제 2 접속부(160)를 통해 상기 제 2 오픈 영역(OA2) 상의 제 2 도금층(132)과 우수한 본딩이 가능할 수 있다. At the temperature of the reflow process, excellent bonding of the second chip C2 to the
실시예에 따른 칩 온 필름용 연성회로기판은 상기 제 1 오픈 영역에서 제 1 접속부(150)를 통해 상기 제 1 칩(C1)의 연결이 우수한 동시에, 제 2 오픈 영역에서 제 2 접속부(160)를 통해 상기 제 2 칩(C2)의 연결이 우수할 수 있다. In the flexible circuit board for a chip on film according to the embodiment, the connection of the first chip C1 through the
한편, 상기 제 2 칩(C2)의 주위에는 제 2 사이드 몰딩부(164)가 배치될 수 있다. 상기 제 2 사이드 몰딩부(164)는 다양한 오염 요인으로부터 상기 제 2 칩(C2)의 동작 신뢰성이 확보될 수 있도록 한다. 이때, 상기 제 2 사이드 몰딩부(164)는 상기 제 2 칩(C2)의 하부 영역에 배치되지 않을 수 있다. 또한, 이와 다르게 상기 제 2 사이드 몰딩부(164)는 상기 제 2 칩(C2)의 하부 영역을 모두 채우며 배치될 수 있다. 따라서, 상기 제 2 사이드 몰딩부(164)는 상기 제 2 칩(C2)의 장착 견고성을 향상시킬 수 있다. Meanwhile, a second
한편, 칩 온 필름용 연성회로기판의 상기 제 3 오픈 영역(OA3)에는 제 3 접속부(170)가 배치된다. Meanwhile, a
실시 예에 따른 칩 온 필름용 연성회로기판에 제 3 칩(C3)을 배치하기 위해서는, 마스크(도시하지 않음)를 통해서 제 3 접속부(170)가 배치되는 영역과 대응되는 부분에만 선택적으로 열을 공급할 수 있다. 자세하게, 실시 예는 선택적인 리플로우(selective reflow) 공정을 통해서 제 3 칩(C3)을 연결하기 위한 제 3 접속부(170)가 배치되는 영역에 선택적으로 열의 공급을 할 수 있다. In order to dispose the third chip C3 on the flexible circuit board for chip-on-film according to the embodiment, heat is selectively applied only to a portion corresponding to the region where the
상기 제 3 접속부(170)는 금(Au) 이외의 금속을 포함할 수 있다. 이에 따라, 상기 제 3 접속부(170)는 상기 제 3 접속부(170)의 하부에 위치한 상기 제 2 도금층(132)이 순수 주석이 아닌 경우에도, 상기 제 3 칩(C3)과의 조립 성능이 우수할 수 있다. 또한, 상기 제 3 접속부(170)는 금(Au) 이외의 금속을 포함할 수 있어, 제조 비용을 저감시킬 수 있다. The
예를 들어, 상기 제 3 접속부(170)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다. For example, the
한편, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이는 제 1 거리(W1) 만큼 이격되고, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이는 제 2 거리(W2) 만큼 이격된다. 즉 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이는 제 1 거리(W1) 만큼 이격되어 있으며, 이에 따라 벤딩 시에 발생하는 크랙 가능성을 최소화하도록 한다.Meanwhile, the first chip C1 and the second chip C2 are spaced apart by a first distance W1, and the second chip C2 and the third chip C3 are spaced apart by a second distance ( W2) is spaced apart. That is, the first chip C1 and the second chip C2 are spaced apart by the first distance W1 to minimize the possibility of cracks occurring during bending.
즉, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이에는 절곡 영역을 포함한다. 보다 명확하게는, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이는 상기 제 1 칩(C1)과 인접한 제 1 비절곡 영역과, 상기 제 2 칩(C2)가 인접한 제 2 비절곡 영역과, 상기 제 1 비절곡 영역 및 제 2 비절곡 영역 사이의 절곡 영역을 포함한다.That is, a bent region is included between the first chip C1 and the second chip C2 . More specifically, between the first chip C1 and the second chip C2 is a first non-bending region adjacent to the first chip C1 and a second ratio adjacent to the second chip C2. and a bent region and a bent region between the first non-bend region and the second non-bend region.
이때, 상기 절곡 영역의 폭은 상기 기판(110)의 두께나 전도성 패턴부(CP)의 두께에 의해 결정될 수 있다. 이때, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 간격이 너무 좁으면 상기 제 1 및 2 비절곡 영역의 폭이 좁아질 수 있다. 이와 같은 경우, 상기 기판의 절곡 시에 상기 실장된 제 1 칩(C1) 또는 제 2 칩(C2)에 데미지가 가해질 수 있으며, 이에 따른 본딩부의 크랙이 발생할 수 있다. In this case, the width of the bent region may be determined by the thickness of the
따라서, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리는 상기 크랙이 발생하지 않을 수 있는 최소 거리를 가져야 한다. 이때, 절곡 후에, 절곡된 단부로부터 상기 제 1 칩(C1) 사이의 거리(W3)는 최소 1.6mm가 되어야 상기 크랙의 발생을 방지할 수 있다. 또한, 절곡 후에, 절곡된 단부로부터 상기 제 2 칩(C2) 사이의 거리는 최소 1.6mm가 되어야 상기 크랙의 발생을 방지할 수 있다. 따라서, 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)는 최소 3.2mm가 되도록 한다. Accordingly, the distance between the first chip C1 and the second chip C2 should have a minimum distance at which the crack does not occur. At this time, after bending, the distance W3 between the bent end and the first chip C1 must be at least 1.6 mm to prevent the crack from occurring. In addition, after bending, the distance between the bent end and the second chip C2 should be at least 1.6 mm to prevent the crack from occurring. Accordingly, the distance W1 between the first chip C1 and the second chip C2 is set to be at least 3.2 mm.
여기에서, 상기 절곡된 단부로부터 상기 제 1 칩(C1) 사이의 거리는, 상기 기판의 절곡 후에, 최 우측에 위치한 기판의 단부에서 상기 제 1 칩(C1)의 우측단 까지의 거리를 의미할 수 있다. 여기에서, 상기 절곡된 단부로부터 상기 제 2 칩(C2) 사이의 거리는, 상기 기판의 절곡 후에, 최 우측에 위치한 기판의 단부에서 상기 제 2 칩(C2)의 좌측 단까지의 거리를 의미할 수 있다. 또한, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)가 10mm를 초과하는 경우, 상기 제 2 칩(C2)에서 수신되는 제 1 칩(C1)의 출력 신호에 손실이 발생할 수 있다. 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)는 3.2mm 내지 10mm 사이의 범위를 가지도록 한다. 예를 들어 상기 거리(W1)는 3.2mm 내지 5mm 사이 일수 있다. 예를 들어 상기 거리(W1)는 3.2mm 내지 3.6mm 사이 일수 있다.Here, the distance between the bent end and the first chip C1 may mean the distance from the rightmost end of the substrate to the right end of the first chip C1 after the substrate is bent. have. Here, the distance from the bent end to the second chip C2 may mean a distance from the rightmost end of the substrate to the left end of the second chip C2 after the substrate is bent. have. In addition, when the distance W1 between the first chip C1 and the second chip C2 exceeds 10 mm, the output signal of the first chip C1 received from the second chip C2 is losses may occur. The distance W1 between the first chip C1 and the second chip C2 is set to have a range of 3.2 mm to 10 mm. For example, the distance W1 may be between 3.2 mm and 5 mm. For example, the distance W1 may be between 3.2 mm and 3.6 mm.
또한, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리를 가까울수록 신호 처리에 있어 유리하다. 즉, 상기 제 2 칩(C2)과 제 3 칩(C3) 사이의 거리가 멀어지면, 그만큼 신호 배선의 길이가 길어지고, 이에 따른 배선 저항의 상승으로 인해 신호 전달 손실이 발생하게 된다. 그러나, 상기 제 2 칩과 제 3 칩(C3) 사이의 거리가 너무 인접하는 경우, 상기 제 2 칩(C2)과 제 3 칩(C3) 사이의 실장 과정에서 신뢰성 문제가 발생할 수 있다. 즉 일반적으로 상기 제 2 칩(C2)이 실장된 이후에 상기 제 3 칩(C3)의 실장 공정을 진행한다. 이때, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리가 너무 인접한 경우, 상기 제 3 칩(C3)의 본딩 시에, 상기 본딩이 완료된 제 2 접속부(160)가 녹는 현상이 발생하며, 이에 따른 제 2 칩(C2)의 위치가 틀어지는 문제가 발생하게 된다. 따라서, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리(W2)는 최소 1.0mm가 되도록 하여, 상기 발생할 수 있는 문제점을 해결할 수 있도록 한다. In addition, the shorter the distance between the second chip C2 and the third chip C3 is, the more advantageous it is in signal processing. That is, as the distance between the second chip C2 and the third chip C3 increases, the length of the signal wiring increases accordingly, resulting in a signal transmission loss due to an increase in wiring resistance. However, when the distance between the second chip and the third chip C3 is too close, a reliability problem may occur during the mounting process between the second chip C2 and the third chip C3. That is, in general, the third chip C3 is mounted after the second chip C2 is mounted. In this case, when the distance between the second chip C2 and the third chip C3 is too close, the
또한, 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리(W2)가 5mm를 초과하는 경우, 상기 제 2 칩(C2)과 제 3 칩(C3) 사이의 신호에 손실이 발생할 수 있다. 상기 제 2 칩(C2)과 상기 제 3 칩(C3) 사이의 거리(W2)는 1.0mm 내지 5mm 사이의 범위를 가지도록 한다. 예를 들어, 상기 거리(W2)는 1.0mm 내지 3mm 사이 일수 있다. 예를 들어 상기 거리(W2)는 1.0mm 내지 1.5mm 사이 일수 있다.In addition, when the distance W2 between the second chip C2 and the third chip C3 exceeds 5 mm, there is a loss in the signal between the second chip C2 and the third chip C3. can occur The distance W2 between the second chip C2 and the third chip C3 is set to have a range of 1.0 mm to 5 mm. For example, the distance W2 may be between 1.0 mm and 3 mm. For example, the distance W2 may be between 1.0 mm and 1.5 mm.
즉, 상기 거리(W2)는 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 거리(W1)보다 작을 수 있다. 이를 통해 신호의 손실을 최소화 하면서 절곡이 가능한 연성회로 기판을 형성할 수 있다.That is, the distance W2 may be smaller than the distance W1 between the first chip C1 and the second chip C2 . Through this, it is possible to form a flexible circuit board that can be bent while minimizing signal loss.
한편, 상기와 같이 연성 회로 기판은 절곡 영역을 포함한다. 이에 따라, 상기 연성 회로 기판은, 절곡 영역의 일측에 위치한 연성 회로 기판의 제 1 비절곡 영역과, 상기 절곡 영역의 타측에 위치한 상기 연성 회로 기판의 제 2 비절곡 영역을 포함한다. 이때, 상기 제 1 비절곡 영역과 상기 제 2 비절곡 영역의 사이에는 접착층(180)이 배치될 수 있다. 상기 접착층(180)은 상기 연성 회로 기판의 절곡 형태가 유지되도록 한다. 또한, 상기 접착층(180)의 표면에는 전자파를 차폐하는 차폐필름(도시하지 않음)이 배치될 수 있다. 상기 차폐 필름은, 상기 제 1 비절곡 영역에 배치된 제 1 칩(C1)과, 상기 제 2 비절곡 영역에 배치된 제 2 칩(C2) 및 제 3 칩(C3) 사이에서의 신호 간섭을 억제하면서 전자파를 차폐할 수 있다. Meanwhile, as described above, the flexible circuit board includes a bent region. Accordingly, the flexible circuit board includes a first non-bending region of the flexible circuit board positioned at one side of the bent region and a second non-bending region of the flexible circuit board positioned at the other side of the bent region. In this case, the
한편, 상기 설명한 바와 같이, 상기 연성 회로 기판 상에는 통공(VP:Vent Path)이 형성된다. 이때, 상기 연성 회로 기판이 벤딩되는 경우, 상기 통공(VP:Vent Path)의 하부는 상기 접착층(180)에 의해 막히게 된다. 따라서, 상기 접착층(180)에는 상기 연성 회로 기판 상에 형성된 통공(VP:Vent Path)과 연통하는 추가적인 가스 배출 경로가 형성된다. 즉, 상기 통공(VP:Vent Path)은 제 1 파트 및 제 2 파트로 구분될 수 있다. 그리고, 상기 제 1 파트는 상기 진동 공간과 연통하는 상기 연성 회로 기판 상에 형성될 수 있다. 또한, 상기 제 2 파트는 상기 제 1 파트와 연통하면서, 상기 접착층(180) 상에 형성될 수 있다. Meanwhile, as described above, a vent path (VP) is formed on the flexible circuit board. At this time, when the flexible circuit board is bent, the lower portion of the vent path (VP) is blocked by the
도 5b를 참조하면, 상기 접착층(180)에는 통공(VP:Vent Path)의 제 2 파트가 형성된다. 이때, 상기 제 2 파트는, 상기 제 1 파트와 수평 단면이 동일한 형상을 갖는 제 1 서브 파트(141)와, 상기 제 1 서브 파트(141)로부터 상기 접착층(180)의 적어도 일단으로 연장되는 제 2 서브 파트(142)를 포함할 수 있다. 이때, 상기 제 2 서브 파트(142)는 적어도 1회 절곡되어 형성될 수 있다. 그러나, 이는 일 실시 예에 불과할 뿐, 상기 제 2 서브 파트(142)는 절곡되는 부분 없이 직선으로 상기 접착층(180)의 단부와 상기 제 1 파트 사이를 연결할 수 있다.Referring to FIG. 5B , a second part of a vent path (VP) is formed in the
한편, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이를 연결하는 메인 배선은 상기 기판(110)의 상면에 위치할 수 있다. 상기 메인 배선은, 상기 제 1 칩(C1)에서 획득된 감지 신호가 상기 제 2 칩(C2)으로 전달되는 신호 전송라인일 수 있다.Meanwhile, a main wiring connecting the first chip C1 and the second chip C2 may be located on the upper surface of the
이때, 상기 기판(110)의 상면에 위치하는 전도성 패턴부(CP)는 수직 방향을 중심으로 상호 중첩되지 않는다. 즉, 상기 메인 배선은 상기 기판(110)의 상면에만 위치하기 때문에, 각각의 메인 배선이 수직 방향으로는 상호 중첩될 수 없다. 이때, 상기 메인 배선이 수직 방향으로 중첩되는 경우, 상호 간의 신호 간섭에 따라 신호 전송 효율이 떨어질 수 있다.In this case, the conductive pattern portions CP positioned on the upper surface of the
한편, 상기 메인 배선은 상호 이격되는 다수의 신호 라인을 포함하고 있으며, 이에 따라 상기 기판(110)의 상면 상에서 직선 형태가 아닌 적어도 1회 절곡(둔각 및 예각으로 절곡되는 것을 모두 포함)되는 형태를 가진다.On the other hand, the main wiring includes a plurality of signal lines spaced apart from each other, and, accordingly, is bent at least once (including both obtuse and acute angles) rather than a straight line on the upper surface of the
이때, 상기 연성 회로 기판의 벤딩 전에는 상기 메인 배선이 수직 방향에서 상호 중첩되지 않게 된다. 그러나, 연성 회로 기판의 벤딩 후에는, 상기 메인 배선이 수직 방향으로 상호 중첩되게 된다. 이에 따라, 상기 벤딩 후에는 상기 메인 배선에서 상호 신호 간섭이 발생할 수 있다. In this case, before the flexible circuit board is bent, the main wires do not overlap each other in the vertical direction. However, after the flexible circuit board is bent, the main wirings overlap each other in the vertical direction. Accordingly, after the bending, mutual signal interference may occur in the main wiring.
따라서, 본 발명에서는 상기 기판(110)에 복수의 그라운드 패턴(GP)을 형성한다. 상기 그라운드 패턴은 그라운드 단자(도시하지 않음)와 연결되며, 그에 따라 칩이나 신호 배선 상에서 발생하는 노이즈나 전자 방해 잡음 등을 제거한다.Accordingly, in the present invention, a plurality of ground patterns GP are formed on the
상기 복수의 그라운드 패턴(GP)은 제 1 그라운드 패턴(GP1), 제 2 그라운드 패턴(GP2) 및 제 3 그라운드 패턴(GP3)을 포함한다. 이때, 상기 제 1 칩(C1), 제 2 칩(C2) 및 제 3 칩(C3) 사이의 신호 라인은 상기 기판(110)의 상면에 중점적으로 배치된다. 이는, 신호 라인의 길이를 최소화하여 그에 따른 신호 전송 효율을 높이기 위함이다.The plurality of ground patterns GP includes a first ground pattern GP1 , a second ground pattern GP2 , and a third ground pattern GP3 . In this case, the signal line between the first chip C1 , the second chip C2 , and the third chip C3 is centered on the upper surface of the
따라서, 본 발명에서의 상기 복수의 그라운드 패턴(GP)은 상기 기판(110)의 하면의 더미 영역에 형성하도록 한다. Accordingly, in the present invention, the plurality of ground patterns GP are formed in a dummy region of the lower surface of the
이때, 상기 제 1 그라운드 패턴(GP1), 제 2 그라운드 패턴(GP2) 및 제 3 그라운드 패턴(GP3)의 각각의 배치 위치는 서로 다르다.In this case, the arrangement positions of the first ground pattern GP1 , the second ground pattern GP2 , and the third ground pattern GP3 are different from each other.
상기 제 1 그라운드 패턴(GP1)은, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이의 영역과 수직으로 중첩되는 상기 기판(110)의 하면에 위치한다. 상기 제 1 그라운드 패턴(GP1)과 상기 제 2 칩(C2) 사이의 영역은 상기 설명한 바와 같이 절곡 영역이다. 그리고, 상기 절곡 영역에서는 상기 설명한 바와 같이 메인 배선들이 수직 방향으로 상호 중첩되는 구조를 가진다. 따라서, 상기 기판(110)의 절곡 영역의 하면에 상기 제 1 그라운드 패턴(GP1)을 배치한다. 상기 제 1 그라운드 패턴(GP1)은, 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이에서의 신호 간섭이나 전자 방해 잡음을 제거한다. The first ground pattern GP1 is located on a lower surface of the
상기 제 2 그라운드 패턴(GP2)은 상기 기판(110)의 하면 중 상기 제 2 칩(C2)이 배치된 영역과 수직으로 중첩되는 영역에 배치된다. 즉, 상기 연성 회로 기판이 벤딩되는 경우, 상기 제 1 그라운드 패턴(GP1)과 제 2 칩(C2)은 상호 마주보며 배치되며, 이에 따라 상호 간의 신호 간섭이나 전자 방해 잡음에 따른 신뢰성 문제가 발생할 수 있다. 따라서, 상기 기판(110)의 하면 중 상기 제 2 칩(C2)이 배치된 영역과 수직으로 중첩되는 영역에 상기 제 2 그라운드 패턴(GP2)을 배치하여, 상기 제 2 칩(C2)에서 발생하는 전자 방해 잡음을 제거한다.The second ground pattern GP2 is disposed on a region of the lower surface of the
제 3 그라운드 패턴(GP3)은 제 4 오픈 영역(OA4)과 수직으로 중첩되는 기판(110)의 하면에 배치된다. 즉, 상기 기판(110)의 상면에는 제 4 오픈 영역(OA4)이 형성되며, 상기 제 4 오픈 영역(OA4)을 통해 메인 보드와 연결되는 아우터 리드 패턴부가 노출된다. The third ground pattern GP3 is disposed on the lower surface of the
그리고, 상기 아우터 리드 패턴부에는 상기 메인 보드가 본딩된다. 이때, 상기 메인 보드가 본딩된 후에는 상기 연성 회로 기판과 상기 메인 보드 사이에서의 신호 간섭이 발생할 수 있다. 따라서, 상기 제 3 그라운드 패턴(GP3)은 상기 아우터 리드 패턴부와 수직으로 중첩되는 기판(110)의 하면 상에 배치한다. 상기 제 3 그라운드 패턴(GP3)은 상기 연성 회로 기판과 상기 메인 보드 사이에서 발생하는 신호 간섭이나 전자 방해 잡음을 차단한다.And, the main board is bonded to the outer lead pattern part. In this case, after the main board is bonded, signal interference between the flexible circuit board and the main board may occur. Accordingly, the third ground pattern GP3 is disposed on the lower surface of the
한편, 상기 제 1 그라운드 패턴(GP1), 제 2 그라운드 패턴(GP2) 및 상기 제 3 그라운드 패턴(GP3) 각각은 메쉬(mesh) 패턴 형상을 가진다. 즉, 본 발명에서의 전도성 패턴부(CP)는 미세 패턴이다. 이때, 상기 제 1 그라운드 패턴(GP1), 제 2 그라운드 패턴(GP2) 및 상기 제 3 그라운드 패턴(GP3)이 미세 패턴보다 큰 폭을 가지는 스트라이프 형상을 가지는 경우, 상기 스트라이프 형상의 그라운드 패턴에서의 선 저항이 증가하는 문제가 있다. 또한, 상기 스트라이프 형상의 패턴의 폭은 상기 미세 패턴의 폭보다 크기 때문에, 상호 간의 패턴의 폭 차이로 인해, 상기 미세 패턴의 폭이 증가할 수 있다. 이와 마찬가지로 상기 그라운드 패턴을 일정 수준 이상의 면적을 가지는 판 형태로 형성하는 경우, 상기 판 형태의 그라운드 패턴의 제조 공정 시에 상기 미세 패턴의 폭에 영향을 줄 수 있다. 따라서, 본 발명에서는 상기 제 1 그라운드 패턴(GP1), 제 2 그라운드 패턴(GP2) 및 상기 제 3 그라운드 패턴(GP3)을 메쉬 패턴 형상을 가지도록 함으로써, 미세 패턴에 영향을 주지 않으면서 최적의 신호 간섭이나 전자 방해 잡음을 제거할 수 있도록 한다.Meanwhile, each of the first ground pattern GP1 , the second ground pattern GP2 , and the third ground pattern GP3 has a mesh pattern shape. That is, in the present invention, the conductive pattern portion CP is a fine pattern. In this case, when the first ground pattern GP1 , the second ground pattern GP2 , and the third ground pattern GP3 have a stripe shape having a width greater than that of the fine pattern, a line in the stripe-shaped ground pattern There is a problem of increasing resistance. In addition, since the width of the stripe-shaped pattern is greater than the width of the fine pattern, the width of the fine pattern may increase due to a difference in width between the patterns. Likewise, when the ground pattern is formed in the form of a plate having an area greater than or equal to a certain level, the width of the fine pattern may be affected during the manufacturing process of the plate-shaped ground pattern. Therefore, in the present invention, the first ground pattern GP1, the second ground pattern GP2, and the third ground pattern GP3 have a mesh pattern shape, thereby providing an optimal signal without affecting the fine pattern. Make it possible to eliminate interference or electromagnetic interference noise.
도 10a를 참조하면, 상기 칩 온 필름용 연성 회로기판에 실장된 제 1 칩(C1)은 디스플레이 패널(30)과 접촉할 수 있다. 바람직하게, 상기 제 1 칩(C1)의 상면에는 접착층(50)이 배치될 수 있다. 그리고, 상기 제 1 칩(C1)은 상기 접착층(50)에 의해 상기 디스플레이 패널(30)의 하면에 부착될 수 있다. 이를 통해 디스플레이의 유효 영역을 최대한 확보하는 디바이스를 제작할 수 있다.Referring to FIG. 10A , the first chip C1 mounted on the chip-on-film flexible circuit board may contact the
또한, 이와 다르게, 도 10b를 참조하면, 상기 칩 온 필름용 연성 회로기판에 실장된 제 1 칩(C1)은 디스플레이 패널(30) 위에 위치한 커버 윈도우(70)와 접촉할 수 있다. 바람직하게, 상기 커버 윈도우(70)의 적어도 일 영역은 상기 디스플레이 패널(30)과 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 커버 윈도우(70)의 적어도 일 영역은 영상이 표시되지 않은 비유효 영역을 포함할 수 있으며, 이에 따라 상기 제 1 칩(C1)은 상기 커버 윈도우(70)의 비유효 영역 하부에 부착될 수 있다. Alternatively, referring to FIG. 10B , the first chip C1 mounted on the chip-on-film flexible circuit board may contact the
이에 따라, 상기 디스플레이 패널(30) 또는 상기 커브 윈도우(70) 및 상기 칩 온 필름용 연성 회로기판(명확하게는, 제 1 칩)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다. 이를 통해 디스플레이를 통해 전달되는 지문신호의 왜곡을 최소화시킬 수 있다. Accordingly, the
한편, 상기 커버 윈도우(70)는 글라스 필름일 수 있다.Meanwhile, the
상기 칩 온 필름용 연성 회로 기판(100)의 일단은 보호부(PP)를 포함할 수 있다. 다시 말해서, 상기 칩 온 필름용 연성 회로 기판(100)의 일단에는 외부 기판이나 칩과 연결될 필요가 없음으로 상기 일단은 보호층에 의해 모두 덮일 수 있으며, 이에 따른 전도성 패턴부가 외부로 노출되지 않는다. 상기 일단에 전도성 패턴부를 노출 시키는 단자가 필요 없음으로 인해 상기 칩 온 필름용 연성 회로기판(100)의 길이를 최소화할 수 있고 배터리 등 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다. One end of the
상기 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 메인보드(40)가 배치되고, 상기 접착층(50)의 하면에는 상기 칩 온 필름용 연성 회로기판이 배치될 수 있다. 이에 따라, 상기 메인보드(40) 및 상기 칩 온 필름용 연성 회로기판은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다. 상기 메인보드(40) 및 상기 칩 온 필름용 연성 회로기판 사이에 위치한 접착층(50)은 전도성 물질을 포함할 수 있다. 상기 접착층(50)은 전도성 입자가 접착 물질 내에 분산된 것일 수 있다. 예를 들어, 상기 접착층(50)은 이방성 전도성 필름(ACF)일 수 있다. 이에 따라, 상기 접착층(50)은 상기 칩 온 필름용 연성 회로기판 및 상기 메인보드(40) 사이의 전기적인 신호를 전달함과 별도의 구성요소를 안정적으로 연결할 수 있다.The other end opposite to the one end of the
한편, 이와 다르게 상기 제 1 칩(C1) 위에 배치되는 접착층(50)은 OCA(Optical clear adhesive)로 PET 기반의 투명 접착층을 포함할 수 있다.Meanwhile, unlike this, the
한편, 도 10c와 같이, 상기 칩 온 필름용 연성 회로기판과 메인보드(40) 사이에는 제 2 기판(20)이 추가적으로 배치될 수도 있다. 상기 제 2 기판(20)은 추가적인 신호 처리나, 디스플레이상의 스타일러스 펜이나 손의 움직임에 따른 터치 신호를 인식하는 기능 또는 디스플레이의 신호를 처리하는 Drive IC 등 상기 지문 인식 기능 이외의 추가 기능을 제공하기 위해서, 상기 메인 보드와 상기 칩 온 필름용 연성 회로기판 사이에 배치될 수 있다. 제 2 기판(20)은 절연기판(21)과, 전도성 패턴부(22)와 보호층(23)과 강도 확보를 위한 보강부(24)를 포함하는 구성을 가질 수 있다. 이를 통해서 지문인식용 신호와 터치 신화나 디스플레이신호를 처리하는 기판을 별도로 구성하지 않고 하나의 기판상에서 처리할 수 있다.Meanwhile, as shown in FIG. 10C , a
한편, 도 3 내지 도 10을 참조하여, 메인보드(40)와의 연결관계를 설명한다. Meanwhile, a connection relationship with the
실시 예에 따른 칩 온 필름용 연성 회로기판(100)은 관통 홀을 포함하는 기판(100); 상기 관통 홀을 포함하는 기판의 양면 상에 각각 배치되는 배선 패턴층(120); 상기 배선 패턴층(120) 상에 배치되는 제 1 도금층(131); 상기 제 1 도금층(131) 상에 배치되는 제 2 도금층(132); 및 상기 배선 패턴층 상에 부분적으로 배치되는 보호층(140)을 포함할 수 있다.The
상기 배선 패턴층(120)을 기판의 양면에 형성함으로 인해 지문인식용 칩과 거의 유사한 크기의 기판을 형성할 수 있다.By forming the
상기 보호층(140)이 형성되는 상기 보호층(140)의 배치 영역은 상기 보호부(PP)일 수 있다. 상기 보호층이 형성되지 않는 상기 보호부(PP) 이외의 영역에서 상기 전도성 패턴부(CP)는 외부로 노출될 수 있다. 즉, 보호층의 오픈 영역 내지 전도성 패턴부 상에 보호부가 배치되지 않는 영역에서 상기 전도성 패턴부(CP)는 상기 제 1 칩(C1), 제 2 칩(C2), 제 3 칩(C3) 및 메인보드(40)와 전기적으로 연결될 수 있다. An arrangement region of the
실시 예에 따른 칩 온 필름용 연성 회로기판의 리드 패턴부는 보호부와 중첩되지 않을 수 있다. 즉, 상기 리드 패턴부는 보호층에 의해 덮여있지 않은 오픈 영역에 위치한 전도성 패턴부를 의미할 수 있고, 기능에 따라서 이너 리드 패턴부 및 아우터 리드 패턴부로 구별될 수 있다. 또한, 도면 상에는 도시하지 않았지만, 상기 보호부와 중첩되지 않는 영역에는 테스트 패턴부(도시하지 않음)가 더 위치할 수 있다. 상기 테스트 패턴부는 각각의 전도성 패턴부를 통해 신호가 정상적으로 전달되고 있는지를 테스트하기 위한 패턴이다. 즉, 상기 테스트 패턴부는 실시 예에 따른 칩 온 필름용 연성 회로기판 및 이를 포함하는 지문 인식 모듈의 불량 여부를 확인하기 위한 전도성 패턴부를 의미할 수 있다.The lead pattern part of the flexible circuit board for chip-on-film according to the embodiment may not overlap the protective part. That is, the lead pattern part may mean a conductive pattern part located in an open area not covered by the protective layer, and may be divided into an inner lead pattern part and an outer lead pattern part according to a function. In addition, although not shown in the drawing, a test pattern part (not shown) may be further positioned in an area that does not overlap the protection part. The test pattern portion is a pattern for testing whether a signal is normally transmitted through each conductive pattern portion. That is, the test pattern part may mean a conductive pattern part for checking whether the flexible circuit board for a chip-on-film and a fingerprint recognition module including the same according to an embodiment are defective.
상기 리드 패턴부는 상기 제 1 칩, 상기 제 2 칩, 제 3 칩(C3), 상기 메인보드와 연결되기 위한 전도성 패턴부를 의미할 수 있다.The lead pattern part may mean a conductive pattern part connected to the first chip, the second chip, the third chip C3, and the main board.
상기 리드 패턴부는 위치에 따라서 이너 리드 패턴부 및 아우터 리드 패턴부로 구별될 수 있다. 상기 제 1 칩(C1)과 상대적으로 가까이 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 이너 리드 패턴부로 표현될 수 있다. 상기 제 1 칩(C1)과 상대적으로 멀리 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 아우터 리드 패턴부로 표현될 수 있다.The lead pattern part may be divided into an inner lead pattern part and an outer lead pattern part according to a position. A region of the conductive pattern portion that is relatively close to the first chip C1 and does not overlap by the protective layer may be expressed as an inner lead pattern portion. A portion of the conductive pattern portion that is relatively far from the first chip C1 and does not overlap by the protective layer may be expressed as an outer lead pattern portion.
칩 온 필름용 연성 회로기판은 제 1 이너 리드 패턴부(I1), 제 2 이너 리드 패턴부(I2), 제 3 이너 리드 패턴부(I3), 제 4 이너 리드 패턴부(I4), 제 5 이너 리드 패턴부(I5) 및 제 6 이너 리드 패턴부(I6)를 포함할 수 있다.The flexible circuit board for chip-on-film includes a first inner lead pattern portion I1, a second inner lead pattern portion I2, a third inner lead pattern portion I3, a fourth inner lead pattern portion I4, and a fifth It may include an inner lead pattern part I5 and a sixth inner lead pattern part I6 .
실시 예에 따른 칩 온 필름용 연성 회로기판은 아우터 리드 패턴부(OP)를 포함할 수 있다. The flexible circuit board for a chip-on-film according to the embodiment may include an outer lead pattern part OP.
실시 예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에는 상기 제 1 이너 리드 패턴부(I1), 제 2 이너 리드 패턴부(I2), 제 3 이너 리드 패턴부(I3), 제 4 이너 리드 패턴부(I4), 제 5 이너 리드 패턴부(I5) 및 제 6 이너 리드 패턴부(I6), 그리고 아우터 리드부(OP)가 배치될 수 있다.On one surface of the
한편, 상기 아우터 리드부(OP)의 위치는 바뀔 수 있다. 즉, 상기 아우터 리드부(OP)의 위치는 상기 기판(110)의 하면에 위치할 수 있다. 이때, 상기 테스트 패턴부는 상기 기판(110)의 상면에 위치할 수 있다. Meanwhile, the position of the outer lead part OP may be changed. That is, the position of the outer lead part OP may be located on the lower surface of the
즉, 상기 테스트 패턴부와 상기 아우터 리드 패턴부(OP)는 기판의 하면 및 상면에 형성되는 것으로 도식화하였으나, 설계 효율성에 맞추어 다수의 상기 패턴들의 일부 또는 전부가 상면 및 하면 중 어디에 형성되어도 무방하다.That is, although the test pattern part and the outer lead pattern part OP are schematically formed on the lower surface and upper surface of the substrate, some or all of the plurality of patterns may be formed on either the upper surface or the lower surface according to design efficiency. .
바람직하게는 상기 칩 온 필름용 연성 회로기판이 절곡되어 메인 보드에 부착될 경우 상면이 아우터 리드 패턴부(OP)로 형성되고 하면이 테스트 패턴부를 형성함으로 인해 다수의 패턴부로 인한 공간 제약을 해결할 수 있다.Preferably, when the flexible circuit board for the chip-on-film is bent and attached to the main board, the upper surface is formed as an outer lead pattern part (OP) and the lower surface forms a test pattern part, thereby solving the space constraint caused by the plurality of pattern parts. have.
실시 예에 따른 칩 온 필름용 연성 회로기판의 일면 상에 배치되는 상기 제 1 칩(C1)은 제 1 접속부(150)를 통해, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 2 이너 리드 패턴부(I2)와 연결될 수 있다.The first chip C1 disposed on one surface of the chip-on-film flexible circuit board according to the embodiment includes the first inner lead pattern portion I1 and the second inner lead through a
상기 제 1 접속부(150)는 위치 및/또는 기능에 따라, 제 1 서브 제 1 접속부(151), 제 2 서브 제 1 접속부(152)를 포함할 수 있다. The
실시 예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 1 서브 제 1 접속부(151)를 통해 상기 제 1 이너 리드 패턴부(I1)와 전기적으로 연결될 수 있다.The first chip C1 disposed on one surface of the
상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 1 비아홀(V1)로 전기적인 신호를 전달할 수 있다. 상기 제 1 비아홀(V1) 및 상기 제 1 이너 리드 패턴부(I1)는 전기적으로 연결될 수 있다.The first inner lead pattern part I1 may transmit an electrical signal to the first via hole V1 along the top surface of the
또한, 상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 1 비아홀(V1)까지 전기적으로 연결되고, 상기 제 1 비아홀(V1)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 3 비아홀(V3)로 전기적인 신호를 전달 할 수 있다. 이때, 상기 제 1 비아 홀(V1) 및 제 3 비아 홀(V3)을 통해 전달되는 신호는, 상기 제 2 칩(C2)과 상기 제 1 칩(C1) 사이에 전송되는 신호일 수 있다. 바람직하게, 상기 제 1 비아 홀(V1) 및 상기 제 3 비아 홀(V3)을 통해 전달되는 신호는 메인 보드(40)를 통해 전달되는 상기 제 1 칩(C1)의 제어 신호일 수 있다.In addition, the first inner lead pattern part I1 is electrically connected to the first via hole V1 along the upper surface of the
다시 말해서, 상기 제 1 칩(C1)으로부터 신호 전송 라인은 상기와 같은 비아 홀을 통해 상기 기판(110)의 하면에 배치될 수 있다. In other words, the signal transmission line from the first chip C1 may be disposed on the lower surface of the
이를 통해 지문인식을 위한 발신 신호(Tx)는 칩 온 필름용 연성 회로기판(100)의 하면에 형성하여 신호 전송 라인이 상대적으로 길고, 지문이 인식된 후 되돌아 오는 수신 신호(Rx)는 상면에 형성하여 발신 신호 전송 라인보다 짧게 구현하여 좀더 명확한 지문을 인식 할 수 있다. 바람직하게는 발신 신호(Tx) 신호 전송 라인의 수가 수신 신호(Rx) 신호 전송 라인의 수보다 칩 온 필름용 연성 회로기판(100)의 하면에 더 많을 수 있다.Through this, the outgoing signal (Tx) for fingerprint recognition is formed on the lower surface of the
실시 예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 2 서브 제 1 접속부(152)를 통해 상기 제 2 이너 리드 패턴부(I2)와 전기적으로 연결될 수 있다.The first chip C1 disposed on one surface of the
상기 기판(110)의 상면에 배치되는 상기 제 2 이너 리드 패턴부(I2)는 상기 제 2 이너 리드 패턴부(I2)의 하부에 위치한 제 2 비아홀(V2)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 4 비아 홀(V4)과 연결될 수 있다. The second inner lead pattern portion I2 disposed on the upper surface of the
또한, 상기 테스트 패턴부이 형성된다면, 상기 테스트 패턴부는 상기 1 비아홀(V1, V2, V3, V4)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 테스트 패턴부를 통해, 상기 제 1 이너 리드 패턴부(I1)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 테스트 패턴부에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 제 2 칩 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다. In addition, if the test pattern part is formed, the test pattern part may check a failure of an electrical signal that can be transmitted through the first via holes V1 , V2 , V3 , and V4 . For example, the accuracy of the signal transmitted to the first inner lead pattern unit I1 may be checked through the test pattern unit. In detail, as the voltage or current is measured in the test pattern part, it is possible to check whether or not a short circuit or a short circuit occurs in the conductive pattern part located between the first chip and the second chip, or the location of the occurrence, thereby improving the reliability of the product can do it
한편, 상기 제 1 이너 리드 패턴부(I2) 및 상기 제 2 이너 리드 패턴부(I2) 상에는 상기 설명한 바와 같은 복수의 홈(PG)이 형성되며, 상기 복수의 홈(PG)을 통해 상기 제 1 접속부(150)가 진동 공간 내로 침투하는 것을 방지할 수 있도록 한다.Meanwhile, a plurality of grooves PG as described above are formed on the first inner lead pattern portion I2 and the second inner lead pattern portion I2, and the first inner lead pattern portion I2 is formed through the plurality of grooves PG. It is possible to prevent the
또한, 제 2 칩(C2)은 제 1 서브 제 2 접속부(161), 제 2 서브 제 2 접속부(162) 및 제 3 서브 제 2 접속부(163)를 통해 각각 제 3 이너 리드 패턴부(I3), 제 4 이너 리드 패턴부(I4), 제 5 이너 리드 패턴부(I5)와 전기적으로 연결된다. 이때, 상기 제 3 이너 리드 패턴부(I3)는 상기 제 2 이너 리드 패턴부(I2)와 비아 홀을 거치지 않고, 상기 기판의 상면에 위치한 배선을 통해 직접 연결될 수 있다. 이때, 상기 제 3 이너 리드 패턴부(I3)와 상기 제 2 이너 리드 패턴부(I2)에는, 상기 제 1 칩(C1)에서 획득된 감지 신호가 상기 제 2 칩(C2)으로 전달되는 신호 전송라인일 수 있다. In addition, the second chip C2 includes a third inner lead pattern part I3 through the first
즉, 상기 제 2 칩(C2)은 아날로그 신호 처리를 하며, 이에 따라 수신되는 신호의 정확도에 따라 출력되는 신호의 정확도가 결정된다. 이때, 상기 수신되는 신호의 전송 라인이 길어질수록 상기 신호의 손실 정도가 커지게 되며, 이에 따라 상기 제 2 칩(C2)에 수신되는 신호에 정확도가 감소하게 된다. 따라서, 본 발명에서는 상기 제 1 칩(C1)과 상기 제 2 칩(C2) 사이에서, 상기 제 2 칩(C2)의 신호 수신 라인은 상기 기판의 상면에 위치하도록 하여, 신호 전송 라인의 길이를 최소화하여 신호 손실을 최소화할 수 있다.That is, the second chip C2 performs analog signal processing, and accordingly, the accuracy of the output signal is determined according to the accuracy of the received signal. In this case, as the transmission line of the received signal becomes longer, the degree of loss of the signal increases, and accordingly, the accuracy of the signal received by the second chip C2 decreases. Therefore, in the present invention, between the first chip C1 and the second chip C2, the signal receiving line of the second chip C2 is positioned on the upper surface of the substrate to increase the length of the signal transmission line. signal loss can be minimized.
상기 디스플레이 패널(30)은 하부 기판 및 상부기판을 포함할 수 있다.The
상기 디스플레이 패널이 액정표시 패널인 경우, 상기 디스플레이 패널(30)은 박막트랜지스터(Thin Film Transistor, TFT)와 화소 전극을 포함하는 하부기판과 컬러 필터층들을 포함하는 상부 기판이 액정층을 사이에 두고 합착된 구조로 형성될 수 있다. When the display panel is a liquid crystal display panel, the
또한, 상기 디스플레이 패널(30)은 박막트랜지스터, 칼라필터 및 블랙매트릭스가 하부기판에 형성되고, 상부 기판이 액정층을 사이에 두고 상기 하부 기판과 합착되는 COT(color filter on transistor)구조의 액정표시패널일 수도 있다. In addition, the
또한, 상기 디스플레이 패널(30)이 액정 표시 패널인 경우, 상기 디스플레이 패널(30) 하부에서 광을 제공하는 백라이트 유닛을 더 포함할 수 있다. In addition, when the
상기 디스플레이 패널(30)이 유기전계발광표시 패널인 경우, 상기 디스플레이 패널(30)은 별도의 광원이 필요하지 않은 자발광 소자를 포함한다. 상기 디스플레이 패널(30)은 하부기판 상에 박막트랜지스터가 형성되고, 상기 박막트랜지스터와 접촉하는 유기발광소자가 형성된다. 상기 유기발광소자는 양극, 음극 및 상기 양극과 음극 사이에 형성된 유기발광층을 포함할 수 있다. 또한, 상기 유기발광소자 상에 인캡슐레이션을 위한 봉지 기판 / 배리어 기판 역할을 하는 상부 기판을 더 포함할 수 있다. 상기 상부 기판은 Rigid 할 수도 있고 Flexible 할 수도 있다. When the
또한, 상기 커버 윈도우(70) 하부에 편광판을 더 포함할 수 있다. 상기 편광판은 선 편광판 또는 외광 반사 방지 편광판 일 수 있다. 예를 들면, 상기 디스플레이 패널(30)이 액정표시패널인 경우, 상기 편광판은 선 편광판일 수 있다. 또한, 상기 디스플레이 패널(30)이 유기전계발광표시패널인 경우, 상기 편광판은 외광 반사 방지 편광판 일 수 있다. In addition, a polarizing plate may be further included under the
상기 지문인식 모듈과 지문을 제공하는 사람의 손 사이에 이처럼 많은 층들이 존재함으로 인해 수신 신호가 약할 수 있다. 그럼으로 상기 지문인식 모듈의 상기 신호 수신 라인은 상기 기판의 상면에 위치하도록 하여, 신호 전송 라인의 길이를 최소화함으로 인해 수신 신호 손실을 최소화 할 수 있다.Due to the presence of so many layers between the fingerprint recognition module and the hand of the person providing the fingerprint, the received signal may be weak. Accordingly, the signal receiving line of the fingerprint recognition module is positioned on the upper surface of the substrate, thereby minimizing the received signal loss by minimizing the length of the signal transmission line.
한편, 제 3 칩(C3)은 제 3 접속부(170)를 통해 상기 제 6 이너 리드 패턴부(I6)와 전기적으로 연결된다. 그리고, 상기 제 6 이너 리드 패턴부(I6)는 상기 제 4 이너 리드 패턴부(I4) 또는 제 4 이너 리드 패턴부(I5)와 전기적으로 연결될 수 있다. Meanwhile, the third chip C3 is electrically connected to the sixth inner lead pattern part I6 through the
본 발명의 실시 예에 따르면, 지문 인식 모듈의 기판으로 2층 구조의 칩 온 필름용 연성회로기판이 적용되며, 이에 따른 파인 피치 대응으로 기판 면적을 획기적으로 감소시킬 수 있다.According to an embodiment of the present invention, a flexible circuit board for a chip-on-film having a two-layer structure is applied as a substrate of the fingerprint recognition module, and thus the substrate area can be drastically reduced in response to a fine pitch.
또한, 본 발명의 실시 예에 따르면, 하나의 기판 위에 서로 다른 종류의 제 1 칩, 제 2 칩 및 제 3 칩을 실장할 수 있어 향상된 신뢰성을 가지는 지문 인식 모듈을 제공할 수 있다.In addition, according to an embodiment of the present invention, different types of the first chip, the second chip, and the third chip can be mounted on a single substrate, thereby providing a fingerprint recognition module having improved reliability.
또한, 본 발명에 따른 실시 예에 따르면, 지문 센서가 실장되는 이너리드 패턴부의 높이가 7㎛ 이상으로 형성되도록 함으로써, 상기 지문 센서의 진동 공간을 확보할 수 있으며, 이에 따른 상기 지문 센서의 동작 신뢰성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, the height of the inner lead pattern portion on which the fingerprint sensor is mounted is formed to be 7 μm or more, thereby securing the vibration space of the fingerprint sensor, and thus the operation reliability of the fingerprint sensor can improve
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈과 메인보드를 직접 연결할 수 있다. 이에 따라, 지문 인식 모듈을 통해 감지된 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께가 감소될 수 있다. In addition, according to an embodiment of the present invention, the fingerprint recognition module and the main board can be directly connected. Accordingly, the size and thickness of the flexible circuit board for transmitting the signal sensed through the fingerprint recognition module to the main board may be reduced.
이에 따라, 실시예에 따른 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스는 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.Accordingly, the flexible circuit board for a chip on film, the chip package including the same, and the electronic device including the same according to the embodiment may expand the space of other components and/or the space of the battery.
또한, 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다. In addition, since the connection of a plurality of printed circuit boards is not required, the convenience of the process and the reliability of the electrical connection may be improved.
이에 따라, 실시예에 따른 지문 인식 모듈 및 이를 포함하는 전자 디바이스는 고해상도의 디스플레이부 가지는 전자디바이스에 적합할 수 있다.Accordingly, the fingerprint recognition module and the electronic device including the same according to the embodiment may be suitable for an electronic device having a high-resolution display unit.
또한, 본 발명에 따른 실시 예에 의하면, 제 1 칩과 제 2 칩의 주변에 사이드 몰딩부를 추가함으로써, 침습이나 충격으로부터 상기 제 1 칩과 제 2 칩을 보호할 수 있으며, 이에 따른 동작 신뢰성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, by adding a side molding part around the first chip and the second chip, the first chip and the second chip can be protected from invasion or impact, and thus the operation reliability is improved. can be improved
또한, 본 발명에 따른 실시 예에 의하면, 벤딩 라인을 중심으로, 제 1 칩 및 제 2 칩까지의 각각의 거리가 최소 1.6mm가 되도록 한다. 따라서, 지문 인식 모듈의 벤딩 시에, 벤딩 외력에 의한 본딩부의 크랙을 방지할 수 있다.In addition, according to the embodiment of the present invention, each distance from the bending line to the first chip and the second chip is set to be at least 1.6 mm. Accordingly, when the fingerprint recognition module is bent, cracks in the bonding portion due to the bending external force can be prevented.
또한, 본 발명에 따른 실시 예에 의하면, 제 2 칩과 제 3 칩 사이의 거리를 최대한 가깝게 하면서, 최소 1.0mm 이상이 되도록 한다. 따라서, 상기 제 2 칩과 제 3 칩의 거리가 멀어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 상기 제 2 칩과 제 3 칩의 거리가 상기 1.0mm보다 가까워짐에 따라 발생하는 제 3 칩의 위치 틀어짐 현상을 방지할 수 있다.In addition, according to the embodiment of the present invention, the distance between the second chip and the third chip is made as close as possible to be at least 1.0 mm or more. Accordingly, it is possible to minimize signal loss that occurs as the distance between the second chip and the third chip increases. In addition, it is possible to prevent a position shift of the third chip that occurs as the distance between the second chip and the third chip becomes closer than 1.0 mm.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈을 구성하는 연성 회로 기판이 벤딩 구조를 가지도록 한다. 이에 따라, 상기 지문 인식 모듈이 가지는 전체 길이를 감소할 수 있다.In addition, according to an embodiment of the present invention, the flexible circuit board constituting the fingerprint recognition module has a bending structure. Accordingly, the overall length of the fingerprint recognition module may be reduced.
또한, 본 발명에 따른 실시 예에서는 제 1 칩(C1)이 배치되는 이너 리드 패턴부 상에, 상기 이너 리드 패턴부의 두께 방향으로 함몰된 복수의 홈을 형성한다. 상기 홈은, 상기 이너 리드 패턴부 상에 상기 제 1 칩(C1)의 실장을 위해 형성되는 접속부에 의해 채워지게 된다. 즉, 상기 접속부는 상기 제 1 칩(C1)의 실장 과정에서, 진동 공간에 해당하는 유효부 내로 침투할 수 있다. 따라서, 본 발명에서는 상기 침투하는 접속부의 일부가 상기 홈 내를 채울 수 있도록 한다. 이에 따르면, 상기 접속부가 상기 유효부 내로 침투함에 따라 발생하는 동작 신뢰성 문제를 해결할 수 있다.In addition, in the exemplary embodiment of the present invention, a plurality of grooves recessed in a thickness direction of the inner lead pattern portion are formed on the inner lead pattern portion in which the first chip C1 is disposed. The groove is filled by a connection part formed for mounting the first chip C1 on the inner lead pattern part. That is, the connection part may penetrate into the effective part corresponding to the vibration space during the mounting process of the first chip C1 . Accordingly, in the present invention, a portion of the penetrating connection portion may fill the groove. Accordingly, it is possible to solve the operation reliability problem that occurs as the connection part penetrates into the effective part.
또한, 본 발명에 따른 실시 예에서는, 제 1 칩과 제 2 칩의 사이 영역과 마주보는 기판의 하면, 제 2 칩이 실장 영역과 마주보는 기판의 하면, 메인보드와 연결되는 아우터 리드 패턴부와 마주보는 기판의 하면 상에 그라운드 패턴을 형성한다. 이에 따라, 본 발명에 따른 실시 예에 의하면, 상기 제 1 칩과 제 2 칩 사이 영역에서 발생하는 전자 방해 잡음을 차폐할 수 있다. 또한, 본 발명에 따른 실시 예에의하면 상기 제 2 칩에서 발생하는 전자 방해 잡음을 차폐할 수 있다. 또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈과 메인 보드 사이에서 발생하는 전자 방해 잡음을 차폐할 수 있다. 한편, 상기 그라운드 패턴은 메쉬 형상을 가진다. 이에 따라, 본 발명의 실시 예에 의하면, 그라운드 패턴에서의 선저항(linear resistance)을 증가를 최소화할 수 있으며, 이의 도금 시에 발생하는 다른 전도성 패턴의 선폭의 증가를 최소화할 수 있다.In addition, in the embodiment according to the present invention, the lower surface of the substrate facing the region between the first chip and the second chip, the lower surface of the substrate facing the mounting region of the second chip, the outer lead pattern portion connected to the main board, A ground pattern is formed on the lower surface of the opposite substrate. Accordingly, according to the embodiment of the present invention, electromagnetic interference noise generated in the region between the first chip and the second chip can be shielded. In addition, according to an embodiment of the present invention, electromagnetic interference noise generated from the second chip can be shielded. In addition, according to an embodiment of the present invention, electromagnetic interference noise generated between the fingerprint recognition module and the main board can be shielded. Meanwhile, the ground pattern has a mesh shape. Accordingly, according to an embodiment of the present invention, an increase in linear resistance in the ground pattern can be minimized, and an increase in the line width of other conductive patterns occurring during plating thereof can be minimized.
또한, 본 발명에 따른 실시 예에서는, 기판, 전도성 패턴부, 보호층 및 접착층 상에 상기 제 1 칩의 진동 공간과 연통하는 가스 배출구를 형성한다. 이에 따라, 본 발명에 따른 실시 예에 의하면, 상기 진동 공간 내에 존재하는 가스에 의해 기판이 팽창하는 문제나, 동작 신뢰성이 저하되는 문제를 해결할 수 있다.In addition, in the embodiment according to the present invention, a gas outlet communicating with the vibration space of the first chip is formed on the substrate, the conductive pattern part, the protective layer, and the adhesive layer. Accordingly, according to the embodiment of the present invention, it is possible to solve a problem in which the substrate expands due to the gas existing in the vibration space or a problem in which operation reliability is deteriorated.
실시 예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 양면에 미세한 피치의 전도성 패턴부를 구현할 수 있어, 고해상도의 디스플레이부를 가지는 전자 디바이스에 적합할 수 있다. The
또한, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 플렉서블 하며, 크기가 작고, 두께가 얇기 때문에, 다양한 전자 디바이스에 사용될 수 있다.In addition, the
예를 들어, 도 11을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 베젤을 축소할 수 있으므로, 에지 디스플레이에 사용될 수 있다.For example, referring to FIG. 11 , the
예를 들어, 도 12를 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 휘어지는 플렉서블(flexible) 전자 디바이스에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.For example, referring to FIG. 12 , the
예를 들어, 도 13을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 폴더블 디스플레이 장치가 적용되는 다양한 전자 디바이스에 적용될 수 있다. 도 13a 내지 도 13c를 참조하면, 폴더블 디스플레이 장치는 폴더블 커버 윈도우가 접힐 수 있다. 폴더블 디스플레이 장치는 다양한 휴대용 전자제품에 포함될 수 있다. 자세하게, 폴더블 디스플레이 장치는 이동식 단말기(휴대폰), 노트북(휴대용 컴퓨터) 등에 포함될 수 있다. 이에 따라, 휴대용 전자제품의 디스플레이 영역은 크게 하면서도, 보관이나 이동시에는 장치의 크기를 줄일 수 있어, 휴대성을 높일 수 있다. 따라서, 휴대용 전자제품 사용자의 편의를 향상시킬 수 있다. 그러나, 실시 예가 이에 제한되는 것은 아니고, 폴더블 디스플레이 장치는 다양한 전자 제품에 사용될 수 있음은 물론이다.For example, referring to FIG. 13 , the
도 13a를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 하나의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 C형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 가까이 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 마주보며 배치될 수 있다.Referring to FIG. 13A , the foldable display may include one folded area in the screen area. For example, the foldable display device may have a C-shape in a folded form. That is, in the foldable display device, one end and the other end opposite to the one end may be superimposed on each other. In this case, the one end and the other end may be disposed close to each other. For example, the one end and the other end may be disposed to face each other.
도 13b를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 G형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 대응되는 방향으로 접힘에 따라, 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.Referring to FIG. 13B , the foldable display device may include two folded areas in the screen area. For example, the foldable display device may have a G-shape in a folded form. That is, as one end and the other end opposite to the one end are folded in a direction corresponding to each other, the foldable display device may be superimposed on each other. In this case, the one end and the other end may be disposed to be spaced apart from each other. For example, the one end and the other end may be disposed parallel to each other.
도 13c를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 S형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 다른 방향으로 접힐 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.Referring to FIG. 13C , the foldable display device may include two foldable areas in the screen area. For example, the foldable display device may have an S-shape in a folded form. That is, one end of the foldable display device and the other end opposite to the one end may be folded in different directions. In this case, the one end and the other end may be disposed to be spaced apart from each other. For example, the one end and the other end may be disposed parallel to each other.
또한, 도면에는 도시하지 않았으나, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 롤러블 디스플레이에 적용될 수 있음은 물론이다.In addition, although not shown in the drawings, the
도 14를 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)을 포함하는 전자 디바이스는 슬림화, 소형화 또는 경량화될 수 있다.Referring to FIG. 14 , a
도 15를 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있다. Referring to FIG. 15 , the
그러나, 실시 예가 이에 한정되는 것은 아니고, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 평판 또는 곡선 형상의 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있음은 물론이다.However, the embodiment is not limited thereto, and the
상술한 실시 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, etc. described in the above-described embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by a person skilled in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.
또한, 이상에서 실시 예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the embodiments have been described above, these are merely examples and do not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are exemplified above in the range that does not depart from the essential characteristics of the present embodiment. It can be seen that various modifications and applications that have not been made are possible. For example, each component specifically shown in the embodiments may be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
10: 제 1 인쇄회로기판
20: 제 2 인쇄회로기판
C1: 제 1 칩
C2: 제 2 칩
30: 디스플레이 패널
40: 메인보드
50: 접착층
60: 배터리
100: 지문 인식 모듈
110: 기판
120: 배선 패턴층
130: 도금층
140: 보호층
CP: 전도성 패턴부
PP: 보호부
OA1, OA2, OA3,OA4, OA5: 오픈 영역
V1, V2, V3: 비아홀
OP: 아우터 리드 패턴부
I1, I2, I3, I4, I5, I6: 이너 리드 패턴부
150: 제 1 접속부
160: 제 2 접속부
170: 제 3 접속부
180: 접착층10: first printed circuit board
20: second printed circuit board
C1: first chip
C2: second chip
30: display panel
40: motherboard
50: adhesive layer
60: battery
100: fingerprint recognition module
110: substrate
120: wiring pattern layer
130: plating layer
140: protective layer
CP: conductive pattern part
PP: protection
OA1, OA2, OA3, OA4, OA5: open area
V1, V2, V3: via hole
OP: outer lead pattern part
I1, I2, I3, I4, I5, I6: Inner lead pattern part
150: first connection part
160: second connection part
170: third connection part
180: adhesive layer
Claims (15)
상기 기판 상에 부분적으로 배치되는 전도성 패턴부;
상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층;
상기 보호층의 제 1 오픈 영역을 통해 노출된 제 1 전도성 패턴부 위에 배치되는 제 1 접속부;
상기 보호층의 제 2 오픈 영역을 통해 노출된 제 2 전도성 패턴부 위에 배치되는 제 2 접속부;
상기 제 1 접속부 위에 배치되는 제 1 칩; 및
상기 제 2 접속부 위에 배치되는 제 2 칩을 포함하고,
상기 제 1 칩은, 지문 인식 센서이고,
상기 제 2 칩은, 주문형 집적 회로이며,
상기 기판의 상면 중 상기 전도성 패턴부가 배치되지 않은 상면 영역과 상기 제 1 칩 사이에는,
상기 제 1 칩의 진동 공간이 형성되며,
상기 제 1 전도성 패턴부는,
상면에서 하면 방향으로 일정 깊이 함몰되고, 상호 일정 간격 이격되며, 상기 제 1 접속부가 배치되는 복수의 홈을 포함하고,
상기 제 1 전도성 패턴부의 상면은,
중앙을 중심으로 상기 진동 공간을 향하는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하고,
상기 제 1 영역에서의 상기 복수의 홈에 의한 제 1 개구율은,
상기 제 2 영역에서의 상기 복수의 홈에 의한 제 2 개구율보다 큰
지문 인식 모듈.Board;
a conductive pattern part partially disposed on the substrate;
a protective layer partially disposed on an area on the conductive pattern part;
a first connection part disposed on the first conductive pattern part exposed through the first open region of the protective layer;
a second connection part disposed on the second conductive pattern part exposed through the second open region of the protective layer;
a first chip disposed over the first connection portion; and
a second chip disposed over the second connector;
The first chip is a fingerprint recognition sensor,
The second chip is an application specific integrated circuit,
Between an upper surface area of the upper surface of the substrate where the conductive pattern part is not disposed and the first chip,
A vibration space of the first chip is formed,
The first conductive pattern portion,
It includes a plurality of grooves recessed by a predetermined depth in the direction from the upper surface to the lower surface, spaced apart from each other by a predetermined interval, and in which the first connection part is disposed,
The upper surface of the first conductive pattern portion,
a first region facing the vibration space with respect to the center, and a second region excluding the first region,
A first opening ratio by the plurality of grooves in the first region is,
greater than a second opening ratio by the plurality of grooves in the second region
fingerprint recognition module.
상기 복수의 홈 사이의 간격은,
상기 진동 공간을 향하는 방향으로 갈수록 감소하는
지문 인식 모듈.The method of claim 1,
The interval between the plurality of grooves,
decreasing toward the direction toward the vibration space.
fingerprint recognition module.
상기 복수의 홈의 폭은,
상기 진동 공간을 향하는 방향으로 갈수록 증가하는
지문 인식 모듈.The method of claim 1,
The width of the plurality of grooves,
increasing in the direction toward the vibration space.
fingerprint recognition module.
상기 기판은,
일단에 위치하는 제 1 비절곡 영역과,
상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과,
상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고,
상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고,
상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하며,
상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은,
3.2㎛ 이상의 간격을 가지는
지문 인식 모듈.The method of claim 1,
The substrate is
A first non-bending area located at one end,
a second non-bending region located at the other end opposite to the one end;
a bent region positioned between the first and second non-bending regions;
the first open area is located on the first non-bending area;
The second open area is located on the second non-bending area,
an area between the first open area and the second open area,
having a gap of 3.2 μm or more
fingerprint recognition module.
상기 전도성 패턴부는,
상기 기판의 상면에 배치되고, 상기 제 1 및 2 전도성 패턴부를 포함하는 상부 전도성 패턴부와,
상기 기판의 하면에 배치되는 하부 전도성 패턴부와,
상기 기판을 관통하며, 상기 상부 전도성 패턴부와 상기 하부 전도성 패턴부 사이를 연결하는 비아 홀을 포함하며,
상기 보호층은,
상기 상부 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 상부 보호층과,
상기 하부 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 하부 보호층을 포함하고,
상기 상부 및 하부 전도성 패턴부 각각은,
상기 기판 상에 배치되는 배선 패턴층과,
상기 배선 패턴층 상에 배치되며 주석을 포함하는 제 1 도금층과,
상기 제 1 도금층 상에 배치되며, 주석을 포함하는 제 2 도금층을 포함하는
지문 인식 모듈.5. The method of claim 4,
The conductive pattern part,
an upper conductive pattern portion disposed on the upper surface of the substrate and including the first and second conductive pattern portions;
a lower conductive pattern portion disposed on the lower surface of the substrate;
and a via hole passing through the substrate and connecting between the upper conductive pattern part and the lower conductive pattern part,
The protective layer is
an upper protective layer partially disposed on an area on the upper conductive pattern part;
and a lower protective layer partially disposed on an area on the lower conductive pattern part;
Each of the upper and lower conductive pattern parts,
a wiring pattern layer disposed on the substrate;
a first plating layer disposed on the wiring pattern layer and including tin;
It is disposed on the first plating layer, comprising a second plating layer containing tin
fingerprint recognition module.
상기 진동 공간과 연통하며, 상기 기판, 상기 하부 전도성 패턴부 및 상기 하부 보호층을 관통하는 적어도 하나의 제 1 통공을 더 포함하는
지문 인식 모듈.6. The method of claim 5,
Further comprising at least one first through hole communicating with the vibration space and penetrating the substrate, the lower conductive pattern part, and the lower protective layer
fingerprint recognition module.
상기 제 1 비절곡 영역은,
상기 제 2 비절곡 영역과 마주보며 배치되고,
상기 제 1 및 2 비절곡 영역 사이에 배치되는 접착층을 더 포함하며,
상기 접착층에는,
상기 제 1 통공과 연통하며, 상기 접착층의 단부로 연장되는 적어도 하나의 제 2 통공이 형성된
지문 인식 모듈.7. The method of claim 6,
The first non-bending region,
disposed to face the second non-bending area,
Further comprising an adhesive layer disposed between the first and second non-bending regions,
In the adhesive layer,
At least one second through-hole communicating with the first through-hole and extending to an end of the adhesive layer is formed
fingerprint recognition module.
상기 보호층의 제 3 오픈 영역을 통해 노출된 제 3 전도성 패턴부 위에 배치되는 적어도 하나의 제 3 칩을 더 포함하며,
상기 적어도 하나의 제 3 칩은,
다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함하는
지문 인식 모듈.The method of claim 1,
Further comprising at least one third chip disposed on the third conductive pattern portion exposed through the third open region of the protective layer,
the at least one third chip,
a diode chip, an MLCC chip, a BGA chip, and at least one of a chip capacitor.
fingerprint recognition module.
상기 하부 전도성 패턴부는,
상기 절곡 영역 상에 배치되며, 메쉬 패턴 형상을 가지는 제 1 그라운드 패턴을 포함하는
지문 인식 모듈.6. The method of claim 5,
The lower conductive pattern part,
It is disposed on the bent area and includes a first ground pattern having a mesh pattern shape.
fingerprint recognition module.
상기 하부 전도성 패턴부는,
상기 제 2 칩과 수직으로 중첩된 영역 상에 배치되며, 메쉬 패턴 형상을 가지는 제 2 그라운드 패턴을 포함하는
지문 인식 모듈.10. The method of claim 9,
The lower conductive pattern part,
and a second ground pattern disposed on an area vertically overlapping with the second chip and having a mesh pattern shape.
fingerprint recognition module.
상기 상부 전도성 패턴부는,
상기 제 2 비절곡 영역 상에 위치하고, 상기 보호층의 제 4 오픈 영역을 통해 노출되어 메인 보드와 연결되는 아우터 리드 패턴부를 더 포함하며,
상기 하부 전도성 패턴부는,
상기 아우터 리드 패턴부와 수직으로 중첩되는 영역에 배치되며, 메쉬 패턴 형상을 가지는 제 3 그라운드 패턴을 포함하는
지문 인식 모듈.11. The method of claim 10,
The upper conductive pattern part,
It is positioned on the second non-bending region, and further includes an outer lead pattern part exposed through a fourth open region of the protective layer and connected to the main board,
The lower conductive pattern part,
It is disposed in an area that is vertically overlapped with the outer lead pattern part, and includes a third ground pattern having a mesh pattern shape.
fingerprint recognition module.
상기 제 1 칩의 주위를 둘러싸며 배치되는 사이드 몰딩부를 더 포함하고,
상기 사이드 몰딩부는,
상기 진동 공간을 제외한 상기 제 1 칩과 상기 기판 사이에 존재하는 공간의 주위를 둘러싸는
지문 인식 모듈.The method of claim 1,
Further comprising a side molding portion disposed to surround the periphery of the first chip,
The side molding part,
Surrounding the periphery of the space existing between the first chip and the substrate excluding the vibration space
fingerprint recognition module.
상기 진동 공간 내의 상기 기판 상에 배치되며, 상기 제 1 전도성 패턴부와 인접한 영역에 위치한 댐 패턴을 더 포함하며,
상기 댐 패턴의 높이는,
상기 제 1 전도성 패턴부의 높이보다 높은
지문 인식 모듈.The method of claim 1,
It is disposed on the substrate in the vibration space and further comprises a dam pattern located in an area adjacent to the first conductive pattern part,
The height of the dam pattern,
higher than the height of the first conductive pattern part
fingerprint recognition module.
상기 기판 상에 부분적으로 배치되는 전도성 패턴부;
상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호층;
상기 보호층의 제1 오픈 영역을 통해 노출된 제 1 전도성 패턴부 위에 배치되는 제 1 칩; 및
상기 보호층의 제 2 오픈 영역을 통해 노출된 제 2 전도성 패턴부 위에 배치되는 제 2 칩을 포함하고,
상기 제 1 칩은, 지문 인식 센서이고,
상기 제 2 칩은, 주문형 집적 회로이며,
상기 기판은,
일단에 위치하는 제 1 비절곡 영역과,
상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과,
상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고,
상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고,
상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하고,
상기 제 1 오픈 영역과 상기 제 2 오픈 영역의 사이 영역은, 3.2㎛ 이상의 간격을 가지며,
상기 기판의 상면 중 상기 전도성 패턴부가 배치되지 않은 상면 영역과 상기 제 1 칩 사이에는,
상기 제 1 칩의 진동 공간이 형성되며,
상기 제 1 전도성 패턴부는,
상면에서 하면 방향으로 일정 깊이 함몰되고, 상호 일정 간격 이격된 복수의 홈을 포함하고,
상기 제 1 전도성 패턴부의 상면은,
중앙을 중심으로 상기 진동 공간을 향하는 방향에 위치한 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하고,
상기 제 1 영역에서의 상기 복수의 홈에 의한 제 1 개구율은,
상기 제 2 영역에서의 상기 복수의 홈에 의한 제 2 개구율보다 큰 지문 인식 모듈;
상기 제 1 칩 상에 부착되는 디스플레이부; 및
상기 지문 인식 모듈의 상기 제 2 비절곡 영역 상에 위치한 상기 전도성 패턴부와 연결되는 메인 보드를 포함하는
전자 디바이스.Board;
a conductive pattern part partially disposed on the substrate;
a protective layer partially disposed on an area on the conductive pattern part;
a first chip disposed on the first conductive pattern portion exposed through the first open region of the protective layer; and
a second chip disposed on the second conductive pattern portion exposed through the second open region of the protective layer;
The first chip is a fingerprint recognition sensor,
The second chip is an application specific integrated circuit,
The substrate is
A first non-bending area located at one end,
a second non-bending region located at the other end opposite to the one end;
a bent region positioned between the first and second non-bending regions;
the first open area is located on the first non-bending area;
the second open area is located on the second non-bending area,
A region between the first open region and the second open region has a distance of 3.2 μm or more,
Between an upper surface area of the upper surface of the substrate where the conductive pattern part is not disposed and the first chip,
A vibration space of the first chip is formed,
The first conductive pattern portion,
It includes a plurality of grooves recessed to a certain depth in the direction from the upper surface to the lower surface and spaced apart from each other by a predetermined interval,
The upper surface of the first conductive pattern portion,
A first region located in a direction toward the vibration space with respect to the center and a second region excluding the first region,
A first opening ratio by the plurality of grooves in the first region is,
a fingerprint recognition module greater than a second aperture ratio by the plurality of grooves in the second area;
a display unit attached to the first chip; and
and a main board connected to the conductive pattern part located on the second non-bending area of the fingerprint recognition module.
electronic device.
상기 디스플레이부는,
디스플레이 패널; 및
상기 디스플레이 패널 상에 위치하는 커버 윈도우를 포함하며,
상기 제 1 칩은 상기 디스플레이 패널의 하면 또는 상기 커버 윈도우 하면에 부착되는
전자 디바이스.15. The method of claim 14,
The display unit,
display panel; and
and a cover window positioned on the display panel,
The first chip is attached to a lower surface of the display panel or a lower surface of the cover window.
electronic device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180003696A KR102430864B1 (en) | 2018-01-11 | 2018-01-11 | Fingerprint sensing module and lectronic device comprising the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180003696A KR102430864B1 (en) | 2018-01-11 | 2018-01-11 | Fingerprint sensing module and lectronic device comprising the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190085619A KR20190085619A (en) | 2019-07-19 |
| KR102430864B1 true KR102430864B1 (en) | 2022-08-09 |
Family
ID=67512052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180003696A Active KR102430864B1 (en) | 2018-01-11 | 2018-01-11 | Fingerprint sensing module and lectronic device comprising the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102430864B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102761479B1 (en) * | 2019-12-02 | 2025-02-04 | 엘지이노텍 주식회사 | Fingerprint sensing module and ectronic device comprising the same |
| KR102778739B1 (en) * | 2020-01-17 | 2025-03-12 | 삼성디스플레이 주식회사 | Display device and portable terminal |
| CN114096054B (en) * | 2021-11-24 | 2024-08-06 | 京东方科技集团股份有限公司 | Flexible circuit board assembly, manufacturing method thereof and display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101548816B1 (en) | 2013-11-11 | 2015-08-31 | 삼성전기주식회사 | Printed circuit board and method of manufacturing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269605A (en) * | 2005-03-23 | 2006-10-05 | Shinko Electric Ind Co Ltd | Flexible circuit board and manufacturing method thereof |
| KR20120079742A (en) * | 2011-01-05 | 2012-07-13 | 삼성전자주식회사 | Folded stacked package and method for manufacturing the same |
| KR101942918B1 (en) * | 2012-05-03 | 2019-01-28 | 삼성전자주식회사 | Chip-on-film package and device assembly |
-
2018
- 2018-01-11 KR KR1020180003696A patent/KR102430864B1/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101548816B1 (en) | 2013-11-11 | 2015-08-31 | 삼성전기주식회사 | Printed circuit board and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190085619A (en) | 2019-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102438206B1 (en) | Fingerprint recognition module and electronic device including same | |
| KR102665438B1 (en) | Flexible circuit board, cof module and electronic device comprising the same | |
| KR102641104B1 (en) | Flexible circuit board and chip pakage comprising the same, and electronic device comprising the same | |
| KR102679250B1 (en) | Flexible circuit board and chip pakage comprising the same, and electronic device comprising the same | |
| CN110637506B (en) | Flexible circuit board for all-in-one chip on film, chip package comprising flexible circuit board and electronic device comprising chip package | |
| KR102430863B1 (en) | Flexible circuit board for all in one chip on film and chip pakage comprising the same, and electronic device comprising the same | |
| KR102430864B1 (en) | Fingerprint sensing module and lectronic device comprising the same | |
| KR102438205B1 (en) | Flexible circuit board for all in one chip on film and chip pakage comprising the same, and electronic device comprising the same | |
| KR102568983B1 (en) | Fingerprint sensing module and lectronic device comprising the same | |
| KR102374299B1 (en) | Flexible circuit board for all in one chip on film and chip pakage comprising the same, and electronic device comprising the same | |
| KR102395435B1 (en) | Fingerprint sensing module and lectronic device comprising the same | |
| US12300676B2 (en) | Fingerprint recognition module and electronic device comprising same | |
| KR101753692B1 (en) | Flexible printed circuit boards, electronic device including the same and method for manufacturing flexible printed circuit boards | |
| KR20100048528A (en) | Touch input device | |
| KR20240172391A (en) | Antenna package and image display device including the same | |
| KR20220081587A (en) | Fingerprint sensing substrate, fingerprint sensing module and display device comprising the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20180111 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20201006 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20180111 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20211213 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20220531 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20220804 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20220805 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration |