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KR102426595B1 - 액정 표시 장치 - Google Patents

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KR102426595B1
KR102426595B1 KR1020170140117A KR20170140117A KR102426595B1 KR 102426595 B1 KR102426595 B1 KR 102426595B1 KR 1020170140117 A KR1020170140117 A KR 1020170140117A KR 20170140117 A KR20170140117 A KR 20170140117A KR 102426595 B1 KR102426595 B1 KR 102426595B1
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KR
South Korea
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disposed
electrode
pixel
extending
pixel electrode
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KR1020170140117A
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KR20190047164A (ko
Inventor
심준보
김연태
박도영
이세현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to EP18190847.6A priority patent/EP3477370B1/en
Priority to CN201811073118.1A priority patent/CN109709726B/zh
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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 제1 기판; 제1 기판 상에 배치되는 제어 전극, 제어 전극 상에 배치되는 일 전극 및 제어 전극 상에 배치되되 상기 일 전극과 이격되는 타 전극을 포함하는 스위칭 소자; 스위칭 소자의 타 전극의 적어도 일부를 노출시키는 컨택홀; 스위칭 소자의 타 전극 상에 배치되며, 컨택홀을 통해 노출된 스위칭 소자의 타 전극의 적어도 일부와 중첩되는 컨택부 및 컨택부와 전기적으로 연결되는 몸체부를 포함하는 화소 전극; 및 화소 전극 상에 배치되며, 상기 컨택홀과 적어도 일부가 중첩되는 컬럼 스페이서를 포함하고, 몸체부는, 제1 방향으로 연장되는 줄기부 및 줄기부와 상기 컨택부 사이에 배치되어 줄기부와 연결되고 제1 방향과 교차되는 제2 방향으로 연장되는 에지부를 포함하고, 컬럼 스페이서는 에지부와 평면 상에서 제1 이격 거리를 갖는다.

Description

액정 표시 장치 {LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
본 발명이 해결하고자 하는 과제는, 크랙 발생을 방지할 수 있는 액정 표시 장치를 제공한다.
또한, 외광에 의한 반사율 저감 및 명암비를 향상시킬 수 있는 액정 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 기판; 상기 제1 기판 상에 배치되는 도전성 전극; 상기 도전성 전극의 적어도 일부를 노출시키는 컨택홀; 상기 도전성 전극 상에 배치되며, 상기 컨택홀을 통해 노출된 도전성 전극의 적어도 일부와 중첩되는 컨택부 및 상기 컨택부와 전기적으로 연결되는 몸체부를 포함하는 화소 전극; 및 상기 화소 전극 상에 배치되며, 상기 컨택홀과 적어도 일부가 중첩되는 컬럼 스페이서를 포함하고, 상기 몸체부는, 제1 방향으로 연장되는 줄기부 및 상기 줄기부와 상기 컨택부 사이에 배치되어 상기 줄기부와 연결되고 상기 제1 방향과 교차되는 제2 방향으로 연장되는 에지부를 포함하고, 상기 컬럼 스페이서는 상기 에지부와 평면 상에서 제1 이격 거리를 갖도록 배치된다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는 비화소 영역 및 상기 비화소 영역의 주변에 배치되는 화소 영역이 정의되는 화소부; 및 상기 비화소 영역에 배치되는 컨택홀과 중첩되는 컬럼 스페이서를 포함하고, 상기 화소부는, 상기 컨택홀과 적어도 일부가 중첩되는 컨택부 및 상기 화소 영역에 배치되며 상기 컨택부와 전기적으로 연결되는 몸체부를 갖는 화소 전극을 포함하고, 상기 몸체부는, 상기 화소 영역에 배치되며 제1 방향으로 연장되는 줄기부 및 상기 줄기부와 연결되며 상기 제1 방향과 교차되는 제2 방향으로 연장되는 에지부를 포함하고, 상기 컬럼 스페이서는 상기 에지부와 평면 상에서 이격된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 화소 전극에 크랙이 발생되는 것을 방지할 수 있다.
또한, 외광에 의한 반사율을 저감시킬 수 있으며, 명암비를 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치에 포함되는 제1 내지 제4 화소부를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시한 A 영역에 배치되는 제1 내지 제4 화소부를 보다 상세히 나타낸 레이아웃도이다.
도 3은 도 2에 도시한 제1 화소부(PX1)를 보다 상세히 나타낸 레이아웃도이다.
도 4는 도 3에 도시한 I1-I1'선을 따라 자른 단면도이다.
도 5는 도 3에 도시한 I2-I2'선을 따라 자른 단면도이다.
도 6은 도 3에 도시한 제1 화소부에 포함되는 게이트 도전체를 나타낸 도면이다.
도 7은 도 3에 도시한 제1 화소부에 포함되는 데이터 도전체를 나타낸 도면이다.
도 8은 도 3에 도시한 제1 화소부에 포함되는 투명 도전체를 나타낸 도면이다.
도 9는 도 3에 도시한 블랙 컬럼 스페이서와 제1 화소 전극을 함께 도시한 도면이다.
도 10은 본 발명의 일 실시예에 따른 명암비 향상을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 반사율 저감을 설명하기 위한 도면이다.
도 12는 비교 예에 따른 액정 표시 장치에 있어서, 크랙 발생을 나타낸 도면이다.
도 13은 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 크랙이 발생되지 않은 것을 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 제1 화소부를 나타낸 레이아웃도이다.
도 15는 도 14에 도시한 II1-II1'선을 따라 자른 단면도이다.
도 16은 도 14에 도시한 II2-II2'선을 따라 자른 단면도이다.
도 17은 도 3에 도시한 제1 화소 전극의 다른 실시예를 나타낸 도면이다.
도 18 및 도 19는 도 3에 도시한 에지 가지부의 다른 실시예를 나타낸 도면이다.
도 20은 본 발명의 다른 실시예에 따른 액정 표시 장치를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "위(on)", "상(on)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여질 수 있다. 또한 도면을 기준으로 다른 소자의 "좌측"에 위치하는 것으로 기술된 소자는 시점에 따라 다른 소자의 "우측"에 위치할 수도 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시부(110), 스캔 구동부(120), 데이터 구동부(130) 및 타이밍 제어부(140)를 포함할 수 있다.
표시부(110)는 화상을 표시하는 영역으로 정의된다. 표시부(110)는 제1 방향(d1)으로 연장되는 제1 내지 제n 스캔 라인(SL1 내지 SLn, n은 2 이상의 자연수)을 통해 스캔 구동부(120)와 전기적으로 연결될 수 있다. 또한, 표시부(110)는 제2 방향(d2)으로 연장되는 제1 내지 제m 데이터 라인(DL1 내지 DLm, m은 2 이상의 자연수)을 통해 데이터 구동부(130)와 전기적으로 연결될 수 있다. 제1 방향(d1)은 제2 방향(d2)과 일 실시예로 교차될 수 있다. 도 1을 기준으로, 제1 방향(d1)을 행 방향으로 제2 방향(d2)을 열 방향으로 예시한다.
표시부(110)에는 제1 내지 제4 화소부(PX1 내지 PX4)를 포함하는 복수의 화소부가 배치된다. 상기 복수의 화소부에 대해서는 제1 내지 제4 화소부(PX1 내지 PX4)를 기준으로, 도 2를 참조하여 보다 상세히 설명하기로 한다.
스캔 구동부(120)는 타이밍 제어부(140)로부터 제공받은 제1 제어 신호(CONT1)를 기초로, 복수의 스캔 신호(S1 내지 Sn)를 생성할 수 있다. 스캔 구동부(120)는 생성된 복수의 스캔 신호(S1 내지 Sn)를 복수의 스캔 라인(SL1 내지 SL1)을 통해 표시부(110)에 제공할 수 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 제2 제어 신호(CONT2) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(130)는 제2 제어 신호(CONT2) 및 영상 데이터(DATA)를 기초로, 복수의 데이터 신호(D1 내지 Dm)를 생성할 수 있다. 데이터 구동부(130)는 생성된 복수의 데이터 신호(D1 내지 Dm)를 복수의 데이터 라인(DL1 내지 DLm)을 통해 표시부(110)에 제공할 수 있다. 데이터 구동부(130)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부 등을 포함할 수 있다.
타이밍 제어부(140)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 입력받을 수 있다. 타이밍 제어부(140)는 영상 신호(RGB) 및 제어 신호(CS)를 표시부(110)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 여기서, 영상 신호(RGB)는 표시부(110)에 제공될 복수의 계조 데이터를 포함할 수 있다. 또한, 제어 신호(CS)는 일 실시예로, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호 등을 포함할 수 있다. 수평 동기 신호는 표시부(110)의 한 라인을 표시하는데 걸리는 시간을 나타낸다. 수직 동기 신호는 한 프레임(frame)의 영상을 표시하는데 걸리는 시간을 나타낸다. 메인 클럭 신호는 타이밍 제어부(140)가 스캔 구동부(120) 및 데이터 구동부(130) 각각과 동기되어, 각종 신호 생성을 위한 기준이 되는 신호이다.
이하, A 영역에 배치되는 제1 내지 제4 화소부(PX1 내지 PX4)에 대해 도 2를 참조하여 보다 상세히 설명하기로 한다.
도 2는 도 1에 도시한 A 영역에 배치되는 제1 내지 제4 화소부를 보다 상세히 나타낸 레이아웃도이다.
도 1 및 도 2를 참조하면, 제1 화소부(PX1)는 제1 방향(d1)을 따라 제2 화소부(PX2)와 이웃하게 배치될 수 있으며, 제2 방향(d2)을 따라 제3 화소부(PX3)와 이웃하게 배치될 수 있다. 제3 화소부(PX3)와 제4 화소부(PX4)는 제1 방향(d1)을 따라 서로 이웃하게 배치될 수 있다. 즉, 제1 내지 제4 화소부(PX1 내지 PX4)는 제i 스캔 라인(SLi, i는 1 이상의 자연수), 제i+1 스캔 라인(SLi+1), 제j 데이터 라인(DLj, j는 1 이상의 자연수) 및 제j+1 데이터 라인(DLj+1)에 의해 구획되는 영역에 각각 배치될 수 있다.
제1 화소부(PX1) 및 제2 화소부(PX2)는 일 실시예로, 동일한 색을 표시할 수 있다. 또한, 제3 화소부(PX3) 및 제4 화소부(PX4)는 서로 동일한 색을 표시할 수 있다. 이에 반해, 제1 화소부(PX1) 및 제3 화소부(PX3), 제2 화소부(PX2) 및 제4 화소부(PX4)는 각각 서로 다른 색을 표시할 수 있다. 즉, 본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 방향(d1)을 따라 배치되는 화소부 간에는 서로 동일한 색을 표시할 수 있다. 다만, 제1 내지 제4 화소부(PX1 내지 PX4)의 표시 색은 이에 제한되는 것은 아니며, 화소 전극의 형태 및 다른 구성과의 연결 관계 등에 따라 달라질 수도 있다.
제1 내지 제4 화소부(PX1 내지 PX4)는 각각 제1 내지 제4 화소 전극(PE1 내지 PE4)을 포함할 수 있다. 제1 내지 제4 화소 전극(PE1 내지 PE4)는 각각 제1 방향(d1)을 따라 연장되는 장변 및 제2 방향(d2)을 따라 연장되는 단변을 가질 수 있다. 즉, 제1 내지 제4 화소 전극(PE1 내지 PE4)는 일 실시예로, 가로 화소 구조를 가질 수 있다.
제1 내지 제4 화소 전극(PE1 내지 PE4) 각각은 일부가 블랙 매트릭스(BM1)와 중첩될 수 있다. 또한, 제1 내지 제4 화소 전극(PE1 내지 PE4) 각각은 일부가 제1 내지 제4 컬럼 스페이서(CS1 내지 CS4)와 중첩될 수 있다. 제1 화소 전극(PE1)을 예로 들면, 제1 화소 전극(PE1)의 일부, 보다 상세하게는 제1 몸체부(PE1b, 도 3 참조)는 제1 컬럼 스페이서(CS1)와 중첩되지 않는다. 제1 몸체부(PE1b)는 제1 컬럼 스페이서(CS1)와 소정의 거리 이격되는 것으로도 표현될 수 있다. 한편, 제1 내지 제4 컬럼 스페이서(CS1 내지 CS4)는 각각 제1 내지 제4 컨택홀(CNT1 내지 CNT4)와 중첩될 수 있다.
제1 내지 제4 컬럼 스페이서(CS1 내지 CS4)를 포함하는 복수의 컬럼 스페이서는 상기 블랙 매트릭스(BM1)와 일 실시예로 동일한 물질로 형성될 수 있다. 즉, 상기 복수의 컬럼 스페이서 및 블랙 매트릭스(BM1)는 동일한 공정을 통해 동시에 형성되는 블랙 컬럼 스페이서(BCS, black column spacer)일 수 있다.
이하, 제1 내지 제4 화소부(PX1 내지 PX4)에 포함되는 스위칭 소자 및 화소 전극과, 컬럼 스페이서에 대해, 제1 화소부(PX1)를 기준으로 보다 상세히 설명하기로 한다. 한편, 설명의 편의를 위해, 제1 컬럼 스페이서(CS1) 및 블랙 매트릭스(BM1)를 블랙 컬럼 스페이서(BCS)로 지칭하기로 한다.
도 3은 도 2에 도시한 제1 화소부를 보다 상세히 나타낸 레이아웃도이다. 다만, 도 3에서는 도 2에 도시한 블랙 매트릭스(BM1)를 도면에 도시하지 않기로 한다.
도 3을 참조하면, 제1 화소부(PX1)는 제1 스위칭 소자(TR1) 및 제1 화소 전극(PE1)을 포함할 수 있다. 제1 스위칭 소자(TR1)는 일 실시예로 입력 전극, 출력 전극 및 제어 전극을 갖는 박막 트랜지스터일 수 있다. 이하, 입력 전극을 소스 전극, 출력 전극을 드레인 전극, 제어 전극을 게이트 전극으로 표현하기로 한다.
제1 스위칭 소자(TR1)는 제i 스캔 라인(SLi)과 전기적으로 연결되는 제1 게이트 전극(GE1), 제j 데이터 라인(DLj)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 화소 전극(PE1)과 전기적으로 연결되는 제1 드레인 전극(DE1)을 포함할 수 있다. 여기서, 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다. 제1 스위칭 소자(TR1)는 제i 스캔 라인(SLi)으로부터 제공받은 제i 스캔 신호(Si)를 기초로 스위칭 동작을 수행하여, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 제1 화소 전극(PE1)에 제공할 수 있다.
제1 화소 전극(PE1)은 제1 컨택부(PE1a) 및 제1 몸체부(PE1b)를 포함할 수 있다. 또한, 제1 화소 전극(PE1)은 제1 컨택부(PE1a)와 제1 몸체부(PE1b) 사이에 배치되되, 제1 컨택부(PE1a) 및 제1 몸체부(PE1b)를 서로 연결시키는 제1 연결부(PE1c)를 더 포함할 수 있다.
제1 컨택부(PE1a)는 제1 컨택홀(CNT1)에 의해 노출된 제1 드레인 전극(DE1)의 일부와 직접 연결된다. 제1 연결부(PE1c)는 제1 컨택부(PE1c)로부터 연장되어, 제1 몸체부(PE1b) 및 제1 컨택부(PE1c)를 전기적으로 연결시킨다. 제1 몸체부(PE1b)는 후술하는 공통 전극(CE, 도 4 참조)과 중첩되어 전계를 형성함으로써, 복수의 액정 분자(410)의 배향을 제어하여 광을 외부로 투과시킬 수 있다. 다만, 제1 컨택부(PE1a), 제1 몸체부(PE1b) 및 제1 연결부(PE1c)는 편의상 구분된 것으로써, 각 구성의 경계는 도 3에 도시된 것으로 제한되지 않는다. 한편, 본 명세서에서, “제1 구성과 제2 구성이 중첩된다”라고 표현하면, 제1 구성과 제2 구성이 제1 기판(210, 도 4 참조)을 기준으로 수직 방향으로 중첩(overlap)되는 것을 의미한다.
제1 화소부(PX1)는 화소 영역(PA) 및 비화소 영역(NPA)으로 구분될 수 있다. 이하, 상기 화소 영역(PA) 또는 비화소 영역(NPA)과의 관계를 고려하여, 제1 컨택부(PE1a), 제1 몸체부(PE1b) 및 제1 연결부(PE1c)에 대해 보다 상세히 설명하기로 한다.
먼저, 화소 영역(PA)과 비화소 영역(NPA)의 정의에 대해 설명하기로 한다.
제1 화소부(PX1)는 화소 영역(PA) 및 상기 화소 영역(PA)에 인접하게 배치되는 비화소 영역(NPA)으로 구분될 수 있다. 화소 영역(PA)은 실질적으로 영상이 표시되는 영역으로 정의된다. 비화소 영역(NPA)은 화소 영역(PA)의 주변에 배치되되, 영상이 표시되지 않는 영역으로 정의된다. 즉, 비화소 영역(NPA)은 블랙 매트릭스(BM1, 도 2 참조)와 중첩됨에 따라, 외부로 광이 출사되지 않는 영역을 의미한다. 한편, 화소 영역(PA)과 비화소 영역(NPA)의 경계는 도 3에 도시된 것으로 제한되는 것은 아니며, 제1 내지 제4 화소부(PX1 내지 PX4)의 배치 구조 또는 제1 내지 제4 화소부(PX1 내지 PX4) 내에 포함되는 구성들의 배치 등에 따라 달라질 수도 있다.
다음으로, 제1 화소 전극(PE1)의 제1 컨택부(PE1a), 제1 몸체부(PE1b) 및 제1 연결부(PE1c)에 대해, 화소 영역(PA) 및 비화소 영역(NPA)의 정의를 기초로 보다 상세히 설명하기로 한다.
제1 컨택부(PE1a)는 비화소 영역(NPA)에 배치된다. 즉, 제1 컨택부(PE1a)는 제1 화소 전극(PE1) 중 화소 영역(PA)과 중첩되지 않는 부분으로도 정의될 수 있다. 제1 컨택부(PE1a)는 비화소 영역(NPA)에 배치되는 도전성 전극과 직접 연결된다. 즉, 제1 컨택부(PE1a)는 제1 컨택홀(CNT1)을 통해 노출되는 제1 드레인 전극(DE1)의 적어도 일부와 연결될 수 있다.
제1 몸체부(PE1b)는 화소 영역(PA)에 배치된다. 즉, 제1 몸체부(PE1b)는 제1 화소 전극(PE1) 중 비화소 영역(NPA)과 중첩되지 않는 부분으로도 정의될 수 있다. 제1 몸체부(PE1b)는 제1 방향(d1)으로 연장되는 제1 줄기부(PE1b1) 및 제2 방향(d2)으로 연장되며 제1 줄기부(PE1b1)와 교차되는 제2 줄기부(PE1b2)를 포함할 수 있다. 일 실시예로, 제1 줄기부(PE1b1)는 제2 줄기부(PE1b2)와 몸체부(PE1b)의 중심에서 교차될 수 있다. 제1 줄기부(PE1b1) 및 제2 줄기부(PE1b2)는 십자 모양을 형성할 수 있다. 이에 따라, 제1 몸체부(PE1b)는 상기 제1 줄기부(PE1b1) 및 제2 줄기부(PE1b2)에 의해 형성되는 4개의 도메인 영역을 포함할 수 있다.
제1 몸체부(PE1b)는 상기 4개의 도메인 영역에 배치되는 복수의 제1 가지부(PE1b3)를 더 포함할 수 있다. 복수의 제1 가지부(PE1b3)는 제1 줄기부(PE1b1) 및 제2 줄기부(PE1b2) 중 하나로부터 상기 4개의 도메인 영역으로 연장될 수 있다. 복수의 제1 가지부(PE1b3)는 이웃하는 제1 가지부와 이격될 수 있다. 이에 따라, 제1 몸체부(PE1b)는 서로 이격된 복수의 제1 가지부(PE1b3) 사이에서 정의되는 복수의 제1 슬릿부(SLT1)를 더 포함할 수 있다.
제1 몸체부(PE1b)는 제1 에지부(PE1b4) 및 제2 에지부(PE1b5)를 더 포함할 수 있다. 제1 에지부(PE1b4) 및 제2 에지부(PE1b5)는 제2 방향(d2)을 따라 연장될 수 있다. 제1 에지부(PE1b4)는 후술하는 제1 연결부(PE1c) 및 상기 제1 줄기부(PE1b)의 일 측과 연결될 수 있다. 즉, 제1 줄기부(PE1b)는 제1 에지부(PE1b4)로부터 제1 방향(d1)을 따라 연장될 수 있다. 제2 에지부(PE1b5) 는 제1 줄기부(PE1b)의 일 측에 대향되는 타 측과 연결될 수 있다. 제1 에지부(PE1b4) 및 제2 에지부(PE1b5)의 모양 및 배치 위치는 도 3에 도시된 것으로 한정되지는 않는다. 예를 들어, 제1 에지부(PE1b4) 및 제2 에지부(PE1b5)는 제i 스캔 라인(SLi) 또는 제i+1 스캔 라인(도면 미도시)을 따라 연장되도록 배치될 수도 있다.
제1 연결부(PE1c)는 화소 영역(PA) 및 비화소 영역(NPA) 모두와 중첩될 수 있다. 즉, 제1 연결부(PE1c)는 비화소 영역(NPA)에 배치되는 제1 컨택부(PE1a) 및 화소 영역(PA)에 배치되는 제1 몸체부(PE1b) 사이에 배치되어, 상기 제1 컨택부(PE1a) 및 제1 몸체부(PE1b)를 서로 연결시킬 수 있다. 도 3에서는 제1 연결부(PE1c)의 개수가 두 개인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 즉, 제1 연결부(PE1c)의 개수는 하나일 수도 있으며, 또는 두 개 이상일 수도 있다.
한편, 제1 몸체부(PE1b)의 복수의 제1 가지부(PE1b3) 중 적어도 하나는 제1 에지부(PE1b4)와 직접 연결될 수 있다. 도 3을 참조하면, B 영역에서, 복수의 제1 가지부(PE1b3) 중 하나와 제1 에지부(PE1b4)가 직접 연결된다. 상기 제1 가지부를 이하 에지 가지부(PE1b6)로 지칭하기로 한다. 즉, 에지 가지부(PE16b)는 복수의 제1 가지부(PE1b3) 중 제1 에지부(PE1b4)와 직접 연결되는 가지부로 정의된다. 에지 가지부(PE1b6)에 대해서는 후술하기로 한다.
제1 컬럼 스페이서(CS1)는 제1 기판(210, 도 4 참조) 및 제2 기판(310, 도 4 참조) 사이에 배치되어, 제1 기판(210) 및 제2 기판(310) 사이의 셀 갭(cell gap)을 유지할 수 있다. 제1 컬럼 스페이서(CS1)는 제1 컨택홀(CNT1)과 중첩될 수 있다. 제1 컬럼 스페이서(CS1)는 도 3에 도시된 것과 같이, 제1 컨택홀(CNT1)을 완전히 덮도록 형성될 수 있다. 다시 말하면, 제1 컨택홀(CNT1)은 제1 컬럼 스페이서(CS1)와 완전히 중첩될 수 있다.
블랙 매트릭스(BM1)는 화소 영역(PA)을 제외한 나머지 영역으로 광이 투과되는 것을 방지할 수 있다. 예를 들어, 블랙 매트릭스(BM1)는 비화소 영역(NPA)뿐만 아니라, 제i 스캔 라인(SLi)과도 중첩될 수 있다. 이에 따라, 블랙 매트릭스(BM1)는 비화소 영역(NPA) 및 제i 스캔 라인(SLi)과 중첩되는 영역에서, 광이 투과되는 것을 차단할 수 있다.
제1 컬럼 스페이서(CS1)는 블랙 매트릭스(BM1)로부터 돌출되어 형성될 수 있다. 전술한 바와 같이, 제1 컬럼 스페이서(CS1) 및 블랙 매트릭스(BM1)는 일 실시예로, 동일한 물질로 형성될 수 있다. 예를 들어, 제1 컬럼 스페이서(CS1) 및 블랙 매트릭스(BM1)는 감광성 조성물, 유기물 또는 금속성 물질 등으로 형성될 수 있다. 감광성 조성물은 일 실시예로, 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제 등을 포함할 수 있다. 금속성 물질은 크롬 등을 포함할 수 있다.
이하, 도 4 내지 도 10을 참조하여, 제1 화소 전극(PE1), 제1 컬럼 스페이서(CS1), 블랙 매트릭스(BM1) 및 제1 컨택홀(CNT1)이 배치되는 위치 및 다른 구성과의 관계에 대해 보다 상세히 설명하기로 한다. 도 4 내지 도 10에서도, 제1 화소부(PX1)를 기준으로 설명하기로 한다.
도 4는 도 3에 도시한 I1-I1'선을 따라 자른 단면도이다. 도 5는 도 3에 도시한 I2-I2'선을 따라 자른 단면도이다. 도 6은 도 3에 도시한 제1 화소부에 포함되는 게이트 도전체를 나타낸 도면이다. 도 7은 도 3에 도시한 제1 화소부에 포함되는 데이터 도전체를 나타낸 도면이다. 도 8은 도 3에 도시한 제1 화소부에 포함되는 투명 도전체를 나타낸 도면이다. 도 9는 도 3에 도시한 블랙 컬럼 스페이서와 제1 화소 전극을 함께 도시한 도면이다.
제1 표시판(200)은 제2 표시판(300)과 서로 마주보도록 배치된다. 액정층(400)은 제1 표시판(200) 및 제2 표시판(300) 사이에 개재된다. 액정층(400)은 복수의 액정 분자(410)를 포함할 수 있다. 제1 표시판(200)은 일 실시예로 제2 표시판(300)과 실링(sealing)을 통해 합착될 수 있다.
제1 표시판(200)에 대해 설명하기로 한다.
제1 기판(210)은 일 실시예로 투명 절연 기판일 수 있다. 여기서 투명 절연 기판은 유리 재료, 석영 재료 또는 투광성 플라스틱 재료를 포함할 수 있다. 제1 기판(210)은 일 실시예로 가요성(flexibility)을 가질 수 있다.
도 3 내지 도 6을 참조하면, 게이트 도전체(GW)는 제1 기판(210) 상에 배치될 수 있다. 게이트 도전체(GW)는 제i 스캔 라인(SLi), 제1 게이트 전극(GE1) 및 제1 스토리지 전극(RE1)을 포함할 수 있다. 제1 게이트 전극(GE1)은 제i 스캔 라인(SLi)과 직접 연결된다. 제1 게이트 전극(GE1)은 비화소 영역(NDA)에 배치된다.
제1 스토리지 전극(RE1)은 일 실시예로, 제1 내지 제4 서브 스토리지 전극(RE1a, RE1b, RE1c, RE1d)을 포함할 수 있다. 제1 내지 제4 서브 스토리지 전극(RE1a, RE1b, RE1c, RE1d)은 대체로 제2 방향(d2)을 따라 연장될 수 있다.
제1 스토리지 전극(RE1)은 일 실시예로 플로팅(floating) 상태일 수 있다. 제1 스토리지 전극(RE1)은 제1 화소 전극(PE1)의 적어도 일부와 중첩될 수 있다. 이를 통해, 제1 화소부(PX1)에서 발생될 수 있는 텍스쳐(texture) 현상을 개선할 수 있다. 제1 스토리지 전극(RE1)의 형상 및 위치는 도 3 및 도 6에 도시된 것으로 제한되는 것은 아니다. 또한, 제1 스토리지 전극(RE1)은 생략될 수도 있다.
게이트 도전체(GW)는 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 게이트 도전체(GW), 즉 제i 스캔 라인(SLi), 제1 게이트 전극(GE1) 및 제1 스토리지 전극(RE1)은 서로 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
게이트 절연막(220)은 게이트 도전체(GW) 상에 배치될 수 있다. 게이트 절연막(220)은 일 실시예로 질화 규소 또는 산화 규소 등으로 형성될 수 있다. 게이트 절연막(220)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
도 3 내지 도 5 및 도 7을 참조하면, 데이터 도전체(DW)는 게이트 절연막(220) 상에 배치될 수 있다. 데이터 도전체(DW)는 제j 데이터 라인(DLj), 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 제1 반도체 패턴(ACT1)을 갖는 반도체층(230)을 포함할 수 있다.
반도체층(230)은 게이트 절연막(220) 상에 배치될 수 있다. 제1 반도체 패턴(ACT1)은 제1 스위칭 소자(TR1)의 채널 영역을 형성할 수 있다. 반도체층(230)은 일 실시예로, 산화물 반도체를 포함할 수 있다. 반도체층(230)이 산화물 반도체를 포함하는 경우, 반도체층(230)은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다. 다른 실시예로, 반도체층(230)은 비정질 규소, 다결정 규소 등으로 형성될 수도 있다.
데이터 도전체(DW)는 저항성 접촉층(240)을 더 포함할 수 있다. 저항성 접촉층(240)은 반도체층(230)의 상부에 배치될 수 있다. 저항성 접촉층(240)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 다만, 저항성 접촉층(240)은 반도체층(230)이 산화물 반도체로 이루어지는 경우라면, 생략될 수 있다. 이하, 본 명세서에서는 저항성 접촉층(240)을 포함하는 것으로 설명하기로 한다.
제j 데이터 라인(DLj), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 게이트 절연막(220) 및 저항성 접촉층(240) 상에 배치될 수 있다. 제1 소스 전극(SE1)은 제j 데이터 라인(DLj)으로부터 분지되어 적어도 일부가 제1 게이트 전극(GE1)과 중첩될 수 있다. 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 중첩되되, 제1 소스 전극(SE1)과 소정의 거리 이격되어 배치될 수 있다. 도 3 및 도 7에서는 제1 소스 전극(SE1)은 U자 모양이며, 제1 드레인 전극(DE1)은 제1 소스 전극(SE1)에 의해 둘러싸인 형태인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제1 반도체 패턴(ACT1) 및 제1 게이트 전극(GE1)은 전술한 제1 스위칭 소자(TR1)를 형성한다.
데이터 도전체(DW)는 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다. 데이터 도전체(DW)는 일 실시예로 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
제1 패시베이션막(250)은 데이터 도전체(DW) 상에 배치될 수 있다. 제1 패시베이션막(250)은 제1 드레인 전극(DE1)의 적어도 일부를 노출시키는 개구부를 포함한다. 제1 패시베이션막(250)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제1 패시베이션막(250)은 후술하는 유기 절연막(260)의 안료가 제1 반도체 패턴(ACT1)으로 유입되는 것을 방지할 수 있다.
컬러 필터(CF)는 제1 패시베이션막(250) 상에 배치될 수 있다. 컬러 필터(CF)를 통과한 광은 적색(red), 녹색(green) 및 청색(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 다만, 상기 기본색으로 제한되는 것은 아니며, 청록색(cyan), 자홍색(magenta), 옐로(yellow) 및 화이트(white) 계열의 색 중 어느 하나를 표시할 수도 있다. 컬러 필터(CF)는 인접하는 화소부마다 서로 다른 색을 표시하는 물질로 형성될 수 있다. 컬러 필터(CF)는 도 4에 도시된 것과는 달리, 제2 표시판(300)에 배치될 수도 있다.
유기 절연막(260)은 제1 패시베이션막(250) 및 컬러 필터(CF) 상에 배치될 수 있다. 유기 절연막(260)은 제1 패시베이션막의 개구부와 중첩되며, 제1 드레인 전극(DE1)의 적어도 일부를 노출시키는 개구부를 포함한다. 유기 절연막(260)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 유기 물질을 포함할 수 있다. 유기 절연막(260)은 생략될 수도 있다.
제2 패시베이션막(270)은 유기 절연막(260) 상에 배치될 수 있다. 제2 패시베이션막(270)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제2 패시베이션막(270)은 생략될 수도 있다.
도 3 내지 도 5 및 도 8을 참조하면, 투명 도전체(TE)는 제2 패시베이션막(270) 상에 배치될 수 있다. 투명 도전체(TE)는 투명 도전 물질을 포함할 수 있다. 여기서, 투명 도전 물질은 다결정, 단결정 또는 비정질의 ITO(indium tin oxide)를 포함할 수 있다. 투명 도전 물질에 대해서는 후술하기로 한다.
투명 도전체(TE)는 제1 화소 전극(PE1) 및 차폐 전극(280)을 포함할 수 있다. 제1 화소 전극(PE)은 차폐 전극(280)과 일 실시예로 동일한 마스크 공정에 의해 동시에 형성될 수 있다. 제1 화소 전극(PE1) 및 차폐 전극(280)은 서로 동일 층에 배치되되, 물리적 및 전기적으로 절연된다.
차폐 전극(280)은 제1 서브 차폐 전극(280a1), 제2 서브 차폐 전극(280a2) 및 제3 서브 차폐 전극(280a3)을 포함할 수 있다.
제1 서브 차폐 전극(280a1)은 대체로 제2 방향(d2)을 따라 연장되되, 제j 데이터 라인(DLj)과 적어도 일부가 중첩될 수 있다. 제1 서브 차폐 전극(280a1)은 제j 데이터 라인(DLj)과 중첩되는 영역에서 빛샘이 발생되는 것을 방지할 수 있다. 제2 서브 차폐 전극(280a2)은 대체로 제1 방향(d2)을 따라 연장되되, 제i 스캔 라인(SLi) 및 제i-1 스캔 라인(도면 미도시)과 적어도 일부가 중첩될 수 있다. 제2 서브 차폐 전극(280a2)은 제i 스캔 라인(SLi) 및 제i-1 스캔 라인과 중첩되는 영역에서 빛샘이 발생되는 것을 방지할 수 있다. 제3 서브 차폐 전극(280a3)은 제2 서브 차폐 전극(280a2)으로부터 제2 방향(d2) 또는 제2 방향(d2)에 대향되는 방향으로 연장될 수 있다. 제3 서브 차폐 전극(280a3)은 제1 화소 전극(PE1)의 제1 에지부(PE1b4)와 마주보도록 배치됨에 따라, 제3 서브 차폐 전극(280a3)과 상기 제1 에지부(PE1b4) 사이에 배치되는 복수의 액정 분자(410)의 배향 각도를 제어할 수 있다.
차폐 전극(280)은 일 실시예로 후술하는 공통 전극(CE)에 제공되는 공통 전압이 제공되거나, 전압 레벨이 동일한 전압이 제공될 수 있다. 차폐 전극(280)과 공통 전극(CE)에 각각 전압 레벨이 동일한 전압이 제공되는 경우, 차폐 전극(280)과 공통 전극(CE) 사이에는 전계가 형성되지 않는다. 이에 따라, 차폐 전극(280)과 공통 전극(CE) 사이에 배치되는 복수의 액정 분자(410)는 회전하거나 또는 기울어지지 않는다. 이를 통해, 차폐 전극(280)과 공통 전극(CE) 사이의 영역으로 광이 투과되는 것을 방지할 수 있다.
도 3 내지 도 5 및 도 9를 참조하면, 제1 컬럼 스페이서(CS1) 및 블랙 매트릭스(BM1)는 투명 도전체(TE) 상에 배치될 수 있다. 다만, 제1 컬럼 스페이서(CS1) 및 블랙 매트릭스(BM1)에 대해 전술한 내용과 중복되는 설명은 생략하기로 한다.
전술한 바와 같이, 제1 컬럼 스페이서(CS1)는 제1 컨택홀(CNT1)과 중첩될 수 있다. 이를 통해, 제1 컨택홀(CNT1)에서 발생될 수 있는 외광에 의한 반사 현상을 감소시킬 수 있으며, 텍스쳐(texture) 불량 및 사선 얼룩을 감소시킬 수 있다. 나아가, 제1 컬럼 스페이서(CS1) 및 블랙 매트릭스(BM1)가 동일한 마스크 공정을 통해 형성됨에 따라, 각각을 별개의 마스크 공정을 통해 형성하는 것에 비해, 마스크 수를 절감할 수 있다.
제1 컬럼 스페이서(CS1)는 화소 영역(PA)과 중첩되지 않는다. 즉, 제1 컬럼 스페이서(CS1)는 화소 영역(PA)에 배치되는 제1 몸체부(PE1b)와 중첩되지 않는다. 이는 제1 컬럼 스페이서(CS1)와 제1 몸체부(PE1b)가 평면 시점에서 서로 이격되는 것으로도 표현될 수 있다.
보다 상세하게는, 제1 컬럼 스페이서(CS1)는 제1 몸체부(PE1b) 중 제1 에지부(PE1b4)와 제1 이격 거리(w1)를 갖도록 배치될 수 있다. 여기서, 제1 이격 거리(w1)는 일 실시예로 약 2um 이상일 수 있다. 제1 컬럼 스페이서(CS1)가 제1 에지부(PE1b4)와 제1 이격 거리(w1)만큼 이격됨에 따라, 제1 컬럼 스페이서(CS1)는 제1 몸체부(PE1b)의 제1 줄기부(PE1b1)와도 중첩되지 않는다.
한편, 제1 컬럼 스페이서(CS1)와 제1 줄기부(PE1b1)가 서로 중첩되지 않음에 따라, 제1 컬럼 스페이서(CS1) 및 제1 줄기부(PE1b1)의 재료 간 열 팽창 계수 차이로 인해 상기 제1 줄기부(PE1b1)에서 발생될 수 있는 크랙(crack)을 방지할 수 있다.
제1 화소 전극(PE1)의 제1 줄기부(PE1b1)의 두께(t1)는 제1 줄기부(PE1b1)에 전술한 크랙이 발생되는 것을 방지할 수 있을 정도로 충분한 값을 가질 수 있다. 일 실시예로, 상기 제1 줄기부(PE1b1)의 두께(t1)는 5um 이상일 수 있다. 제1 이격 거리(w1) 및 제1 줄기부(PE1b1)의 두께(t1)에 대해서는, 후술하기로 한다.
도면에는 도시하지 않았으나, 제1 컬럼 스페이서(CS1) 및 블랙 매트릭스(BM1) 상에는 제1 배향막이 배치될 수 있다. 제1 배향막은 액정층(400) 내의 복수의 액정 분자(410)의 초기 배향을 유도할 수 있다. 제1 배향막은 일 실시예로 주쇄의 반복 단위 내에 이미드기를 갖는 고분자 유기 재료를 포함하여 이루어질 수 있다.
다음으로, 제2 표시판(300)에 대해 설명하기로 한다.
제2 기판(310)은 제1 기판(210)과 대향되도록 배치된다. 제2 기판(310)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 제1 기판(310)과 동일한 재질로 형성될 수 있다.
공통 전극(CE)은 제2 기판(310) 상에 배치될 수 있다. 공통 전극(CE)은 적어도 일부가 제1 화소 전극(PE1)과 중첩될 수 있다. 공통 전극(CE)은 일 실시예로 통판 형태로 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 공통 전극(CE)은 복수의 슬릿부를 포함할 수도 있다. 공통 전극(CE)은 일 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
도면에는 도시하지 않았으나, 공통 전극(CE) 상에는 제2 배향막이 배치될 수 있다. 제2 배향막은 액정층(400) 내의 복수의 액정 분자(410)의 초기 배향을 유도할 수 있다. 제2 배향막은 일 실시예로 제1 배향막과 동일한 재료로 형성될 수 있다.
이어서 액정층(400)에 대하여 설명하기로 한다.
액정층(400)은 복수의 액정 분자(410)를 포함한다. 복수의 액정 분자(410)는 일 실시예로, 음의 유전율 이방성을 가지고 초기 배향 상태에서 수직 배향될 수 있다. 복수의 액정 분자(410)는 초기 배향 상태에서 소정의 선 경사(pretilt) 각도를 가질 수도 있다. 복수의 액정 분자(410)의 초기 배향은 전술한 제1 및 제2 배향막에 의해 유도될 수 있다. 복수의 액정 분자(410)는 제1 표시판(200)과 제2 표시판(300) 사이에 전계가 형성되면, 특정 방향으로 기울어지거나 또는 회전함으로써 액정층(400)을 투과하는 광의 편광 상태를 변화시킬 수 있다.
다음으로, 제1 화소 전극(PE1)의 재료와, 제1 컬럼 스페이서(CS1) 및 제1 화소 전극(PE1)의 관계에 대해 보다 상세히 설명하기로 한다.
제1 화소 전극(PE1)은 ITO로 형성될 수 있다. 보다 상세하게는, 제1 화소 전극(PE1)은 비정질, 단결정 및 다결정의 ITO로 형성될 수 있다. 여기서, ITO는 굴절률이 상대적으로 IZO에 비해 낮다. 따라서, ITO로 화소 전극을 형성하는 경우, IZO로 화소 전극을 형성하는 경우에 비해, 명암비(contrast ratio)를 향상시킬 수 있으며, 외광에 의한 반사율을 저감시킬 수 있다. 명암비 및 반사율에 대해 10 및 도 11을 참조하여 보다 상세히 설명하기로 한다.
도 10은 본 발명의 일 실시예에 따른 명암비 향상을 설명하기 위한 도면이다. 도 11은 본 발명의 일 실시예에 따른 반사율 저감을 설명하기 위한 도면이다.
도 10을 먼저 참조하여, 명암비 향상에 대해 설명하기로 한다.
도 10의 (a)는 비교 예에 따른 비교 화소 전극(Pref)에서의 투과광 예상 경로를 나타낸 도면이다. 도 10의 (b)는 본 발명에 따른 제1 화소 전극(PE1)에서의 투과광 예상 경로를 나타낸 도면이다. 다만, 보다 정확한 비교를 위해, 비교 화소 전극(Pref) 및 제1 화소 전극(PE1) 모두가 제2 패시베이션막(270) 상에 배치되되, 제2 패시베이션막(270)의 굴절률이 약 1.84인 것으로 가정한다.
도 10의 (a)를 참조하면, 비교 화소 전극(Pref)은 IZO로 형성될 수 있다. 여기서, IZO는 굴절률이 약 2.05일 수 있다. 제1 투과광(La) 중 일부는 IZO와 제2 패시베이션막(270)의 굴절률 차에 의해, 비교 화소 전극(Pref)을 투과하면서 소정의 각도로 굴절될 수 있다. 보다 상세하게는, 제1 투과광(La) 중 비교 화소 전극(Pref)의 양 측면을 투과하는 광은 소정의 각도로 굴절될 수 있다. 명암비는 상기 굴절되는 광에 의해 낮아지게 된다.
도 10의 (b)를 참조하면, 제1 화소 전극(PE1)은 ITO로 형성된다. 여기서, ITO는 굴절률이 약 1.85일 수 있다. 즉, ITO의 굴절률은 제2 패시베이션막(270)의 굴절률과 실질적으로 동일할 수 있다. 이에 따라, 제2 투과광(Lb)은 제1 화소 전극(PE1)을 투과하더라도 굴절되지 않을 수 있다. 즉, 제2 투과광(Lb)은 제2 패시베이션막(270)에 대해 수직 방향으로 출사될 수 있다. 이에 따라, 도 10의 (b)의 경우가, 도 10의 (a)의 경우에 비해 상대적으로 명암비가 높다.
도 11을 참조하여, 반사율 저감에 대해 설명하기로 한다.
먼저, 제1 화소 전극(PE1)의 반사율에 대해 정의한다. 제1 화소 전극(PE1)의 반사율은 외부로부터 입사되는 광(이하, 외광)의 광량을 100이라고 했을 때, 제1 화소 전극(PE1)에 의해 반사되어 다시 외부로 제공되는 광량의 비율을 말한다. 상기 반사율은 제1 화소 전극(PE1)의 두께 및 제1 화소 전극(PE1)의 굴절률에 따라, 조절될 수 있다. 다만, 본 명세서에서는, 제1 화소 전극(PE1)의 굴절률을 기준으로 설명하기로 한다.
한편, 제1 화소 전극(PE1)의 굴절률은 약 1.85이며, 제1 화소 전극(PE1) 상에 배치되는 제1 배향막(PI)의 굴절률은 약 1.48이다. 또한, 제1 화소 전극(PE1)의 하부에 배치되는 제2 패시베이션막(270)의 굴절률은 약 1.85이며, 유기 절연막(260)의 굴절률은 약 1.56인 것으로 가정한다. 제1 화소 전극(PE1)과 제2 패시베이션막(270)의 굴절률이 실질적으로 동일하므로, 제2 패시베이션막(270)의 굴절률은 무시하기로 한다.
도 11의 (a)를 참조하면, 외부로부터 입사된 외광(Lc)은 제1 배향막(PI)의 굴절률과 외부의 굴절률 차이에 의해 제1 배향막(PI)의 계면에서 일부 반사될 수 있다. 제1 배향막(PI)의 계면에서 반사되는 광을 이하 제1 반사광(Ld1)이라고 한다.
또한, 제1 배향막(PI)을 통과한 광은 제1 배향막(PI)과 제1 화소 전극(PE1)의 굴절률 차이에 의해, 제1 화소 전극(PE1)의 계면에서 일부 반사될 수 있다. 제1 화소 전극(PE1)의 계면에서 반사되는 광을 이하 제2 반사광(Ld2)이라고 한다.
도 11의 (b)를 참조하면, 상기 제1 반사광(Ld1) 및 제2 반사광(Ld2)은 서로 위상이 상이할 수 있다. 보다 상세하게는, 제1 반사광(Ld1) 및 제2 반사광(Ld2)의 위상은 서로 대칭, 즉 180도 차이를 가질 수 있다. 이에 따라, 제1 반사광(Ld1) 및 제2 반사광(Ld2)이 다시 재결합될 때, 서로의 위상 차이에 의해 소멸 간섭됨에 따라, 재결합된 제1 반사광(Ld1) 및 제2 반사광(Ld2)의 진폭이 감소될 수 있다. 이는 곧, 제1 화소 전극(PE1)의 반사율이 저감될 수 있음을 의미한다. 상기 진폭 감소 정도는 각 층의 굴절률 차이가 적을수록 증가할 수 있다. 또한, 상기 진폭 감소 정도는 굴절률이 서로 상이한 복수의 층이 적층된 다층 구조일 때 증가할 수 있다.
따라서, 제1 화소 전극(PE1)은 굴절률이 서로 상이한 제1 배향막(PI) 및 유기 절연막(260)과 다층 구조로 형성될 뿐만 아니라, IZO로 형성되는 경우에 비해 제1 배향막(PI) 및 유기 절연막(260) 간의 굴절률 차이가 작다. 이에 따라, 제1 화소 전극(PE1)은 외광에 의한 반사율이 저감될 수 있다.
한편, ITO 및 IZO는 각각 비정질 상태에서, 열 처리에 의한 스트레스 변화량에서 차이가 있다. 보다 상세하게는, 비정질의 IZO는 상대적으로 열 처리에 의한 스트레스 변화량이 적다. 이는 곧, 비정질의 IZO는 열 처리 후에도 비정질 상태를 유지할 수 있다. 이에 반해, 비정질의 ITO는 열 처리에 의한 스트레스 변화량이 상대적으로 크다. 즉, 비정질의 ITO는 열 처리 후, 단결정 또는 다결정의 ITO로 상 변화가 발생될 수 있다.
도 9를 참조하여 보다 상세히 설명하기로 한다.
상기 열 처리 공정은 일 실시예로, 제1 컬럼 스페이서(CS1) 형성 과정에서 수행될 수 있다. 한편, 제1 컬럼 스페이서(CS1)는 전술한 바와 같이, 블랙 매트릭스(BM1)와 동시에 형성된다. 이하, 블랙 컬럼 스페이서(BCS)를 기준으로 설명하기로 한다.
블랙 컬럼 스페이서(BCS)는 전술한 바와 같이, 제1 컨택홀(CNT1)과 중첩되는 제1 컬럼 스페이서(CS1)를 포함한다. 또한, 제1 화소 전극(PE1)의 제1 컨택부(PE1a)는 제1 컨택홀(CNT1)과 중첩되도록 배치된다. 따라서, 제1 화소 전극(PE1)은 제1 컨택부(PE1a)가 제1 컬럼 스페이서(CS1)와 중첩됨에 따라, 블랙 컬럼 스페이서(BCS) 형성 시 수행되는 열 처리 공정에 의해, 크랙이 발생될 수 있다. 상기 크랙은 상대적으로 제1 화소 전극(PE1)의 구성 중 두께가 상대적으로 얇은 부분, 예를 들어 크랙은 제1 줄기부(PE1b1)에서 발생될 수 있다.
제1 줄기부(PE1b1)에서 크랙이 발생되는 경우, 제1 몸체부(PE1b)와 제1 연결부(PE1c)는 전기적으로 연결되지 않을 수 있다. 이 경우, 제1 화소부(PX1)가 배치되는 영역에서 영상이 표시되지 않을 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 크랙 발생에 의해 상기 영상이 표시되지 않는 것을 방지하기 위해, 하기의 세 구성 중 적어도 하나를 포함할 수 있다.
먼저, 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 화소 전극(PE1)의 제1 몸체부(PE1b)와 블랙 컬럼 스페이서(BCS)를 중첩시키지 않을 수 있다. 다시 말하면, 블랙 컬럼 스페이서(BCS)는 제1 화소 전극(PE1)의 제1 몸체부(PE1b)와 평면 상에서 제1 이격 거리(w1)를 갖도록 형성될 수 있다. 보다 상세하게는, 블랙 컬럼 스페이서(BCS)는 제1 몸체부(PE1b) 중 제1 에지부(PE1b4)와 제1 이격 거리(w1)를 갖도록 형성될 수 있다. 한편, 도 9에서는 전술한 블랙 컬럼 스페이서(BCS) 중에서도, 블랙 매트릭스(BM1)와 제1 에지부(PE1b4)가 제1 이격 거리(w1)를 갖도록 배치되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 즉, 제1 컬럼 스페이서(CS1)가 블랙 매트릭스(BM1)에 비해 상대적으로 제1 에지부(PE1b4)와 더 가깝게 형성된 경우에는, 제1 컬럼 스페이서(CS1)와 제1 에지부(PE1b4)가 제1 이격 거리(w1)를 갖도록 배치될 수 있다.
도 12 및 도 13을 참조하여 보다 상세히 설명하기로 한다.
도 12는 비교 예에 따른 액정 표시 장치에 있어서, 크랙 발생을 나타낸 도면이다. 도 13은 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 크랙이 발생되지 않은 것을 나타낸 도면이다. 설명의 편의를 위해, 도 12 및 도 13에서 도시한 동일한 구성 요소는 서로 동일한 도면 부호를 사용하여 지칭하기로 한다.
도 12의 경우, 블랙 컬럼 스페이서(BCS)에 포함되는 비교 컬럼 스페이서(CSref) 및 비교 블랙 매트릭스(BMref) 중 비교 블랙 매트릭스(BMref)가 제1 에지부(PE1b4)와 중첩된다. 이에 따라, 도 12에 도시된 제1 줄기부(PE1b1)에는 크랙이 발생되는 것을 알 수 있다.
이에 반해, 도 13의 경우, 블랙 매트릭스(BM1)가 제1 에지부(PE1b4)와 제1 이격 거리(w1)를 갖도록 배치된다. 즉, 블랙 매트릭스(BM1)는 제1 에지부(PE1b4)와 중첩되지 않는다. 따라서, 도 12에 도시된 제1 줄기부(PE1b1)에는 크랙이 발생되는 것을 알 수 있다. 즉, 본 발명의 일 실시예에 따른 액정 표시 장치는 블랙 컬럼 스페이서(BCS)와 제1 에지부(PE1b4)를 제1 이격 거리(w1)를 갖도록 형성시킴으로써, 제1 줄기부(PE1b1)에서의 크랙 발생을 방지할 수 있다. 전술한 바와 같이, 제1 이격 거리(w1)는 약 2um 이상일 수 있다.
다음으로, 도 9를 참조하면, 제1 줄기부(PE1b1)의 두께(t1)는 복수의 제1 가지부(PE1b3)의 두께(t2)보다 두꺼울 수 있다. 즉, 제1 줄기부(PE1b1)의 두께(t1)를 복수의 제1 가지부(PE1b3)의 두께(t2)보다 상대적으로 두껍게 형성할 수 있다. 예를 들면, 제1 줄기부(PE1b1)의 두께(t1)는 약 5um 이상일 수 있다. 즉, 제1 화소 전극(PE1)은 제1 줄기부(PE1b1)의 두께(t1)를 제1 가지부(PE1b3)의 두께(t2) 보다 두껍게 형성함으로써(예를 들어, 약 5um 이상으로 형성), 제1 줄기부(PE1b1)에서의 크랙 발생을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 액정 표시 장치는 에지 가지부(PE1b6)를 포함할 수 있다. 도 9를 참조하면, 제1 화소 전극(PE1)은 에지 가지부(PE1b6)를 포함할 수 있다. 에지 가지부(PE1b6)는 제1 에지부(PE1b4)와 직접 연결된다. 따라서, 제1 줄기부(PE1b1)에서 크랙이 발생되더라도, 제1 몸체부(PE1b)와 제1 연결부(PE1c)가 서로 전기적으로 연결되지 않는 것을 방지할 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 액정 표시 장치에 대해 설명하기로 한다.
도 14는 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 제1 화소부를 나타낸 레이아웃도이다. 도 15는 도 14에 도시한 II1-II1'선을 따라 자른 단면도이다. 도 16은 도 14에 도시한 II2-II2'선을 따라 자른 단면도이다. 다만, 도 1 내지 도 13에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 14 내지 도 16에 도시한 액정 표시 장치는, 도 3에 도시한 액정 표시 장치에 비해, 블랙 매트릭스(BM2)가 제2 표시판(300a)에 배치되는 점에서 차이가 있다. 이에 따라, 제2 컬럼 스페이서(CS2)는 블랙 매트릭스(BM2)와 별도의 공정을 통해, 독립적으로 형성된다. 한편, 제2 표시판(300a)은 오버코트층(330)을 더 포함할 수 있다.
블랙 매트릭스(BM2)는 제2 기판(310) 상에 배치될 수 있다. 오버코트층(330)은 블랙 매트릭스(BM2) 상에 배치될 수 있다. 오버코트층(330)의 재료는 공통 전극(CE)에 평탄성을 제공할 수 있는 경우라면, 특별히 제한되지 않는다. 일 실시예로, 오버코트층(330)은 절연 물질로 형성될 수 있다. 오버코트층(330)은 경우에 따라 생략될 수도 있다.
제1 화소 전극(PE1)의 제1 에지부(PE1b4)는 제2 컬럼 스페이서(CS2)와 중첩되지 않는다. 이는 곧, 제2 컬럼 스페이서(CS2)는 제1 에지부(PE1b4)와 제2 이격 거리(w2)를 갖도록 배치되는 것으로도 표현될 수 있다. 즉, 도 14 내지 도 16에 도시한 제1 화소 전극(PE1)은 제2 컬럼 스페이서(CS2) 형성 시의 열 처리 공정에 영향을 받을 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제2 컬럼 스페이서(CS2)와 제1 화소 전극(PE1)의 제1 에지부(PE1b4)를 제2 이격 거리(w2)를 갖도록 배치시킴으로써, 제1 줄기부(PE1b1)에 발생될 수 있는 크랙을 방지할 수 있다.
도 17은 도 3에 도시한 제1 화소 전극의 다른 실시예를 나타낸 도면이다.
도 17을 참조하면, 제1 화소 전극(PE1_2)은 제1 컨택부(PE1a_2) 및 제1 몸체부(PE1b_2)를 포함할 수 있다. 여기서, 제1 컨택부(PE1a_2)는 제1 몸체부(PE1b_2)와 직접 연결될 수 있다. 즉, 제1 화소 전극(PE1_2)은 도 3에 도시한 제1 연결부(PE1c)를 포함하지 않는다.
제1 컨택부(PE1a_2) 및 제1 몸체부(PE1b_2)가 직접 연결되는 경우, 도 3에 도시한 제1 연결부(PE1c)에 비해, 상대적으로 크랙 등에 강건한 구조를 가질 수 있다. 이에 따라, 제1 컨택부(PE1a_2) 및 제1 몸체부(PE1b_2)가 크랙 등의 원인으로, 단선되거나 전기적으로 절연되는 것을 방지할 수 있다.
다만, 제1 컨택부(PE1a_2) 및 제1 몸체부(PE1b_2)가 직접 연결되는 경우라도, 제1 에지부(PE1b4)는 제1 컬럼 스페이서(CS1)와 중첩되지 않는다. 이를 통해, 제1 줄기부(PE1b1)에서 발생될 수 있는 크랙을 방지할 수 있다.
다음으로, 도 18 및 도 19를 참조하여, 에지 가지부(PE1b6)의 다른 실시예에 대해 설명하기로 한다.
도 18 및 도 19는 도 3에 도시한 에지 가지부의 다른 실시예를 나타낸 도면이다.
도 18을 참조하면, 제1 화소 전극(PE1_3)은 제1 에지 가지부(PE1b6) 및 제2 에지 가지부(PE1b7)를 포함할 수 있다. 즉, 제1 줄기부(PE1b1)가 크랙 등에 의해 제1 에지부(PE1b4)와 절연되더라도, 두 개의 에지 가지부를 포함함으로써 제1 줄기부(PE1b1) 및 제1 에지부(PE1b4)간의 전기적인 연결을 유지할 수 있다.
도 19를 참조하면, 제1 화소 전극(PE1_4)은 제1 영역(E1) 및 제2 영역(E2)에서 제1 에지부(PE1b1)와 직접 연결되는 복수의 제1 줄기부(PE1b3)를 포함할 수 있다. 즉, 복수의 제1 줄기부(PE1b3)는 제1 몸체부(PE1b)의 외곽 영역에서 제1 에지부(PE1b1)와 직접 연결될 수 있다.
즉, 에지 가지부는 제1 줄기부(PE1b1)가 크랙 등이 발생되더라도, 제1 에지부(PE1b4)와의 전기적인 연결을 유지할 수 있는 경우라면, 제1 에지부(PE1b4)가 제1 에지부(PE1b4)와 연결되는 위치 및 개수는 도 3, 도 18 및 도 19에 도시된 것으로 제한되는 것은 아니다.
이하, 도 20 내지 도 22를 참조하여, 본 발명의 다른 실시예에 따른 액정 표시 장치에 대해 설명하기로 한다. 설명의 편의를 위해, 도 2 및 도 3에 도시한 구성과 중복되는 구성은 동일한 도면 부호를 사용하기로 한다. 또한, 도 1 내지 도 19에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 20은 본 발명의 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부(PX1), 제2 화소부(PX2) 및 제5 화소부(PX5)를 나타낸 레이아웃도이다. 도 21은 제1 화소부(PX1), 제2 화소부(PX2) 및 제5 화소부(PX5)와 적어도 일부가 중첩되는 컬러 필터(CFa, CFb, CFc)를 별도로 도시한 도면이다. 도 22는 도 20에 도시한 II3-II3'선을 따라 자른 단면도이다. 한편, 다른 구성과의 도면 상 구분을 위해, 제1 화소부(PX1), 제2 화소부(PX2) 및 제5 화소부(PX5)와 중첩되는 컬러 필터(CFa, CFb, CFc)는 도 21에 별도로 도시하기로 한다.
도 20에 도시한 액정 표시 장치는 도 3에 도시한 액정 표시 장치 및 도 14에 도시한 액정 표시 장치와는 달리 블랙 매트릭스(BM1, BM2)를 포함하지 않는다. 보다 상세하게는, 블랙 매트릭스(BM1, BM2)는 두 개의 컬러 필터(CFa, CFb)로 대체될 수 있다. 즉, 영상이 표시되지 않는 영역에는 두 개의 컬러 필터(CFa, CFb)가 서로 중첩되도록 배치될 수 있다. 일 실시예로, 중첩된 두 개의 컬러 필터(CFa, CFb)는 각각 적색 컬러 필터 및 청색 컬러 필터일 수 있다. 즉, 적색을 투과하는 컬러 필터와 청색을 투과하는 컬러 필터를 중첩시킴으로써, 영상을 표시하지 않는 영역에서 광이 투과되는 것을 방지할 수 있다.
다만, 서로 중첩되도록 배치되는 두 개의 컬러 필터(CFa, CFb)는 제1 컨택홀(CNT1), 제2 컨택홀(CNT2) 및 제5 컨택홀(CNT5)과는 중첩되지 않는다. 한편, 제1 컬럼 스페이서(CS1a)를 포함하는 복수의 컬럼 스페이서는 제1 컨택홀(CNT1), 제2 컨택홀(CNT2) 및 제5 컨택홀(CNT5)을 포함하는 복수의 컨택홀과 중첩되도록 배치되되, 광을 차단하는 차광 물질로 형성될 수 있다. 여기서, 차광 물질의 종류는 광을 차단할 수 있는 경우라면 특별히 제한되지 않으며, 일 실시예로 감광성 조성물, 유기물 또는 금속성 물질 등으로 형성될 수 있다.
이를 통해, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2) 및 제5 컨택홀(CNT5)을 포함하는 복수의 컨택홀과 중첩되는 영역에서 광이 외부로 새어나가는 것을 방지할 수 있다.
한편, 제1 컬럼 스페이서(CS1a)를 포함하는 복수의 컬럼 스페이서는 제1 에지부(PE1b4)와 중첩되지 않도록 이격 거리를 갖도록 배치될 수 있다. 또한, 제1 줄기부(PE1b1)의 두께는 약 5um 이상으로 형성될 수 있으며, 복수의 제1 가지부(PE1b3) 중 하나와 제1 에지부(PE1b4)가 직접 연결될 수 있다. 이를 통해, 제1 줄기부(PE1b1)에서 발생될 수 있는 크랙을 방지할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 표시부;
120: 스캔 구동부;
130: 데이터 구동부;
140: 타이밍 제어부;
200: 제1 표시판;
300: 제2 표시판;
400: 액정층;

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 소스 전극 및 상기 게이트 전극 상에 배치되되 상기 소스 전극과 이격되는 드레인 전극을 포함하는 스위칭 소자;
    상기 스위칭 소자의 드레인 전극의 적어도 일부를 노출시키는 컨택홀;
    상기 스위칭 소자의 드레인 전극 상에 배치되며, 상기 컨택홀을 통해 노출된 스위칭 소자의 드레인 전극의 적어도 일부와 중첩되는 컨택부 및 상기 컨택부와 전기적으로 연결되는 몸체부를 포함하는 화소 전극; 및
    상기 화소 전극 상에 배치되며, 상기 컨택홀과 적어도 일부가 중첩되는 컬럼 스페이서를 포함하고,
    상기 몸체부는,
    제1 방향으로 연장되는 제1 줄기부,
    상기 제1 방향과 교차되는 제2 방향으로 연장되고 상기 제1 줄기부와 연결된 제2 줄기부,
    상기 제1 줄기부 및 상기 제2 줄기부 중 하나로부터 연장되고 상기 제1 방향 및 상기 제2 방향과 다른 방향으로 연장되는 복수의 가지부, 및
    상기 제1 줄기부와 상기 컨택부 사이에 배치되어 상기 제1 줄기부의 일면과 연결되고 상기 제2 방향으로 연장되는 에지부,를 포함하고,
    상기 복수의 가지부 중 적어도 두개 가지부의 단부는 상기 몸체부의 상기 에지부를 향하고,
    상기 복수의 가지부 중 상기 적어도 두개 가지부의 단부는 상기 몸체부의 상기 에지부로부터 이격 배치되고,
    상기 화소 전극의 어떤 부분도 상기 복수의 가지부 중 상기 적어도 두개 가지부의 단부와 상기 몸체부의 상기 에지부 사이에 배치되지 않고,
    상기 컬럼 스페이서는 상기 에지부와 평면 상에서 제1 이격 거리를 갖는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 컬럼 스페이서는 상기 에지부와 중첩되지 않는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 제1 이격 거리는 2um 이상인 액정 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 가지부 중 적어도 하나는 상기 에지부와 직접 연결되는 액정 표시 장치.
  5. 제1항에 있어서,
    상기 줄기부의 두께는 5um 이상인 액정 표시 장치.
  6. 제1항에 있어서,
    상기 화소 전극 상에 배치되며 상기 컬럼 스페이서와 동일한 물질을 포함하는 블랙 매트릭스를 더 포함하고,
    상기 에지부는 상기 컬럼 스페이서 및 상기 블랙 매트릭스 모두와 중첩되지 않는 액정 표시 장치.
  7. 제1항에 있어서,
    상기 컨택부는 상기 에지부와 직접 연결되는 액정 표시 장치.
  8. 제1항에 있어서,
    상기 화소 전극은 상기 컨택부 및 상기 에지부와 직접 연결되는 연결부를 더 포함하는 액정 표시 장치.
  9. 제1항에 있어서,
    상기 화소 전극은 ITO (indium tin oxide)를 포함하는 액정 표시 장치.
  10. 제1항에 있어서,
    상기 제1 기판 상에 배치되고, 상기 제1 방향으로 연장되며, 상기 스위칭 소자의 상기 게이트 전극과 연결되는 게이트 라인; 및
    상기 제1 기판 상에 배치되고, 상기 게이트 라인과 절연되고, 상기 제2 방향으로 연장되며, 상기 스위칭 소자의 상기 소스 전극에 연결되는 데이터 라인;을 더 포함하고,
    상기 화소 전극은 상기 제1 방향으로 연장되는 제1변 및 상기 제2 방향으로 연장되는 제2변을 포함하고,
    상기 제1변의 길이는 상기 제2변의 길이보다 긴 액정 표시 장치.
  11. 비화소 영역 및 상기 비화소 영역의 주변에 배치되는 화소 영역이 정의되는 화소부; 및
    상기 비화소 영역에 배치되는 컨택홀과 중첩되는 컬럼 스페이서를 포함하고,
    상기 화소부는, 상기 컨택홀과 적어도 일부가 중첩되는 컨택부 및 상기 화소 영역에 배치되며 상기 컨택부와 전기적으로 연결되는 몸체부를 갖는 화소 전극을 포함하고,
    상기 몸체부는,
    상기 화소 영역에 배치되며 제1 방향으로 연장되는 제1 줄기부,
    상기 제1 방향과 교차되는 제2 방향으로 연장되고 상기 제1 줄기부와 연결된 제2 줄기부,
    상기 제1 줄기부 및 상기 제2 줄기부 중 하나로부터 연장되고 상기 제1 방향 및 상기 제2 방향과 다른 방향으로 연장되는 복수의 가지부, 및
    상기 제1 줄기부의 일면과 연결되며 상기 제2 방향으로 연장되는 에지부,를 포함하고,
    상기 제1 줄기부, 상기 제2 줄기부 및 상기 복수의 가지부는 상기 화소 영역에 배치되고,
    상기 복수의 가지부 중 적어도 두개 가지부의 단부는 상기 몸체부의 상기 에지부를 향하고,
    상기 복수의 가지부 중 상기 적어도 두개 가지부의 단부는 상기 몸체부의 상기 에지부로부터 이격 배치되고,
    상기 화소 전극의 어떤 부분도 상기 복수의 가지부 중 상기 적어도 두개 가지부의 단부와 상기 몸체부의 상기 에지부 사이에 배치되지 않고,
    상기 컬럼 스페이서는 상기 에지부와 평면 상에서 이격되는 액정 표시 장치.
  12. 제11항에 있어서,
    상기 컬럼 스페이서는 상기 에지부와 중첩되지 않는 액정 표시 장치.
  13. 제11항에 있어서,
    상기 복수의 가지부 중 적어도 하나는 상기 에지부와 직접 연결되는 액정 표시 장치.
  14. 제11항에 있어서,
    상기 컬럼 스페이서는 상기 에지부와 평면 상에서 제1 이격 거리를 갖도록 배치되며,
    상기 제1 이격 거리는 2um 이상인 액정 표시 장치.
  15. 제11항에 있어서,
    상기 줄기부의 두께는 5um 이상인 액정 표시 장치.
  16. 제11항에 있어서,
    상기 비화소 영역에 배치되는 제1 컬러 필터 및 상기 제1 컬러 필터와 중첩되며 상기 비화소 영역에서 중첩되는 제2 컬러 필터를 더 포함하고,
    상기 제1 컬러 필터는 적색 컬러 필터이며, 상기 제2 컬러 필터는 청색 컬러 필터인 액정 표시 장치.
  17. 제11항에 있어서,
    상기 컨택부는 상기 에지부와 직접 연결되는 액정 표시 장치.
  18. 제11항에 있어서,
    상기 화소 전극은 상기 화소 영역 및 상기 비화소 영역 모두와 중첩되는 연결부를 더 포함하고,
    상기 연결부는 상기 컨택부 및 상기 에지부 모두와 직접 연결되는 액정 표시 장치.
  19. 제11항에 있어서,
    상기 화소 전극은 ITO (indium tin oxide)를 포함하는 액정 표시 장치.
  20. 제11항에 있어서,
    제1 기판;
    상기 제1 기판 상에 배치되고, 상기 제1 방향으로 연장되며, 스위칭 소자의 게이트 전극과 연결되는 게이트 라인; 및
    상기 제1 기판 상에 배치되고, 상기 게이트 라인과 절연되고, 상기 제2 방향으로 연장되며, 상기 스위칭 소자의 소스 전극에 연결되는 데이터 라인;을 더 포함하고,
    상기 화소 전극은 상기 제1 방향으로 연장되는 제1변 및 상기 제2 방향으로 연장되는 제2변을 포함하고,
    상기 제1변의 길이는 상기 제2변의 길이보다 긴 액정 표시 장치.
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