[go: up one dir, main page]

KR102424168B1 - 표시 패널 - Google Patents

표시 패널 Download PDF

Info

Publication number
KR102424168B1
KR102424168B1 KR1020170155935A KR20170155935A KR102424168B1 KR 102424168 B1 KR102424168 B1 KR 102424168B1 KR 1020170155935 A KR1020170155935 A KR 1020170155935A KR 20170155935 A KR20170155935 A KR 20170155935A KR 102424168 B1 KR102424168 B1 KR 102424168B1
Authority
KR
South Korea
Prior art keywords
electrode
disposed
margin
contact
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020170155935A
Other languages
English (en)
Other versions
KR20190058764A (ko
Inventor
이경임
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020170155935A priority Critical patent/KR102424168B1/ko
Priority to US16/134,001 priority patent/US11424304B2/en
Publication of KR20190058764A publication Critical patent/KR20190058764A/ko
Application granted granted Critical
Publication of KR102424168B1 publication Critical patent/KR102424168B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L51/5203—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • H01L27/3246—
    • H01L51/0014—
    • H01L51/5237—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/871—Self-supporting sealing arrangements
    • H10K59/8722—Peripheral sealing arrangements, e.g. adhesives, sealants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Illuminated Signs And Luminous Advertising (AREA)

Abstract

표시 패널은 복수의 유기 발광 소자들이 배치된 액티브 영역, 및 액티브 영역에 인접하고, 전원 라인 및 보조 전극이 배치되고, 복수의 마진 영역들 및 복수의 컨택 영역들을 포함하는 에지 영역을 포함하고, 유기 발광 소자들 각각은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 복수의 유기층들을 포함하고, 보조 전극과 전원 라인은, 마진 영역들에서 서로 이격되고 컨택 영역들에서 서로 접촉하고, 컨택 영역들과 마진 영역들은 제1 방향을 따라 교번하여 배열되고, 제1 방향과 교차하는 제2 방향에서 제1 전극들에 각각 마주한다.

Description

표시 패널{DISPLAY PANEL}
본 발명을 표시 패널에 관한 것으로, 상세하게는 유기 발광 표시 패널에 관한 것이다.
표시 패널은 다양한 표시 소자들을 포함할 수 있다. 최근에 유기 발광 소자를 포함하는 유기 발광 표시 패널이 각광 받고 있다. 일반적으로, 유기 발광 표시 패널은 유기 발광층, 상기 유기 발광층 하부에 구비되는 제1 전극, 및 상기 유기 발광층 상부에 구비되는 제2 전극을 포함한다. 유기 발광 표시 패널은 상기 제1 전극 및 상기 제2 전극 간에 전위차를 발생시켜 유기 발광층으로부터 발생되는 광을 이용하여 영상을 표시한다.
한편, 유기 발광 표시 패널은 전면 발광형 및 배면 발광형으로 구분될 수 있다. 전면 발광형 유기 발광 표시 패널은 유기 발광층으로부터 발생된 광이 제2 전극을 투과한 후 외부로 출사되고, 배면 발광형 유기 발광 표시 패널은 유기 발광층으로부터 발생된 광이 제2 전극에서 반사된 후 외부로 출사된다.
전면 발광형 유기 발광 표시 패널에 있어서, 표시 품질을 향상시키기 위하여 제2 전극의 두께를 얇게 형성하여 외부로 출사되는 광량을 최대화시킨다. 따라서, 제2 전극은 투명한 도전물을 포함하고, 얇게 형성되는 것이 바람직하다. 하지만, 제2 전극을 얇게 형성할수록, 제2 전극의 전기 저항이 증가한다. 이에 따라, 제2 전극의 전기 전도도가 저하되어 유기발광 표시장치의 표시품질이 저하될 수 있다.
또한, 유기 발광 표시 패널에 있어서, 화소를 구동하기 위한 각종 구동 소자들이 배치되기 위한 소정의 주변 영역이 필요하다. 주변 영역은 구동 소자들의 면적이나 액티브 영역의 균일한 형성을 위한 마진 영역들이 충분히 확보되도록 소정의 면적 이상의 면적을 가져야 한다.
따라서, 본 발명은 액티브 영역 전면에 대하여 고른 휘도를 갖고, 베젤 영역이 감소된 표시 패널을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 패널은 복수의 유기 발광 소자들이 배치된 액티브 영역, 및 상기 액티브 영역에 인접하고, 전원 라인 및 상기 전원 라인에 연결된 보조 전극이 배치되고, 복수의 마진 영역들 및 복수의 컨택 영역들을 포함하는 에지 영역을 포함하고, 상기 유기 발광 소자들 각각은 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 유기층들을 포함하고, 상기 보조 전극과 상기 전원 라인은, 상기 마진 영역들에서 서로 이격되고 상기 컨택 영역들에서 서로 접촉하고, 상기 컨택 영역들과 상기 마진 영역들은 제1 방향을 따라 교번하여 배열되고, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 전극들에 각각 마주한다.
상기 유기층들은 발광 물질을 포함하는 발광 패턴, 상기 발광 패턴과 상기 제1 전극 사이에 배치된 제1 전하 제어층, 및 상기 발광 패턴과 상기 제2 전극 사이에 배치된 제2 전하 제어층을 포함하고, 상기 제1 전하 제어층 및 상기 제2 전하 제어층은 상기 에지 영역까지 연장되어 상기 보조 전극과 상기 제2 전극 사이에 배치될 수 있다.
상기 제2 전극은 상기 컨택 영역에서 상기 보조 전극에 직접 접촉할 수 있다.
상기 제1 전극들과 상기 제2 전극 사이에 배치되고, 상기 제1 전극들 중 적어도 일부를 노출시키는 복수의 개구부들을 포함하는 화소 정의막을 더 포함하고, 상기 발광 패턴들은 상기 개구부들 각각에 배치될 수 있다.
상기 보조 전극은 상기 마진 영역에서 상기 화소 정의막에 의해 커버되고 상기 컨택 영역에서 상기 화소 정의막으로부터 노출되어 상기 제2 전극에 접촉될 수 있다.
상기 화소 정의막은 마진 영역에 중첩하고, 상기 제1 전하 제어층, 상기 제2 전하 제어층, 및 상기 화소 정의막은 상기 마진 영역에서 상기 보조 전극과 상기 제2 전극 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 상기 마진 영역에 배치되고 상기 화소 정의막 상에 배치되며 발광 물질을 포함하는 더미 패턴을 더 포함하고, 상기 더미 패턴은 복수로 제공되어 상기 제1 방향을 따라 상기 컨택 영역과 교번하여 배열될 수 있다.
상기 유기 발광 소자들의 제1 전극들은 서로 이격되어, 상기 제1 방향을 따라 정의되는 행 및 상기 제2 방향을 따라 정의되는 열을 포함하는 매트릭스 형상으로 배열되고, 상기 유기 발광 소자들의 제2 전극들은 평면상에서 서로 연결된 일체의 형상을 가질 수 있다.
상기 컨택 영역들과 상기 마진 영역들은 상기 행 마다 교번하여 배열될 수 있다.
상기 마진 영역들 각각은 복수의 제1 전극들과 인접하고, 상기 컨택 영역들 각각은 하나의 제1 전극과 인접할 수 있다.
상기 컨택 영역들 각각은 복수의 제1 전극들과 인접하고, 상기 마진 영역들 각각은 하나의 제1 전극과 인접할 수 있다.
상기 보조 전극은 상기 제1 전극과 동일한 층상에 배치되고 평면상에서 서로 이격될 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 상기 에지 영역에 인접하고, 씰 부재가 배치된 씰 영역을 더 포함하고, 상기 씰 영역은 상기 에지 영역을 에워쌀 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 액티브 영역, 상기 액티브 영역에 인접하고 제1 방향을 따라 교번하여 배열되는 마진 영영들과 컨택 영역들을 포함하는 에지 영역, 및 상기 에지 영역에 인접한 씰 영역을 포함하는 베이스 기판, 상기 액티브 영역에 배치된 복수의 제1 전극들, 상기 에지 영역에 배치되고 평면상에서 상기 제1 전극들로부터 이격되어 상기 제1 방향에 교차하는 제2 방향에서 상기 제1 전극들과 마주하는 보조 전극, 상기 베이스 기판 상에 배치되고 상기 제1 전극들을 각각 노출시키는 복수의 개구부들을 포함하는 화소 정의막, 상기 개구부들에 각각 배치된 복수의 발광 패턴들, 및 상기 복수의 발광 패턴들에 중첩하고 상기 화소 정의막 상에 배치된 제2 전극을 포함하고, 상기 제2 전극은 상기 마진 영역들에서 상기 보조 전극으로부터 이격되고, 상기 컨택 영역에서 상기 보조 전극에 접촉하고, 상기 컨택 영역들과 상기 마진 영역들 각각은 상기 제2 방향에서 상기 제1 전극들 각각에 중첩한다.
상기 컨택 영역들과 상기 마진 영역들 각각은 상기 제2 방향에서 서로 비 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 상기 제1 전극들과 상기 발광 패턴들 사이에 배치된 제1 전하 제어층, 및 상기 발광 패턴들과 상기 제2 전극 사이에 배치된 제2 전하 제어층을 더 포함하고, 상기 제1 전하 제어층과 상기 제2 전하 제어층은 상기 마진 영역들에 중첩하고 상기 컨택 영역에 비 중첩할 수 있다.
상기 보조 전극은 상기 마진 영역에서 상기 화소 정의막에 의해 커버되고, 상기 컨택 영역에서 상기 화소 정의막에 의해 노출되어 상기 제2 전극과 접촉할 수 있다.
상기 제1 전극들 각각은 상기 제1 방향을 따라 연장된 변 및 상기 제2 방향을 따라 연장된 변을 가진 사각 형상을 가질 수 있다.
상기 제1 전극들 각각은 상기 제1 방향을 따라 연장된 대각선 및 상기 제2 방향을 따라 연장된 대각선을 가진 마름모 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 상기 발광 패턴들과 동일한 물질을 포함하고 상기 마진 영역들에 배치된 더미 패턴들을 더 포함하고, 상기 더미 패턴들과 상기 컨택 영역들은 상기 제1 방향을 따라 교번하여 배치될 수 있다.
본 발명에 따르면, 액티브 영역 전면에 대하여 고른 휘도를 가진 표시 패널이 제공될 수 있다. 또한, 본 발명에 따르면, 베젤 영역을 정의하는 주변 영역의 면적을 감소시킬 수 있어, 좁은 베젤을 가진 표시 패널이 제공될 수 있고, 상대적으로 넓은 액티브 영역의 면적을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 표시 패널을 개략적으로 도시한 평면도이다.
도 3은 도 2에 도시된 표시 패널의 일부를 확대하여 간략히 도시한 평면도이다.
도 4a는 도 3에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 4b는 도 3에 도시된 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 4c는 도 3에 도시된 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시 패널들의 일부 영역들을 도시한 단면도들이다.
도 5c는 본 발명의 비교 실시예에 따른 표시 패널의 일부 영역을 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 표시 패널을 간략히 도시한 사시도이다.
도 8b는 도 8a에 도시된 표시 패널의 일부 영역을 간략히 도시한 평면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 표시 패널들을 간략히 도시한 사시도들이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도들이다.
상기 서술한 목적을 달성하기 위한 본 발명의 실시예에 대하여 이하, 첨부한 도면을 참조하여 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 또한, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 첨부한 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다. 도 2는 도 1에 도시된 표시 패널을 개략적으로 도시한 평면도이다. 이하, 도 1 및 도 2를 참조하여 본 발명에 대해 설명한다.
표시 장치는 전기적 신호에 따라 영상을 표시한다. 표시 장치는 유기 발광 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 액정 표시 장치, 플라즈마 표시 장치 등을 포함하며, 다양한 방식으로 구동되어 영상을 표시할 수 있다. 본 실시예에서, 표시 장치는 유기 발광 표시 장치를 예로 들어 설명한다. 이에 따라, 표시 장치는 타이빙 제어부(TC), 게이트 구동부(GD), 데이터 구동부(DD), 및 유기발광 표시 패널(1000: 이하, 표시 패널)을 포함한다.
타이밍 제어부(TC)는 입력 영상 신호들을 수신하고, 표시 패널(1000)의 동작 모드에 부합되도록 변환된 영상데이터들(IDATA)과 각종 제어신호들(SCS, DCS)을 출력한다.
게이트 구동부(GD)는 타이밍 제어부(TC)로부터 게이트 구동제어신호(SCS)를 수신한다. 게이트 구동제어신호(SCS)를 공급받은 게이트 구동부(GD)는 복수의 게이트 신호를 생성한다. 게이트 신호들은 표시 패널(1000)에 순차적으로 공급된다.
데이터 구동부(DD)는 타이밍 제어부(TC)로부터 데이터 구동제어신호(DCS) 및 변환된 영상데이터들(IDATA)을 수신한다. 데이터 구동부(DD)는 데이터 구동제어신호(DCS)와 변환된 영상데이터들(IDATA)에 근거하여 복수의 데이터 신호를 생성한다. 데이터 신호들은 표시 패널(1000)에 공급된다.
표시 패널(1000)은 외부로부터 전기적 신호를 인가 받아 영상을 표시한다. 표시 패널(1000)은 복수의 게이트 라인들(GL1~GLm), 복수의 데이터 라인들(DL1~DLn), 및 복수의 화소들(PX11~PXmn)을 포함한다.
게이트 라인들(GL1~GLm)은 제1 방향(D1)을 따라 연장되고, 제1 방향(D1)에 교차하는 제2 방향(D2)으로 배열된다. 게이트 라인들(GL1~GLm)은 게이트 구동부(GD)로부터 게이트 신호들을 순차적으로 공급받는다.
데이터 라인들(DL1~DLn)은 게이트 라인(GL1~GLm)에 절연되게 교차한다. 데이터 라인들(DL1~DLn)은 제2 방향(D2)을 따라 연장되고 제1 방향(D1)으로 배열된다. 데이터 라인들(DL1~DLn)은 데이터 구동부(DD)로부터 데이터 신호들을 수신한다.
화소들(PX11~PXmn)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 매트릭스 형상으로 배열될 수 있다. 화소들(PX11~PXmn)은 게이트 라인들(GL1~GLm) 중 대응되는 게이트 라인에 연결되고, 화소들(PX11~PXmn)은 데이터 라인들(DL1~DLn) 중 대응되는 데이터 라인에 연결된다.
화소들(PX11~PXmn) 각각은 대응되는 게이트 라인으로부터 게이트 신호를 수신하고, 대응되는 데이터 라인으로부터 데이터 신호를 수신한다. 화소들(PX11~PXmn) 각각은 대응하는 게이트 신호에 응답하여 턴-온 된다. 화소들(PX11~PXmn) 각각은 대응하는 데이터 신호에 대응하는 광을 생성하여 영상을 표시한다.
표시 패널(1000)은 외부로부터 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받는다. 화소들(PX11~PXmn) 각각은 대응하는 게이트 신호에 응답하여 턴-온 된다. 화소들(PX11~PXmn) 각각은 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 수신하고, 대응하는 데이터 신호에 응답하여 광을 생성한다.
제1 전원전압(ELVDD)은 제2 전원전압(ELVSS) 보다 높은 레벨의 전압이다. 제1 전원 전압(ELVDD)은 제1 전원 라인(VL)을 통해 화소들(PX11~PXmn)에 인가될 수 있다. 제2 전원 전압(ELVSS)은 표시 패널(1000) 전면에 제공될 수 있다. 제2 전원 전압(ELVSS)은 후술하는 제2 전원 라인(PL)을 통해 제공될 수 있다. 한편, 이는 예시적으로 설명한 것이고, 화소들(PX11~PXmn) 각각의 구성에 따라 제2 전원 전압(ELVDD)이 제1 전원 라인(PL)을 통해 인가되도록 설계될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2를 참조하면, 표시 패널(1000)은 액티브 영역(AA) 및 주변 영역(NAA)으로 구분될 수 있다. 도 2에는 용이한 설명을 위해 일부 구성들을 생략하여 도시하였으며, 화소들(PX)에 대해 하나의 인출 부호로 표시하였다. 액티브 영역(AA)은 화소들(PX)이 배치되는 영역으로, 영상이 표시되는 영역일 수 있다.
주변 영역(NAA)은 액티브 영역에 인접한다. 본 실시예에서, 주변 영역(NAA)은 액티브 영역(AA)을 에워싸는 프레임 형상으로 도시되었으나, 이에 한정되지는 않는다.
주변 영역(NAA)은 씰 영역(SA) 및 에지 영역(EA)을 포함할 수 있다. 씰 영역(SA)은 씰 부재(SL)가 배치되는 영역일 수 있다. 씰 부재(SL)는 액티브 영역(AA)을 봉지하여 외부 환경의 유입으로 인한 화소들(PX)의 손상을 방지한다. 씰 부재(SL)는 표시 패널(1000)의 가장 자리를 따라 배치될 수 있다.
에지 영역(EA)은 액티브 영역(AA)의 적어도 일 변에 인접한다. 에지 영역(EA)은 제2 전원 라인(PL)이 배치되는 영역일 수 있다. 에지 영역(EA)은 제2 전원 라인(PL)의 형상을 따라 정의될 수 있다.
제2 전원 전압(PL)은 외부로부터 인가되는 제2 전원 전압(ELVSS)을 액티브 영역(AA)에 제공한다. 제2 전원 라인(PL)은 화소들(PX)과 에지 영역(EA)에서 접속되어 액티브 영역(AA) 전면에 대해 제2 전원 전압(ELVSS)을 제공할 수 있다. 본 실시예에서, 제2 전원 라인(PL)은 액티브 영역(AA)의 세 변을 에워싸는 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 전원 라인(PL)은 액티브 영역(AA)의 어느 일 변 또는 서로 이격된 두 변들에 각각 인접한 형상으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 도시되지 않았으나, 본 발명의 일 실시예에 따른 표시 패널(1000)은 제2 전원 라인(PL)으로부터 연장되어 액티브 영역(AA)에 배치되는 적어도 하나의 보조 전극 패턴들을 더 포함할 수도 있다. 보조 전극 패턴들은 액티브 영역(AA) 중 에지 영역(EA)으로부터 멀리 떨어진 영역에 제2 전원 전압(ELVSS)을 제공할 수 있다. 이에 따라, 액티브 영역(AA) 내에서의 영역에 따른 전압 강하 현상을 방지할 수 있고 표시 패널(1000)은 액티브 영역(AA) 전면에 대한 고른 휘도를 가질 수 있다.
도 3은 도 2에 도시된 표시 패널의 일부를 확대하여 간략히 도시한 평면도이다. 도 4a는 도 3에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 도 4b는 도 3에 도시된 Ⅱ-Ⅱ'를 따라 자른 단면도이다. 도 4c는 도 3에 도시된 Ⅲ-Ⅲ'를 따라 자른 단면도이다. 이하, 도 3 내지 도 4c를 참조하여 본 발명에 대해 설명한다.
도 3에 도시된 것과 같이, 액티브 영역(AA)에는 복수의 발광 패턴들(EMP)이 배치된다. 발광 패턴들(EMP)은 제1 방향(D1)을 따라 연장된 변 및 제2 방향(D2)을 따라 연장된 변을 포함하는 사각 형상을 가질 수 있다. 발광 패턴들(EMP) 각각은 광을 표시할 수 있고, 발광 영역들을 정의할 수 있다. 발광 패턴들(EMP)은 화소들(PX)에 각각 대응될 수 있으며, 후술하는 제1 전극(AE)과 대응될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
씰 영역(SA), 에지 영역(EA), 및 액티브 영역(AA)은 제1 방향(D1)을 따라 순차적으로 배열된다. 도 3에는 에지 영역(EA) 중 제2 방향(D2)을 따라 연장된 부분을 도시하였다.
에지 영역(EA)은 복수의 컨택 영역들(CTA) 및 복수의 마진 영역들(MGA)을 포함한다. 컨택 영역들(CTA) 및 마진 영역들(MGA)은 제2 방향(D2)을 따라 배열된다. 컨택 영역들(CTA) 및 마진 영역들(MGA)은 각각 액티브 영역(AA)에 인접하여 배치될 수 있다.
컨택 영역들(CTA) 및 마진 영역들(MGA) 각각은 발광 패턴들(EMP) 각각에 인접한다. 컨택 영역들(CTA) 및 마진 영역들(MGA) 각각은 제1 방향(D1)에서 발광 패턴들(EMP) 각각에 마주할 수 있다.
본 실시예에서, 컨택 영역들(CTA) 및 마진 영역들(MGA) 각각은 제1 방향(D1)에서 발광 패턴들(EMP) 각각에 중첩하여 제1 방향(D1)을 따라 일렬로 배열될 수 있다. 컨택 영역들(CTA) 및 마진 영역들(MGA)은 제1 방향(D1)에서 서로 비 중첩한다. 즉, 발광 패턴들(EMP) 각각은 제1 방향(D1)에서 컨택 영역(CTA) 및 마진 영역(MGA) 중 어느 하나의 영역과 중첩하고, 다른 하나의 영역과는 비 중첩할 수 있다. 에지 영역(EA)에 인접하는 발광 패턴들(EMP) 각각은, 또는 화소들(PX) 각각은 제1 방향(D1)에서 컨택 영역(CTA)과 마진 영역(MGA) 중 어느 하나와 선택적으로 중첩할 수 있다.
도 4a 및 도 4b를 참조하여 본 발명에 대해 보다 상세히 설명한다. 이하, 용이한 설명을 위해 단일의 화소(PX)를 기준으로 설명한다. 화소(PX)는 박막 트랜지스터(TR-20) 및 유기 발광 소자(OE)를 포함한다. 유기 발광 소자(OE)는 박막 트랜지스터(TR-20)에 접속된다.
박막 트랜지스터(TR-20)는 베이스 기판(100) 상에 배치된다. 박막 트랜지스터(TR-20)는 반도체 패턴(SM), 제어 전극(GE), 입력 전극(SE), 및 출력 전극(DE)을 포함한다.
반도체 패턴(SM)은 베이스 기판(100) 및 제1 절연층(210) 사이에 배치된다. 제어 전극(GE)은 제1 절연층(210)과 제2 절연층(220) 사이에 배치된다. 제어 전극(GE)은 제1 절연층(210)을 사이에 두고 반도체 패턴(SM)으로부터 단면상에서 이격되어 배치된다.
입력 전극(SE) 및 출력 전극(DE)은 제2 절연층(220) 및 제3 절연층(230) 사이에 배치된다. 입력 전극(SE) 및 출력 전극(DE)은 동일 층 상에 배치되고 평면상에서 서로 이격되어 배치될 수 있다. 입력 전극(SE) 및 출력 전극(DE) 각각은 제1 내지 제3 절연층들(210, 220, 230)을 관통하여 반도체 패턴(SM)에 접속된다. 다만, 이는 예시적으로 도시한 것이고, 박막 트랜지스터(TR)는 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
유기 발광 소자(OE)는 제4 절연층(240) 상에 배치된다. 제4 절연층(240)은 박막 트랜지스터(TR) 상에 배치된다. 유기 발광 소자(OE)는 제4 절연층(240)을 관통하여 박막 트랜지스터(TR)의 출력 전극(DE)에 접속될 수 있다. 유기 발광 소자(OE)는 제1 전극(AE), 제2 전극(CE), 발광 패턴(EMP), 제1 전하 제어층(CL1), 및 제2 전하 제어층(CL2)을 포함한다.
제1 전극(AE)은 제4 절연층(240) 상에 배치된다. 제1 전극(AE)은 인접하는 화소의 제1 전극과 평면상에서 이격되어 배치된다. 표시 패널(1000)의 발광 방향에 따라 제1 전극(AE)은 다양한 물질을 포함할 수 있다. 예를 들어, 표시 패널(1000)이 전면 발광형인 경우, 제1 전극(AE)은 제1 전극(AE)은 은, 금, 또는 백금 등과 같은 반사형 금속을 포함할 수 있다. 또는, 표시 패널(1000)이 배면 발광형인 경우, 제1 전극(AE)은 투명 전도성 산화물(transparent conductive oxide, TCO)과 같은 투과형 도전 물질을 포함할 수 있다.
발광 패턴(EMP)은 제1 전극(AE) 상에 배치된다. 발광 패턴(EMP)은 화소 정의막(250)에 정의된 복수의 개구부들(OP-EA) 중 대응되는 개구부에 배치된다. 발광 패턴(EMP)은 발광 물질을 포함한다. 예를 들어, 발광 패턴(EMP)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다.
발광 패턴(EMP)은 단일 물질로 이루어진 단일층 구조, 복수의 서로 다른 물질로 이루어진 단일층 구조 또는 복수의 서로 다른 물질로 이루어진 복수의 층으로 구성된 다층 구조를 가질 수 있다. 이에 따라, 발광 패턴(EMP)은 적색, 녹색, 및 청색 중 어느 하나의 색상을 가진 광을 생성하거나, 적어도 둘 이상의 색상이 혼합된 색상을 가진 광을 생성할 수 있다. 발광 패턴(EMP)은 인접하는 화소들마다 서로 다른 컬러의 광을 생성하거나 동일한 컬러의 광을 생성할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 전극(CE)은 발광 패턴(EMP) 상에 배치된다. 제2 전극(CE)은 인접하는 제1 전극들 및 발광 패턴들에 중첩하는 일체의 형상을 가질 수 있다. 이에 따라, 각 화소들(PX)은 하나의 제2 전극(CE)을 공유할 수 있다.
제2 전극(CE)은 제1 전극(AE)과 대향한다. 예를 들어, 제1 전극(AE)이 이 애노드 전극일 경우, 제2 전극(AE)은 캐소드 전극일 수 있다. 이에 따라, 제2 전극(CE)은 전자 주입이 용이하도록 낮은 일함수를 가진 물질로 구성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 전극(AE)이 캐소드 전극일 때, 제2 전극(CE)은 애노드 전극일 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 전극(CE)은 도전성 물질을 포함한다. 도전성 물질은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물일 수 있다. 또는, 제2 전극(CE)은 산화인듐주석, 산화인듐아연, 산화아연, 및 산화인듐주석아연으로 구성된 투과형 물질들 중 적어도 어느 하나를 포함할 수 있다.
제2 전극(CE)은 단일층 또는 다중층일 수 있다. 다중층은 반사형 물질로 구성된 층 및 투과형 물질로 구성된 층 중 적어도 어느 하나를 포함할 수 있다.
제2 전극(CE)은 단면상에서 발광 패턴(EMP)을 사이에 두고 제1 전극(AE)으로부터 이격된다. 유기 발광 소자(OE)는 제2 전극(CE)과 제1 전극(AE) 사이의 전위차를 통해 발광 패턴(EMP)을 활성화시켜 광을 생성한다.
제1 전하 제어층(CL1)은 제1 전극(AE)과 발광 패턴(EMP) 사이에 배치된다. 제1 전하 제어층(CL1)은 인접하는 제1 전극들 및 발광 패턴들에 중첩하는 일체의 형상을 가질 수 있다. 이에 따라, 각 화소들(PX)은 하나의 제1 전하 제어층(CL1)을 공유할 수 있다.
제1 전하 제어층(CL1)은 제1 전극(AE)으로부터 발광 패턴(EMP)을 향해 주입되는 전하의 이동을 제어한다. 예를 들어, 제1 전하 제어층(CL1)은 정공의 이동을 제어하는 정공 수송 영역을 포함할 수 있다. 제1 전하 제어층(CL1)은 정공 주입층, 정공 수송층, 및 정공 주입 기능 및 정공 수송 기능을 동시에 갖는 단일층 중 적어도 어느 하나를 포함할 수 있다. 제1 전하 제어층(CL1)은 정공 주입 물질 및 정공 수송 물질 중 적어도 어느 하나로 구성될 수 있다. 정공 주입 물질 및 정공 수송 물질은 각각 공지된 물질들일 수 있다.
한편, 제1 전하 제어층(CL1)은 정공 저지층을 더 포함할 수 있다. 이때, 제1 전하 제어층(CL1)은 발광 패턴(EMP)으로부터 제1 전극(AE)으로 이동하는 정공의 이동을 방해할 수 있다. 제1 전하 제어층(CL1)이 정공 저지층을 포함하는 경우, 제1 전하 제어층(CL1)은 공지의 정공 저지 재료를 포함할 수 있다. 또는, 제1 전하 제어층(CL1)은 전하 생성 물질을 더 포함할 수 있다. 전하 생성 물질은 제1 전하 제어층(CL1) 내에 균일하게 분산되어 하나의 단일영역을 형성하거나, 불균일하게 분산되어 제1 전하 제어층(CL1)을 복수의 영역으로 구분할 수 있다.
제2 전하 제어층(CL2)은 제2 전극(CE)과 발광 패턴(EMP) 사이에 배치된다. 제2 전하 제어층(CL2)은 인접하는 제1 전극들 및 발광 패턴들에 중첩하는 일체의 형상을 가질 수 있다. 이에 따라, 각 화소들(PX)은 공통의 제2 전하 제어층(CL2)을 포함할 수 있다.
제2 전하 제어층(CL2)은 제2 전극(AE)으로부터 발광 패턴(EMP)을 향해 주입되는 전하의 이동을 제어한다. 예를 들어, 제2 전하 제어층(CL2)은 전자의 이동을 제어하는 전자 수송 영역을 포함할 수 있다. 제2 전하 제어층(CL2)은 전자 주입층, 전자 수송층, 및 전자 주입 기능 및 전자 수송 기능을 동시에 갖는 단일층 중 적어도 어느 하나를 포함할 수 있다. 제2 전하 제어층(CL2)은 전자 주입 물질 및 전자 수송 물질 중 적어도 어느 하나로 구성될 수 있다. 전자 주입 물질 및 전자 수송 물질은 각각 공지된 물질들일 수 있다.
커버 기판(300)은 베이스 기판(100) 상에 배치된다. 커버 기판(300)은 액티브 영역(AA) 및 주변 영역(NAA)을 커버한다. 커버 기판(300)은 봉지부(260)를 사이에 두고 화소들(PX)로부터 이격되어 배치될 수 있다.
주변 영역(NAA)에는 구동 회로들이 배치될 수 있다. 구동 회로들은 액티브 영역(AA)의 화소들(PX)에 구동 신호를 제공한다. 구동 회로들은 게이트 구동부(GD: 도 1 참조) 및 데이터 구동부(DD: 도 1 참조) 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에서는 용이한 설명을 위해 구동 회로들 중 구동 트랜지스터(TR-10) 및 구동 배선들(DW)을 도시하였다. 구동 트랜지스터(TR-10)는 주변 영역(NAA)에 배치된다. 구동 트랜지스터(TR-10)는 액티브 영역(AA)의 박막 트랜지스터(TR-20)와 동일한 구조로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 구동 트랜지스터(TR-10)는 액티브 영역(AA)의 박막 트랜지스터(TR-20)와 다른 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 구동 배선들(DW)은 구동 회로들 내의 소자들 사이를 연결하거나, 구동 회로들과 액티브 영역(AA)의 화소들(PX)을 연결할 수 있다.
주변 영역(NAA)은 씰 영역(SA) 및 에지 영역(EA)을 포함한다. 씰 영역(SA)은 에지 영역(EA)을 사이에 두고 액티브 영역(AA)으로부터 이격되어 배치된다.
상술한 바와 같이, 씰 부재(SL)는 주변 영역(NAA)에 배치되어 씰 영역(SA)을 정의한다. 씰 부재(SL)는 베이스 기판(100)의 가장 자리를 따라 배치될 수 있다. 씰 부재(SL)는 제4 절연층(240) 상에 배치될 수 있다. 씰 부재(SL)는 베이스 기판(100)과 커버 기판(300) 사이에 배치되어 베이스 기판(100)과 커버 기판(300) 사이의 셀 갭(cell-gap)을 지지하고, 베이스 기판(100)과 커버 기판(200)을 결합시킨다.
씰 부재(SL)는 액티브 영역(AA)을 밀봉한다. 봉지부(260)는 비 활성 물질을 포함할 수 있다. 씰 부재(SL)는 외부 환경의 액티브 영역(AA)으로의 침입을 방지하여 화소들(PX)을 보호한다.
상술한 바와 같이, 제2 전원 라인(PL, 이하 전원 라인)은 주변 영역(NAA)에 배치되어 에지 영역(EA)을 정의한다. 전원 라인(PL)은 제3 절연층(230)과 제4 절연층(240) 사이에 배치될 수 있다. 전원 라인(PL)의 적어도 일부는 제4 절연층(240)에 의해 노출될 수 있다. 본 실시예에서, 전원 라인(PL)은 박막 트랜지스터(TR)의 입력 전극(SE) 및 출력 전극(DE)과 동일한 층상에 배치된다. 다만, 이는 예시적으로 도시한 것이고, 전원 라인(PL)은 다양한 층 상에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
보조 전극(AXE)은 주변 영역(NAA)에 배치되어 에지 영역(EA)을 정의한다. 보조 전극(AXE)은 제4 절연층과 화소 정의막(250) 사이에 배치될 수 있다. 본 실시예에서, 보조 전극(AXE)은 유기 발광 소자(OE)의 제1 전극(AE)과 동일한 층 상에 배치될 수 있다.
보조 전극(AXE)은 전원 라인(PL)에 접속된다. 보조 전극(AXE)은 전원 라인(PL) 중 제4 절연층(240)에 의해 노출된 부분을 통해 전원 라인(PL)에 직접 접촉할 수 있다.
보조 전극(AXE)은 에지 영역(EA)에서 제2 전극(CE)과 접속될 수 있다. 보조 전극(AXE)은 전원 라인(PL)과 제2 전극(CE)을 전기적으로 연결한다. 이에 따라, 전원 라인(PL)을 통해 외부에서 인가되는 제1 전원 전압(ELVDD: 도 1 참조)은 보조 전극(AXE), 및 제2 전극(CE)을 통해 액티브 영역(AA)에 안정적으로 제공될 수 있다.
본 실시예에서, 보조 전극(AXE)은 에지 영역(EA)에서 부분적으로 제2 전극(CE)에 접속될 수 있다. 에지 영역(EA)은 보조 전극(AXE)과 제2 전극(CE)의 접속 여부에 따라 구분되는 컨택 영역들(CTA) 및 마진 영역들(MGA)을 포함할 수 있다.
도 3 및 도 4a를 참조하면, 컨택 영역들(CTA)은 제1 방향(D1)을 따라 서로 이격되어 배열된다. 보조 전극(AXE)과 제2 전극(CE)은 컨택 영역들(CTA)에서 서로 접촉할 수 있다.
보조 전극(AXE) 상에 배치되는 화소 정의막(250)은 에지 영역(EA)에 정의된 개구부(OP-EA)를 더 포함할 수 있다. 에지 영역(EA)에 정의된 개구부(OP-EA)는 보조 전극(AXE)의 적어도 일부를 노출시킨다. 화소 정의막(250) 상에 배치되는 제2 전극(CE)은 액티브 영역(AA)으로부터 에지 영역(EA)까지 연장되어 에지 영역(EA)에 정의된 에지 개구부(OP-EA)를 통해 보조 전극(AXE)에 접촉할 수 있다.
보조 전극(AXE)과 제2 전극(CE) 사이의 접촉부(CTP)는 컨택 영역들(CTA)에 형성될 수 있으며, 에지 개구부(OP-EA)에 정의될 수 있다. 본 실시예에서, 제1 전하 제어층(CL1)과 제2 전하 제어층(CL2)은 컨택 영역들(CTA)에서 접촉부(CTP)와 평면상에서 비 중첩할 수 있다.
한편, 본 실시예에서, 보조 전극(AXE)과 제2 전극(CE) 사이의 접촉부(CTP)는 복수로 제공될 수 있다. 이에 따라, 컨택 영역들(CTA)은 복수로 제공된다. 컨택 영역들(CTA)의 수가 증가됨에 따라, 일체의 형상을 가진 제2 전극(CE)의 영역에 따른 저항 변화를 방지할 수 있고, 액티브 영역(AA) 전면에 대해 고른 휘도를 가진 표시 패널(1000)이 제공될 수 있다.
도 3 및 도 4b를 참조하면, 마진 영역들(MGA)은 제1 방향(D1)을 따라 서로 이격되어 배열된다. 보조 전극(AXE)과 제2 전극(CE)은 마진 영역들(MGA)에서 서로 이격될 수 있다. 즉, 보조 전극(AXE)은 마진 영역들(MGA)에서는 제2 전극(CE)과 접촉되지 않는다.
화소 정의막(250)은 마진 영역들(MGA)에서 보조 전극(AXE)과 제2 전극(CE) 사이를 절연시킨다. 보조 전극(AXE)은 마진 영역들(MGA)에서 화소 정의막(250)에 의해 전면적으로 커버된다.
이때, 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2) 중 적어도 어느 하나는 액티브 영역(AA)으로부터 에지 영역(EA)까지 연장되어 배치될 수 있다. 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2)은 마진 영역들(MGA)에 배치되어 제2 전극(CE)과 보조 전극(AXE) 사이를 이격시킨다.
도 3 및 도 4c를 참조하면, 마진 영역들(MGA)과 컨택 영역들(CTA)은 제1 방향(D1)을 따라 서로 교번하여 배열된다. 도 4c에는 용이한 설명을 위해 제4 절연층(240) 아래의 층들은 생략하여 도시하였고, 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2)의 일부도 생략하여 도시하였다.
화소 정의막(250)에 정의되는 에지 개구부들(OP-EA)은 에지 영역(EA)에 배치되고 제1 방향(D1)을 따라 배열된다. 컨택 영역들(CTA)은 에지 개구부들(OP-EA)에 대응되어 형성되고, 마진 영역들(MGA)은 에지 개구부들(OP-EA) 외의 영역에 형성된다.
본 발명에 따르면, 컨택 영역들(CTA) 및 마진 영역들(MGA)은 제1 방향(D1)을 따라 불 연속적으로 배열된다. 이에 따라, 제1 방향(D1)을 따라 연장된 하나의 에지 영역(EA)에 컨택 영역들(CTA)과 마진 영역들(MGA)을 모두 구비할 수 있다. 본 발명에 따르면, 액티브 영역(AA)에 영향을 주지 않는 마진 영역의 일부에 제2 전극(CE)과 보조 전극(AXE)의 접촉부(CTP)를 위한 컨택 영역들(CTA)을 구비함으로서, 실질적으로 주변 영역(NAA)이 감소되는 효과를 가져올 수 있다. 이에 따라, 표시 패널(1000)의 베젤 영역을 감소시킬 수 있고, 동일 면적의 표시 패널 내에서 액티브 영역(AA)의 면적을 증가시킬 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시 패널들의 일부 영역들을 도시한 단면도들이고, 도 5c는 본 발명의 비교 실시예에 따른 표시 패널의 일부 영역을 도시한 단면도이다. 용이한 설명을 위해 도 5a 내지 도 5c에는 대응되는 영역들을 도시하였으며, 제조 공정에 사용되는 마스크들을 함께 도시하였다. 이하, 도 5a 내지 도 5c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 4c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 5a 및 도 5b에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시 패널(1000)은 주변 영역(NAA)에 일 방향을 따라 교번하여 배치되는 컨택 영역(CTA) 및 마진 영역(MGA)을 포함한다. 도 5a는 실질적으로 도 3a에 도시된 영역과 동일한 영역을 도시한 것이고, 도 5b는 실질적으로 도 3b에 도시된 영역과 동일한 영역을 도시한 것이다.
도 5a에 도시된 것과 같이, 표시 패널(1000)을 제조하기 위해 제1 마스크(MSK1)와 제2 마스크(MSK2)가 이용될 수 있다. 제1 마스크(MSK1)와 제2 마스크(MSK2)는 서로 다른 시간 동안 제공되는 마스크들일 수 있으며, 용이한 설명을 위해 함께 도시되었다.
제1 마스크(MSK1)는 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2)의 증착에 이용되는 오픈 마스크일 수 있다. 제1 마스크(MSK1)의 오픈부(OP1-CTA)는 액티브 영역(AA)과 실질적으로 동일할 수 있다. 이에 따라, 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2)은 액티브 영역(AA) 전면을 커버하도록 일체의 형상을 갖도록 형성될 수 있다. 한편, 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2)의 일부는 컨택 영역(CTA)의 일부 영역을 침범하여 증착될 수 있으나, 이는 방사형(radial) 증착에 따른 마진(margin)일 수 있다.
제2 마스크(MSK2)는 제2 전극(CE)의 증착에 이용되는 오픈 마스크일 수 있다. 제2 마스크(MSK2)의 오픈부(OP2-CTA)는 액티브 영역(AA)보다 클 수 있다. 제2 마스크(MSK2)의 오픈부(OP2-CTA)는 주변 영역(NAA)의 적어도 일부를 노출시킨다. 제2 마스크(MSK2)의 오픈부(OP2-CTA)는 컨택 영역(CTA)의 적어도 일부를 노출시킬 수 있다. 이에 따라, 제2 전극(CE)은 액티브 영역(AA) 외에 컨택 영역(CTA)까지 연장되어 에지 개구부(OP-EA)에 의해 노출된 보조 전극(AXE)의 상면에 형성된다.
도 5b에 도시된 것과 같이, 제1 마스크(MSK1)와 제2 마스크(MSK2)는 마진 영역(MGA)과 대응되는 영역에서 컨택 영역(CTA)과 대응되는 영역과 다른 형상의 개구부들을 가질 수 있다.
제1 마스크(MSK1)는 마진 영역(MGA)과 대응되는 영역에서 액티브 영역(AA)보다 큰 오픈부를 제공할 수 있다. 제1 마스크(MSK1)의 오픈부(OP1-MGA)는 마진 영역(MGA)에서 주변 영역(NAA)의 적어도 일부를 노출시킨다. 이에 따라, 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2)의 적어도 일부는 주변 영역(NAA)까지 연장되어 보조 전극(AXE)의 적어도 일부와 평면상에서 중첩할 수 있다.
제2 마스크(MSK2)는 마진 영역(MGA)과 대응되는 영역에서 액티브 영역(AA)보다 큰 오픈부를 제공할 수 있다. 제2 마스크(MSK2)의 오픈부(OP2-MGA)는 마진 영역(MGA)에서 주변 영역(NAA)의 적어도 일부를 노출시킨다. 제2 마스크(MSK2)의 오픈부(OP2-MGA)는 컨택 영역(CTA)에서와 마진 영역(MGA)에서 실질적으로 동일한 형상을 가질 수 있다. 이와 달리, 제1 마스크(MSK1)는 컨택 영역(CTA)과 마진 영역(MGA)에서 상이한 형상의 오픈부들(OP1-CAT, OP1-MGA)을 가질 수 있다.
도 5c를 참조하면, 비교 실시예에 따른 표시 패널(1000-C)은 주변 영역(NAA-C) 및 액티브 영역(AA-C)을 포함하고, 주변 영역(NAA-C)은 씰 영역(SA-C) 및 에지 영역(EA-C)을 포함한다. 액티브 영역(AA-C)과 씰 영역(SA-C)은 도 5a 및 도 5b에 도시된 표시 패널(1000)과 실질적으로 대응될 수 있으므로, 중복된 설명은 생략하기로 한다.
비교 실시예에 따른 표시 패널(1000-C)의 에지 영역(EA-C)은 컨택 영역(CTA-C) 및 마진 영역(MGA-C)을 포함한다. 비교 실시예에 따른 표시 패널(1000-C)의 컨택 영역(CTA-C) 및 마진 영역(MGA-C)은 제1 방향(D1)을 따라 배열된다. 즉, 비교 실시예에 따른 표시 패널(1000-C)에 있어서, 컨택 영역(CTA-C) 및 마진 영역(MGA-C)은 제1 방향(D1)에서 볼 때 서로 중첩된다. 이에 따라, 비교 실시예에 따른 표시 패널(1000-C)의 에지 영역(EA-C)의 제1 방향(D1)에서의 너비는 컨택 영역(CTA-C)의 제1 방향(D1)에서의 너비와 마진 영역(MGA-C)의 제1 방향(D1)에서의 너비를 모두 합한 너비를 가질 수 있다.
도 5c를 참조하면, 제1 전하 제어층(CL1)과 제2 전하 제어층(CL2)을 형성하기 위한 제1 마스크(MSK1-C)의 오픈부(OP1-C)는 제2 전극(CE)을 형성하기 위한 제2 마스크(MSK2-C)의 오픈부(OP2-C)는 서로 상이한 형상을 가진다. 비교 실시예에 따른 표시 패널(1000-C)은 마진 영역(MGA-C)과 컨택 영역(CTA-C)을 제1 방향(D1)을 따라 모두 구비하므로, 컨택 영역(CTA-C)은 마진 영역(MGA-C)의 외측에 구비되어야 한다. 이에 따라, 비교 실시예에 따른 표시 패널(1000-C)에 있어서, 주변 영역(NAA-C)의 면적은 증가하게 된다.
본 발명에 따르면, 컨택 영역(CTA)과 마진 영역(MGA)을 제1 방향(D1)에서 서로 비 중첩하도록 형성한다. 컨택 영역(CTA)과 마진 영역(MGA)은 제2 방향(D2: 도 2 참조)을 따라 교번하여 배열된다. 이에 따라, 에지 영역(EA)은 컨택 영역(CTA)의 제1 방향(D1)에서의 너비 또는 마진 영역(MGA)의 제1 방향(D1)에서의 너비만으로도 제1 전하 제어층(CL1)이나 제2 전하 제어층(CL2)을 위한 마진 영역과 제2 전극(CE)과 보조 전극(AXE)의 접속을 위한 컨택 영역을 모두 구비할 수 있다. 따라서, 본 발명에 따르면, 베젤의 면적이 감소되고 상대적으로 넓은 액티브 영역을 확보할 수 있는 표시 패널이 제공될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 이하, 도 6을 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 5c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 6에는 용이한 설명을 위해 도 3에 도시된 영역과 대응되는 영역을 도시하였다. 도 6에 도시된 것과 같이, 표시 패널(1000-A)은 제2 방향(D2)을 따라 배열된 복수의 마진 영역들(MGA-A) 및 복수의 컨택 영역들(CTA-A)을 포함하는 에지 영역(EA-A)을 포함할 수 있다. 마진 영역들(MGA-A) 및 컨택 영역들(CTA-A)은 제2 방향(D2)을 따라 서로 교번하여 배열될 수 있다.
발광 패턴들(EMP) 중 에지 영역(EA-A)에 인접한 발광 패턴은 마진 영역들(MGA-A) 및 컨택 영역들(CTA-A) 중 어느 하나의 영역과 제1 방향(D1)에서 마주하고, 나머지 다른 하나의 영역과는 제1 방향(D1)에서 비 중첩한다.
본 실시예에서, 마진 영역들(MGA-A)과 컨택 영역들(CTA-A)은 서로 상이한 면적을 가질 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 마진 영역들(MGA-A) 각각은 컨택 영역들(CTA-A) 각각보다 큰 면적을 가질 수 있다. 마진 영역들(MGA-A) 각각은 발광 패턴들(EMP) 중 두 개의 패턴들과 제1 방향(D1)에서 마주할 수 있고, 컨택 영역들(CTA-A) 각각은 발광 패턴들(EMP) 중 한 개의 패턴과 제1 방향(D1)에서 마주할 수 있다.
마진 영역들(MGA-A) 각각은 두 개의 화소 행들, 예를 들어 제1 및 제2 화소 행들(H1, H2)과 제1 방향(D1)에서 마주하고, 제1 방향(D1)에서 중첩한다. 컨택 영역들(CTA-A) 각각은 마진 영역들(MGA-A) 사이에 배치되어 하나의 화소 행, 예를 들어, 제3 화소 행(H3)과 제1 방향(D1)에서 마주하고, 제1 방향(D1)에서 중첩한다.
본 발명에 따르면, 컨택 영역들(CTA-A)과 마진 영역들(MGA-A)은 서로 상이한 면적들을 가질 수 있으며, 서로 상이한 수의 화소 행들과 대응되도록 배치될 수 있다. 컨택 영역들(CTA-A)과 마진 영역들(MGA-A)은 제2 방향(D2)을 따라 교번하여 배치되고, 하나의 화소 행이 하나의 컨택 영역 또는 하나의 마진 영역과 제1 방향(D1)에서 선택적으로 중첩할 수 있다면, 다양한 배열을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 평면도이다. 이하, 도 7을 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 6에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 7에는 용이한 설명을 위해 도 3에 도시된 영역과 대응되는 영역을 도시하였다. 도 7에 도시된 것과 같이, 표시 패널(1000-B)은 제2 방향(D2)을 따라 배열된 복수의 마진 영역들(MGA-B) 및 복수의 컨택 영역들(CTA-B)을 포함하는 에지 영역(EA-B)을 포함할 수 있다. 마진 영역들(MGA-B) 및 컨택 영역들(CTA-B)은 제2 방향(D2)을 따라 서로 교번하여 배열될 수 있다.
본 실시예에서, 마진 영역들(MGA-B) 및 컨택 영역들(CTA-B)은 서로 상이한 면적들을 가질 수 있으며, 마진 영역들(MGA-B) 각각의 면적이 컨택 영역들(CTA-B) 각각의 면적보다 작을 수 있다. 이에 따라, 컨택 영역들(CTA-B) 각각은 두 개의 화소 행들, 예를 들어 제1 및 제2 화소 행들(H1, H2)과 제1 방향(D1)에서 중첩하고, 마진 영역들(MGA-B) 각각은 하나의 화소 행, 예를 들어, 제3 화소 행(H3)과 제1 방향(D1)에서 중첩할 수 있다. 이에 따라, 하나의 컨택 영역에 정의되는 접촉부(CTP)의 면적은 컨택 영역들(CTA-B) 각각의 면적에 대응되도록 발광 패턴들(EMP) 각각의 면적 이상의 면적을 가질 수 있다.
본 발명에 따르면, 하나의 화소 행이 하나의 컨택 영역 또는 하나의 마진 영역과 제1 방향(D1)에서 선택적으로 중첩할 수 있다면, 다양한 배열을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 8a는 본 발명의 일 실시예에 따른 표시 패널을 간략히 도시한 사시도이다. 도 8b는 도 8a에 도시된 표시 패널의 일부 영역을 간략히 도시한 평면도이다. 이하, 도 8a 및 도 8b를 참조하여 본 발명의 일 실시예에 따른 표시 패널(1000-1)에 대해 설명한다. 한편, 도 1 내지 도 7에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 8a에 도시된 것과 같이, 표시 패널(1000-1)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면상에서 마름모 형상을 가진 복수의 화소들(PX-1)을 포함한다. 화소들(PX-1) 각각의 마름모 형상은 제1 방향(D1)을 따라 연장되는 대각선 및 제2 방향(D2)을 따라 연장되는 대각선을 가진다.
도 8b에 도시된 것과 같이, 화소들(PX-1)의 마름모 형상들은 화소들(PX-1) 각각을 구성하는 발광 패턴들(EMP-1)의 형상에 의해 정의될 수 있다. 발광 패턴들(EMP-1)은 서로 이격되어 배열될 수 있다. 발광 패턴들(EMP-1)은 서로 동일하거나 상이한 광을 생성할 수 있다.
발광 패턴들(EMP-1)은 인접하는 화소 행들과 제2 방향(D2)에서 서로 비 중첩하도록 배치될 수 있다. 예를 들어, 발광 패턴들(EMP-1) 중 제1 화소 행(H1-1)에 배치된 발광 패턴들은 제2 화소 행(H2-1)에 배치된 발광 패턴들과 제2 방향(D2)에서 서로 비 중첩할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 발광 패턴들(EMP-1)은 다양한 형태로 배열될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
에지 영역(EA-1)은 제2 방향(D2)을 따라 교번하여 배열된 복수의 컨택 영역들(CTA-1) 및 복수의 마진 영역들(MGA-1)을 포함한다. 컨택 영역들(CTA-1) 및 마진 영역들(MGA-1) 각각은 제1 방향(D1)에서 발광 패턴들(EMP-1) 각각에 인접한다.
본 실시예에서, 컨택 영역들(CTA-1) 및 마진 영역들(MGA-1) 각각은 서로 동일한 면적을 가질 수 있다. 컨택 영역들(CTA-1) 및 마진 영역들(MGA-1) 각각은 하나의 화소 행들에 대응되도록 배치될 수 있다. 발광 패턴들(EMP-1) 중 에지 영역(EA-1)에 인접한 발광 패턴들 각각은 컨택 영역과 마진 영역 중 어느 하나와 선택적으로 제1 방향(D1)에서 마주하고 중첩할 수 있다.
마찬가지로, 제1 전극들(AE) 각각은 제1 방향(D1)에서 컨택 영역과 마진 영역 중 어느 하나와 선택적으로 마주하고 중첩할 수 있다. 본 발명에 따르면, 하나의 화소 행이 하나의 컨택 영역 또는 하나의 마진 영역과 제1 방향(D1)에서 선택적으로 중첩할 수 있다면, 다양한 배열을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 표시 패널들을 간략히 도시한 사시도들이다. 도 9는 본 발명의 일 실시예에 따른 표시 패널(1000-1A)의 도 8b에 도시된 영역과 대응되는 영역을 도시하였고, 도 10은 본 발명의 일 실시예에 따른 표시 패널(1000-1B)의 도 8b에 도시된 영역과 대응되는 영역을 도시하였다. 이하, 도 9 및 도 10을 참조하여 본 발명의 일 실시예에 따른 표시 패널들(1000-1A, 1000-1B)에 대해 설명한다. 한편, 도 1 내지 도 8b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 9에 도시된 것과 같이, 표시 패널(1000-1A)은 도 8b에 도시된 표시 패널(1000-1)과 비교할 때, 에지 영역(EA-1A)에 배치된 더미 패턴들(DMP)을 더 포함할 수 있다. 더미 패턴들(DMP)은 발광 패턴들(EMP-1)과 연속되는 배열을 가질 수 있다. 즉, 더미 패턴들(DMP)은 발광 패턴들(EMP-1) 중 일부가 에지 영역(EA-1A)까지 연장되어 형성되는 것일 수 있다.
더미 패턴들(DMP)의 적어도 일부는 발광 패턴들(EMP-1)과 상이한 형상이나 면적을 가질 수 있다. 예를 들어, 더미 패턴들(DMP)은 발광 패턴들(EMP-1)의 일부가 미 증착 되거나 과도하게 증착 되어 형성된 것일 수 있다. 발광 패턴들(EMP-1)은 더미 패턴들(DMP)에 비해 균일한 형상들을 가질 수 있다. 본 발명에 따르면, 더미 패턴들(DMP)을 더 포함함으로써, 상대적으로 불 균일성이 높은 패턴들을 에지 영역(EA-1A)에 배치시켜 액티브 영역(AA)에 배치되는 발광 패턴들(EMP-1)의 균일성을 향상시킬 수 있고, 신뢰성이 향상된 표시 패널(1000-1A)이 제공될 수 있다.
한편, 더미 패턴들(DMP)은 발광 패턴들(EMP-1)의 패턴 형상 및 정렬 정도를 확인하기 위한 검사 패턴일 수도 있다. 본 발명의 일 실시예에 따른 표시 패널(1000-1A)은 주변 영역(NAA)에 배치된 더미 패턴들(DMP)을 통해 액티브 영역(AA)에 배치되는 발광 패턴들(EMP-1)의 정렬 여부나 증착 정도를 용이하게 파악할 수 있다.
도 10에 도시된 것과 같이, 표시 패널(1000-1B)은 주변 영역(NAA)에 배치되고 에지 영역(EA-1B)과 액티브 영역(AA) 사이에 배치된 중간 영역(MA)을 더 포함할 수 있다. 주변 영역(NAA)에 배치된 더미 패턴들(DMP)은 복수의 열들로 제2 방향(D2)을 따라 배열될 수 있다. 본 실시예에 따르면, 에지 영역(EA-1B)은 더미 패턴들(DMP) 중 절반에 해당되는 패턴들에 대해서만 중첩될 수 있다. 발광 패턴들(EMP-1) 각각은 마진 영역들(MGA-1B)과 컨택 영역들(CTA-1B) 중 어느 하나의 영역과 선택적으로 제1 방향(D1)에서 중첩할 수 있다.
도 10에 도시된 주변 영역(NAA)은 도 9에 도시된 주변 영역(NAA)에 비해 상대적으로 큰 면적을 가질 수 있다. 본 발명에 따르면, 더미 패턴들(DMP)의 증착 양상에 따라, 중간 영역(MA)을 더 구비함으로써, 액티브 영역(AA)에 배치되는 발광 패턴들(EMP)의 균일도를 향상시킬 수 있다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도들이다. 도 11a 및 도 11b에는 도 9에 도시된 표시 패널(1000-1A)의 단면도들을 예시적으로 도시하였다. 도 11a에는 도 4a와 대응되도록 하나의 컨택 영역(CTA-1A)을 포함하는 영역의 단면도를 도시하였고, 도 11b에는 도 4b와 대응되도록 하나의 마진 영역(MGA-1A)을 포함하는 영역의 단면도를 도시하였다. 이하, 도 11a 및 도 11b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 10에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 11a에 도시된 것과 같이, 컨택 영역(CTA-1A)에는 보조 전극(AXE)과 제2 전극(CE)이 접속되어 형성되는 접촉부(CTP)가 배치될 수 있다. 화소 정의막(250)은 주변 영역(NAA)에서 에지 개구부(OP-EA)를 통해 보조 전극(AXE)의 적어도 일부를 노출시킨다. 제2 전극(CE)은 액티브 영역(AA)으로부터 에지 영역(EA-1A)까지 연장되어 노출된 보조 전극(AXE)에 직접 접촉한다.
도 11b에 도시된 것과 같이, 마진 영역(MGA-1A)에서 보조 전극(AXE)과 제2 전극(CE)은 단면상에서 서로 이격될 수 있다. 화소 정의막(250), 제1 전하 제어층(CL1), 및 제2 전하 제어층(CL2)은 제2 전극(CE)과 보조 전극(AXE) 사이에 배치될 수 있다.
이때, 소정의 더미 패턴(DMP)이 에지 영역(EA-1A)에 배치될 수 있다. 도 11b에는 더미 패턴(DMP)을 세 개의 패턴들로 예시적으로 도시하였다. 더미 패턴(DMP)은 화소(PX-1)를 구성하는 유기 발광 소자(OE-1)의 발광 패턴(EMP-1)과 동일한 층 상에 배치될 수 있다. 이에 따라, 더미 패턴(DMP)은 화소 정의막(250) 상에 배치되고, 제1 전하 제어층(CL1) 및 제2 전하 제어층(CL2) 사이에 배치될 수 있다. 더미 패턴(DMP)은 주변 영역(NAA)에 배치되어 보조 전극(AXE)과 평면상에서 중첩할 수 있다.
본 발명에 따르면, 더미 패턴(DMP)이 배치되는 마진 영역(MGA-1A)과 제2 전극(CE)과 보조 전극(AXE)이 접속되는 접촉부(CTP)가 배치되는 컨택 영역(CTA-1A)을 교번하여 제공함으로써, 주변 영역(NAA)의 제1 방향(D1)에서의 너비를 감소시킬 수 있다. 보조 전극(AXE) 중 더미 패턴(DMP)과 중첩하는 영역은 마진 영역(MGA-1A)으로 제공하고, 더미 패턴(DMP)과 중첩하지 않는 영역을 제2 전극(CE)과 접속되는 컨택 영역(CTA-1A)으로 제공함으로써, 제1 방향(D1: 도 9 참조)으로 연장된 단일의 에지 영역(EA-1A)으로도 유기층들을 위한 마진 영역과 전기적 접속을 위한 컨택 영역을 동시에 구비할 수 있다. 이에 따라, 주변 영역(NAA)의 면적을 감소시킬 수 있고, 좁은 베젤을 가진 표시 패널이 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
1000: 표시 패널 AA: 액티브 영역
EA: 에지 영역 SA: 씰 영역
CTA: 컨택 영역 MGA: 마진 영역

Claims (20)

  1. 복수의 유기 발광 소자들이 배치된 액티브 영역; 및
    상기 액티브 영역에 인접하고, 전원 라인 및 상기 전원 라인에 연결된 보조 전극이 배치되고, 복수의 마진 영역들 및 복수의 컨택 영역들을 포함하는 에지 영역을 포함하고,
    상기 유기 발광 소자들 각각은 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 유기층들을 포함하고,
    상기 보조 전극과 상기 전원 라인은, 상기 마진 영역들에서 서로 이격되고 상기 컨택 영역들에서 서로 접촉하고,
    상기 컨택 영역들과 상기 마진 영역들은
    제1 방향을 따라 교번하여 배열되고, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 전극들에 각각 마주하고,
    상기 컨택 영역들 측면과 상기 마진 영역들의 측면은 상기 제1 방향으로 나란하게 배열되고,
    상기 컨택 영역들 각각 및 상기 마진 영역들 각각은 평면상에서 동일한 면적을 갖는 표시 패널.
  2. 제1 항에 있어서,
    상기 유기층들은 발광 물질을 포함하는 발광 패턴, 상기 발광 패턴과 상기 제1 전극 사이에 배치된 제1 전하 제어층, 및 상기 발광 패턴과 상기 제2 전극 사이에 배치된 제2 전하 제어층을 포함하고,
    상기 제1 전하 제어층 및 상기 제2 전하 제어층은 상기 에지 영역까지 연장되어 상기 보조 전극과 상기 제2 전극 사이에 배치되는 표시 패널.
  3. 제2 항에 있어서,
    상기 제2 전극은 상기 컨택 영역에서 상기 보조 전극에 직접 접촉하는 표시 패널.
  4. 제2 항에 있어서,
    상기 제1 전극들과 상기 제2 전극 사이에 배치되고, 상기 제1 전극들 중 적어도 일부를 노출시키는 복수의 개구부들을 포함하는 화소 정의막을 더 포함하고,
    상기 발광 패턴들은 상기 개구부들 각각에 배치된 표시 패널.
  5. 제4 항에 있어서,
    상기 보조 전극은 상기 마진 영역에서 상기 화소 정의막에 의해 커버되고 상기 컨택 영역에서 상기 화소 정의막으로부터 노출되어 상기 제2 전극에 접촉되는 표시 패널.
  6. 제5 항에 있어서,
    상기 화소 정의막은 마진 영역에 중첩하고,
    상기 제1 전하 제어층, 상기 제2 전하 제어층, 및 상기 화소 정의막은 상기 마진 영역에서 상기 보조 전극과 상기 제2 전극 사이에 배치된 표시 패널.
  7. 제5 항에 있어서,
    상기 마진 영역에 배치되고 상기 화소 정의막 상에 배치되며 발광 물질을 포함하는 더미 패턴을 더 포함하고,
    상기 더미 패턴은 복수로 제공되어 상기 제1 방향을 따라 상기 컨택 영역과 교번하여 배열된 표시 패널.
  8. 제1 항에 있어서,
    상기 유기 발광 소자들의 제1 전극들은 서로 이격되어, 상기 제1 방향을 따라 정의되는 행 및 상기 제2 방향을 따라 정의되는 열을 포함하는 매트릭스 형상으로 배열되고,
    상기 유기 발광 소자들의 제2 전극들은 평면상에서 서로 연결된 일체의 형상을 갖는 표시 패널.
  9. 제8 항에 있어서,
    상기 컨택 영역들과 상기 마진 영역들은 상기 행 마다 교번하여 배열되는 표시 패널.
  10. 제8 항에 있어서,
    상기 마진 영역들 각각은 복수의 제1 전극들과 인접하고, 상기 컨택 영역들 각각은 하나의 제1 전극과 인접하는 표시 패널.
  11. 제8 항에 있어서,
    상기 컨택 영역들 각각은 복수의 제1 전극들과 인접하고, 상기 마진 영역들 각각은 하나의 제1 전극과 인접하는 표시 패널.
  12. 제1 항에 있어서,
    상기 보조 전극은 상기 제1 전극과 동일한 층상에 배치되고 평면상에서 서로 이격된 표시 패널.
  13. 제1 항에 있어서,
    상기 에지 영역에 인접하고, 씰 부재가 배치된 씰 영역을 더 포함하고,
    상기 씰 영역은 상기 에지 영역을 에워싸는 표시 패널.
  14. 액티브 영역, 상기 액티브 영역에 인접하고 제1 방향을 따라 교번하여 배열되는 마진 영역들과 컨택 영역들을 포함하는 에지 영역, 및 상기 에지 영역에 인접한 씰 영역을 포함하는 베이스 기판;
    상기 액티브 영역에 배치된 복수의 제1 전극들;
    상기 에지 영역에 배치되고 평면상에서 상기 제1 전극들로부터 이격되어 상기 제1 방향에 교차하는 제2 방향에서 상기 제1 전극들과 마주하는 보조 전극;
    상기 베이스 기판 상에 배치되고 상기 제1 전극들을 각각 노출시키는 복수의 개구부들을 포함하는 화소 정의막;
    상기 개구부들에 각각 배치된 복수의 발광 패턴들; 및
    상기 복수의 발광 패턴들에 중첩하고 상기 화소 정의막 상에 배치된 제2 전극을 포함하고,
    상기 제2 전극은 상기 마진 영역들에서 상기 보조 전극으로부터 이격되고, 상기 컨택 영역에서 상기 보조 전극에 접촉하고,
    상기 컨택 영역들과 상기 마진 영역들 각각은 상기 제2 방향에서 상기 제1 전극들 각각에 중첩하고,
    상기 컨택 영역들 측면과 상기 마진 영역들의 측면은 상기 제1 방향으로 나란하게 배열되고,
    상기 컨택 영역들 각각 및 상기 마진 영역들 각각은 평면상에서 동일한 면적을 갖는 표시 패널.
  15. 제14 항에 있어서,
    상기 컨택 영역들과 상기 마진 영역들 각각은 상기 제2 방향에서 서로 비 중첩하는 표시 패널.
  16. 제15 항에 있어서,
    상기 제1 전극들과 상기 발광 패턴들 사이에 배치된 제1 전하 제어층; 및
    상기 발광 패턴들과 상기 제2 전극 사이에 배치된 제2 전하 제어층을 더 포함하고,
    상기 제1 전하 제어층과 상기 제2 전하 제어층은 상기 마진 영역들에 중첩하고 상기 컨택 영역에 비 중첩하는 표시 패널.
  17. 제14 항에 있어서,
    상기 보조 전극은 상기 마진 영역에서 상기 화소 정의막에 의해 커버되고, 상기 컨택 영역에서 상기 화소 정의막에 의해 노출되어 상기 제2 전극과 접촉하는 표시 패널.
  18. 제14 항에 있어서,
    상기 제1 전극들 각각은 상기 제1 방향을 따라 연장된 변 및 상기 제2 방향을 따라 연장된 변을 가진 사각 형상을 갖는 표시 패널.
  19. 제14 항에 있어서,
    상기 제1 전극들 각각은 상기 제1 방향을 따라 연장된 대각선 및 상기 제2 방향을 따라 연장된 대각선을 가진 마름모 형상을 갖는 표시 패널.
  20. 제14 항에 있어서,
    상기 발광 패턴들과 동일한 물질을 포함하고 상기 마진 영역들에 배치된 더미 패턴들을 더 포함하고,
    상기 더미 패턴들과 상기 컨택 영역들은 상기 제1 방향을 따라 교번하여 배치된 표시 패널.
KR1020170155935A 2017-11-21 2017-11-21 표시 패널 Active KR102424168B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170155935A KR102424168B1 (ko) 2017-11-21 2017-11-21 표시 패널
US16/134,001 US11424304B2 (en) 2017-11-21 2018-09-18 Display panel having edge area with margin areas and contact areas

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170155935A KR102424168B1 (ko) 2017-11-21 2017-11-21 표시 패널

Publications (2)

Publication Number Publication Date
KR20190058764A KR20190058764A (ko) 2019-05-30
KR102424168B1 true KR102424168B1 (ko) 2022-07-25

Family

ID=66534044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170155935A Active KR102424168B1 (ko) 2017-11-21 2017-11-21 표시 패널

Country Status (2)

Country Link
US (1) US11424304B2 (ko)
KR (1) KR102424168B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102656664B1 (ko) * 2016-10-06 2024-04-12 삼성디스플레이 주식회사 표시장치
CN111370439A (zh) * 2018-12-07 2020-07-03 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置
KR102772063B1 (ko) 2018-12-18 2025-02-21 엘지디스플레이 주식회사 유기발광 표시장치
KR102687429B1 (ko) * 2018-12-28 2024-07-22 엘지디스플레이 주식회사 조명 장치
KR102749833B1 (ko) * 2019-08-21 2025-01-06 삼성디스플레이 주식회사 표시 장치의 제조 방법
CN110634918B (zh) * 2019-08-27 2021-09-24 深圳市华星光电半导体显示技术有限公司 Oled显示面板和oled显示面板的制备方法
WO2023000125A1 (zh) 2021-07-19 2023-01-26 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
US12222608B2 (en) * 2022-03-25 2025-02-11 Hefei Boe Optoelectronics Technology Co., Ltd. Light adjustment panel, overlapped screen panel, and method of manufacturing light adjustment panel

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100581903B1 (ko) * 2004-03-09 2006-05-22 삼성에스디아이 주식회사 전계 발광 디스플레이 장치
KR100696472B1 (ko) 2004-07-15 2007-03-19 삼성에스디아이 주식회사 증착 마스크, 이를 이용한 유기 전계 발광 소자의 제조방법
JP2006318910A (ja) * 2005-05-11 2006-11-24 Lg Electronics Inc 電界発光素子及びその製造方法、電界発光表示装置及びその製造方法
JP5207670B2 (ja) * 2006-07-19 2013-06-12 キヤノン株式会社 表示装置
KR20090005541A (ko) 2007-07-09 2009-01-14 엘지디스플레이 주식회사 유기전계발광표시장치
JP2010027504A (ja) 2008-07-23 2010-02-04 Seiko Epson Corp 有機ｅｌ装置及び電子機器
KR101463650B1 (ko) * 2011-08-30 2014-11-20 엘지디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR20140133053A (ko) * 2013-05-09 2014-11-19 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6182985B2 (ja) * 2013-06-05 2017-08-23 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、電子機器
KR102100880B1 (ko) * 2013-06-26 2020-04-14 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
JP6114664B2 (ja) * 2013-08-29 2017-04-12 株式会社ジャパンディスプレイ 有機ｅｌ表示装置
KR102282996B1 (ko) * 2013-10-30 2021-07-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그의 제조 방법
KR102169015B1 (ko) * 2013-12-23 2020-10-23 삼성디스플레이 주식회사 유기 발광 표시 장치용 원장 기판 및 유기 발광 표시 장치
KR102297075B1 (ko) 2014-11-14 2021-09-02 엘지디스플레이 주식회사 협 베젤 구조를 갖는 대면적 유기발광 다이오드 표시장치
KR102399414B1 (ko) * 2014-12-30 2022-05-18 엘지디스플레이 주식회사 다층의 스택 구조를 갖는 유기발광 다이오드 표시장치
JP6512833B2 (ja) * 2015-01-16 2019-05-15 株式会社ジャパンディスプレイ 表示装置
KR102642369B1 (ko) 2016-03-25 2024-03-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102520708B1 (ko) * 2016-03-29 2023-04-12 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101826432B1 (ko) * 2016-04-08 2018-02-07 엘지디스플레이 주식회사 유기 발광 표시 장치

Also Published As

Publication number Publication date
KR20190058764A (ko) 2019-05-30
US11424304B2 (en) 2022-08-23
US20190157363A1 (en) 2019-05-23

Similar Documents

Publication Publication Date Title
KR102424168B1 (ko) 표시 패널
US10504976B2 (en) OLED display device and method of manufacturing the same
EP2940752B1 (en) Organic light emitting diode display
CN111029390B (zh) 一种显示面板、其驱动方法及显示装置
JP7011149B2 (ja) 表示装置及びその製造方法
KR102717811B1 (ko) 유기 발광 표시 장치
US20180342563A1 (en) Oled display substrate and manufacturing method thereof, display panel and display apparatus
KR102544116B1 (ko) 디스플레이 패널, 투광 oled 기판 및 oled 기판
KR102475504B1 (ko) 투명표시패널 및 이를 포함하는 투명표시장치
CN107749419B (zh) 一种电致发光显示面板及显示装置
US11216096B2 (en) Touch display panel, method of manufacturing the same, method of driving the same, and touch display device
US11139318B2 (en) Array substrate, display panel and display device
US20150009104A1 (en) Organic light-emitting diode (oled) display
JP7532423B2 (ja) 表示パネルおよび電子装置
CN110518051B (zh) 一种有机电致发光显示面板及显示装置
CN109599426B (zh) 显示面板和显示装置
CN106373978B (zh) 薄膜晶体管阵列基板和包括其的有机发光二极管显示设备
CN113921585A (zh) 显示面板及其制备方法
KR20130093187A (ko) 유기 발광 표시 장치 및 그 제조 방법
CN219660310U (zh) 像素排布、显示基板和显示装置
JP2015069758A (ja) 有機ｅｌ表示装置
US11276740B2 (en) Semiconductor device and display device
KR102739677B1 (ko) 표시장치
CN116419618A (zh) 显示装置
KR102761311B1 (ko) 양면 유기 발광 표시 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20171121

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201027

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20171121

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20211122

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220530

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220719

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220720

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20250625

Start annual number: 4

End annual number: 4