[go: up one dir, main page]

KR102416605B1 - 비트라인 멀티 레벨 전압 센싱 회로 - Google Patents

비트라인 멀티 레벨 전압 센싱 회로 Download PDF

Info

Publication number
KR102416605B1
KR102416605B1 KR1020210108384A KR20210108384A KR102416605B1 KR 102416605 B1 KR102416605 B1 KR 102416605B1 KR 1020210108384 A KR1020210108384 A KR 1020210108384A KR 20210108384 A KR20210108384 A KR 20210108384A KR 102416605 B1 KR102416605 B1 KR 102416605B1
Authority
KR
South Korea
Prior art keywords
voltage
switch
bit line
operational amplifier
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020210108384A
Other languages
English (en)
Inventor
조성환
이기우
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020210108384A priority Critical patent/KR102416605B1/ko
Priority to EP21954344.4A priority patent/EP4390931A1/en
Priority to US18/683,532 priority patent/US20250095717A1/en
Priority to PCT/KR2021/016738 priority patent/WO2023022298A1/ko
Application granted granted Critical
Publication of KR102416605B1 publication Critical patent/KR102416605B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 디램의 멀티 비트 동작을 위한 비트라인 멀티 레벨 전압 센싱 회로에 있어서, 비반전 입력단이 프리차징 전압 라인에 결합되며, 반전 입력단이 워드라인 신호에 의해 인에이블되는 제1 스위치를 통해 비트라인에 결합된 오피 앰프; 상기 오피 앰프의 출력단과 상기 오피 앰프의 반전 입력단 사이에 형성된 피드백 캐패시터; 상기 오피 앰프의 출력단과 상기 오피 앰프의 반전 입력단 사이에 상기 피드백 캐패시터와 병렬되게 형성되며, 프리차징 신호에 의해 인에이블되는 제2 스위치; 및 상기 오피 앰프의 출력단의 출력 전압을 디지털 신호로 변환하는 아날로그-디지털 컨버터; 를 포함하는 비트라인 멀티 레벨 전압 센싱 회로에 관한 것이다.

Description

비트라인 멀티 레벨 전압 센싱 회로{CIRCUIT FOR SENSING MULTI-LEVEL VOLTAGE OF BIT LINE}
본 발명은 비트라인 멀티 레벨 전압 센싱 회로에 관한 것으로, 보다 상세하게는, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 디램(DRAM)의 메모리 셀에 저장된 데이터를 독출하기 위하여 비트라인 멀티 레벨 전압을 센싱하는 비트라인 멀티 레벨 전압 센싱 회로에 관한 것이다.
반도체 메모리 장치에서 대표적인 소자인 디램은 하나의 트랜지스터와 하나의 캐패시터로 구성된 셀들에 데이터를 저장하는 것으로, 캐패시터에 전하가 저장되어 있는지 여부에 따라 셀에 하나의 비트 정보, 일 예로, “0”과 “1”을 저장한다.
또한, 디램은, 워드라인이 트랜지스터를 온/오프 시킴으로써 캐패시터에 대한 접근 여부를 결정하며, 비트라인이 캐패시터에 데이터를 저장하거나 캐패시터에 저장된 데이터를 독출한다.
그리고, 디램에서 비트라인을 통해 캐패시터에 저장된 데이터를 독출하기 위하여 센스 앰프를 이용하며, 센스 앰프는, 워드라인에 의해 트랜지스터가 온됨으로써 캐패시터와 비트라인에서의 차지 셰어링(charge sharing)에 의해 미세하게 변환되는 비트라인의 전압 변화를 증폭하여 데이터 “1”, “0”을 독출한다.
이러한 디램의 데이터를 독출하기 위한 센스 앰프는 인접하는 2개의 비트라인 사이에 차동 인버터가 형성되어 2개의 비트라인 사이의 전압차를 감지하도록 하고 있다.
한편, 하나의 트랜지스터와 하나의 캐패시터를 포함하는 셀에 하나의 비트 정보, 즉, “0” 또는 “1”의 1비트 정보를 저장하는 것과는 달리, 하나의 셀에 1비트 초과의 데이터를 저장하여 데이터의 저장 용량을 증대시킨 멀티 레벨 디램이 제안되고 있다.
하지만, 멀티 레벨 디램에서는, 비트 정보를 검출하기 위한 기준 전압들 사이의 전압 차이가 1비트 동작에 비하여 더욱 작아지게 되며, 그에 따라 비트라인의 전압 변화가 더욱 미세하게 됨으로써 센스 앰프를 이용하여 이를 검출하는 데 어려움이 있다. 특히, 디램의 온도나 노이즈 등에 의해 비트라인의 미세 전압 변화를 정확히 검출하지 못하는 문제점이 있다.
따라서, 본 발명은 멀티 레벨 디램에서 비트라인의 멀티 레벨 전압을 정확히 검출할 수 있는 방안을 제안하고자 한다.
본 발명은 상술한 문제점들을 모두 해결하는 것을 그 목적으로 한다.
또한, 본 발명은 멀티 레벨 디램에서 비트라인의 멀티 레벨 전압을 정확히 검출할 수 있도록 하는 것을 다른 목적으로 한다.
또한, 본 발명은 온도나 노이즈 등에 관계없이 멀티 레벨 전압을 정확히 검출할 수 있도록 하는 것을 또 다른 목적으로 한다.
또한, 본 발명은 멀티 레벨 디램에서 직접적으로 셀 전압을 검출할 수 있도록 하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 디램의 멀티 비트 동작을 위한 비트라인 멀티 레벨 전압 센싱 회로에 있어서, 비반전 입력단이 프리차징 전압 라인에 결합되며, 반전 입력단이 워드라인 신호에 의해 인에이블되는 제1 스위치를 통해 비트라인에 결합된 오피 앰프; 상기 오피 앰프의 출력단과 상기 오피 앰프의 반전 입력단 사이에 형성된 피드백 캐패시터; 상기 오피 앰프의 출력단과 상기 오피 앰프의 반전 입력단 사이에 상기 피드백 캐패시터와 병렬되게 형성되며, 프리차징 신호에 의해 인에이블되는 제2 스위치; 및 상기 오피 앰프의 출력단의 출력 전압을 디지털 신호로 변환하는 아날로그-디지털 컨버터; 를 포함하는 비트라인 멀티 레벨 전압 센싱 회로가 제공된다.
상기에서, 상기 제2 스위치의 인에이블 동작에 연동하여 인에이블되어 상기 오피 앰프의 동작 전원을 차단하는 전원 차단부; 및 상기 제2 스위치의 인에이블 동작에 연동하여 인에이블되어 상기 제2 스위치의 양측 단자 중 적어도 하나의 단자에 상기 프리차징 전압을 인가하는 적어도 하나의 제3 스위치; 를 더 포함할 수 있다.
상기에서, 상기 전원 차단부는 상기 제2 스위치의 턴온 동작에 연동하여 턴온되며, 상기 제2 스위치의 턴오프 동작보다 기설정된 딜레이 타임 이전에 턴오프될 수 있다.
상기에서, 상기 제1 스위치와 상기 오피 앰프의 반전 입력단 사이에 형성되며 상기 비트라인에 결합된 메모리 셀의 동작에 의해 생성되는 오프셋 전압을 저장하는 오프셋 캐패시터; 를 더 포함할 수 있다.
상기에서, 상기 오피 앰프의 비반전 입력단에 결합되는 상기 프리차징 전압 라인은, 상기 제1 스위치가 결합된 상기 비트라인과는 다른 비트 라인 - 상기 다른 비트 라인은, 더미 셀이 형성된 비트 라인이거나, 메모리 셀에 의한 차지 셰어링이 없이 프리차징 전압이 인가되는 비트 라인임 - 일 수 있다.
상기에서, n - 상기 n 은 2 이상의 정수 임 - 비트 데이터에 대한 기록 신호에 대응하여 디지털-아날로그 컨버터가 상기 n 비트 데이터를 아날로그 신호로 변환하여 디램의 n 비트 동작을 위하여 설정된 제1 입력 전압 내지 제2^n 입력 전압 - 상기 제1 입력 전압 내지 상기 제2^n 입력 전압 각각은, 서로 인접하는 입력 전압의 사이에 ((제2^n 입력 전압 - 제1 입력 전압)/(2^n -1))의 단위 전압 차이를 가짐 - 중 상기 n 비트 데이터에 대응되는 특정 입력 전압을 상기 비트라인에 인가하며, 상기 워드라인을 인에이블하여 상기 비트라인과 상기 워드라인에 의해 생성된 상기 디램의 상기 메모리 셀에 상기 특정 입력 전압에 따른 전하를 충전함으로써 상기 n 비트 데이터가 상기 메모리 셀에 기록되도록 한 상태에서, 상기 제1 스위치가 디스에이블된 상태에서, 상기 프리차징 신호에 의해, 상기 제2 스위치가 인에이블되어 상기 피드백 캐패시터의 충전 전하가 소거되며, 상기 비트라인에 상기 제1 입력 전압과 상기 제2^n 입력 전압의 평균 전압인 프리차징 전압에 의한 전하가 충전되고, 상기 오피 앰프의 비반전 입력단에 상기 프리차징 전압이 인가되며, 상기 제2 스위치가 디스에이블된 상태에서, 상기 메모리 셀에 기록된 상기 n 비트 데이터를 독출하기 위한 워드라인 신호에 의해, 상기 메모리 셀이 상기 비트라인에 도통되며 상기 제1 스위치가 인에이블되어 전하 재분배에 따라 상기 오피 앰프의 출력단이 상기 메모리 셀의 셀 전압에 대응되는 출력 전압을 출력하도록 하고, 상기 아날로그-디지털 컨버터가 상기 오피 앰프의 출력단에서 출력되는 출력 전압을 디지털 신호로 변환하여 상기 n 비트 데이터를 출력할 수 있다.
상기에서, 상기 아날로그-디지털 컨버터는, 상기 오피 앰프의 출력 전압에 대응되는 바이너리 비트값을 반전하여 상기 n 비트 데이터를 독출할 수 있다.
상기에서, 상기 아날로그-디지털 컨버터는, 제1 입력단에 입력되는 상기 오피 앰프의 출력 전압과 제2 입력단에 입력되는 기준 전압을 비교한 결과에 대응되는 바이너리 비트값을 출력하는 비교기; n - 상기 n 은 2 이상의 정수 임 - 비트 데이터를 독출하기 위한 제1 기준 전압 내지 제2^n-1 기준 전압 각각이 입력되는 제1 기준 전압 스위치 내지 제2^n-1 기준 전압 스위치가 상기 비교기의 제2 입력단에 병렬로 접속되며, 상기 제1 기준 전압 스위치 내지 상기 제2^n-1 기준 전압 스위치 중 어느 하나의 기준 전압 스위치의 동작에 따라 상기 비교기의 제2 입력단으로 상기 기준 전압을 인가하여 주는 기준 전압 공급부; 및 상기 비교기에서 출력되는 상기 바이너리 비트값에 대응하여 상기 기준 전압 공급부의 제1 기준 전압 스위치 내지 상기 제2^n-1 기준 전압 스위치 중 어느 하나의 기준 전압 스위치를 턴온 시키는 스위치 선택부; 를 포함할 수 있다.
상기에서, 상기 아날로그-디지털 컨버터는, 제1 입력단에 n - 상기 n 은 2 이상의 정수 임 - 비트 데이터를 독출하기 위한 제1 캐패시터 내지 제n 캐패시터, 및 더미 캐패시터가 각각 병렬로 결합되며, 제2 입력단에 접지 라인이 결합된 비교기; 상기 비교기의 제1 입력단과 상기 비교기의 제2 입력단 사이에 설치된 샘플링 스위치; 상기 제1 캐패시터 내지 상기 제n 캐패시터에 결합되며, 상기 오피 앰프의 출력 전압, 기준 전압, 및 그라운드 전압 중 어느 하나를 인가하는 제1 스위치 모듈 내지 제n 스위치 모듈, 및 상기 더미 캐패시터에 결합되며 상기 오피 앰프의 출력 전압 및 상기 그라운드 전압 중 어느 하나를 인가하는 더미 스위치 모듈을 포함하는 스위칭부; 및 상기 비교기에서 출력되는 상기 바이너리 비트값에 대응하여 상기 스위칭부의 스위치들을 동작시키는 스위치 선택부; 를 포함할 수 있다.
상기에서, 상기 아날로그-디지털 컨버터는, 각각의 제1 입력단들이 상기 오피 앰프의 출력단에 결합되며, 각각의 제2 입력단들 각각은 멀티 비트 검출을 위하여 기설정된 각각의 기준 전압 공급원들에 결합된 복수의 비교기들; 을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 비트라인 멀티 레벨 전압 센싱 회로를 포함하는 디램이 더 제공된다.
본 발명에 의하면, 다음과 같은 효과가 있다.
본 발명은 멀티 레벨 디램에서 비트라인의 멀티 레벨 전압을 정확히 검출할 수 있게 된다.
본 발명은 온도나 노이즈 등에 관계없이 멀티 레벨 전압을 정확히 검출할 수 있게 된다.
본 발명은 멀티 레벨 디램에서 직접적으로 셀 전압을 검출할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로를 포함하는 디램을 개략적으로 도시한 것이며,
도 2는 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로를 개략적으로 도시한 것이며,
도 3은 본 발명의 다른 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로를 개략적으로 도시한 것이며,
도 4는 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로에서 아날로그-디지털 컨버터의 일 예를 개략적으로 도시한 것이며,
도 5는 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로에서 아날로그-디지털 컨버터의 다른 예를 개략적으로 도시한 것이며,
도 6은 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로에서 아날로그-디지털 컨버터의 또 다른 예를 개략적으로 도시한 것이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로를 포함하는 디램을 개략적으로 도시한 것이다.
도 1을 참조하면, 디램(100)은 다수의 비트라인들(BL0, BL1, BL2, ...)과 다수의 워드라인들(WL0, WL1, WL2, ...)을 포함하며, 각각의 비트라인과 각각의 워드라인에 의해 생성되는 메모리 셀들(C0)을 포함할 수 있다.
이때, 각각의 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성될 수 있다. 그리고, 워드라인에 의해 메모리 셀에 대한 접근 여부가 결정되며, 비트라인에 의해 메모리 셀에 n 비트 데이터가 기록되거나 메모리 셀에 기록된 n 비트 데이터가 독출될 수 있다. 상기 n은 2 이상의 정수일 수 있다.
그리고, 각각의 비트라인에는 메모리 셀에 n 비트 데이터에 대응되는 입력 전압을 입력하는 디지털-아날로그 컨버터(10)와, 메모리 셀에 기록된 n 비트 데이터를 독출하는 앰프(20) 및 아날로그-디지털 컨버터(30)가 결합될 수 있다.
이때, 디지털-아날로그 컨버터(10)는 메모리 셀에 기록하고자 하는 n 비트 데이터를 아날로그 신호로 변환하는 것으로, 워드라인에 의해 접근이 선택된 메모리 셀에 기록하고자 하는 특정 n 비트 데이터가 입력되면, n 비트 데이터의 입력을 위하여 설정된 제1 입력 전압 내지 제2^n 입력 전압 중 특정 n 비트 데이터에 대응되는 특정 입력 전압이 비트라인에 인가되도록 함으로써 메모리 셀에 특정 입력 전압에 대응하는 전하가 충전되도록 할 수 있다.
그리고, 앰프(20)는 프리차징된 비트라인과 메모리 셀의 차지 셰어링에 따른 메모리 셀의 셀 전압을 검출하여 줄 수 있다.
또한, 아날로그-디지털 컨버터(30)는 앰프(20)에서 검출된 셀 전압을 n 비트 데이터의 디지털 신호로 변환하여 n 비트 데이터를 독출할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로에 대하여 좀 더 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로를 개략적으로 도시한 것이다.
도 2를 참조하면, 비트라인 멀티 레벨 전압 센싱 회로는 오피 앰프(21), 피드백 캐패시터(C1), 제2 스위치(P2), 및 아날로그-디지털 컨버터(30)를 포함할 수 있다.
먼저, 오피 앰프(21)는 비반전 입력단이 프리차징 전압 라인에 결합되며, 반전 입력단이 워드라인 신호에 의해 인에이블되는 제1 스위치(P1)를 통해 비트라인(BL)에 결합될 수 있으며, 비반전 입력단과 반전 입력단 사이의 전압 차이를 증폭하여 출력할 수 있다.
이때, 프리차지 전압(VM)은 메모리 셀(C0)에 n 비트 데이터를 기록하기 위한 제1 입력 전압 내지 제2^n 입력 전압에서의 제1 입력 전압과 제2^n 입력 전압의 평균 전압일 수 있다.
또한, 프리차지 전압(VM)은 제1 입력 전압 내지 제2^n 입력 전압에 대응되는 입력 전압의 최대 범위를 풀 스케일 전압(VFS)이라고 할 경우, 최소 스케일 전압과 최대 스케일 전압의 평균 전압일 수 있다. 이때, 최소 스케일 전압은 제1 입력 전압에 최하위 비트(LSB: least significant bit) 전압을 감산한 전압일 수 있으며, 최대 스케일 전압은 제2^n 전압에 최하위 비트 전압을 가산한 전압일 수 있다.
그리고, 프리차지 전압(VM)을 공급하는 프리차지 전압 라인은 메모리 셀(C0)에 대응되는 비트라인(BL)과는 다른 비트라인으로, 더미 셀이 형성된 비트라인이거나, 메모리 셀에 의한 차지 셰어링 없이 프리차지 전압(VM)이 인가되는 비트라인일 수 있다.
다음으로, 피드백 캐패시터(C1)는 오피 앰프(21)의 출력단과 오피 앰프(21)의 반전 입력단 사이에 형성되며, 오피 앰프(21)가 메모리 셀의 셀 전압에 대해 반전된 출력 전압을 출력하도록 할 수 있다.
다음으로, 제2 스위치(P2)는 오피 앰프(21)의 출력단과 오피 앰프(21)의 반전 입력단 사이에 피드백 캐패시터(C1)와 병렬되게 형성되며, 프리차징 신호에 의해 인에이블되어 피드백 캐패시터(C1)에 충전된 전하를 소거할 수 있다.
다음으로, 아날로그-디지털 컨버터(30)는 오피 앰프(21)의 출력단의 출력 전압을 디지털 신호로 변환하여, 메모리 셀에 기록된 n 비트 데이터를 독출할 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로를 이용하여 메모리 셀에 저장된 n 비트 데이터를 독출하는 과정을 좀 더 상세히 설명하면 다음과 같다.
워드라인(WL)을 통해 스위치(PW), 즉, 메모리 셀의 트랜지스터를 턴온하여 데이터를 기록하기 위한 메모리 셀(C0)에 접근할 수 있도록 한 상태에서, n 비트 데이터를 기록하기 위한 제1 입력 전압 내지 제2^n 입력 전압 중 특정 n 비트 데이터를 기록하기 위한 특정 입력 전압이 비트라인(BL)에 입력되도록 하여 메모리 셀(C0)에 특정 입력 전압에 대응하는 전하가 충전되도록 함으로써 메모리 셀(C0)에 특정 n 비트 데이터가 기록되도록　할　수　있다．
이와　같은　상태에서，　제１　스위치(P1)가 턴오프되어 디스에이블된 상태에서, 프리차징 신호에 대응하여, 비트라인 스위치(PB)가 턴온되어 비트라인(BL)이 프리차징 전압(VM)에 의해 차징되도록 할 수 있다.
이와 동시에, 제2 스위치(P2)가 턴온되어 피드백 캐패시터(C1)에 잔류하는 전하를 소거함으로써 피드백 캐패시터(C1)를 초기화할 수 있다.
이때, 회로 상의 전하량은 다음과 같이 나타내어질 수 있다.
Q1 = CPVM + C0Vcell + C1(VM - VM)
상기에서 VCELL은 메모리 셀의 셀 전압이며, CP는 비트라인(BL)에 대응되는 기생 캐패시터일 수 있다.
다음으로, 비트라인 스위치(PB)와 제2 스위치(P2)를 모두 턴오프하며, 메모리 셀에 기록된 n 비트 데이터를 독출하기 위한 워드라인 신호에 의해, 스위치(PW), 즉 메모리 셀의 트랜지스터가 턴온되어 메모리 셀(C0)이 비트라인이 도통되도록 하며, 제1 스위치(P1)가 턴온되어 비트라인 전압이 오피 앰프(21)의 반전 입력단에 인가될 수 있다.
그러면, 오피 앰프(21)는 반전 입력단에 인가되는 전압과 비반전 입력단에 인가되는 프리차징 전압(VM)의 차이를 증폭하여 출력 전압(Vout)을 출력할 수 있다.
그리고, 피드백 캐패시터(C1)는 오피 앰프(21)의 출력 전압(Vout)을 반전 입력단으로 피드백하여 줄 수 있다.
이때, 회로 상에서 전하 재분배가 이루어지며, 그에 따른 전하량은 다음과 같이 나타내어질 수 있다.
Q2 = CPVM + C0VM + C1(VM - Vout)
따라서, 전하 재분배 전후의 전하량은 보존되므로, Q1과 Q2는 동일하며, 그에 따라, 오피 앰프(21)의 출력 전압(Vout)은 다음과 같이 나타내어질 수 있다.
CPVM + C0Vcell + C1(VM - VM) = CPVM + C0VM + C1(VM - Vout)
C0(Vcell - VM) = C1(VM - Vout)
Figure 112021094725543-pat00001
결과적으로, 본 발명의 일 실시예에 따른 앰프(20)는, 종래의 센싱 앰프에서의 비트라인 전압 변화값을 증폭함으로써 정확한 셀 전압을 검출할 수 없는 것과는 달리, 메모리 셀의 셀 전압을 정확히 검출할 수 있게 된다.
이때, 피드백 캐패시터(C1)의 캐패시턴스를 메모리 셀의 캐패시턴스와 동일하게 설정할 경우, 앰프(21)의 출력은
Figure 112021094725543-pat00002
이 되며, n 비트 데이터를 위한 최고 입력값에서 셀 전압을 감산한 전압이 될 수 있다. 즉, 메모리 셀의 셀 전압에 대해 반전된 출력 전압을 얻을 수 있게 된다.
다음으로, 아날로그-디지털 컨버터(30)는 오피 앰프(21)의 출력단에서 출력되는 출력 전압(Vout)을 바이너리 비트값, 즉, 디지털 신호로 변환하여 n 비트 데이터를 출력할 수 있다.
이때, 아날로그-디지털 컨버터(30)는 오피 앰프(21)의 출력 전압(Vout)에 대응되는 바이너리 비트값을 반전하여 n 비트 데이터를 출력할 수 있다. 즉, 오피 앰프(21)에서 출력되는 출력 전압(Vout)은 셀 전압을 반전한 전압이므로, 바이너리 비트값을 반전함으로써 셀 전압에 대한 n 비트 데이터를 독출할 수 있게 된다.
한편, 디램에서는 비트라인에 결합된 메모리 셀들의 비이상성으로 인하여 메모리 셀들의 동작에 의해 오프셋 전압이 생성될 수 있다.
이러한 오프셋 전압이 발생할 경우, 오피 앰프(21)는 비트라인 전압과, 기준 전압에 오프셋 전압을 가산한 전압을 비교하는 문제점이 발생할 수 있다.
따라서, 이러한 오프셋 전압에 의한 문제점을 방지하기 위하여, 오피 앰프(21)의 반전 입력단에 오프셋 캐패시터를 설치할 수 있다. 이를 통해, 오프셋 캐패시터가 메모리 셀의 비이상성으로 인하여 생성되는 오프셋 전압에 의한 전하를 저장하도록 하며, 앰프(21)의 동작시 오프셋 캐패시터의 충전 전하에 의해 오프셋 전압이 조정되도록 할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로를 개략적으로 도시한 것으로, 도 2에서의 비트라인 멀티 레벨 전압 센싱회로에서, 디램의 전력 소모를 줄이기 위하여 파워다운 모드를 지원하도록 구성한 것이다.
도 3을 참조하면, 도 2에서의 멀티 레벨 전압 센싱 회로에서, 제2 스위치(P2)의 인에이블 동작에 연동하여 인에이블되어 오피 앰프(21)의 동작 전원을 차단하는 전원 차단부(22)를 더 포함할 수 있다.
즉, 제2 스위치(P2)의 동작에 의해 피드백 캐패시터(C1)를 초기화하는 동안 전원 차단부(22)가 오피 앰프(21)의 동작 전원을 차단함으로써 오피 앰프(21)의 동작에 따른 전력 소모를 줄일 수 있게 된다.
이때, 전원 차단부(22)는 제2 스위치(P2)의 턴온 동작에 연동하여 인에이블되며, 제2 스위치(P2)의 턴오프 동작보다 기설정된 딜레이 타임 이전에 디스에이블되도록 설정될 수 있다.
즉, 오피 앰프(21)는 동작 전원이 인가된 이후 동작을 하는 데 일정 시간이 소요되므로, 이를 보상하기 위하여 제2 스위치(P2)의 턴오프 시각보다 기설정된 딜레이 타임 이전에 동작 전원이 오피 앰프(21)에 인가되도록 할 수 있다.
한편, 오피 앰프(21)의 동작 전원이 차단되어 오피 앰프(21)가 동작하지 않는 상태에서, 제2 스위치(P2)가 턴온되더라도 피드백이 동작하지 않으므로 네거티브 인풋이 정의되지 않는다.
따라서, 네거티브 전압을 정의하기 위하여, 제2 스위치(P2)의 인에이블 동작에 연동하여 인에이블되어 피드백 캐패시터(C1)의 양측 단자 중 적어도 하나의 단자에 프리차징 전압(VM)을 인가하는 적어도 하나의 제3 스위치(P3)를 설치할 수 있다.
이때, 제3 스위치(P3)는 하나를 통해 피드백 캐패시터(C1)의 일측 단자에 프리차징 전압(VM)을 인가하도록 할 수도 있으며, 세팅 시간을 줄이기 위하여 2개의 제3 스위치(P3)를 이용하여 피드백 캐패시터(C1)의 양측 단자에 각각 프리차징 전압(VM)이 인가되도록 할 수도 있다.
이와 같은 본 발명의 일 실시예에 따른 멀티 레벨 전압 센싱 회로에서 오피 앰프에서 출력되는 출력 전압을 디지털 신호로 변환하는 아날로그-디지털 컨버터에 관하여 도 4 내지 도 6을 참조하여 개략적으로 설명하면 다음과 같다.
도 4는 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로에서 아날로그-디지털 컨버터의 일 예를 개략적으로 도시한 것이다.
도 4를 참조하면, 아날로그-디지털 컨버터(30)는 비교기(31), 기준 전압 공급부(32), 및 스위치 선택부(33)를 포함할 수 있다.
비교기(31)는 제1 입력단에 입력되는 오피 앰프의 출력 전압과 제2 입력단에 입력되는 기준 전압을 비교한 결과에 대응되는 바이너리 비트값을 출력할 수 있다.
기준 전압 공급부(32)는 n 비트 데이터를 독출하기 위한 제1 기준 전압 내지 제2^n-1 기준 전압 각각이 입력되는 제1 기준 전압 스위치 내지 제2^n-1 기준 전압 스위치가 비교기(31)의 제2 입력단에 병렬로 접속되며, 제1 기준 전압 스위치 내지 제2^n-1 기준 전압 스위치 중 어느 하나의 기준 전압 스위치의 동작에 따라 비교기(31)의 제2 입력단으로 기준 전압을 인가하여 줄 수 있다.
스위치 선택부(33)는 비교기(31)에서 출력되는 바이너리 비트값에 대응하여 기준 전압 공급부(32)의 제1 기준 전압 스위치 내지 상기 제2^n-1 기준 전압 스위치 중 어느 하나의 기준 전압 스위치를 턴온시킬 수 있다.
이를 통해 오피 앰프의 출력 전압을 디지털 데이터로 변환하는 과정을 간략히 설명하면 다음과 같다.
아날로그-디지털 컨버터(30)는 오피 앰프의 출력 전압을 비교기(31)의 제1 입력단으로 입력하며, 기준 전압 공급부(32)를 통해 최상위 비트(MSB: most significant bit)를 확인하기 위한 중간 기준 전압이 제2 입력단으로 입력되도록 하여, 비교기(31)가 오피 앰프의 출력 전압과 중간 기준 전압을 비교하여 “0” 또는 “1”을 출력하도록 한다.
그러면, 스위치 선택부(33)는 최상위 비트값에 따라 다음 최상위 비트를 확인하기 위한 포지티브 차순위 기준 전압 또는 네거티브 차순위 기준 전압 중 어느 하나인 차순위 기준 전압이 비교기(31)의 제2 입력단으로 입력되도록 하여, 비교기(31)가 오피 앰프의 출력 전압과 차순위 기준 전압을 비교하여 차순위 비트값을 출력하도록 하는 동작을 n번 수행함으로써 오피 앰프의 출력 전압에 대응되는 n 비트 데이터를 출력하도록 할 수 있다.
도 5는 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로에서 아날로그-디지털 컨버터의 다른 예를 개략적으로 도시한 것이다.
도 5를 참조하면, 아날로그-디지털 컨버터(30)는 비교기(35), 샘플링 스위치(S), 스위칭부(36), 및 스위치 선택부(37)를 포함할 수 있다.
비교기(35)는 제1 입력단에 n 비트 데이터를 독출하기 위한 제1 캐패시터(2^(n-1)C) 내지 제n 캐패시터(C), 및 더미 캐패시터(C)가 각각 병렬로 결합되며, 제2 입력단에 접지 라인이 결합될 수 있다.
샘플링 스위치(S)는 비교기(35)의 제1 입력단과 비교기(35)의 제2 입력단 사이에 설치될 수 있다.
스위칭부(36)는 제1 캐패시터 내지 제n 캐패시터에 각각 결합되며 오피 앰프의 출력 전압, 기준 전압, 및 그라운드 전압 중 어느 하나를 인가하는 제1 스위치 모듈 내지 제n 스위치 모듈, 및 더미 캐패시터에 결합되며 오피 앰프의 출력 전압 및 그라운드 전압 중 어느 하나를 인가하는 더미 스위치 모듈을 포함할 수 있다.
스위치 선택부(37)는 비교기(35)에서 출력되는 바이너리 비트값에 대응하여 스위칭부(36)의 스위치들을 동작시킬 수 있다.
이를 통해 오피 앰프의 출력 전압을 디지털 데이터로 변환하는 과정을 간략히 설명하면 다음과 같다.
먼저, 샘플링 스위치(S)를 턴온하며, 제n 스위치 모듈 내지 제1 스위치 모듈, 및 더미 스위치 모듈의 동작에 의해 제n 캐패시터 내지 제1 캐패시터, 및 더미 캐패시터에 오피 앰프의 출력 전압(Vout)이 인가되도록 하여, 비교기(35)의 제1 입력단의 전압이 오피 앰프의 출력 전압에 대응되도록 샘플링한다.
이때, 샘플링 전압은 -Vout 이 될 수 있으며, n 비트 데이터를 1000…으로 셋팅할 수 있다.
다음으로, 샘플링 스위치(S)를 턴오프하며, 스위치 선택부(36)가 제n 스위치 모듈을 통해 기준전압(VR)이 제n 캐패시터(2^(n-1)C)에 인가되도록 하며, 다른 캐패시터들에는 스위칭부(36)의 각각의 스위치를 동작하여 그라운드 전압이 인가되도록 한다.
이때, 비교기(35)의 제1 입력단 전압은 (-Vout) + VR/2이 된다.
그러면, 비교기(35)는 Vout이 VR/2보다 크면 “1”을 출력하며, Vout이 VR/2보다 작으면 “0”을 출력한다.
최상위 비트 확인을 위한 비교기(35)의 출력이 “1”일 경우에는, 최상위 비트값 “1”을 그대로 유지하며, 그에 따라 스위치 선택부(36)는 차순의 최상위 비트값을 확인하기 위하여 제(n-1) 스위치 모듈을 통해 기준전압(VR)이 제(n-1) 캐패시터(2^(n-2)C)에 인가되도록 한다.
한편, 최상위 비트 확인을 위한 비교기(35)의 출력이 “0”일 경우에는, 최상위 비트값 “1”을 “0”으로 변환하며, 그에 따라 스위치 선택부(36)는 제n 스위치 모듈을 통해 그라운드 전압이 제n 캐패시터(2^(n-1)C)에 인가되도록 하며, 차순의 최상위 비트값을 확인하기 위하여 제(n-1) 스위치 모듈을 통해 기준전압(VR)이 제(n-1) 캐패시터(2^(n-2)C)에 인가되도록 한다.
이와 같은 동작을 제1 캐패시터까지 반복함으로써 오피 앰프의 출력 전압을 n 비트 데이터로 변환할 수 있다.
도 6은 본 발명의 일 실시예에 따른 비트라인 멀티 레벨 전압 센싱 회로에서 아날로그-디지털 컨버터의 또 다른 예를 개략적으로 도시한 것이다.
도 6을 참조하면, 아날로그-디지털 컨버터(30)는 각각의 제1 입력단들이 오피 앰프의 출력단에 결합되며, 각각의 제2 입력단들 각각은 멀티 비트 검출을 위하여 기설정된 각각의 기준 전압 공급원들에 결합된 복수의 비교기들(31_1 내지 31_(2^n -1)을 포함할 수 있다.
아날로그-디지털 컨버터(30)는 오피 앰프의 출력 전압을 각각의 비교기들에 입력하여 각각의 비교기들이 오피 앰프의 출력 전압과 각각의 기준 전압을 비교한 “0” 또는 “1”을 값들을 출력하며, 각각의 비교기의 출력값을 이용하여 한번의 사이클에 오피 앰프의 출력 전압을 n 비트 데이터로 변환하여 줄 수 있다.
또한, 이상 설명된 본 발명에 따른 실시예들은 디램 내에 구현되어 디램이 멀티 비트 동작을 하도록 할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 디램,
10: 디지털-아날로그 컨버터,
20: 앰프,
21: 오피 앰프,
22: 전원 차단부,
30: 아날로그-디지털 컨버터

Claims (11)

  1. 워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 디램의 멀티 비트 동작을 위한 비트라인 멀티 레벨 전압 센싱 회로에 있어서,
    워드라인 신호에 의해 동작하는 메모리 셀이 결합된 비트라인;
    상기 비트라인에 일측단이 결합되며 상기 워드라인 신호에 의해 인에이블되는 제1 스위치;
    비반전 입력단이 프리차징 전압 라인에 결합되며, 반전 입력단이 상기 제1 스위치의 타측단에 결합된 오피 앰프;
    상기 오피 앰프의 출력단과 상기 오피 앰프의 반전 입력단 사이에 형성된 피드백 캐패시터;
    상기 오피 앰프의 출력단과 상기 오피 앰프의 반전 입력단 사이에 상기 피드백 캐패시터와 병렬되게 형성되며, 프리차징 신호에 의해 인에이블되는 제2 스위치; 및
    상기 오피 앰프의 출력단의 출력 전압을 디지털 신호로 변환하는 아날로그-디지털 컨버터;
    를 포함하는 비트라인 멀티 레벨 전압 센싱 회로.
  2. 제1항에 있어서,
    상기 제2 스위치의 인에이블 동작에 연동하여 인에이블되어 상기 오피 앰프의 동작 전원을 차단하는 전원 차단부; 및
    상기 제2 스위치의 인에이블 동작에 연동하여 인에이블되어 상기 피드백 캐패시터의 양측 단자 중 적어도 하나의 단자에 상기 프리차징 전압을 인가하는 적어도 하나의 제3 스위치;
    를 더 포함하는 비트라인 멀티 레벨 전압 센싱 회로.
  3. 제2항에 있어서,
    상기 전원 차단부는 상기 제2 스위치의 턴온 동작에 연동하여 인에이블되며, 상기 제2 스위치의 턴오프 동작보다 기설정된 딜레이 타임 이전에 디스에이블되는 비트라인 멀티 레벨 전압 센싱 회로.
  4. 제1항에 있어서,
    상기 제1 스위치와 상기 오피 앰프의 반전 입력단 사이에 형성되며 상기 비트라인에 결합된 메모리 셀의 동작에 의해 생성되는 오프셋 전압을 저장하는 오프셋 캐패시터;
    를 더 포함하는 비트라인 멀티 레벨 전압 센싱 회로.
  5. 제1항에 있어서,
    상기 오피 앰프의 비반전 입력단에 결합되는 상기 프리차징 전압 라인은, 상기 제1 스위치가 결합된 상기 비트라인과는 다른 비트 라인 - 상기 다른 비트 라인은, 더미 셀이 형성된 비트 라인이거나, 메모리 셀에 의한 차지 셰어링이 없이 프리차징 전압이 인가되는 비트 라인임 - 인 비트라인 멀티 레벨 전압 센싱 회로
  6. 제1항에 있어서,
    n - 상기 n 은 2 이상의 정수 임 - 비트 데이터에 대한 기록 신호에 대응하여 디지털-아날로그 컨버터가 상기 n 비트 데이터를 아날로그 신호로 변환하여 디램의 n 비트 동작을 위하여 설정된 제1 입력 전압 내지 제2^n 입력 전압 - 상기 제1 입력 전압 내지 상기 제2^n 입력 전압 각각은, 서로 인접하는 입력 전압의 사이에 ((제2^n 입력 전압 - 제1 입력 전압)/(2^n -1))의 단위 전압 차이를 가짐 - 중 상기 n 비트 데이터에 대응되는 특정 입력 전압을 상기 비트라인에 인가하며, 상기 워드라인을 인에이블하여 상기 비트라인과 상기 워드라인에 의해 생성된 상기 디램의 상기 메모리 셀에 상기 특정 입력 전압에 따른 전하를 충전함으로써 상기 n 비트 데이터가 상기 메모리 셀에 기록되도록 한 상태에서,
    상기 제1 스위치가 디스에이블된 상태에서, 상기 프리차징 신호에 의해, 상기 제2 스위치가 인에이블되어 상기 피드백 캐패시터의 충전 전하가 소거되며, 상기 비트라인에 상기 제1 입력 전압과 상기 제2^n 입력 전압의 평균 전압인 프리차징 전압에 의한 전하가 충전되고, 상기 오피 앰프의 비반전 입력단에 상기 프리차징 전압이 인가되며,
    상기 제2 스위치가 디스에이블된 상태에서, 상기 메모리 셀에 기록된 상기 n 비트 데이터를 독출하기 위한 워드라인 신호에 의해, 상기 메모리 셀이 상기 비트라인에 도통되며 상기 제1 스위치가 인에이블되어 전하 재분배에 따라 상기 오피 앰프의 출력단이 상기 메모리 셀의 셀 전압에 대응되는 출력 전압을 출력하도록 하고,
    상기 아날로그-디지털 컨버터가 상기 오피 앰프의 출력단에서 출력되는 출력 전압을 디지털 신호로 변환하여 상기 n 비트 데이터를 출력하는 비트라인 멀티 레벨 전압 센싱 회로.
  7. 제1항에 있어서,
    상기 아날로그-디지털 컨버터는,
    상기 오피 앰프의 출력 전압에 대응되는 바이너리 비트값을 반전하여 n - 상기 n은 2 이상의 정수임 - 비트 데이터를 독출하는 비트라인 멀티 레벨 전압 센싱 회로.
  8. 제1항에 있어서,
    상기 아날로그-디지털 컨버터는,
    제1 입력단에 입력되는 상기 오피 앰프의 출력 전압과 제2 입력단에 입력되는 기준 전압을 비교한 결과에 대응되는 바이너리 비트값을 출력하는 비교기;
    n - 상기 n 은 2 이상의 정수 임 - 비트 데이터를 독출하기 위한 제1 기준 전압 내지 제2^n-1 기준 전압 각각이 입력되는 제1 기준 전압 스위치 내지 제2^n-1 기준 전압 스위치가 상기 비교기의 제2 입력단에 병렬로 접속되며, 상기 제1 기준 전압 스위치 내지 상기 제2^n-1 기준 전압 스위치 중 어느 하나의 기준 전압 스위치의 동작에 따라 상기 비교기의 제2 입력단으로 상기 기준 전압을 인가하여 주는 기준 전압 공급부; 및
    상기 비교기에서 출력되는 상기 바이너리 비트값에 대응하여 상기 기준 전압 공급부의 제1 기준 전압 스위치 내지 상기 제2^n-1 기준 전압 스위치 중 어느 하나의 기준 전압 스위치를 턴온 시키는 스위치 선택부;
    를 포함하는 비트라인 멀티 레벨 전압 센싱 회로.
  9. 제1항에 있어서,
    상기 아날로그-디지털 컨버터는,
    제1 입력단에 n - 상기 n 은 2 이상의 정수 임 - 비트 데이터를 독출하기 위한 제1 캐패시터 내지 제n 캐패시터, 및 더미 캐패시터가 각각 병렬로 결합되며, 제2 입력단에 접지 라인이 결합된 비교기;
    상기 비교기의 제1 입력단과 상기 비교기의 제2 입력단 사이에 설치된 샘플링 스위치;
    상기 제1 캐패시터 내지 상기 제n 캐패시터에 각각 결합되며, 상기 오피 앰프의 출력 전압, 기준 전압, 및 그라운드 전압 중 어느 하나를 인가하는 제1 스위치 모듈 내지 제n 스위치 모듈, 및 상기 더미 캐패시터에 결합되며 상기 오피 앰프의 출력 전압 및 상기 그라운드 전압 중 어느 하나를 인가하는 더미 스위치 모듈을 포함하는 스위칭부; 및
    상기 비교기에서 출력되는 바이너리 비트값에 대응하여 상기 스위칭부의 스위치들을 동작시키는 스위치 선택부;
    를 포함하는 비트라인 멀티 레벨 전압 센싱 회로.
  10. 제1항에 있어서,
    상기 아날로그-디지털 컨버터는,
    각각의 제1 입력단들이 상기 오피 앰프의 출력단에 결합되며, 각각의 제2 입력단들 각각은 멀티 비트 검출을 위하여 기설정된 각각의 기준 전압 공급원들에 결합된 복수의 비교기들;
    을 포함하는 비트라인 멀티 레벨 전압 센싱 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 상기 비트라인 멀티 레벨 전압 센싱 회로를 포함하는 디램.
KR1020210108384A 2021-08-17 2021-08-17 비트라인 멀티 레벨 전압 센싱 회로 Active KR102416605B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210108384A KR102416605B1 (ko) 2021-08-17 2021-08-17 비트라인 멀티 레벨 전압 센싱 회로
EP21954344.4A EP4390931A1 (en) 2021-08-17 2021-11-16 Bitline multi-level voltage sensing circuit
US18/683,532 US20250095717A1 (en) 2021-08-17 2021-11-16 Bitline multi-level voltage sensing circuit
PCT/KR2021/016738 WO2023022298A1 (ko) 2021-08-17 2021-11-16 비트라인 멀티 레벨 전압 센싱 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210108384A KR102416605B1 (ko) 2021-08-17 2021-08-17 비트라인 멀티 레벨 전압 센싱 회로

Publications (1)

Publication Number Publication Date
KR102416605B1 true KR102416605B1 (ko) 2022-07-05

Family

ID=82402104

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210108384A Active KR102416605B1 (ko) 2021-08-17 2021-08-17 비트라인 멀티 레벨 전압 센싱 회로

Country Status (4)

Country Link
US (1) US20250095717A1 (ko)
EP (1) EP4390931A1 (ko)
KR (1) KR102416605B1 (ko)
WO (1) WO2023022298A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543062B1 (ko) * 2022-09-16 2023-06-14 한국과학기술원 메모리 디바이스
KR102732200B1 (ko) * 2023-05-16 2024-11-20 한국과학기술원 메모리 디바이스

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090072870A (ko) * 2007-12-29 2009-07-02 삼성전자주식회사 아날로그 비교 기준전압 생성회로, 그 생성 방법, 상기생성 회로를 포함하는 아날로그 디지털 변환 장치, 상기변환 장치를 포함하는 이미지센서
KR20100049926A (ko) * 2008-11-04 2010-05-13 삼성전자주식회사 가변 저항 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20110026812A (ko) * 2009-09-08 2011-03-16 주식회사 실리콘웍스 터치스크린의 리드아웃 회로부
US20200233482A1 (en) * 2019-01-18 2020-07-23 Silicon Storage Technology, Inc. Power Management For An Analog Neural Memory In A Deep Learning Artificial Neural Network

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022516895A (ja) 2018-12-31 2022-03-03 フィリップ・モーリス・プロダクツ・ソシエテ・アノニム 部分的水溶性の溶媒を含む液体ニコチン製剤

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090072870A (ko) * 2007-12-29 2009-07-02 삼성전자주식회사 아날로그 비교 기준전압 생성회로, 그 생성 방법, 상기생성 회로를 포함하는 아날로그 디지털 변환 장치, 상기변환 장치를 포함하는 이미지센서
KR20100049926A (ko) * 2008-11-04 2010-05-13 삼성전자주식회사 가변 저항 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20110026812A (ko) * 2009-09-08 2011-03-16 주식회사 실리콘웍스 터치스크린의 리드아웃 회로부
US20200233482A1 (en) * 2019-01-18 2020-07-23 Silicon Storage Technology, Inc. Power Management For An Analog Neural Memory In A Deep Learning Artificial Neural Network

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543062B1 (ko) * 2022-09-16 2023-06-14 한국과학기술원 메모리 디바이스
WO2024058321A1 (ko) * 2022-09-16 2024-03-21 한국과학기술원 메모리 디바이스
KR102732200B1 (ko) * 2023-05-16 2024-11-20 한국과학기술원 메모리 디바이스
WO2024237467A1 (ko) * 2023-05-16 2024-11-21 한국과학기술원 메모리 디바이스

Also Published As

Publication number Publication date
US20250095717A1 (en) 2025-03-20
EP4390931A1 (en) 2024-06-26
WO2023022298A1 (ko) 2023-02-23

Similar Documents

Publication Publication Date Title
US5485422A (en) Drain bias multiplexing for multiple bit flash cell
US8149626B2 (en) Threshold voltage digitizer for array of programmable threshold transistors
JP3771617B2 (ja) 多重レベルドラム検出及び復元の方法
US7532529B2 (en) Apparatus and methods for multi-level sensing in a memory array
US5594691A (en) Address transition detection sensing interface for flash memory having multi-bit cells
KR100444116B1 (ko) 강유전체 메모리
US7342840B2 (en) Single transistor sensing and double transistor sensing for flash memory
TW201835907A (zh) 非揮發性半導體記憶裝置
KR102416605B1 (ko) 비트라인 멀티 레벨 전압 센싱 회로
US9583186B2 (en) Non-volatile memory apparatus sensing current changing according to data stored in memory cell
US7075844B2 (en) Parallel sense amplifier with mirroring of the current to be measured into each reference branch
US9159411B2 (en) Multi-level memory apparatus and data sensing method thereof
US8164953B2 (en) Memory and boundary searching method thereof
US9318195B1 (en) Multi-level memory apparatus and data sensing method thereof
KR102361253B1 (ko) 비트라인 멀티 레벨 전압 센싱 회로 및 방법
KR20240127653A (ko) 멀티비트 가중치에 대한 mac 연산을 수행할 수 있는 cim
KR102732200B1 (ko) 메모리 디바이스
JP2006092704A (ja) 強誘電体メモリ装置
TWI409817B (zh) 快閃記憶體的資料感測模組與感測電路
KR102543062B1 (ko) 메모리 디바이스
JP2004362749A (ja) メモリアレー内のマルチレベル感知のための装置および方法
EP4583108A1 (en) Memory device including in-memory operation circuit and operating method thereof
US20240028297A1 (en) Semiconductor device performing a multiplication and accumulation operation
US20220310157A1 (en) Computation apparatus and method using the same
KR20220141970A (ko) Mac 연산 동작을 수행하는 반도체 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210817

PA0201 Request for examination
PA0302 Request for accelerated examination

Patent event date: 20210831

Patent event code: PA03022R01D

Comment text: Request for Accelerated Examination

Patent event date: 20210817

Patent event code: PA03021R01I

Comment text: Patent Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220129

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220627

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220629

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220630

End annual number: 3

Start annual number: 1

PG1601 Publication of registration