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KR102411803B1 - Semiconductor device and manufacturing method thereof - Google Patents

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KR102411803B1
KR102411803B1 KR1020200049584A KR20200049584A KR102411803B1 KR 102411803 B1 KR102411803 B1 KR 102411803B1 KR 1020200049584 A KR1020200049584 A KR 1020200049584A KR 20200049584 A KR20200049584 A KR 20200049584A KR 102411803 B1 KR102411803 B1 KR 102411803B1
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KR
South Korea
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insulating layer
source
layer
substrate
drain
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KR1020200049584A
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춘시웅 차이
야윈 청
치신 코
클레멘트 싱젠 완
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Priority claimed from US16/856,817 external-priority patent/US11557650B2/en
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Abstract

FET를 포함하는 반도체 디바이스는, 기판의 트렌치 내에 배치된 격리 절연층, 기판의 채널 영역 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 게이트 전극, 채널 영역에 인접하여 배치된 소스 및 드레인, 및 소스, 드레인 및 게이트 아래에 배치된 임베딩된 절연층을 포함하고, 임베딩된 절연층의 양 단부들은 격리 절연층에 연결된다.A semiconductor device comprising a FET comprising: an isolation insulating layer disposed in a trench of a substrate, a gate dielectric layer disposed over a channel region of the substrate, a gate electrode disposed over the gate dielectric layer, a source and drain disposed adjacent the channel region, and a source; an embedded insulating layer disposed under the drain and the gate, wherein opposite ends of the embedded insulating layer are connected to the insulating insulating layer.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}A semiconductor device and its manufacturing method TECHNICAL FIELD

본 출원은 2019년 12월 31일에 출원된 미국 가특허 출원 제62/955,871호와 2019년 4월 23일에 출원된 미국 가특허 출원 제62/837,519호의 우선권을 청구하며, 이 가특허 출원들 각각의 전문은 본 명세서 내에서 참조로서 원용된다.This application claims priority to U.S. Provisional Patent Application No. 62/955,871, filed on December 31, 2019, and U.S. Provisional Patent Application No. 62/837,519, filed on April 23, 2019, these Provisional Patent Applications Each of these is incorporated herein by reference in its entirety.

반도체 디바이스에서는 전력 소비를 감소시키기 위해, 기생 커패시턴스를 감소시키는 것이 핵심 기술 중 하나이다. 기존의 평면 상보적 금속 산화물 반도체 전계 효과 트랜지스터(complementary metal oxide semiconductor field effect transistor; CMOS FET)는 S/D 영역과 기판 사이에 기생 커패시턴스를 유도하는 확산 소스/드레인(source/drain; S/D)을 갖는다.In order to reduce power consumption in a semiconductor device, reducing parasitic capacitance is one of the key technologies. A conventional planar complementary metal oxide semiconductor field effect transistor (CMOS FET) is a diffusion source/drain (S/D) that induces a parasitic capacitance between the S/D region and the substrate. has

본 발명개시의 일 양태에 따르면, 전계 효과 트랜지스터(FET)를 포함하는 반도체 디바이스를 제조하는 방법에서, 희생 영역이 기판 내에 형성되고, 트렌치가 기판 내에 형성된다. 희생 영역의 일부가 트렌치에서 노출된다. 희생 영역을 적어도 부분적으로 에칭함으로써 공간이 형성되고, 절연 물질을 이용하여, 트렌치를 채움으로써 격리 절연층이 형성되고, 공간을 채움으로써 임베딩된 절연층이 형성되며, 게이트 구조물 및/또는 소스/드레인 영역이 형성된다. 임베딩된 절연층은 게이트 구조물의 일부분 아래에 위치된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 희생 영역이 이온 주입 동작에 의해 형성된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 비소 이온들이 이온 주입 동작에 의해 주입된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 이온 주입 동작에서의 투여량은 5 × 1013이온/㎠ 내지 5 × 1015이온/㎠의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 이온 주입 동작에서의 가속 전압은 0.5keV 내지 10keV의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 상기 공간은 직사각형 형상을 갖는다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 희생 영역을 적어도 부분적으로 에칭하는 것은 염소 함유 가스를 사용한 건식 에칭 동작을 포함한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 임베딩된 절연층은 게이트 구조물 아래에 위치된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 희생 영역을 적어도 부분적으로 에칭하는 것은 테트라메틸암모늄 하이드록사이드(TMAH) 수용액을 사용하는 습식 에칭 동작을 포함한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 임베딩된 절연층은 격리 절연층들을 연결시킨다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 에어 스페이서가 임베딩된 절연층 내에 형성된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 에어 스페이서는 임베딩된 절연층의 절연 물질로 완전히 둘러싸여 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 기판보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 공간과 기판 사이에 배치된다.According to one aspect of the present disclosure, in a method of manufacturing a semiconductor device including a field effect transistor (FET), a sacrificial region is formed in a substrate and a trench is formed in the substrate. A portion of the sacrificial area is exposed in the trench. A void is formed by at least partially etching the sacrificial region, an insulating insulating layer is formed by filling the trench, using an insulating material, an embedded insulating layer is formed by filling the void, a gate structure and/or a source/drain area is formed. An embedded insulating layer is positioned under a portion of the gate structure. In one or more of the embodiments described above and embodiments below, the sacrificial region is formed by an ion implantation operation. In one or more of the embodiments described above and embodiments below, arsenic ions are implanted by an ion implantation operation. In one or more of the foregoing embodiments and the embodiments below, the dosage in the ion implantation operation is in the range of 5×10 13 ions/cm 2 to 5×10 15 ions/cm 2 . In one or more of the embodiments described above and embodiments below, the accelerating voltage in the ion implantation operation is in the range of 0.5 keV to 10 keV. In one or more of the embodiments described above and embodiments below, the space has a rectangular shape. In one or more of the embodiments described above and embodiments below, at least partially etching the sacrificial region comprises a dry etching operation using a chlorine containing gas. In one or more of the foregoing embodiments and embodiments below, the embedded insulating layer is located below the gate structure. In one or more of the embodiments described above and embodiments below, at least partially etching the sacrificial region comprises a wet etching operation using an aqueous solution of tetramethylammonium hydroxide (TMAH). In one or more of the embodiments described above and embodiments below, an embedded insulating layer connects the insulating insulating layers. In one or more of the embodiments described above and embodiments below, an air spacer is formed in the embedded insulating layer. In one or more of the embodiments described above and embodiments below, the air spacer is completely surrounded by the insulating material of the embedded insulating layer. In one or more of the embodiments described above and the embodiments below, an impurity-containing region containing an impurity in an amount greater than that of the substrate is disposed between the space and the substrate.

본 발명개시의 다른 양태에 따르면, FET를 포함하는 반도체 디바이스를 제조하는 방법에서, 희생 영역이 기판 내에 형성되고, 에피택셜 반도체층이 기판 위에 형성되고, 에피택셜 반도체층, 희생 영역, 및 기판의 일부분을 에칭함으로써 트렌치가 형성된다. 희생 영역의 일부가 트렌치에서 노출된다. 희생 영역을 제1 방향으로 횡측으로 에칭함으로써 공간이 형성되고, 절연 물질을 이용하여, 트렌치를 채움으로써 격리 절연층이 형성되고, 공간을 채움으로써 임베딩된 절연층이 형성되며, 게이트 구조물 및/또는 소스/드레인 영역이 형성된다. 게이트 구조물은 제1 방향으로 연장되고, 임베딩된 절연층은 게이트 구조물 아래에 위치된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 희생 영역이 이온 주입 동작에 의해 형성된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 희생 영역의 불순물 양은 1 × 1019원자/㎤ 내지 5 × 1021원자/㎤의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 에피택셜 반도체층의 두께는 5㎚ 내지 100㎚의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 임베딩된 절연층은 에어 스페이서를 포함하고, 에어 스페이서의 폭은 평면도에서 제1 방향을 따라 변한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 임베딩된 절연층은 에어 스페이서를 포함하고, 에어 스페이서는 평면도에서 제1 방향을 따라 소스/드레인 영역 아래에서 불연속적이다.According to another aspect of the present disclosure, in a method of manufacturing a semiconductor device including a FET, a sacrificial region is formed in a substrate, an epitaxial semiconductor layer is formed over the substrate, the epitaxial semiconductor layer, the sacrificial region, and the substrate. A trench is formed by etching a portion. A portion of the sacrificial area is exposed in the trench. A space is formed by etching the sacrificial region laterally in a first direction, an isolation insulating layer is formed by filling the trench, using an insulating material, an embedded insulating layer is formed by filling the space, the gate structure and/or A source/drain region is formed. The gate structure extends in a first direction, and an embedded insulating layer is positioned below the gate structure. In one or more of the embodiments described above and embodiments below, the sacrificial region is formed by an ion implantation operation. In one or more of the foregoing embodiments and the embodiments below, the amount of the impurity in the sacrificial region is in the range of 1×10 19 atoms/cm 3 to 5×10 21 atoms/cm 3 . In one or more of the foregoing embodiments and the following embodiments, the thickness of the epitaxial semiconductor layer is in the range of 5 nm to 100 nm. In one or more of the foregoing embodiments and the embodiments below, the embedded insulating layer includes an air spacer, wherein a width of the air spacer varies along the first direction in a plan view. In one or more of the foregoing embodiments and the embodiments below, the embedded insulating layer includes an air spacer, wherein the air spacer is discontinuous under the source/drain region along the first direction in a plan view.

본 발명개시의 다른 양태에 따르면, FET를 포함한 반도체 디바이스는, 기판의 트렌치 내에 배치된 격리 절연층, 기판의 채널 영역 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 게이트 전극, 채널 영역에 인접하여 배치된 소스 및 드레인, 및 게이트 전극 아래에 배치되고, 게이트 전극의 중심을 절단하는 단면에서 소스-드레인 방향으로 격리 절연층으로부터 분리된 임베딩된 절연층을 포함한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 게이트 연장 방향의 임베딩된 절연층의 양 단부들은 격리 절연층에 연결된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 에어 스페이서가 임베딩된 절연층 내에 형성된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 기판보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 임베딩된 절연층과 기판 사이에 배치된다. 본 발명개시의 다른 양태에 따르면, FET를 포함한 반도체 디바이스는, 기판의 트렌치 내에 배치된 격리 절연층, 기판의 채널 영역 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 게이트 전극, 채널 영역에 인접하여 배치된 소스와 드레인, 및 소스, 드레인 및 게이트 전극 아래에 배치된 임베딩된 절연층을 포함하고, 임베딩된 절연층의 양 단부들은 격리 절연층에 연결된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 게이트 연장 방향의 임베딩된 절연층의 양 단부들은 격리 절연층에 연결된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 격리 절연층의 바닥부는 임베딩된 절연층의 바닥부보다 더 깊다.In accordance with another aspect of the present disclosure, a semiconductor device comprising a FET includes an isolation insulating layer disposed within a trench of a substrate, a gate dielectric layer disposed over a channel region of the substrate, a gate electrode disposed over the gate dielectric layer, and disposed adjacent the channel region. and an embedded insulating layer disposed under the gate electrode and separated from the insulating insulating layer in a source-drain direction in a cross section cutting the center of the gate electrode. In one or more of the foregoing embodiments and the following embodiments, both ends of the embedded insulating layer in the gate extending direction are connected to the insulating insulating layer. In one or more of the embodiments described above and embodiments below, an air spacer is formed in the embedded insulating layer. In one or more of the foregoing embodiments and the following embodiments, an impurity-containing region containing a greater amount of impurities than the substrate is disposed between the embedded insulating layer and the substrate. In accordance with another aspect of the present disclosure, a semiconductor device comprising a FET includes an isolation insulating layer disposed within a trench of a substrate, a gate dielectric layer disposed over a channel region of the substrate, a gate electrode disposed over the gate dielectric layer, and disposed adjacent the channel region. a source and a drain, and an embedded insulating layer disposed under the source, drain, and gate electrodes, wherein both ends of the embedded insulating layer are connected to the insulating insulating layer. In one or more of the foregoing embodiments and the following embodiments, both ends of the embedded insulating layer in the gate extending direction are connected to the insulating insulating layer. In one or more of the foregoing embodiments and embodiments below, the bottom of the insulating insulating layer is deeper than the bottom of the embedded insulating layer.

본 발명개시의 실시예들에서, 소스/드레인 확산 영역들 및/또는 게이트 전극 아래에 에어 스페이서 및/또는 임베딩된 절연층이 배치되고, 이에 따라, 소스/드레인 확산 영역 및/또는 게이트 전극과 기판 사이의 기생 커패시턴스가 억제되거나 제거될 수 있으며, 이는 전력 소비를 감소시키고 반도체 디바이스의 속도를 증가시킬 수 있다. 고가의 SOI(silicon-on-insulator) 웨이퍼가 필요하지 않기 때문에, 본 실시예들은 반도체 디바이스의 저비용 제조 동작을 제공할 수 있다. 또한, 예를 들어, 이온 주입 조건을 조정함으로써 임베딩된 절연층의 위치(깊이) 및/또는 두께가 조정될 수 있기 때문에, 디바이스 성능이 보다 효과적으로 조정되거나 향상될 수 있다. In embodiments of the present disclosure, an air spacer and/or an embedded insulating layer is disposed under the source/drain diffusion regions and/or the gate electrode, and thus the source/drain diffusion region and/or the gate electrode and the substrate The parasitic capacitance between them can be suppressed or eliminated, which can reduce power consumption and increase the speed of the semiconductor device. Since an expensive silicon-on-insulator (SOI) wafer is not required, the present embodiments can provide a low-cost manufacturing operation of a semiconductor device. In addition, since the position (depth) and/or thickness of the embedded insulating layer can be adjusted, for example, by adjusting the ion implantation conditions, the device performance can be more effectively tuned or improved.

본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 발명개시의 실시예들에 따른 반도체 디바이스의 평면도를 도시하고, 도 1b, 도 1c, 도 1d, 및 도 1e는 단면도들을 도시한다.
도 2a, 도 2b, 및 도 2c는 본 발명개시의 실시예들에 따른 반도체 디바이스의 단면도들을 도시한다.
도 3은 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 4는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 5는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 6은 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 7은 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 8은 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 9는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 10은 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 11은 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 12는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 13은 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 14는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 15는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한다.
도 16은 본 발명개시의 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 17은 본 발명개시의 실시예에 따른 반도체 디바이스의 평면도를 도시한다.
도 18a, 도 18b, 도 18c, 및 도 18d는 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스들의 단면도들을 도시한다.
도 19, 도 20, 도 21, 도 22, 도 23, 및 도 24는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들의 단면도들을 도시한다.
도 25a, 도 25b, 도 25c, 도 25d, 및 도 25e는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들의 평면도들을 도시한다.
도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 및 도 31b는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들의 단면도들을 도시한다.
도 32a, 도 32b, 도 32c, 도 32d, 및 도 32e는 본 발명개시의 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들의 평면도들을 도시한다.
도 33a와 도 33b는 본 발명개시의 실시예에 따른 반도체 디바이스의 다양한 구성 간의 성능 비교를 도시한다.The present disclosure is best understood from the following detailed description when read in conjunction with the accompanying drawings. It is emphasized that, in accordance with standard practice in the industry, various features are not drawn to scale and are used for illustrative purposes only. Indeed, the dimensions of various features may be arbitrarily increased or decreased for clarity of description.
1A shows a top view of a semiconductor device according to embodiments of the present disclosure, and FIGS. 1B, 1C, 1D, and 1E show cross-sectional views.
2A, 2B, and 2C show cross-sectional views of semiconductor devices according to embodiments of the present disclosure.
3 illustrates a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
4 shows a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
5 shows a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
6 illustrates a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
7 illustrates a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
8 shows a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
9 shows a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
10 shows a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
11 shows a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
12 illustrates a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
13 shows a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
14 illustrates a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
15 illustrates a cross-sectional view of one of various stages of a manufacturing operation for a semiconductor device in accordance with an embodiment of the present disclosure.
16 illustrates a cross-sectional view of a semiconductor device according to an embodiment of the present disclosure.
17 shows a plan view of a semiconductor device according to an embodiment of the present disclosure.
18A, 18B, 18C, and 18D show cross-sectional views of semiconductor devices in accordance with various embodiments of the present disclosure.
19 , 20 , 21 , 22 , 23 , and 24 show cross-sectional views of various stages of a manufacturing operation for a semiconductor device according to an embodiment of the present disclosure.
25A, 25B, 25C, 25D, and 25E show top views of various stages of a manufacturing operation for a semiconductor device according to an embodiment of the present disclosure.
26A, 26B, 27A, 27B, 28A, 28B, 29A, 29B, 30A, 30B, 31A, and 31B show fabrication for a semiconductor device in accordance with an embodiment of the present disclosure; Shows cross-sectional views of various stages of operation.
32A, 32B, 32C, 32D, and 32E show top views of various stages of a manufacturing operation for a semiconductor device according to an embodiment of the present disclosure.
33A and 33B illustrate a performance comparison between various configurations of a semiconductor device according to an embodiment of the present disclosure.

아래의 발명개시는 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으며, 공정 조건들 및/또는 디바이스들의 희망하는 특성들에 좌우될 수 있다. 또한, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들에 개재하여 형성될 수 있는 실시예들을 포함할 수 있다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다. 첨부된 도면에서, 일부 층들/피처들은 단순화를 위해 생략될 수 있다.It should be understood that the following disclosure provides many different embodiments or examples for implementing various features of the present invention. To simplify the present disclosure, specific embodiments or examples of components and arrangements are described below. Of course, these are merely examples and are not intended to be limiting thereto. For example, the dimensions of the elements are not limited to the disclosed ranges or values, and may depend on process conditions and/or desired characteristics of the devices. Also, in the details that follow, the formation of a first feature on or over a second feature may include embodiments in which the first and second features are formed in direct contact, and also the first and second features. may include embodiments in which additional features may be formed interposed between the first and second features such that they may not be in direct contact. For the sake of simplicity and clarity, various features may be arbitrarily drawn in several dimensions. In the accompanying drawings, some layers/features may be omitted for simplicity.

또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 또한, "~으로 제조된다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다. 또한, 아래의 제조 공정에서, 설명된 동작들 사이에/내부에 하나 이상의 추가적인 동작들이 있을 수 있고, 동작들의 순서는 변경될 수 있다. 본 발명개시에서, "A, B, 및/또는 C 중 하나"의 어구는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하며, 다른 설명이 없는 한, A로부터 하나의 원소, B로부터 하나의 원소, C로부터 하나의 원소를 의미하지는 않는다. 일 실시예에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 다른 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.Also, to describe the relationship of one element or feature to another element(s) or feature(s) shown in the drawings, “below,” “below,” “below,” “below,” “above,” “above.” Spatial relative terms such as " and the like may be used herein for ease of description. The spatially relative terms are intended to encompass different orientations of a device in use or in operation in addition to the orientation shown in the figures. The device may be otherwise oriented (rotated 90° or at other orientations), and thus the spatially relative descriptors used herein may be interpreted similarly. Also, the term “made of” may mean either “comprises” or “consists of”. Also, in the manufacturing process below, there may be one or more additional operations between/within the described operations, and the order of the operations may be changed. In this disclosure, the phrase "one of A, B, and/or C" means "A, B, and/or C" (A, B, C, A and B, A and C, B and C, or A, B and C), and does not mean one element from A, one element from B, or one element from C, unless otherwise specified. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for one embodiment may be used in other embodiments, and detailed descriptions thereof may be omitted.

개시된 실시예들은 반도체 디바이스 및 그 제조 방법, 특히 전계 효과 트랜지스터(field effect transistor; FET)의 소스/드레인 영역에 관한 것이다. 본 명세서에서 개시된 것과 같은 실시예들은 일반적으로 평면 FET뿐만 아니라 다른 FET에도 적용가능하다.The disclosed embodiments relate to semiconductor devices and methods of manufacturing the same, in particular to source/drain regions of field effect transistors (FETs). Embodiments as disclosed herein are generally applicable to planar FETs as well as other FETs.

도 1a는 본 발명개시의 실시예들에 따른 반도체 디바이스의 평면도를 도시하고, 도 1b는 도 1a의 X1-X1 라인에 대응하는 (X, 즉 소스-드레인 방향을 따른) 단면도를 도시하고, 도 1c, 도 1d, 및 도 1e는 도 1a의 Y1-Y1 라인에 대응하는 (Y, 즉 게이트 연장 방향을 따른) 단면도들을 도시한다.1A shows a plan view of a semiconductor device according to embodiments of the present disclosure, and FIG. 1B shows a cross-sectional view (ie, along the source-drain direction X) corresponding to the line X1-X1 of FIG. 1A , and FIG. 1C, 1D, and 1E show cross-sectional views (along Y, that is, along the gate extension direction) corresponding to lines Y1-Y1 in FIG. 1A .

도시된 바와 같이, FET는 기판(10) 위에 형성된다. FET는 기판(10)의 채널 영역(12) 위에 배치된 게이트 유전체층(42)과 게이트 전극층(44)을 포함한다. 게이트 전극층(44)의 대향 측면들 상에 게이트 측벽 스페이서들(46)이 배치된다.As shown, a FET is formed over a substrate 10 . The FET includes a gate dielectric layer 42 and a gate electrode layer 44 disposed over a channel region 12 of a substrate 10 . Gate sidewall spacers 46 are disposed on opposite sides of the gate electrode layer 44 .

기판(10)은, 예를 들어, 약 1 × 1015㎝-3 내지 약 1 × 1016㎝-3의 범위의 불순물 농도를 갖는 p형 실리콘 또는 게르마늄 기판이다. 일부 실시예들에서, p+ 실리콘 기판이 사용된다. 다른 실시예들에서, 기판은 약 1 × 1015㎝-3 내지 약 1 × 1016㎝-3의 범위의 불순물 농도를 갖는 n형 실리콘 또는 게르마늄 기판이다.Substrate 10 is, for example, a p-type silicon or germanium substrate having an impurity concentration in the range of about 1×10 15 cm −3 to about 1×10 16 cm −3 . In some embodiments, a p+ silicon substrate is used. In other embodiments, the substrate is an n-type silicon or germanium substrate having an impurity concentration in the range of about 1×10 15 cm −3 to about 1×10 16 cm −3 .

대안적으로, 기판(10)은 게르마늄과 같은, 다른 원소 반도체; SiC, SiGe, SiGeSn과 같은 Ⅳ-Ⅳ족 화합물 반도체들을 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on-insulator) 기판의 실리콘층이다. 기판(10)은 적절하게 불순물들(예를 들어, p형 또는 n형 도전성)로 도핑된 다양한 영역들을 포함할 수 있다.Alternatively, the substrate 10 may include other elemental semiconductors, such as germanium; It may include a compound semiconductor including group IV-IV compound semiconductors such as SiC, SiGe, and SiGeSn, or a combination thereof. In one embodiment, the substrate 10 is a silicon layer of a silicon-on-insulator (SOI) substrate. Substrate 10 may include various regions suitably doped with impurities (eg, p-type or n-type conductivity).

게이트 유전체층(42)은 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 물질, 다른 적절한 유전체 물질, 및/또는 이들의 조합과 같은 하나 이상의 유전체 물질층을 포함한다. 하이 k 유전체 물질의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이 k 유전체 물질들, 및/또는 이들의 조합을 포함한다. 게이트 유전체층은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 다른 적절한 방법들, 및/또는 이들의 조합에 의해 형성될 수 있다. 게이트 유전체층의 두께는, 일부 실시예들에서, 약 1㎚ 내지 약 20㎚의 범위 내에 있고, 다른 실시예들에서는 약 2㎚ 내지 약 10㎚의 범위 내에 있을 수 있다. The gate dielectric layer 42 includes one or more layers of dielectric material, such as silicon oxide, silicon nitride, or a high k dielectric material, other suitable dielectric material, and/or combinations thereof. Examples of high k dielectric materials include HfO 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, zirconium oxide, aluminum oxide, titanium oxide, hafnium dioxide-alumina (HfO 2 —Al 2 O 3 ) alloy, other suitable high k dielectric material. , and/or combinations thereof. The gate dielectric layer may be, for example, chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), high density plasma CVD (HDP) -CVD), other suitable methods, and/or combinations thereof. The thickness of the gate dielectric layer may be in a range of about 1 nm to about 20 nm in some embodiments, and in a range of about 2 nm to about 10 nm in other embodiments.

게이트 전극층(44)은 하나 이상의 도전층을 포함한다. 일부 실시예들에서, 게이트 전극층(44)은 도핑된 폴리실리콘으로 형성된다. 다른 실시예들에서, 게이트 전극층(44)은 알루미늄, 구리, 티타늄, 탄탈륨, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 물질들, 및/또는 이들의 조합들과 같은 금속성 물질을 포함한다. 일부 실시예들에서, (X방향을 따른) 게이트 길이는 약 20㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 40㎚ 내지 약 100㎚의 범위 내에 있다.The gate electrode layer 44 includes one or more conductive layers. In some embodiments, the gate electrode layer 44 is formed of doped polysilicon. In other embodiments, the gate electrode layer 44 is aluminum, copper, titanium, tantalum, cobalt, molybdenum, tantalum nitride, nickel silicide, cobalt silicide, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, metal alloys. , other suitable materials, and/or combinations thereof. In some embodiments, the gate length (along the X direction) is in the range of about 20 nm to about 200 nm, and in other embodiments is in the range of about 40 nm to about 100 nm.

본 발명개시의 특정 실시예들에서, 하나 이상의 일함수 조정층이 게이트 유전체층(42)과 바디(body) 금속 게이트 전극(44) 사이에 개재된다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일층, 또는 이들 물질들 중 둘 이상의 것들의 다층과 같은 도전성 물질로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용되며, p채널 FET의 경우에서는, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다. 금속성 물질이 게이트 전극층으로서 사용될 때, 게이트 대체 기술이 게이트 구조물을 제조하기 위해 이용된다. In certain embodiments of the present disclosure, one or more work function tuning layers are interposed between the gate dielectric layer 42 and the body metal gate electrode 44 . The work function tuning layer is made of a conductive material, such as a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, or TiAlC, or multiple layers of two or more of these materials. . In the case of an n-channel FET, at least one of TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, and TaSi is used as the work function adjustment layer, and in the case of a p-channel FET, TiAlC, Al, TiAl, TaN, At least one of TaAlC, TiN, TiC and Co is used as the work function adjusting layer. When a metallic material is used as the gate electrode layer, a gate replacement technique is used to fabricate the gate structure.

게이트 측벽 스페이서들(46)은 SiO2, SiN, SiON, SiOCN, 또는 SiCN과 같은 하나 이상의 절연 물질층을 포함하며, 이들은 CVD, PVD, ALD, e-빔 증발, 또는 다른 적절한 공정에 의해 형성된다. 측벽 스페이서로서 로우 k 유전체 물질이 사용될 수 있다. 측벽 스페이서들(46)은 게이트 전극층(44) 위에 절연 물질의 블랭킷층을 형성하고, 이방성 에칭을 수행함으로써 형성된다. 일 실시예에서, 측벽 스페이서층들은 SiN, SiON, SiOCN, 또는 SiCN과 같은 실리콘 질화물계 물질로 형성된다.The gate sidewall spacers 46 include one or more layers of insulating material, such as SiO 2 , SiN, SiON, SiOCN, or SiCN, which are formed by CVD, PVD, ALD, e-beam evaporation, or other suitable process. . A low-k dielectric material may be used as the sidewall spacer. The sidewall spacers 46 are formed by forming a blanket layer of an insulating material over the gate electrode layer 44 and performing anisotropic etching. In one embodiment, the sidewall spacer layers are formed of a silicon nitride based material such as SiN, SiON, SiOCN, or SiCN.

도 1a 내지 도 1c에서 도시된 FET는 또한 소스/드레인 확산 영역(50) 및 소스/드레인 확장 영역(55)을 포함한다. 소스/드레인 확산 영역(50)은 예를 들어, 하나 이상의 이온 주입 동작 또는 열 확산 동작에 의해 형성된 n+ 또는 p+ 영역이다. 소스/드레인 확장 영역(55)은 예를 들어, 하나 이상의 포켓 주입에 의해 형성된 n, n-, p, 또는 p- 영역이다. 소스/드레인 확장 영역(55)은 도 1b에서 도시된 바와 같이, 게이트 측벽 스페이서들(46) 아래에 형성된다. 일부 실시예들에서, 소스/드레인 확산 영역(50)은 하나 이상의 에피택셜 반도체층을 포함하며, 이는 융기형 소스/드레인 구조물을 형성한다.The FET shown in FIGS. 1A-1C also includes a source/drain diffusion region 50 and a source/drain extension region 55 . Source/drain diffusion region 50 is, for example, an n+ or p+ region formed by one or more ion implantation operations or thermal diffusion operations. The source/drain extension region 55 is, for example, an n, n-, p, or p-region formed by one or more pocket implants. A source/drain extension region 55 is formed under the gate sidewall spacers 46, as shown in FIG. 1B. In some embodiments, source/drain diffusion region 50 includes one or more epitaxial semiconductor layers, which form a raised source/drain structure.

도 1a 내지 도 1c에서 도시된 FET는 기판(10) 상에 형성된 다른 전기 디바이스들로부터 FET를 전기적으로 분리시키기 위한 격리 절연 영역(30)을 더 포함하며, 이를 얕은 트렌치 격리(shallow trench isolation; STI) 영역이라고도 칭한다. 격리 절연 영역(30)은 일부 실시예들에서 하나 이상의 실리콘계 절연층을 포함한다.The FET shown in FIGS. 1A-1C further includes an isolation isolation region 30 for electrically isolating the FET from other electrical devices formed on the substrate 10 , which includes shallow trench isolation (STI). ) is also called an area. Isolation insulating region 30 includes one or more silicon-based insulating layers in some embodiments.

도 1a 내지 도 1c에서 도시된 FET는 소스/드레인 확산 영역(50) 아래에서 직사각형 단면을 갖는 공간(100) 내에 에어 스페이서(에어 갭)(110)를 포함한다. 일부 실시예들에서, 에어 스페이서들(110)은 격리 절연 영역(30)을 형성하는 절연 물질에 의해 둘러싸인다. 에어 스페이서들(110)은 소스/드레인 확산 영역(50)과 기판(10) 사이의 접합 커패시턴스를 제거하거나 억제할 수 있다. 일부 실시예들에서는, 어떠한 에어 스페이서도 채널 영역 아래에 배치되지 않는다.The FET shown in FIGS. 1A-1C includes an air spacer (air gap) 110 in a space 100 having a rectangular cross-section under a source/drain diffusion region 50 . In some embodiments, the air spacers 110 are surrounded by an insulating material forming an isolation insulating region 30 . The air spacers 110 may remove or suppress junction capacitance between the source/drain diffusion region 50 and the substrate 10 . In some embodiments, no air spacers are disposed below the channel region.

공간(100)의 X방향으로의 폭(W11)은, 일부 실시예들에서, 약 100㎚ 내지 약 500㎚의 범위 내에 있고, 다른 실시예들에서는 약 200㎚ 내지 약 400㎚의 범위 내에 있다. 에어 스페이서(110)의 X방향으로의 폭(W12) 대 폭(W11)의 비(W12/W11)는 일부 실시예들에서 0.5 내지 0.95의 범위 내에 있고, 다른 실시예들에서는 약 0.7 내지 0.9의 범위 내에 있다.The width W11 in the X-direction of space 100 is in a range of about 100 nm to about 500 nm in some embodiments, and in a range of about 200 nm to about 400 nm in other embodiments. The ratio (W12/W11) of the width W12 to the width W11 in the X direction of the air spacer 110 is in the range of 0.5 to 0.95 in some embodiments, and about 0.7 to 0.9 in other embodiments. is within range.

공간(100)의 Z방향으로의 깊이(D11)는, 일부 실시예들에서, 약 10㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 30㎚ 내지 약 100㎚의 범위 내에 있다. 에어 스페이서(110)의 Z방향으로의 깊이(D12) 대 공간(100)의 깊이(D11)의 비(D12/D11)는 일부 실시예들에서 약 0.5 내지 약 0.9의 범위 내에 있고, 다른 실시예들에서는 약 0.6 내지 약 0.8의 범위 내에 있다. 공간(100)의 폭(W11) 대 공간(100)의 깊이(D11)의 종횡비(W11/D11)는 일부 실시예들에서 약 1 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 2 내지 약 5의 범위 내에 있다.The depth D11 in the Z direction of the space 100 is in a range of about 10 nm to about 200 nm in some embodiments, and in a range of about 30 nm to about 100 nm in other embodiments. The ratio (D12/D11) of the depth D12 in the Z direction of the air spacer 110 to the depth D11 of the space 100 is in the range of about 0.5 to about 0.9 in some embodiments, and in other embodiments in the range of about 0.6 to about 0.8. The aspect ratio W11/D11 of the width W11 of the space 100 to the depth D11 of the space 100 is in the range of about 1 to about 10 in some embodiments, and about 2 to about 10 in other embodiments. It is in the range of about 5.

공간(100)의 종횡비(W11/D11)는, 일부 실시예들에서, 약 2 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 3 내지 약 8의 범위 내에 있다. 에어 스페이서(110)의 종횡비(W12/D12)는, 일부 실시예들에서, 약 2 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 3 내지 약 8의 범위 내에 있다.The aspect ratio W11/D11 of the space 100 is in a range of about 2 to about 10 in some embodiments, and in a range of about 3 to about 8 in other embodiments. The aspect ratio (W12/D12) of the air spacer 110 is in the range of about 2 to about 10 in some embodiments, and in the range of about 3 to about 8 in other embodiments.

종횡비(W11/D11) 및 종횡비(W12/D12)가 상기 범위들보다 작을 때, 예를 들어, W11 또는 W12가 더 작은 경우, 에어 스페이서(110) 및/또는 임베딩된 절연층은 소스/드레인 확산 영역 아래로 충분히 침투하지 못하고, 따라서 소스/드레인 확산 영역 아래에서 기생 커패시턴스를 충분히 억제하지 못할 수 있다. 종횡비(W11/D11) 및 종횡비(W12/D12)가 상기 범위들보다 클 때, 예를 들어, D11 또는 D12가 더 작은 경우, 임베딩된 절연층의 커패시턴스(기생 커패시턴스)가 더 커지고, 공간(100)을 형성하기 위해 희생층(20)을 제거하는 것이 어렵다.When the aspect ratio (W11/D11) and the aspect ratio (W12/D12) are smaller than the above ranges, for example, when W11 or W12 is smaller, the air spacer 110 and/or the embedded insulating layer is a source/drain diffusion It may not penetrate sufficiently below the region and thus may not sufficiently suppress the parasitic capacitance under the source/drain diffusion region. When the aspect ratio (W11/D11) and the aspect ratio (W12/D12) are larger than the above ranges, for example, when D11 or D12 is smaller, the capacitance (parasitic capacitance) of the embedded insulating layer becomes larger, and the space 100 ) is difficult to remove the sacrificial layer 20 to form.

도 1c에서 도시된 바와 같이, 공간(100) 및/또는 에어 스페이서(110)는 실질적으로 일정한 깊이(D11 및/또는 D12)를 갖고 소스/드레인 확산 영역(50) 아래에서 Y방향을 따라 연속적으로 배치된다. 다른 실시예들에서, 공간(100) 및/또는 에어 스페이서(110)는 Y방향을 따라 불연속적이다. 일부 실시예들에서, 공간(100)의 깊이(D11) 및/또는 에어 스페이서(110)의 깊이(D12)는 도 1d에서 도시된 바와 같이, 격리 절연 영역(30)으로부터 중심 부분쪽으로의 거리가 증가함에 따라 더 작아진다. 일부 실시예들에서, 도 1e에서 도시된 바와 같이, 좌측으로부터 그리고 우측으로부터 형성된 두 개의 공간들(100)은 만나지 않고, 기판(10)의 일부에 의해 분리된다.As shown in FIG. 1C , the space 100 and/or the air spacer 110 has a substantially constant depth D11 and/or D12 and is continuous along the Y direction under the source/drain diffusion region 50 . are placed In other embodiments, the space 100 and/or the air spacer 110 are discontinuous along the Y direction. In some embodiments, the depth D11 of the space 100 and/or the depth D12 of the air spacer 110 is the distance from the isolation insulating region 30 towards the central portion, as shown in FIG. 1D . gets smaller as it increases. In some embodiments, as shown in FIG. 1E , the two spaces 100 formed from the left and from the right do not meet, but are separated by a portion of the substrate 10 .

도 2a는 본 발명개시의 실시예들에 따른 반도체 디바이스의 도 1a의 X1-X1 라인에 대응하는 (X방향, 즉 소스-드레인 방향을 따른) 단면도를 도시하고, 도 2b와 도 2c는 도 1a의 Y1-Y1 라인에 대응하는 (Y방향, 즉 게이트 연장 방향을 따른) 단면도를 도시한다. 전술한 실시예들에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 아래의 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.2A is a cross-sectional view (in the X-direction, that is, along the source-drain direction) corresponding to the line X1-X1 of FIG. 1A of a semiconductor device according to embodiments of the present disclosure, and FIGS. 2B and 2C are FIG. 1A . A cross-sectional view (in the Y-direction, that is, along the gate extension direction) corresponding to the Y1-Y1 line is shown. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for the above embodiments may be used in the embodiments below, and detailed descriptions thereof may be omitted.

도 2a 내지 도 2c에서 도시된 실시예들에서, 공간(100) 및 에어 스페이서(110)는 삼각형 또는 사다리꼴 형상을 갖는다.In the embodiments shown in FIGS. 2A-2C , the space 100 and the air spacer 110 have a triangular or trapezoidal shape.

공간(100)의 X방향으로의 폭(W21)은, 일부 실시예들에서, 약 100㎚ 내지 약 500㎚의 범위 내에 있고, 다른 실시예들에서는 약 200㎚ 내지 약 400㎚의 범위 내에 있다. 에어 스페이서(110)의 X방향으로의 폭(W22) 대 폭(W21)의 비(W22/W21)는 일부 실시예들에서 약 0.5 내지 약 0.95의 범위 내에 있고, 다른 실시예들에서는 약 0.7 내지 약 0.9의 범위 내에 있다.The width W21 in the X-direction of space 100 is in a range of about 100 nm to about 500 nm in some embodiments, and in a range of about 200 nm to about 400 nm in other embodiments. The ratio W22/W21 of the width W22 to the width W21 in the X direction of the air spacer 110 is in the range of about 0.5 to about 0.95 in some embodiments, and about 0.7 to about 0.95 in other embodiments. It is in the range of about 0.9.

공간(100)의 입구(격리 절연 영역(30)의 가장자리)에서의 공간(100)의 Z방향으로의 깊이(D21)는, 일부 실시예들에서, 약 10㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 30㎚ 내지 약 100㎚의 범위 내에 있다. 에어 스페이서(110)의 Z방향으로의 최대 깊이(D22) 대 공간(100)의 깊이(D21)의 비(D22/D21)는 일부 실시예들에서 약 0.5 내지 약 0.9의 범위 내에 있고, 다른 실시예들에서는 약 0.6 내지 0.8의 범위 내에 있다. 비(D22/D21)가 이들 범위들보다 작으면, 에어 스페이서(110)의 부피는 기생 커패시턴스의 충분한 감소를 획득하기에 너무 작다. 에어 스페이서(110)의 Z방향으로의 최소 깊이(D23) 대 에어 스페이서(110)의 최대 깊이(D22)의 비(D23/D22)는 일부 실시예들에서 약 0.1 내지 약 0.9의 범위 내에 있고, 다른 실시예들에서는 약 0.4 내지 약 0.8의 범위 내에 있다. D23/D22 비가 이 범위들을 벗어나면, 소스/드레인 확산 영역 아래에서 기생 커패시턴스를 충분히 억제하지 못할 수 있고/있거나, 공간(100)을 형성하기 위해 희생층(20)을 제거하는 것이 어렵다. 공간(100)의 폭(W21) 대 공간(100)의 최대 깊이(D21)의 비(W21/D21)는 일부 실시예들에서 약 1 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 2 내지 약 5의 범위 내에 있다. W21/D21 비가 상기 범위들보다 작을 때, 예를 들어, W21가 더 작은 경우, 에어 스페이서(110) 및/또는 임베딩된 절연층은 소스/드레인 확산 영역 아래로 충분히 침투하지 못하고, 따라서 소스/드레인 확산 영역 아래에서 기생 커패시턴스를 충분히 억제하지 못할 수 있다. W21/D21 비가 상기 범위들보다 클 때, 예를 들어, D21이 더 작은 경우, 임베딩된 절연층의 커패시턴스(기생 커패시턴스)가 더 커지고, 공간(100)을 형성하기 위해 희생층(20)을 제거하는 것이 어렵다. 공간(100)의 Z방향으로의 최소 깊이(D24) 대 공간(100)의 최대 깊이(D21)의 비(D24/D21)는 일부 실시예들에서 약 0 내지 약 0.8의 범위 내에 있고, 다른 실시예들에서는 약 0.4 내지 약 0.6의 범위 내에 있다. D24/D21 비가 이 범위들을 벗어나면, 소스/드레인 확산 영역 아래에서 기생 커패시턴스를 충분히 억제하지 못할 수 있고/있거나, 공간(100)을 형성하기 위해 희생층(20)을 제거하는 것이 어렵다.The depth D21 in the Z-direction of the space 100 at the entrance of the space 100 (the edge of the isolation insulating region 30 ) is, in some embodiments, in the range of about 10 nm to about 200 nm and , in other embodiments in the range of about 30 nm to about 100 nm. The ratio (D22/D21) of the maximum depth D22 in the Z direction of the air spacer 110 to the depth D21 of the space 100 is in the range of about 0.5 to about 0.9 in some embodiments, and in other embodiments In examples, it is in the range of about 0.6 to 0.8. If the ratio D22/D21 is smaller than these ranges, the volume of the air spacer 110 is too small to obtain sufficient reduction of the parasitic capacitance. The ratio (D23/D22) of the minimum depth (D23) in the Z direction of the air spacer 110 to the maximum depth (D22) of the air spacer 110 is in the range of about 0.1 to about 0.9 in some embodiments, In other embodiments, it is in the range of about 0.4 to about 0.8. If the D23/D22 ratio is outside these ranges, it may not sufficiently suppress the parasitic capacitance under the source/drain diffusion region and/or it is difficult to remove the sacrificial layer 20 to form the space 100 . The ratio W21/D21 of the width W21 of the space 100 to the maximum depth D21 of the space 100 is in the range of about 1 to about 10 in some embodiments, and about 2 in other embodiments. to about 5. When the W21/D21 ratio is smaller than the above ranges, for example, when W21 is smaller, the air spacer 110 and/or the embedded insulating layer do not sufficiently penetrate below the source/drain diffusion region, and thus the source/drain It may not sufficiently suppress the parasitic capacitance under the diffusion region. When the W21/D21 ratio is larger than the above ranges, for example, when D21 is smaller, the capacitance (parasitic capacitance) of the embedded insulating layer becomes larger, and the sacrificial layer 20 is removed to form the space 100 . It is difficult to do. The ratio D24/D21 of the minimum depth D24 in the Z direction of the space 100 to the maximum depth D21 of the space 100 is in the range of about 0 to about 0.8 in some embodiments, and in other embodiments Examples range from about 0.4 to about 0.6. If the D24/D21 ratio is outside these ranges, it may not sufficiently suppress the parasitic capacitance under the source/drain diffusion region and/or it is difficult to remove the sacrificial layer 20 to form the space 100 .

일부 실시예들에서, 공간(100)의 바닥면과 수평선(기판(10)의 윗면에 평행함) 사이의 각도(θ)는 0도보다 크되 60도 이하이다. 다른 실시예들에서, 각도(θ)는 약 15도 내지 약 45도의 범위 내에 있다. 각도(θ)가 너무 작을 때, 에어 스페이서(110) 및/또는 임베딩된 절연층은 소스/드레인 확산 영역 아래로 충분히 침투하지 못하고, 따라서 소스/드레인 확산 영역 아래에서 기생 커패시턴스를 충분히 억제하지 못할 수 있다.In some embodiments, the angle θ between the bottom surface of the space 100 and the horizontal line (parallel to the top surface of the substrate 10) is greater than 0 degrees but less than or equal to 60 degrees. In other embodiments, the angle θ is in a range from about 15 degrees to about 45 degrees. When the angle θ is too small, the air spacer 110 and/or the embedded insulating layer may not sufficiently penetrate under the source/drain diffusion region and thus may not sufficiently suppress the parasitic capacitance under the source/drain diffusion region. have.

도 2b에서 도시된 바와 같이, 공간(100) 및/또는 에어 스페이서(110)는 소스/드레인 확산 영역(50) 아래에서 Y방향을 따라 연속적으로 배치된다. 일부 실시예들에서, 공간(100)의 깊이(D11) 및/또는 에어 스페이서(110)의 깊이는 도 2b에서 도시된 바와 같이, 격리 절연 영역(30)으로부터 소스/드레인 확산 영역(50)의 중심 부분쪽으로의 거리가 증가함에 따라 더 작아진다. 다른 실시예들에서, 공간(100) 및/또는 에어 스페이서(110)는 도 2c에서 도시된 바와 같이 Y방향을 따라 불연속적이다.As shown in FIG. 2B , the space 100 and/or the air spacers 110 are continuously disposed along the Y-direction under the source/drain diffusion region 50 . In some embodiments, the depth D11 of the space 100 and/or the depth of the air spacer 110 is the depth of the source/drain diffusion region 50 from the isolation insulating region 30 , as shown in FIG. 2B . It becomes smaller as the distance towards the central part increases. In other embodiments, the space 100 and/or the air spacer 110 is discontinuous along the Y direction as shown in FIG. 2C .

도 3 내지 도 12는 본 발명개시의 실시예에 따른 FET 디바이스를 제조하기 위한 다양한 스테이지들의 단면도들을 도시한다. 추가적인 동작들이 도 3 내지 도 12에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거된다는 것을 이해해야 한다. 동작들/공정들의 순서는 상호교환될 수 있다. 전술한 실시예들에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 아래의 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.3-12 show cross-sectional views of various stages for manufacturing a FET device according to an embodiment of the present disclosure. It should be understood that additional operations may be provided before, during, and after the processes illustrated in FIGS. 3-12 , and some of the operations described below are replaced or eliminated for further embodiments of the method. The order of operations/processes may be interchanged. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for the above embodiments may be used in the embodiments below, and detailed descriptions thereof may be omitted.

도 3에서 도시된 바와 같이, 커버층(15)이 기판(10) 위에 형성된다. 커버층(15)은 단일 실리콘 산화물층을 포함한다. 다른 실시예들에서, 커버층(15)은 실리콘 산화물층 및 실리콘 산화물층 상에 형성된 실리콘 질화물층을 포함한다. 실리콘 산화물층은 열 산화 또는 CVD 공정을 사용하여 형성될 수 있다. CVD 공정은 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD), 대기압 화학적 기상 증착(atmospheric pressure chemical vapor deposition; APCVD), 저압 CVD(low-pressure CVD; LPCVD), 및 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD)를 포함한다. 원자층 증착(ALD)이 또한 사용될 수 있다. 커버층(15)의 두께는, 일부 실시예들에서, 약 5㎚ 내지 약 50㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 30㎚의 범위 내에 있다.As shown in FIG. 3 , a cover layer 15 is formed on the substrate 10 . The cover layer 15 comprises a single silicon oxide layer. In other embodiments, the cover layer 15 includes a silicon oxide layer and a silicon nitride layer formed on the silicon oxide layer. The silicon oxide layer may be formed using a thermal oxidation or CVD process. CVD processes include plasma-enhanced chemical vapor deposition (PECVD), atmospheric pressure chemical vapor deposition (APCVD), low-pressure CVD (LPCVD), and high-density plasma CVD (high-density plasma CVD). density plasma CVD; HDPCVD). Atomic layer deposition (ALD) may also be used. The thickness of the cover layer 15 is in the range of about 5 nm to about 50 nm in some embodiments, and in the range of about 10 nm to about 30 nm in other embodiments.

일부 실시예들에서, 커버층(15)이 형성되기 전 또는 후에, 하나 이상의 정렬 키 패턴이 기판(10) 상에 형성된다.In some embodiments, one or more alignment key patterns are formed on the substrate 10 before or after the cover layer 15 is formed.

하나 이상의 리소그래피 동작을 사용함으로써, 제1 마스크 패턴(18)으로서 포토 레지스트 패턴이 도 4에서 도시된 바와 같이 커버층(15) 위에 형성된다. 제1 마스크 패턴(18)의 폭과 위치는 이후에 형성되는 게이트 전극의 폭과 위치와 실질적으로 동일하다. 리소그래피 동작은 일부 실시예들에서 기판(10) 상에 형성된 정렬 키 패턴을 사용하여 수행된다. 일부 실시예들에서, 포토 레지스트 패턴(18)의 두께는 약 100㎚ 내지 약 1000㎚의 범위 내에 있다. By using one or more lithographic operations, a photoresist pattern as a first mask pattern 18 is formed over the cover layer 15 as shown in FIG. 4 . The width and position of the first mask pattern 18 are substantially the same as the width and position of the gate electrode to be formed later. The lithographic operation is performed using an alignment key pattern formed on the substrate 10 in some embodiments. In some embodiments, the thickness of the photoresist pattern 18 is in a range from about 100 nm to about 1000 nm.

제1 마스크 패턴(18)이 형성된 후, 하나 이상의 이온 주입 동작(19)이 수행되어 도 5에서 도시된 바와 같이 도펀트를 함유하는 희생 영역(20)을 형성한다. 일부 실시예들에서, 비소(As)의 이온들이 기판(10) 내로 주입(도핑)된다. P, As, Sb, Ge, N, 및/또는 C와 같은 다른 도펀트 원소들의 이온들이 또한 사용될 수 있다. 이온 주입(19)의 가속 전압은, 일부 실시예들에서, 약 0.5keV 내지 약 10keV의 범위 내에 있고, 다른 실시예들에서는 약 2keV 내지 약 8keV의 범위 내에 있다. 이온들의 투여량은, 일부 실시예들에서, 약 5 × 1013이온/㎠ 내지 약 5 × 1015이온/㎠의 범위 내에 있고, 다른 실시예들에서는 약 1 × 1014이온/㎠ 내지 약 1 × 1015이온/㎠의 범위 내에 있다. 희생 영역(20)은, 일부 실시예들에서, 약 5㎚ 내지 약 80㎚의 범위의 깊이를 갖고, 다른 실시예들에서 상기 깊이는 약 20㎚ 내지 약 50㎚의 범위 내에 있다.After the first mask pattern 18 is formed, one or more ion implantation operations 19 are performed to form a sacrificial region 20 containing dopants as shown in FIG. 5 . In some embodiments, ions of arsenic (As) are implanted (doped) into the substrate 10 . Ions of other dopant elements such as P, As, Sb, Ge, N, and/or C may also be used. The accelerating voltage of ion implantation 19 is in the range of about 0.5 keV to about 10 keV in some embodiments, and in the range of about 2 keV to about 8 keV in other embodiments. The dose of ions is in the range of about 5×10 13 ions/cm 2 to about 5×10 15 ions/cm 2 in some embodiments, and about 1×10 14 ions/cm 2 to about 1 in other embodiments. x 10 15 ions/cm 2 . The sacrificial region 20 has, in some embodiments, a depth in a range from about 5 nm to about 80 nm, and in other embodiments the depth is in a range from about 20 nm to about 50 nm.

일부 실시예들에서, 이온 주입 동작들 및 마스크층(18)의 제거 후에, 열 공정(21), 예를 들어 어닐링 공정이 도 6에서 도시된 바와 같이 수행된다. 특정 실시예들에서, 열 공정은 N2, Ar 또는 He와 같은 불활성 가스 분위기에서 약 900℃ 내지 약 1050℃의 범위의 온도에서 약 1초 내지 약 10초 동안 급속 열 어닐링(rapid thermal annealing; RTA)(21)을 사용하여 수행된다.In some embodiments, after the ion implantation operations and removal of the mask layer 18 , a thermal process 21 , eg, an annealing process, is performed as shown in FIG. 6 . In certain embodiments, the thermal process includes rapid thermal annealing (RTA) at a temperature ranging from about 900° C. to about 1050° C. for about 1 second to about 10 seconds in an inert gas atmosphere such as N 2 , Ar or He. ) (21).

일부 실시예들에서, 희생층(20)의 불순물 농도는 약 1 × 1019원자/㎤ 내지 약 5 × 1021원자/㎤의 범위 내에 있고, 다른 실시예들에서는, 약 1 × 1020원자/㎤ 내지 약 1 × 1021원자/㎤의 범위 내에 있다.In some embodiments, the impurity concentration of the sacrificial layer 20 is in the range of about 1×10 19 atoms/cm 3 to about 5×10 21 atoms/cm 3 , and in other embodiments, about 1×10 20 atoms/cm 3 cm 3 to about 1 x 10 21 atoms/cm 3 .

어닐링 동작(21) 후, 습식 및/또는 건식 에칭 동작들을 사용하여 커버층(15)이 제거된다.After annealing operation 21, cover layer 15 is removed using wet and/or dry etching operations.

그런 후, 도 7에서 도시된 바와 같이, 희생층(20)을 포함하는 기판(10) 위에 에피택셜 반도체층(25)이 형성된다. 일부 실시예들에서, 에피택셜 반도체층(25)은 Si, SiGe, 및 Ge 중 하나를 포함한다. 특정 실시예들에서, Si는 에피택셜 반도체층(25)으로서 에피택셜 형성된다. 에피택셜 반도체층(25)은 SiH4, Si2H6, 및/또는 SiCl2H2와 같은 Si 함유 가스를 사용하여 약 5Torr 내지 50Torr의 압력에서 약 600℃ 내지 800℃의 온도에서 성장될 수 있다. GeH4, Ge2H6 및/또는 GeCl2H2와 같은 Ge 함유 가스가 SiGe 또는 Ge의 경우들에서 사용된다. 일부 실시예들에서, 에피택셜 반도체층(25)은 n형 또는 p형 불순물로 도핑된다. 에피택셜 반도체층(25)의 두께는, 일부 실시예들에서, 약 5㎚ 내지 약 100㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 30㎚의 범위 내에 있다.Then, as shown in FIG. 7 , an epitaxial semiconductor layer 25 is formed on the substrate 10 including the sacrificial layer 20 . In some embodiments, epitaxial semiconductor layer 25 includes one of Si, SiGe, and Ge. In certain embodiments, Si is epitaxially formed as epitaxial semiconductor layer 25 . The epitaxial semiconductor layer 25 may be grown at a temperature of about 600° C. to 800° C. at a pressure of about 5 Torr to 50 Torr using a Si-containing gas such as SiH 4 , Si 2 H 6 , and/or SiCl 2 H 2 . have. A Ge containing gas such as GeH 4 , Ge 2 H 6 and/or GeCl 2 H 2 is used in cases of SiGe or Ge. In some embodiments, epitaxial semiconductor layer 25 is doped with n-type or p-type impurities. The thickness of epitaxial semiconductor layer 25 is in a range of about 5 nm to about 100 nm in some embodiments, and in a range of about 10 nm to about 30 nm in other embodiments.

그런 후, 도 8에서 도시된 바와 같이 에피택셜 반도체층(25) 위에 제2 마스크 패턴(27)이 형성된다. 일부 실시예들에서, 제2 마스크 패턴(27)은 포토 레지스트 패턴이다. 다른 실시예들에서, 제2 마스크 패턴(27)은 실리콘 산화물, 실리콘 질화물, 및 SiON의 하나 이상의 층으로 이루어진 하드 마스크 패턴이다. 일부 실시예들에서, 하나 이상의 커버층이 제2 마스크 패턴(27)과 에피택셜 반도체층(25) 사이에 형성된다. 커버층은 실리콘 산화물, 실리콘 질화물, 및/또는 SiON으로 형성된다. 특정 실시예들에서, 커버층은 에피택셜 반도체층(25) 상에 형성된 실리콘 산화물층과, 실리콘 산화물층 상에 형성된 실리콘 질화물층을 포함한다.Then, as shown in FIG. 8 , a second mask pattern 27 is formed on the epitaxial semiconductor layer 25 . In some embodiments, the second mask pattern 27 is a photoresist pattern. In other embodiments, the second mask pattern 27 is a hard mask pattern made of one or more layers of silicon oxide, silicon nitride, and SiON. In some embodiments, one or more cover layers are formed between the second mask pattern 27 and the epitaxial semiconductor layer 25 . The cover layer is formed of silicon oxide, silicon nitride, and/or SiON. In certain embodiments, the cover layer includes a silicon oxide layer formed on the epitaxial semiconductor layer 25 and a silicon nitride layer formed on the silicon oxide layer.

이어서, 도 9에서 도시된 바와 같이, 에피택셜 반도체층(25), 희생층(20), 및 기판(10)을 에칭함으로써 트렌치(35)가 형성된다. 일부 실시예들에서, 플라즈마 건식 에칭이 사용된다. 일부 실시예들에서, 에칭 가스는 HBr과 같은, 할로겐 함유 가스를 포함한다. 일부 실시예들에서, HBr 가스는 He 및/또는 Ar과 같은 불활성 가스로 희석된다. 일부 실시예들에서, HBr 가스 대 희석 가스의 비는 약 0.3 내지 약 0.7의 범위 내에 있고, 다른 실시예들에서, 상기 비는 약 0.4 내지 약 0.6의 범위 내에 있다. 실리콘을 에칭하기에 적절한 다른 가스들이 사용될 수 있다. Then, as shown in FIG. 9 , a trench 35 is formed by etching the epitaxial semiconductor layer 25 , the sacrificial layer 20 , and the substrate 10 . In some embodiments, plasma dry etching is used. In some embodiments, the etching gas includes a halogen containing gas, such as HBr. In some embodiments, the HBr gas is diluted with an inert gas such as He and/or Ar. In some embodiments, the ratio of HBr gas to dilution gas is in the range of about 0.3 to about 0.7, and in other embodiments, the ratio is in the range of about 0.4 to about 0.6. Other gases suitable for etching silicon may be used.

다음으로, 도 10에서 도시된 바와 같이, 희생층(20)은 횡측으로 에칭되어 도 10에서 도시된 바와 같은 공간(100)이 형성된다. 일부 실시예들에서, 플라즈마 건식 에칭이 사용된다. 일부 실시예들에서, 에칭 가스는 HCl, Cl2, CF3Cl, CCl4, 또는 SiCl4와 같은 염소 함유 가스를 포함한다. 일부 실시예들에서, 염소 함유 가스는 He 및/또는 Ar과 같은 불활성 가스로 희석된다. 일부 실시예들에서, 염소 함유 가스 대 희석 가스의 비는 약 0.3 내지 약 0.7의 범위 내에 있고, 다른 실시예들에서, 상기 비는 약 0.4 내지 약 0.6의 범위 내에 있다. 일부 실시예들에서, O2와 같은, 하나 이상의 추가적인 가스가 첨가된다. 실리콘을 에칭하기에 적절한 다른 가스들이 사용될 수 있다. 일부 실시예들에서, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide; TMAH) 수용액을 사용하는 추가적인 습식 에칭 동작이 수행된다.Next, as shown in FIG. 10 , the sacrificial layer 20 is laterally etched to form a space 100 as shown in FIG. 10 . In some embodiments, plasma dry etching is used. In some embodiments, the etching gas includes a chlorine containing gas, such as HCl, Cl 2 , CF 3 Cl, CCl 4 , or SiCl 4 . In some embodiments, the chlorine containing gas is diluted with an inert gas such as He and/or Ar. In some embodiments, the ratio of chlorine containing gas to diluent gas is in the range of about 0.3 to about 0.7, and in other embodiments, the ratio is in the range of about 0.4 to about 0.6. In some embodiments, one or more additional gases, such as O 2 , are added. Other gases suitable for etching silicon may be used. In some embodiments, an additional wet etching operation using an aqueous solution of tetramethylammonium hydroxide (TMAH) is performed.

As와 같은 도펀트를 함유하는 희생층(20)의 에칭은 실리콘 기판(10) 및 에피택셜 반도체층(25)에 대해 선택적이다. 에칭 선택비는, 일부 실시예들에서, 약 10 내지 약 100이다. 일부 실시예들에서, 희생층(20)은 도 10에서 도시된 바와 같이 실질적으로 완전히 에칭된다. 다른 실시예들에서, 희생층(20)은 부분적으로만 에칭되므로, 도펀트를 함유하는 희생층(20)의 일부분은 공간(100) 주위에 남는다. 이 경우, 공간(100)의 주위에는 기판(10) 및/또는 에피택셜 반도체층(25)보다 불순물 농도가 더 높은 불순물 함유층이 배치된다.The etching of the sacrificial layer 20 containing a dopant such as As is selective for the silicon substrate 10 and the epitaxial semiconductor layer 25 . The etch selectivity is, in some embodiments, from about 10 to about 100. In some embodiments, the sacrificial layer 20 is substantially completely etched as shown in FIG. 10 . In other embodiments, the sacrificial layer 20 is only partially etched, such that a portion of the sacrificial layer 20 containing the dopant remains around the space 100 . In this case, an impurity-containing layer having a higher impurity concentration than the substrate 10 and/or the epitaxial semiconductor layer 25 is disposed around the space 100 .

일부 실시예들에서, 공간(100)이 형성된 후, 공간(100) 위의 에피택셜 반도체층(25)의 단부는 위로 구부러져서, 도 10에서 파선으로 도시된 바와 같이 오목한 곡선 형상을 형성한다. 다른 실시예들에서, 공간들(100) 위의 에피택셜 반도체층(25)의 단부들은 아래로 구부러져서 볼록한 곡선 형상을 형성한다.In some embodiments, after the space 100 is formed, the end of the epitaxial semiconductor layer 25 over the space 100 is bent upward, forming a concave curved shape as shown by the dashed line in FIG. 10 . In other embodiments, the ends of the epitaxial semiconductor layer 25 over the spaces 100 are bent down to form a convex curved shape.

일부 실시예들에서, 더 적은 에칭 가스가 공간 내 장거리의 끝부분에 도달하며, 이에 따라 트렌치로부터의 거리가 증가함에 따라 에칭률은 더 작아진다. 그러한 경우, 도 1d에서 도시된 바와 같이, 트렌치로부터의 거리가 Y방향을 따라 증가함에 따라 Z방향으로의 깊이 및/또는 X방향으로의 폭이 감소하고, 일부 실시예들에서, 좌측으로부터 그리고 우측으로부터 형성된 두 개의 공간들이, 도 1e에서 도시된 바와 같이, 만나지 않고, 기판의 일부에 의해 분리된다.In some embodiments, less etching gas reaches the end of a long distance in the space, so that the etch rate becomes smaller as the distance from the trench increases. In such a case, as shown in FIG. 1D , the depth in the Z direction and/or the width in the X direction decreases as the distance from the trench increases along the Y direction, and in some embodiments, from the left and right The two spaces formed from do not meet, but are separated by a part of the substrate, as shown in FIG. 1E .

공간(100)이 형성된 후, 격리 절연층(30)이 도 11에서 도시된 바와 같이 트렌치(35) 및 공간(100) 내에 형성된다. 격리 절연층(30)을 위한 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, FSG(fluoride-doped silicate glass), 또는 로우 k 유전체 물질의 하나 이상의 층을 포함한다. 격리 절연층은 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 플라즈마 CVD, 또는 유동가능형 CVD에 의해 형성된다. 유동가능형 CVD에서, 실리콘 산화물 대신에 유동가능형 유전체 물질들이 성막될 수 있다. 유동가능형 유전체 물질들은, 그 이름이 제시하는 바와 같이, 성막 동안 "유동"되어 고 종횡비를 갖는 갭들 또는 공간들을 채운다. 일반적으로, 성막된 막이 유동할 수 있도록 다양한 화학물질들이 실리콘 함유 전구체들에 첨가된다. 일부 실시예들에서, 수소화 질소 결합이 첨가된다. 유동가능형 유전체 전구체들, 특히 유동가능형 실리콘 산화물 전구체들의 예시들에는, 실리케이트, 실록산, MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine)과 같은 실릴아민이 포함된다. 이러한 유동가능형 실리콘 산화물 물질들은 다중 동작 공정으로 형성된다. 유동가능형 막이 성막된 후, 경화되고, 그런 후 어닐링되어 원하지 않는 엘리먼트(들)을 제거하여 실리콘 산화물을 형성한다. 원하지 않는 엘리먼트(들)이 제거될 때, 유동가능형 막은 치밀화되고 수축된다. 일부 실시예들에서, 다중 어닐링 공정들이 수행된다. 유동가능형 막은 두 번 이상 경화되고 어닐링된다. 유동가능형 막은 붕소 및/또는 인으로 도핑될 수 있다. 다른 실시예들에서는, ALD 방법이 사용된다. After the space 100 is formed, an isolation insulating layer 30 is formed in the trench 35 and the space 100 as shown in FIG. 11 . The insulating material for the isolation insulating layer 30 includes one or more layers of silicon oxide, silicon nitride, silicon oxynitride (SiON), SiOCN, fluoride-doped silicate glass (FSG), or a low k dielectric material. The isolation insulating layer is formed by low pressure chemical vapor deposition (LPCVD), plasma CVD, or flowable CVD. In flowable CVD, flowable dielectric materials may be deposited instead of silicon oxide. Flowable dielectric materials, as their name suggests, "flow" during deposition to fill gaps or spaces with high aspect ratio. In general, various chemicals are added to silicon-containing precursors to allow the deposited film to flow. In some embodiments, nitrogen hydride bonds are added. Examples of flowable dielectric precursors, particularly flowable silicon oxide precursors, include silicate, siloxane, methyl silsesquioxane (MSQ), hydrogen silsesquioxane (HSQ), MSQ/HSQ, perhydrosilazane (TCPS), perhydro-polysilazane (PSZ) , tetraethyl orthosilicate (TEOS), or silylamines such as trisilylamine (TSA). These flowable silicon oxide materials are formed in a multi-operation process. After the flowable film is deposited, it is cured and then annealed to remove the unwanted element(s) to form silicon oxide. When the unwanted element(s) is removed, the flowable membrane densifies and contracts. In some embodiments, multiple annealing processes are performed. The flowable membrane is cured and annealed at least twice. The flowable film may be doped with boron and/or phosphorus. In other embodiments, an ALD method is used.

에피택셜 반도체층(25)의 윗면 전체가 피복되도록 절연층(30)이 먼저 두꺼운 층으로 형성되고, 이 두꺼운 층은 에피택셜 반도체층(25)의 윗면을 노출시키도록 평탄화된다. 일부 실시예들에서, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정이 평탄화 공정으로서 수행된다. 격리 절연층(30)을 리세싱한 후 또는 그 이전에, 격리 절연층(30)의 품질을 향상시키기 위해 열처리, 예를 들어, 어닐링 공정이 수행될 수 있다. 특정 실시예들에서, 열 공정은 N2, Ar 또는 He와 같은 불활성 가스 분위기에서 약 900℃ 내지 약 1050℃의 범위의 온도에서 약 1.5초 내지 약 10초 동안 급속 열 어닐링(RTA)을 사용하여 수행된다.The insulating layer 30 is first formed as a thick layer so as to cover the entire upper surface of the epitaxial semiconductor layer 25 , and the thick layer is planarized to expose the upper surface of the epitaxial semiconductor layer 25 . In some embodiments, a chemical mechanical polishing (CMP) process is performed as a planarization process. After or before recessing the isolation insulating layer 30 , a heat treatment, eg, an annealing process, may be performed to improve the quality of the isolation insulating layer 30 . In certain embodiments, the thermal process is performed using rapid thermal annealing (RTA) at a temperature ranging from about 900° C. to about 1050° C. for about 1.5 seconds to about 10 seconds in an inert gas atmosphere such as N 2 , Ar or He. is carried out

도 11에서 도시된 바와 같이, 격리 절연층(30)을 위한 절연 물질은 일부 실시예들에서 공간(100)을 완전히 채우지 않아서, 공간(110) 내에 에어 스페이서들(110)이 형성된다. 일부 실시예들에서, 에어 스페이서들(110)은 격리 절연층(30)을 위한 절연 물질을 완전히 둘러싼다. 일부 실시예들에서, 공간들(100)의 최상부, 바닥부, 및 횡측 단부에서의 절연 물질의 두께는 균일하지 않다. 다른 실시예들에서, 반도체층인, 공간(100)의 내벽의 일부가 에어 스페이서들(110)에서 노출된다. 일부 실시예들에서, 트렌치(35)의 반대편의 에어 스페이서(110)의 횡측 단부는 기판(10)의 일부를 포함한다. 다른 실시예들에서, 트렌치(35)의 반대편의 에어 스페이서(110)의 횡측 단부는 불순물 함유층의 일부를 포함한다. 일부 실시예들에서, 에어 스페이서(110)의 상부 경계의 일부는 에피택셜 반도체층(25)의 일부를 포함하고/하거나 불순물 함유층의 일부를 포함한다. 다른 실시예들에서, 에어 스페이서(110)의 하부 경계의 일부는 기판(10)의 일부를 포함하고/하거나 불순물 함유층의 일부를 포함한다. 일부 실시예들에서, 공간(100)은 절연 물질로 완전히 채워지고 에어 스페이서가 형성되지 않는다. 11 , the insulating material for the isolation insulating layer 30 does not completely fill the space 100 in some embodiments, so that air spacers 110 are formed in the space 110 . In some embodiments, the air spacers 110 completely surround the insulating material for the isolation insulating layer 30 . In some embodiments, the thickness of the insulating material at the top, bottom, and lateral ends of spaces 100 is not uniform. In other embodiments, a portion of the inner wall of the space 100 , which is a semiconductor layer, is exposed in the air spacers 110 . In some embodiments, the lateral end of the air spacer 110 opposite the trench 35 comprises a portion of the substrate 10 . In other embodiments, the lateral end of the air spacer 110 opposite the trench 35 includes a portion of the impurity containing layer. In some embodiments, a portion of the upper boundary of the air spacer 110 includes a portion of the epitaxial semiconductor layer 25 and/or includes a portion of the impurity-containing layer. In other embodiments, a portion of the lower boundary of the air spacer 110 includes a portion of the substrate 10 and/or includes a portion of the impurity-containing layer. In some embodiments, space 100 is completely filled with an insulating material and no air spacers are formed.

절연층(30) 및 에어 스페이서(110)가 형성된 후, 게이트 유전체층(42), 게이트 전극층(44), 및 게이트 측벽 스페이서(46)를 포함하는 게이트 구조물이, 도 12에서 도시된 바와 같이, 에피택셜 반도체층(25)의 채널 영역 위에 형성된다. 또한, 소스/드레인 확산 영역(50) 및 소스/드레인 확장 영역(55)이 도 12에서 도시된 바와 같이 형성된다. 일부 실시예들에서, 소스/드레인 확산 영역(50)의 바닥부는 공간(100) 내에 형성된 절연 물질(30)과 접촉한다. 다른 실시예들에서, 소스/드레인 확산 영역(50)의 바닥부는 에피택셜 반도체층(25)의 일부에 의해 공간(100) 내에 형성된 절연 물질(30)로부터 분리된다. 소스/드레인 확산 영역(50)은 하나 이상의 이온 주입 동작 또는 열 또는 플라즈마 확산 동작에 의해 형성된다.After the insulating layer 30 and the air spacer 110 are formed, the gate structure including the gate dielectric layer 42 , the gate electrode layer 44 , and the gate sidewall spacer 46 is, as shown in FIG. 12 , epi It is formed over the channel region of the taxial semiconductor layer 25 . In addition, a source/drain diffusion region 50 and a source/drain extension region 55 are formed as shown in FIG. 12 . In some embodiments, the bottom of the source/drain diffusion region 50 contacts the insulating material 30 formed in the space 100 . In other embodiments, the bottom of the source/drain diffusion region 50 is separated from the insulating material 30 formed in the space 100 by a portion of the epitaxial semiconductor layer 25 . Source/drain diffusion regions 50 are formed by one or more ion implantation operations or thermal or plasma diffusion operations.

도 13 내지 도 15는 본 발명개시의 실시예에 따른 FET 디바이스를 제조하기 위한 다양한 스테이지들의 단면도들을 도시한다. 추가적인 동작들이 도 13 내지 도 15에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 동작들/공정들의 순서는 상호교환될 수 있다. 전술한 실시예들에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 아래의 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.13-15 show cross-sectional views of various stages for manufacturing a FET device according to an embodiment of the present disclosure. It should be understood that additional operations may be provided before, during, and after the processes illustrated in FIGS. 13-15 , and that some of the operations described below may be replaced or eliminated for further embodiments of the method. do. The order of operations/processes may be interchanged. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for the above embodiments may be used in the embodiments below, and detailed descriptions thereof may be omitted.

트렌치들(35)이 도 9와 마찬가지로 형성된 후, 삼각형 또는 사다리꼴 단면을 갖는 공간들(100)이 도 13에서 도시된 바와 같이 형성된다. 일부 실시예들에서, TMAH 수용액을 사용하는 습식 에칭 동작이 수행된다. 습식 에칭 동안, 에칭되는 공간의 바닥면 상에 에칭 부산물이 낙하되고, 따라서 바닥면의 에칭률은 에칭되는 공간의 윗면의 에칭률보다 작아진다. 따라서, 단면 형상은 삼각형 또는 사다리꼴 형상과 같이, 공간의 입구로부터의 거리가 증가할수록 수직 깊이가 작아지는 형상을 갖는다.After the trenches 35 are formed as in FIG. 9 , spaces 100 having a triangular or trapezoidal cross section are formed as shown in FIG. 13 . In some embodiments, a wet etching operation using an aqueous TMAH solution is performed. During wet etching, etching byproducts fall on the bottom surface of the space to be etched, and thus the etching rate of the bottom surface becomes smaller than the etching rate of the top surface of the space to be etched. Accordingly, the cross-sectional shape has a shape in which the vertical depth decreases as the distance from the entrance of the space increases, such as a triangular or trapezoidal shape.

도 13에서 도시된 바와 같이, 공간(100) 주위 또는 아래에는 기판(10) 및/또는 에피택셜 반도체층(25)보다 불순물 농도가 더 높은 불순물 함유층(희생층(20)의 일부)이 배치된다.As shown in FIG. 13 , an impurity-containing layer (part of the sacrificial layer 20 ) having a higher impurity concentration than the substrate 10 and/or the epitaxial semiconductor layer 25 is disposed around or under the space 100 . .

그런 후, 도 11과 관련하여 설명된 동작들과 마찬가지로, 트렌치(35)와 공간(100)은 격리 절연층(30)을 위한 절연 물질로 채워지고, 에어 스페이서(110)가 도 14에서 도시된 바와 같이 형성된다.Then, similar to the operations described with reference to FIG. 11 , the trench 35 and the space 100 are filled with an insulating material for the isolation insulating layer 30 , and the air spacer 110 is shown in FIG. 14 . is formed as

절연층(30) 및 에어 스페이서(110)가 형성된 후, 게이트 유전체층(42), 게이트 전극층(44), 및 게이트 측벽 스페이서(46)를 포함하는 게이트 구조물이, 도 15에서 도시된 바와 같이, 에피택셜 반도체층(25)의 채널 영역 위에 형성된다. 또한, 소스/드레인 확산 영역(50) 및 소스/드레인 확장 영역(55)이 도 15에서 도시된 바와 같이 형성된다. 일부 실시예들에서, 소스/드레인 확산 영역(50)의 바닥부는 공간(100) 내에 형성된 절연 물질과 접촉한다. 다른 실시예들에서, 소스/드레인 확산 영역(50)의 바닥부는 에피택셜 반도체층(25)의 일부에 의해 공간(100) 내에 형성된 절연 물질로부터 분리된다.After the insulating layer 30 and the air spacer 110 are formed, the gate structure including the gate dielectric layer 42, the gate electrode layer 44, and the gate sidewall spacer 46 is epitaxial, as shown in FIG. 15 . It is formed over the channel region of the taxial semiconductor layer 25 . In addition, a source/drain diffusion region 50 and a source/drain extension region 55 are formed as shown in FIG. 15 . In some embodiments, the bottom of the source/drain diffusion region 50 contacts the insulating material formed in the space 100 . In other embodiments, the bottom of the source/drain diffusion region 50 is separated from the insulating material formed in the space 100 by a portion of the epitaxial semiconductor layer 25 .

일부 실시예들에서, 공간(100)을 규정하는 적어도 하나의 표면은 도 16에서 도시된 바와 같이 지그재그 형상을 갖는다.In some embodiments, at least one surface defining space 100 has a zigzag shape as shown in FIG. 16 .

일부 실시예들에서, 더 적은 에천트가 공간 내 장거리의 끝부분에 도달하거나 또는 이와 접촉하며, 이에 따라 트렌치로부터의 거리가 증가함에 따라 에칭률은 더 작아진다. 그러한 경우, 도 2b에서 도시된 바와 같이, 트렌치로부터의 거리가 Y방향을 따라 증가함에 따라 Z방향으로의 깊이 및/또는 X방향으로의 폭이 감소하고, 일부 실시예들에서, 좌측으로부터 그리고 우측으로부터 형성된 두 개의 공간들이, 도 2c에서 도시된 바와 같이, 만나지 않고, 기판의 일부에 의해 분리된다.In some embodiments, less etchant reaches or contacts the end of a long distance in space, so that the etch rate becomes smaller as the distance from the trench increases. In such a case, the depth in the Z direction and/or the width in the X direction decreases as the distance from the trench increases along the Y direction, as shown in FIG. 2B , and in some embodiments, from the left and from the right The two spaces formed from do not meet, but are separated by a part of the substrate, as shown in FIG. 2C .

도 17은 본 발명개시의 실시예에 따른 반도체 디바이스의 평면도를 도시한다. 전술한 실시예들에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 아래의 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.17 shows a plan view of a semiconductor device according to an embodiment of the present disclosure. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for the above embodiments may be used in the embodiments below, and detailed descriptions thereof may be omitted.

일부 실시예들에서, 도 17에서 도시된 바와 같이, 반도체로 형성되고 격리 절연층에 의해 둘러싸인 채널 영역들 및 소스/드레인 영역들인 하나의 활성 영역 위에 복수의 게이트 구조물들이 배치된다. 일부 실시예들에서, 복수의 게이트 전극들(44) 중 적어도 두 개가 연결되고, 다른 실시예들에서, 복수의 게이트 전극들(44)은 서로 연결되지 않는다. 예시를 위해, 에어 스페이서들의 다양한 구성들이 하나의 도면에서 도시되어 있지만, 모든 구성이 반드시 하나의 디바이스에서 존재하는 것은 아님을 이해해야 한다. 일부 실시예들에서, 에어 스페이서들의 하나 이상의 구성이 하나의 디바이스에서 존재한다. In some embodiments, as shown in FIG. 17 , a plurality of gate structures are disposed over one active region, which are source/drain regions and channel regions formed of a semiconductor and surrounded by an isolation insulating layer. In some embodiments, at least two of the plurality of gate electrodes 44 are connected, and in other embodiments, the plurality of gate electrodes 44 are not connected to each other. For purposes of illustration, various configurations of air spacers are shown in one figure, but it should be understood that not all configurations are necessarily present in one device. In some embodiments, one or more configurations of air spacers are present in one device.

일부 실시예들에서, 에어 스페이서들은 소스/드레인 확산 영역(50) 아래에 배치된다. 일부 실시예들에서, 두 개의 게이트 구조물들(44/46) 사이에서 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110B)는 좌측 및/또는 우측 게이트 구조물을 따라 소스/드레인 확산 영역(50) 아래에 배치된 에어 스페이서(110A)와는 상이한 치수를 갖는다. 일부 실시예들에서, 좌측 단부 또는 우측 단부에서 소스/드레인 확산 영역(50) 아래에 있는 에어 스페이서(110A)의 폭(W31)은 두 개의 게이트 구조물들 사이에서 소스/드레인 확산 영역(50) 아래에 있는 에어 스페이서(110B)의 폭(W32)보다 크다. 일부 실시예들에서, 좌측 단부 또는 우측 단부에서 소스/드레인 확산 영역(50) 아래에 있는 에어 스페이서(110A)의 길이(L31)는 두 개의 게이트 구조물들 사이에서 소스/드레인 확산 영역(50) 아래에 있는 에어 스페이서(110B)의 길이(L32)와 동일하거나 또는 이와 상이하다. 일부 실시예들에서, 소스/드레인 확산 영역 아래의 에어 스페이서들(110C, 110D)은 평면도에서 봤을 때, 격리 절연층(20)에서의 소스/드레인 확산 영역(50)의 가장자리들로부터 소스/드레인 확산 영역(50)의 중심쪽으로 (Y방향을 따라) 두 개의 테이퍼형 부분들을 갖는다. 테이퍼형 부분은 Y방향을 따라 두 개의 게이트 구조물들 사이의 소스/드레인 확산 영역 아래에서 희생층(20)의 횡측 에칭이 불충분하기 때문에 야기된 것이다. 일부 실시예들에서, 두 개의 게이트 구조물들 사이의 소스/드레인 확산 영역(50) 아래의 에어 스페이서(110D)는 Y방향을 따라 불연속인 반면, 좌측 단부 또는 우측 단부에서의 소스/드레인 확산 영역(50) 아래의 에어 스페이서(110C)는 연속적이다.In some embodiments, air spacers are disposed below the source/drain diffusion region 50 . In some embodiments, an air spacer 110B disposed below the source/drain diffusion region 50 between the two gate structures 44/46 is a source/drain diffusion region along the left and/or right gate structure. (50) It has a dimension different from that of the air spacer 110A disposed below. In some embodiments, the width W31 of the air spacer 110A below the source/drain diffusion 50 at the left end or the right end is below the source/drain diffusion 50 between the two gate structures. greater than the width W32 of the air spacer 110B in In some embodiments, the length L31 of the air spacer 110A below the source/drain diffusion region 50 at the left end or the right end is below the source/drain diffusion region 50 between the two gate structures. It is equal to or different from the length L32 of the air spacer 110B in the In some embodiments, the air spacers 110C, 110D below the source/drain diffusion are from the edges of the source/drain diffusion 50 in the isolation insulating layer 20 when viewed in plan view from the source/drain. It has two tapered portions (along the Y direction) toward the center of the diffusion region 50 . The tapered portion is caused by insufficient lateral etching of the sacrificial layer 20 under the source/drain diffusion region between the two gate structures along the Y direction. In some embodiments, the air spacer 110D below the source/drain diffusion region 50 between the two gate structures is discontinuous along the Y direction, while the source/drain diffusion region at the left end or the right end ( 50) The air spacer 110C below is continuous.

일부 실시예들에서, 기판(10)의 표면 영역이 도펀트(예를 들어, As)를 함유하지 않도록 희생층은 기판 내의 비교적 더 깊은 위치에서 형성된다. 그러한 경우, 에피택셜 반도체층(25)이 형성되지 않으며, 표면 영역은 채널 영역 및 소스/드레인 확산 영역으로서 이용된다.In some embodiments, the sacrificial layer is formed at a relatively deeper location within the substrate such that the surface region of the substrate 10 does not contain a dopant (eg, As). In such a case, the epitaxial semiconductor layer 25 is not formed, and the surface region is used as a channel region and a source/drain diffusion region.

도 18a, 도 18b, 도 18c, 및 도 18d는 본 발명개시의 다양한 실시예들에 따른 반도체 디바이스들의 단면도들을 도시한다. 전술한 실시예들에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 아래의 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.18A, 18B, 18C, and 18D show cross-sectional views of semiconductor devices in accordance with various embodiments of the present disclosure. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for the above embodiments may be used in the embodiments below, and detailed descriptions thereof may be omitted.

에어 스페이서(110) 또는 임베딩된 절연층의 위치는 소스/드레인 확산 영역 아래로 제한되지 않는다.The location of the air spacer 110 or the embedded insulating layer is not limited below the source/drain diffusion region.

도 18a에서 도시된 바와 같이, 격리 절연층(30)으로부터 연속적으로 형성된 임베딩된 절연층(150)은, 일부 실시예들에서, 소스/드레인 확산 영역(50) 아래에 위치되고, 측벽 스페이서(46) 아래로 연장된다. 소스/드레인 확산 영역(50) 아래의 임베딩된 절연층(150)의 두께(D21)는, 일부 실시예들에서, 약 10㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 30㎚ 내지 약 100㎚의 범위 내에 있다. 일부 실시예들에서, 임베딩된 절연층(150)의 단부로부터 게이트 전극(44)의 가장자리 평면까지의 근접 량(D22)은 측벽 스페이서의 두께의 약 절반 이상이다. 일부 실시예들에서, 임베딩된 절연층(150)의 단부는 약 1㎚ 내지 약 5㎚의 범위의 침투량을 갖고 게이트 전극 아래에 위치된다. 임베딩된 절연층(150)의 X방향으로의 폭(W21)은, 일부 실시예들에서, 약 100㎚ 내지 약 500㎚의 범위 내에 있고, 다른 실시예들에서는 약 200㎚ 내지 약 400㎚의 범위 내에 있다. 임베딩된 절연층(150)의 폭(W21) 대 깊이(D21)의 종횡비(W21/D21)는 일부 실시예들에서 약 1 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 2 내지 약 5의 범위 내에 있다. 종횡비(W21/D21)는, 일부 실시예들에서, 약 2 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 3 내지 약 8의 범위 내에 있다. 종횡비(W21/D21)가 상기 범위들보다 작을 때, 예를 들어, W21가 더 작은 경우, 임베딩된 절연층(150)은 게이트 전극 아래로 충분히 침투하지 못하여, 게이트 전극 아래의 기생 커패시턴스를 충분히 억제하지 못할 수 있다. 종횡비(W21/D21)가 상기 범위들보다 클 때, 예를 들어, D21이 더 작은 경우, 임베딩된 절연층의 커패시턴스(기생 커패시턴스)가 더 커지고, 공간(100)을 형성하기 위해 희생층(20)을 제거하는 것이 어렵다.As shown in FIG. 18A , an embedded insulating layer 150 formed continuously from the isolation insulating layer 30 , in some embodiments, is located below the source/drain diffusion region 50 , and has sidewall spacers 46 . ) is extended downwards. The thickness D21 of the embedded insulating layer 150 under the source/drain diffusion region 50 is in a range of about 10 nm to about 200 nm in some embodiments, and about 30 nm in other embodiments. to about 100 nm. In some embodiments, the proximity amount D22 from the end of the embedded insulating layer 150 to the edge plane of the gate electrode 44 is at least about half the thickness of the sidewall spacer. In some embodiments, an end of the embedded insulating layer 150 is positioned below the gate electrode with an amount of penetration ranging from about 1 nm to about 5 nm. The width W21 in the X direction of the embedded insulating layer 150 is in a range of about 100 nm to about 500 nm in some embodiments, and in a range of about 200 nm to about 400 nm in other embodiments. is within The aspect ratio (W21/D21) of the width (W21) to depth (D21) of the embedded insulating layer 150 is in the range of about 1 to about 10 in some embodiments, and about 2 to about 5 in other embodiments. is within the scope of The aspect ratio W21/D21 is in the range of about 2 to about 10 in some embodiments, and in the range of about 3 to about 8 in other embodiments. When the aspect ratio W21/D21 is smaller than the above ranges, for example, when W21 is smaller, the embedded insulating layer 150 does not sufficiently penetrate under the gate electrode, thereby sufficiently suppressing the parasitic capacitance under the gate electrode. may not be able to When the aspect ratio W21/D21 is larger than the above ranges, for example, when D21 is smaller, the capacitance (parasitic capacitance) of the embedded insulating layer becomes larger, and the sacrificial layer 20 to form the space 100 ) is difficult to remove.

일부 실시예들에서, 임베딩된 절연층(150)은 에어 스페이서를 포함하지 않으며, 다른 실시예들에서, 파선으로 도시된 에어 스페이서(110)는 전술한 실시예들과 마찬가지로 임베딩된 절연층(150) 내에 형성된다. 일부 실시예들에서, 에어 스페이서(110)의 단부는 측벽 스페이서 아래에 또는 게이트 전극 아래에 위치된다. 일부 실시예들에서, 실리사이드층(52)이 소스/드레인 확산 영역(50) 상에 형성된다. 실리사이드층(52)은 WSi, NiSi, CoSi, TiSi, AlSi, TaSi, MoSi, 또는 임의의 다른 적절한 실리사이드 중 하나 이상을 포함한다. 도 18a에서 도시된 디바이스의 제조 동작은, 임베딩된 절연층의 치수(횡측 길이)를 제외하고는, 전술한 도 1a와 도 1b에서 도시된 디바이스의 제조 동작과 실질적으로 동일하다.In some embodiments, the embedded insulating layer 150 does not include an air spacer, and in other embodiments, the air spacer 110 shown with a broken line is the embedded insulating layer 150 similar to the above-described embodiments. ) is formed in In some embodiments, an end of the air spacer 110 is located below the sidewall spacer or below the gate electrode. In some embodiments, a silicide layer 52 is formed over the source/drain diffusion region 50 . The silicide layer 52 includes one or more of WSi, NiSi, CoSi, TiSi, AlSi, TaSi, MoSi, or any other suitable silicide. The manufacturing operation of the device shown in Fig. 18A is substantially the same as the manufacturing operation of the device shown in Figs. 1A and 1B described above, except for the dimensions (lateral length) of the embedded insulating layer.

다른 실시예들에서, 도 18b에서 도시된 바와 같이, 임베딩된 절연층(152)은, 일부 실시예들에서, 게이트 전극(44) 아래에 위치되고, 측벽 스페이서(46) 아래로 연장된다. 게이트 전극(44) 아래의 임베딩된 절연층(152)의 두께(D31)는, 일부 실시예들에서, 약 10㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 30㎚ 내지 약 100㎚의 범위 내에 있다. 일부 실시예들에서, 임베딩된 절연층(152)의 단부는 약 1㎚ 내지 약 5㎚의 범위의 침투량을 갖고 소스/드레인 확산 영역(50) 아래에 위치된다. 일부 실시예들에서, 임베딩된 절연층(152)의 단부는 측벽 스페이서 아래에 위치된다.In other embodiments, as shown in FIG. 18B , an embedded insulating layer 152 is located below the gate electrode 44 and extends below the sidewall spacers 46 , in some embodiments. The thickness D31 of the embedded insulating layer 152 under the gate electrode 44 is, in some embodiments, in a range from about 10 nm to about 200 nm, and in other embodiments from about 30 nm to about 100 nm. in the range of nm. In some embodiments, an end of the embedded insulating layer 152 has a penetration in a range of about 1 nm to about 5 nm and is located below the source/drain diffusion region 50 . In some embodiments, an end of the embedded insulating layer 152 is located below the sidewall spacer.

임베딩된 절연층(152)의 X방향으로의 폭(W31)은, X방향으로의 게이트 전극의 폭에 따라, 일부 실시예들에서, 약 5㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 100㎚의 범위 내에 있다. 임베딩된 절연층(152)의 폭(W31) 대 깊이(D31)의 종횡비(W31/D31)는 일부 실시예들에서 약 1 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 2 내지 약 5의 범위 내에 있다. 종횡비(W31/D31)는, 일부 실시예들에서, 약 2 내지 약 10의 범위 내에 있고, 다른 실시예들에서는 약 3 내지 약 8의 범위 내에 있다. 종횡비(W31/D31)가 상기 범위들보다 작을 때, 예를 들어, W31가 더 작은 경우, 게이트 전극 아래의 기생 커패시턴스를 충분히 억제하지 못할 수 있다. 종횡비(W31/D31)가 상기 범위들보다 클 때, 예를 들어, D31이 더 작은 경우, 임베딩된 절연층의 커패시턴스(기생 커패시턴스)가 더 커지고, 공간(100)을 형성하기 위해 희생층(20)을 제거하는 것이 어렵다.The width W31 in the X direction of the embedded insulating layer 152 is in the range of about 5 nm to about 200 nm in some embodiments, depending on the width of the gate electrode in the X direction, in other embodiments in the range of about 10 nm to about 100 nm. The aspect ratio (W31/D31) of the width (W31) to depth (D31) of the embedded insulating layer 152 is in the range of about 1 to about 10 in some embodiments, and about 2 to about 5 in other embodiments. is within the scope of The aspect ratio W31/D31 is in the range of about 2 to about 10 in some embodiments, and in the range of about 3 to about 8 in other embodiments. When the aspect ratio W31/D31 is smaller than the above ranges, for example, when W31 is smaller, the parasitic capacitance under the gate electrode may not be sufficiently suppressed. When the aspect ratio W31/D31 is larger than the above ranges, for example, when D31 is smaller, the capacitance (parasitic capacitance) of the embedded insulating layer becomes larger, and the sacrificial layer 20 to form the space 100 ) is difficult to remove.

일부 실시예들에서, 임베딩된 절연층(152)은 에어 스페이서를 포함하지 않으며, 다른 실시예들에서, 파선으로 도시된 에어 스페이서(110)는 전술한 실시예들과 마찬가지로 임베딩된 절연층(152) 내에 형성된다. 일부 실시예들에서, 임베딩된 절연층(152)은 소스/드레인 확산 영역(50) 아래로 연장된다. 일부 실시예들에서, 에어 스페이서(110)의 단부는 측벽 스페이서 아래에 또는 소스/드레인 확산 영역 아래에 위치된다.In some embodiments, the embedded insulating layer 152 does not include an air spacer, and in other embodiments, the air spacer 110 shown in dashed lines is the embedded insulating layer 152 as in the above-described embodiments. ) is formed in In some embodiments, the embedded insulating layer 152 extends below the source/drain diffusion region 50 . In some embodiments, an end of the air spacer 110 is located below the sidewall spacer or below the source/drain diffusion region.

다른 실시예들에서, 도 18c에서 도시된 바와 같이, 임베딩된 절연층(154)이 격리 절연층(30)으로부터 연속적으로 형성되고, 게이트 전극(44) 및 소스/드레인 확산 영역(50) 아래에 위치된다. 도 18c에서 도시된 바와 같이, 임베딩된 절연층(154)은 소스/드레인 확산 영역(50)과 접촉한다. 게이트 전극(44) 아래의 임베딩된 절연층(154)의 두께(D41)는, 일부 실시예들에서, 약 10㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 30㎚ 내지 약 100㎚의 범위 내에 있다. 일부 실시예들에서, 임베딩된 절연층(154)은 에어 스페이서를 포함하지 않으며, 다른 실시예들에서, 파선으로 도시된 에어 스페이서(110)는 전술한 실시예들과 마찬가지로 임베딩된 절연층(154) 내에 형성된다.In other embodiments, as shown in FIG. 18C , an embedded insulating layer 154 is formed continuously from the insulating insulating layer 30 and below the gate electrode 44 and the source/drain diffusion region 50 . is located As shown in FIG. 18C , the embedded insulating layer 154 is in contact with the source/drain diffusion region 50 . The thickness D41 of the embedded insulating layer 154 under the gate electrode 44 is, in some embodiments, in a range from about 10 nm to about 200 nm, and in other embodiments from about 30 nm to about 100 nm. in the range of nm. In some embodiments, the embedded insulating layer 154 does not include an air spacer, and in other embodiments, the air spacer 110 shown in dashed lines is the embedded insulating layer 154, similar to the above-described embodiments. ) is formed in

일부 실시예들에서, 도 18d에서 도시된 바와 같이, 임베딩된 절연층(156)이 격리 절연층(30)으로부터 연속적으로 형성되고, 게이트 전극(44) 및 소스/드레인 확산 영역(50) 아래에 위치된다. 도 18d에서 도시된 바와 같이, 에피택셜 반도체층(25)(채널(12))의 두께를 증가시킴으로써 임베딩된 절연층(156)이 도 18c의 경우보다 더 깊게 형성되고, 이에 따라 소스/드레인 확산 영역(50)으로부터 분리된다. 게이트 전극(44) 아래의 임베딩된 절연층(156)의 두께(D51)는, 일부 실시예들에서, 약 10㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 30㎚ 내지 약 100㎚의 범위 내에 있다. 일부 실시예들에서, 임베딩된 절연층(156)과 소스/드레인 확산 영역(50)의 바닥부 사이의 분리(D52)는 0㎚보다 크되 50㎚ 이하이다. 일부 실시예들에서, 임베딩된 절연층(156)은 에어 스페이서를 포함하지 않으며, 다른 실시예들에서, 파선으로 도시된 에어 스페이서(110)는 전술한 실시예들과 마찬가지로 임베딩된 절연층(156) 내에 형성된다.In some embodiments, as shown in FIG. 18D , an embedded insulating layer 156 is formed successively from the insulating insulating layer 30 and below the gate electrode 44 and the source/drain diffusion region 50 . is located 18D, by increasing the thickness of the epitaxial semiconductor layer 25 (channel 12), the embedded insulating layer 156 is formed deeper than in the case of FIG. 18C, and thus source/drain diffusion separated from the region 50 . The thickness D51 of the embedded insulating layer 156 under the gate electrode 44 is, in some embodiments, in a range from about 10 nm to about 200 nm, and in other embodiments from about 30 nm to about 100 nm. in the range of nm. In some embodiments, the separation D52 between the embedded insulating layer 156 and the bottom of the source/drain diffusion region 50 is greater than 0 nm but less than or equal to 50 nm. In some embodiments, the embedded insulating layer 156 does not include an air spacer, and in other embodiments, the air spacer 110 shown in dashed lines is the embedded insulating layer 156 as in the above-described embodiments. ) is formed in

도 18a 내지 도 18d의 실시예들에서, 희생층의 일부는 임베딩된 절연층과 기판(10) 및/또는 에피택셜 반도체층(25) 사이에 남는다. 일부 실시예들에서, 잔류 희생층의 두께는, 0㎚보다 크되 약 5㎚ 미만이고, 약 0.5㎚ 내지 약 2㎚의 범위 내에 있다.18A-18D , a portion of the sacrificial layer remains between the embedded insulating layer and the substrate 10 and/or the epitaxial semiconductor layer 25 . In some embodiments, the thickness of the residual sacrificial layer is greater than 0 nm but less than about 5 nm, and ranges from about 0.5 nm to about 2 nm.

도 19 내지 도 24 및 도 25a 내지 도 25e는 본 발명개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 다양한 스테이지들의 모습들을 도시한다. 도 19 내지 도 24는 X방향을 따른 단면도들이고, 도 25a 내지 도 25e는 평면도들이다. 추가적인 동작들이 도 19 내지 도 25e에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거된다는 것을 이해해야 한다. 동작들/공정들의 순서는 상호교환될 수 있다. 전술한 실시예들에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 아래의 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다. 도 19 내지 도 25e에서 도시된 반도체 디바이스의 제조 동작은 도 18c 또는 도 18d의 반도체 디바이스에 대응한다. 도 19 내지 도 24는 도 25a와 도 25e의 X2-X2 라인에 대응하는 x-z 평면의 단면도이다.19 to 24 and 25A to 25E show views of various stages for manufacturing a semiconductor device according to an embodiment of the present disclosure. 19 to 24 are cross-sectional views taken along the X direction, and FIGS. 25A to 25E are plan views. It should be understood that additional operations may be provided before, during, and after the processes illustrated in FIGS. 19-25E , and some of the operations described below are replaced or eliminated for further embodiments of the method. The order of operations/processes may be interchanged. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for the above embodiments may be used in the embodiments below, and detailed descriptions thereof may be omitted. The manufacturing operation of the semiconductor device shown in FIGS. 19 to 25E corresponds to the semiconductor device of FIG. 18C or 18D . 19 to 24 are cross-sectional views along the x-z plane corresponding to the line X2-X2 of FIGS. 25A and 25E .

도 4와 마찬가지로, 하나 이상의 리소그래피 동작을 사용함으로써, 제1 마스크 패턴(18')으로서 포토 레지스트 패턴이 도 19에서 도시된 바와 같이 커버층(15) 위에 형성된다. 도 4의 경우와는 달리, 제1 마스크 패턴(18')의 개구는 나중에 형성되는 게이트 전극 및 소스/드레인 확산 영역들의 위치에 대응한다. 일부 실시예들에서, 정렬 키(202)가 형성된다.4, by using one or more lithographic operations, a photoresist pattern as the first mask pattern 18' is formed over the cover layer 15 as shown in FIG. Unlike the case of FIG. 4 , the opening of the first mask pattern 18 ′ corresponds to positions of the gate electrode and source/drain diffusion regions to be formed later. In some embodiments, an alignment key 202 is formed.

도 5 및 도 6과 마찬가지로, 도 20에서 도시된 바와 같이, 하나 이상의 이온 주입 동작이 수행되어 도펀트를 함유하는 희생 영역(20')을 형성한다. 도 25a는 평면도에 대응한다(커버층(15)은 생략됨). 일부 실시예들에서, 이온 주입 동작들 및 마스크층(18')의 제거 후에, 열 공정, 예를 들어 어닐링 공정이 도 6과 마찬가지로 수행된다.5 and 6, as shown in FIG. 20, one or more ion implantation operations are performed to form a sacrificial region 20' containing a dopant. Fig. 25a corresponds to a plan view (cover layer 15 is omitted). In some embodiments, after the ion implantation operations and removal of the mask layer 18 ′, a thermal process, eg, an annealing process, is performed as in FIG. 6 .

그런 후, 도 7과 마찬가지로, 도 21에서 도시된 바와 같이, 희생층(20')을 포함하는 기판(10) 위에 에피택셜 반도체층(25)이 형성된다. 도 25b는 평면도에 대응한다. 또한, 도 8과 마찬가지로, 도 22에서 도시된 바와 같이, 그 후, 에피택셜 반도체층(25) 위에 제2 마스크 패턴(27')이 형성되고, 도 22에서 도시된 바와 같이, 에피택셜 반도체층(25), 희생층(20'), 및 기판(10)을 에칭함으로써 트렌치(35)가 형성된다. Then, as in FIG. 7 , as shown in FIG. 21 , the epitaxial semiconductor layer 25 is formed on the substrate 10 including the sacrificial layer 20 ′. 25B corresponds to a plan view. Further, similarly to FIG. 8, as shown in FIG. 22, a second mask pattern 27' is formed on the epitaxial semiconductor layer 25 after that, and as shown in FIG. 22, the epitaxial semiconductor layer A trench 35 is formed by etching 25 , the sacrificial layer 20 ′, and the substrate 10 .

다음으로, 도 10과 마찬가지로, 희생층(20')이 횡측으로 에칭되어 도 23에서 도시된 바와 같은 공간(100')이 형성된다. 도 25c는 평면도에 대응한다. 도 23에서 도시된 바와 같이, 공간(100')은 트렌치(35)들을 연결시킨다.Next, similarly to FIG. 10 , the sacrificial layer 20 ′ is etched laterally to form a space 100 ′ as shown in FIG. 23 . 25C corresponds to a plan view. As shown in FIG. 23 , the space 100 ′ connects the trenches 35 .

공간(100')이 형성된 후, 도 11과 마찬가지로, 격리 절연층(30)이 도 24에서 도시된 바와 같이, 트렌치(35) 및 공간(100') 내에 형성되고, 이로써 임베딩된 절연층(154)이 형성된다. 도 25d는 평면도에 대응한다.After the space 100' is formed, as in Fig. 11, an isolation insulating layer 30 is formed in the trench 35 and the space 100', as shown in Fig. 24, whereby an embedded insulating layer 154 is formed. ) is formed. 25D corresponds to a plan view.

절연층(30)과 임베딩된 절연층(154)이 형성된 후, 게이트 유전체층(42), 게이트 전극층(44), 및 게이트 측벽 스페이서(46)를 포함하는 게이트 구조물이, 도 18c 또는 도 18d에서 도시된 바와 같이, 에피택셜 반도체층(25)의 채널 영역 위에 형성된다. 도 25e는 평면도에 대응한다. 또한, 소스/드레인 확산 영역(50) 및 소스/드레인 확장 영역(55)이 도 18c 또는 도 18d에서 도시된 바와 같이 형성된다. 에피택셜 반도체층(25)의 두께가 더 클 때, 소스/드레인 확산 영역(50)은 도 18d에서 도시된 바와 같이 임베딩된 절연층(154)으로부터 분리된다.After the insulating layer 30 and the embedded insulating layer 154 are formed, a gate structure comprising a gate dielectric layer 42 , a gate electrode layer 44 , and a gate sidewall spacer 46 is shown in FIG. 18C or 18D . As described above, it is formed over the channel region of the epitaxial semiconductor layer 25 . 25E corresponds to a plan view. Further, a source/drain diffusion region 50 and a source/drain extension region 55 are formed as shown in FIG. 18C or 18D. When the thickness of the epitaxial semiconductor layer 25 is greater, the source/drain diffusion region 50 is separated from the embedded insulating layer 154 as shown in FIG. 18D .

도 26a 내지 도 31b 및 도 32a 내지 도 32e는 본 발명개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 다양한 스테이지들의 모습들을 도시한다. "a" 도면들(도 26a,… 도 31a)은 X방향(도 32a의 X2-X2)을 따른 단면도들이고, "b" 도면들(도 26b,… 도 31b)은 Y방향(도 32a의 Y2-Y2)을 따른 단면도들이며, 도 32a 내지 도 32e는 평면도들이다. 추가적인 동작들이 도 26a 내지 도 32e에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거된다는 것을 이해해야 한다. 동작들/공정들의 순서는 상호교환될 수 있다. 전술한 실시예들에 대해 설명된 것과 동일하거나 또는 유사한 물질, 구성, 치수, 공정, 및/또는 동작이 아래의 실시예들에서 이용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다. 도 26a 내지 도 32e에서 도시된 반도체 디바이스의 제조 동작은 도 18b의 반도체 디바이스에 대응한다.26A to 31B and 32A to 32E show views of various stages for manufacturing a semiconductor device according to an embodiment of the present disclosure. Figures "a" (Figs. 26A, ... Fig. 31A) are cross-sectional views along the X direction (X2-X2 in Fig. 32A), and drawings "b" (Figs. 26B, ... Fig. 31B) are in the Y direction (Y2 in Fig. 32A). -Y2), and FIGS. 32A to 32E are plan views. It should be understood that additional operations may be provided before, during, and after the processes illustrated in FIGS. 26A-32E , and some of the operations described below are replaced or eliminated for further embodiments of the method. The order of operations/processes may be interchanged. Materials, configurations, dimensions, processes, and/or operations that are the same or similar to those described for the above embodiments may be used in the embodiments below, and detailed descriptions thereof may be omitted. The manufacturing operation of the semiconductor device shown in FIGS. 26A to 32E corresponds to the semiconductor device of FIG. 18B .

도 4와 마찬가지로, 하나 이상의 리소그래피 동작을 사용함으로써, 제1 마스크 패턴(18")으로서 포토 레지스트 패턴이 도 26a와 도 26b에서 도시된 바와 같이 커버층(15) 위에 형성된다. 도 4의 경우와는 달리, 제1 마스크 패턴(18")의 개구는 나중에 형성되는 게이트 전극 및 소스/드레인 확산 영역들의 위치에 대응한다. 4, by using one or more lithographic operations, a photoresist pattern as a first mask pattern 18" is formed over the cover layer 15 as shown in FIGS. 26A and 26B. As in the case of FIG. Otherwise, the opening of the first mask pattern 18 ″ corresponds to the positions of the gate electrode and source/drain diffusion regions to be formed later.

도 5 및 도 6과 마찬가지로, 도 27a와 도 27b에서 도시된 바와 같이, 하나 이상의 이온 주입 동작이 수행되어 도펀트를 함유하는 희생 영역(20")이 형성된다. 도 32a는 평면도에 대응한다(커버층(15)은 생략됨). 일부 실시예들에서, 이온 주입 동작들 및 마스크층(18")의 제거 후에, 열 공정, 예를 들어 어닐링 공정이 도 6과 마찬가지로 수행된다.5 and 6, as shown in Figs. 27A and 27B, one or more ion implantation operations are performed to form a sacrificial region 20" containing dopants. Fig. 32A corresponds to a top view (cover layer 15 is omitted.) In some embodiments, after ion implantation operations and removal of mask layer 18 ″, a thermal process, eg, an annealing process, is performed as in FIG.

그런 후, 도 7과 마찬가지로, 도 28a와 도 28b에서 도시된 바와 같이, 희생층(20")을 포함하는 기판(10) 위에 에피택셜 반도체층(25)이 형성된다. 도 32b는 평면도에 대응한다. 또한, 도 8과 마찬가지로, 도 29a와 도 29b에서 도시된 바와 같이, 그 후, 에피택셜 반도체층(25) 위에 제2 마스크 패턴(27")이 형성되고, 도 29a와 도 29b에서 도시된 바와 같이, 에피택셜 반도체층(25), 희생층(20"), 및 기판(10)을 에칭함으로써 트렌치(35)가 형성된다. Then, as in Fig. 7, as shown in Figs. 28A and 28B, an epitaxial semiconductor layer 25 is formed on the substrate 10 including the sacrificial layer 20". Fig. 32B corresponds to a plan view. Also, similarly to Fig. 8, as shown in Figs. 29A and 29B, thereafter, a second mask pattern 27" is formed on the epitaxial semiconductor layer 25, as shown in Figs. 29A and 29B. As described above, a trench 35 is formed by etching the epitaxial semiconductor layer 25 , the sacrificial layer 20 ″, and the substrate 10 .

다음으로, 도 10과 마찬가지로, 희생층(20")이 횡측으로 에칭되어 도 30a와 도 30b에서 도시된 바와 같은 공간(100")이 형성된다. 도 32c는 평면도에 대응한다. 도 32c에서의 화살표들은 희생층(20")의 횡측 에칭을 도시한 것이다. 도 30b에서 도시된 바와 같이, 공간(100")은 Y방향(게이트 연장 방향)으로 트렌치(35)들을 연결시킨다.Next, similarly to FIG. 10 , the sacrificial layer 20 ″ is etched laterally to form a space 100 ″ as shown in FIGS. 30A and 30B . 32C corresponds to a plan view. The arrows in Fig. 32C show the lateral etching of the sacrificial layer 20". As shown in Fig. 30B, the space 100" connects the trenches 35 in the Y direction (gate extension direction).

공간(100")이 형성된 후, 도 11과 마찬가지로, 격리 절연층(30)이 도 31a와 도 31b에서 도시된 바와 같이, 트렌치(35) 및 공간(100") 내에 형성되고, 이로써 임베딩된 절연층(152)이 형성된다. 도 32d는 평면도에 대응한다.After the space 100 ″ is formed, as in FIG. 11 , an isolation insulating layer 30 is formed in the trench 35 and the space 100 ″, as shown in FIGS. 31A and 31B , thereby embedding the insulation A layer 152 is formed. 32D corresponds to a plan view.

절연층(30)과 임베딩된 절연층(152)이 형성된 후, 게이트 유전체층(42), 게이트 전극층(44), 및 게이트 측벽 스페이서(46)를 포함하는 게이트 구조물이, 도 18b에서 도시된 바와 같이, 에피택셜 반도체층(25)의 채널 영역 위에 형성된다. 도 32e는 평면도에 대응한다. 또한, 소스/드레인 확산 영역(50) 및 소스/드레인 확장 영역(55)이 도 18b에서 도시된 바와 같이 형성된다.After the insulating layer 30 and the embedded insulating layer 152 are formed, a gate structure comprising a gate dielectric layer 42 , a gate electrode layer 44 , and a gate sidewall spacer 46 is formed, as shown in FIG. 18B . , formed over the channel region of the epitaxial semiconductor layer 25 . 32E corresponds to a plan view. Further, a source/drain diffusion region 50 and a source/drain extension region 55 are formed as shown in FIG. 18B .

전체 기판에 걸쳐 산화물층이 균일하게 형성되는 SOI 기판과는 달리, 임베딩된 절연층들이 필요한 곳에 불연속적으로 형성된다.Unlike an SOI substrate in which an oxide layer is uniformly formed over the entire substrate, embedded insulating layers are formed discontinuously where necessary.

도 33a와 도 33b는 본 발명개시의 실시예에 따른 반도체 디바이스의 다양한 구성 간의 성능 비교를 도시한다. 도 33a에서, 깊이 D(㎚)는 채널 영역의 윗면과 임베딩된 절연층의 최상부 사이의 거리이고, 두께 T(㎚)는 임베딩된 절연층의 두께이며, 근접도 P(㎚)는 임베딩된 절연층의 횡측 가장자리와, 게이트 전극과 게이트 측벽 스페이서 사이의 계면 사이의 거리이다. D, T, 및/또는 P가 증가하면, DC 성능(예컨대, DIBL(drain induced barrier lowering), Ion-off, 및 SSsat)은 DIBL에 있어서는 약 40%~60%, ΔIon에 있어서는 약 25%~50%, 그리고 ΔSSsat에 있어서는 약 10%~20%만큼 개선된다. 도 33b는 임베딩된 절연층이 있는 경우(D=5㎚)(곡선 No. 1과 곡선 No. 2) 및 임베딩된 절연층이 없는 경우(곡선 No. 3과 곡선 No. 4)에 대한 소스-드레인 전류(Id)를 도시한다. 실선들은 포화된 경우들을 도시하고, 파선들은 선형적인 경우들을 도시한다. 도 33b에서 도시된 바와 같이, 디바이스 성능은 임베딩된 절연층들을 사용함으로써 개선된다.33A and 33B illustrate a performance comparison between various configurations of a semiconductor device according to an embodiment of the present disclosure. 33a, the depth D (nm) is the distance between the top surface of the channel region and the top of the embedded insulating layer, the thickness T (nm) is the thickness of the embedded insulating layer, and the proximity P (nm) is the embedded insulating layer It is the distance between the lateral edge of the layer and the interface between the gate electrode and the gate sidewall spacer. As D, T, and/or P increase, DC performance (eg, drain induced barrier lowering (DIBL), Ion-off, and SSsat) increases by about 40% to 60% for DIBL and about 25% to ΔIon for 50%, and about 10% to 20% improvement for ΔSSsat. Figure 33b shows the source-without embedded insulating layer (D=5 nm) (curve No. 1 and curve No. 2) and without embedded insulating layer (curve No. 3 and curve No. 4). The drain current Id is shown. The solid lines show the saturated cases and the dashed lines show the linear cases. As shown in FIG. 33B , device performance is improved by using embedded insulating layers.

본원에서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대해 특정한 장점이 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다. It will be understood that not all advantages need be necessarily discussed herein, no particular advantage is required for all embodiments or examples, and that other embodiments or examples may provide different advantages.

본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예시들의 특징들을 약술해왔다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대안책들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.In order that aspects of the present disclosure may be better understood by those skilled in the art, features of several embodiments or examples have been outlined above. Those skilled in the art will also appreciate that such equivalent constructions do not depart from the spirit and scope of the present disclosure, and that various modifications, alternatives, and alterations will occur to those skilled in the art without departing from the spirit and scope of the present disclosure. You have to be aware that you can do it in your invention.

Claims (20)

전계 효과 트랜지스터(field effect transistor; FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 상기 방법은,
기판 내에 희생 영역을 형성하는 단계;
상기 기판 내에 트렌치를 형성하는 단계 - 상기 희생 영역의 일부분은 상기 트렌치에서 노출되어 있음 -;
상기 희생 영역을 적어도 부분적으로 에칭함으로써 공간을 형성하는 단계;
절연 물질을 이용하여, 상기 트렌치를 채움으로써 격리 절연층을 형성하고, 상기 공간을 채움으로써 임베딩된 절연층을 형성하는 단계; 및
게이트 구조물과 소스/드레인 영역을 형성하는 단계
를 포함하며,
상기 임베딩된 절연층은 상기 소스, 상기 드레인 및 상기 게이트 구조물의 아래에 연속적으로 위치되고,
상기 임베딩된 절연층은 상기 격리 절연층의 바닥부 위에 있고 상기 소스 및 상기 드레인으로부터 분리되는 것인 반도체 디바이스를 제조하는 방법. A method of manufacturing a semiconductor device comprising a field effect transistor (FET), the method comprising:
forming a sacrificial region in the substrate;
forming a trench in the substrate, wherein a portion of the sacrificial region is exposed in the trench;
forming a space by at least partially etching the sacrificial region;
forming an isolation insulating layer by filling the trench using an insulating material, and forming an embedded insulating layer by filling the space; and
forming a gate structure and source/drain regions;
includes,
the embedded insulating layer is continuously positioned under the source, the drain and the gate structure;
and the embedded insulating layer is over the bottom of the insulating insulating layer and is separate from the source and the drain. 제1항에 있어서,
상기 임베딩된 절연층은 격리 절연층들을 연결하는 것인 반도체 디바이스를 제조하는 방법.According to claim 1,
wherein the embedded insulating layer connects the insulating insulating layers. 제1항에 있어서,
상기 기판보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 공간과 상기 기판 사이에 배치된 것인 반도체 디바이스를 제조하는 방법.According to claim 1,
and an impurity containing region containing a greater amount of impurities than the substrate is disposed between the space and the substrate. FET를 포함하는 반도체 디바이스에 있어서,
기판의 트렌치 내에 배치된 격리 절연층;
상기 기판의 채널 영역 위에 배치된 게이트 유전체층;
상기 게이트 유전체층 위에 배치된 게이트 전극;
상기 채널 영역에 인접하여 배치된 소스와 드레인; 및
상기 소스, 상기 드레인 및 상기 게이트 전극 아래에 연속적으로 배치된 임베딩된 절연층
을 포함하고,
상기 임베딩된 절연층은 상기 격리 절연층의 바닥부 위에 있고 상기 소스 및 상기 드레인으로부터 분리되는 것인 반도체 디바이스.A semiconductor device comprising a FET, comprising:
an isolation insulating layer disposed within the trenches in the substrate;
a gate dielectric layer disposed over a channel region of the substrate;
a gate electrode disposed over the gate dielectric layer;
a source and a drain disposed adjacent to the channel region; and
an embedded insulating layer continuously disposed under the source, drain and gate electrodes
including,
and the embedded insulating layer is over the bottom of the insulating insulating layer and is separate from the source and the drain. 삭제delete 제4항에 있어서,
게이트 연장 방향의 상기 임베딩된 절연층의 양 단부들은 상기 격리 절연층에 연결된 것인 반도체 디바이스.5. The method of claim 4,
both ends of the embedded insulating layer in a gate extension direction are connected to the insulating insulating layer. 제4항에 있어서,
에어 스페이서가 상기 임베딩된 절연층 내에 형성된 것인 반도체 디바이스.5. The method of claim 4,
and an air spacer is formed in the embedded insulating layer. 제4항에 있어서,
상기 기판보다 더 많은 양의 불순물을 함유하는 불순물 함유 영역이 상기 임베딩된 절연층과 상기 기판 사이에 배치된 것인 반도체 디바이스.5. The method of claim 4,
and an impurity containing region containing a greater amount of impurities than the substrate is disposed between the embedded insulating layer and the substrate. FET를 포함하는 반도체 디바이스에 있어서,
기판의 트렌치 내에 배치된 격리 절연층;
상기 기판의 채널 영역 위에 배치된 게이트 유전체층;
상기 게이트 유전체층 위에 배치된 게이트 전극;
상기 채널 영역에 인접하여 배치된 소스와 드레인; 및
상기 소스, 상기 드레인 및 상기 게이트 전극 아래에 연속적으로 배치된 임베딩된 절연층
을 포함하고,
소스-드레인 방향의 상기 임베딩된 절연층의 양 단부들은 상기 격리 절연층에 연결되고,
상기 임베딩된 절연층은 상기 격리 절연층의 바닥부 위에 있고 상기 소스 및 상기 드레인으로부터 분리되는 것인 반도체 디바이스.A semiconductor device comprising a FET, comprising:
an isolation insulating layer disposed within the trenches in the substrate;
a gate dielectric layer disposed over a channel region of the substrate;
a gate electrode disposed over the gate dielectric layer;
a source and a drain disposed adjacent to the channel region; and
an embedded insulating layer continuously disposed under the source, drain and gate electrodes
including,
Both ends of the embedded insulating layer in the source-drain direction are connected to the insulating insulating layer,
and the embedded insulating layer is over the bottom of the insulating insulating layer and is separate from the source and the drain. 제9항에 있어서,
상기 격리 절연층의 바닥부는 상기 임베딩된 절연층의 바닥부보다 더 깊은 것인 반도체 디바이스.10. The method of claim 9,
and a bottom portion of the isolation insulating layer is deeper than a bottom portion of the embedded insulating layer. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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