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KR102403183B1 - 디지털 클럭 생성 장치 및 방법 - Google Patents

디지털 클럭 생성 장치 및 방법 Download PDF

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KR102403183B1
KR102403183B1 KR1020190063382A KR20190063382A KR102403183B1 KR 102403183 B1 KR102403183 B1 KR 102403183B1 KR 1020190063382 A KR1020190063382 A KR 1020190063382A KR 20190063382 A KR20190063382 A KR 20190063382A KR 102403183 B1 KR102403183 B1 KR 102403183B1
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clock signal
phase
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clock
signal
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양일석
이현중
제창한
김종대
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한국전자통신연구원
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Abstract

본 발명은 디지털 클럭 생성 장치에 관한 것으로, 입력 클럭 신호에 대비하여 복수의 지연 클럭 신호들을 생성하는 지연 클럭 생성부; 생성된 상기 지연 클럭 신호들 중 하나를 선택하는 지연 클럭 선택부; 선택된 상기 지연 클럭 신호와 상기 입력 클럭 신호를 이용하여 기설정된 배수로 주파수가 체배된 클럭 신호를 생성하는 체배 클럭 생성부; 상기 체배된 클럭 신호에서 상호간 기설정된 위상 간격을 가지는 제1 위상 클럭 신호와 제2 위상 클럭 신호를 생성하는 위상 분리부; 생성된 상기 제1 위상 클럭 신호와 상기 제2 위상 클럭 신호를 입력받아 기설정된 듀티 사이클을 갖는 듀티 사이클 클럭 신호를 생성하는 듀티 사이클 처리부; 및 생성된 상기 체배된 클럭 신호, 상기 제1 위상 클럭 신호, 상기 제2 위상 클럭 신호 및 상기 듀티 사이클 클럭 신호 중 적어도 하나를 출력하는 클럭 신호 출력부를 포함한다.

Description

디지털 클럭 생성 장치 및 방법{Digital clock generation apparatus and method}
본 발명은 디지털 클럭 생성 장치 및 방법에 관한 것으로, 더욱 상세하게는 다양한 종류의 클럭을 발생시키는 디지털 클럭 생성 장치 및 방법에 관한 것이다.
일반적으로, 클럭 발생 장치는 컴퓨터, 핸드폰, 가전 기기 등 전자기기에 활용되는 MPU, MCU, DSP, 신호변환기, 메모리 및 주변기기 등에 메인 클럭 소스 또는 보조 클럭 소스를 제공한다.
현재 모든 전자기기에는 아날로그 기반의 PLL(Phase-Locked Loop) 클럭 장치와 디지털 기반의 디지털 클럭 장치가 사용되고 있다.
여기서, 아날로그 PLL 보다 제어와 구현이 용이한 디지털 클럭 장치가 더 많이 사용되고 있는 추세이다.
수많은 디지털 기반 클럭 장치 구현 기술 중에서 가장 많이 사용되는 디지털 클럭 장치는 PDC(Programmable Delay Element Chain) 기반의 디지털 클럭 장치이다.
이러한 종래의 PDC 기반의 디지털 클럭 장치는 Clock Input Source 신호와 Clock Input Source에서 180도 즉, 반 주기 지연된 180 지연 Clock 신호를 이용하여 Clock Input Source와 동일한 주파수(1X Clock)를 가지는 다양한 Duty Cycle을 가지는 1X Single Clock 혹은 1X Multiple-Phase Clock을 발생한다.
그러나 종래의 PDEC(Programmable Delay Element Chain) 기반의 디지털 클럭 장치는 Clock Input Source와 동일한 주파수를 가지는 1X Single 클럭 혹은 1X Multiple-Phase 클럭만 발생하기 때문에 다양한 클럭이 요구되는 응용분야에 적용하기 어렵고 Clock Input Source에서 180 지연 Clock 신호를 발생하기 위한 Delay Element Chain의 개수가 증가하고, 제어가 어려워 하드웨어가 증가하는 문제점이 있다.
또한, 종래의 PDEC(Programmable Delay Element Chain) 기반의 디지털 클럭 장치는 정확한 50% Duty Cycle 클럭 발생이 어려워서 정밀한 50% Duty Cycle 클럭이 요구되는 메모리 시스템 등의 응용분야야 제한적인 문제점이 있다.
본 발명은 상기 종래 문제점을 해결하기 위해 안출된 것으로, 종래 Programmable Delay Element Chain 기반의 1X Single Clock 혹은 1X Multiple-Phase 클럭 발생 장치에 대비하여 하드웨어가 간단하고, Duty Cycle 제어가 용이하면서 다양한 Duty Cycle과 다양한 주파수 클럭(nX Clock)을 제공하는 디지털 클럭 생성 장치 및 방법을 제공하고자 한다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디지털 클럭 생성 장치는 입력 클럭 신호에 대비하여 복수의 지연 클럭 신호들을 생성하는 지연 클럭 생성부; 생성된 상기 지연 클럭 신호들 중 하나를 선택하는 지연 클럭 선택부; 선택된 상기 지연 클럭 신호와 상기 입력 클럭 신호를 이용하여 기설정된 배수로 주파수가 체배된 클럭 신호를 생성하는 체배 클럭 생성부; 상기 체배된 클럭 신호에서 상호간 기설정된 위상 간격을 가지는 제1 위상 클럭 신호와 제2 위상 클럭 신호를 생성하는 위상 분리부; 상기 생성된 제1 위상 클럭 신호와 제2 위상 클럭 신호를 입력받아 기설정된 듀티 사이클을 갖는 듀티 사이클 클럭 신호를 생성하는 듀티 사이클 처리부; 및 생성된 상기 체배된 클럭 신호, 상기 제1 위상 클럭 신호, 상기 제2 위상 클럭 신호 및 상기 듀티 사이클 클럭 신호 중 적어도 하나를 출력하는 클럭 신호 출력부를 포함한다.
본 발명의 일 실시예에 따른 디지털 클럭 생성 방법은 입력 클럭 신호의 주기(T)를 결정하는 단계; 상기 입력 클럭 신호의 주기에 기초하여 지연 시간을 결정하고, 결정된 상기 지연 시간을 이용하여 지연 클럭 신호를 생성하는 단계; 상기 입력 신호 주기의 주기를 기초로 결정된 듀티 사이클 값과 상기 입력 신호의 주파수에 비한 소정배수의 주파수를 가지는 체배된 클럭 신호를 생성하는 단계; 상기 체배된 클럭 신호에서 상호간 기설정된 위상 간격을 가지는 제1 위상 클럭 신호와 제2 위상 클럭 신호를 생성하는 단계; 상기 생성된 제1 위상 클럭 신호와 제2 위상 클럭 신호를 입력받아 기설정된 듀티 사이클을 갖는 듀티 사이클 클럭 신호를 생성하는 단계; 및 생성된 상기 체배된 클럭 신호, 상기 제1 위상 클럭 신호, 상기 제2 위상 클럭 신호 및 상기 듀티 사이클 클럭 신호 중 적어도 하나를 출력하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 지연 시간과 듀티 사이클을 프로그램에이블 기능을 이용하여 체배된 클럭 신호, 듀티 사이클을 갖는 다양한 클럭 신호 및 위상 천이된 클럭 신호를 제공함으로써, 듀티 사이클 클럭 신호들에 대한 정확도를 향상시킬 수 있고, 다양한 클럭 출력들을 발생하여 활용도가 매우 높고 하드웨어 구현이 용이한 디지털 클럭 발생 장치 및 방법을 구현할 수 있는 효과가 있다.
본 발명에 사용되는 듀티 사이클 클럭 신호는 많은 클럭 시스템에서 기본 클럭으로 사용되는 클럭 신호이므로 정확한 듀티 사이클 클럭 생성은 매우 중요하다.
도 1은 본 발명의 일 실시예에 따른 디지털 클럭 생성 장치를 설명하기 위한 구성 블록도.
도 2는 본 발명의 2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록의 신호 타이밍도이다.
도 3은 본 발명의 디지털 클럭 발생 장치의 전체 타이밍도.
도 4는 본 발명의 디지털 클럭 발생 장치의 실 구성도.
도 5는 본 발명의 일 실시예에 따른 디지털 클럭 생성 방법을 설명하기 위한 순서도.
도 6은 도 5의 2X CLK_p1 신호와 2X CLK_p2 신호 기반으로 50% 듀티 사이클을 갖는 2X CLK_O_50, 1X CLK_O_50, 1X CLK_90_O_50 신호들을 생성단계를 설명하기 위한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성소자, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성소자, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 디지털 클럭 생성 장치를 설명하기 위한 구성 블록도이다.
본 발명의 일 실시예에 따른 디지털 클럭 생성 장치는 지연 클럭 생성부 (Programmable 1X Clock Delay Generation 블록, 100), 지연 클럭 선택부(Programmable 1X Delay Clock Selection 블록, 200), 체배 클럭 생성부(2X Clock Source Generation 블록, 300), 위상 분리부(2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록, 400), 듀티 사이클 처리부(Duty 50 2X Clock Source Generation 블록, 500), 클럭 신호 출력부(600)을 포함한다.
Programmable 1X Clock Delay Generation 블록(100)은 입력 클럭 신호(1X CLK_IN 신호)를 지연시켜 다양한 지연 신호인 지연 클럭 신호(1X CLK_IN_M)들을 생성하고, 생성된 다양한 지연 클럭 신호(1X CLK_IN_M 신호)들을 Programmable 1X Delay Clock Selection 블록(200)에 제공한다. 이러한, Programmable 1X Clock Delay Generation 블록(100)은 일정한 지연 시간을 가지는 지연부를 체인으로 연결하고, 각 지연부가 기 설정된 지연 시간을 가짐으로써, 1X CLK_IN 신호 대비 다양한 지연 시간들을 갖는 1X CLK_IN_M 신호들을 제공할 수 있다. 여기서, 지연 시간은 사용자에 의해 프로그램되거나 생성하고자 하는 체배에 따라 기 저장된 정보가 이용될 수도 있다.
Programmable 1X Delay Clock Selection 블록(200)은 복수의 지연 클럭 신호(1X CLK_IN_M 신호)들 중 하나를 선택하고, 선택된 특정 지연 신호인 1X CLK_IN_VD 신호를 2X Clock Source Generation 블록(300)으로 제공한다. 이를 위해, Programmable 1X Delay Clock Selection 블록(200)은 다양한 지연 1X CLK_IN_M 신호들 중 특정한 지연 1X CLK_IN_VD 신호를 선택하는 먹스(MUX) 기능을 한다. 이때, Programmable 1X Delay Clock Selection 블록(200)은 프로그램에 따라 듀티 사이클을 결정할 수 있다.
2X Clock Source Generation 블록(300)은 선택된 특정 지연 신호(1X CLK_IN_VD 신호)와 상기 입력 클럭 신호(1X CLK_IN 신호)의 라이징 엣지(Rising Edge) 또는 폴링 엣지(Falling Edge)에 동기되어 체배된 클럭 신호(2X CLK_IN 신호)를 생성하여 2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록(400)에 출력한다. 이때, 생성된 2X CLK_IN 신호의 듀티 사이클은 1X CLK_IN 신호 대비 0과 T/4 사이이다.
2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록(400)은 입력되는 2X CLK_IN 신호에서 상호간 기설정된 위상 간격을 가지는 두 개의 위상 클럭 신호(2 phase Non-Overlapping Clock)을 생성하고, 생성된 2 위상 논 오버래핑 클럭(phase Non-Overlapping Clock)을 Duty 50 2X Clock Source Generation 블록(500)에 제공한다. 여기서, 2 phase Non-Overlapping Clock은 제1 위상 클럭 신호(2X CLK_p1)와 제 2 위상 클럭(2X CLK_p2 신호)이다.
이때, 2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록(400)에서 생성되는 2 위상 논 오버래핑 클럭(phase Non-Overlapping Clock)은 도 2에 도시된 바와 같다.
즉, 2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록(400)은 도 2에 도시된 바와 같이, 다양한 듀티 사이클을 갖는 기설정된 정수배의 체배 클럭 신호(2X CLK_IN 신호)의 하이 사이클(HIGH Cycle)에서 생성되고, 제1 위상 클럭 신호(2X CLK_p1 신호)와 로우 사이클(LOW Cycle)에서는 제2 위상 클럭 신호(2X CLK_p2 신호)가 서로 논 오버랩 되게 생성한다.
여기서, T는 1X CLK_IN 신호 주파수의 역수로 1주기 시간을 의미하고, T/4는 입력 클럭 신호(1X CLK_IN) 대비 90° 지연되는 지연 시간이며, DT는 입력 클럭 신호(1X CLK_IN 신호)의 시간축에서의 지연(Propagation) 시간을 의미하고, D1은 2X CLK_p1 신호의 듀티 사이클 이고, 2X CLK_IN 신호의 듀티 사이클과 동일하며, 입력 클럭 신호(1X CLK_IN) 클럭 신호의 지연시간이다. ID는 2X CLK_p1 신호와 2X CLK_p2 신호 사이의 논 오버랩 위상 간격을 의미한다.
Duty 50 2X Clock Source Generation 블록(500)은 위상 분리부(400)에 의해 생성된 제1 위상 클럭 신호(2X CLK_p1 신호)와 제2 위상 클럭 신호(2X CLK_p2 신호)를 이용하여 50% 듀티 사이클을 갖는 듀티 사이클 클럭 신호(2X CLK_OUT_50 신호)를 생성하고, 생성된 50% 듀티 사이클을 갖는 2X CLK_OUT_50 신호를 제 1 출력부(Duty 50 2X Clock_OUT source 블록, 610), 제 2 출력부(Duty 50 1X Clock 90° Shift Clock Source Generation 블록, 620), 제 3 출력부(Duty 50 1X Clock Source Generation 블록, 630)에 제공한다.
이러한 Duty 50 2X Clock Source Generation 블록(500)은 2X CLK_p1 신호와 2X CLK_p2 신호 사이의 논 오버랩 간격(ID)을 항상 (T/4+DT)-D1으로 일정하게 유지하여 정확한 50% 듀티 사이클을 갖는 2X CLK_OUT_50 신호를 생성할 수 있다.
클럭 신호 출력부(600)는 입력되는 입력 클럭 신호, 생성된 상기 체배된 클럭 신호, 상기 제1 위상 클럭 신호, 상기 제2 위상 클럭 신호 및 상기 듀티 사이클 클럭 신호 중 적어도 하나를 출력한다. 이러한 클럭 신호 출력부(600)는 제 1 출력부(Duty 50 2X Clock_OUT source 블록, 610), 제 2 출력부(Duty 50 1X Clock 90° Shift Clock Source Generation 블록, 620), 제 3 출력부(Duty 50 1X Clock Source Generation 블록, 630), 제 4 출력부(1X CLK_OUT Buffer 블록, 640), 제 5 출력부(Variable Duty 2X CLK_OUT Buffer 블록, 650), 제 6 출력부(Non-Overlapping 2X CLK_OUT1 Buffer 블록, 660) 및 제 7 출력부(Non-Overlapping 2X CLK_OUT2 Buffer 블록, 670)을 포함한다.
Duty 50 2X Clock_OUT source 블록(610)은 생성된 50% 듀티 사이클 클럭 신호(2X CLK_OUT_50 신호)를 그대로 공급한다.
Duty 50 1X Clock 90° Shift Clock Source Generation 블록(620)은 생성된 50% 듀티 사이클을 갖는 2X CLK_OUT_50 신호를 입력 클럭 신호(1X CLK_IN) 대비 90° 지연되고 50% 듀티 사이클을 갖으며, 입력 클럭 신호의 주파수가 되도록 분주한 위상 천이 신호(1X CLK 90_0_50 신호)로 변환하여 출력한다. 이러한, 상기 Duty 50 1X Clock 90° Shift Clock Source Generation 블록(620)은 상기 Duty 50 2X Clock Source Generation 블록(500)의 2X CLK_OUT_50 신호에서 폴링 엣지로 2분주하여 입력 클럭 신호(1X CLK_IN) 대비 90° 지연되고, 50% 듀티 사이클을 갖는 1X CLK_90_O_50 신호를 생성한다.
Duty 50 1X Clock Source Generation 블록(630)은 50% 듀티 사이클을 갖는 생성된 듀티 사이클 클럭 신호(2X CLK_OUT_50 신호)를 입력 클럭 신호(1X CLK_IN)에 대하여 상기 입력 클럭 신호의 주파수로 분주하여 상기 입력 클럭 신호와 동일한 주파수를 갖는 듀티 신호(1X CLK_O_50)로 변환하여 출력한다. 이러한 Duty 50 1X Clock Source Generation 블록(630)은 2X CLK_OUT_50 신호에서 라이징 엣지(Rising Edge)를 기준으로 2 분주하여 입력 클럭 신호의 주파수가 되도록 분주된 50% 듀티 사이클을 갖는 듀티 신호(1X CLK_O_50)를 생성한다.
전술한 실시예에서 Duty 50 1X Clock 90° Shift Clock Source Generation 블록(620) 및 Duty 50 1X Clock Source Generation 블록(630)은 50% 듀티 사이클을 가지는 클럭 신호를 출력하는 것으로 설명하였으나, 이에 한정되는 것은 아니고 그 외의 다양한 듀티 싸이클의 신호를 출력할 수 있다.
이하, 하기에서는 도 3을 참조하여 본 발명의 디지털 클럭 발생 장치의 전체 타이밍을 설명하되, 각 신호의 명칭은 도 1에 도시된 바를 따른다.
도 3에 도시된 바와 같이, 1X CLK_IN_VD 신호의 최대 지연 시간은 T/4 미만이고, 1X CLK_IN_VD 신호에 의해서 2X CLK_IN, 2X CLK_p1 신호가 결정된다.
그리고 2X CLK_p2 신호는 1X CLK_IN 신호 대비 T/4 시간에 생성됨을 알 수 있다.
2X CLK_OUT_50은 2X CLK_p1과 2X CLK_p2에 의해서 정확한 50% 듀티 사이클을 가지고, 1X CLK_O_50은 2X CLK_OUT_50의 라이징 엣지에 동기되어 2 분주되고, 1X CLK_90_O_50은 2X CLK_OUT_50의 폴링 엣지에 동기되어 2 분주됨을 알 수 있다.
도 4는 본 발명의 디지털 클럭 발생 장치의 구성도이다. 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디지털 클럭 생성 장치 중 Programmable 1X Clock Delay Generation 블록(100)은 4 개의 지연부로 구성하고 있으나 그 개수를 한정하지는 않으며, 입력 클럭 신호(1X CLK_IN 신호) 대비 지연 시간이 각각 10, 20, 30, 40을 가지는 1X CLK_IN_M 신호들을 생성한다.
Programmable 1X Clock Delay Clock Selection 블록(200)은 4개 중 하나를 선택하는 4 to 1 MUX에 의해 구현될 수 있다.
2X Clock Source Generation 블록(300)은 Exclusive OR를 통해 구현될 수 있다.
2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록(400)은 SR Latch 기반에 지연부와 T/4-D1 지연 클럭 선택 기능이 추가된 새로운 SR Latch로 구현할 수 있다.
Duty 50 2X Clock Source Generation 블록(500)은 50% 듀티 사이클을 갖는 클럭 생성을 위해 기본 SR Latch로 구현할 수 있다.
Duty 50 2X Clock OUT source 블록(610)은 드라이버 회로(Driver Circuit)로 구현할 수 있다.
Duty 50 1X Clock 90° Shift Clock Source Generation 블록(620)은 2X CLK_OUT_50의 폴링 엣지에 동기하는 D 플립플롭(F/F)으로 구현할 수 있다.
Duty 50 1X Clock Source Generation 블록(630)은 2X CLK_OUT_50의 라이징 엣지에 동기화하는 D 플립플롭(F/F)으로 구현할 수 있다.
한편, 본 발명의 일 실시예에 따른 디지털 클럭 생성 장치는 추가적으로 서로 다른 지연 시간을 갖는 다른 클럭 신호와 가변적 듀티를 갖는 클럭 신호를 제공할 수 있도록, 1X CLK_OUT Buffer 블록(640), Variable Duty 2X CLK_OUT Buffer 블록(650), Non-Overlapping 2X CLK_OUT1 Buffer 블록(660) 및 Non-Overlapping 2X CLK_OUT2 Buffer 블록(670)을 포함할 수 있다.
1X CLK_OUT Buffer 블록(640)은 입력 클럭 신호(1X CLK_IN 신호)를 임시 저장한 후 그대로 출력한다.
또한, Variable Duty 2X CLK_OUT Buffer 블록(650)은 상기 생성된 제1 위상 클럭 신호(2X CLK_IN 신호)를 입력받아 부하에 필요한 다양한 듀티 사이클을 갖는 variable duty 2x CLK_OUT 신호를 출력한다.
한편, Non-Overlapping 2X CLK_OUT1 Buffer 블록(660)은 제1 위상 클럭 신호(2X CLK_p1)를 사용하는 다양한 블록들에 공급한다. 여기서, 상기 2X CLK_p1 신호는 2X CLK_IN 신호에 따라 듀티 사이클 D1이 변하게 생성한다.
또한, Non-Overlapping 2X CLK_OUT2 Buffer 블록(670)은 제2 위상 클럭 신호(2X CLK_p2 신호)를 사용하는 블록들에 공급한다. 여기서, 상기 2X CLK_p2 신호는 2X CLK_IN 신호에 90도 위상 천이(T/4 시간)된 클럭 신호를 생성하는 것이다. 즉, 상기 1X CLK_IN 신호 기준의 T/4 시간은 전체 지연 시간(DT)를 반영한 시간이다.
따라서, 본 발명의 일 실시예에 따르면, 지연 시간과 듀티 사이클을 이용하여 체배된 클럭 신호를 생성하고, 듀티 사이클을 갖는 다양한 클럭 신호를 제공함으로써, 50% 듀티 사이클 클럭 신호들에 대한 정확도를 향상시킬 수 있고, 다양한 클럭 출력들을 발생하여 활용도가 매우 높고 하드웨어 구현이 용이한 디지털 클럭 발생 장치를 구현할 수 있는 효과가 있다.
이하, 하기에서는 본 발명의 일 실시예에 따른 디지털 클럭 생성 방법을 설명하기 위한 순서도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디지털 클럭 생성 방법은 디지털 클럭 생성 장치에 의해 수행되는 것이 바람직하다.
먼저, 1X CLK_IN 신호의 주기(T)를 결정한다(S100).
이어서, 1X CLK_IN 신호 기반으로 최대 듀티 사이클 D1이 T/4+DT 미만의 1X CLK_IN_VD, 2X CLK_IN, 2X CLK_p1 신호를 생성한다(S200). 여기서, T/4+DT 미만의 1X CLK_IN_VD, 2X CLK_IN, 2X CLK_p1 신호를 생성하는 단계(S200)는 1X CLK_IN_VD, 2X CLK_IN, 2X CLK_p1 신호들의 듀티 사이클 D1은 T/4 + DT 미만인 것이 바람직하다.
한편, 1X CLK_IN_VD를 생성하는 과정은 결정된 주기(T)를 이용하여 지연 시간을 결정한다.
이후, 결정된 상기 지연 시간(T/4, DT)을 이용하여 지연 클럭 신호들이 생성된다. 이렇게 생성된 지연 클럭 신호들 중 하나를 체배에 이용할 수 있도록, 체배에 이용될 듀티 사이클 값을 결정한다.
이와 같이, 결정된 듀티 사이클 값은 체배된 클럭 신호를 생성하는데 이용된다. 즉, 입력 클럭 신호와 상기 듀티 사이클 값이 상기 결정된 지연 시간(T/4)와 지연 시간(DT)의 합 보다 작은 지연 클럭 신호를 이용하여 체배된 클럭 신호를 생성하게 된다.
체배된 클럭 신호는 상호간 기설정된 위상 간격을 가지는 제1 위상 클럭 신호와 제2 위상 클럭 신호를 생성하는데 이용된다.
여기서, 제1 위상 클럭 신호는 듀티 사이클이 T/4+DT 미만의 지연 클럭 신호와 지연 시간을 갖는 체배된 클럭 신호가 이용된다.
반면, 제2 위상 클럭 신호는 T/4+DT 이상인 지연 클럭 신호와 입력 클럭 신호를 이용한다(S300). 즉, 제2 위상 클럭 신호는 제1 위상 클럭 신호에 대비하여 오버랩 간격(ID)을 갖는다. 여기서, 오버랩 간격(ID)은 (T/4 + DT) - D1와 같을 수 있다.
이어서, 제1 위상 클럭 신호(2X CLK_p1 신호)와 제2 위상 클럭 신호(2X CLK_p2 신호)를 기반으로 50% 듀티 사이클을 갖는 2X CLK_OUT_50, 1X CLK_O_50, 1X CLK_90_O_50 신호들을 생성한다(S400).
즉, 상기 생성된 제1 위상 클럭 신호와 제2 위상 클럭 신호를 입력받아 기설정된 듀티 사이클을 갖는 듀티 사이클 클럭 신호를 생성할 수 있다.
여기서, 도 6은 상기 2X CLK_p1 신호와 2X CLK_p2 신호 사이의 논 오버랩 간격(ID)이 (T/4 + DT) - D1인 2X CLK_p2 신호를 생성하는 단계(S400)의 세부 과정을 설명하기 위한 순서도이다.
상기 2X CLK_p1 신호와 2X CLK_p2 신호 사이의 논 오버랩 간격(ID)가 T/4+DT-D1 미만인지를 판단한다(S410).
상기 판단 단계(S410)에서 논 오버랩 간격(ID)가 T/4+DT-D1 미만이면(YES), 1X CLK_IN 신호와 1X CLK_IN 신호 대비 최대 90° Delay 미만의 1X CLK_IN_VD, 2X CLK_IN, 2X CLK_p1 신호들을 생성한다(S420).
상기 판단 단계(S410)에서 논 오버랩 간격(ID)이 T/4+DT이면(NO), 2X CLK_p2 신호를 생성하여 다양한 듀티 사이클과 50% 듀티 사이클을 가지는 1X 및 2X 클럭 신호들을 생성할 수 있다.
이와 같이, 본 발명에서 1X CLK_IN_VD, 2X CLK_IN, 2X CLK_p1 신호들의 Duty Cycle D1이 (T/4 + DT) 미만이고 2X CLK_p1 신호와 2X CLK_p2 신호 사이의 Non-overlap 간격 ID가 (T/4 + DT) - D1 미만 조건 에서 입력 1X CLK_IN 신호와 입력 1X CLK_IN 신호 대비 최대 90° Delay 미만의 1X CLK_IN_VD, 2X CLK_IN, 2X CLK_p1 신호들을 생성하고 (T/4 + DT) 에서 2X CLK_p2 신호를 생성하여 다양한 Duty Cycle과 50% Duty Cycle을 가지는 1X 및 2X 클럭 신호들을 발생시킨다.
이후, 생성된 상기 체배된 클럭 신호, 상기 제1 위상 클럭 신호, 상기 제2 위상 클럭 신호 및 상기 듀티 사이클 클럭 신호 중 적어도 하나를 출력한다.
이와 같이, 본 발명의 일 실시예에 따르면, 지연 시간과 듀티 사이클의 프로그래밍 통해 입력 클럭 신호, 체배된 클럭 신호 및 듀티 사이클을 갖는 클럭 신호를 생성하여 제공할 수 있는 효과가 있다.
이상, 본 발명의 구성에 대하여 첨부 도면을 참조하여 상세히 설명하였으나, 이는 예시에 불과한 것으로서, 본 발명이 속하는 기술분야에 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 변형과 변경이 가능함은 물론이다. 따라서 본 발명의 보호 범위는 전술한 실시예에 국한되어서는 아니 되며 이하의 특허청구범위의 기재에 의하여 정해져야 할 것이다.
100 : Programmable 1X Clock Delay Generation 블록
200 : Programmable 1X Delay Clock Selection 블록
300 : 2X Clock Source Generation 블록
400 : 2 Phase Non-Overlapping Generation & Non-overlap interval Selection 블록
500 : Duty 50 2X Clock Source Generation 블록
600 : 클럭 신호 출력부
610 : Duty 50 2X Clock_OUT source 블록
620 : Duty 50 1X Clock 90° Shift Clock Source Generation 블록
630 : Duty 50 1X Clock Source Generation 블록
640 : 1X CLK_OUT Buffer 블록
650 : Variable Duty 2X CLK_OUT Buffer 블록
660 : Non-Overlapping 2X CLK_OUT1 Buffer 블록
670 : Non-Overlapping 2X CLK_OUT2 Buffer 블록

Claims (18)

  1. 입력 클럭 신호에 대비하여 복수의 지연 클럭 신호들을 생성하는 지연 클럭 생성부;
    생성된 상기 지연 클럭 신호들 중 하나를 선택하는 지연 클럭 선택부;
    선택된 상기 지연 클럭 신호와 상기 입력 클럭 신호를 이용하여 기설정된 배수로 주파수가 체배된 클럭 신호를 생성하는 체배 클럭 생성부;
    상기 체배된 클럭 신호에서 상호간 기설정된 위상 간격을 가지는 제1 위상 클럭 신호와 제2 위상 클럭 신호를 생성하는 위상 분리부;
    생성된 상기 제1 위상 클럭 신호와 상기 제2 위상 클럭 신호를 입력받아 기설정된 듀티 사이클을 갖는 듀티 사이클 클럭 신호를 생성하는 듀티 사이클 처리부; 및
    생성된 상기 입력 클럭신호, 상기 체배된 클럭 신호, 상기 제1 위상 클럭 신호, 상기 제2 위상 클럭 신호 및 상기 듀티 사이클 클럭 신호 중 적어도 하나를 출력하는 클럭 신호 출력부를 포함하는 디지털 클럭 생성 장치.
  2. 제 1항에 있어서,
    상기 지연 클럭 생성부는,
    복수의 지연부가 순차적으로 체인화되어 이루어지고, 상기 지연부간 프로그래밍되는 지연 시간에 따라, 입력 클럭 신호 대비 다양한 지연 시간들을 갖는 지연 클럭 신호들을 생성하는 것인 디지털 클럭 생성 장치.
  3. 제 1항에 있어서,
    상기 체배 클럭 생성부는,
    선택된 상기 지연 클럭 신호와 상기 입력 클럭 신호의 라이징 엣지(Rising Edge)와 폴링 엣지(Falling Edge)에 각각 동기되어 체배된 클럭 신호를 생성하는 것인 디지털 클럭 생성 장치.
  4. 제 1항에 있어서,
    상기 체배 클럭 생성부는,
    입력 클럭 신호 대비 주파수가 2배인 체배 클럭 신호를 생성하고,
    생성된 상기 체배된 클럭 신호의 듀티 사이클은 상기 입력 클럭 신호와 선택된 상기 지연 클럭 신호에 의해서 결정되며
    듀티 사이클은 입력 클럭 신호 대비 0과 T/4(입력 클럭 신호 대비 90° 지연되는 지연 시간) 사이인 것을 특징으로 하는 디지털 클럭 생성 장치.
  5. 제 1항에 있어서,
    상기 위상 분리부는,
    상기 체배된 클럭 신호의 하이 사이클(HIGH Cycle)에 제1 위상 클럭 신호를 생성하고, 서로 겹치지 않는 2 위상 논 오버 클럭인 제2 위상 클럭 신호를 상기 체배된 클럭 신호의 로우 사이클(LOW Cycle)에 생성하는 것인 디지털 클럭 생성 장치.
  6. 제 1항에 있어서,
    상기 듀티 사이클 처리부는,
    상기 제1 위상 클럭 신호와 제2 위상 클럭 신호 사이의 논 오버랩 간격(ID)을 (T/4(입력 클럭 신호 대비 90° 지연되는 지연 시간)+DT(입력 클럭 신호의 시간축에서의 지연(Propagation) 시간))-D1(체배된 클럭 신호의 듀티 사이클)으로 유지하여 기설정된 듀티 사이클을 갖는 듀티 사이클 클럭 신호를 생성하는 것인 디지털 클럭 생성 장치.
  7. 제 1항에 있어서,
    상기 클럭 신호 출력부는,
    상기 듀티 사이클 처리부에 의해 생성된 상기 듀티 사이클 클럭 신호를 그대로 출력하는 제 1 출력부를 포함하는 것인 디지털 클럭 생성 장치.
  8. 제 1항에 있어서,
    상기 클럭 신호 출력부는,
    상기 듀티 사이클 처리부에 의해 생성된 상기 듀티 사이클 클럭 신호에 대하여 기설정된 각으로 위상 천이하고, 상기 입력 클럭 신호의 주파수가 되도록 분주한 위상 천이 신호를 출력하는 제 2 출력부를 포함하는 디지털 클럭 생성 장치.
  9. 제 1항에 있어서,
    상기 클럭 신호 출력부는,
    상기 듀티 사이클 처리부에 의해 생성된 상기 듀티 사이클 클럭 신호에 대하여 상기 입력 클럭 신호의 주파수로 분주하여 상기 입력 클럭 신호와 동일한 주파수를 갖는 듀티 신호를 출력하는 제 3 출력부를 포함하는 것인 디지털 클럭 생성 장치.
  10. 제 9항에 있어서,
    상기 클럭 신호 출력부는,
    상기 입력 클럭 신호를 입력 받아 그대로 출력하는 제 4 출력부를 포함하는 것인 디지털 클럭 생성 장치.
  11. 제 1항에 있어서,
    상기 클럭 신호 출력부는,
    상기 체배 클럭 생성부에 의해 생성된 상기 체배된 클럭 신호를 입력받아 가변된 듀티 사이클을 가지는 가변 듀티 신호를 부하에 출력하는 제 5 출력부를 포함하는 것인 디지털 클럭 생성 장치.
  12. 제 1항에 있어서,
    상기 클럭 신호 출력부는,
    상기 위상 분리부에 의해 생성된 상기 제1 위상 클럭 신호를 그대로 출력하는 제 6 출력부를 포함하는 것인 디지털 클럭 생성 장치.
  13. 제 1항에 있어서,
    상기 클럭 신호 출력부는,
    상기 제1 위상 클럭 신호와 90도의 위상차가 생기도록 상기 위상 분리부에 의해 생성된 제2 위상 클럭 신호를 출력하는 제 7 출력부를 포함하는 것인 디지털 클럭 생성 장치.
  14. 입력 클럭 신호의 주기(T)를 결정하는 단계;
    상기 입력 클럭 신호의 주기에 기초하여 지연 시간을 결정하고, 결정된 상기 지연 시간을 이용하여 지연 클럭 신호를 생성하는 단계;
    상기 입력 클럭 신호의 주기(T)를 기초로 결정된 듀티 사이클 값과 상기 입력 클럭 신호의 주파수에 비한 소정배수의 주파수를 가지는 체배된 클럭 신호를 생성하는 단계;
    상기 체배된 클럭 신호에서 상호간 기설정된 위상 간격을 가지는 제1 위상 클럭 신호와 제2 위상 클럭 신호를 생성하는 단계;
    상기 생성된 제1 위상 클럭 신호와 제2 위상 클럭 신호를 입력받아 기설정된 듀티 사이클을 갖는 듀티 사이클 클럭 신호를 생성하는 단계; 및
    생성된 상기 체배된 클럭 신호, 상기 제1 위상 클럭 신호, 상기 제2 위상 클럭 신호 및 상기 듀티 사이클 클럭 신호 중 적어도 하나를 출력하는 단계를 포함하는 디지털 클럭 생성 방법.
  15. 제 14항에 있어서,
    상기 제1 위상 클럭 신호와 제2 위상 클럭 신호를 생성하는 단계는,
    상기 체배된 클럭 신호의 하이 사이클(HIGH Cycle)에 제1 위상 클럭 신호를 생성하고, 서로 겹치지 않는 2 위상 논 오버 클럭인 제2 위상 클럭 신호를 상기 체배된 클럭 신호의 로우 사이클(LOW Cycle)에 생성하는 것인 디지털 클럭 생성 방법.
  16. 제 14항에 있어서,
    상기 클럭 신호를 출력하는 단계는,
    듀티 사이클 처리부에 의해 생성된 상기 듀티 사이클 클럭 신호를 기설정된 듀티 사이클로 처리한 듀티 사이클 클럭 신호를 그대로 출력하는 것인 디지털 클럭 생성 방법.
  17. 제 14항에 있어서,
    상기 클럭 신호를 출력하는 단계는,
    듀티 사이클 처리부에 의해 생성된 상기 듀티 사이클 클럭 신호에 대하여 상기 입력 클럭 신호의 주파수로 분주하여 상기 입력 클럭 신호와 동일한 주파수를 갖는 신호를 출력하는 것인 디지털 클럭 생성 방법.
  18. 제 14항에 있어서,
    상기 클럭 신호를 출력하는 단계는,
    듀티 사이클 처리부에 의해 생성된 듀티 사이클 클럭 신호에 대하여 기설정된 각으로 위상 천이하고, 상기 입력 클럭 신호의 주파수가 되도록 분주하여 위상 천이 신호를 출력하는 것인 디지털 클럭 생성 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12206420B2 (en) 2022-12-08 2025-01-21 Electronics And Telecommunications Research Institute Duty cycle monitoring method and apparatus for memory interface

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002073199A (ja) 2000-08-31 2002-03-12 Oki Data Corp クロック発生装置
JP2004127289A (ja) 2002-09-20 2004-04-22 Eastman Kodak Co クロック発生器
US20090174441A1 (en) 2008-01-08 2009-07-09 Gebara Fadi H Peak Power Reduction Methods in Distributed Charge Pump Systems
US20100156476A1 (en) 2007-05-11 2010-06-24 Skyworks Solutions, Inc. Systems and methods for providing a clock signal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW483255B (en) * 1999-11-26 2002-04-11 Fujitsu Ltd Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission
US7164899B2 (en) * 2003-09-16 2007-01-16 Microtune (Texas), L.P. System and method for frequency translation with harmonic suppression using mixer stages
KR100705502B1 (ko) 2005-12-10 2007-04-09 한국전자통신연구원 클록 편차를 제거하는 클록 발생 장치 및 클록 수신 장치
WO2008032701A1 (en) * 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
KR20090107256A (ko) 2008-04-08 2009-10-13 삼성전자주식회사 듀티 사이클 보정 회로
US9018996B1 (en) * 2009-07-15 2015-04-28 Marvell International Ltd. Circuits, architectures, apparatuses, algorithms and methods for providing quadrature outputs using a plurality of divide-by-n dividers
KR101685630B1 (ko) 2010-03-02 2016-12-13 삼성전자주식회사 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법
KR101935832B1 (ko) 2012-10-31 2019-01-07 한국전자통신연구원 신호의 듀티비 조절 장치
US9036764B1 (en) * 2012-12-07 2015-05-19 Rambus Inc. Clock recovery circuit
US9780768B2 (en) 2015-10-30 2017-10-03 Texas Instruments Incorporated Digital clock-duty-cycle correction
US9742386B2 (en) 2015-12-15 2017-08-22 Apple Inc. Efficient duty-cycle balanced clock generation circuit for single and multiple-phase clock signals
CN115085727A (zh) * 2016-04-22 2022-09-20 康杜实验室公司 高性能锁相环
US10409319B2 (en) * 2017-04-17 2019-09-10 Intel Corporation System, apparatus and method for providing a local clock signal for a memory array
US10623006B2 (en) * 2017-06-28 2020-04-14 Analog Devices, Inc. Apparatus and methods for compensation of signal path delay variation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002073199A (ja) 2000-08-31 2002-03-12 Oki Data Corp クロック発生装置
JP2004127289A (ja) 2002-09-20 2004-04-22 Eastman Kodak Co クロック発生器
US20100156476A1 (en) 2007-05-11 2010-06-24 Skyworks Solutions, Inc. Systems and methods for providing a clock signal
US20090174441A1 (en) 2008-01-08 2009-07-09 Gebara Fadi H Peak Power Reduction Methods in Distributed Charge Pump Systems

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