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KR102398664B1 - 반도체 소자의 제조 방법 - Google Patents

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KR102398664B1
KR102398664B1 KR1020160009399A KR20160009399A KR102398664B1 KR 102398664 B1 KR102398664 B1 KR 102398664B1 KR 1020160009399 A KR1020160009399 A KR 1020160009399A KR 20160009399 A KR20160009399 A KR 20160009399A KR 102398664 B1 KR102398664 B1 KR 102398664B1
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Abstract

반도체 소자의 제조 방법에서, 기판 상에 피쳐층을 형성하고, 상기 피쳐층 상에 제1 피치로 배열되는 복수의 기준 패턴을 형성하며, 상기 복수의 기준 패턴의 측벽 상에 유기 라이너(organic liner)를 형성하고, 상기 유기 라이너 상에 복수의 매립 패턴을 형성하되, 상기 복수의 매립 패턴 각각은 상기 복수의 기준 패턴 중 인접한 두 개의 기준 패턴의 측벽들 사이의 공간을 각각 채우는 상기 복수의 매립 패턴을 형성하고, 상기 복수의 매립 패턴과 상기 복수의 기준 패턴 사이에 노출된 상기 유기 라이너를 제거하며, 상기 복수의 매립 패턴과 상기 복수의 기준 패턴을 식각 마스크로 사용하여 상기 피쳐층을 식각하여 피쳐 패턴을 형성한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 미세 패턴을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 미세 패턴화에 대한 요구가 증가하고 있다. 이에 따라, 이중 패터닝 기술(double pattering technology, DPT) 또는 사중 패터닝 기술(quadruple patterning technology, QPT)과 같은 미세 패턴 형성 기술이 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 미세 패턴의 CD(critical dimension) 산포를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 기판 상에 피쳐층을 형성하는 단계; 상기 피쳐층 상에 제1 피치로 배열되는 복수의 기준 패턴을 형성하는 단계; 상기 복수의 기준 패턴의 측벽 상에 유기 라이너(organic liner)를 형성하는 단계; 상기 유기 라이너 상에 복수의 매립 패턴을 형성하되, 상기 복수의 매립 패턴 각각은 상기 복수의 기준 패턴 중 인접한 두 개의 기준 패턴의 측벽들 사이의 공간을 각각 채우는 상기 복수의 매립 패턴을 형성하는 단계; 상기 복수의 매립 패턴과 상기 복수의 기준 패턴 사이에 노출된 상기 유기 라이너를 제거하는 단계; 및 상기 복수의 매립 패턴과 상기 복수의 기준 패턴을 식각 마스크로 사용하여 상기 피쳐층을 식각하여 피쳐 패턴을 형성하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 유기 라이너를 형성하는 단계에서, 상기 복수의 기준 패턴 상에 유기 화합물을 포함하는 유기 코팅층을 형성하고, 상기 유기 코팅층 내에 포함된 상기 유기 화합물이 상기 복수의 기준 패턴의 상기 측벽 및 상면 상에 자기정렬되어(self-aligned) 상기 유기 라이너를 형성하도록 제1 베이킹 처리를 수행하며, 상기 유기 라이너 상의 상기 유기 코팅층을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물, 친수성 작용기로 일부가 치환된 C5 - C50의 방향족 탄화수소 화합물 또는 이의 유도체들일 수 있다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물을 반복 단위로 하는 폴리머, 또는 친수성 작용기로 일부가 치환된 C5 - C50의 방향족 탄화수소 화합물을 반복 단위로 하는 폴리머일 수 있다.
예시적인 실시예들에 있어서, 상기 유기 라이너를 형성하는 단계 이전에, 상기 복수의 기준 패턴의 측벽이 친수성 표면을 갖도록 상기 복수의 기준 패턴 상에 표면처리를 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 매립 패턴을 형성하는 단계에서, 상기 유기 라이너 상에 무기 물질을 사용하여 상기 복수의 기준 패턴을 커버하는 매립층을 형성하고, 상기 복수의 기준 패턴 상면이 노출될 때까지 상기 매립층 및 상기 유기 라이너 상측을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 유기 라이너를 제거하는 단계에서, 상기 유기 라이너는 상기 복수의 기준 패턴과 상기 복수의 매립 패턴에 대하여 5 : 1 보다 큰 식각 선택비를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 유기 라이너를 형성하는 단계 이후에, 상기 유기 라이너 상에 제2 베이킹 처리를 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 기준 패턴은 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 라인 형태의 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 기준 패턴은 상기 기판의 상면에 평행한 제1 방향 및 상기 기판의 상면에 평행하며 상기 제1 방향과는 다른 제2 방향으로 이격되어 배열되는 아일랜드 형태의 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 기준 패턴을 형성하는 단계에서, 상기 피쳐층 상에 복수의 물질층 패턴을 형성하고, 상기 복수의 물질층 패턴의 측벽 및 상기 피쳐층을 콘포말하게 덮는 예비 기준 패턴층을 형성하며, 상기 예비 기준 패턴층 상에 이방성 식각 공정을 수행하여 상기 피쳐층의 상면을 노출시키고, 상기 복수의 물질층 패턴의 측벽 상에 상기 복수의 기준 패턴을 형성하며, 상기 복수의 물질층 패턴을 제거할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 기판 상에 피쳐층을 형성하는 단계; 상기 피쳐층 상에 제1 피치로 배열되는 복수의 기준 패턴을 형성하는 단계; 상기 복수의 기준 패턴 상에 유기 화합물을 포함하는 유기 코팅층을 형성하는 단계; 상기 유기 코팅층 내에 포함된 상기 유기 화합물이 상기 복수의 기준 패턴의 상기 측벽 및 상면 상에 자기정렬되도록 제1 베이킹 처리를 수행하여 상기 복수의 기준 패턴의 측벽 상에 유기 라이너(organic liner)를 형성하는 단계; 상기 유기 라이너 상에 복수의 매립 패턴을 형성하되, 상기 복수의 매립 패턴 각각은 상기 복수의 기준 패턴 중 인접한 두 개의 기준 패턴의 측벽들 사이의 공간을 각각 채우는 상기 복수의 매립 패턴을 형성하는 단계; 상기 복수의 매립 패턴과 상기 복수의 기준 패턴 사이에 노출된 상기 유기 라이너를 제거하는 단계; 및 상기 복수의 매립 패턴과 상기 복수의 기준 패턴을 식각 마스크로 사용하여 상기 피쳐층을 식각하여 피쳐 패턴을 형성하는 단계를 포함한다.
상기 유기 라이너를 형성하는 단계 이전에, 상기 복수의 기준 패턴의 측벽이 친수성 표면을 갖도록 상기 복수의 기준 패턴 상에 표면처리를 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물, 친수성 작용기로 일부가 치환된 C5 - C50의 방향족 탄화수소 화합물, 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물을 반복 단위로 하는 폴리머, 또는 친수성 작용기로 일부가 치환된 C5 - C50의 방향족 탄화수소 화합물을 반복 단위로 하는 폴리머일 수 있다.
예시적인 실시예들에 있어서, 상기 유기 라이너를 제거하는 단계에서, 상기 유기 라이너는 상기 복수의 기준 패턴과 상기 복수의 매립 패턴에 대하여 5 : 1 보다 큰 식각 선택비를 가질 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따르면, 유기 라이너의 선택적 제거 공정에서 복수의 기준 패턴 및 복수의 매립 패턴이 거의 식각되지 않을 수 있고, 이에 따라 상기 복수의 기준 패턴 및 복수의 매립 패턴 및/또는 하부의 피쳐 패턴의 두께를 정밀하게 조절할 수 있다. 또한, 매립층 하부의 기준 패턴의 선폭에 무관하게, 및/또는 기판 상에서의 위치에 무관하게 균일한 두께를 갖는 매립층이 얻어질 수 있다. 따라서, 이중 패터닝 공정에서의 라인 패턴의 CD(critical dimension)의 산포가 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 플로우차트이다.
도 2 내지 도 14는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 19b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 단면도들이다.
도 20 내지 도 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 32는 예시적인 실시예들에 따라 제조된 반도체 소자를 포함하는 시스템의 블록 다이어그램이다.
도 33은 예시적인 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 플로우차트이다.
도 2 내지 도 14는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2 내지 도 14에서는, 이중 패터닝 기술(DPT)을 사용하여 라인 형상의 피쳐 패턴(120P)을 구비하는 반도체 소자를 제조하는 방법을 예시적으로 도시하였다.
도 1 및 도 2를 참조하면, 단계 S10에서 기판(110) 상에 피쳐층(120)을 형성할 수 있다.
기판(110)은 반도체 기판을 포함할 수 있다. 예시적인 실시예들에서, 기판(110)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 예시적인 실시예들에서, 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또 다른 예시적인 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
기판(110)은 메인 패턴 영역(MR)과 에지 영역(ER)을 포함할 수 있다. 예시적인 실시예들에서, 메인 패턴 영역(MR)은 메모리 셀들(미도시)이 형성되기 위한 셀 영역이고, 에지 영역(ER)은 상기 메모리 셀들을 구동하도록 구성된 주변회로들이 형성되기 위한 주변회로 영역일 수 있다. 다른 실시예들에서, 메인 패턴 영역(MR)은 좁은 폭을 갖는 라인 패턴들이 형성되기 위한 셀 영역 내의 제1 영역이고, 에지 영역(ER)은 넓은 폭을 갖는 라인 패턴들이 형성되기 위한 셀 영역 내의 제2 영역일 수 있다. 또 다른 실시예들에 있어서, 메인 패턴 영역(MR)은 좁은 폭을 갖는 라인 패턴들이 형성되기 위한 라인 패턴 영역이며, 에지 영역(ER)은 상기 라인 패턴들의 둘레에 배치되는 외주(outer circumference) 영역일 수 있다.
피쳐층(120)은 후속 공정에서 최종적으로 패터닝되기 원하는 타겟층일 수 있다. 예시적인 실시예들에 있어서, 피쳐층(120)은 절연 물질 또는 도전 물질을 포함할 수 있다. 예를 들어, 피쳐층(120)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 또한, 피쳐층(120)은 기판(110)과 동일한 물질로 이루어질 수도 있고, 상이한 물질로 이루어질 수도 있다. 피쳐층(120)과 기판(110)이 상이한 물질로 이루어지는 경우 서로 동일하거나 유사한 식각율을 가질 수도 있고 서로 상이한 식각율을 가질 수도 있다.
선택적으로, 기판(110)과 피쳐층(120) 사이에 추가적인 물질층(도시 생략)이 더 형성될 수 있다.
이후, 피쳐층(120) 상에 제1 마스크층(132)이 형성될 수 있다. 예를 들어, 제1 마스크층(132)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 제1 마스크층(132)은 피쳐층(120)과 충분한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 피쳐층(120)이 폴리실리콘을 포함하는 경우, 제1 마스크층(132)은 실리콘 산질화물 또는 실리콘 질화물을 포함할 수 있다.
제1 마스크층(132) 상에 예비 기준 패턴층(134)이 형성될 수 있다. 예비 기준 패턴층(134)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예비 기준 패턴층(134)은 제1 마스크층(132) 및 피쳐층(120)과 충분한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 마스크층(132)이 실리콘 산질화물 또는 실리콘 질화물을 포함하는 경우, 예비 기준 패턴층(134)은 실리콘 산화물 또는 실리콘 산질화물을 각각 포함할 수 있다.
예비 기준 패턴층(134) 상에 제1 물질층(136)이 형성될 수 있다. 제1 물질층(136)은 탄소계 물질막을 포함할 수 있다. 예를 들어, 제1 물질층(136)은 비결정질 탄소막(amorphous carbon layer, ACL) 또는 SOH(spin-on hardmask) 물질을 포함할 수 있다. 상기 SOH 물질은 탄소 함량이 상기 SOH 물질의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%인, 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
SOH 물질을 사용하여 제1 물질층(136)을 형성하기 위한 예시적인 공정에서, 예비 기준 패턴층(134) 상에 스핀 코팅 공정 등에 의해 약 500 내지 5000Å의 유기 화합물층을 형성할 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기 화합물층을 약 150 내지 약 350의 온도에서 1차 베이크(bake)하여 탄소 함유막을 형성할 수 있다. 상기 1차 베이크는 약 30초 내지 약 300초 동안 행해질 수 있다. 그 후, 상기 탄소 함유막을 약 300 내지 약 550의 온도에서 약 30초 내지 약 300초 동안 2차 베이크하여 경화시킬 수 있다. 상기 탄소 함유막을 2회에 걸친 베이킹 처리에 의해 경화시킴으로써, 상기 탄소 함유막 위에 다른 물질을 형성할 때, 약 400 이상의 비교적 고온 하에서 증착 공정을 수행하더라도 상기 증착 공정 중에 상기 탄소 함유막에 손상이 가해지지 않을 수 있다. 그러나, 제1 물질층(136)을 형성하기 위한 공정이 이에 한정되는 것은 아니다.
제1 물질층(136) 상에 제2 마스크층(138)이 형성될 수 있다. 예를 들어, 제2 마스크층(138)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 제2 마스크층(138)은 제1 물질층(136)과 충분한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 물질층(136)이 SOH 물질 등을 포함하는 경우, 제2 마스크층(138)은 실리콘 산질화물, 실리콘 질화물 또는 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
도 1, 도 3 및 도 4를 참조하면, 단계 S20에서, 피쳐층(120) 상에 제1 피치(P1)로 배열된 복수의 기준 패턴(134P)을 형성한다.
복수의 기준 패턴(134P)을 형성하기 위한 예시적인 공정에서, 우선 도 3에 도시된 것과 같이, 제2 마스크층(138)(도 2 참조) 상에 포토리소그래피 공정에 의해 제3 마스크층(도시 생략)을 형성하고, 상기 제3 마스크층을 식각 마스크로 사용하여 제2 마스크층(138)과 제1 물질층(136)을 순차적으로 식각함으로써 예비 기준 패턴층(134) 상에 제2 마스크 패턴(138P) 및 제1 물질층 패턴(136P)을 형성할 수 있다.
예시적인 실시예들에서, 상기 제3 마스크는 포토레지스트 패턴일 수 있다. 또한, 제2 마스크 패턴(138P) 및 제1 물질층 패턴(136P)은 예비 기준 패턴층(134) 상에서 기판(110) 상면에 평행한 제1 방향(도 3의 X 방향)을 따라 연장되는 복수의 라인 패턴들을 포함할 수 있다.
이후, 도 4에 도시된 것과 같이, 제2 마스크 패턴(138P) 및 제1 물질층 패턴(136P)을 식각 마스크로 사용하여 예비 기준 패턴층(134)을 식각함으로써 복수의 기준 패턴(134P)을 형성할 수 있다.
메인 패턴 영역(MR) 상에서, 복수의 기준 패턴(134P)은 제1 마스크층(132) 상에서 기판(110) 상면에 평행한 상기 제1 방향(X 방향)을 따라 제1 피치(P1)로 배열될 수 있다. 예시적인 실시예들에 있어서, 반도체 소자의 최소 피쳐 사이즈가 1F일 때, 복수의 기준 패턴(134P) 각각의 폭은 약 1F일 수 있고, 복수의 기준 패턴(134P) 중 인접한 두 개의 기준 패턴(134P) 사이의 간격은 약 3F일 수 있다. 이에 따라, 복수의 기준 패턴(134P)은 약 4F의 제1 피치(P1)로 배열될 수 있다. 다른 실시예들에 있어서, 복수의 기준 패턴(134P) 각각의 폭은 약 1F일 수 있고, 복수의 기준 패턴(134P) 중 인접한 두 개의 기준 패턴(134P) 사이의 간격은 약 3F보다 클 수 있다. 또 다른 실시예들에 있어서, 복수의 기준 패턴(134P) 각각의 폭은 약 1F일 수 있고, 복수의 기준 패턴(134P) 중 인접한 두 개의 기준 패턴(134P) 사이의 간격은 약 3F보다 작을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 복수의 기준 패턴(134P) 각각의 폭 및 이들 사이의 간격은 요구되는 피쳐 패턴(120P)의 종류 및 피쳐 패턴(120P)을 포함하는 반도체 소자의 종류 및 설계에 따라 달라질 수 있다.
한편, 에지 영역(ER) 상에서, 복수의 기준 패턴(134P)은 메인 패턴 영역(MR) 상의 복수의 기준 패턴(134P) 각각의 폭보다 큰 폭을 갖도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1 및 도 5를 참조하면, 단계 S30에서, 복수의 기준 패턴(134P)이 친수성 표면을 갖도록 복수의 기준 패턴(134P)이 형성된 기판(110) 상에 표면처리(S110)를 수행할 수 있다.
예시적인 실시예들에 있어서, 표면처리(S110)는 플라즈마 처리 공정, 이온 주입 공정, UV 조사 공정, 오존 기상 공정, 습식 분사 공정 등을 포함할 수 있다.
예를 들어, 표면처리(S110)가 플라즈마 처리 공정을 포함하는 경우에, 기판(110) 상에 아르곤(Ar), 질소(N2), 브롬화수소(HBr) 및 산소(O2) 중 적어도 하나의 성분을 소스 가스로 사용하는 플라즈마 처리 공정이 수행될 수 있다. 상기 플라즈마 처리 공정은 약 10℃ 내지 200℃의 온도에서 수초 내지 수분 동안 수행될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 상기 플라즈마 처리 공정에 사용되는 소스 가스의 종류, 상기 플라즈마 처리 공정의 수행 온도 및/또는 시간은, 복수의 기준 패턴(134P) 측벽 및 상면에 요구되는 정도의 친수성 표면이 얻어지기에 충분한 한편, 노출되는 복수의 기준 패턴(134P) 및 노출되는 제1 마스크층(132)의 상면이 상기 플라즈마에 의해 손상되지 않도록 적절히 선택될 수 있다.
예를 들어, 표면처리(S110)가 습식 분사 공정을 포함하는 경우에, 황산(H2SO4)과 과산화수소(H2O2)를 소정의 비율로 함유하는 산성 용액을 복수의 기준 패턴(134P) 및 제1 마스크층(132) 상에 분사하는 습식 분사 공정이 수행될 수 있다. 그러나, 상기 습식 분사 공정에 사용되는 상기 산성 용액이 전술한 바에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 기판(110) 상에 플라즈마 처리 공정, 이온 주입 공정, UV 조사 공정, 오존 기상 공정 및 습식 분사 공정 중에서 선택된 두 개의 공정들이 순차적으로 수행될 수도 있다.
도 1 및 도 6을 참조하면, 단계 S40에서, 복수의 기준 패턴(134P) 상에 친수성을 갖는 유기 화합물을 포함하는 유기 코팅층(140)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 친수성 작용기를 구비하는 지방족 또는 방향족 탄화수소 화합물을 포함할 수 있다. 예를 들어, 상기 유기 화합물은 산소(O), 질소(N), 황(S) 또는 할로겐족 원자를 포함하는 고분자 물질을 포함할 수 있다. 상기 친수성 작용기는 예를 들어 히드록시기, 알콕시기, 니트로기, 시아노기, 아미노기, 아지도기 (azido group), 아미디노기 (amidino group), 히드라지노기 (hydrazino group), 히드라조노기 (hydrazono group), 카르보닐기 (carbonyl group), 카르바밀기 (carbamyl group), 티올기 (thiol group), 알릴아민기(allylamin group), 에테르기(ether group), 에스테르기 (ester group), 카르복실기 (carboxyl group), 카르복실기의 염, 술폰산기 (sulfonic acid group), 트리메톡시실란기(-Si(OCH3)3), 트리클로로실란기(-SiCl3), 등일 수 있으나, 본 발명의 기술적 사상이 전술한 바에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 약 300 내지 30000 g/mol의 분자량을 가질 수 있다. 그러나, 유기 화합물의 분자량이 이에 한정되는 것은 아니며, 상기 유기 화합물의 분자량은 후속 공정에서 형성하고자 하는 유기 라이너(140L)의 두께에 따라 적절히 선택될 수 있다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 상기 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물 또는 이의 유도체들을 포함할 수 있다. 여기서 용어 "C5 - C50의 지방족 탄화수소 화합물"은 5개 내지 50개의 탄소 원자를 포함하는 사슬형 탄화수소(chain-type hydrocarbon)를 의미한다.
다른 실시예들에 있어서, 상기 유기 화합물은 상기 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물 또는 이의 유도체들을 포함할 수 있다. 여기서 용어 "C5 - C50의 방향족 탄화수소 화합물"은 5개 내지 50개의 탄소 원자를 포함하는 고리형 탄화수소(cyclic hydrocarbon)를 의미한다.
예를 들어, C5 - C50의 지방족 또는 방향족 탄화수소 화합물은 알킬기, 알케닐기, 알키닐기, 아릴기, 아릴알킬기, 알콕사이드기, 헤테로알킬기, 헤테로아릴알킬기, 시클로알킬기, 시클로알케닐기, 시클로알키닐기, 헤테로시클로알킬기 및 이들의 조합으로부터 선택되는 치환기를 포함하며, 5개 내지 50개의 탄소 원자를 포함하는 탄화수소 화합물일 수 있다. 예를 들어, C5 - C50의 지방족 또는 방향족 탄화수소 화합물은 메틸, 에틸, 에테닐, 에티닐, n-프로필(normal propyl), 이소프로필, n-부틸, 이소부틸, sec-부틸(secondary butyl), t-부틸(tertiary butyl), 부테닐, 이소부테닐, 부티닐, 또는 n-펜틸 등의 알킬기, 시클로헥실, 시클로펜틸, 또는 시클로프로필 등의 시클로알킬기, 페닐, 나프틸, 안트라세닐, 페난트레닐(phenanthrenyl), 또는 플루오레닐(fluorenyl)의 아릴알킬기 등을 포함할 수 있다. 그러나, 전술한 예시에 한정되는 것은 아니다.
또 다른 실시예들에 있어서, 상기 유기 화합물은 상기 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 또는 방향족 탄화수소 화합물 또는 이의 유도체들을 반복 단위로 하는 폴리머를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예를 들어, 상기 유기 화합물은 2 내지 150 개의 상기 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 또는 방향족 탄화수소 화합물의 반복 단위가 연결된 폴리머일 수 있다. 예를 들어, 상기 유기 화합물은 화학식 1로 표시되는 화합물을 포함할 수 있다.
Figure 112016008555598-pat00001
화학식 1에서, X1은 친수성 작용기를 포함하는 탄화수소 화합물이고,
R1 및 R2는 각각 C1 - C15의 지방족 탄화수소 화합물이며,
m은 0 내지 150의 정수이고, n은 0 내지 150의 정수이며, m과 n이 모두 0인 경우는 제외된다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 0 내지 150 개의 제1 반복 단위와 0 내지 150 개의 제2 반복 단위가 연결된 폴리머일 수 있고, 상기 제1 반복 단위는 제1 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 또는 방향족 탄화수소 화합물이며, 상기 제2 반복 단위는 제2 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 또는 방향족 탄화수소 화합물일 수 있다. 예를 들어, 상기 유기 화합물은 화학식 2로 표시되는 화합물을 포함할 수 있다.
Figure 112016008555598-pat00002
화학식 2에서, X1 및 X2은 친수성 작용기를 포함하는 탄화수소 화합물이고,
R1, R2, R3 및 R4는 각각 C1 - C15의 지방족 탄화수소 화합물이며,
m은 0 내지 150의 정수이고, n은 0 내지 150의 정수이며, m과 n이 모두 0인 경우는 제외된다.
예시적인 실시예들에 있어서, 상기 유기 화합물은 적어도 두 개의 폴리머 블록으로 이루어지는 공중합체(copolymer) 또는 블록 공중합체(block copolymer)일 수 있다. 예를 들어, 상기 유기 화합물은 각각 0 내지 150 개의 제1 폴리머 블록 및 제2 폴리머 블록으로 이루어지는 블록 공중합체일 수 있다. 또한, 상기 블록 공중합체는 2 종류의 블록 공중합체 (A, B)로 이루어지는 2중(AB) 공중합체, 2 종류의 블록 공중합체 (A, B)로 이루어지는 3중(ABA) 공중합체, 3 종류의 블록 공중합체 (A, B, C)로 이루어지는 3중(ABC) 공중합체, 또는 다중 공중합체 (multi-component block copolymer)로 이루어질 수 있다. 상기 적어도 두 개의 폴리머 블록 중 하나 이상의 폴리머 블록이 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 또는 방향족 탄화수소 화합물을 포함할 수 있다. 예를 들어, 상기 유기 화합물은 화학식 3으로 표시되는 화합물을 포함할 수 있다.
Figure 112016008555598-pat00003
화학식 3에서, X1 및 X2은 친수성 작용기를 포함하는 탄화수소 화합물이고,
m은 0 내지 150의 정수이고, n은 0 내지 150의 정수이며, m과 n이 모두 0인 경우는 제외된다.
예시적인 실시예들에서, 유기 코팅층(140)은 유기 용매에 전술한 유기 화합물을 용해시킨 조성물을 제조하고, 상기 조성물을 예를 들어 스핀 코팅 공정 또는 슬릿 코팅 공정 등에 의해 복수의 기준 패턴(134P) 및 제1 마스크층(132) 상에 도포함으로써 형성될 수 있다. 유기 코팅층(140)은 복수의 기준 패턴(134P) 측벽 및 상면 전체를 커버하도록 약 1000 내지 5000Å의 두께로 형성될 수 있다.
상기 유기 용매는 고분자 물질에 대하여 우수한 용해도를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 유기 용매는 아세트산 계열, 에스테르 계열, 아크릴레이트 계열, 케톤 계열 용매를 포함할 수 있다. 예를 들어, 상기 유기 용매는 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate: PGMEA), 폴리메타크릴레이트(polymethacrylate: PMA), 폴리글리시딜메타크릴레이트(polyglycidyl methacrylate: PGMA) 등을 포함할 수 있다. 을 들 수 있다. 이들은 단독으로 혹은 2 이상이 혼합되어 사용될 수 있다.
도 1, 도 7 및 도 8을 참조하면, 단계 S50에서, 유기 코팅층(140)에 제1 베이킹 처리(S120)를 수행하여 제1 마스크층(132)의 상면, 복수의 기준 패턴(134P) 측벽 및 상면 상에 콘포말하게 유기 라이너(140L)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 베이킹 처리(S120)는 50℃ 내지 220℃의 온도에서 수십 분 내지 수 시간 동안 수행될 수 있다. 예를 들어, 유기 코팅층(140)이 형성된 기판(110) 상에 약 100℃ 내지 150℃의 온도에서 제1 베이킹 처리(S120)가 수행될 수 있다. 제1 베이킹 처리(S120) 동안에 유기 코팅층(140) 내에서 상기 유기 화합물이 재배치되기 위한 충분한 에너지를 얻을 수 있도록, 제1 베이킹 처리(S120)는 유기 코팅층(140) 내에 포함된 상기 유기 화합물의 유리 전이 온도(Tg)보다 높은 온도에서 수행될 수 있다. 그러나 제1 베이킹 처리(S120)의 온도가 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 유기 라이너(140L)는 복수의 기준 패턴(134P)의 측벽 및 상면, 및 제1 마스크층(132) 상면 상에 소정의 두께로 콘포말하게 형성될 수 있다. 유기 라이너(140L)는 제1 베이킹 처리(S120) 동안에 유기 코팅층(140) 내에 포함된 친수성 작용기를 갖는 상기 유기 화합물이 친수성 표면을 구비하는 복수의 기준 패턴(134P) 및 제1 마스크층(132)의 표면 상에 자기정렬됨에 의해 형성될 수 있다. 예를 들어, 상기 유기 화합물은 그 일단에 히드록시기(-OH)를 포함하는 지방족 탄화수소일 수 있고, 상기 히드록시기가 복수의 기준 패턴(134P) 또는 제1 마스크층(132)의 친수성 표면에 부착됨에 의해 소정의 두께를 갖는 유기 라이너(140L)가 형성될 수 있다.
유기 라이너(140L)는 상기 친수성 표면 상에 조밀하게 부착된 상기 유기 화합물을 포함할 수 있고, 이에 따라 유기 라이너(140L) 내에 함유된 상기 유기 화합물의 농도는 유기 코팅층(140) 내에 함유된 상기 유기 화합물의 농도보다 더 클 수 있다. 한편, 유기 코팅층 잔류부(140R)에 함유된 상기 유기 화합물의 농도는 상기 유기 라이너(140L) 내에 함유된 상기 유기 화합물의 농도보다 더 작을 수 있다.
이후, 유기 코팅층 잔류부(140R)를 제거할 수 있다.
예시적인 실시예들에 있어서, 비극성 용매를 기판(110) 상에 도포함으로써 유기 코팅층 잔류부(140R)만을 선택적으로 제거할 수 있다. 상기 비극성 용매를 도포하는 공정에서, 유기 라이너(140L)는 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 비극성 용매는 벤젠, 톨루엔, 또는 자일렌과 같은 방향족 탄화수소; 시클로헥산, 시클로헥사논; 디메틸에테르, 디에틸에테르, 에틸렌글리콜, 프로필렌글리콜, 에틸렌글리콜 모노메틸에테르, 에틸렌글리콜 모노에틸에테르, 에틸렌글리콜 메틸에틸에테르, 디에틸렌글리콜 모노메틸에테르, 디에틸렌글리콜 모노에틸에테르, 디에틸렌글리콜 디메틸에테르, 테트라하이드로퓨란, 디옥산 등의 비고리형 또는 고리형의 에테르류; 메틸 아세테이트, 에틸 아세테이트, 프로필 아세테이트, 부틸 아세테이트, 메틸 히드록시 아세테이트, 에틸 히드록시 아세테이트, 메틸메톡시 아세테이트, 에틸메톡시 아세테이트, 메틸에톡시 아세테이트, 에틸에톡시 아세테이트, 프로필렌글리콜 메틸에테르 아세테이트, 프로필렌글리콜 에틸에테르 아세테이트, 메틸셀로솔브 아세테이트, 에틸셀로솔브 아세테이트 등의 아세테이트류; 메틸 3-히드록시 프로피오네이트, 에틸 3-히드록시 프로피오네이트, 메틸 2-메톡시 프로피오네이트, 에틸 2-메톡시 프로피오네이트, 메틸 2-에톡시프로피오네이트, 에틸 2-에톡시프로피오네이트, 메틸 3-메톡시프로피오네이트, 에틸 3-메톡시프로피오네이트, 메틸 3-에톡시프로피오네이트, 에틸 3-에톡시프로피오네이트, 프로필렌글리콜 메틸에테르 프로피오네이트, 프로필렌글리콜 에틸에테르 프로피오네이트 등의 프로피오네이트류; 메틸-2-히드록시이소부티레이트, 메틸 ?-메톡시이소부티레이트, 에틸 메톡시이소부티레이트, 메틸 ?-에톡시이소부티레이트, 에틸 ?-에톡시이소부티레이트, 메틸 ?-메톡시이소부티레이트, 에틸 ?-메톡시이소부티레이트, 메틸 ?-에톡시이소부티레이트, 에틸 ?-에톡시이소부티레이트, 메틸 ?-히드록시이소부티레이트, 에틸 ?-히드록시이소부티레이트, 이소프로필 ?-히드록시이소부티레이트 및 부틸 ?-히드록시이소부티레이트 등의 부티레이트류; 또는 메틸 락테이트, 에틸 락테이트, 프로필 락테이트, 부틸 락테이트 등의 락테이트류; 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 비극성 용매로서 n-부틸 아세테이트 또는 2-헵타논을 사용할 수 있다.
도 8에 예시적으로 도시된 것과 같이, 메인 패턴 영역(MR) 상의 유기 라이너(140L)는 약 10 내지 500Å의 제1 두께(T11)를 가질 수 있고, 에지 영역(MR) 상의 유기 라이너(140L)는 약 10 내지 500Å의 제2 두께(T21)를 가질 수 있다. 전술한 것과 같이, 유기 코팅층(140)(도 6 참조) 내에 포함된 상기 유기 화합물이 자기 정렬 방식으로 배열되어 유기 라이너(140L)를 구성하기 때문에, 유기 라이너(140L)의 두께는 상기 유기 화합물의 길이에 따라 결정될 수 있고, 이에 따라 유기 라이너(140L)는 메인 패턴 영역(MR)과 에지 영역(ER) 상에서 실질적으로 서로 동일한 두께(T11, T21)를 가질 수 있다.
도 9를 참조하면, 유기 라이너(140L)가 형성된 기판(110) 상에 제2 베이킹 처리(S130)를 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 베이킹 처리(S130)는 50℃ 내지 220℃의 온도에서 수 분 내지 수 시간 동안 수행될 수 있다. 예를 들어, 유기 라이너(140L)가 형성된 기판(110) 상에 약 100℃ 내지 150℃의 온도에서 제2 베이킹 처리(S130)가 수행될 수 있다. 제2 베이킹 처리(S130)에 의해, 유기 라이너(140L)의 표면 거칠기가 개선되거나 표면 강도가 향상될 수 있고, 이에 따라 유기 라이너(140L)는 향상된 식각 내성을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 도 9에 도시한 것과는 달리 제2 베이킹 처리(S130)는 생략될 수도 있다.
도 1, 도 10 및 도 11을 참조하면, 단계 S60에서, 유기 라이너(140L) 상에 복수의 기준 패턴(134P) 측벽 사이의 공간을 채우는 복수의 매립 패턴(150P)을 형성할 수 있다.
복수의 매립 패턴(150P)을 형성하기 위한 예시적인 공정에서, 도 10에 도시된 것과 같이, 유기 라이너(140L) 상면 상에 복수의 기준 패턴(134P)의 측벽 사이의 공간을 매립하는 매립층(150)을 형성할 수 있다. 이후, 도 11에 도시된 것과 같이, 매립층(150) 상부에 평탄화 공정을 수행하여 복수의 기준 패턴(134P) 사이에 각각 배치되는 복수의 매립 패턴(150P)을 형성할 수 있다.
예시적인 실시예들에 있어서, 매립층(150)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 화학 기상 증착법(chemical vapor deposition, CVD), 저압 화학 기상 증착법(low pressure CVD), 플라즈마 강화 화학 기상 증착법(plasma enhanced CVD), 금속유기 화학 기상 증착법(metal organic CVD), 원자층 증착법(atomic layer deposition, ALD), 금속유기 원자층 증착법(metal organic ALD) 등에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 매립층(150)은 유기 라이너(140L) 및 제1 마스크층(132)과 충분한 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 마스크층(132)이 실리콘 산질화물 또는 실리콘 질화물을 포함하는 경우, 매립층(150)은 실리콘 산화물 또는 실리콘 산질화물을 각각 포함할 수 있다. 예시적인 실시예들에 있어서, 매립층(150)은 복수의 기준 패턴(134P)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 매립층(150)이 복수의 기준 패턴(134P)과 상이한 물질을 포함하는 경우, 매립층(150)은 복수의 기준 패턴(134P)과 유사한 식각율을 가질 수 있다. 예를 들어, 복수의 기준 패턴(134P)이 실리콘 산화물을 포함하고, 매립층(150)이 실리콘 산화물을 포함할 수 있다.
도 10에 예시적으로 도시된 것과 같이, 메인 패턴 영역(MR) 상에서 복수의 기준 패턴(134P) 상면 상에 위치하는 매립층(150)은 제3 두께(T12)를 가질 수 있고, 에지 영역(ER) 상에서 복수의 기준 패턴(134P) 상면 상에 위치하는 매립층(150)은 제3 두께(T12)와 유사한 제4 두께(T22)를 가질 수 있다. 즉, 매립층(150)은 매립층(150) 하부에 위치하는 복수의 기준 패턴(134P)의 선폭에 관계 없이 실질적으로 균일한 두께(T12, T22)를 가질 수 있다.
일반적으로, 스핀 코팅법 등에 의하여 탄소 함유막을 포함하는 매립층(150)을 형성하는 경우에, 매립층(150) 하부에 배치되는 라인 패턴의 선폭에 따라 및/또는 기판(110) 상에서의 위치에 따라 매립층(150)의 두께가 달라질 수 있다. 예를 들어, 좁은 선폭의 라인 패턴들이 배치되는 메인 패턴 영역(MR)에서는 매립층(150)이 비교적 작은 두께(T12)를 가지며, 상대적으로 넓은 선폭의 라인 패턴들이 배치되는 에지 영역(ER)에서는 매립층(150)이 비교적 큰 두께(T22)를 가질 수 있다. 이러한 경우에, 에지 영역(ER) 상의 매립층(150)의 상면이 메인 패턴 영역(MR) 상의 매립층(150)의 상면보다 수직 방향(도 10의 Z 방향)을 따라 높은 레벨 상에 위치할 수 있다. 다시 말하면, 매립층(150)이 탄소 함유막을 포함하는 경우에, 메인 패턴 영역(MR)과 에지 영역(ER)에서 매립층(150)은 상면 레벨 차이를 가질 수 있다. 복수의 기준 패턴(134P)의 높이 및 폭에 따라 매립층(150)의 상기 상면 레벨 차이는 달라질 수 있으며, 복수의 기준 패턴(134P)의 종횡비가 커짐에 따라 매립층(150)은 최대 100Å까지 상기 상면 레벨 차이를 가질 수 있다. 이러한 매립층(150)의 평탄하지 않은 상면 레벨에 의해 후속 공정에서 복수의 기준 패턴(134P)의 식각량 차이가 유발될 수 있고, 이에 따라 피쳐 패턴(120P)(도 14 참조)을 식각하기 위한 후속 공정에서 피쳐층(120)의 식각량을 정밀하게 제어하지 못할 수 있다.
그러나, 도 10에 예시적으로 도시된 것과 같이, 예를 들어 ALD 등의 증착 공정에 의해 실리콘 산화물 등을 사용하여 매립층(150)을 형성하는 경우, 매립층(150) 하부의 기준 패턴(134P)의 선폭에 무관하게, 및/또는 기판(110) 상에서의 위치에 무관하게 균일한 두께(T12, T22)를 갖는 매립층(150)이 형성될 수 있다. 따라서, 기판(110) 상에서의 위치 또는 하부의 기준 패턴(134P)의 선폭에 따라 매립층(150)의 상면 레벨 차이가 발생하는 현상이 방지될 수 있다.
매립층(150)을 평탄화하기 위한 예시적인 공정에서, 복수의 기준 패턴(134P) 상면이 노출될 때까지 화학 기계적 연마(mechanical chemical polishing) 공정, 에치백(etchback) 공정 등에 의해 매립층(150) 및 유기 라이너(140L) 상측을 일부 두께만큼 제거할 수 있다.
도 11에 예시적으로 도시된 것과 같이, 제1 마스크층(132) 상에서 제1 방향(도 11의 X 방향)으로 연장되는 복수의 기준 패턴(134P) 각각의 양 측벽 상에 제1 방향으로 연장되는 유기 라이너(140L)가 배치되고, 유기 라이너(140L)의 측벽 상에 제1 방향으로 연장되는 복수의 매립 패턴(150P)이 배치될 수 있다. 이에 따라, 제1 마스크층(132) 상에서 제2 방향(도 11의 Y 방향)을 따라 복수의 기준 패턴(134P), 유기 라이너(140L), 복수의 매립 패턴(150P) 및 유기 라이너(140L)가 순서대로 반복 배치될 수 있다.
전술한 바와 같이, 매립층(150)이 평탄한 상면 레벨을 갖기 때문에, 상기 평탄화 공정 이후에 복수의 기준 패턴(134P), 복수의 매립 패턴(150P) 및 유기 라이너(140L)의 상면들이 모두 실질적으로 동일한 레벨 상에 위치할 수 있다. 이에 따라 피쳐 패턴(120P)을 형성하기 위한 후속 공정에서 피쳐층(120)의 식각량이 정밀하게 제어될 수 있다.
도 1 및 도 12를 참조하면, 단계 S70에서, 복수의 기준 패턴(134P)과 복수의 매립 패턴(150P) 사이에 노출되는 유기 라이너(140L)(도 11 참조)를 제거할 수 있다. 유기 라이너(140L)가 제거된 위치에 개구부(140H)가 형성될 수 있고, 개구부(140H)의 바닥부에서 제1 마스크층(132)의 상면이 노출될 수 있다. 또한, 복수의 매립 패턴(150P) 아래에 배치된 유기 라이너(140L)의 하측 일부(140U)는 상기 유기 라이너(140L)의 제거 공정에서 제거되지 않고 잔류할 수 있으며, 유기 라이너(140L)의 하측 일부(140U)는 개구부(140H)의 바닥부에서 노출될 수 있다.
예시적인 실시예들에 있어서, 이온 빔 식각 공정, 반응성 이온 식각 공정, 플라즈마 식각 공정, 고밀도 플라즈마 식각 등의 이방성 식각 공정에 의해 유기 라이너(140L)가 제거될 수 있다. 예를 들어, 상기 이방성 식각 공정은 질소 및 수소를 이용한 방향성 플라즈마 공정일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 이방성 식각 공정에서 유기 라이너(140L)의 식각율 대 복수의 기준 패턴(134P)의 식각율은 약 5 : 1 보다 클 수 있다. 예를 들어, 유기 라이너(140L)의 식각율 대 복수의 기준 패턴(134P)의 식각율은 약 10 : 1 보다 크거나, 또는 약 20 : 1 보다 클 수 있다. 또한, 상기 이방성 식각 공정에서 유기 라이너(140L)의 식각율 대 복수의 매립 패턴(150P)의 식각율은 약 5 : 1 보다 클 수 있다. 예를 들어, 유기 라이너(140L)의 식각율 대 복수의 매립 패턴(150P)의 식각율은 약 10 : 1 보다 크거나, 또는 약 20 : 1 보다 클 수 있다.
예를 들어, 복수의 기준 패턴(134P) 및 복수의 매립 패턴(150P)이 ALD 공정 등에 의해 형성된 실리콘 산화물 등의 무기 물질을 포함하는 경우 복수의 기준 패턴(134P) 및 복수의 매립 패턴(150P)은 비교적 치밀한 막질을 가질 수 있다. 반면, 유기 화합물을 포함하는 유기 라이너(140L)는 상기 무기 물질에 비하여 상대적으로 낮은 치밀도 또는 상대적으로 약한 식각 내성을 가질 수 있다. 이에 따라, 상기 이방성 식각 공정에서 유기 라이너(140L)의 선택적 식각 특성이 현저히 향상될 수 있다.
일반적으로 채용되는 이중 패터닝 공정에서, 기준 패턴의 양 측벽 상에 스페이서 또는 라이너를 형성하고, 상기 스페이서 또는 라이너의 측벽 상에 매립 패턴을 형성한다. 이후, 상기 기준 패턴 및 상기 매립 패턴을 잔류시키는 한편 상기 스페이서 또는 라이너를 선택적으로 제거함에 의해, 포토리소그래피의 해상 한계보다 작은 피치를 갖는 미세 패턴을 형성할 수 있다. 상기 스페이서 또는 라이너가 상기 기준 패턴의 측벽 상에 균일한 두께로 콘포말하게 형성될 필요가 있으므로, 일반적으로 상기 스페이서 또는 라이너는 예를 들어 ALD 공정에 의해 형성되는 실리콘 산화물 등의 무기 물질을 사용하여 형성한다. 또한 상기 기준 패턴과 상기 매립 패턴은 SOH 물질과 같은 탄소 함유 물질층으로 형성한다.
그러나, 일반적으로 채용되는 이중 패터닝 공정에서, 예를 들어 탄소 함유 물질층을 포함하는 상기 기준 패턴 및 매립 패턴을 잔류시키고 예를 들어 무기 물질을 포함하는 상기 스페이서만을 선택적으로 제거하는 것이 용이하지 않다. 이는 전술한 바와 같이 탄소 함유 물질층은 치밀한 막질을 갖는 상기 스페이서막에 비하여 상대적으로 약한 식각 내성을 갖기 때문일 수 있다. 따라서, 상기 스페이서만의 제거 공정에서 상기 기준 패턴 및 매립 패턴 또한 소정의 두께만큼 제거될 수 있다. 즉, 무기 물질층에 대한 탄소 함유 물질층의 식각 선택비가 다소 낮을 수 있고, 상기 스페이서 제거 공정 이후에 상기 기준 패턴 및 매립 패턴의 두께들의 편차 및 상면 레벨들의 편차가 발생할 수 있다.
그러나 예시적인 실시예들에 따르면, 도 7 및 도 8에 예시적으로 도시된 것과 같이, 복수의 기준 패턴(134P)은 치밀한 막질을 갖는 무기 물질을 포함하며, 유기 화합물을 포함하는 유기 라이너(140L)가 복수의 기준 패턴(134P) 측벽 상에 균일한 두께로 콘포말하게 형성될 수 있다. 복수의 매립 패턴(150P) 또한 치밀한 막질을 갖는 무기 물질을 포함하도록 형성될 수 있다. 따라서, 무기 물질을 포함하는 복수의 기준 패턴(134P)과 복수의 매립 패턴(150P)을 잔류시키는 한편 유기 화합물을 포함하는 유기 라이너(140L)를 선택적으로 제거시키기 위한 공정에서, 복수의 기준 패턴(134P)과 복수의 매립 패턴(150P)에 대한 유기 라이너(140L)의 식각 선택비가 우수할 수 있다. 따라서, 유기 라이너(140L) 제거 공정에서 복수의 기준 패턴(134P)과 복수의 매립 패턴(150P)의 제거량이 미미할 수 있고, 이에 따라 복수의 기준 패턴(134P)과 복수의 매립 패턴(150P)은 실질적으로 동일 평면 상에 위치하는 상면 레벨들을 가질 수 있다.
도 1, 도 13 및 도 14를 참조하면, 단계 S80에서, 복수의 기준 패턴(134P)과 복수의 매립 패턴(150P)을 식각 마스크로 사용하여 피쳐층(120)을 식각하여 피쳐 패턴(120P)을 형성할 수 있다.
피쳐 패턴(120P)을 형성하기 위한 예시적인 공정에서, 복수의 기준 패턴(134P)과 복수의 매립 패턴(150P)을 식각 마스크로 사용하여 제1 마스크층(132)(도 12 참조)을 식각함으로써 제1 마스크 패턴(132P)을 형성하고, 이후 제1 마스크 패턴(132P)을 식각 마스크로 사용하여 피쳐층(120)을 식각함으로써 피쳐 패턴(120P)을 형성할 수 있다.
도 14에 예시적으로 도시된 것과 같이, 피쳐 패턴(120P)은 제2 피치(P2)로 배열된 복수의 라인 패턴들을 포함할 수 있고, 제2 피치(P2)는 복수의 기준 패턴(134P)의 제1 피치(P1)(도 4 참조)의 약 1/2일 수 있다.
전술한 반도체 소자의 제조 방법에 따르면, 복수의 기준 패턴(134P) 측벽 및 상면 상에 친수성을 갖는 유기 화합물을 자기정렬 방식에 의해 배열시킴에 따라 복수의 기준 패턴(134P) 상에 콘포말하게 유기 라이너(140L)를 형성할 수 있다. 유기 라이너(140L) 상에서 복수의 기준 패턴(134P) 측벽 사이의 공간을 매립하는 복수의 매립 패턴(150P)을 형성한 후, 유기 라이너(140L)만을 선택적으로 제거함에 의해 미세 패턴을 형성할 수 있다. 하부의 피쳐층을 패터닝하기 위한 더블링 패턴(doubling pattern)으로서, 무기 물질을 포함하는 복수의 기준 패턴(134P) 및 복수의 매립 패턴(150P)을 사용할 수 있다.
일반적으로 채용되는 이중 패터닝 기술에서는, 상기 더블링 패턴으로서 탄소 함유층을 사용하고 스페이서 또는 라이너로서 무기 물질을 사용하므로, 상기 스페이서의 선택적 제거 공정에서 상기 더블링 패턴이 함께 소모되어 상기 더블링 패턴 및/또는 하부의 피쳐 패턴의 정밀한 두께 조절이 어려운 문제가 있다. 또한, 매립 패턴의 형성을 위하여 탄소 함유층을 사용하여 예를 들어 스핀 코팅법에 의해 매립층을 형성하나, 상기 매립층 하부에 배치되는 라인 패턴의 선폭에 따라 및/또는 기판 상에서의 위치에 따라 상기 매립층의 두께가 달라질 수 있고, 이에 따라 상기 매립 패턴 및 기준 패턴의 식각량을 정밀하게 조절하기 어려운 문제가 있다.
그러나, 전술한 반도체 소자의 제조 방법에 따르면, 유기 라이너(140L)의 선택적 제거 공정에서 상기 더블링 패턴이 거의 식각되지 않을 수 있고, 이에 따라 상기 더블링 패턴 및/또는 하부의 피쳐 패턴(120P)의 두께를 정밀하게 조절할 수 있다. 또한, 예를 들어 ALD 공정 등에 의해 매립층(150)을 형성하기 때문에, 매립층(150) 하부의 기준 패턴(134P)의 선폭에 무관하게, 및/또는 기판(110) 상에서의 위치에 무관하게 균일한 두께를 갖는 매립층(150)이 얻어질 수 있다. 따라서, 상기 제조 방법에 따르면 이중 패터닝 공정에서의 라인 패턴의 CD(critical dimension)의 산포가 감소될 수 있다.
도 15a 내지 도 19b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 단면도들이다. 도 도 15b, 도 16b, 도 17b, 도 18b 및 도 19b는 각각 도 15a, 도 16a, 도 17a, 도 18a 및 도 19a에서의 B-B' 선에 대응되는 단면도들이다. 도 15a 내지 도 19b에서는, 이중 패터닝 기술(DPT)을 사용하여 아일랜드 형상의 피쳐 패턴(120PA)을 구비하는 반도체 소자를 제조하는 방법을 예시적으로 도시하였다. 도 15a 내지 도 19b에서, 도 1 내지 도 14에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 15a 및 도 15b를 참조하면, 기판(110) 상에 피쳐층(120) 및 제1 마스크층(132)을 순차적으로 형성하고, 제1 마스크층(132) 상에 아일랜드 형상의 복수의 기준 패턴(134PA)을 형성할 수 있다.
피쳐층(120), 제1 마스크층(132) 및 복수의 기준 패턴(134PA)에 대한 상세한 설명은 도 1 내지 도 4를 참조로 설명한 피쳐층(120), 제1 마스크층(132) 및 복수의 기준 패턴(134P)을 참조로 할 수 있다.
복수의 기준 패턴(134PA)은 제1 마스크층(132) 상에서 기판(110) 상면에 평행한 제1 방향(도 15a의 X 방향) 및 제2 방향(도 15a의 Y 방향)을 따라 반복적으로 배치될 수 있다. 복수의 기준 패턴(134PA)은 상기 제1 방향 또는 상기 제2 방향을 따라 제1 피치(P1A)로 배열될 수 있다.
도 15a에 도시된 것과 같이, 복수의 기준 패턴(134PA)은 수직 방향으로 원형 단면을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 도 15a에 도시된 것과는 달리, 복수의 기준 패턴(134PA)은 직사각형, 정사각형, 마름모꼴, 타원형 등 다양한 단면 형상을 가질 수 있다.
도 16a 및 도 16b를 참조하면, 복수의 기준 패턴(134PA)을 콘포말하게 커버하는 유기 라이너(140LA) 및 유기 라이너(140LA) 상의 유기 코팅층 잔류부(140RA)가 형성된 구조를 얻을 수 있다.
유기 라이너(140LA)의 형성 공정에 대한 상세한 설명은 도 1, 도 5 내지 도 7을 참조로 설명한 공정들을 참조로 할 수 있다.
도 16a에 예시적으로 도시된 것과 같이, 유기 라이너(140LA)는 복수의 기준 패턴(134PA)의 측벽 및 상면, 및 제1 마스크층(132)의 상면 상에 균일한 두께로 형성될 수 있다. 유기 라이너(140LA)의 두께는 유기 라이너(140LA) 내에 포함된 유기 화합물의 분자량 또는 상기 유기 화합물의 길이에 따라 달라질 수 있다.
도 16a에 예시적으로 도시된 것과 같이, 복수의 기준 패턴(134PA) 중 제1 방향(도 16a의 X 방향)을 따라 인접한 두 개의 기준 패턴(134PA)의 서로 마주보는 측벽들 상에 배치된 유기 라이너(140LA) 측벽들이 서로 접촉할 수 있다. 또한 복수의 기준 패턴(134PA) 중 제2 방향(도 16a의 Y 방향)을 따라 인접한 두 개의 기준 패턴(134PA)의 서로 마주보는 측벽들 상에 배치된 유기 라이너(140LA) 측벽들이 서로 접촉할 수 있다. 즉, 유기 라이너(140LA)의 두께가 인접한 두 개의 기준 패턴(134PA) 사이의 간격의 1/2배가 되도록 유기 라이너(140LA)가 형성되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 유기 라이너(140LA)의 두께는 다양하게 선택될 수 있다.
도 17a 및 도 17b를 참조하면, 유기 라이너(140LA) 상에서 복수의 기준 패턴(134PA) 측벽 사이의 공간을 채우는 복수의 매립 패턴(150PA)을 형성할 수 있다.
복수의 매립 패턴(150PA)의 형성 공정에 대한 상세한 설명은 도 1, 도 8 내지 도 11을 참조로 설명한 공정들을 참조로 할 수 있다.
도 17a에 예시적으로 도시된 것과 같이, 제1 방향(도 17a의 X 방향)을 따라 인접하게 배열된 두 개의 기준 패턴(134PA) 사이에는 유기 라이너(140LA)가 배치되고, 제2 방향(도 17a의 Y 방향)을 따라 인접하게 배열된 두 개의 기준 패턴(134PA) 사이에는 유기 라이너(140LA)가 배치될 수 있다. 제1 방향 및 제2 방향 사이에서 대각선 방향을 따라 인접하게 배열된 두 개의 기준 패턴(134PA) 사이에 복수의 매립 패턴(150PA) 각각이 배치될 수 있고, 상기 복수의 매립 패턴(150PA)의 측벽은 유기 라이너(140LA)의 측벽과 접촉할 수 있다.
도 17a에 예시적으로 도시된 것과 같이, 복수의 매립 패턴(150PA)의 측벽 일부는 유기 라이너(140LA)의 라운드진 측벽 일부분과 접촉할 수 있다. 특히, 복수의 매립 패턴(150PA)를 구성하는 물질 또는 복수의 매립 패턴(150PA)의 형성 공정에 따라 복수의 매립 패턴(150PA)의 스텝 커버리지 특성에 달라질 수 있고, 복수의 매립 패턴(150PA)의 상기 스텝 커버리지 특성에 따라 복수의 매립 패턴(150PA)은 다양한 형상을 가질 수 있다. 도 17a에 도시된 것과 같이, 복수의 매립 패턴(150PA)의 에지부(150PA_E)는 유기 라이너(140LA)의 라운드진 측벽과 접촉하지 않을 수 있다. 이와는 달리, 복수의 매립 패턴(150PA)의 에지부(150PA_E)는 테이퍼진 형상을 가지며, 유기 라이너(140LA)의 라운드진 측벽과 접촉할 수도 있다.
도 17a에 예시적으로 도시된 것과 같이, 복수의 매립 패턴(150PA)의 수직 단면은 수직 방향으로 사각형 단면 또는 마름모꼴 단면을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 도 17a에 도시된 것과는 달리, 복수의 기준 패턴(134PA)은 타원형, 원형 등 다양한 단면 형상을 가질 수 있다.
도 18a 및 도 18b를 참조하면, 복수의 기준 패턴(134PA)과 복수의 매립 패턴(150PA) 사이에서 노출된 유기 라이너(140LA)(도 17a 및 도 17b 참조)를 제거할 수 있다.
유기 라이너(140LA)의 제거 공정에 대한 상세한 설명은 도 1 및 도 12를 참조로 설명한 공정들을 참조로 할 수 있다.
도 18a에 예시적으로 도시된 것과 같이, 유기 라이너(140LA)를 제거하기 위한 공정에서, 복수의 매립 패턴(150PA)의 에지부(150PA_E) 또한 소모되어 복수의 매립 패턴(150PA)의 에지부(150PA_E)가 라운드진 모서리를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 19a 및 도 19b를 참조하면, 복수의 기준 패턴(134PA)(도 18a 참조)과 복수의 매립 패턴(150PA)(도 18a 참조)을 식각 마스크로 사용하여 제1 마스크층(132)(도 18b 참조) 및 피쳐층(120)(도 18b 참조)을 식각하여 제1 마스크 패턴(132PA) 및 피쳐 패턴(120PA)을 형성할 수 있다.
제1 마스크 패턴(132PA) 및 피쳐 패턴(120PA)의 형성 공정에 대한 상세한 설명은 도 1, 도 13 및 도 14를 참조로 설명한 공정들을 참조로 할 수 있다.
제1 마스크층(132) 및 피쳐층(120)을 식각하는 공정에서, 복수의 매립 패턴(150PA)의 에지부(150PA_E)(도 18a 참조) 또한 소모될 수 있고, 이에 따라 도 19a에 예시적으로 도시된 것과 같이 복수의 매립 패턴(150PA) 하부의 제1 마스크 패턴(132PA) 및 피쳐 패턴(120PA)은 원형 또는 타원형 수직 단면을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 20 내지 도 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 20 내지 도 31에서는 사중 패터닝 기술(QPT)을 사용하여 라인 형상의 피쳐 패턴(120PB)을 구비하는 반도체 소자를 제조하는 방법을 예시적으로 도시하였다. 도 20 내지 도 31에서, 도 1 내지 도 19b에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 20을 참조하면, 기판(110) 상에 피쳐층(120), 제1 마스크층(132), 제1 물질층(136) 및 제2 마스크층(138)이 순차적으로 형성될 수 있다.
피쳐층(120), 제1 마스크층(132), 제1 물질층(136) 및 제2 마스크층(138)에 대한 상세한 설명은 도 1 내지 도 4를 참조로 설명한 피쳐층(120), 제1 마스크층(132), 제1 물질층(136) 및 제2 마스크층(138)을 참조로 할 수 있다.
도 21을 참조하면, 제2 마스크층(138) 상에 포토리소그래피 공정에 의해 제3 마스크(도시 생략)을 형성하고, 제3 마스크를 식각 마스크로 사용하여 제2 마스크층(138)을 식각하여 제2 마스크 패턴(138PB)을 형성할 수 있다. 이후, 제2 마스크 패턴(138PB)을 식각 마스크로 사용하여 제1 물질층(136)을 식각하여 제1 물질층 패턴(136PB)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 물질층 패턴(136PB)은 약 3F의 폭 및 약 5F의 간격으로 반복 배치되는 복수의 라인 패턴을 포함할 수 있다.
도 22를 참조하면, 제1 물질층 패턴(136PB)의 측벽, 제2 마스크 패턴(138PB)의 측벽 및 상면, 및 제1 마스크층(132)의 상면 상에 예비 기준 패턴층(134B)을 콘포말하게 형성할 수 있다. 예를 들어, 예비 기준 패턴층(134B)은 ALD 공정 등에 의해 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다. 예를 들어, 예비 기준 패턴층(134B)은 약 1F의 두께를 가질 수 있다.
도 23을 참조하면, 예비 기준 패턴층(134B)(도 22 참조) 상에 이방성 식각 공정을 수행하여, 제1 물질층 패턴(136PB)의 양 측벽 상에 복수의 기준 패턴(134PB) 각각을 형성할 수 있다. 상기 이방성 식각 공정에서, 제1 마스크층(132)의 제1 상면(132T1)과 제2 마스크 패턴(138PB)의 상면 또한 노출될 수 있다.
도 24를 참조하면, 제2 마스크 패턴(138PB)(도 23 참조) 및 제1 물질층 패턴(136PB)(도 23 참조)을 제거할 수 있다. 상기 제거 공정에서, 제1 물질층 패턴(136PB)에 의해 커버되어 있던 제1 마스크층(132)의 제2 상면(132T2)이 노출될 수 있다.
도 24에 도시되지는 않았지만, 상기 제거 공정에서 제1 마스크층(132)의 제1 상면(132T1)의 상측 일부분이 제거되어 제1 마스크층(132)의 제1 상면(132T1)에 리세스(도시 생략)가 형성될 수도 있다.
이후, 복수의 기준 패턴(134PB) 측벽이 친수성 표면을 갖도록 복수의 기준 패턴(134PB)이 형성된 기판(110) 상에 표면처리를 수행할 수 있다. 상기 표면처리는 도 5를 참조로 설명한 표면처리(S110)와 유사한 특징을 갖는다.
도 25를 참조하면, 제1 마스크층(132) 및 복수의 기준 패턴(134PB) 상에 친수성을 갖는 유기 화합물을 포함하는 유기 코팅층(140B)을 형성할 수 있다. 유기 코팅층(140B) 및 상기 유기 화합물은 도 6을 참조로 설명한 유기 코팅층(140) 및 상기 유기 화합물과 유사한 특징을 갖는다.
도 26을 참조하면, 유기 코팅층(140B)에 제1 베이킹 처리(S120B)를 수행하여 복수의 기준 패턴(134PB) 측벽 상에 콘포말하게 유기 라이너(140LB)를 형성할 수 있다.
도 27을 참조하면, 유기 코팅층 잔류부(140RB)(도 26 참조)를 제거할 수 있다. 유기 코팅층 잔류부(140RB)가 제거된 이후, 유기 라이너(140LB)는 약 1F의 두께(T3)를 가질 수 있다. 유기 라이너(140LB)는 복수의 기준 패턴(134PB)의 친수성 표면 상에 자기정렬된 상기 유기 화합물로 구성될 수 있다. 유기 라이너(140LB)의 두께(T3)는 상기 유기 화합물의 분자량 또는 길이에 의해 조절될 수 있다. 따라서, 미세 피치를 갖는 패턴을 형성하기 위한 QPT 공정에서, 상기 유기 화합물의 분자량 또는 길이를 정밀하게 조절함에 따라 유기 라이너(140LB)의 두께(T3)가 정밀하게 조절될 수 있다.
도 28을 참조하면, 유기 라이너(140LB) 상면 상에 복수의 기준 패턴(134PB)의 측벽 사이의 공간을 매립하는 매립층(150B)을 형성할 수 있다.
도 29를 참조하면, 매립층(150B)(도 28 참조), 복수의 기준 패턴(134PB) 및 유기 라이너(140LB) 상부에 평탄화 공정을 수행하여 복수의 기준 패턴(134PB) 사이에 각각 배치되는 복수의 매립 패턴(150PB)을 형성할 수 있다.
도 30을 참조하면, 복수의 기준 패턴(134PB)과 복수의 매립 패턴(150PB) 사이에 노출되는 유기 라이너(140LB)(도 11 참조)를 제거할 수 있다. 유기 라이너(140LB)가 제거된 위치에 개구부(140HB)가 형성될 수 있고, 개구부(140HB)의 바닥부에서 제1 마스크층(132)의 상면(132T3)이 노출될 수 있다.
도 31을 참조하면, 복수의 기준 패턴(134PB)과 복수의 매립 패턴(150PB)을 식각 마스크로 사용하여 피쳐층(120)을 식각하여 피쳐 패턴(120PB)을 형성할 수 있다.
도 32는 예시적인 실시예들에 따라 제조된 반도체 소자를 포함하는 시스템(1000)의 블록 다이어그램이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 얻어진 적어도 하나의 반도체 소자를 포함한다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 33은 예시적인 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드(1100)의 블록 다이어그램이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 얻어진 적어도 하나의 반도체 소자를 포함한다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 얻어진 적어도 하나의 반도체 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판 120: 피쳐층
132P: 제1 마스크 패턴 134P: 복수의 기준 패턴
136P: 제1 물질층 패턴 138P: 제2 마스크 패턴
140: 유기 코팅층 140L: 유기 라이너
140R: 유기 코팅층 잔류부 150: 매립층
150P: 복수의 매립 패턴 S110: 표면처리
S120: 제1 베이킹 처리 S130: 제2 베이킹 처리

Claims (10)

  1. 기판 상에 피쳐층을 형성하는 단계;
    상기 피쳐층 상에 제1 피치로 배열되는 복수의 기준 패턴을 형성하는 단계;
    상기 복수의 기준 패턴의 측벽 상에 유기 라이너(organic liner)를 형성하는 단계;
    상기 유기 라이너 상에 복수의 매립 패턴을 형성하되, 상기 복수의 매립 패턴 각각은 상기 복수의 기준 패턴 중 인접한 두 개의 기준 패턴의 측벽들 사이의 공간을 각각 채우는 상기 복수의 매립 패턴을 형성하는 단계;
    상기 복수의 매립 패턴과 상기 복수의 기준 패턴 사이에 노출된 상기 유기 라이너를 제거하는 단계; 및
    상기 복수의 매립 패턴과 상기 복수의 기준 패턴을 식각 마스크로 사용하여 상기 피쳐층을 식각하여 피쳐 패턴을 형성하는 단계를 포함하고,
    상기 복수의 매립 패턴을 형성하는 단계는,
    상기 유기 라이너 상에 무기 물질을 사용하여 상기 복수의 기준 패턴을 커버하는 매립층을 형성하는 단계; 및
    상기 복수의 기준 패턴 상면이 노출될 때까지 상기 매립층 및 상기 유기 라이너 상측을 평탄화하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 유기 라이너를 형성하는 단계는,
    상기 복수의 기준 패턴 상에 유기 화합물을 포함하는 유기 코팅층을 형성하는 단계;
    상기 유기 코팅층 내에 포함된 상기 유기 화합물이 상기 복수의 기준 패턴의 상기 측벽 및 상면 상에 자기정렬되어(self-aligned) 상기 유기 라이너를 형성하도록 제1 베이킹 처리를 수행하는 단계; 및
    상기 유기 라이너 상의 상기 유기 코팅층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 유기 화합물은 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물, 친수성 작용기로 일부가 치환된 C5 - C50의 방향족 탄화수소 화합물 또는 이의 유도체들인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 유기 화합물은 친수성 작용기로 일부가 치환된 C5 - C50의 지방족 탄화수소 화합물을 반복 단위로 하는 폴리머, 또는 친수성 작용기로 일부가 치환된 C5 - C50의 방향족 탄화수소 화합물을 반복 단위로 하는 폴리머인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 유기 라이너를 형성하는 단계 이전에,
    상기 복수의 기준 패턴의 측벽이 친수성 표면을 갖도록 상기 복수의 기준 패턴 상에 표면처리를 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 유기 라이너를 제거하는 단계에서, 상기 유기 라이너는 상기 복수의 기준 패턴과 상기 복수의 매립 패턴에 대하여 5 : 1 보다 큰 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 유기 라이너를 형성하는 단계 이후에,
    상기 유기 라이너 상에 제2 베이킹 처리를 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 복수의 기준 패턴은 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 라인 형태의 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 복수의 기준 패턴은 상기 기판의 상면에 평행한 제1 방향 및 상기 기판의 상면에 평행하며 상기 제1 방향과는 다른 제2 방향으로 이격되어 배열되는 아일랜드 형태의 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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