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KR102386628B1 - 교류 스위치 그리고 그것을 구비하는 무정전 전원 장치 및 순저 보상 장치 - Google Patents

교류 스위치 그리고 그것을 구비하는 무정전 전원 장치 및 순저 보상 장치 Download PDF

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KR102386628B1
KR102386628B1 KR1020207004656A KR20207004656A KR102386628B1 KR 102386628 B1 KR102386628 B1 KR 102386628B1 KR 1020207004656 A KR1020207004656 A KR 1020207004656A KR 20207004656 A KR20207004656 A KR 20207004656A KR 102386628 B1 KR102386628 B1 KR 102386628B1
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KR
South Korea
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load
switch
power supply
power
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히로키 시게타
도시히데 나카노
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도시바 미쓰비시덴키 산교시스템 가부시키가이샤
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Abstract

교류 스위치(1)는, 제1 사이리스터(T1), 제2 사이리스터(T2), 제3 사이리스터(T3) 및 제4 사이리스터(T4)를 구비한다. 제1 사이리스터(T1)는, 애노드가 교류 전원(2)에 접속되고, 캐소드가 부하(3)에 접속된다. 제2 사이리스터(T2)는, 제1 사이리스터(T1)와 역병렬로 접속된다. 제3 사이리스터(T3)는, 애노드가 교류 전원(2)에 접속되고, 캐소드가 부하(3)에 접속된다. 제4 사이리스터(T4)는, 제3 사이리스터(T3)와 역병렬로 접속된다. 전류 검출기(5)는, 교류 전원(2)으로부터 부하(3)에 공급되는 교류 전류를 검출한다. 제어 장치(6)는, 전류 검출기(5)의 검출값에 따라, 교류 전류의 1주기마다, 제1 사이리스터(T1) 및 제3 사이리스터(T3)를 교대로 도통시키며, 또한, 제2 사이리스터(T2) 및 제4 사이리스터(T4)를 교대로 도통시킨다.

Description

교류 스위치 그리고 그것을 구비하는 무정전 전원 장치 및 순저 보상 장치
본 발명은 교류 스위치 그리고 그것을 구비하는 무정전 전원 장치 및 순저(瞬低) 보상 장치에 관한 것이다.
무정전 전원 장치 및 순저 보상 장치 등에는, 교류 전원과 부하 사이의 전기적 접속 및 차단을 고속으로 전환하기 위해 교류 스위치를 구비한 것이 있다. 이러한 교류 스위치로서는, 역병렬 접속된 1쌍의 사이리스터에 의해 구성되어 있는 사이리스터 스위치가 널리 사용되고 있다(예를 들어, 일본 특허 공개소 58-21925호 공보(특허문헌 1) 참조).
한편, 전력용 반도체 스위칭 소자(이하, 간단히 「스위칭 소자」라고도 칭함)를 사용한 회로에 있어서는, 해당 스위칭 소자의 발열에 의한 온도 상승을 억제하기 위해, 복수의 스위칭 소자를 전기적으로 병렬로 접속하고, 해당 복수의 스위칭 소자에서 분담하여 전류를 흘리도록 구성한 것이 있다. 이에 의하면, 하나의 스위칭 소자에 흐르는 전류가 감소하기 때문에, 스위칭 소자의 발열량도 감소시킬 수 있다. 따라서, 상기 교류 스위치에 있어서도, 이 구성을 채용하여 복수의 사이리스터 스위치를 병렬로 접속함으로써, 각 사이리스터 스위치에 있어서의 온도 상승을 억제할 수 있다.
일본 특허 공개소 58-21925호 공보
그러나, 복수의 스위칭 소자의 병렬 회로에 있어서, 스위칭 소자의 전기적 특성에 변동이 존재하면, 복수의 스위칭 소자의 사이에서 전류가 균등하게 분담되지 않고, 일부의 스위칭 소자에만 전류가 치우쳐서 흐르는 경우가 있다. 그 결과, 병렬 회로에 흐르는 전류가 커짐에 수반하여, 해당 일부의 스위칭 소자의 발열량이 현저하게 증가할 우려가 있다.
여기서, 복수의 스위칭 소자간에서 전류의 분담을 균형화하기 위해서는, 예를 들어 스위칭 소자에 리액터를 직렬로 접속하는 방법 또는 전기적 특성이 동등한 복수의 스위칭 소자로 병렬 회로를 구성하는 방법을 채용할 수 있다. 그러나, 전자의 방법에서는, 리액터의 설치에 의해 회로의 대형화 및 고비용화를 초래해 버린다. 또한, 후자의 방법에서는, 스위칭 소자마다의 전기적 특성을 측정하여 스위칭 소자를 선별하는 공정을 새롭게 필요로 하여, 제조 공정이 복잡화한다는 문제가 생겨 버린다.
또한, 교류 스위치에 있어서 복수의 사이리스터 스위치의 병렬 회로를 사용하는 경우, 해당 복수의 사이리스터 스위치 사이에서 통전 전류를 동기시키는 것이 필요하게 된다. 복수의 사이리스터 스위치 사이에서 통전 전류를 동기시키기 위해서는, 예를 들어 교류 스위치의 제어 장치 내에 동기 제어 회로를 마련해 두고, 이 동기 제어 회로를 사용하여 각 사이리스터 스위치에 인가하는 게이트 신호를 교류 전원과 동기시키는 구성을 취할 수 있다. 그러나, 동기 제어 회로를 설치함으로써 회로 구성이 복잡해지고, 장치의 대형화 및 고비용화가 우려된다.
본 발명은 이와 같은 과제를 해결하기 위해 이루어진 것이며, 본 발명의 목적은, 간이한 구성으로 스위칭 소자의 온도 상승을 억제할 수 있는 교류 스위치 그리고 그것을 구비하는 무정전 전원 장치 및 순저 보상 장치를 제공하는 것이다.
본 개시에 의한 교류 스위치는, 교류 전원과 부하의 전기적 접속 및 차단을 전환하기 위한 교류 스위치이며, 제1 사이리스터, 제2 사이리스터, 제3 사이리스터 및 제4 사이리스터를 구비한다. 제1 사이리스터는, 애노드가 교류 전원에 접속되고, 캐소드가 부하에 접속된다. 제2 사이리스터는, 제1 사이리스터와 역병렬로 접속된다. 제3 사이리스터는, 애노드가 교류 전원에 접속되고, 캐소드가 부하에 접속된다. 제4 사이리스터는, 제3 사이리스터와 역병렬로 접속된다. 교류 스위치는, 전류 검출기 및 제어 장치를 더 구비한다. 전류 검출기는, 교류 전원으로부터 부하에 공급되는 교류 전류를 검출한다. 제어 장치는, 제1 내지 제4 사이리스터의 도통 및 비도통을 제어한다. 제어 장치는, 전류 검출기의 검출값에 따라, 교류 전류의 1주기마다, 제1 사이리스터 및 제3 사이리스터를 교대로 도통시키며, 또한, 제2 사이리스터 및 제4 사이리스터를 교대로 도통시킨다.
본 개시에 의하면, 간이한 구성으로 사이리스터의 온도 상승을 억제할 수 있는 교류 스위치 그리고 그것을 구비하는 무정전 전원 장치 및 순저 보상 장치를 제공할 수 있다.
도 1은 본 실시 형태 1에 관한 교류 스위치의 개략 구성도다.
도 2는 부하 전류와, 제1 사이리스터에 인가되는 게이트 신호 및 제3 사이리스터에 인가되는 게이트 신호의 관계를 설명하기 위한 도면이다.
도 3은 부하 전류와, 제2 사이리스터에 인가되는 게이트 신호 및 제4 사이리스터에 인가되는 게이트 신호의 관계를 설명하기 위한 도면이다.
도 4는 도 2 및 도 3에 도시한 사이리스터의 제어에 의해 각 사이리스터 스위치에 흐르는 전류를 설명하기 위한 도면이다.
도 5는 도 1에 도시한 제어 장치의 구성을 도시하는 블록도이다.
도 6은 부하 전류와, 제1 사이리스터에 인가되는 게이트 신호 및 제3 사이리스터에 인가되는 게이트 신호의 관계를 설명하기 위한 도면이다.
도 7은 부하 전류와, 제2 사이리스터에 인가되는 게이트 신호 및 제4 사이리스터에 인가되는 게이트 신호의 관계를 설명하기 위한 도면이다.
도 8은 도 6 및 도 7에 도시한 사이리스터의 제어에 의해 각 사이리스터 스위치에 흐르는 전류를 설명하기 위한 도면이다.
도 9는 본 실시 형태 2에 관한 교류 스위치에 있어서의 제어 장치의 구성을 도시하는 블록도이다.
도 10은 본 실시 형태 3에 관한 무정전 전원 장치의 전체 구성도이다.
도 11은 본 실시 형태 4에 관한 순저 보상 장치의 전체 구성도이다.
이하에, 본 발명의 실시 형태에 대해 도면을 참조하여 상세하게 설명한다. 또한, 이하에서는, 도면 중의 동일 또는 상당 부분에 동일 부호를 붙이고, 그 설명은 원칙적으로 반복하지 않기로 한다.
[실시 형태 1]
도 1은, 본 발명의 실시 형태 1에 관한 교류 스위치의 개략 구성도다.
도 1을 참조하여, 본 발명의 실시 형태 1에 관한 교류 스위치(1)는, 교류 전원(2) 및 부하(3) 사이에 접속되어 있고, 교류 전원(2)과 부하(3)의 전기적 접속 및 차단을 전환하기 위한 것이다. 또한, 도 1 및 이후 설명하는 도면에서는, 도면 및 설명의 간단화를 위하여, 1상분의 회로만을 대표적으로 나타내고 있다. 단, 교류 전원(2)은 단상 교류 전원이어도 되고, 3상 교류 전원이어도 된다.
교류 전원(2)은, 상용 전원이어도 되고, 독립 전원 장치여도 된다. 부하(3)는, 교류 전원(2)으로부터 교류 스위치(1)를 경유하여 공급되는 교류 전력을 받아 동작한다. 부하(3)는, 저항 부하이어도 되고, 유도 부하여도 된다. 도 1에서는, 교류 전원(2)의 전원 전압을 V라 하고, 교류 스위치(1)를 경유하여 부하(3)에 공급되는 교류 전류(이하, 「부하 전류」라고 함)를 I라 하고 있다.
교류 스위치(1)는, 제1 사이리스터 T1, 제2 사이리스터 T2, 제3 사이리스터 T3 및 제4 사이리스터 T4를 구비한다. 교류 스위치(1)는 또한, 전류 검출기(5) 및 제어 장치(6)를 구비한다.
제1 사이리스터 T1은, 애노드가 교류 전원(2)에 접속되고, 캐소드가 부하(3)에 접속된다. 제2 사이리스터 T2는, 제1 사이리스터 T1과 역병렬로 접속된다. 제3 사이리스터 T3은, 애노드가 교류 전원(2)에 접속되고, 캐소드가 부하(3)에 접속된다. 제4 사이리스터 T4는, 제3 사이리스터 T3과 역병렬로 접속된다. 이하에서는, 사이리스터 T1 내지 T4를 포괄적으로 표기하는 경우에는, 간단히 「사이리스터 T」라고도 칭한다.
전류 검출기(5)는, 부하 전류 I를 검출하고, 검출값을 나타내는 신호를 제어 장치(6)에 출력한다.
제어 장치(6)는, 전류 검출기(5)의 검출값에 따라, 사이리스터 T1 내지 T4의 도통 및 비도통을 제어한다. 제어 장치(6)는, 주로 CPU(Central Processing Unit), 메모리 및 인터페이스 회로 등에 의해 실현된다. 제어 장치(6)는, 상위의 제어부(도시되지 않음)로부터 부여되는 개폐 명령에 응답하고, 사이리스터 T에 인가되는 게이트 신호 G를 생성한다.
제1 사이리스터 T1에는, 제어 장치(6)로부터 게이트 신호 G1이 인가된다. 게이트 신호 G1이 인가되어 있는 상태에 있어서, 부하 전류 I의 사인파 파형에 있어서의 정의 절반 사이클 기간에, 제1 사이리스터 T1은 도통 상태로 된다.
제2 사이리스터 T2에는, 제어 장치(6)로부터 게이트 신호 G2가 인가된다. 게이트 신호 G2가 인가되어 있는 상태에 있어서, 부하 전류 I의 사인파 파형에 있어서의 부의 절반 사이클 기간에, 제2 사이리스터 T2는 도통 상태로 된다.
제3 사이리스터 T3에는, 제어 장치(6)로부터 게이트 신호 G3이 인가된다. 게이트 신호 G3이 인가되어 있는 상태에 있어서, 부하 전류 I의 사인파 파형에 있어서의 정의 절반 사이클 기간에, 제3 사이리스터 T3은 도통 상태로 된다.
제4 사이리스터 T4에는, 제어 장치(6)로부터 게이트 신호 G4가 인가된다. 게이트 신호 G4가 인가되어 있는 상태에 있어서, 부하 전류 I의 사인파 파형에 있어서의 부의 절반 사이클 기간에, 제4 사이리스터 T4는 도통 상태로 된다.
즉, 모든 사이리스터 T에 게이트 신호 G가 인가되어 있는 상태에서는, 부하 전류 I의 정의 절반 사이클 기간에 사이리스터 T1 및 T3이 도통 상태가 되고, 부하 전류 I의 부의 절반 사이클 기간에 사이리스터 T2 및 T4가 도통 상태로 된다.
도 1에 도시하는 바와 같이, 역병렬로 접속된 제1 사이리스터 T1 및 제2 사이리스터 T2는, 제1 사이리스터 스위치(4a)를 구성한다. 역병렬로 접속된 제3 사이리스터 T3 및 제4 사이리스터 T4는, 제2 사이리스터 스위치(4b)를 구성한다. 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)는, 교류 전원(2) 및 부하(3)의 사이에 병렬로 접속되어 있다. 따라서, 제1 사이리스터 스위치(4a) 및 제2 사이리스터 스위치(4b)가 모두 도통 상태인 경우, 부하 전류 I는, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)로 분담되게 된다. 도 1에서는, 제1 사이리스터 스위치(4a)의 분담 전류를 Ia라 하고, 제2 사이리스터 스위치(4b)의 분담 전류를 Ib라 하고 있다.
여기서, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b) 사이에서 사이리스터 T의 내부 임피던스가 서로 동등하면, 부하 전류 I는 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)에서 균등하게 분담된다(Ia=Ib). 따라서, 단일 사이리스터 스위치로 구성된 교류 스위치와 비교하여, 각 사이리스터 스위치에 흐르는 전류가 1/2로 저감된다. 각 사이리스터 스위치의 발열량은, 사이리스터 T에 흐르는 전류의 제곱과 사이리스터 T의 내부 임피던스와 통전 시간의 곱에 비례한다. 따라서, 사이리스터 스위치에 흐르는 전류의 저감에 의해, 사이리스터 스위치의 발열량이 억제되게 된다.
그러나, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b) 사이에서, 사이리스터 T의 전기적 특성에 변동이 있고, 내부 임피던스의 크기가 다른 경우에는, 부하 전류 I는 내부 임피던스가 낮은 쪽의 사이리스터 스위치에 집중적으로 흐르게 된다. 이와 같이 부하 전류 I의 분담에 편중이 생기면, 한쪽 사이리스터 스위치에 있어서의 발열량이 증가하여, 두 사이리스터 스위치를 병렬로 접속시키는 장점이 저감되어 버린다. 특히, 부하 전류 I가 커지면, 한쪽의 사이리스터 스위치에 있어서의 발열량의 증가도 현저해진다.
본 실시 형태 1에 관한 교류 스위치(1)는, 이하에 설명하는 바와 같이, 사이리스터 T1 내지 T4의 각각의 도통 및 비도통을 제어함으로써, 간이한 구성으로 부하 전류 I의 분담의 균형화를 실현하는 것이다.
맨 먼저, 도 2를 참조하여, 제어 장치(6)에 의한 사이리스터 T1 및 T3의 제어에 대해 설명한다.
도 2는, 부하 전류 I와, 제1 사이리스터 T1에 인가되는 게이트 신호 G1 및 제3 사이리스터 T3에 인가되는 게이트 신호 G3의 관계를 설명하기 위한 도면이다. 또한, 게이트 신호 G1, G3의 각각에 대해, 도면 중의 사선으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되는 기간을 나타내고 있고, 도면 중의 백색으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되지 않은 기간을 나타내고 있다.
제어 장치(6)는, 전류 검출기(5)에 의해 검출되는 부하 전류 I에 따라, 게이트 신호 G1, G3을 인가한다. 구체적으로는, 부하 전류 I의 최솟값이 부의 임계값 「-Io」(Io>0)보다 큰 경우, 제어 장치(6)는, 게이트 신호 G1과 게이트 신호 G3을 동시에 인가한다. 도 2에서는, 시각 t0에서 t1까지의 기간 A에 있어서, 게이트 신호 G1과 게이트 신호 G3의 양쪽이 인가되고 있다. 이 기간 A에서는, 부하 전류 I의 정의 절반 사이클 기간에 있어서, 사이리스터 T1 및 T3이 모두 도통 상태로 된다. 따라서, 정의 절반 사이클 기간에 있어서의 부하 전류 I는 제1 사이리스터 T1과 제3 사이리스터 T3으로 분담되게 된다.
이 때, 제1 사이리스터 T1과 제3 사이리스터 T3에서 전기적 특성에 변동이 있으면, 부하 전류 I의 분담에 편중이 생겨 버려, 전류 Ia와 전류 Ib가 불균형해져 버린다. 단, 부하 전류 I 자체가 낮기 때문에, 가령 부하 전류 I의 대부분이 한쪽 사이리스터 T에 흐르고 있어도, 해당 사이리스터의 발열량은 문제가 없는 크기로 되어 있다. 바꾸어 말하면, 부의 임계값 「-Io」의 크기는, 부하 전류 I의 모두가 한쪽 사이리스터 T에 흐른 경우에도, 해당 사이리스터의 발열량이 문제가 되지 않는 크기로 설정되어 있다.
시각 t1에서 부하 전류 I가 부의 임계값 「-Io」를 초과하여 저하하면, 제어 장치(6)는, 부하 전류 I가 부의 임계값 「-Io」를 초과하여 저하할 때마다, 게이트 신호 G1과 게이트 신호 G3을 교대로 인가한다. 이것은, 부하 전류 I가 부의 임계값 「-Io」를 초과하여 저하할 때마다, 게이트 신호 G1과 게이트 신호 G3을 교대로 차단하는 것에 상당한다.
도 2에서는, 시각 t1에서 게이트 신호 G1이 차단되어, 게이트 신호 G3만이 인가된다. 따라서, 시각 t1 직후의 정의 절반 사이클 기간에는, 제3 사이리스터 T3만이 도통 상태가 되어, 부하 전류 I의 모두가 제3 사이리스터 T3에 흐른다(I=Ib).
계속해서 시각 t2에서 다시 부하 전류 I가 부의 임계값 「-Io」를 초과하여 저하하면, 게이트 신호 G3이 차단되어, 게이트 신호 G1만이 인가된다. 따라서, 시각 t2 직후의 정의 절반 사이클 기간에는, 제1 사이리스터 T1만이 도통 상태가 되어, 부하 전류 I의 모두가 제1 사이리스터 T1에 흐른다(I=Ia).
또한 시각 t3에서 부하 전류 I가 부의 임계값 「-Io」를 초과하여 저하하면, 게이트 신호 G1이 차단되어, 게이트 신호 G3만이 인가된다. 따라서, 시각 t3 직후의 정의 절반 사이클 기간에는, 제3 사이리스터 T3만이 도통 상태가 되어, 부하 전류 I의 모두가 제3 사이리스터 T3에 흐른다(I=Ib).
이 결과, 도 2에 도시하는 바와 같이, 시각 t1에서 t4까지의 기간 B에 있어서는, 부하 전류 I의 1주기마다, 제1 사이리스터 T1과 제3 사이리스터 T3이 교대로 도통한다. 따라서, 하나의 사이리스터 T당 통전 시간은, 사이리스터 T1 및 T3의 양쪽이 도통하는 경우에 비하여, 약 1/2로 삭감된다. 이 사이리스터 T의 통전 시간의 삭감에 의해, 사이리스터 T의 발열량이 억제되게 된다.
시각 t4에서 부하 전류 I가 다시 부의 임계값 「-Io」를 초과하여 저하하면, 게이트 신호 G3이 차단되어, 게이트 신호 G1만이 인가된다. 도 2에서는, 시각 t4 이후, 부하 전류 I의 크기(절댓값)가 감소되고 있다. 제어 장치(6)는, 부하 전류 I가 부의 임계값 「-Io」를 초과하여 저하된 시점으로부터, 소정 시간 τ가 경과할 때까지의 동안에, 부하 전류 I가 다시 부의 임계값 「-Io」를 초과하여 저하하지 않을 때에는, 게이트 신호 G1 및 G3을 동시에 인가한다. 도 2에서는, 시각 t4로부터 소정 시간 τ(제1 시간)가 경과한 시각 t5에 있어서, 게이트 신호 G1에 더하여, 게이트 신호 G3이 인가된다. 이에 의하면, 시각 t5 이후, 부하 전류 I의 정의 절반 사이클 기간에 있어서, 사이리스터 T1 및 T3이 모두 도통 상태로 된다. 따라서, 정의 절반 사이클 기간에 있어서의 부하 전류 I는 제1 사이리스터 T1과 제3 사이리스터 T3으로 분담되게 된다. 또한, 소정 시간 τ는, 부하 전류 I의 1주기보다 긴 시간으로 설정되어 있다.
다음에, 도 3을 참조하여, 제어 장치(6)에 의한 사이리스터 T2 및 T4의 제어에 대해 설명한다.
도 3은, 부하 전류 I과, 제2 사이리스터 T2에 인가되는 게이트 신호 G2 및 제4 사이리스터 T4에 인가되는 게이트 신호 G4의 관계를 설명하기 위한 도면이다. 또한, 게이트 신호 G2, G4의 각각에 대해, 도면 중의 사선으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되는 기간을 나타내고 있고, 도면 중의 백색으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되지 않은 기간을 나타내고 있다.
제어 장치(6)는, 전류 검출기(5)에 의해 검출되는 부하 전류 I에 따라, 게이트 신호 G2, G4를 인가한다. 구체적으로는, 부하 전류 I의 최댓값이 정의 임계값 「Io」보다 낮은 경우, 제어 장치(6)는, 게이트 신호 G2와 G4를 동시에 인가한다. 도 3에서는, 시각 t0에서 t11까지의 기간 D에 있어서, 게이트 신호 G2와 G4의 양쪽이 인가되고 있다. 이 기간 D에서는, 부하 전류 I의 부의 절반 사이클 기간에 있어서, 사이리스터 T2 및 T4가 모두 도통 상태로 된다. 따라서, 부의 절반 사이클 기간에 있어서의 부하 전류 I는 제2 사이리스터 T2와 제4 사이리스터 T4로 분담되게 된다.
이 때, 제2 사이리스터 T2와 제4 사이리스터 T4에서 전기적 특성에 변동이 있으면, 부하 전류 I의 분담에 편중이 생겨 버려, 전류 Ia와 전류 Ib가 불균형해져 버린다. 단, 부하 전류 I 자체가 낮기 때문에, 가령 부하 전류 I의 대부분이 한쪽 사이리스터 T에 흐르고 있어도, 해당 사이리스터의 발열량은 문제가 없는 크기로 되어 있다. 바꾸어 말하면, 정의 임계값 「Io」의 크기는, 부하 전류 I의 모두가 한쪽 사이리스터 T에 흐른 경우에도, 해당 사이리스터의 발열량이 문제가 되지 않는 크기로 설정되어 있다.
시각 t11에서 부하 전류 I가 정의 임계값 「Io」를 초과하여 증가하면, 제어 장치(6)는, 부하 전류 I가 정의 임계값 「Io」를 초과하여 증가할 때마다, 게이트 신호 G2와 게이트 신호 G4를 교대로 인가한다. 이것은, 부하 전류 I가 정의 임계값 「Io」를 초과하여 증가할 때마다, 게이트 신호 G2와 게이트 신호 G4를 교대로 차단하는 것에 상당한다.
도 3에서는, 시각 t11에서 게이트 신호 G2가 차단되어, 게이트 신호 G4만이 인가된다. 따라서, 시각 t11 직후의 부의 절반 사이클 기간에는, 제4 사이리스터 T4만이 도통 상태가 되어, 부하 전류 I의 모두가 제4 사이리스터 T4에 흐른다(I=Ib).
계속해서 시각 t12에서 다시 부하 전류 I가 정의 임계값 「Io」를 초과하여 증가하면, 게이트 신호 G4가 차단되어, 게이트 신호 G2만이 인가된다. 따라서, 시각 t12 직후의 부의 절반 사이클 기간에는, 제2 사이리스터 T2만이 도통 상태가 되어, 부하 전류 I의 모두가 제2 사이리스터 T2에 흐른다(I=Ia).
또한 시각 t13에서 부하 전류 I가 정의 임계값 「Io」를 초과하여 증가하면, 게이트 신호 G2가 차단되어, 게이트 신호 G4만이 인가된다. 따라서, 시각 t13 직후의 부의 절반 사이클 기간에는, 제4 사이리스터 T4만이 도통 상태가 되어, 부하 전류 I의 모두가 제4 사이리스터 T4에 흐른다(I=Ib).
이 결과, 도 3에 도시하는 바와 같이, 시각 t11에서 t14까지의 기간 E에 있어서는, 부하 전류 I의 1주기마다, 제2 사이리스터 T2와 제4 사이리스터 T4가 교대로 도통한다. 따라서, 하나의 사이리스터 T당 통전 시간은, 사이리스터 T2 및 T4의 양쪽이 도통하는 경우에 비하여, 약 1/2로 삭감된다. 이 사이리스터 T의 통전 시간의 삭감에 의해, 사이리스터 T의 발열량이 억제되게 된다.
시각 t14에서 부하 전류 I가 다시 정의 임계값 「Io」를 초과하여 증가하면, 게이트 신호 G4가 차단되어, 게이트 신호 G2만이 인가된다. 도 3에서는, 시각 t14 이후, 부하 전류 I의 크기가 감소하고 있다. 제어 장치(6)는, 부하 전류 I가 정의 임계값 「Io」를 초과하여 증가한 시점으로부터, 소정 시간 τ가 경과할 때까지의 동안에, 부하 전류 I가 다시 정의 임계값 「Io」를 초과하여 증가하지 않을 때에는, 게이트 신호 G2 및 G4를 동시에 인가한다. 도 3에서는, 시각 t14로부터 소정 시간 τ가 경과한 시각 t15에 있어서, 게이트 신호 G2에 더하여, 게이트 신호 G4가 인가된다. 이에 의하면, 시각 t15 이후, 부하 전류 I의 부의 절반 사이클 기간에 있어서, 사이리스터 T2 및 T4가 모두 도통 상태로 된다. 따라서, 부의 절반 사이클 기간에 있어서의 부하 전류 I는 제2 사이리스터 T2와 제4 사이리스터 T4로 분담되게 된다.
도 4는, 도 2 및 도 3에 도시한 사이리스터 T1 내지 T4의 제어에 의해 사이리스터 스위치(4a, 4b)의 각각에 흐르는 전류를 설명하기 위한 도면이다. 도 4에는, 부하 전류 I의 파형과 함께, 사이리스터 스위치(4a)에 흐르는 전류 Ia 및 사이리스터 스위치(4b)에 흐르는 전류 Ib의 파형이 도시되어 있다.
도 2 및 도 3에서 도시한 바와 같이, 제어 장치(6)는, 전류 검출기(5)에 의해 검출되는 부하 전류 I의 최솟값이 부의 임계값 「-Io」보다 크고, 또한, 부하 전류 I의 최댓값이 정의 임계값 「Io」보다 낮을 때에는, 게이트 신호 G1 내지 G4를 인가한다. 도 2의 기간 A 및 도 3의 기간 D, 그리고 도 2의 기간 C 및 도 3의 기간 F가 여기에 해당한다.
제어 장치(6)는, 또한, 부하 전류 I가 부의 임계값 「-Io」를 초과하여 저하할 때마다, 게이트 신호 G1 및 게이트 신호 G3을 교대로 인가하고, 또한, 부하 전류 I가 정의 임계값 「Io」를 초과하여 증가할 때마다, 게이트 신호 G2 및 게이트 신호 G4를 교대로 인가한다. 도 2의 기간 B 및 도 3의 기간 E가 여기에 해당한다.
이에 의하면, 부하 전류 I의 파고값이 임계값 Io보다 낮은 경우에는, 부하 전류 I는 제1 사이리스터 스위치(4a) 및 제2 사이리스터 스위치(4b)로 분담된다. 한편, 부하 전류 I의 파고값이 임계값 Io보다 큰 경우에는, 부하 전류 I는 1주기마다, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)를 교대로 흐르게 된다. 따라서, 부하 전류 I의 파고값이 임계값 Io보다 커지는 기간에서는, 각 사이리스터 스위치의 통전 시간은, 해당 기간의 약 1/2로 삭감되게 된다. 이에 의하면, 각 사이리스터 스위치에 흐르는 전류가 커지기는 하지만, 그 통전 시간이 삭감되기 때문에, 결과적으로 각 사이리스터 스위치의 발열량을 억제할 수 있다.
도 5는, 도 1에 도시한 제어 장치(6)의 구성을 도시하는 블록도이다. 도 5를 참조하여, 제어 장치(6)는, 비교기(61, 62)와, D 플립플롭(63, 64)과, 반전기(65 내지 68)와, 타이머(69, 70)와, 논리합(OR) 회로(71 내지 74)를 포함한다.
비교기(61)의 비반전 입력 단자(+단자)에는 부의 임계값 「-Io」에 대응지어진 임계값 전압 「-Vo」가 인가된다. 비교기(61)의 반전 입력 단자(-단자)에는 전류 검출기(5)로부터 출력된 부하 전류 I의 검출값을 나타내는 신호(아날로그 전압 V에 상당)가 인가된다. 비교기(61)의 출력 단자는, D 플립플롭(63)의 클럭 입력 C에 접속된다.
비교기(61)는, 전압 V와 부의 임계값 전압 「-Vo」를 비교하여, 비교 결과를 나타내는 신호를 출력한다. 구체적으로는, 전압 V가 부의 임계값 전압 「-Vo」보다 낮을 때, 즉 부하 전류 I가 부의 임계값 「-Io」보다 낮을 때, 비교기(61)는 H(논리 하이) 레벨의 신호를 출력한다. 한편, 전압 V가 부의 임계값 전압 「-Vo」 이상일 때, 즉 부하 전류 I가 부의 임계값 「-Io」 이상일 때, 비교기(61)는 L(논리 로우) 레벨의 신호를 출력한다.
D 플립플롭(63)은, 비교기(61)의 출력 신호를 클럭으로 해서 동작한다. D 플립플롭(63)의 제어 입력 D와 세트 출력 Q 사이에는 반전기(66)가 접속되어 있다.
D 플립플롭(63)은, 클럭이 입력되었을 때만 동작하고, 그때 Q=D로 된다. 세트 출력 Q와 리셋 출력/Q는 서로 상보의 관계로 된다. 세트 출력 D는 클럭이 입력되어 있는 동안은 변화되지 않는다. 예를 들어, 제어 입력 D가 L 레벨일 때 클럭이 입력되면, 세트 출력 Q는 L 레벨로 되고, 리셋 출력/Q는 H 레벨로 된다. 또한, 제어 입력 D는 H 레벨로 변화한다. 다음의 클럭 입력까지, Q=L 및/Q=H가 유지된다. 다음의 클럭이 입력되었을 때, 제어 입력 D는 H 레벨이기 때문에, 세트 출력 Q는 H 레벨로 변화하고, 리셋 출력/Q는 L 레벨로 변화한다. 또한, 제어 입력 D는 L 레벨로 변화한다. 또한 다음의 클럭이 입력되었을 때에는, 제어 입력 D는 L 레벨이기 때문에, 세트 출력 Q는 L 레벨로 변화하고, 리셋 출력/Q는 H 레벨로 변화한다.
D 플립플롭(63)의 세트 출력 Q는 OR 회로(71)에 입력된다. D 플립플롭(63)의 리셋 출력/Q는 OR 회로(72)에 입력된다. OR 회로(71, 72)의 각각에는 또한, 반전기(65) 및 타이머(69)를 통하여, 비교기(61)의 출력 신호가 입력된다. 비교기(61)의 출력 신호는 반전기(65)로 반전되어 타이머(69)에 입력된다.
타이머(69)는, 반전기(65)의 출력 신호를 OR 회로(71, 72)에 입력한다. 따라서, OR 회로(71, 72)에는 비교기(61)의 출력 신호의 반전 신호가 입력되게 된다. 타이머(69)는, 또한, 반전기(65)의 출력 신호가 H 레벨로부터 L 레벨로 천이한 시점으로부터의 경과 시간을 계측한다. 경과 시간이 소정 시간 τ에 도달할 때까지의 동안에 반전기(65)의 출력 신호가 다시 H 레벨로 천이하지 않으면, 타이머(69)는, 경과 시간이 소정 시간 τ에 도달한 시점에서, 해당 출력 신호를 강제적으로 H 레벨로 천이시킨다. 한편, 경과 시간이 소정 시간 τ에 도달할 때까지의 동안에 반전기(65)의 출력 신호가 다시 H 레벨로 천이한 경우에는, 타이머(69)는, 반전기(65)의 출력 신호를 그대로 출력한다. 또한, 소정 시간 τ는, 부하 전류 I의 1주기보다 긴 시간으로 설정되어 있다. 바람직하게는, 소정 시간 τ는, 부하 전류 I의 1주기보다 길고, 또한, 부하 전류 I의 1주기의 2배보다 짧은 시간으로 설정되어 있다.
OR 회로(71)는, D 플립플롭(63)의 세트 출력 Q와 타이머(69)의 출력 신호의 논리합을 연산함으로써, 게이트 신호 G1을 생성한다. 세트 출력 Q가 H 레벨일 때, 혹은 타이머(69)의 출력 신호가 H 레벨일 때, 게이트 신호 G1이 생성되어 제1 사이리스터 T1에 인가되게 된다.
OR 회로(72)는, D 플립플롭(63)의 리셋 출력/Q와 타이머(69)의 출력 신호의 논리합을 연산함으로써, 게이트 신호 G3을 생성한다. 리셋 출력/Q가 H 레벨일 때, 혹은 타이머(69)의 출력 신호가 H 레벨일 때, 게이트 신호 G3이 생성되어 제3 사이리스터 T3에 인가되게 된다.
이상 설명한 바와 같이, 비교기(61), D 플립플롭(63), 반전기(65, 66), 타이머(69) 및 OR 회로(71, 72)는, 게이트 신호 G1, G3의 생성 회로를 구성한다. 해당 생성 회로에 의하면, 전압 V가 부의 임계값 전압 「-Vo」보다 낮아질 때마다 D 플립플롭(63)이 동작하여, 서로 상보의 관계가 되도록 게이트 신호 G1, G3이 생성된다. 이에 의해, 도 2 및 도 4에서 설명한 바와 같이, 부하 전류 I의 정의 절반 사이클 기간마다, 제1 사이리스터 T1 및 제3 사이리스터 T3이 교대로 도통 상태로 된다.
이에 반하여, 전압 V가 부의 임계값 전압 「-Vo」보다 낮아진 시점으로부터 소정 시간 τ가 경과할 때까지의 동안에, 전압 V가 다시 부의 임계값 전압 「-Vo」보다 낮아지지 않으면, 타이머(69)로부터 H 레벨의 신호가 OR 회로(71, 72)에 입력됨으로써 모두 H 레벨의 게이트 신호 G1, G3이 생성된다. 이에 따라, 도 2 및 도 4에서 설명한 바와 같이, 부하 전류 I의 정의 절반 사이클 기간에 있어서 제1 사이리스터 T1 및 제3 사이리스터 T3이 모두 도통 상태로 된다.
도 5에 도시한 제어 장치(6)에 있어서, 비교기(62), D 플립플롭(64), 반전기(67, 68), 타이머(70) 및 OR 회로(73, 74)는, 게이트 신호 G2, G4의 생성 회로를 구성한다. 해당 생성 회로에 있어서, 비교기(62)의 반전 입력 단자(-단자)에는 정의 임계값 「Io」에 대응지어진 임계값 전압 「Vo」가 인가된다. 비교기(62)의 비반전 입력 단자(+단자)에는 전류 검출기(5)로부터 출력된 부하 전류 I의 검출값을 나타내는 신호(아날로그 전압 V에 상당)가 인가된다. 비교기(62)의 출력 단자는, D 플립플롭(64)의 클럭 입력 C에 접속된다.
비교기(62)는, 전압 V와 정의 임계값 전압 「Vo」를 비교하여, 비교 결과를 나타내는 신호를 출력한다. 구체적으로는, 전압 V가 정의 임계값 전압 「Vo」보다 클 때, 즉 부하 전류 I가 정의 임계값 「Io」보다 클 때, 비교기(62)는 H 레벨의 신호를 출력한다. 한편, 전압 V가 정의 임계값 전압 「Vo」 이하일 때, 즉 부하 전류 I가 정의 임계값 「Io」 이하일 때, 비교기(62)는 L 레벨의 신호를 출력한다.
D 플립플롭(64)은, 비교기(62)의 출력 신호를 클럭으로 해서 동작한다. D 플립플롭(64)의 제어 입력 D와 세트 출력 Q 사이에는 반전기(68)가 접속되어 있다.
D 플립플롭(64)은, D 플립플롭(63)과 마찬가지의 구성을 갖는다. D 플립플롭(64)의 세트 출력 Q는 OR 회로(73)에 입력된다. D 플립플롭(64)의 리셋 출력/Q는 OR 회로(74)에 입력된다. OR 회로(73, 74)의 각각에는 또한, 반전기(67) 및 타이머(70)를 통하여, 비교기(62)의 출력 신호가 입력된다. 비교기(62)의 출력 신호는 반전기(67)로 반전되어 타이머(70)에 입력된다.
타이머(70)는, 반전기(67)의 출력 신호를 OR 회로(73, 74)에 입력한다. 따라서, OR 회로(73, 74)에는 비교기(62)의 출력 신호의 반전 신호가 입력되게 된다. 타이머(70)는, 타이머(69)과 마찬가지의 구성을 갖는다. 타이머(70)는, 반전기(67)의 출력 신호가 H 레벨로부터 L 레벨로 천이한 시점으로부터의 경과 시간이 소정 시간 τ에 도달할 때까지의 동안에 반전기(67)의 출력 신호가 다시 H 레벨로 천이하지 않으면, 경과 시간이 소정 시간 τ에 도달한 시점에서, 해당 출력 신호를 강제적으로 H 레벨로 천이시킨다. 한편, 경과 시간이 소정 시간 τ에 도달할 때까지의 동안에 반전기(67)의 출력 신호가 다시 H 레벨로 천이한 경우에는, 타이머(70)는, 반전기(75)의 출력 신호를 그대로 출력한다.
OR 회로(73)는, D 플립플롭(64)의 세트 출력 Q와 타이머(70)의 출력 신호의 논리합을 연산함으로써, 게이트 신호 G2를 생성한다. 세트 출력 Q가 H 레벨일 때, 혹은 타이머(70)의 출력 신호가 H 레벨일 때, 게이트 신호 G2가 생성되어 제2 사이리스터 T2에 인가되게 된다.
OR 회로(74)는, D 플립플롭(64)의 리셋 출력/Q와 타이머(70)의 출력 신호의 논리합을 연산함으로써, 게이트 신호 G4를 생성한다. 리셋 출력/Q가 H 레벨일 때, 혹은 타이머(70)의 출력 신호가 H 레벨일 때, 게이트 신호 G4가 생성되어 제4 사이리스터 T4에 인가되게 된다.
이상 설명한 바와 같이, 게이트 신호 G2, G4의 생성 회로에 있어서는, 전압 V가 정의 임계값 전압 「Vo」보다 커질 때마다 D 플립플롭(64)이 동작하여, 서로 상보의 관계가 되도록 게이트 신호 G2, G4가 생성된다. 이에 의해, 도 3 및 도 4에서 설명한 바와 같이, 부하 전류 I의 부의 절반 사이클 기간마다, 제2 사이리스터 T2 및 제4 사이리스터 T4가 교대로 도통 상태로 된다.
이에 반하여, 전압 V가 정의 임계값 전압 「Vo」보다 커진 시점으로부터 소정 시간 τ가 경과할 때까지의 동안에, 전압 V가 다시 정의 임계값 전압 「Vo」보다 커지지 않으면, 타이머(70)로부터 H 레벨의 신호가 OR 회로(73, 74)에 입력됨으로써 모두 H 레벨의 게이트 신호 G2, G4가 생성된다. 이에 의해, 도 3 및 도 4에서 설명한 바와 같이, 부하 전류 I의 부의 절반 사이클 기간에 있어서 제2 사이리스터 T2 및 제4 사이리스터 T4가 모두 도통 상태로 된다.
이상 설명한 바와 같이, 본 발명의 실시 형태 1에 관한 교류 스위치(1)에 의하면, 부하 전류 I의 파고값이 임계값 Io보다 큰 경우에는, 부하 전류 I는 1주기마다, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)에 교대로 흐른다. 그래서, 부하 전류 I의 파고값이 임계값 Io보다 커지는 기간에서는, 각 사이리스터 스위치의 통전 시간은 해당 기간의 약 1/2로 삭감되게 된다. 이에 의하면, 각 사이리스터 스위치에 흐르는 전류가 커지기는 하지만, 그 통전 시간이 삭감되기 때문에, 간이한 구성으로 사이리스터 스위치의 발열량을 억제할 수 있다.
[실시 형태 2]
상술한 실시 형태 1에서는, 부하 전류 I의 파고값이 임계값 Io보다 커지는 경우에 있어서, 부하 전류 I를 1주기마다, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)에 교대로 흘리는 구성에 대해 설명하였지만, 이러한 구성은 부하 전류 I의 파고값의 크기에 구애되지 않고 채용하는 것이 가능하다.
실시 형태 2에서는, 상시, 부하 전류 I를 1주기마다, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)를 교대로 흘리는 구성에 대해 설명한다. 또한, 실시 형태 2에 관한 교류 스위치(1)의 회로 구성은, 제어 장치(6)의 구성을 제외하여 도 1에 도시한 교류 스위치(1)와 동일하기 때문에, 상세한 설명은 반복하지 않는다.
맨 먼저, 도 6을 참조하여, 제어 장치(6)에 의한 사이리스터 T1 및 T3의 제어에 대해 설명한다.
도 6은, 부하 전류 I과, 제1 사이리스터 T1에 인가되는 게이트 신호 G1 및 제3 사이리스터 T3에 인가되는 게이트 신호 G3의 관계를 설명하기 위한 도면이다. 또한, 게이트 신호 G1, G3의 각각에 대해, 도면 중의 사선으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되는 기간을 나타내고 있고, 도면 중의 백색으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되지 않은 기간을 나타내고 있다.
제어 장치(6)는, 전류 검출기(5)에 의해 검출되는 부하 전류 I에 따라, 게이트 신호 G1, G3을 인가한다. 구체적으로는, 부하 전류 I의 극성이 정으로부터 부로 전환한 시점으로부터 소정 시간 δ가 경과할 때마다, 게이트 신호 G1과 게이트 신호 G3을 교대로 인가한다.
도 6에서는, 시각 t21에서 부하 전류 I의 극성이 정으로부터 부로 전환되면, 시각 t21로부터 소정 시간 δ(제2 시간)가 경과한 시각 t22에서, 게이트 신호 G3이 차단되고, 게이트 신호 G1이 인가된다. 따라서, 시각 t22 직후의 부하 전류 I의 정의 절반 사이클 기간에는, 제1 사이리스터 T1만이 도통 상태가 되어, 부하 전류 I의 모두가 제3 사이리스터 T3에 흐른다(I=Ia).
계속해서 시각 t23에서 다시 부하 전류 I의 극성이 정으로부터 부로 전환되면, 시각 t23으로부터 소정 시간 δ가 경과한 시각 t24에서, 게이트 신호 G1이 차단되고, 게이트 신호 G3이 인가된다. 따라서, 시각 t24 직후의 정의 절반 사이클 기간에는, 제3 사이리스터 T3만이 도통 상태가 되어, 부하 전류 I의 모두가 제3 사이리스터 T3에 흐른다(I=Ib). 또한, 소정 시간 δ는, 부하 전류 I의 1/2 주기보다 짧은 시간으로 설정되어 있다.
또한 시각 t25에서 부하 전류 I의 극성이 정으로부터 부로 전환되면, 시각 t25로부터 소정 시간 δ가 경과한 시각 t26에서, 게이트 신호 G3이 차단되고, 게이트 신호 G1이 인가된다. 따라서, 시각 t26 직후의 정의 절반 사이클 기간에는, 제1 사이리스터 T1만이 도통 상태가 되어, 부하 전류 I의 모두가 제1 사이리스터 T1에 흐른다(I=Ia).
이 결과, 도 6에 도시하는 바와 같이, 부하 전류 I의 1주기마다, 제1 사이리스터 T1과 제3 사이리스터 T3이 교대로 도통한다. 따라서, 하나의 사이리스터 T당 통전 시간은, 사이리스터 T1 및 T3의 양쪽이 도통하는 경우에 비하여, 약 1/2로 삭감된다. 이 사이리스터 T의 통전 시간의 삭감에 의해, 사이리스터 T의 발열량이 억제되게 된다.
다음에, 도 7을 참조하여, 제어 장치(6)에 의한 사이리스터 T2 및 T4의 제어에 대해 설명한다.
도 7은, 부하 전류 I와, 제2 사이리스터 T2에 인가되는 게이트 신호 G2 및 제4 사이리스터 T4에 인가되는 게이트 신호 G4의 관계를 설명하기 위한 도면이다. 또한, 게이트 신호 G2, G4의 각각에 대해, 도면 중의 사선으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되는 기간을 나타내고 있고, 도면 중의 백색으로 나타낸 기간은 게이트 신호가 사이리스터에 인가되지 않은 기간을 나타내고 있다.
제어 장치(6)는, 전류 검출기(5)에 의해 검출되는 부하 전류 I에 따라, 게이트 신호 G2, G4를 인가한다. 구체적으로는, 부하 전류 I의 극성이 부로부터 정으로 전환한 시점으로부터 소정 시간 δ가 경과할 때마다, 게이트 신호 G2와 게이트 신호 G4를 교대로 인가한다.
도 7에서는, 시각 t32에서 부하 전류 I의 극성이 부로부터 정으로 전환되면, 시각 t32로부터 소정 시간 δ(제2 시간)가 경과한 시각 t33에서, 게이트 신호 G4가 차단되고, 게이트 신호 G2가 인가된다. 따라서, 시각 t34 직후의 부하 전류 I의 부의 절반 사이클 기간에는, 제2 사이리스터 T2만이 도통 상태가 되어, 부하 전류 I의 모두가 제2 사이리스터 T2에 흐른다(I=Ia).
계속해서 시각 t34에서 다시 부하 전류 I의 극성이 부로부터 정으로 전환되면, 시각 t34로부터 소정 시간 δ가 경과한 시각 t35에서, 게이트 신호 G2가 차단되고, 게이트 신호 G4가 인가된다. 따라서, 시각 t35 직후의 부의 절반 사이클 기간에는, 제4 사이리스터 T4만이 도통 상태가 되어, 부하 전류 I의 모두가 제4 사이리스터 T4에 흐른다(I=Ib).
또한 시각 t36에서 부하 전류 I의 극성이 부로부터 정으로 전환되면, 시각 t36으로부터 소정 시간 δ가 경과한 시각 t37에서, 게이트 신호 G4가 차단되고, 게이트 신호 G2가 인가된다. 따라서, 시각 t37 직후의 부의 절반 사이클 기간에는, 제2 사이리스터 T2만이 도통 상태가 되어, 부하 전류 I의 모두가 제2 사이리스터 T2에 흐른다(I=Ia).
이 결과, 도 7에 도시하는 바와 같이, 부하 전류 I의 1주기마다, 제2 사이리스터 T2와 제4 사이리스터 T4가 교대로 도통한다. 따라서, 하나의 사이리스터 T당 통전 시간은, 사이리스터 T2 및 T4의 양쪽이 도통하는 경우에 비하여, 약 1/2로 삭감된다. 이 사이리스터 T의 통전 시간의 삭감에 의해, 사이리스터 T의 발열량이 억제되게 된다.
도 8은, 도 6 및 도 7에 도시한 사이리스터 T1 내지 T4의 제어에 의해 사이리스터 스위치(4a, 4b)의 각각에 흐르는 전류를 설명하기 위한 도면이다. 도 8에는, 부하 전류 I의 파형과 함께, 사이리스터 스위치(4a)에 흐르는 전류 Ia 및 사이리스터 스위치(4b)에 흐르는 전류 Ib의 파형이 도시되어 있다.
도 6 및 도 7에서 도시한 바와 같이, 제어 장치(6)는, 전류 검출기(5)에 의해 검출되는 부하 전류 I의 극성이 정으로부터 부로 전환된 시점으로부터 소정 시간 δ가 경과할 때마다, 게이트 신호 G1 및 G3을 교대로 인가하고, 부하 전류 I의 극성이 부로부터 정으로 전환된 시점으로부터 소정 시간 δ가 경과할 때마다, 게이트 신호 G2 및 G4를 교대로 인가한다.
이에 의하면, 부하 전류 I는 1주기마다, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)를 교대로 흐르게 된다. 따라서, 각 사이리스터 스위치의 통전 시간은 해당 기간의 약 1/2로 삭감되게 된다. 이에 의하면, 각 사이리스터 스위치의 통전 시간이 삭감되기 때문에, 결과적으로 사이리스터 발열량을 억제할 수 있다.
도 9는, 본 실시 형태 2에 관한 교류 스위치(1)에 있어서의 제어 장치(6)의 구성을 도시하는 블록도이다. 도 9를 참조하여, 제어 장치(6)는, 비교기(81, 82)와, 타이머(83, 84)와, 원 샷 펄스 발생기(85, 86)와, D 플립플롭(87, 88)과, 반전기(89, 90)를 포함한다.
비교기(81)의 비반전 입력 단자(+단자)에는 접지 전압(0V)이 인가된다. 비교기(81)의 반전 입력 단자(-단자)에는 전류 검출기(5)로부터 출력된 부하 전류 I의 검출값을 나타내는 신호(아날로그 전압 V에 상당)가 인가된다. 비교기(81)의 출력 단자는, 타이머(83)에 접속된다.
비교기(81)는, 전압 V와 접지 전압을 비교하여, 비교 결과를 나타내는 신호를 출력한다. 구체적으로는, 전압 V가 접지 전압보다 낮을 때, 즉 부하 전류 I가 0보다 낮을 때, 비교기(81)은 H 레벨의 신호를 출력한다. 한편, 전압 V가 접지 전압 이상일 때, 즉 부하 전류 I가 0 이상일 때, 비교기(81)는 L 레벨의 신호를 출력한다.
타이머(83)는, 비교기(81)의 출력 신호를 원 샷 펄스 발생기(85)에 입력한다. 구체적으로는, 타이머(83)는, 비교기(81)의 출력 신호가 L 레벨로부터 H 레벨로 천이한 시점부터의 경과 시간을 계측한다. 경과 시간이 소정 시간 δ에 도달할 때까지의 동안, 비교기(81)의 출력 신호가 H 레벨로 지속된 경우에, 타이머(83)는 H 레벨의 출력 신호를 원 샷 펄스 발생기(85)에 입력한다. 한편, 비교기(81)의 출력 신호가 L 레벨인 경우, 혹은 비교기(81)의 출력 신호가 H 레벨로 천이한 시점부터 소정 시간 δ 이내에 L 레벨로 천이한 경우에는, 타이머(83)는 L 레벨의 출력 신호를 원 샷 펄스 발생기(85)에 입력한다.
원 샷 펄스 발생기(85)는, 타이머(83)로부터 H 레벨의 신호를 받았을 때, 소정의 펄스 폭을 갖는 원 샷의 펄스 신호를 발생시킨다.
D 플립플롭(87)은, 원 샷 펄스 발생기(85)에서 발생한 펄스 신호를 클럭으로 해서 동작한다. D 플립플롭(87)의 제어 입력 D와 세트 출력 Q 사이에는 반전기(89)가 접속되어 있다.
D 플립플롭(87)은, 클럭이 입력되었을 때만 동작하고, 그 때 Q=D로 된다. 세트 출력 Q와 리셋 출력/Q는 서로 상보의 관계로 된다. 세트 출력 D는 클럭이 입력되어 있는 동안은 변화되지 않는다. 예를 들어, 제어 입력 D가 L 레벨일 때 클럭이 입력되면, 세트 출력 Q는 L 레벨로 되고, 리셋 출력/Q는 H 레벨로 된다. 또한, 제어 입력 D는 H 레벨로 변화한다. 다음의 클럭 입력까지, Q=L 및/Q=H가 유지된다. 다음의 클럭이 입력되었을 때, 제어 입력 D는 H 레벨이기 때문에, 세트 출력 Q는 H 레벨로 변화하고, 리셋 출력/Q는 L 레벨로 변화한다. 또한, 제어 입력 D는 L 레벨로 변화한다. 또한 다음의 클럭이 입력되었을 때에는, 제어 입력 D는 L 레벨이기 때문에, 세트 출력 Q는 L 레벨로 변화하고, 리셋 출력/Q는 H 레벨로 변화한다.
D 플립플롭(87)은, 세트 출력 Q에 기초하여 게이트 신호 G1을 생성하고, 리셋 출력/Q에 기초하여 게이트 신호 G3을 생성한다. 따라서, 세트 출력 Q가 H 레벨(리셋 출력/Q가 L 레벨)일 때, 게이트 신호 G1이 생성되어 제1 사이리스터 T1에 인가되게 된다. 또한, 리셋 출력/Q가 H 레벨(세트 출력 Q가 L 레벨)일 때, 게이트 신호 G3이 생성되어 제3 사이리스터 T3에 인가되게 된다.
이상 설명한 바와 같이, 비교기(81), 타이머(83), 원 샷 펄스 발생기(85), D 플립플롭(87) 및 반전기(89)는, 게이트 신호 G1, G3의 생성 회로를 구성한다. 해당 생성 회로에 의하면, 전압 V의 극성이 정으로부터 부로 전환된 시점부터 소정 시간 δ가 경과할 때마다 D 플립플롭(87)이 동작하여, 서로 상보의 관계가 되도록 게이트 신호 G1, G3이 생성된다. 이에 의해, 도 6 및 도 8에서 설명한 바와 같이, 부하 전류 I의 정의 절반 사이클 기간마다, 제1 사이리스터 T1 및 제3 사이리스터 T3이 교대로 도통 상태로 된다.
도 9에 도시한 제어 장치(6)에 있어서, 비교기(82), 타이머(84), 원 샷 펄스 발생기(86), D 플립플롭(88) 및 반전기(90)는, 게이트 신호 G2, G4의 생성 회로를 구성한다. 해당 생성 회로에 있어서, 비교기(82)의 반전 입력 단자(-단자)에는 접지 전압(0V)이 인가된다. 비교기(82)의 비반전 입력 단자(+단자)에는 전류 검출기(5)로부터 출력된 부하 전류 I의 검출값을 나타내는 신호(아날로그 전압 V에 상당)가 인가된다. 비교기(82)의 출력 단자는, 타이머(84)에 접속된다.
비교기(82)는, 전압 V와 접지 전압을 비교하여, 비교 결과를 나타내는 신호를 출력한다. 구체적으로는, 전압 V가 접지 전압보다 클 때, 즉 부하 전류 I가 0보다 클 때, 비교기(82)는 H 레벨의 신호를 출력한다. 한편, 전압 V가 접지 전압 이하일 때, 즉 부하 전류 I가 0 이하일 때, 비교기(82)는 L 레벨의 신호를 출력한다.
타이머(84)는, 비교기(82)의 출력 신호를 원 샷 펄스 발생기(86)에 입력한다. 타이머(84)는, 타이머(83)과 마찬가지의 구성을 갖는다. 타이머(84)는, 비교기(82)의 출력 신호가 L 레벨로부터 H 레벨로 천이한 시점으로부터의 경과 시간이 소정 시간 δ에 도달할 때까지의 동안, H 레벨로 지속된 경우에, H 레벨의 출력 신호를 원 샷 펄스 발생기(86)에 입력한다. 한편, 비교기(82)의 출력 신호가 L 레벨의 경우, 혹은 비교기(82)의 출력 신호가 H 레벨로 천이한 시점부터 소정 시간 δ 이내에 L 레벨로 천이한 경우에는, 타이머(84)는 L 레벨의 출력 신호를 원 샷 펄스 발생기(86)에 입력한다.
원 샷 펄스 발생기(86)는, 타이머(84)로부터 H 레벨의 신호를 받았을 때, 소정의 펄스 폭을 갖는 원 샷의 펄스 신호를 발생시킨다.
D 플립플롭(88)은, 원 샷 펄스 발생기(86)에서 발생한 펄스 신호를 클럭으로 해서 동작한다. D 플립플롭(88)의 제어 입력 D와 세트 출력 Q 사이에는 반전기(90)가 접속되어 있다.
D 플립플롭(88)은, D 플립플롭(87)과 마찬가지의 구성을 갖는다. D 플립플롭(88)은, 세트 출력 Q에 기초하여 게이트 신호 G2를 생성하고, 리셋 출력/Q에 기초하여 게이트 신호 G4를 생성한다. 따라서, 세트 출력 Q가 H 레벨(리셋 출력/Q가 L 레벨)일 때, 게이트 신호 G2가 생성되어 제2 사이리스터 T2에 인가되게 된다. 또한, 리셋 출력/Q가 H 레벨(세트 출력 Q가 L 레벨)일 때, 게이트 신호 G4가 생성되어 제4 사이리스터 T4에 인가되게 된다.
이상 설명한 바와 같이, 게이트 신호 G2, G4의 생성 회로에 의하면, 전압 V의 극성이 부로부터 정으로 전환된 시점부터 소정 시간 δ가 경과할 때마다 D 플립플롭(88)이 동작하여, 서로 상보의 관계가 되도록 게이트 신호 G2, G4가 생성된다. 이에 의해, 도 7 및 도 8에서 설명한 바와 같이, 부하 전류 I의 부의 절반 사이클 기간마다, 제2 사이리스터 T2 및 제4 사이리스터 T4가 교대로 도통 상태로 된다.
이상 설명한 바와 같이, 본 발명의 실시 형태 2에 관한 교류 스위치(1)에 의하면, 부하 전류 I는 1주기마다, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)를 교대로 흐르기 때문에, 각 사이리스터 스위치의 통전 시간은, 사이리스터 스위치(4a 및 4b)를 모두 통전시키는 경우의 약 1/2로 삭감되게 된다. 이에 의하면, 각 사이리스터 스위치의 통전 시간이 삭감되기 때문에, 간이한 구성으로 사이리스터 스위치의 발열량을 억제할 수 있다.
[실시 형태 3]
이하의 실시 형태 3 및 4에서는, 실시 형태 1 및 2에 관한 교류 스위치(1)가 적용될 수 있는 장치의 대표예에 대해 설명한다.
도 10은, 본 발명의 실시 형태 3에 관한 무정전 전원 장치의 전체 구성도이다. 도 10을 참조하여, 본 실시 형태 3에 관한 무정전 전원 장치(100)는, 교류 전원(2) 및 부하(3)의 사이에 접속된다.
무정전 전원 장치(100)는, 입력 단자(7) 및 출력 단자(20)를 구비한다. 입력 단자(7)는, 교류 전원(2)으로부터 공급되는 교류 전력을 받는다. 출력 단자(20)는, 부하(3)에 접속된다. 부하(3)는 무정전 전원 장치(100)로부터 공급되는 교류 전력에 의해 구동된다.
무정전 전원 장치(100)는 또한, 전자 접촉기(컨택터)(8, 13, 19)와, 퓨즈(9)와, 리액터(10, 17)와, 컨버터(11)와, 전해 콘덴서(15)와, 인버터(16)와, 콘덴서(18)와, 교류 스위치(1)와, 전류 검출기(5)와, 제어 장치(6)를 구비한다. 이 중 컨택터(8), 퓨즈(9), 리액터(10), 컨버터(11), 인버터(16), 리액터(17) 및 컨택터(19)는, 입력 단자(7) 및 출력 단자(20) 사이에 직렬로 접속되어 있다.
컨택터(8)는, 입력 단자(7)와 컨버터(11) 사이의 통전 경로에 접속된다. 컨택터(8)는, 교류 전원(2)으로부터 교류 전력이 정상적으로 공급되고 있는 통상 시는 폐쇄(온)되고, 예를 들어 무정전 전원 장치(100)의 메인터넌스 때 개방(오프) 한다. 퓨즈(9)는, 과전류가 교류 전원(2)으로부터 유입되는 것을 방지하기 위해 입력 단자(7)와 컨버터(11) 사이의 통전 경로에 삽입된다. 리액터(10)는, 교류 전원(2)으로부터의 교류 전력을 통과시키고, 컨버터(11)에서 발생하는 스위칭 주파수의 신호가 교류 전원(2)에 전반하는 것을 방지하기 위해 마련되어 있다.
컨버터(11) 및 인버터(16)는, 반도체 스위칭 소자에 의해 구성된다. 반도체 스위칭 소자로서는, 예를 들어 IGBT(Insulated Gate Bipolar Transistor)가 사용된다. 또한, 반도체 스위칭 소자의 제어 방식으로서, PWM(Pulse Width Modulation)제어를 적용할 수 있다.
컨버터(11)는, 통상시, 교류 전원(2)으로부터 공급되는 교류 전력을 직류 전력으로 변환한다. 컨버터(11)에서 생성된 직류 전력은, 인버터(16) 및 축전 장치(12)에 공급된다. 한편, 교류 전원(2)으로부터의 교류 전력의 공급이 정지된 정전 시는, 컨버터(11)의 운전은 정지된다. 컨버터(11)에 있어서의 전력 변환은, 제어 장치(6)에 의해 제어된다.
전해 콘덴서(15)는, 컨버터(11)의 교류 출력 단자에 접속되고, 컨버터(11)의 출력 전압을 평활화한다. 인버터(16)는, 통상 시는, 전해 콘덴서(15)에 의해 평활화된 직류 전력을 교류 전력으로 변환한다. 한편, 정전 시에는, 인버터(16)는, 축전 장치(12)의 직류 전력을 교류 전력으로 변화한다. 인버터(16)에 있어서의 전력 변환은, 제어 장치(6)에 의해 제어된다.
축전 장치(12)는, 정전 시에 인버터(16)에 직류 전력을 공급하기 위한 전력 저장 장치이다. 축전 장치(12)는, 통상 시에는 컨버터(11)에서 생성된 직류 전력을 축적한다. 퓨즈(14) 및 컨택터(13)는, 컨버터(11)의 직류 입력 단자와 축전 장치(12) 사이에 직렬로 접속된다. 컨택터(13)는, 통상 시에 온되고, 예를 들어 무정전 전원 장치(100) 및 축전 장치(12)의 메인터넌스 시에 오프된다. 퓨즈(14)는, 컨버터(11) 및 축전 장치(12)에 과전류가 유입되는 것을 방지한다.
리액터(17) 및 콘덴서(18)는, 인버터(16)로부터 출력되는 교류 전력에 포함되는 스위칭 주파수의 성분을 제거하기 위한 필터를 구성한다.
컨택터(19)(개폐기)는, 인버터(16)로부터 부하(3)에 교류 전력이 공급되는 모드(이하, 「인버터 급전 모드」라고도 칭함) 시에 온된다. 한편, 교류 전원(2)으로부터 교류 스위치(1)를 통하여 부하(3)에 교류 전력이 공급되는 모드(이하, 「바이패스 급전 모드」라고도 칭함) 시, 컨택터(19)가 오프된다. 컨택터(19)의 온/오프는, 제어 장치(6)에 의해 제어된다.
인버터 급전 모드에서는, 교류 전원(2)으로부터 공급되는 교류 전력을 컨버터(11)에 의해 직류 전력으로 변환하고, 그 직류 전력을 인버터(16)에 의해 교류 전력으로 변환하여 부하(3)에 공급한다. 그 때문에, 인버터 급전 모드는, 부하(3)로의 급전 안정성이 우수하다. 한편, 인버터 급전 모드는, 컨버터(11) 및 인버터(16)의 각각에 있어서 전력 변환에 수반하는 전력 손실이 발생하기 때문에, 무정전 전원 장치(100)의 효율화가 어렵다는 과제가 있다.
이에 반하여, 바이패스 급전 모드에서는, 교류 전원(2)으로부터 공급되는 교류 전력을, 교류 스위치(1)를 통하여, 바꾸어 말하면 컨버터(11) 및 인버터(16)를 통과시키지 않고 부하(3)에 공급한다. 이에 의해, 컨버터(11) 및 인버터(16)에 있어서의 전력 손실의 발생이 억제되기 때문에, 무정전 전원 장치(100)의 운전 효율을 향상시킬 수 있다. 또한, 상용 급전 모드 시에 있어서도, 필요에 따라 컨버터(11)을 운전시킴으로써, 축전 장치(12)에 직류 전력을 축적해 둘 수 있다.
본 실시 형태 3에 관한 무정전 전원 장치(100)에 있어서, 컨버터(11), 인버터(16), 컨택터(19) 및 축전 장치(12)는 「변환기 급전 회로」를 구성한다. 한편, 교류 스위치(1)는 「바이패스 급전 회로」를 구성한다.
교류 스위치(1)는, 입력 단자(7)와 출력 단자(20) 사이에 접속된다. 전류 검출기(5)는, 부하 전류 I를 검출하고, 검출값을 나타내는 신호를 제어 장치(6)에 출력한다.
제어 장치(6)는, 무정전 전원 장치(100)가 인버터 급전 모드 및 바이패스 급전 모드를 선택적으로 실행하도록, 컨택터(19) 및 교류 스위치(1)의 온/오프와, 컨버터(11) 및 인버터(16)에 있어서의 전력 변환을 제어하도록 구성된다.
구체적으로는, 인버터 급전 모드로부터 바이패스 급전 모드로 전환할 때, 제어 장치(6)는, 교류 스위치(1)를 도통시킴과 함께, 컨택터(19)를 오프한다. 그리고, 바이패스 급전 모드 중, 제어 장치(6)는, 전류 검출기(5)의 검출값에 따라, 교류 스위치(1)를 구성하는 사이리스터 T1 내지 T4의 도통 및 비도통을 제어한다. 이 때, 제어 장치(6)는, 도 5 또는 도 9에서 설명한 제어 구성을 사용하여 게이트 신호 G1 내지 G4를 생성하고, 생성된 게이트 신호 G1 내지 G4를 사이리스터 T1 내지 T4에 각각 인가한다. 바이패스 급전 모드로부터 인버터 급전 모드로 전환할 때, 제어 장치(6)는, 컨택터(19)을 온함과 함께, 사이리스터 T1 내지 T4를 모두 비도통 상태로 한다.
본 실시 형태 3에 관한 무정전 전원 장치(100)에 의하면, 상용 급전 모드 중, 부하 전류 I의 검출값에 따라, 부하 전류 I는 1주기마다 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)를 교대로 흐르는 것으로 된다. 따라서, 사이리스터 스위치(4a 및 4b)의 양쪽에 부하 전류 I를 흘리는 경우에 비하여, 각 사이리스터 스위치의 통전 시간이 삭감된다. 이에 따라, 간이한 구성으로 각 사이리스터 스위치의 발열량을 억제할 수 있다.
[실시 형태 4]
도 11은, 본 발명의 실시 형태 4에 관한 순저 보상 장치의 전체 구성도이다. 도 11을 참조하여, 본 실시 형태 4에 관한 순저 보상 장치(110)는, 교류 전원(2)과 부하(3)의 사이에 접속된다. 순저 보상 장치(110)는, 교류 전원(2)에 순시 전압 저하(순저) 또는 순시 정전이 발생하였을 때, 교류 전원(2)과 부하(3)와 순시로 분리함과 함께, 부하(3)에 대해 무정전 상태에서 전력을 공급하도록 구성된다. 또한, 순저란, 낙뢰 등에 의한 송전선 사고를 송전선 보호 릴레이로 제거할 때까지 발생하는 일시적인 전압 저하이다.
순저 보상 장치(110)는, 입력 단자(30)와, 출력 단자(33)를 구비한다. 입력 단자(30)는, 교류 전원(2)으로부터 공급되는 교류 전력을 받는다. 출력 단자(33)는 부하(3)에 접속된다. 순저 보상 장치(110)는, 교류 스위치(1)와, 인버터(31)와, 축전 장치(32)와, 제어 장치(6)를 더 구비한다.
교류 스위치(1)는, 입력 단자(30)와 출력 단자(33)의 사이에 접속된다. 전류 검출기(5)는, 부하 전류 I를 검출하고, 검출값을 나타내는 신호를 제어 장치(6)에 출력한다.
인버터(31)는, 역변환 동작과 순변환 동작을 실행할 수 있다. 인버터(31)는, 순변환 동작에 의해, 교류 전원(2)으로부터 공급되는 교류 전력을 직류 전력으로 변환하고, 이 직류 전력에 의해 축전 장치(32)를 충전한다. 순저가 발생하였을 때에는, 인버터(31)는, 역변환 동작에 의해, 축전 장치(32)에 축적된 직류 전력을 교류 전력으로 변환하고, 이 교류 전력을 부하(3)에 공급한다.
제어 장치(6)는, 인버터(31)에 있어서의 전력 변환을 제어함과 함께, 교류 스위치(1)의 온/오프를 제어한다. 구체적으로는, 제어 장치(6)는, 순저가 생기지 않은 건전 시, 전류 검출기(5)의 검출값에 따라, 교류 스위치(1)를 구성하는 사이리스터 T1 내지 T4의 도통 및 비도통을 제어한다. 제어 장치(6)는, 도 5 또는 도 9에서 설명한 제어 구성을 사용하여 게이트 신호 G1 내지 G4를 생성하고, 생성된 게이트 신호 G1 내지 G4를 사이리스터 T1 내지 T4에 각각 인가한다. 한편, 순저가 발생하면, 제어 장치(6)는, 사이리스터 T1 내지 T4를 모두 비도통 상태로 함과 함께, 역변환 동작을 행하도록 인버터(31)를 제어한다.
본 실시 형태 4에 관한 순저 보상 장치(110)에 의하면, 순저가 발생하지 않은 통상 시, 부하 전류 I의 검출값에 따라, 부하 전류 I는 1주기마다, 제1 사이리스터 스위치(4a)와 제2 사이리스터 스위치(4b)를 교대로 흐른다. 따라서, 사이리스터 스위치(4a 및 4b)의 양쪽에 부하 전류 I를 흘리는 경우에 비하여, 각 사이리스터 스위치의 통전 시간이 삭감된다. 따라서, 간이한 구성으로 각 사이리스터 스위치의 발열량을 억제할 수 있다.
금회 개시된 실시 형태는 모든 점에서 예시이며, 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1: 교류 스위치
2: 교류 전원
3: 부하
4a: 제1 사이리스터 스위치
4b: 제2 사이리스터 스위치
5: 전류 검출기
6: 제어 장치
7, 30: 입력 단자
8, 13, 19: 컨택터
9, 14: 퓨즈
10, 17: 리액터
11: 컨버터
12, 32: 축전 장치
15: 전해 콘덴서
16, 31: 인버터
18: 콘덴서
20, 33: 출력 단자
61, 62: 비교기
63, 64, 87, 88: D 플립플롭
65, 66, 67, 68, 89, 90: 반전기
69, 70, 83, 84: 타이머
71, 72, 73, 74: OR 회로
85, 86: 원 샷 펄스 발생기
100: 무정전 전원 장치
110: 순저 보상 장치
T1: 제1 사이리스터
T2: 제2 사이리스터
T3: 제3 사이리스터
T4: 제4 사이리스터

Claims (6)

  1. 교류 전원과 부하의 전기적 접속 및 차단을 전환하기 위한 교류 스위치이며,
    애노드가 상기 교류 전원에 접속되고, 캐소드가 상기 부하에 접속되는 제1 사이리스터와,
    상기 제1 사이리스터와 역병렬로 접속되는 제2 사이리스터와,
    애노드가 상기 교류 전원에 접속되고, 캐소드가 상기 부하에 접속되는 제3 사이리스터와,
    상기 제3 사이리스터와 역병렬로 접속되는 제4 사이리스터와,
    상기 교류 전원으로부터 상기 부하에 공급되는 교류 전류를 검출하는 전류 검출기와,
    상기 제1 내지 제4 사이리스터의 도통 및 비도통을 제어하는 제어 장치를 구비하고,
    상기 제어 장치는, 상기 전류 검출기의 검출값에 따라, 상기 교류 전류의 1주기마다, 상기 제1 사이리스터 및 상기 제3 사이리스터를 교대로 도통시키며, 또한, 상기 제2 사이리스터 및 상기 제4 사이리스터를 교대로 도통시키는, 교류 스위치.
  2. 제1항에 있어서, 상기 제1 내지 제4 사이리스터는, 제1 내지 제4 게이트 신호가 각각 인가된 상태에 있어서, 상기 교류 전류에 따라 턴온 및 턴오프하도록 구성되고,
    상기 제어 장치는, 상기 전류 검출기의 검출값의 최솟값이 부의 임계값보다 크고, 또한, 상기 검출값의 최댓값이 정의 임계값보다 낮을 때에는, 상기 제1 및 제3 게이트 신호를 동시에 인가하고, 또한, 제2 및 제4 게이트 신호를 동시에 인가하는 한편,
    상기 검출값의 최솟값이 상기 부의 임계값보다 낮고, 또한, 상기 검출값의 최댓값이 상기 정의 임계값보다 클 때에는, 상기 제어 장치는,
    상기 전류 검출기의 검출값이 상기 부의 임계값을 초과하여 저하할 때마다, 상기 제1 게이트 신호 및 상기 제3 게이트 신호를 교대로 인가하고, 또한,
    상기 전류 검출기의 검출값이 상기 정의 임계값을 초과하여 증가할 때마다, 상기 제2 게이트 신호 및 상기 제4 게이트 신호를 교대로 인가하는, 교류 스위치.
  3. 제2항에 있어서, 상기 전류 검출기의 검출값이 상기 부의 임계값을 초과하여 저하된 시점으로부터, 상기 교류 전류의 1주기보다 긴 제1 시간이 경과할 때까지의 동안에, 해당 검출값이 다시 상기 부의 임계값을 초과하여 저하되지 않을 때에는, 상기 제어 장치는, 상기 제1 게이트 신호 및 상기 제3 게이트 신호를 동시에 인가하고,
    상기 전류 검출기의 검출값이 상기 정의 임계값을 초과하여 증가한 시점으로부터 상기 제1 시간이 경과할 때까지의 동안에, 해당 검출값이 다시 상기 정의 임계값을 초과하여 증가하지 않을 때에는, 상기 제어 장치는, 상기 제2 게이트 신호 및 상기 제4 게이트 신호를 동시에 인가하는, 교류 스위치.
  4. 제1항에 있어서, 상기 제1 내지 제4 사이리스터는, 제1 내지 제4 게이트 신호가 각각 인가된 상태에 있어서, 상기 교류 전류에 따라 턴온 및 턴오프하도록 구성되고,
    상기 제어 장치는,
    상기 전류 검출기의 검출값의 극성이 정으로부터 부로 전환된 시점으로부터, 상기 교류 전류의 1/2 주기보다 짧은 제2 시간이 경과할 때마다, 상기 제1 게이트 신호 및 상기 제3 게이트 신호를 교대로 인가하고,
    상기 전류 검출기의 검출값의 극성이 부로부터 정으로 전환된 시점으로부터 상기 제2 시간이 경과할 때마다, 상기 제2 게이트 신호 및 상기 제4 게이트 신호를 교대로 인가하는, 교류 스위치.
  5. 변환기 급전 회로 및 바이패스 급전 회로를 전환하여 부하에 급전하기 위한 무정전 전원 장치이며,
    상기 변환기 급전 회로는,
    교류 전원의 교류 전력을 직류 전력으로 변환하는 컨버터와,
    상기 컨버터로부터 출력되는 직류 전력을 교류 전력으로 변환하는 인버터와,
    상기 인버터의 교류 출력 단자와 상기 부하 사이에 접속된 개폐기와,
    상기 컨버터 및 상기 인버터 사이의 직류 회로에 접속된 축전 장치를 포함하고, 상기 바이패스 급전 회로는, 상기 교류 전원과 상기 부하 사이에 접속된 교류 스위치를 포함하고,
    급전 경로를 상기 변환기 급전 회로에서 상기 바이패스 급전 회로로 전환할 때, 상기 교류 스위치를 도통시킴과 함께 상기 개폐기를 개방하도록 구성된 제어 장치와,
    상기 바이패스 급전 회로로부터 상기 부하에 공급되는 교류 전류를 검출하는 전류 검출기를 구비하고,
    상기 교류 스위치는,
    애노드가 상기 교류 전원에 접속되고, 캐소드가 상기 부하에 접속되는 제1 사이리스터와,
    상기 교류 전원 및 상기 부하의 사이에, 상기 제1 사이리스터와 역병렬로 접속되는 제2 사이리스터와,
    애노드가 상기 교류 전원에 접속되고, 캐소드가 상기 부하에 접속되는 제3 사이리스터와,
    상기 교류 전원 및 상기 부하의 사이에, 상기 제3 사이리스터와 역병렬로 접속되는 제4 사이리스터를 포함하고,
    상기 바이패스 급전 회로로부터 상기 부하에 급전하고 있을 때, 상기 제어 장치는, 상기 전류 검출기의 검출값에 따라, 상기 교류 전류의 1주기마다, 상기 제1 사이리스터 및 상기 제3 사이리스터를 교대로 도통시키며, 또한, 상기 제2 사이리스터 및 상기 제4 사이리스터를 교대로 도통시키는, 무정전 전원 장치.
  6. 교류 전원의 순시 전압 저하 또는 순시 정전 시에 부하에 급전하기 위한 순저 보상 장치이며,
    상기 교류 전원 및 상기 부하의 사이에 접속된 교류 스위치와,
    축전 장치와,
    상기 축전 장치로부터 출력되는 직류 전력을 교류 전력으로 변환하는 인버터와,
    상기 교류 전원의 순시 전압 저하 또는 순시 정전 시에 상기 교류 스위치를 비도통으로 하고, 급전 경로를 상기 교류 전원으로부터 상기 인버터로 전환하도록 구성된 제어 장치와,
    상기 교류 전원의 건전 시에 상기 교류 전원으로부터 상기 부하에 공급되는 교류 전류를 검출하는 전류 검출기를 구비하고,
    상기 교류 스위치는,
    애노드가 상기 교류 전원에 접속되고, 캐소드가 상기 부하에 접속되는 제1 사이리스터와,
    상기 교류 전원 및 상기 부하의 사이에, 상기 제1 사이리스터와 역병렬로 접속되는 제2 사이리스터와,
    애노드가 상기 교류 전원에 접속되고, 캐소드가 상기 부하에 접속되는 제3 사이리스터와,
    상기 교류 전원 및 상기 부하의 사이에, 상기 제3 사이리스터와 역병렬로 접속되는 제4 사이리스터를 포함하고,
    상기 교류 전원의 건전 시, 상기 제어 장치는, 상기 전류 검출기의 검출값에 따라, 상기 교류 전류의 1주기마다, 상기 제1 사이리스터 및 상기 제3 사이리스터를 교대로 도통시키며, 또한, 상기 제2 사이리스터 및 상기 제4 사이리스터를 교대로 도통시키는, 순저 보상 장치.
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