KR102378227B1

KR102378227B1 - 데이터 라인 플로팅 회로 및 방법

Info

Publication number: KR102378227B1
Application number: KR1020200160255A
Authority: KR
Inventors: 마니쉬 아로라; 옌-후에이 첸; 훙-젠 리아오; 닉힐 퓨리; 유-하오 수
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2018-06-28
Filing date: 2020-11-25
Publication date: 2022-03-24
Anticipated expiration: 2039-01-31
Also published as: TWI714140B; US20230395160A1; KR20200136346A; DE102018131161A1; US12136460B2; KR20200001964A; US20200005877A1; US20210257029A1; US20240395333A1; TW202020864A; US11798632B2; US11011238B2; CN110660440A

Abstract

기록 라인 회로는 전원 전압 레벨을 전달하도록 구성되는 전원 노드, 기준 전압 레벨을 전달하도록 구성되는 기준 노드, 제 1 데이터 신호를 수신하도록 구성되는 제 1 입력 노드, 제 2 데이터 신호를 수신하도록 구성되는 제 2 입력 노드, 제어 신호를 수신하도록 구성되는 제 3 입력 노드, 및 출력 노드를 포함한다. 기록 라인 회로는, 제 1 데이터 신호, 제 2 데이터 신호, 및 제어 신호에 응답하여, 출력 노드 상에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 출력하도록, 또는 출력 노드를 플로팅하도록 구성된다.

Description

데이터 라인 플로팅 회로 및 방법{FLOATING DATA LINE CIRCUITS AND METHODS}

본 발명은 데이터 라인 플로팅 회로 및 방법에 관한 것이다.

메모리 어레이들은, 비트 위치들에 대응하는 열들 및 워드 위치들에 대응하는 행들로 배열되는 메모리 셀들을 종종 포함한다. 그러한 배열들에서, 판독 및 기록 동작들 동안, 주어진 워드와 연관된 메모리 셀들은 주어진 워드에 대응하는 행 위치에 있는 하나 이상의 워드 라인을 통해 활성화되고, 주어진 워드의 비트들에 대응하는 열 위치들에 있는 하나 이상의 데이터 라인을 통해 메모리 셀들에 그리고 메모리 셀들로부터 데이터가 전달된다.

판독 및 기록 동작시 데이터를 전달하기 위해 사용되는 입출력(input-output; IO) 회로들은 어레이의 세그먼드들 내의 다수의 열들 - 각각의 열은 스위칭 회로를 통해 선택가능함 - 사이에서 종종 공유된다. 일부 경우들에서, 워드의 하나 이상의 비트는, 기록 동작 동안 워드와 연관된 메모리 셀들의 서브세트에 데이터가 기록되도록 IO 회로들에 의해 마스킹된다.

본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 메모리 회로의 도면이다.
도 2는 일부 실시예들에 다른 구동 회로의 도면이다.
도 3은 일부 실시예들에 따른 구동 회로의 도면이다.
도 4는 일부 실시예들에 따른 선충전(pre-charge) 회로의 도면이다.
도 5는 일부 실시예들에 따른, 메모리 회로 동작 파라미터들의 도표이다.
도 6은 일부 실시예들에 따른 데이터 라인을 플로팅하는 방법의 흐름도이다.

이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들, 값들, 동작들, 재료들, 배열들 등의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열들 등이 고려된다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.

또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어가 그에 따라 유사하게 해석될 수 있다.

다양한 실시예들에서, 메모리 회로의 기록 라인 회로는, 전원 전압 레벨 및 기준 전압 레벨을 전달하는 전원 노드 및 기준 노드, 제 1 데이터 신호, 제 2 데이터 신호, 및 제어 신호를 수신하는 제 1 입력 노드, 제 2 입력 노드, 및 제 3 입력 노드, 및 출력 노드를 포함한다. 제 1 데이터 신호와 제 2 데이터 신호 및 제어 신호에 응답하여, 기록 라인 회로는 출력 노드 상에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 출력하거나, 또는 출력 노드를 플로팅한다.

기록 라인 회로는 이에 의해, 기록 동작들 동안 논리적으로 하이(high) 상태 및 로우(low) 상태로 데이터 라인을 구동하고, 마스킹되는 기록 동작들 동안 데이터 라인을 플로팅하며, 일부 실시예들에서 데이터 라인을 기록 동작들 간에 논리적으로 하이 상태로 선충전할 수 있다. 마스킹되는 기록 동작 동안 데이터 라인을 플로팅할 수 없는 접근법들과 비교하여, 기록 라인 회로는 선택된 메모리 셀 및 연관된 비트 라인과 데이터 라인에서의 전류 흐름을 감소시키고, 이에 의해 회로 신뢰성 및 에너지 효율을 향상시킨다. 기록 동작들 간에 데이터 라인을 선충전함으로써, 기록 라인 회로는 데이터 라인이 기준 전압 레벨을 향해 방전되는 것을 방지하고, 이에 의해 전류 흐름 및 기록 시간들에서의 가능한 증가들을 회피한다.

도 1은 일부 실시예들에 따른 메모리 회로(100)의 도면이다. 메모리 회로(100)는 기록 라인(WLB) 및 기록 라인(WLT)과 전기적으로 각각 커플링되는 세그먼트들(110U 및 110D)을 포함한다. 기록 라인 회로(120B)가 기록 라인(WLB)과 전기적으로 커플링되고, 기록 라인 회로(120T)가 기록 라인(WLT)과 전기적으로 커플링된다.

하나 이상의 추가 회로 엘리먼트를 포함하고 이에 의해 제어될 수 있는, 예를 들어 트랜지스터 또는 다른 스위칭 디바이스에 의해 저항성으로 되거나 개방성으로 될 수 있는 전기 연결부 또는 직접 전기 연결부에 기반하여 전기적으로 커플링되도록 2개 이상의 회로 엘리먼트들이 고려된다.

메모리 회로(100)는 하나 이상의 추가 컴포넌트, 예를 들어 세그먼트들(110U 및 110D)에 추가하여 적어도 하나의 세그먼트(도시 생략) 및/또는 기록 라인 회로들(120B 및 120T)에 추가하여 적어도 하나의 기록 라인 회로(도시 생략)를 포함하는 메모리 매크로(도시 생략)의 서브세트이다. 다양한 실시예들에서, 메모리 회로는 세그먼트(110U), 세그먼트(110D), 기록 라인 회로(120B) 기록 라인 회로(120T), 기록 라인(WLB), 또는 기록 라인(WLT) 중 하나 이상을 포함하지 않는다.

세그먼트들(110U 및 110D) 각각은 메모리 매크로의 메모리 어레이의 세그먼트이고, 복수의 N개의 상보형 비트 라인 쌍들(BL[0..N]/BLB[0..N])과 전기적으로 커플링되는 선택 회로(112)를 포함한다. 각각의 비트 라인 쌍(BL[n]/BLB[n])은 비트 라인 선충전기(pre-charger)(114)와 그리고 복수의 메모리 셀들(116)과 전기적으로 커플링된다. 다양한 실시예들에서, 세그먼트들(110U 또는 110D) 중 적어도 하나는 복수의 비트 라인 쌍들(BL[0..N]/BLB[0..N]) 대신, 복수의 개별 비트 라인들(예를 들어, BL[0..N] 또는 BLB[0..N])을 포함한다.

세그먼트들(110U 및 110D)의 기록 라인들(WLB 및 WLT) 및 비트 라인 쌍들(BL[0..N]/BLB[0..N])은 복수의 메모리 셀들(116)에 전압 레벨들을 전달할 수 있고/있거나 복수의 메모리 셀들(116)로부터 전압 레벨들을 전달받을 수 있는 도전성 엘리먼트들을 포함하는 데이터 라인들이다.

일부 실시예들에서, 세그먼트들(110U 및 110D) 각각은 4개의 비트 라인 쌍들을 포함한다. 다양한 실시예들에서, 세그먼트들(110U 또는 110D) 중 하나 또는 둘 다는 4개보다 적거나 많은 비트 라인 쌍들을 포함한다.

도 1에 도시된 실시예에서, 세그먼트(110U)는 기록 라인 회로들(120B 및 120T)에 대해 상방에 배향되고, 세그먼트(110D)는 기록 라인 회로들(120B 및 120T)에 대해 하방에 배향된다. 다양한 실시예들에서, 세그먼트들(110U 및 110D)은 도 1에 도시된 배향들 이외의 배향들을 갖는다.

선택 회로(112)는 비트 라인 쌍(BL[n]/BLB[n])의 선택에 대응하는 상태를 갖는 선택 신호(도시 생략)에 응답하여 기록 라인(WLT)을 비트 라인(BL[n])과 그리고 기록 라인(WLB)을 비트 라인(BLB[n])과 선택적으로 커플링하도록 구성된다. 일부 실시예들에서, 선택 회로(112)는 멀티플렉서를 포함한다.

비트 라인 선충전기(114)는 선충전 인에이블 신호에 응답하여 주어진 비트 라인 쌍을 전원 전압 레벨로 충전하도록 구성되는 회로를 포함한다. 세그먼트(110U)는 비트 라인 선충전기(114)가 인에이블 라인(라벨링 생략) 상에서 선충전 인에이블 신호(BLEQB_UP)를 수신하도록 구성되고, 세그먼트(110D)는 비트 라인 선충전기(114)가 인에이블 라인(라벨링 생략) 상에서 선충전 인에이블 신호(BLEQB_DN)를 수신하도록 구성된다.

각각의 복수의 메모리 셀들(116)은 메모리 어레이의 열로서 배열된다. 다양한 실시예들에서, 메모리 셀들(116)의 열은 128개 내지 1024개, 128개보다 작거나, 또는 1024개보다 많은 범위의 다수의 메모리 셀들(116)을 포함한다.

주어진 복수의 메모리 셀들(116)은 논리적 상태들에 의해 나타내어지는 비트 데이터를 저장하도록 구성되는 전기 디바이스, 전기기계 디바이스, 전자기 디바이스, 또는 다른 디바이스(개별적 라벨링 생략)를 포함한다. 메모리 셀(116)의 논리적 상태들은 기록 동작시 프로그래밍되고 판독 동작시 검출될 수 있다.

일부 실시예들에서, 논리적 상태는 주어진 메모리 셀 내에 저장된 전하(electrical charge)의 전압 레벨에 대응한다. 일부 실시예들에서, 논리적으로 하이 상태는 메모리 회로(100)의 전원 전압 레벨에 대응하고, 논리적으로 로우 상태는 메모리 회로(100)의 기준 전압 레벨에 대응한다. 일부 실시예들에서, 논리적 상태는 주어진 메모리 셀의 컴포넌트의 물리적 특성, 예를 들어 저항 또는 자기 배향에 대응한다.

일부 실시예들에서, 복수의 메모리 셀들(116)은 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀들을 포함하다. 다양한 실시예들에서, SRAM 셀들은 5개의 트랜지스터(five-transistor; 5T) SRAM 셀들, 6개의 트랜지스터(six-transistor; 6T) SRAM 셀들, 8개의 트랜지스터(eight-transistor; 8T) SRAM 셀들, 9개의 트랜지스터(nine-transistor; 9T) SRAM 셀들, 또는 다른 개수의 트랜지스터들을 갖는 SRAM 셀들을 포함한다. 일부 실시예들에서, 복수의 메모리 셀들(116)은 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 셀들 또는 비트 데이터를 저장할 수 있는 다른 메모리 셀 유형들을 포함한다.

예시적인 워드 라인(WL[x])에 의해 도 1에 나타내어진 복수의 워드 라인들이 비트 라인 쌍들(BL[0..N]/BLB[0..N])을 교차한다. 메모리 회로(100)는 이에 따라, 주어진 워드 라인, 예를 들어 워드 라인(WL[x])이 세그먼트들(110U 또는 110D) 중 주어진 하나의 세그먼트의 메모리 셀들(116)의 각각의 열에서 하나의 메모리 셀(116)과 통신가능하게 커플링되도록 구성된다.

2개 이상의 회로 엘리먼트들은 2개 이상의 회로 엘리먼트들 사이에 하나 이상의 논리 디바이스, 예를 들어 인버터 또는 논리 게이트를 포함하는 간접 신호 연결부 또는 직접 신호 연결부에 기반하여 통신가능하게 커플링되도록 고려된다. 일부 실시예들에서, 2개 이상의 통신가능하게 커플링된 회로 엘리먼트들 사이의 신호 통신들은 하나 이상의 논리 디바이스에 의해 변형, 예를 들어 인버팅되거나 조건부로 행해질 수 있다.

동작시, 비트 라인 쌍(BL[n]/BLB[n]) 및 워드 라인(WL[x])에 대응하는 위치에 있는 메모리 셀(116)은 워드 라인(WL[x]) 상의 워드 라인 신호(라벨링 생략)에 응답하여 비트 라인 쌍(BL[n]/BLB[n])을 통해, 그리고 비트 라인 쌍(BL[n]/BLB[n])의 선택에 대응하는 상태를 갖는 선택 신호에 응답하여 대응하는 선택 회로(112)를 통해 기록 라인(WLT 또는 WLB) 중 하나 또는 둘 다와 전기적으로 커플링된다.

기록 라인 회로들(120B 및 120T) 각각은 구동 회로(122) 및 선충전 회로(124)를 포함한다. 구동 회로(122)는 메모리 회로(100)의 전원 전압 레벨을 전달하도록 구성되는 전원 노드(VDD)와, 메모리 회로(100)의 기준 전압 레벨을 전달하도록 구성되는 기준 노드(VSS)와, 출력 노드(OUT) 사이에 전기적으로 커플링된다. 선충전 회로(124)는 전원 노드(VDD)와 출력 노드(OUT) 사이에 전기적으로 커플링된다.

다양한 실시예들에서, 메모리 회로(100)는 더 큰 시스템, 예를 들어 시스템 온 칩(system on a chip)의 일부이고, 메모리 회로(100)의 전원 전압 레벨은 시스템의 동작 전압 레벨에 또는 메모리 특정(memory-specific) 동작 전압 레벨에 대응한다. 다양한 실시예들에서, 메모리 회로(100)는 더 큰 시스템의 일부이고, 메모리 회로(100)의 기준 전압 레벨은 시스템의 기준 전압 레벨에 또는 메모리 특정 기준 전압 레벨에 대응한다. 일부 실시예들에서, 기준 노드(VSS)는 접지 전압 레벨을 갖는 접지 전압 노드이다.

구동 회로(122)는 입력 노드들(D1 및 D2)과 통신가능하게 커플링되고 출력 노드(OUT)와 전기적으로 커플링되며, 선충전 회로(124)는 입력 노드들(C1 및 C2)과 통신가능하게 커플링된다.

도 1에 도시된 실시예에서, 기록 라인 회로(120B)는 입력 노드(D1)에서 데이터 신호(GDT)를, 입력 노드(D2)에서 데이터 신호(GDB)를, 입력 노드(C1)에서 선충전 인에이블 신호(BLEQB_DN)를, 입력 노드(C2)에서 선충전 인에이블 신호(BLEQB_UP)를 수신하도록, 그리고 기록 라인(WLB)과 전기적으로 커플링되는 출력 노드(OUT)에 기록 라인 신호(WB)를 출력하도록 구성된다.

도 1에 도시된 실시예에서, 기록 라인 회로(120T)는 입력 노드(D1)에서 데이터 신호(GDB)를, 입력 노드(D2)에서 데이터 신호(GDT)를, 입력 노드(C1)에서 선충전 인에이블 신호(BLEQB_DN)를, 입력 노드(C2)에서 선충전 인에이블 신호(BLEQB_UP)를 수신하도록, 그리고 기록 라인(WLT)과 전기적으로 커플링되는 출력 노드(OUT)에 기록 라인 신호(WT)를 출력하도록 구성된다.

주어진 구동 회로(122)는 입력 노드들(D1 및 D2)에서 수신되는 데이터 신호들의 논리적 상태들에 응답하여, 출력 노드(OUT)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 출력하거나 또는 출력 노드(OUT)에서 높은 출력 임피던스를 가짐으로써 출력 노드(OUT)를 플로팅하도록 구성된다.

구동 회로(122)는 입력 노드(D1)에서 수신되는 데이터 신호의 논리적 상태에 응답하여 출력 노드(OUT)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호를 출력하도록 구성된다. 다양한 실시예들에서, 구동 회로(122)는 입력 노드(D1)에서의 로우 또는 하이 논리적 상태 중 하나에 응답하여 전원 전압 레벨을 갖는 기록 라인 신호를 출력하도록, 그리고 입력 노드(D1)에서의 로우 또는 하이 논리적 상태 중 다른 하나에 응답하여 기준 전압 레벨을 갖는 기록 라인 신호를 출력하도록 구성된다.

일부 실시예들에서, 구동 회로(122)는 인버터, 예를 들어 도 2 및 도 3과 관련하여 아래에서 논의되는 트랜지스터들(N1 및 P1)을 포함하고, 이에 따라 입력 노드(D1)에서의 로우 논리적 상태에 응답하여 전원 전압 레벨을 갖는 기록 라인 신호를 출력하도록, 그리고 입력 노드(D1)에서의 하이 논리적 상태에 응답하여 기준 전압 레벨을 갖는 기록 라인 신호를 출력하도록 구성된다.

도 1에 도시된 실시예에서, 기록 라인 회로(120B)는 입력 노드(D1)에서 데이터 신호(GDT)를 수신하도록 구성되는 구동 회로(122)를 포함하고, 이에 따라 데이터 신호(GDT)의 논리적 상태에 응답하여 기록 라인(WLB)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호(WB)를 출력하도록 구성된다.

도 1에 도시된 실시예에서, 기록 라인 회로(120T)는 입력 노드(D1)에서 데이터 신호(GDB)를 수신하도록 구성되는 구동 회로(122)를 포함하고, 이에 따라 데이터 신호(GDB)의 논리적 상태에 응답하여 기록 라인(WLT)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호(WT)를 출력하도록 구성된다.

구동 회로(122)는 입력 노드들(D1 및 D2) 상에서 수신되는 데이터 신호들의 논리적 상태들에 응답하여 출력 노드(OUT)를 플로팅하거나 또는 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호를 출력하도록 구성된다. 다양한 실시예들에서, 구동 회로(122)는 입력 노드(D1)에서의 로우 또는 하이 논리적 상태와 입력 노드(D2)에서의 로우 또는 하이 논리적 상태의 하나 이상의 조합에 응답하여 출력 노드(OUT)를 플로팅하도록, 그리고 입력 노드(D1)에서의 로우 또는 하이 논리적 상태와 입력 노드(D2)에서의 로우 또는 하이 논리적 상태의 하나 이상의 다른 조합에 응답하여 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호를 출력하도록 구성된다.

도 1에 도시된 실시예에서, 구동 회로(122)는 동작시, 입력 노드들(D1 및 D2) 각각에서의 로우 논리적 상태에 응답하여 출력 노드(OUT)를 플로팅하고, 입력 노드(D1)에서의 로우 논리적 상태 및 입력 노드(D2)에서의 하이 논리적 상태에 응답하여 전원 전압 레벨을 갖는 기록 라인 신호를 출력하며, 입력 노드(D1)에서의 하이 논리적 상태 및 입력 노드(D2)에서의 로우 또는 하이 논리적 상태에 응답하여 기준 전압 레벨을 갖는 기록 라인 신호를 출력하도록 구성된다.

다양한 실시예들에서, 구동 회로(122)는 출력 노드(OUT)와 전기적으로 커플링되는 하나 이상의 스위칭 디바이스(도 1에서 도시 생략)를 포함함으로써 출력 노드(OUT)에서 높은 출력 임피던스를 갖도록 구성된다. 스위칭 디바이스는 하나 이상의 제어 단자에서 수신되는 논리적 상태들을 나타내는 전압 레벨들에 응답하여 2개 이상의 단자들 사이의 전기 연결을 만들고 끊을 수 있는 하나 이상의 전기 구성 또는 전기기계 구성을 포함한다. 다양한 실시예들에서, 스위칭 디바이스는 트랜지스터, 전달 게이트, 또는 전기 연결들을 제어하기 위해 적절한 다른 디바이스 중 하나 이상을 포함한다.

다양한 실시예들에서, 트랜지스터는 전계 효과 트랜지스터(field-effect transistor; FET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), n형(n-type) 트랜지스터, p형(p-type) 트랜지스터, 수직 게이트 트랜지스터, 바이폴라 또는 다른 트랜지스터 유형 중 하나 또는 이들의 조합을 포함한다.

일부 실시예들에서, 구동 회로(122)는 입력 노드(D2)에서 수신되는 데이터 신호에 응답하여 전원 노드(VDD)로부터 구동 회로(122)를 선택적으로 디커플링하도록 구성되는 하나 이상의 스위칭 디바이스, 예를 들어 도 2와 관련하여 아래에서 논의되는 트랜지스터(P2)를 포함하고, 이에 따라 적어도 부분적으로 출력 노드(OUT)에서 높은 출력 임피던스를 가질 수 있다.

일부 실시예들에서, 구동 회로(122)는 입력 노드(D1)에서 수신되는 데이터 신호에 응답하여 기준 노드(VSS)로부터 구동 회로(122)를 선택적으로 디커플링하도록 구성되는 하나 이상의 스위칭 디바이스, 예를 들어 도 2 및 도 3과 관련하여 아래에서 논의되는 트랜지스터(N1)를 포함하고, 이에 따라 적어도 부분적으로 출력 노드(OUT)에서 높은 출력 임피던스를 가질 수 있다.

일부 실시예들에서, 구동 회로(122)는 입력 노드(D1 및 D2)에서 수신되는 데이터 신호들에 응답하여 출력 노드(OUT)로부터 구동 회로(122)를 선택적으로 디커플링하도록 구성되는 하나 이상의 스위칭 디바이스, 예를 들어 도 3과 관련하여 아래에서 논의되는 트랜지스터(P3)를 포함하고, 이에 따라 적어도 부분적으로 출력 노드(OUT)에서 높은 출력 임피던스를 가질 수 있다.

다양한 실시예들에서, 구동 회로(122)는 입력 노드들(D1 또는 D2) 중 하나 또는 둘 다에서 데이터 신호들을 수신하도록 그리고 하나 이상의 스위칭 디바이스를 제어할 수 있는 하나 이상의 스위칭 신호를 생성하도록 구성되는 하나 이상의 논리 게이트, 예를 들어 도 3과 관련하여 아래에서 논의되는 NOR 게이트(NOR1)를 포함하고, 구동 회로(122)는 이에 따라 적어도 부분적으로 출력 노드(OUT)에서 높은 출력 임피던스를 가질 수 있도록 구성된다. 다양한 실시예들에서, 구동 회로(122)는 인버터, OR 게이트, NOR 게이트, XOR 게이트, AND 게이트, NAND 게이트, 또는 논리 체계(scheme)를 적용하기 위해 적절한 다른 논리 게이트 중 하나 이상을 포함한다.

도 1에 도시된 실시예에서, 기록 라인 회로(120B)는 각 입력 노드들(D1 및 D2)에서 데이터 신호들(GDT 및 GDB)을 수신하도록 구성되는 구동 회로(122)를 포함하고, 이에 따라 데이터 신호들(GDT 및 GDB)의 논리적 상태들에 응답하여 기록 라인(WLB)을 플로팅하거나 또는 기록 라인(WLB)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호(WB)를 출력하도록 구성된다.

도 1에 도시된 실시예에서, 기록 라인 회로(120T)는 각 입력 노드들(D1 및 D2)에서 데이터 신호들(GDB 및 GDT)을 수신하도록 구성되는 구동 회로(122)를 포함하고, 이에 따라 데이터 신호들(GDB 및 GDT)의 논리적 상태들에 응답하여 기록 라인(WLT)을 플로팅하거나 또는 기록 라인(WLT)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호(WT)를 출력하도록 구성된다.

주어진 선충전 회로(124)는 입력 노드들(C1 및 C2)에서 수신되는 인에이블 신호들의 논리적 상태들에 응답하여, 출력 노드(OUT)에 전원 전압 레벨을 출력하거나 또는 출력 노드(OUT)에서 높은 출력 임피던스를 가짐으로써 출력 노드(OUT)를 플로팅하도록 구성된다. 동작시, 연관된 출력 노드(OUT)를 플로팅하는 선충전 회로(124)는 연관된 구동 회로(122)가 출력 노드(OUT)를 제어할 수 있도록 하고, 연관된 출력 노드(OUT)를 플로팅하는 주어진 구동 회로(122)는 연관된 선충전 회로(124)가 출력 노드(OUT)를 제어할 수 있도록 한다.

도 1에 도시된 바와 같이 구동 회로(122) 및 선충전 회로(124)를 포함함으로써, 기록 라인 회로들(120B 및 120T)은 입력 노드들(D1 및 D2)에서 수신되는 데이터 신호들과 입력 노드들(C1 및 C2)에서 수신되는 인에이블 신호들의 조합에 응답하여 출력 노드(OUT)를 플로팅하거나 또는 출력 노드(OUT)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호를 출력하도록 구성된다.

다양한 실시예들에서, 선충전 회로(124)는 입력 노드(C1)에서의 로우 또는 하이 논리적 상태와 입력 노드(C2)에서의 로우 또는 하이 논리적 상태의 하나 이상의 조합에 응답하여 전원 전압 레벨을 출력하도록, 그리고 입력 노드(C1)에서의 로우 또는 하이 논리적 상태와 입력 노드(C2)에서의 로우 또는 하이 논리적 상태의 하나 이상의 다른 조합에 응답하여 출력 노드(OUT)를 플로팅하도록 구성된다.

일부 실시예들에서, 기록 라인 회로들(120B 및 120T) 중 하나 또는 둘 다는 입력 노드들(C1 또는 C2) 중 하나를 포함하지 않고, 선충전 회로(124)는 단일 입력 노드(C1 또는 C2)에서의 로우 또는 하이 논리적 상태에 응답하여 출력 노드(OUT)에 전원 전압 레벨을 출력하거나 또는 출력 노드(OUT)를 플로팅하도록 구성된다. 일부 실시예들에서, 기록 라인 회로들(120B 및 120T) 중 하나 또는 둘 다는 입력 노드들(C1 및 C2)에 추가하여 하나 이상의 입력 노드(도시 생략)를 포함하고, 선충전 회로(124)는 입력 노느들 중 일부 또는 모두에서의 로우 또는 하이 논리적 상태들의 조합들에 응답하여 출력 노드(OUT)에 전원 전압 레벨을 출력하거나 또는 출력 노드(OUT)를 플로팅하도록 구성된다.

일부 실시예들에서, 기록 라인 회로들(120B 또는 120T) 중 하나 또는 둘 다는 선충전 회로(124)를 포함하지 않고, 기록 라인 회로들(120B 또는 120T) 중 하나 또는 둘 다는 입력 노드들(D1 및 D2)에서 수신되는 데이터 신호들에 단독으로 응답하여 출력 노드(OUT)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호를 출력하거나 또는 출력 노드(OUT)를 플로팅하도록 구성된다.

일부 실시예들에서, 선충전 회로(124)는 입력 노드(C1)에서 수신되는 인에이블 신호에 응답하여 전원 노드(VDD)로부터 출력 노드(OUT)를 선택적으로 디커플링하도록 구성되는 스위칭 디바이스, 예를 들어 도 4와 관련하여 아래에서 논의되는 트랜지스터(P4)를 포함하고, 이에 따라 적어도 부분적으로 출력 노드(OUT)에서 높은 출력 임피던스를 가질 수 있다.

일부 실시예들에서, 선충전 회로(124)는 입력 노드(C2)에서 수신되는 인에이블 신호에 응답하여 전원 노드(VDD)로부터 출력 노드(OUT)를 선택적으로 디커플링하도록 구성되는 스위칭 디바이스, 예를 들어 도 4와 관련하여 아래에서 논의되는 트랜지스터(P5)를 포함하고, 이에 따라 적어도 부분적으로 출력 노드(OUT)에서 높은 출력 임피던스를 가질 수 있다.

일부 실시예들에서, 선충전 회로(124)는 입력 노드들(C1 및 C2) 둘 다에서 수신되는 인에이블 신호들에 응답하여 전원 노드(VDD)로부터 출력 노드(OUT)를 선택적으로 디커플링하도록 구성되는 단일 스위칭 디바이스, 예를 들어 도 4와 관련하여 아래에서 논의되는 트랜지스터들(P4 또는 P5) 중 하나를 포함하고, 이에 따라 적어도 부분적으로 출력 노드(OUT)에서 높은 출력 임피던스를 가질 수 있다. 일부 실시예들에서, 선충전 회로(124)는 입력 노드들(C1 및 C2) 둘 다에서 수신되는 인에이블 신호들에 응답하여 스위칭 디바이스를 제어하도록 구성되는 하나 이상의 논리 회로(도시 생략)를 포함한다.

도 1에 도시된 실시예에서, 기록 라인 회로들(120B 및 120T) 각각은 입력 노드(C1)에서 인에이블 신호(BLEQB_DN)를, 입력 노드(C2)에서 인에이블 신호(BLEQB_UP)를 수신하도록 구성되는 선충전 회로(124)를 포함한다. 기록 라인 회로(120B)는 이에 따라 인에이블 신호들(BLEQB_DN 및 BLEQB_UP)의 논리적 상태들에 응답하여 기록 라인(WLB)에 전원 전압 레벨을 출력하거나 또는 기록 라인(WLB)을 플로팅하도록 구성되고, 기록 라인 회로(120T)는 이에 따라 인에이블 신호들(BLEQB_DN 및 BLEQB_UP)의 논리적 상태들에 응답하여 기록 라인(WLT)에 전원 전압 레벨을 출력하거나 또는 기록 라인(WLT)을 플로팅하도록 구성된다.

메모리 회로(100)는, 기록 동작들 사이에서, 선충전 회로(124)가 출력 노드(OUT)에 전원 전압 레벨을 출력하도록 하는 논리적 상태들을 갖는 각 입력 노드들(C1 및 C2)에서 인에이블 신호들(BLEQB_DN 및 BLEQB_UP)이 수신되도록, 그리고 기록 동작들 동안, 선충전 회로(124)가 출력 노드(OUT)를 플로팅하도록 하는 논리적 상태들을 갖는 각 입력 노드들(C1 및 C2)에서 인에이블 신호들(BLEQB_DN 및 BLEQB_UP)이 수신되도록 구성된다.

기록 동작들 사이에서, 출력 노드(OUT)에 전원 전압 레벨을 출력하는 선충전 회로(124)는 기록 라인 회로(120B)가 기록 라인(WLB)을 전원 전압 레벨로 유지하는 것을 가능하게 하고, 기록 라인 회로(120T)가 기록 라인(WLT)을 전원 전압 레벨로 유지하는 것을 가능하게 한다. 기록 동작들 동안, 출력 노드(OUT)를 플로팅하는 선충전 회로(124)는 기록 라인(WLB)이 기록 라인 회로(120B)의 구동 회로(122)에 의해 제어되는 것을 가능하게 하고, 기록 라인(WLT)이 기록 라인 회로(120T)의 구동 회로(122)에 의해 제어되는 것을 가능하게 한다.

세그먼트들(110U 또는 110D) 중 어느 하나의 세그먼트의 선택된 비트 라인 쌍(BL[n]/BLB[n]) 내의 메모리 셀(116)에 데이터 비트가 기록되고 있는 기록 동작 동안, 메모리 회로(100)는 데이터 신호들(GDT 및 GDB)이 상보형 쌍으로서 수신되도록 구성된다. 데이터 신호들(GDT 및 GDB)이 상보형 쌍으로서 수신되는 기록 동작 동안, 위에서 논의된 구성에 기반하여, 기록 라인 회로(120B)는 기록 라인(WLB)에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호(WB)를 출력하고, 기록 라인 회로(120T)는 기록 라인(WLT)에 전원 전압 레벨 또는 기준 전압 레벨 중 다른 하나를 갖는 기록 라인 신호(WT)를 출력한다.

세그먼트들(110U 또는 110D) 중 어느 하나의 세그먼트의 선택된 비트 라인 쌍(BL[n]/BLB[n]) 내의 메모리 셀(116)에 대응하는 데이터 비트가 마스킹되는 기록 동작 동안, 메모리 회로(100)는 로우 논리적 상태를 갖는 데이터 신호들(GDT 및 GDB) 각각이 수신되도록 구성된다. 로우 논리적 상태를 갖는 데이터 신호들(GDT 및 GDB)이 수신되는 기록 동작 동안, 위에서 논의된 구성에 기반하여, 기록 라인 회로(120B)는 기록 라인(WLB)을 플로팅하고, 기록 라인 회로(120T)는 기록 라인(WLT)을 플로팅한다.

일부 실시예들에서, 세그먼트들(110U 또는 110D) 중 어느 하나의 세그먼트의 선택된 비트 라인 쌍(BL[n]/BLB[n]) 내의 메모리 셀(116)에 대응하는 데이터 비트가 마스킹되는 기록 동작 동안, 메모리 회로(100)는 하이 논리적 상태를 갖는 데이터 신호들(GDT 및 GDB) 각각이 수신되도록 구성되고, 위에서 논의된 구성에 기반하여, 기록 라인 회로(120B)는 기록 라인(WLB)을 플로팅하고, 기록 라인 회로(120T)는 기록 라인(WLT)을 플로팅한다.

위에서 논의된 바와 같이, 메모리 회로(100)는, 기록 동작 동안, 일부 실시예들에서, 선택된 메모리 셀(116)이 대응하는 워드 라인(WL[x]) 상의 워드 라인 신호에 응답하여 대응하는 비트 라인 쌍(BL[n]/BLB[n])과 전기적으로 커플링되고, 비트 라인 쌍(BL[n]/BLB[n])이 선택 회로(112)를 통해 각 기록 라인들(WLT 및 WLB)과 전기적으로 커플링되도록 구성된다.

기록 동작시 데이터 비트가 마스킹되지 않는 경우에서, 상보형 쌍으로서 전원 전압 레벨 및 기준 전압 레벨을 갖는 각 기록 라인 신호들(WB 및 WT)을 출력하는 기록 라인 회로들(120B 및 120T)은 선택된 메모리 셀(116)에 데이터 비트가 기록되도록 한다.

기록 동작시 데이터 비트가 마스킹되는 경우에서, 각 기록 라인들(WLB 및 WLT)을 플로팅하는 기록 라인 회로들(120B 및 120T)은 선택된 메모리 셀(116)이 각 비트 라인들(BLB[n] 및 BL[n])을 플로팅하면서 이들과 전기적으로 커플링되도록 한다.

데이터 비트가 마스킹되는 기록 동작 동안 플로팅되지 않는 비트 라인들과 선택된 메모리 셀이 전기적으로 커플링되는 접근법들, 예를 들어 데이터 비트가 마스킹되는 기록 동작 동안 비트 라인들이 전원 전압 레벨에서 또는 전원 전압 레벨 근방에서 유지되는 접근법들과 비교하여, 메모리 셀(100)의 구성은 선택된 셀 및 연관된 비트 라인들과 기록 라인들에서의 전류 흐름을 감소시키고, 이에 의해 회로 신뢰성 및 에너지 효율을 향상시킨다.

위에서 논의된 이점들은 또한 기록 라인들(WLB 및 WLT)을 기록 동작들 사이에 전원 전압 레벨로 유지하도록 구성되는 메모리 회로(100)에 의해 달성되고, 이에 의해 기록 라인들(WLB 또는 WLT) 중 하나 또는 둘 다가 기준 전압 레벨에 있거나 또는 기준 전압 레벨 근방에 있는 전압 레벨로 누설 전류들을 통해 방전되는 것을 방지하고, 이 경우 메모리 셀은 마스킹되는 기록 동작 동안 비의도적으로 프로그래밍되지 않을 수 있다.

도 2는 일부 실시예들에 다른 구동 회로(200)의 도면이다. 구동 회로(200)는 도 1과 관련하여 위에서 논의된 구동 회로(122)로서 사용가능하다. 구동 회로(200)는 전원 노드(VDD)와 기준 노드(VSS) 사이에서 직렬로 전기적으로 커플링되는 PMOS 트랜지스터들(P1 및 P2) 및 NMOS 트랜지스터(N1)를 포함한다.

트랜지스터들(N1 및 P1)은 인버터로서 구성되고, 기록 드라이버(210)로도 지칭되며, 여기서 트랜지스터(N1)의 소스는 기준 노드(VSS)와 전기적으로 커플링되고, 트랜지스터(N1)의 드레인은 트랜지스터(P1)의 드레인과 전기적으로 커플링되며, 트랜지스터(N1)의 게이트는 트랜지스터(P1)의 게이트와 통신가능하게 커플링된다. 트랜지스터(P1)의 소스는 트랜지스터(P2)의 드레인과 전기적으로 커플링되고, 트랜지스터(P2)의 소스는 전원 노드(VDD)와 전기적으로 커플링된다.

트랜지스터들(N1 및 P1)의 게이트들은 입력 노드(D1)와 통신가능하게 커플링되고, 트랜지스터들(N1 및 P1)의 드레인들은 출력 노드(OUT)와 전기적으로 커플링된다. 입력 노드(D2)와, 트랜지스터(P2)의 게이트 사이에, 입력 단자(라벨링 생략)가 입력 노드(D2)와 통신가능하게 커플링되고, 출력 단자(라벨링 생략)가 트랜지스터(P2)의 게이트와 통신가능하게 커플링되는 인버터(INV1)가 커플링된다.

동작시, 입력 노드(D1)에서의 로우 논리적 상태가 트랜지스터들(N1 및 P1)의 게이트들에서 수신되고, 이에 의해 트랜지스터(N1)를 턴오프하고 출력 노드(OUT)를 기준 노드(VSS)로부터 디커플링하며, 트랜지스터(P1)를 턴온하고 출력 노드(OUT)를 트랜지스터(P2)의 드레인과 전기적으로 커플링한다. 입력 노드(D1)에서의 하이 논리적 상태가 트랜지스터들(N1 및 P1)의 게이트들에서 수신되고, 이에 의해 트랜지스터(N1)를 턴온하고 출력 노드(OUT)를 기준 노드(VSS)와 전기적으로 커플링하며, 트랜지스터(P1)를 턴오프하고 출력 노드(OUT)를 트랜지스터(P2)의 드레인으로부터 디커플링한다.

동작시, 입력 노드(D2)에서의 로우 논리적 상태는 인버터(INV1)에 의해 트랜지스터(P2)의 게이트에서 하이 논리적 상태로 인버팅되고, 이에 의해 트랜지스터(P2)를 턴오프하고 트랜지스터(P1)의 소스를 전원 노드(VDD)로부터 디커플링한다. 입력 노드(D2)에서의 하이 논리적 상태는 인버터(INV1)에 의해 트랜지스터(P2)의 게이트에서 로우 논리적 상태로 인버팅되고, 이에 의해 트랜지스터(P2)를 턴온하고 트랜지스터(P1)의 소스를 전원 노드(VDD)와 전기적으로 커플링한다.

인버터(INV1) 및 트랜지스터(P2)는 인터럽트 회로(220)로도 지칭된다. 일부 실시예들에서, 구동 회로(200)는 인버터(INV1)를 포함하지 않는 인터럽트 회로(220)를 포함하고, 여기서 트랜지스터(P2)는 NMOS 트랜지스터이다. 이 실시예들에서, 동작시, 입력 노드(D2)에서의 로우 논리적 상태는 트랜지스터(P2)를 턴오프하고, 입력 노드(D2)에서의 하이 논리적 상태는 트랜지스터(P2)를 턴온한다.

동작시, 입력 노드들(D1 및 D2)에서의 로우 논리적 상태는, 트랜지스터들(N1 및 P2)을 턴오프함으로써, 출력 노드(OUT)를 기준 노드(VSS) 및 전원 노드(VDD) 둘 다로부터 디커플링하고, 이에 의해 출력 노드(OUT)에서 높은 임피던스를 가짐으로써 출력 노드(OUT)를 플로팅한다.

동작시, 입력 노드(D1)에서의 로우 논리적 상태 및 입력 노드(D2)에서의 하이 논리적 상태는, 트랜지스터(N1)를 턴오프하고 트랜지스터들(P1 및 P2)을 턴온함으로써, 출력 노드(OUT)를 기준 노드(VSS)로부터 디커플링하고 출력 노드(OUT)를 전원 노드(VDD)와 전기적으로 커플링하며, 이에 의해 출력 노드(OUT) 상에 전원 전압 레벨을 출력한다.

동작시, 입력 노드(D1)에서의 하이 논리적 상태 및 입력 노드(D2)에서의 로우 논리적 상태는, 트랜지스터(N1)를 턴온하고 트랜지스터들(P1 및 P2)을 턴오프함으로써, 출력 노드(OUT)를 기준 노드(VSS)와 전기적으로 커플링하고 출력 노드(OUT)를 전원 노드(VDD)로부터 디커플링하며, 이에 의해 출력 노드(OUT) 상에 기준 전압 레벨을 출력한다.

동작시, 입력 노드(D1)에서의 하이 논리적 상태 및 입력 노드(D2)에서의 하이 논리적 상태는, 트랜지스터들(N1 및 P2)을 턴온하고 트랜지스터(P1)를 턴오프함으로써, 출력 노드(OUT)를 기준 노드(VSS)와 전기적으로 커플링하고 출력 노드(OUT)를 전원 노드(VDD)로부터 디커플링하며, 이에 의해 출력 노드(OUT) 상에 기준 전압 레벨을 출력한다.

위에서 논의된 구성에 의해, 구동 회로(200)는 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 이점들을 가능하게 할 수 있다.

도 3은 일부 실시예들에 따른 구동 회로(300)의 도면이다. 구동 회로(300)는 도 1과 관련하여 위에서 논의된 구동 회로(122)로서 사용가능하다.

구동 회로(300)는 도 2와 관련하여 위에서 논의된 트랜지스터들(N1 및 P1)을 포함하는 기록 드라이버(210)를 포함하지만, 인터럽트 회로(220)의 인버터(INV1) 또는 트랜지스터(P2)를 포함하지 않는다. 기록 드라이버(210)에 추가하여, 구동 회로(300)는 노드(INT), NOR 게이트(NOR1), 및 PMOS 트랜지스터(P3)를 포함한다.

기록 드라이버(210)는 전압 노드(VDD)와 기준 노드(VSS) 사이에서 직렬로 전기적으로 커플링되는 트랜지스터들(N1 및 P1)을 포함하고, 트랜지스터(N1)의 소스가 기준 노드(VSS)와 전기적으로 커플링되고, 트랜지스터(P1)의 소스가 전압 노드(VDD)와 전기적으로 커플링된다.

트랜지스터들(N1 및 P1)의 드레인들은 노드(INT)와 전기적으로 커플링되고, 트랜지스터(P3)는 노드(INT)와 출력 노드(OUT) 사이에 커플링된다. 트랜지스터(P3)의 소스 또는 드레인 중 하나는 노드(INT)와 전기적으로 커플링되고, 트랜지스터(P3)의 소스 또는 드레인 중 다른 하나는 출력 노드(OUT)와 전기적으로 커플링된다. 트랜지스터(P3)의 게이트는 NOR 게이트(NOR1)의 출력 단자(라벨링 생략)와 통신가능하게 커플링된다.

출력 단자에 추가하여, NOR 게이트(NOR1)는 2개의 입력 단자들(라벨링 생략)을 포함한다. 제 1 입력 단자는 입력 노드(D1)와 통신가능하게 커플링되고, 제 2 입력 단자는 입력 노드(D2)와 통신가능하게 커플링된다.

동작시, 입력 노드(D1)에서의 로우 논리적 상태가 트랜지스터들(N1 및 P1)의 게이트들에서 수신되고, 이에 의해 트랜지스터(N1)를 턴오프하고 노드(INT)를 기준 노드(VSS)로부터 디커플링하며, 트랜지스터(P1)를 턴온하고 노드(INT)를 전원 노드(VDD)와 전기적으로 커플링한다. 반대로, 입력 노드(D1)에서의 하이 논리적 상태가 트랜지스터들(N1 및 P1)의 게이트들에서 수신되고, 이에 의해 트랜지스터(N1)를 턴온하고 노드(INT)를 기준 노드(VSS)와 전기적으로 커플링하며, 트랜지스터(P1)를 턴오프하고 노드(INT)를 전원 노드(VDD)로부터 디커플링한다.

동작시, 입력 노드(D1)에서 수신되는 논리적 상태가 NOR 게이트(NOR1)의 제 1 입력 단자에서 수신되고, 입력 노드(D2)에서 수신되는 논리적 상태가 NOR 게이트(NOR1)의 제 2 입력 단자에서 수신된다.

동작시, NOR 게이트(NOR1)의 제 2 입력 단자에서 수신되는 입력 노드(D2)에서의 하이 논리적 상태는 NOR 게이트(NOR1)의 출력 단자가, 그리고 이에 의해 트랜지스터(P3)의 게이트가 입력 노드(D1)에서의 로우 논리적 상태 및 하이 논리적 상태 각각에 대해 로우 논리적 상태를 갖도록 한다. 트랜지스터(P3)의 게이트에서의 로우 논리적 상태에 응답하여, 트랜지스터(P3)가 턴온되고, 이에 따라 노드(INT)를 출력 노드(OUT)와 전기적으로 커플링한다.

동작시, NOR 게이트(NOR1)의 제 2 입력 단자에서 수신되는 입력 노드(D2)에서의 로우 논리적 상태는 NOR 게이트(NOR1)의 출력 단자가, 그리고 이에 의해 트랜지스터(P3)의 게이트가 입력 노드(D1)에서의 논리적 상태에 기반한 논리적 상태를 갖도록 한다.

이 경우, NOR 게이트(NOR1)의 제 1 입력 단자에서 수신되는 입력 노드(D1)에서의 로우 논리적 상태는 NOR 게이트(NOR1)의 출력 단자가, 그리고 이에 의해 트랜지스터(P3)의 게이트가 하이 논리적 상태를 갖도록 하고, 이에 의해 트랜지스터(P3)를 턴오프하고 노드(INT)를 출력 노드(OUT)로부터 디커플링한다. NOR 게이트(NOR1)의 제 1 입력 단자에서 수신되는 입력 노드(D1)에서의 하이 논리적 상태는 NOR 게이트(NOR1)의 출력 단자가, 그리고 이에 의해 트랜지스터(P3)의 게이트가 로우 논리적 상태를 갖도록 하고, 이에 의해 트랜지스터(P3)를 턴온하고 노드(INT)를 출력 노드(OUT)와 전기적으로 커플링한다.

동작시, 입력 노드들(D1 및 D2)에서의 로우 논리적 상태는, 트랜지스터들(N1 및 P3)을 턴오프함으로써, 출력 노드(OUT)를 노드(INT) 그리고 따라서 기준 노드(VSS) 및 전원 노드(VDD) 둘 다로부터 디커플링하고, 이에 의해 출력 노드(OUT)에서 높은 임피던스를 가짐으로써 출력 노드(OUT)를 플로팅한다.

동작시, 입력 노드(D1)에서의 로우 논리적 상태 및 입력 노드(D2)에서의 하이 논리적 상태는, 트랜지스터(N1)를 턴오프하고 트랜지스터들(P1 및 P3)을 턴온함으로써, 출력 노드(OUT)를 기준 노드(VSS)로부터 디커플링하고 출력 노드(OUT)를 노드(INT)를 통해 전원 노드(VDD)와 전기적으로 커플링하며, 이에 의해 출력 노드(OUT) 상에 전원 전압 레벨을 출력한다.

동작시, 입력 노드(D1)에서의 하이 논리적 상태 및 입력 노드(D2)에서의 로우 논리적 상태는, 트랜지스터들(N1 및 P3)을 턴온하고 트랜지스터(P1)를 턴오프함으로써, 출력 노드(OUT)를 노드(INT)를 통해 기준 노드(VSS)와 전기적으로 커플링하고 출력 노드(OUT)를 전원 노드(VDD)로부터 디커플링하며, 이에 의해 출력 노드(OUT) 상에 기준 전압 레벨을 출력한다.

동작시, 입력 노드(D1)에서의 하이 논리적 상태 및 입력 노드(D2)에서의 하이 논리적 상태는, 트랜지스터들(N1 및 P3)을 턴온하고 트랜지스터(P1)를 턴오프함으로써, 출력 노드(OUT)를 노드(INT)를 통해 기준 노드(VSS)와 전기적으로 커플링하고 출력 노드(OUT)를 전원 노드(VDD)로부터 디커플링하며, 이에 의해 출력 노드(OUT) 상에 기준 전압 레벨을 출력한다.

위에서 논의된 구성에 의해, 구동 회로(300)는 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 이점들을 가능하게 할 수 있다.

도 4는 일부 실시예들에 따른, 선충전 회로(400)의 도면이다. 선충전 회로(400)는 도 1과 관련하여 위에서 논의된 선충전 회로(124)로서 사용가능하다.

선충전 회로(400)는 전원 노드(VDD)와 출력 노드(OUT) 사이에서 직렬로 전기적으로 커플링되는 PMOS 트랜지스터들(P4 및 P5)를 포함한다. 트랜지스터(P4)의 드레인은 출력 노드(OUT)와 전기적으로 커플링되고, 트랜지스터(P4)의 소스는 트랜지스터(P5)의 드레인과 전기적으로 커플링되며, 트랜지스터(P5)의 소스는 전원 노드(VDD)와 전기적으로 커플링된다. 트랜지스터(P4)의 게이트는 입력 노드(C1)와 통신가능하게 커플링되고, 트랜지스터(P5)의 게이트는 입력 노드(C2)와 통신가능하게 커플링된다.

동작시, 입력 노드(C1)에서의 로우 논리적 상태가 트랜지스터(P4)의 게이트에서 수신되고, 이에 의해 트랜지스터(P4)가 턴온되도록 하고, 출력 노드(OUT)를 트랜지스터(P5)의 드레인과 전기적으로 커플링한다. 입력 노드(C1)에서의 하이 논리적 상태가 트랜지스터(P4)의 게이트에서 수신되고, 이에 의해 트랜지스터(P4)가 턴오프되도록 하고, 출력 노드(OUT)를 트랜지스터(P5)의 드레인으로부터, 그리고 이에 의해 전원 노드(VDD)로부터 전기적으로 디커플링한다.

동작시, 입력 노드(C2)에서의 로우 논리적 상태가 트랜지스터(P5)의 게이트에서 수신되고, 이에 의해 트랜지스터(P5)가 턴온되도록 하고, 트랜지스터(P4)의 소스를 전원 노드(VDD)와 전기적으로 커플링한다. 입력 노드(C2)에서의 하이 논리적 상태가 트랜지스터(P5)의 게이트에서 수신되고, 이에 의해 트랜지스터(P5)가 턴오프되도록 하고, 트랜지스터(P4)의 소스를, 그리고 이에 출력 노드(OUT)를 전원 노드(VDD)로부터 전기적으로 디커플링한다.

선충전 회로(400)는 이에 의해, 동작시 입력 노드들(C1 또는 C2) 중 어느 하나에서의 하이 논리적 상태가 출력 노드(OUT)를 전원 노드(VDD)로부터 디커플링되도록 하고, 입력 노드들(C1 및 C2) 둘 다에서의 로우 논리적 상태가 출력 노드(OUT)를 전원 노드(VDD)와 전기적으로 커플링되도록 하기 위해 구성된다.

위에서 논의된 구성에 의해, 선충전 회로(400)는 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 이점들을 가능하게 할 수 있다.

도 5는 일부 실시예들에 따른, 메모리 회로 동작 파라미터들의 도표들이다. 도 5는 도 1과 관련하여 위에서 각각 논의된, 데이터 신호들(GDT 및 GDB), 인에이블 신호들(BLEQB_UP 및 BLEQB_DN), 기록 라인 신호들(WB 및 WT), 및 2개의 비트 라인 전압들(BL 및 BLB)의 비제한적인 예시들을 도시한다. 비트 라인 전압들(BL 및 BLB)은 도 1과 관련하여 위에서 논의된 한 쌍의 비트 라인 쌍(BL[n]/BLB[n]) 상의 전압 레벨들의 비제한적인 예시들을 나타낸다.

시간(t1)부터 시간(t2)까지의 간격(interval)은, 비트 라인 쌍(BL[n]/BLB[n])에 대응하는 세그먼트(110U) 내의 선택된 메모리 셀(116)에 데이터 비트가 기록되는 제 1 기록 동작을 나타낸다. 시간(t3)부터 시간(t4)까지의 간격은, 선택된 메모리 셀(166)이 마스킹되는 제 2 기록 동작을 나타낸다. 기록 동작들 동안의 다양한 신호들의 타이밍 및 제어는 하나 이상의 신호, 예를 들어 명확성의 목적을 위해 도시되지 않은 클록 신호 또는 마스크 인에이블 신호에 기반한다.

시간(t1) 전에, 데이터 신호들(GDT 및 GDB) 각각은 로우 논리적 상태에 있다. 제 1 기록 동작의 시작인 시간(t1)에서, 데이터 신호(GDT)는 논리적으로 로우 상태에서 논리적으로 하이 상태로 천이되고(transition), 데이터 신호(GDB)는 로우 논리적 상태로 유지되며, 상이한 논리적 상태들이 데이터 비트를 나타낸다. 상보형 기록 동작에서(도시 생략), 상보형 데이터 비트는 논리적으로 로우 상태에서 논리적으로 하이 상태로 천이되는 데이터 신호(GDB)에 의해 나타내어지고, 데이터 신호(GDT)는 로우 논리적 상태로 유지된다.

제 1 기록 동작의 종료인 시간(t2)에서, 데이터 신호(GDT)는 논리적으로 하이 상태에서 논리적으로 로우 상태로 다시 천이되고, 데이터 신호(GDB)는 논리적으로 로우 상태로 유지된다.

시간(t3)부터 시간(t4)까지, 데이터 신호들(GDT 및 GDB) 각각은 제 2 기록 동작에서 마스킹되는 선택된 메모리 셀(116)에 대응하여, 논리적으로 로우 상태로 유지된다.

시간(t1)부터 시간(t2)까지, 인에이블 신호(BLEQB_UP)는 제 1 기록 동작에서 세그먼트(110U) 내의 메모리 셀(116)이 선택된 것에 대응하여, 논리적으로 로우 상태에서 논리적으로 하이 상태로 토글링되고, 논리적으로 로우 상태로 돌아간다. 인에이블 신호(BLEQB_DN)는, 제 1 기록 동작에서 세그먼트(110D) 내의 메모리 셀(116)이 선택되지 않았기 때문에 논리적으로 로우 상태로 유지된다.

시간(t3)부터 시간(t4)까지, 인에이블 신호(BLEQB_UP)는 제 2 기록 동작에서 세그먼트(110U) 내의 메모리 셀(116)이 선택된 것에 대응하여 논리적으로 로우 상태로부터 논리적으로 하이 상태로 토글링되고, 논리적으로 로우 상태로 돌아가는 반면, 인에이블 신호(BLEQB_DN)는 제 2 기록 동작에서 세그먼트(110D) 내의 메모리 셀(116)이 선택되지 않았기 때문에 논리적으로 로우 상태로 유지된다.

도 5에 도시된 비제한적인 예시에서, 논리적으로 로우 상태를 갖는 인에이블 신호(BLEQB_UP 또는 BLEQB_DN)는, 주어진 비트 라인 선충전기(114)가 활성화되어 대응하는 비트 라인 쌍(BL[n]/BLB[n])을 전원 전압 레벨로 충전한 것에 대응한다. 논리적으로 하이 상태를 갖는 인에이블 신호(BLEQB_UP 또는 BLEQB_DN)는 비트 라인 선충전기(114)가 비활성화된 것에 대응한다.

선택된 메모리 셀(166)에 대응하는 비트 라인 선충전기(114)는 따라서 인에이블 신호(BLEQB_UP)가 논리적으로 하이 상태로 토글링되는 것에 기반하여 제 1 기록 동작 및 제 2 기록 동작 둘 다 동안 비활성화되고, 그렇지 않으면 활성화되어, 선택된 메모리 셀(116)에 대응하는 비트 라인 쌍(BL[n]/BLB[n])을 전원 전압 레벨로 충전한다. 비트 라인 전압들(BL 및 BLB) 각각은 이에 의해 시간(t1) 전에, 시간(t2)부터 시간(t3)까지, 그리고 시간(t4) 후에 하이 논리적 상태로 충전된다.

도 5에 도시된 비제한적인 예시에서, 논리적으로 로우 상태를 갖는 인에이블 신호들(BLEQB_UP 및 BLEQB_DN) 둘 다는 주어진 선충전 회로(124)가 대응하는 출력 노드에 전원 전압 레벨을 출력하는 것에 대응한다. 논리적으로 하이 상태를 갖는 인에이블 신호들(BLEQB_UP 또는 BLEQB_DN) 중 하나 또는 둘 다는 주어진 선충전 회로(124)가 대응하는 출력 노드를 플로팅하는 것에 대응한다.

기록 라인 회로들(120T 및 120B)의 선충전 회로들(124)은 따라서 제 1 기록 동작 및 제 2 기록 동작 동안 각 기록 라인들(WLT 및 WLB)을 플로팅하고, 시간(t1) 전에, 시간(t2)부터 시간(t3)까지, 그리고 시간(t4) 후에 각 기록 라인들(WLT 및 WLB)에 전원 전압 레벨을 출력한다.

제 1 기록 동작 및 제 2 기록 동작 둘 다 동안, 메모리 셀(116)의 선택에 기반하여, 비트 라인 쌍(BL[n]/BLB[n])은 각 기록 라인들(WLT 및 WLB)과 전기적으로 커플링된다. 선택된 메모리 셀(116)에 대응하는 비트 라인 선충전기(114)가 비활성화되고, 기록 라인 회로들(120T 및 120B)이 각 기록 라인들(WLT 및 WLB)을 플로팅하기 때문에, 기록 라인 신호들(WT 및 WB)은 제 1 기록 동작 및 제 2 기록 동작 동안 각 비트 라인 전압들(BL 및 BLB)에 대응한다.

시간(t1)부터 시간(t2)까지의 제 1 기록 동작 동안, 기록 라인 신호(WB) 및 비트 라인 전압(BLB)은, 기록 라인 회로(120B)의 구동 회로(122)가 데이터 신호(GDT)의 하이 논리적 상태 및 데이터 신호(GDB)의 로우 논리적 상태를 수신한 것에 응답하여 기록 라인(WLB)에 기준 전압 레벨을 출력한 것에 대응하여, 논리적으로 하이 상태로부터 논리적으로 로우 상태로 토클링되고 논리적으로 하이 상태로 돌아간다.

시간(t1)부터 시간(t2)까지의 제 1 기록 동작 동안, 기록 라인 신호(WT) 및 비트 라인 전압(BL)은, 기록 라인 회로(120T)의 구동 회로(122)가 데이터 신호(GDB)의 로우 논리적 상태 및 데이터 신호(GDT)의 하이 논리적 상태를 수신한 것에 응답하여 기록 라인(WLT)에 전원 전압 레벨을 출력한 것에 대응하여, 논리적으로 하이 상태로 유지된다.

시간(t3)부터 시간(t4)까지의 제 2 기록 동작 동안, 선택된 메모리 셀(116)에 대응하는 비트 라인 선충전기(114)가 비활성화되고, 기록 라인들(WLT 및 WLB)이 기록 라인 회로들(120T 및 120B)에 대해 플로팅되고 있기 때문에, 기록 라인 신호들(WT 및 WB) 및 비트 라인 전압들(BL 및 BLB)은 제 1 기록 동작 동안, 선택된 메모리 셀(116) 내에 저장되는 논리적 상태들에 의해 제어된다.

기록 라인 신호(WT) 및 비트 라인 전압(BL)이 제 1 기록 동작 동안, 선택된 메모리 셀(116) 내에 논리적으로 하이 상태를 저장하기 때문에, 선택된 메모리 셀(116)은 기록 라인 신호(WT) 및 비트 라인 전압(BL)이 제 2 기록 동작 동안 논리적으로 하이 상태로 유지되도록 한다.

기록 라인 신호(WB) 및 비트 라인 전압(BLB)이 제 1 기록 동작 동안, 선택된 메모리 셀(116) 내에 논리적으로 로우 상태가 저장되도록 하기 때문에, 선택된 메모리 셀(116)은 기록 라인 신호(WB) 및 비트 라인 전압(BLB)이 제 2 기록 동작 동안 논리적으로 로우 상태를 향해 이동하도록 한다. 선택된 메모리 셀이 기록 라인 신호(WB) 및 비트 라인 전압(BLB)을 논리적으로 로우 상태를 향해 이동하도록 하는 것은 더미 판독 동작으로도 지칭된다.

기록 라인 신호(WB) 및 비트 라인 전압(BLB) 각각이 논리적으로 로우 상태를 향해 이동하는 레이트(rate)들은, 선택된 메모리 셀(116)에 대응하는 선택 회로(112) 및 비트 라인(BLB) 및 기록 라인(WLB)의 캐패시턴스값들 및 분포된 기생 저항, 및 선택된 메모리 셀(116)의 전류 구동 용량에 기반한다.

도 5에 도시된 실시예에서, 비트 라인(BLB[n])이 대응하는 선택된 메모리 셀(116)과 기록 라인(WLB) 사이에 있기 때문에, 분포된 기생 저항 및 캐패시턴스값들은 선택된 메모리 셀(116)이 비트 라인 전압(BLB)을 논리적으로 로우 상태를 향해 기록 라인(WLB)보다 빠르게 이동시키도록 한다.

도 6은 하나 이상의 실시예에 따른, 데이터 라인을 플로팅하는 방법(600)의 흐름도이다. 방법(600)은 도 1과 관련하여 위에서 논의된 메모리 회로, 예를 들어 메모리 회로(100)와 함께 사용가능하다.

도 6에서 방법(600)의 동작들이 도시된 순서는 단지 예시를 위한 것이며, 방법(600)의 동작들은 도 6에 도시된 순서와는 상이한 순서들로 실행될 수 있다. 일부 실시예들에서, 도 6에 도시된 동작들에 추가적인 동작들은 도 6에 도시된 동작들 이전에, 그 사이에, 그 동안에, 그리고/또는 그 이후에 수행된다. 일부 실시예들에서, 방법(600)의 동작들은 메모리 회로를 동작시키는 방법의 동작들의 서브세트이다.

동작(610)에서, 일부 실시예들에서, 선충전 회로를 사용하여 데이터 라인이 전원 노드와 커플링된다. 전원 노드는 전원 전압 레벨을 전달하고, 전원 노드와 데이터 라인을 커플링하는 것은 데이터 라인이 전원 전압 레벨을 갖도록 한다.

일부 실시예들에서, 전원 노드 중 적어도 하나는 복수의 전원 노드들 중 하나의 전원 노드이거나, 데이터 라인은 복수의 데이터 라인들 중 하나의 데이터 라인이거나, 또는 선충전 회로는 복수의 선충전 회로들 중 하나의 선충전 회로이며, 전원 노드와 데이터 라인을 커플링하는 것은 복수의 데이터 라인들 중 하나보다 많은 데이터 라인을 커플링하는 것, 복수의 전원 노드들 중 하나보다 많은 전원 노드와 커플링하는 것, 또는 복수의 선충전 회로들 중 하나보다 많은 선충전 회로를 사용하는 것 중 적어도 하나를 포함한다.

선충전 회로는 제어 신호 또는 복수의 제어 신호들의 하나 이상의 논리적 상태에 응답하여 전원 노드와 데이터 라인을 커플링한다. 다양한 실시예들에서, 제어 신호 또는 복수의 제어 신호들 중 적어도 하나는 인에이블 신호이고, 메모리 회로의 비트 라인 선충전기는 선충전 회로와 연관된 비트 라인 쌍을 선충전함으로써 인에이블 신호에 응답한다. 일부 실시예들에서, 제어 신호는, 인에이블 신호로부터 분리되고 하나 이상의 인에이블 신호에 기반한 신호이다.

일부 실시예들에서, 하나 이상의 제어 신호는 선충전 회로와 연관된 하나 이상의 메모리 셀 상의 기록 동작의 종료에 응답하여 논리적 상태들을 변경한다. 일부 실시예들에서, 기록 동작은 하나 이상의 메모리 셀 각각에 데이터 비트들을 기록하는 것 및 하나 이상의 다른 메모리 셀 각각에 데이터 비트들의 기록을 마스킹하는 것을 포함한다.

일부 실시예들에서, 전원 노드와 데이터 라인을 커플링하는 것은 도 1과 관련하여 위에서 각각 논의된 선충전 회로(124)를 사용하여 전원 노드(VDD)와 기록 라인(WLB 또는 WLT)을 커플링하는 것을 포함한다.

일부 실시예들에서, 전원 노드와 데이터 라인을 커플링하는 것은 스위칭 디바이스를 사용하는 것을 포함한다. 일부 실시예들에서, 전원 노드와 데이터 라인을 커플링하는 것은 도 4와 관련하여 위에서 논의된 선충전 회로(400)의 트랜지스터들(P4 또는 P5) 중 하나 또는 둘 다를 사용하는 것을 포함한다.

동작(620)에서, 일부 실시예들에서, 선충전 회로를 사용하여 데이터 라인이 전원 노드로부터 디커플링된다. 전원 노드로부터 데이터 라인을 디커플링하는 것은 위에서 논의된 실시예들 각각에 대한 동작(610)을 역으로 수행함으로써 수행되고, 선충전 회로가 데이터 라인을 기준으로 높은 출력 임피던스를 갖는 것을 포함한다.

선충전 회로는, 선충전 회로가 전원 노드와 데이터 라인을 커플링하도록 하는 하나 이상의 논리적 상태와는 상이한 하나 이상의 제어 신호의 하나 이상의 논리적 상태에 응답하여 전원 노드로부터 데이터 라인을 디커플링한다. 일부 실시예들에서, 하나 이상의 제어 신호는 선충전 회로와 연관된 하나 이상의 메모리 셀 상의 기록 동작의 시작에 응답하여 논리적 상태들을 변경한다. 일부 실시예들에서, 기록 동작은 하나 이상의 메모리 셀 각각에 데이터 비트들을 기록하는 것 및 하나 이상의 다른 메모리 셀 각각에 데이터 비트들의 기록을 마스킹하는 것을 포함한다.

전원 노드로부터 데이터 라인을 디커플링하는 것은, 데이터 라인이 아래에서 각각 논의되는 동작들(630, 640, 및 일부 실시예들에서 660)과 동시에 선충전 회로를 사용하여 전원 노드로부터 디커플링되도록 수행된다.

동작(630)에서, 데이터 라인, 전원 노드, 및 기준 노드와 커플링되는 구동 회로의 제 1 입력 노드에서 제 1 데이터 신호가 수신되고, 구동 회로의 제 2 입력 노드에서 제 2 데이터 신호가 수신된다. 제 1 데이터 신호 및 제 2 데이터 신호는 메모리 회로에 의해 생성되고, 구동 회로와 연관된 메모리 셀에 데이터 비트를 기록한 것이 마스킹되는 기록 동작에 대응하는 논리적 상태들을 갖는다.

다양한 실시예들에서, 마스킹되는 기록 동작시, 메모리 회로는 각각이 논리적으로 로우 상태를 갖고, 각각이 논리적으로 하이 상태를 갖는 제 1 데이터 신호 및 제 2 데이터 신호를 생성하는데, 제 1 데이터 신호가 논리적으로 로우 상태를 갖고 제 2 데이터 신호가 논리적으로 하이 상태를 갖거나, 또는 제 1 데이터 신호가 논리적으로 하이 상태를 갖고 제 2 데이터 신호가 논리적으로 로우 상태를 갖는다.

일부 실시예들에서, 제 1 데이터 신호 및 제 2 데이터 신호를 수신하는 것은, 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된, 기록 라인 회로(120B 또는 120T)의 각 입력 노느들(D1 및 D2)에서 제 1 데이터 신호 및 제 2 데이터 신호를 수신하는 것을 포함한다.

일부 실시예들에서, 제 1 데이터 신호 및 제 2 데이터 신호를 수신하는 것은, 구동 회로(200) 및 도 2와 관련하여 위에서 논의된, 기록 드라이버(210)로 제 1 데이터 신호를, 인터럽트 회로(220)로 제 2 데이터 신호를 수신하는 것을 포함한다. 일부 실시예들에서, 제 1 데이터 신호 및 제 2 데이터 신호를 수신하는 것은, 구동 회로(300) 및 도 3과 관련하여 위에서 논의된, 기록 드라이버 및 NOR 게이트(NOR1)로 제 1 데이터 신호를 수신하는 것, 및 NOR 게이트(NOR1)로 제 2 데이터 신호를 수신하는 것을 포함한다.

동작(640)에서, 제 1 데이터 신호 및 제 2 데이터 신호에 응답하여, 데이터 라인을 전원 노드 및 기준 노드로부터 디커플링하기 위해 구동 회로가 사용된다. 데이터 라인을 전원 노드 및 기준 노드로부터 디커플링하는 것은 구동 회로가 데이터 라인을 기준으로 높은 출력 임피던스를 갖는 것을 포함한다.

구동 회로는, 구동 회로와 연관된 메모리 셀에 데이터 비트를 기록한 것이 마스킹되는 기록 동작에 대응하는 논리적 상태들을 갖는 제 1 데이터 신호 및 제 2 데이터 신호에 응답하여 전원 노드 및 기준 노드로부터 데이터 라인을 디커플링한다.

일부 실시예들에서, 데이터 라인을 전원 노드 및 기준 노드로부터 디커플링하는 것은, 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된, 기록 라인 회로(120B 또는 120T)를 사용하여 기록 라인(WLB 또는 WLT)을 전원 노드(VDD) 및 기준 노드(VSS)로부터 디커플링하는 것을 포함한다.

일부 실시예들에서, 구동 회로를 사용하여 데이터 라인을 전원 노드로부터 디커플링하는 것은, 제 2 데이터 신호에 응답하여 데이터 라인을 전원 노드로부터 디커플링하는 것을 포함한다. 일부 실시예들에서, 구동 회로를 사용하여 데이터 라인을 전원 노드로부터 디커플링하는 것은, 구동 회로(200) 및 도 2와 관련하여 위에서 논의된, 인터럽트 회로(220)를 사용하여 전원 노드(VDD)로부터 기록 드라이버(210)를 디커플링하는 것을 포함한다.

일부 실시예들에서, 구동 회로를 사용하여 데이터 라인을 기준 노드로부터 디커플링하는 것은 구동 회로가 제 1 데이터 신호에 응답하는 것을 포함한다. 일부 실시예들에서, 구동 회로를 사용하여 데이터 라인을 기준 노드로부터 디커플링하는 것은, 구동 회로들(200 및 300) 및 도 1과 도 2와 관련하여 위에서 논의된, 입력 노드(D1)에서 수신되는 제 1 데이터 신호에 응답하여 트랜지스터(N1)를 턴오프하는 것을 포함한다.

일부 실시예들에서, 구동 회로를 사용하여 데이터 라인을 전원 노드로부터 디커플링하는 것은, 제 1 데이터 신호 및 제 2 데이터 신호에 응답하여 데이터 라인을 전원 노드로부터 디커플링하는 것을 포함한다. 일부 실시예들에서, 구동 회로를 사용하여 데이터 라인을 전원 노드로부터 디커플링하는 것은, 구동 회로(300) 및 도 3과 관련하여 위에서 논의된, NOR 게이트(NOR1) 및 트랜지스터(P3)를 사용하여 기록 드라이버(210)로부터 출력 노드(OUT)를 디커플링하는 것을 포함한다.

동작(650)에서, 일부 실시예들에서, 동작(610)이 반복되고, 선충전 회로를 사용하여 데이터 라인이 전원 노드와 커플링된다.

동작(660)에서, 일부 실시예들에서, 데이터 라인 상에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호를 출력하기 위해 구동 회로가 사용된다. 전원 전압 레벨을 갖는 기록 라인 신호를 출력하는 것은 전원 노드 상에 전달되는 전원 전압 레벨을 출력하는 것을 포함하고, 기준 전압 레벨을 갖는 기록 라인 신호를 출력하는 것은 기준 노드 상에 전달되는 기준 전압 레벨을 출력하는 것을 포함한다.

데이터 라인 상에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 갖는 기록 라인 신호를 출력하는 것은, 구동 회로와 연관된 메모리 셀에 데이터 비트를 기록한 것이 마스킹되는 기록 동작에 대응하는 논리적 상태들을 갖는 제 1 데이터 신호 및 제 2 데이터 신호에 응답한다.

다양한 실시예들에서, 마스킹되지 않는 기록 동작시, 메모리 회로는 각각이 논리적으로 로우 상태를 갖고, 각각이 논리적으로 하이 상태를 갖는 제 1 데이터 신호 및 제 2 데이터 신호를 생성하는데, 제 1 데이터 신호가 논리적으로 로우 상태를 갖고 제 2 데이터 신호가 논리적으로 하이 상태를 갖거나, 또는 제 1 데이터 신호가 논리적으로 하이 상태를 갖고 제 2 데이터 신호가 논리적으로 로우 상태를 갖는다.

다양한 실시예들에서, 데이터 라인 상에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 출력하는 것은 동작(650) 후에 그리고/또는 동작(610) 전에 수행된다.

방법(600)의 동작들 중 일부 또는 모두를 실행함으로써, 데이터 라인은 마스킹되는 기록 동작 동안 플로팅되게 되고, 이에 의해 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 이점들을 획득한다.

일부 실시예들에서, 기록 라인 회로는 전원 전압 레벨을 전달하도록 구성되는 전원 노드, 기준 전압 레벨을 전달하도록 구성되는 기준 노드, 제 1 데이터 신호를 수신하도록 구성되는 제 1 입력 노드, 제 2 데이터 신호를 수신하도록 구성되는 제 2 입력 노드, 제어 신호를 수신하도록 구성되는 제 3 입력 노드, 및 출력 노드를 포함한다. 기록 라인 회로는, 제 1 데이터 신호, 제 2 데이터 신호, 및 제어 신호에 응답하여, 출력 노드 상에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 출력하도록, 또는 출력 노드를 플로팅하도록 구성된다. 일부 실시예들에서, 제 1 데이터 신호 및 제 2 데이터 신호가 동일한 논리적 상태를 가질 때, 기록 라인 회로는 출력 노드를 플로팅하도록 구성되고, 제 1 데이터 신호 및 제 2 데이터 신호가 상이한 논리적 상태들을 가질 때, 기록 라인 회로는 출력 노드 상에 전원 전압 레벨 또는 기준 전압 레벨 중 하나를 출력하도록 구성된다. 일부 실시예들에서 동일한 논리적 상태는 로우 논리적 상태이다. 일부 실시예들에서, 기록 라인 회로는, 제 1 데이터 신호에 응답하는 인버터; 및 인버터와 커플링되는 스위칭 디바이스를 더 포함하고, 기록 라인 회로는 제 2 데이터 신호에 응답하여 스위칭 디바이스를 개방함으로써 출력 노드를 플로팅하도록 구성된다. 일부 실시예들에서, 스위칭 디바이스는 인버터와 전원 노드 사이에 커플링된다. 일부 실시예들에서, 스위칭 디바이스는 인버터와 출력 노드 사이에 커플링된다. 일부 실시예들에서, 기록 라인 회로는 전원 노드와 출력 노드 사이에 커플링되는 제 1 스위칭 디바이스 - 제 1 스위칭 디바이스는 제어 신호에 응답하여 전원 노드와 출력 노드를 커플링하도록 구성됨 - 를 더 포함한다. 일부 실시예들에서, 제어 신호는 복수의 제어 신호들 중 제 1 제어 신호이고, 기록 라인 회로는, 복수의 제어 신호들 중 제 2 제어 신호를 수신하도록 구성되는 제 4 입력 노드, 및 제 1 스위칭 디바이스와 직렬인 제 2 스위칭 디바이스 - 제 2 스위칭 디바이스는 복수의 제어 신호들 중 제 2 제어 신호에 응답하여 전원 노드와 출력 노드를 커플링하도록 구성됨 - 를 더 포함한다. 일부 실시예들에서, 기록 라인 회로는 선충전 신호를 수신하도록 구성되는 메모리 세그먼트를 포함하는 메모리 매크로의 일부이고, 제어 신호는 선충전 신호에 기반한다.

일부 실시예들에서, 회로는, 메모리 셀들의 어레이의 세그먼트와 커플링되는 기록 드라이버 - 기록 드라이버는 제 1 입력 노드에서 제 1 데이터 신호를 수신하고, 제 1 데이터 신호에 응답하여 데이터 라인 상에 기록 라인 신호를 생성하도록 구성됨 - , 및 기록 드라이버와, 전원 전압 레벨을 전달하도록 구성되는 전원 노드 사이에 커플링되는 인터럽트 회로를 포함하고, 인터럽트 회로는 제 2 입력 노드에서 제 2 데이터 신호를 수신하고, 제 2 데이터 신호에 응답하여 기록 드라이버를 전원 노드로부터 디커플링하도록 구성된다. 일부 실시예들에서, 기록 드라이버는, 기록 드라이버가 전원 노드로부터 디커플링되고 제 1 데이터 신호가 제 1 논리적 상태를 가질 때, 데이터 라인을 플로팅하도록 구성된다. 일부 실시예들에서, 기록 드라이버는, 기록 드라이버가 전원 노드로부터 디커플링되고 제 1 데이터 신호가 하이 논리적 상태를 가질 때, 로우 논리적 상태를 갖는 기록 라인 신호를 생성하도록 구성된다. 일부 실시예들에서, 회로는, 데이터 라인과 전원 노드 사이에 커플링되는 선충전 회로 - 선충전 회로는 제어 신호에 응답하여 데이터 라인을 전원 전압 레벨로 충전하도록 구성됨 - 를 더 포함한다. 일부 실시예들에서, 선충전 회로는 제 2 PMOS 트랜지스터와 직렬인 제 1 PMOS 트랜지스터를 포함하고, 제 1 PMOS 트랜지스터의 게이트는 메모리 셀들의 어레이의 세그먼트에 대응하는 제어 신호를 수신하도록 구성되며, 제 2 PMOS 트랜지스터의 게이트는 메모리 셀들의 어레이의 다른 세그먼트에 대응하는 다른 제어 신호를 수신하도록 구성된다. 일부 실시예들에서, 기록 드라이버는 인버터를 포함한다. 일부 실시예들에서, 인터럽트 회로는 PMOS 트랜지스터를 포함한다.

일부 실시예들에서, 데이터 라인을 플로팅하는 방법은, 데이터 라인, 전원 노드, 및 기준 노드와 커플링되는 구동 회로의 제 1 입력 노드에서 제 1 데이터 신호를 수신하는 단계, 구동 회로의 제 2 입력 노드에서 제 2 데이터 신호를 수신하는 단계, 및 제 1 데이터 신호 및 제 2 데이터 신호에 응답하여, 구동 회로를 사용하여 데이터 라인을 전원 노드 및 기준 노드로부터 디커플링하는 단계를 포함한다. 일부 실시예들에서, 제 1 입력 노드에서 제 1 데이터 신호를 수신하는 단계는 기록 드라이버로 제 1 데이터 신호를 수신하는 단계를 포함하고, 제 2 입력 노드에서 제 2 데이터 신호를 수신하는 단계는 기록 드라이버와 전원 노드 사이에 커플링되는 인터럽트 회로로 제 2 데이터 신호를 수신하는 단계를 포함하며, 구동 회로를 사용하여 데이터 라인을 전원 노드로부터 디커플링하는 단계는 기록 드라이버를 전원 노드로부터 디커플링하는 단계를 포함한다. 일부 실시예들에서, 데이터 라인을 기준 노드로부터 디커플링하는 단계는 제 1 논리적 상태를 갖는 제 1 데이터 신호에 응답하고, 기록 드라이버를 전원 노드로부터 디커플링하는 단계는 제 1 논리적 상태를 갖는 제 2 데이터 신호에 응답한다. 일부 실시예들에서, 방법은, 선충전 회로를 사용하여, 구동 회로를 사용하여 데이터 라인을 전원 노드 및 기준 노드로부터 디커플링하기 전에 데이터 라인을 전원 노드와 커플링하는 단계; 및 구동 회로를 사용하여 데이터 라인을 전원 노드 및 기준 노드로부터 디커플링하는 것과 동시에 데이터 라인을 전원 노드로부터 디커플링하는 단계를 더 포함한다.

상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.

실시예들

실시예 1. 기록 라인 회로에 있어서,

전원 전압 레벨을 전달하도록 구성되는 전원 노드;

기준 전압 레벨을 전달하도록 구성되는 기준 노드;

제 1 데이터 신호를 수신하도록 구성되는 제 1 입력 노드;

제 2 데이터 신호를 수신하도록 구성되는 제 2 입력 노드;

제어 신호를 수신하도록 구성되는 제 3 입력 노드; 및

출력 노드를 포함하고,

상기 기록 라인 회로는, 상기 제 1 데이터 신호, 상기 제 2 데이터 신호, 및 상기 제어 신호에 응답하여,

상기 출력 노드 상에 상기 전원 전압 레벨 또는 상기 기준 전압 레벨 중 하나를 출력하도록, 또는

상기 출력 노드를 플로팅하도록 구성되는 것인, 기록 라인 회로.

실시예 2. 실시예 1에 있어서,

상기 제 1 데이터 신호 및 상기 제 2 데이터 신호가 동일한 논리적 상태를 가질 때, 상기 기록 라인 회로는 상기 출력 노드를 플로팅하도록 구성되고,

상기 제 1 데이터 신호 및 상기 제 2 데이터 신호가 상이한 논리적 상태들을 가질 때, 상기 기록 라인 회로는 상기 출력 노드 상에 상기 전원 전압 레벨 또는 상기 기준 전압 레벨 중 하나를 출력하도록 구성되는 것인, 기록 라인 회로.

실시예 3. 실시예 2에 있어서, 상기 동일한 논리적 상태는 로우(low) 논리적 상태인 것인, 기록 라인 회로.

실시예 4. 실시예 1에 있어서,

상기 기록 라인 회로는,

상기 제 1 데이터 신호에 응답하는 인버터; 및

상기 인버터와 커플링되는 스위칭 디바이스를 더 포함하고,

상기 기록 라인 회로는 상기 제 2 데이터 신호에 응답하여 상기 스위칭 디바이스를 개방함으로써 상기 출력 노드를 플로팅하도록 구성되는 것인, 기록 라인 회로.

실시예 5. 실시예 4에 있어서, 상기 스위칭 디바이스는 상기 인버터와 상기 전원 노드 사이에 커플링되는 것인, 기록 라인 회로.

실시예 6. 실시예 4에 있어서, 상기 스위칭 디바이스는 상기 인버터와 상기 출력 노드 사이에 커플링되는 것인, 기록 라인 회로.

실시예 7. 실시예 1에 있어서, 상기 기록 라인 회로는 상기 전원 노드와 상기 출력 노드 사이에 커플링되는 제 1 스위칭 디바이스 - 상기 제 1 스위칭 디바이스는 상기 제어 신호에 응답하여 상기 전원 노드와 상기 출력 노드를 커플링하도록 구성됨 - 를 더 포함하는 것인, 기록 라인 회로.

실시예 8. 실시예 7에 있어서,

상기 제어 신호는 복수의 제어 신호들 중 제 1 제어 신호이고,

상기 기록 라인 회로는,

상기 복수의 제어 신호들 중 제 2 제어 신호를 수신하도록 구성되는 제 4 입력 노드; 및

상기 제 1 스위칭 디바이스와 직렬인 제 2 스위칭 디바이스 - 상기 제 2 스위칭 디바이스는 상기 복수의 제어 신호들 중 상기 제 2 제어 신호에 응답하여 상기 전원 노드와 상기 출력 노드를 커플링하도록 구성됨 - 를 더 포함하는 것인, 기록 라인 회로.

실시예 9. 실시예 1에 있어서,

상기 기록 라인 회로는 선충전(pre-charge) 신호를 수신하도록 구성되는 메모리 세그먼트를 포함하는 메모리 매크로의 일부이고,

상기 제어 신호는 상기 선충전 신호에 기반하는 것인, 기록 라인 회로.

실시예 10. 회로에 있어서,

메모리 셀들의 어레이의 세그먼트와 커플링되는 기록 드라이버 - 상기 기록 드라이버는 제 1 입력 노드에서 제 1 데이터 신호를 수신하고, 상기 제 1 데이터 신호에 응답하여 데이터 라인 상에 기록 라인 신호를 생성하도록 구성됨 - ; 및

상기 기록 드라이버와, 전원 전압 레벨을 전달하도록 구성되는 전원 노드 사이에 커플링되는 인터럽트 회로를 포함하고,

상기 인터럽트 회로는 제 2 입력 노드에서 제 2 데이터 신호를 수신하고, 상기 제 2 데이터 신호에 응답하여 상기 기록 드라이버를 상기 전원 노드로부터 디커플링하도록 구성되는 것인, 회로.

실시예 11. 실시예 10에 있어서, 상기 기록 드라이버는, 상기 기록 드라이버가 상기 전원 노드로부터 디커플링되고 상기 제 1 데이터 신호가 제 1 논리적 상태를 가질 때, 상기 데이터 라인을 플로팅하도록 구성되는 것인, 회로.

실시예 12. 실시예 10에 있어서, 상기 기록 드라이버는, 상기 기록 드라이버가 상기 전원 노드로부터 디커플링되고 상기 제 1 데이터 신호가 하이(high) 논리적 상태를 가질 때, 로우 논리적 상태를 갖는 상기 기록 라인 신호를 생성하도록 구성되는 것인, 회로.

실시예 13. 실시예 10에 있어서, 상기 데이터 라인과 상기 전원 노드 사이에 커플링되는 선충전 회로 - 상기 선충전 회로는 제어 신호에 응답하여 상기 데이터 라인을 상기 전원 전압 레벨로 충전하도록 구성됨 - 를 더 포함하는, 회로.

실시예 14. 실시예 13에 있어서,

상기 선충전 회로는 제 2 PMOS 트랜지스터와 직렬인 제 1 PMOS 트랜지스터를 포함하고,

상기 제 1 PMOS 트랜지스터의 게이트는 상기 메모리 셀들의 어레이의 세그먼트에 대응하는 상기 제어 신호를 수신하도록 구성되며,

상기 제 2 PMOS 트랜지스터의 게이트는 상기 메모리 셀들의 어레이의 다른 세그먼트에 대응하는 다른 제어 신호를 수신하도록 구성되는 것인, 회로.

실시예 15. 실시예 10에 있어서, 상기 기록 드라이버는 인버터를 포함하는 것인, 회로.

실시예 16. 실시예 10에 있어서, 상기 인터럽트 회로는 PMOS 트랜지스터를 포함하는 것인, 회로.

실시예 17. 데이터 라인을 플로팅하는 방법에 있어서,

상기 데이터 라인, 전원 노드, 및 기준 노드와 커플링되는 구동 회로의 제 1 입력 노드에서 제 1 데이터 신호를 수신하는 단계;

상기 구동 회로의 제 2 입력 노드에서 제 2 데이터 신호를 수신하는 단계; 및

상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 응답하여, 상기 구동 회로를 사용하여 상기 데이터 라인을 상기 전원 노드 및 상기 기준 노드로부터 디커플링하는 단계를 포함하는, 방법.

실시예 18. 실시예 17에 있어서,

상기 제 1 입력 노드에서 상기 제 1 데이터 신호를 수신하는 단계는 기록 드라이버로 상기 제 1 데이터 신호를 수신하는 단계를 포함하고,

상기 제 2 입력 노드에서 상기 제 2 데이터 신호를 수신하는 단계는 상기 기록 드라이버와 상기 전원 노드 사이에 커플링되는 인터럽트 회로로 상기 제 2 데이터 신호를 수신하는 단계를 포함하며,

상기 구동 회로를 사용하여 상기 데이터 라인을 상기 전원 노드로부터 디커플링하는 단계는 상기 기록 드라이버를 상기 전원 노드로부터 디커플링하는 단계를 포함하는 것인, 방법.

실시예 19. 실시예 18에 있어서,

상기 데이터 라인을 상기 기준 노드로부터 디커플링하는 단계는 제 1 논리적 상태를 갖는 상기 제 1 데이터 신호에 응답하고,

상기 기록 드라이버를 상기 전원 노드로부터 디커플링하는 단계는 상기 제 1 논리적 상태를 갖는 상기 제 2 데이터 신호에 응답하는 것인, 방법.

실시예 20. 제 17 항에 있어서, 선충전 회로를 사용하여,

상기 구동 회로를 사용하여 상기 데이터 라인을 상기 전원 노드 및 상기 기준 노드로부터 디커플링하기 전에 상기 데이터 라인을 상기 전원 노드와 커플링하는 단계; 및

상기 구동 회로를 사용하여 상기 데이터 라인을 상기 전원 노드 및 상기 기준 노드로부터 디커플링하는 것과 동시에 상기 데이터 라인을 상기 전원 노드로부터 디커플링하는 단계를 더 포함하는, 방법.

Claims

기록 라인 회로에 있어서,
전원 전압 레벨을 전달하도록 구성되는 전원 노드;
기준 전압 레벨을 전달하도록 구성되는 기준 노드;
제 1 데이터 신호를 수신하도록 구성되는 제 1 입력 노드;
제 2 데이터 신호를 수신하도록 구성되는 제 2 입력 노드;
제어 신호를 수신하도록 구성되는 제 3 입력 노드;
출력 노드; 및
상기 출력 노드와 상기 전원 노드 사이에 직렬로 커플링된 제 1 스위칭 디바이스 및 제 2 스위칭 디바이스; 및
상기 출력 노드와 상기 기준 노드 사이에 커플링된 제 3 스위칭 디바이스를 포함하고,
상기 기록 라인 회로는,
상기 제 1 데이터 신호, 상기 제 2 데이터 신호, 및 상기 제어 신호에 응답하여, i) 상기 출력 노드를 상기 제 1 및 제 2 스위칭 디바이스를 통해 상기 전원 노드에 커플링하거나, ii) 상기 출력 노드를 상기 기준 노드와 커플링하거나, 또는 iii) 상기 출력 노드를 플로팅하도록 구성되고,
상기 제 1 데이터 신호에 응답하여, 상기 제 2 데이터 신호 및 상기 제어 신호와는 독립적으로 상기 제 3 스위칭 디바이스를 스위치 오프함으로써 상기 출력 노드를 상기 기준 노드로부터 디커플링하도록 구성되고,
상기 제어 신호에 응답하여, 상기 제 1 및 제 2 스위칭 디바이스와는 독립적으로 상기 출력 노드를 상기 전원 노드에 커플링하도록 구성되는 것인, 기록 라인 회로.
제 1 항에 있어서,
상기 제 1 데이터 신호 및 상기 제 2 데이터 신호가 동일한 논리적 상태를 가질 때, 상기 기록 라인 회로는 상기 출력 노드를 플로팅하도록 구성되고,
상기 제 1 데이터 신호 및 상기 제 2 데이터 신호가 상이한 논리적 상태들을 가질 때, 상기 기록 라인 회로는 상기 출력 노드 상에 상기 전원 전압 레벨 또는 상기 기준 전압 레벨 중 하나를 출력하도록 구성되는 것인, 기록 라인 회로.
제 2 항에 있어서, 상기 동일한 논리적 상태는 로우(low) 논리적 상태인 것인, 기록 라인 회로.
제 1 항에 있어서,
상기 제 1 스위칭 디바이스는 상기 제 1 데이터 신호에 응답하는 인버터에 포함되되 상기 제 2 스위칭 디바이스와 커플링되며,
상기 기록 라인 회로는 상기 제 2 데이터 신호에 응답하여 상기 제 2 스위칭 디바이스를 개방함으로써 상기 출력 노드를 플로팅하도록 구성되는 것인, 기록 라인 회로.
제 1 항에 있어서, 상기 기록 라인 회로는 상기 전원 노드와 상기 출력 노드 사이에 커플링되는 제 4 스위칭 디바이스 - 상기 제 4 스위칭 디바이스는 상기 제어 신호에 응답하여 상기 전원 노드와 상기 출력 노드를 커플링하도록 구성됨 - 를 더 포함하는 것인, 기록 라인 회로.
제 5 항에 있어서,
상기 제어 신호는 복수의 제어 신호들 중 제 1 제어 신호이고,
상기 기록 라인 회로는,
상기 복수의 제어 신호들 중 제 2 제어 신호를 수신하도록 구성되는 제 4 입력 노드; 및
상기 제 4 스위칭 디바이스와 직렬인 제 5 스위칭 디바이스 - 상기 제 5 스위칭 디바이스는 상기 복수의 제어 신호들 중 상기 제 2 제어 신호에 응답하여 상기 전원 노드와 상기 출력 노드를 커플링하도록 구성됨 - 를 더 포함하는 것인, 기록 라인 회로.
제 1 항에 있어서,
상기 기록 라인 회로는 선충전(pre-charge) 신호를 수신하도록 구성되는 메모리 세그먼트를 포함하는 메모리 매크로의 일부이고,
상기 제어 신호는 상기 선충전 신호에 기반하는 것인, 기록 라인 회로.
회로에 있어서,
메모리 셀들의 어레이의 세그먼트와 커플링되는 기록 드라이버 - 상기 기록 드라이버는 데이터 라인에 커플링된 제 1 트랜지스터의 게이트 및 제 1 입력 노드에서 제 1 데이터 신호를 수신하고, 상기 제 1 데이터 신호에 응답하여 상기 데이터 라인 상에 기록 라인 신호를 생성하도록 구성됨 - ;
상기 기록 드라이버와, 전원 전압 레벨을 전달하도록 구성되는 전원 노드 사이에서 상기 제 1 트랜지스터와 직렬로 커플링되는 제 2 트랜지스터를 포함하는 인터럽트 회로 - 상기 인터럽트 회로는 제 2 입력 노드에서 제 2 데이터 신호를 수신하고, 상기 제 2 데이터 신호에 응답하여 상기 기록 드라이버를 상기 전원 노드로부터 디커플링하도록 구성됨 - ; 및
상기 데이터 라인과 상기 전원 노드 사이에 커플링되는 선충전 회로 - 상기 선충전 회로는 제어 신호에 응답하여 상기 데이터 라인을 상기 전원 전압 레벨로 충전하도록 구성됨 - 를 포함하고,
상기 회로는, 상기 제 1 데이터 신호에 응답하되 상기 제 2 데이터 신호 및 상기 제어 신호와는 독립적으로, 기준 전압 레벨을 전달하도록 구성된 기준 노드로부터 출력 노드를 디커플링하도록 구성되는 것인, 회로.
데이터 라인을 플로팅하는 방법에 있어서,
상기 데이터 라인, 전원 노드, 및 기준 노드와 커플링되는 구동 회로의 제 1 입력 노드에서 제 1 데이터 신호를 수신하는 단계;
상기 구동 회로의 제 2 입력 노드에서 제 2 데이터 신호를 수신하는 단계; 및
상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 응답하여, 상기 구동 회로의 직렬로 커플링된 제 1 트랜지스터 및 제 2 트랜지스터를 사용하여 상기 데이터 라인을 상기 전원 노드로부터 디커플링하고, 상기 구동 회로의 제 3 트랜지스터를 사용하여 상기 데이터 라인을 상기 기준 노드로부터 디커플링하는 단계 - 상기 제 3 트랜지스터는 상기 제 1 트랜지스터와 상기 기준 노드 사이에 커플링됨 - ; 및
제어 신호에 응답하여, 상기 데이터 라인을 상기 전원 노드에 커플링하거나, 상기 전원 노드로부터 상기 데이터 라인을 디커플링하도록 구성되는 선충전 회로를 사용하여,
상기 구동 회로를 사용하여 상기 데이터 라인을 상기 전원 노드 및 상기 기준 노드로부터 디커플링하는 단계 전에, 상기 데이터 라인을 상기 전원 노드에 커플링하고,
상기 구동 회로를 사용하여 상기 데이터 라인을 상기 전원 노드 및 상기 기준 노드로부터 디커플링하는 단계와 동시에, 상기 전원 노드로부터 상기 데이터 라인을 디커플링하는 단계를 포함하고,
상기 구동 회로의 제 3 트랜지스터를 사용하여 상기 데이터 라인을 상기 기준 노드로부터 디커플링하는 단계는, 상기 제 1 데이터 신호에 응답하는 것이되 상기 제 2 데이터 신호 및 상기 제어 신호와는 독립적인 것인, 데이터 라인을 플로팅하는 방법.