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KR102378155B1 - 패키지 내 구획 차폐물 및 능동 전자기 적합성 차폐물을 갖는 반도체 패키지 - Google Patents

패키지 내 구획 차폐물 및 능동 전자기 적합성 차폐물을 갖는 반도체 패키지 Download PDF

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KR102378155B1
KR102378155B1 KR1020190179427A KR20190179427A KR102378155B1 KR 102378155 B1 KR102378155 B1 KR 102378155B1 KR 1020190179427 A KR1020190179427 A KR 1020190179427A KR 20190179427 A KR20190179427 A KR 20190179427A KR 102378155 B1 KR102378155 B1 KR 102378155B1
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semiconductor package
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청-체 차이
셴-초우 차이
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차이 시안-총
셴-초우 차이
차이 셴-웨이
차이 후앙 옌-메이
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Abstract

반도체 패키지는 상부면에 배치된 반도체 칩을 포함하는 기판, 상기 기판의 상부면 상의 상기 반도체 칩을 둘러싸는 접지 링, 상기 반도체 칩을 둘러싸도록 상기 접지 링 상에 배치된 금속 포스트 강화 접착제 벽, 및 상기 금속 포스트 강화 접착제 벽 내부에만 배치되고 상기 반도체 칩을 덮는 몰딩 컴파운드를 포함한다. 상기 금속 포스트 강화 접착제 벽은 능동 전자기 적합성(EMC) 차폐물 형성하기 위해 자성 또는 자화성 충전제를 포함한다.

Description

패키지 내 구획 차폐물 및 능동 전자기 적합성 차폐물을 갖는 반도체 패키지 {SEMICONDUCTOR PACKAGE WITH IN-PACKAGE COMPARTMENTAL SHIELDING AND ACTIVE ELECTRO-MAGNETIC COMPATIBILITY SHIELDING}
본 발명은 반도체 기술의 기술 분야에 관한 것이다. 특히, 본 발명은 패키지 내 구획된 차폐물 및 능동 전자기 적합성(electro-magnetic compatibility, EMC) 차폐물을 갖는 반도체 패키지에 관한 것이다.
이동 전화와 같은 휴대형 전자 기기는 다중 구성요소 반도체 모듈(multi-component semiconductor module)를 이용하여, 단일 몰딩된 패키지(single molded package) 내에 고도의 회로 통합을 제공한다. 다중 구성요소 반도체 모듈은, 예를 들어 회로 기판에 탑재된 반도체 칩 및 복수의 전자 부품을 포함할 수 있다. 반도체 칩 및 전자 부품이 탑재된 회로 기판은 일반적으로 몰딩 공정으로 패키징되어 오버몰딩된 반도체 패키지 구조체(over-molded semiconductor package structure)를 형성한다.
이동 전화와 같은 기기가 상이한 환경에서 적절하게 동작하여 요구되는 수준의 성능을 달성하도록 보장하기 위해, 오버몰딩된 반도체 패키지는 일반적으로 전자기 간섭(electromagnetic interference, EMI)으로부터 차폐된다. 위의 전자기 간섭은 전자기, 예를 들어 무선 주파수(radio frequency, RF) 방사 및 전자기 전도로 인해 전기 시스템 내에 제조된 구성요소의 성능에 악영향을 미친다.
패키지 내 시스템(system-in-package, SiP)과 같은 칩 모듈이 점점 더 작아짐에 따라, 구성요소 사이의 거리도 줄어들어, 모듈 내의 회로가 EMI에 보다 민감해지므로, 모듈 내의 구성요소 사이에 EMI 차폐물이 배치될 필요가 있다. 그러나 모듈에 EMI 차폐물을 형성하는 종래기술의 방법은 복잡하고 비용이 많이 든다. 따라서, 이 기술분야의 현재 과제는 패키지 크기 및 프로세스 복잡도를 증가시키지 않고, 패키지 비용을 크게 증가시키지 않으면서, 오버몰딩된 반도체 패키지에 효과적인 EMI 차폐물을 제공하는 것이다.
본 발명의 하나의 목적은 전술한 종래 기술의 결점 및 단점을 해결하기 위해 패키지 내 구획 차폐물 및 능동 전자기 적합성(EMC) 차폐물을 갖는 반도체 패키지를 제공하는 것이다.
본 발명의 일 측면은 패키지 내 격실 차폐물을 갖는 반도체 패키지를 포함하며, 상기 반도체 패키지는, 하나 이상의 고주파 칩, 및 고주파 신호 간섭에 민감한 회로 구성요소를 상부면(top surface) 상에 포함하는 기판; 상기 기판의 상부면 상의, 상기 고주파 칩을 둘러싸는 제1 접지 링(ground ring); 상기 고주파 칩을 둘러싸는 상기 제1 접지 링 상에 배치된 제1 금속 포스트 강화 접착제 벽(metal-post reinforced glue wall); 상기 기판의 상부면 상의, 상기 회로 구성요소를 둘러싸는 제2 접지 링; 상기 회로 구성요소를 둘러싸는 상기 제2 접지 링 상에 배치된 제2 금속 포스트 강화 접착제 벽; 적어도 상기 고주파 칩 및 상기 회로 구성요소를 덮는 몰딩 컴파운드(molding compound); 및 상기 몰딩 컴파운드 상에 배치되고 상기 제1 금속 포스트 강화 접착제 벽 및/또는 상기 제2 금속 포스트 강화 접착제 벽과 접촉하는 전도층(conductive layer)을 포함한다. 상기 제1 금속 포스트 강화 접착제 벽, 상기 제2 금속 포스트 강화 접착제 벽, 및 상기 전도층 중 적어도 하나는 능동 전자기 적합성(EMC) 차폐물을 형성하기 위해 자성 또는 자화성 충전제(magnetic or magnetizable filler)를 포함한다. 일 실시예에 따르면, 상기 자성 또는 자화성 충전제는 결합된(bonded) 네오디뮴 철 붕소(NdFeB) 자석을 포함한다.
본 발명의 다른 측면은 반도체 패키지를 제공하며, 상기 반도체 패키지는, 하나 이상의 반도체 칩이 상부면 상에 배치된 기판; 상기 기판의 상부면 상의 상기 하나 이상의 반도체 칩을 둘러싸는 접지 링; 상기 하나 이상의 반도체 칩을 둘러싸도록 상기 접지 링 상에 배치된 금속 포스트 강화 접착제 벽; 및 상기 금속 포스트 강화 접착제 벽 내부에만 배치되고 상기 하나 이상의 반도체 칩을 덮는 몰딩 컴파운드를 포함한다. 상기 금속 포스트 강화 접착제 벽은 능동 전자기 적합성(EMC) 차폐물 형성하기 위해 자성 또는 자화성 충전제를 포함한다. 일 실시예에 따르면, 상기 자성 또는 자화성 충전제는 결합된 네오디뮴 철 붕소(NdFeB) 자석을 포함한다.
본 발명의 이들 및 다른 목적은 여러 도면에 나타낸 바람직한 실시예에 대한 이하의 상세한 설명을 읽은 후 당업자에게 명백해질 것이다.
첨부도면은 본 발명의 더욱 깊은 이해를 제공하기 위해 포함되며, 본 명세서에 포함되어 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시예를 나타내고, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 패키지 내 구획 차폐물을 갖는 반도체 패키지를 제조하는 방법을 도시한 개략도이다.
도 6 및 도 7은 반도체 칩 사이의 중첩 영역에 배치된 금속 포스트의 배치를 도시한 부분 평면도이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 패키지 내 구획 차폐물을 갖는 반도체 패키지를 제조하는 방법을 도시한 개략도이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 단일 칩 패키지의 개략 사시도이다.
도 12는 금속 포스트 상에 접착제 네트워크를 형성하기 위해 국소화 액적(localized droplet)이 배치되어 있는 것을 도시한다.
도 13은 특정 자화 방향을 선택함으로써 강화된 EMI 차폐 효과를 도시한 개략도이다.
이하의 설명에서는 첨부도면을 참조하여 본 발명의 실시예에서의 기술적 방안을 명확하고 완전하게 설명한다. 설명되는 실시예는 모든 실시예가 아니라 본 발명의 실시예의 일부일 뿐이라는 것은 명백하다. 창의적인 노력 없이 본 발명의 실시예에 기초하여 당업자에 의해 획득된 다른 모든 실시예는 본 발명의 범위 내에 있다.
본 발명은 패키지 내 시스템(System-in-Package, SiP)와 같은 패키지 내 차폐물(in-package shielding)을 갖는 반도체 패키지 및 그 제조 방법을 개시한다. SiP는 완전한 기능을 달성하기 위해 단일 패키지에 프로세서 및 메모리와 같은 기능 칩과, 수동 구성요소(passive component)와 같은 기타 구성요소를 통합하는 것을 가리킨다. 앞에서 언급했듯이 전자 시스템이 더 작아지고 SiP 패키지 내의 전자 부품 밀도가 높아질수록, 시스템 내의 전자기 간섭(electromagnetic interference, EMI)은 특히 고주파 칩과 같은 고주파 칩 패키지 구조체에 문제가 되며, 예를 들어, SiP 패키지에 통합되어 통합 구조체(integrated structure)를 형성하는 RF 칩, GPS 칩 및 Bluetooth 칩과 같은, 고주파 칩은 패키지 내의 전자 부품 사이에 전자기 간섭을 일으킨다. 따라서, 본 발명은 공정이 간단하고, 비용이 저렴하며, 효과적이며, 종래 기술이 직면한 문제를 구체적으로 해결할 수 있는 반도체 패키지를 제조하는 방법을 제안한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 패키지 내 구획 차폐물을 갖는 반도체 패키지(1)를 제조하는 방법을 도시한 개략도이다.
도 1에 도시된 바와 같이, 회로 기판 또는 패키지 기판과 같은 기판(100)이 먼저 제공된다. 본 발명의 일 실시예에 따르면, 예를 들어, 기판(100)은 2층 기판, 예를 들어 코어 층 및 2개의 금속층을 갖는 기판일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 세라믹 재료, 적층된 절연 재료 또는 다른 적절한 유형의 재료를 포함할 수 있다. 도 1에는 도시되어 있지 않지만, 기판(100)은 또한 그 상부면(100a) 및 하부면(bottom surface)(100b) 상의 패터닝된 금속층(patterned metal layer) 또는 트레이스(trace)와 비아(via)를 포함할 수 있다. 또한, 기판(100)의 상부면(100a) 및 하부면(100b) 상에 솔더 레지스트 층(solder resist layer)(120)(그린 페인트(green paint)라고도 함)이 추가로 배치될 수 있다.
본 발명의 일 실시예에 따르면, 기판(100)의 상부면(100a)에는 서로 인접한 복수의 반도체 칩(10~12)이 배치될 수 있다. 예를 들어, 반도체 칩(10)은 전력 관리 IC(power management IC, PMIC)일 수 있고, 반도체 칩(11)은 무선 주파수 칩(radio frequency chip)(RFIC)일 수 있고, 반도체 칩(12)은 전력 증폭기 IC(power amplifier IC, PAIC)일 수 있으나, 이에 한정되는 것은 아니다.
당업자라면 전술한 반도체 칩(10~12)의 유형이 단지 예시적인 것임을 이해할 것이다. 상이한 회로 기능을 달성하기 위해, 프로세서, 플래시 메모리, 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 제어기 등과 같은 상이한 반도체 칩 또는 구성요소가 기판(100) 상에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 반도체 칩(11)과 같은 하나 이상의 고주파 칩 또는 다이(die), 및 반도체 칩(12)과 같은 고주파 신호 간섭에 민감한 하나 이상의 회로 구성요소 또는 다이가 기판(100)의 상부면(100a) 상에 배치된다.
본 발명의 일 실시예에 따르면, 예를 들어, 반도체 칩(10, 12)은 와이어 본딩 방식(wire bonding manner)으로 기판(100)의 상부면(100a) 상에 배치될 수 있고, 반도체 칩(11)은 플립 칩 본딩 방식(flip chip bonding manner)으로 기판(100)의 상부면(100a) 상에 배치될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 반도체 칩(10~12)은 베어 다이(bare die) 또는 칩 패키지(chip package)의 형태일 수 있다.
예를 들어, 복수의 입력/출력 패드(input/output pad, I/O pad)(101)는 반도체 칩(10)의 능동면(active surface) 상에 배치될 수 있고, 본딩 와이어(bonding wire)(102)를 통해 기판(100)의 상부면(100a) 상의 대응하는 본딩 패드(bonding pad)(202)("골든 핑거(golden finger)"라고도 알려져 있음)에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 본딩 와이어(102)는 금 와이어 또는 구리 와이어 등일 수 있고, 각각의 본딩 패드(202)의 표면에는 일반적으로 니켈-금 층 또는 구리-금 층과 같은 솔더링 가능한 코팅이 제공된다. 예를 들어, 반도체 칩(12)은 본딩 와이어(122)를 통해 기판(100)의 상부면(100a)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 복수의 수동 구성요소(13)가 기판(100)의 상부면(100a) 상에 배치될 수 있다. 예를 들어, 수동 구성요소(13)는 커패시터 구성요소, 인덕터 구성요소, 저항기 구성요소 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 수동 구성요소(13)는 표면 실장 기술(surface-mount technology, SMT)을 사용하여 기판(100)의 상부면(100a) 상에 배치될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 수동 구성요소(13)는 반도체 칩(10~12) 사이에서 기판(100)의 상부면(100a) 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 예를 들어, 접지 링(211, 212)은 각각 반도체 칩(11, 12) 주위의 기판(100)의 상부면(100a) 상에 배치된다. 접지 링(211)은 반도체 칩(11)을 둘러싸고 접지 링(212)은 반도체 칩(12)을 둘러싼다. 본 발명의 일 실시예에 따르면, 접지 링(211, 212)은 연속적인 환형 패턴(annular pattern)을 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 접지 링(211, 212)은 연속적인 환형 패턴을 가질 수 있거나, 또는 접지 링(211 및 212)은 링 형상으로 배열된 패드 패턴(pad pattern)으로 구성될 수 있다.
예를 들어, 접지 링(211, 212)은 패터닝된 금속 층(patterned metal layer) 상에, 솔더링 가능한 도금 층(plating layer), 예를 들어, 니켈-금 층 또는 구리-금 층을 갖는 기판(100) 내에 패터닝된 금속 층으로 형성될 수 있다. 접지 링(211, 212)은 또한 비아를 통해 접지 층(도시되지 않음)에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 접지 링(211, 212)은 반도체 칩(11)과 반도체 칩(12) 사이에 부분적으로 중첩되거나 공유되는 부분, 예를 들어, 중첩 부분(213)을 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 접지 링(211, 212)은 서로 독립적인 환형 패턴일 수 있다.
본 발명의 일 실시예에 따르면, 복수의 금속 포스트(311)는 접지 링(211) 상에 배치되고, 복수의 금속 포스트(312)는 접지 링(212) 상에 배치된다. 본 발명의 일 실시예에 따르면, 금속 포스트(311, 312)는 구리, 은, 금, 알루미늄, 니켈, 팔라듐, 이들의 임의의 조합이나 합금, 또는 임의의 적절한 도전성 재료를 포함할 수 있다. 예를 들어, 금속 포스트(311, 312)는 구리 포스트 또는 구리-니켈 합금 포스트일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 금속 포스트(311)는 하나 이상의 행(row)으로 배열되고, 금속 포스트(312)는 하나 이상의 행으로 배열되지만, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 반도체 칩(11)과 반도체 칩(12) 사이의 중첩 부분(213)에서, 금속 포스트(311)와 금속 포스트(312)는 더 우수한 전자기 간섭 차폐 효과를 달성하기 위해, 우측의 확대 측면도에 도시된 바와 같이 엇갈린 방식(staggered manner)으로 배열된다.
본 발명의 일 실시예에 따르면, 금속 포스트(311, 312)는 와이어 본딩에 의해 형성될 수 있으며, 도 1에 도시된 바와 같이, 각각의 금속 포스트(311, 312)의 일단은 접지 링(211, 212)에 고정되고, 타단은 공중에 떠 있다(자유 단). 금속 포스트(311, 312)는 울타리처럼 반도체 칩(11)과 반도체 칩(12)을 각각 둘러싸면서 똑바로 위를 향하도록 배향된다. 본 발명의 일 실시예에 따르면, 금속 포스트(311, 312)는 대략 동일한 높이(h)를 가지며, 여기서 높이(h)는 후속적으로 형성된 몰딩 컴파운드(그라인딩 후)의 타깃 두께보다 높다. 비록 도 1은 반도체 칩(11)과 반도체(12)을 각각 완전히 둘러싸는 금속 포스트(311, 312)를 도시하지만, 당업자라면 금속 포스트(311, 312)는 각각 반도체 칩(11 및 12)의 일부만을 둘러쌀 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 금속 포스트는 완전히 둘러싸이지 않고 반도체 칩(11, 12) 각각의 2개의 측면 또는 3개의 측면만을 따라 배치될 수 있다. 예를 들어, 다른 실시예에서, 금속 포스트(311, 312)는 반도체 칩(11)과 반도체 칩(12) 사이의 중첩 부분(213)에만 배치된다.
반도체 칩(11)과 반도체 칩(12) 사이의 중첩 부분(213)에 배치된 금속 포스트(311, 312)를 도시한 부분 평면도인 도 6 및 도 7을 참조한다. 도 6에 도시된 바와 같이, 금속 포스트(311)의 와이어 직경(d1)은 금속 포스트(312)의 와이어 직경(d2)과 같거나 다를 수 있다. 금속 포스트(311)들 사이의 피치(P1), 금속 포스트(312)들 사이의 피치(P2), 그리고 금속 포스트(311)와 금속 포스트(312) 사이의 피치(P3)는 서로 같거나 다를 수 있다. 금속 포스트들(311, 312) 사이의 횡방향 거리 S는 0보다 크거나 같을 수 있다. 본 발명의 일 실시예에 따르면, 예를 들어, 금속 포스트(311, 312) 사이의 횡방향 거리 S는 차폐될 전자기파의 파장의 약 10분의 1 내지 약 1%의 범위일 수 있으나, 이에 한정되는 것은 아니다. 금속 포스트(311, 312)의 횡방향 거리 S의 값은 특정 주파수 또는 주파수의 범위에 대해 EMI 차폐를 제공하도록 선택될 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 금속 포스트(311)의 와이어 직경(d1)은 금속 포스트(312)의 와이어 직경(d2)과 같을 수 있고, 예를 들어 15 마이크로미터 이상일 수 있으며, 금속 포스트(311)들 사이의 피치(P1)는 금속 포스트(311)와 금속 포스트(312) 사이의 피치(P3)와 같을 수 있고, 예를 들어 대략 30 미크론이다. 금속 포스트(311)의 와이어 직경(d1), 금속 포스트(312)의 와이어 직경(d2), 금속 포스트(311)들 사이의 피치(P1), 금속 포스트(312)들 사이의 피치(P2), 및 금속 포스트(311)와 금속 포스트(312) 사이의 피치(P3)를 포함한 위의 파라미터들은 다양한 설계 요건에 따라 조정될 수 있다는 것을 이해해야 한다.
본 발명의 일 실시예에 따르면, 금속 포스트(311, 312)의 스티칭(stitching) 그리고 반도체 칩(10)과 반도체 칩(12)의 와이어 본딩 단계는 동시에 수행될 수 있고 동일한 와이어 본더(wire bonder)에서 완료될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 금속 포스트(311, 312)의 와이어 직경은 반도체 칩(11)과 반도체 칩(12) 상의 본딩 와이어(102) 및 본딩 와이어(122)의 와이어 직경과 동일하거나 상이할 수 있다. 예를 들어, 금속 포스트(311, 312)의 와이어 직경은 반도체 칩(11)과 반도체 칩(12) 상의 본딩 와이어(102) 및 본딩 와이어(122)의 와이어 직경보다 클 수 있다. 또한, 반도체 칩(11)과 반도체 칩(12) 상의 본딩 와이어(102) 및 본딩 와이어(122)의 재료와 동일하거나 상이할 수 있다.
도 2에 도시된 바와 같이, 금속 포스트(311, 312)의 형성이 완료된 후, 접착제 분무(glue spraying ) 또는 분배 공정(dispensing process)이 후속하여 수행되며, 접착제(401)는 노즐(40)에 의해 접지 링(211 및 212)을 따라 금속 포스트(311, 312) 상에 분무 또는 분배된다. 접착제(401)는 금속 포스트(311, 312)의 표면에 부착되고 금속 포스트(311)와 금속 포스트(312) 사이의 갭에 채워진다. 본 발명의 일 실시예에 따르면, 접착제(401)는 열경화성 수지, 열가소성 수지, 자외선(UV) 경화 수지 등일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 접착제(401)는 은 또는 알루미늄 접착제와 같은 전도성 페이스트일 수 있다. 본 발명의 일 실시예에 따르면, 접착제(401)는 구리, 은, 금, 알루미늄, 니켈, 팔라듐, 이들의 임의의 조합이나 합금, 그래핀(graphene), 또는 임의의 적절한 도전성 재료와 같은, 전도성 입자를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 접착제(401)는 석영 입자, 다이아몬드 입자 등과 같은 충전제(filler)를 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 접착제(401)는 용매 또는 첨가제(additive)(예: 가교제(crosslinking agent), 촉매 또는 개질제(modifier)) 등을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 접착제(401)는 자성 또는 자화성 충전제(402)를 더 포함할 수 있다. 예를 들어, 자성 또는 자화성 충전제(402)는 분말 또는 미소 구(micro-sphere)의 형태일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 자성 또는 자화성 충전제(402)는 수지와 혼합되거나 수지로 코팅된 희토류 자성 분말(rare-earth magnetic powder )을 포함할 수 있다. 예를 들어, 자성 또는 자화성 충전제(402)는 결합된 네오디뮴 철 붕소(NdFeB) 자석을 포함할 수 있다. 결합된 NdFeB 자석의 표면은 산화 및 부식을 방지하기 위해 에폭시 수지로 코팅될 수 있다. 결합된 NdFeB 자석은 설계 요건에 따라 원주, 내경 또는 상하와 같은 다극 자화(multi-pole magnetization)로 제조될 수 있다. 제품이 고온 환경을 견뎌야 하는 경우, 예를 들어 AlNiCo 자석이 채용될 수 있다.
도 12는 각각의 단(tier)으로 배열된 금속 포스트(310a, 310b) 상에 접착제 네트워크를 형성하는 데 국소화 액적이 사용될 수 있음을 도시한다. 도 12에 도시된 바와 같이, 수직 국소화 액적(401d) 및 수평 국소화 액적(401c)은 금속 포스트(310a, 310b) 상에 역 U자형 접착제 패턴을 형성한다. 역 U자형 접작체 패턴은 금속 포스트(310a)와 금속 포스트(310b) 사이에 몰드 흐름 채널(mold-flow channel)(403g)을 생성한다. 접착제(401)의 유동성은 분배하는 동안에 온도를 제어함으로써 조절될 수 있다.
이어서, 가열 또는 UV 조사와 같은 경화 공정(curing process)이 금속 포스트(311, 312)의 표면에 부착된 접착제(401)가 경화 또는 반경화되도록 수행될 수 있다. 접착제(401)는 금속 포스트(311, 312)를 강화시켜서 금속 포스트(311, 312)가 제조 공정 동안 붕괴되지 않도록 할 뿐만 아니라, 전자기 간섭의 차폐 효과 및 열 소산 성능(curing process)을 향상시킬 수 있다. 경화 공정이 완료된 후, 금속 포스트 강화 접착제 벽(411 및 412)이 기판(100)의 상부면(100a) 상에 형성된다. 금속 포스트 강화 접착제 벽(411)은 반도체 칩(11)을 둘러싸는 금속 포스트(311)와 경화되거나 반경화된 접착제(401)를 포함한다. 금속 포스트 강화 접착제 벽(412)은 반도체 칩(12)을 둘러싸는 금속 포스트(312) 및 경화되거나 반경화된 접착제(401)를 포함한다. 본 발명의 실시예에 따르면, 경화 온도는 접착제(401)에 혼합된 자성 또는 자화성 충전제(402)의 퀴리 점(Curie point)을 초과하지 않아서 자성 또는 자화성 충전제(402)가 영구 자성을 잃지 않도록 한다. 다른 실시예에 따르면, 자성 또는 자화성 충전제(402)를 자화하는 공정은 패키지 레벨 또는 포스트 SMT 시스템 레벨(post-SMT system level) 후에 수행될 수 있다.
본 발명의 일부 실시예에 따르면, 금속 포스트(311)의 와이어 직경(d1) 및 금속 포스트(312)의 와이어 직경(d2)이 더 크면, 예를 들어 25 마이크로미터 이상, 또는 35 마이크로미터 이상이면, 접착제 분무 공정은 생략될 수 있다. 또한, 일부 실시예에서, 도 1에 도시된 바와 같이, 칩 본딩, 와이어 본딩, 플립 칩 본딩 등을 포함하지만 이에 한정되지 않는, 기판의 상부면 상에 반도체 칩을 탑재하는 단계는, 도 2에 도시된 바와 같이 금속 포스트가 접지 링 상에 배치된 후에 수행될 수 있는 것으로 이해된다.
도 3에 도시된 바와 같이, 몰딩 공정이 그 후 기판(100)의 상부면(100a) 상에 몰딩 컴파운드(500)를 형성하기 위해 수행된다. 본 발명의 일 실시예에 따르면, 몰딩 컴파운드(500)은 열경화성 수지, 열가소성 수지, UV 경화 수지 등의 수지 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 몰딩 컴파운드(500)의 조성은 접착제(401)의 조성과 상이하다. 예를 들어, 접착제(401)의 조성은 전도성 입자를 함유할 수 있고, 몰딩 컴파운드(500)의 조성은 기본적으로 전도성 입자를 함유하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며, 일부 실시예에서 몰딩 컴파운드(500)의 조성은 접착제(401)의 조성과 동일하거나, 몰딩 컴파운드(500)와 접착제(401)의 열팽창 계수(thermal expansion coefficient, CTE), 응력, 또는 탄성률와 같은 물성은 상호 매칭될 수 있다.
본 발명의 일 실시예에 따르면, 몰딩 컴파운드(500)은 금속 포스트 강화 접착제 벽(411, 412)을 넘쳐 흘러 반도체 칩(10), 본딩 와이어(102, 122) 및 수동 구성요소(13)를 포함한, 금속 포스트 강화 접착제 벽(411 및 412) 이외의 영역을 덮는다. 본 발명의 일 실시예에 따르면, 몰딩 컴파운드(500)은 다양한 적절한 방법, 예를 들어 압축 몰딩(curing process)에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 몰딩 공정은 열 경화 공정과 같은 경화 공정을 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 경화 온도는 접착제(401)에 혼합된 자성 또는 자화성 충전제(402)의 퀴리 점을 초과하지 않아 자성 또는 자화성 충전제(402)가 영구 자성을 잃지 않도록 한다. 자성 또는 자화성 충전제(402)를 자화시키는 공정은 패키지 레벨 또는 포스트 SMT 시스템 레벨 후에 수행될 수 있다. 이 시점에서, 도 3에 도시된 바와 같이, 몰딩 컴파운드(500)는 열 경화된 후 제1 두께(t1)를 가질 수 있으며, 여기서 제1 두께(t1)는 금속 포스트(311, 312)의 높이(h) 및 금속 포스트 강화 접착제 벽(411 및 412)의 높이보다 크다.
도 4에 도시된 바와 같이, 몰딩 공정이 완료된 후, 몰딩 컴파운드(500)의 두께를 제1 두께(t1)에서 제2 두께(t2)로 감소시키기 위해 폴리싱(polishing) 또는 그라인딩(grinding) 공정이 수행되어, 금속 포스트 강화 접착제 벽(411, 412)의 상부면이 노출되도록, 그리고 금속 포스트(311, 312)의 상단 면(upper end face)도 노출되도록 할 수 있다. 이 시점에서, 몰딩 컴파운드(500)의 상면(upper face)은 금속 포스트 강화 접착제 벽(411, 412)의 상부면과 거의 동일 평면이다.
마지막으로, 도 5에 도시된 바와 같이, 몰딩 컴파운드(500) 상의 미리 결정된 영역 상에 전도층(520)이 형성된다. 본 발명의 일 실시예에 따르면, 전도층(520)은 반도체 칩(11, 12) 및 금속 포스트 강화 접착제 벽(411, 412) 바로 위에 위치할 수 있다. 전도층(520)은 구리, 은 또는 다른 전도성 금속을 포함할 수 있는 전도성 잉크와 같은 전도성 코팅을 포함할 수 있다. 다른 실시예에서, 전도층(520)은 구리, 알루미늄 또는 다른 적절한 금속 층을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 전도층(520)은 자성 또는 자화성 충전제(522)를 포함할 수 있다. 예를 들어, 자성 또는 자화성 충전제(522)는 분말 또는 미소 구의 형태일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 자성 또는 자화성 충전제(522)는 수지와 혼합되거나 수지로 코팅된 희토류 자성 분말을 포함할 수 있다. 예를 들어, 자성 또는 자화성 충전제(522)는 결합된 NdFeB 자석을 포함할 수 있다. 결합된 NdFeB 자석의 표면은 산화 및 부식을 방지하기 위해 에폭시 수지로 코팅될 수 있다. 전도층(520)은 금속 포스트(311, 312)의 노출된 상단 면과 직접 접촉하고 금속 포스트(311, 312)를 통해 접지된 구성(grounded configuration)을 형성한다.
도 5의 전도층(520)의 커버리지 및 패턴은 단지 예시일 뿐이고, 본 발명은 이에 한정되지 않는다는 것을 이해해야 한다. 일부 실시예에서, 상면 및 측면을 포함한, 몰딩 컴파운드(500)의 전체 표면은 전도층(520)에 의해 덮일 수 있다. 일부 실시예에서, 전도층(520)은 반도체 칩(11) 또는 반도체 칩(12)만을 덮을 수 있다. 이 시점에서, 전도층(520)은 제1 금속 포스트 강화 접착제 벽 411 또는 412, 그리고 몰딩 컴파운드(500)의 상면의 일부와 접촉한다.
접착제(401) 및 전도층(520)에 자성 또는 자화성 충전제(402, 522)를 제공함으로써, 차폐된 반도체 칩 주위에 자기장이 생성되어 능동 전자기 적합성(EMC) 차폐물을 형성할 수 있다. 또한, 접착제(401) 및 전도층(520)은 자화 공정(magnetizing process)을 거칠 수 있다. 상이한 자화 방향은 상이한 자기장 라인 패턴을 만들 수 있다. 특정 자화 방향을 선택함으로써, EMI 차폐 효과는 도 13에 도시된 바와 같이, 특정 방향에 대해 강화될 수 있다. 자성 또는 자화성 충전제(402)를 자화시키는 공정은 패키지 레벨 또는 포스트 SMT 시스템 레벨 후에 수행될 수 있다.
다른 실시예에 따르면, 금속 포스트 강화 접착제 벽(411, 412)은 반도체 칩(10~12)이 기판(100) 상에 장착되기 전에 형성될 수 있다. 금속 포스트 강화 접착제 벽(411, 412)이 그 위에 있는 기판(100)은 나중의 조립을 위해 저장고에 저장될 수 있다.
구조적으로, 도 4 및 도 5에 도시된 바와 같이, 본 발명의 일 실시예는 패키지 내 구획 차폐물을 갖는 반도체 패키지(1)를 개시하며, 이 반도체 패키지(1)는 기판(100)의 상부면에 배치된 하나 이상의 고주파 칩, 예를 들어, 반도체 칩(11) 및 반도체 칩(12)과 같은, 고주파 신호 간섭에 민감한 회로 구성요소를 갖는 기판(100)을 포함한다. 접지 링(211)은 반도체 칩(11)과 같은 고주파 칩을 기판(100)의 상부면(100a) 상에서 둘러싸고 있다. 고주파 칩을 둘러싸는 접지 링(211) 상에 금속 포스트 강화 접착제 벽(411)이 배치된다. 접지 링(212)은 기판(100)의 상부면(100a) 상의 회로 구성요소를 둘러싼다. 금속 포스트 강화 접착제 벽(412)은 회로 구성요소를 둘러싸는 접지 링(212) 상에 배치된다. 몰딩 컴파운드(500)는 적어도 고주파 칩 및 회로 구성요소를 덮는다. 몰딩 컴파운드(500) 상에 전도층(520)이 배치되고 금속 포스트 강화 접착제 벽(411) 및/또는 금속 포스트 강화 접착제 벽(412)과 접촉한다.
본 발명의 일 실시예에 따르면, 금속 포스트 강화 접착제 벽(411)은 복수의 금속 포스트(311)를 포함하고, 복수의 금속 포스트(311) 각각의 일단은 접지 링(211)에 고정되고, 타단은 공중에 떠 있으며, 복수의 금속 포스트(311)는 고주파 칩(예를 들어, 반도체 칩(11))을 둘러싸고 있다.
본 발명의 일 실시예에 따르면, 금속 포스트 강화 접착제 벽(412)은 복수의 금속 포스트(312)를 포함하고, 복수의 금속 포스트(312) 각각의 일단은 접지 링(212)에 고정되고 타단은 공중에 떠 있으며, 복수의 금속 포스트(312)는 회로 구성요소(예: 반도체 칩(12))를 둘러싸고 있다.
본 발명의 일 실시예에 따르면, 금속 포스트 강화 접착제 벽(411) 또는 금속 포스트 강화 접착제 벽(412)은 금속 포스트(311) 또는 금속 포스트(312)의 표면에 부착된 접착제(401)를 더 포함한다. 본 발명의 일 실시예에 따르면, 몰딩 컴파운드(500)의 조성은 접착제(401)의 조성과 다르다.
본 발명의 다른 실시예에 따른 패키지 내 구획 차폐물을 갖는 반도체 패키지를 제조하는 방법을 도시하는 개략도인 도 8 및 도 9를 참조하기 바라며, 같은 숫자는 같은 층, 구성요소 또는 재료를 나타낸다. 도 8에 도시된 바와 같이, 마찬가지로, 반도체 패키지(2)는 기판(100)의 상부면(100a) 상에서 서로 인접한 복수의 반도체 칩(10~12)을 구비할 수 있다. 예를 들어, 반도체 칩(10)은 전력 관리 칩(power management chip, PMIC)일 수 있고, 반도체 칩(11)은 무선 주파수 칩(radio frequency chip, RFIC)일 수 있고, 반도체 칩(12)은 전력 증폭기 칩(power amplifier chip, PAIC)일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 반도체 칩(11)과 같은 하나 이상의 고주파 칩, 및 반도체 칩(12)과 같은 고주파 신호 간섭에 민감한 회로 구성요소 또는 칩이 기판(100)의 상부면(100a) 상에 배치된다.
본 발명의 일 실시예에 따르면, 예를 들어, 반도체 칩(10, 12)은 와이어 본딩 방식으로 기판(100)의 상부면(100a) 상에 배치될 수 있고, 반도체 칩(11)은 플립 칩 본딩 방식으로 기판(100)의 상부면(100a)에 배치될 수 있으나, 이에 한정되지는 않는다. 본 발명의 일 실시예에 따르면, 반도체 칩(10~12)은 베어 칩 또는 칩 패키지의 형태일 수 있다.
본 발명의 일 실시예에 따르면, 기판(100)의 상부면(100a) 상에 복수의 수동 구성요소(13)가 배치될 수 있다. 예를 들어, 수동 구성요소(13)는 커패시터 구성요소, 인덕터 구성요소, 저항기 구성요소 등일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 수동 구성요소(13)는 표면 실장 기술(SMT)을 사용하여 기판(100)의 상부면(100a) 상에 배치될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 수동 구성요소(13)는 반도체 칩(10~12) 사이에서 기판(100)의 상부면(100a) 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 예를 들어, 접지 링(210, 211, 212)은 각각 반도체 칩(10~12) 주위의 기판(100)의 상부면(100a) 상에 배치되며, 접지 링(210)은 반도체 칩(10)을 둘러싸고, 접지 링(211)은 반도체 칩(11)을 둘러싸고, 접지 링(212)은 반도체 칩(12)을 둘러싼다. 본 발명의 일 실시예에 따르면, 접지 링(210~212)은 연속적인 환형 패턴을 가질 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에서, 접지 링(210~212)은 연속적인 환형 패턴을 가질 수 있거나, 또는 링 형상으로 배열된 패드 패턴으로 구성될 수 있다.
본 발명의 일 실시예에 따르면, 접지 링(210) 상에 복수의 금속 포스트(310)가 배치되고, 접지 링(211) 상에 복수의 금속 포스트(311)가 배치되고, 접지 링(212) 상에 복수의 금속 포스트(312)가 배치된다. 본 발명의 일 실시예에 따르면, 금속 포스트(310~312)는 구리, 은, 금, 알루미늄, 니켈, 팔라듐, 이들의 임의의 조합이나 합금, 또는 임의의 적절한 도전성 재료를 포함할 수 있다. 예를 들어, 금속 포스트(310~312)는 구리 포스트 또는 구리-니켈 합금 포스트일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 금속 포스트(310~312)는 하나 이상의 행으로 배열될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따르면, 금속 포스트(310~312)는 와이어 본딩에 의해 형성될 수 있으며, 도 1에 도시된 바와 같이, 금속 포스트(310~312) 각각의 일단은 접지 링(210~212)에 각각 고정되고 다단은 공중에 떠 있다. 금속 포스트(310~312)는 똑바로 위를 향하도록 배향되고, 울타리처럼 반도체 칩(10~12)을 둘러싼다. 도 8은 금속 포스트(310~312)가 각각, 반도체(10~12)를 완전히 둘러싸는 것을 예시한다.
이어서, 접착제 분무 공정이 수행되며, 접착제(401)는 노즐(40)에 의해 접지 링(210~212)을 따라 금속 포스트(310~312) 상에 분무되며, 접착제(401)는 금속 포스트(310~312)의 표면에 부착되고 금속 포스트들 사이의 갭은 접착제(401)로 채워진다. 본 발명의 일 실시예에 따르면, 접착제(401)는 열경화성 수지, 열가소성 수지, UV 경화 수지 등일 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 접착제(401)는 은 또는 알루미늄 접착제와 같은 전도성 페이스트일 수 있다. 본 발명의 일 실시예에 따르면, 접착제(401)는 구리, 은, 금, 알루미늄, 니켈, 팔라듐, 이들의 임의의 조합이나 합금, 그래핀, 또는 임의의 적절한 도전성 재료와 같은, 전도성 입자를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 접착제(401)는 석영 입자, 다이아몬드 입자 등과 같은 충전제를 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 접착제(401)는 용매 또는 첨가제(예: 가교제, 촉매 또는 개질제) 등을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 접착제(401)는 자성 또는 자화성 충전제(402)를 더 포함할 수 있다. 예를 들어, 자성 또는 자화성 충전제(402)는 분말 또는 미소 구의 형태일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 자성 또는 자화성 충전제(402)는 수지와 혼합되거나 수지로 코팅된 희토류 자성 분말을 포함할 수 있다. 예를 들어, 자성 또는 자화성 충전제(402)는 결합된 NdFeB 자석을 포함할 수 있다. 결합된 NdFeB 자석의 표면은 산화 및 부식을 방지하기 위해 에폭시 수지로 코팅될 수 있다. 결합된 NdFeB 자석은 설계 요건에 따라 원주, 내경 또는 상하와 같은, 다극 자화로 제조될 수 있다. 제품이 고온 환경을 견뎌야 하면, 예를 들어 AlNiCo 자석이 채용될 수 있다.
이어서, 가열 또는 UV 조사와 같은 경화 공정이 금속 포스트(310~312)의 표면에 부착된 접착제(401)가 경화 또는 반경화되도록 수행될 수 있다. 접착제(401)는 금속 포스트(310~312)를 강화시켜서 금속 포스트(310~312)가 제조 공정 동안 붕괴되지 않도록 할 뿐만 아니라, 전자기 간섭의 차폐 효과 및 열 소산 성능을 향상시킬 수 있다. 경화 공정이 완료된 후, 금속 포스트 강화 접착제 벽(410~412)이 기판(100)의 상부면(100a) 상에 형성된다. 금속 포스트 강화 접착제 벽(410)은 반도체 칩(10)을 둘러싸는 금속 포스트(310) 및 경화되거나 반경화된 접착제(401)를 포함하고, 금속 포스트 강화 접착제 벽(411)은 반도체 칩(11)을 둘러싸는 금속 포스트(311) 및 경화되거나 반경화된 접착제(401)를 포함하고, 금속 포스트 강화 접착제 벽(412)은 반도체 칩(12)을 둘러싸는 금속 포스트(312) 및 경화되거나 반경화된 접착제(401)를 포함한다.
본 발명의 다른 실시예에 따르면, 금속 포스트(310~312)의 와이어 직경이 비교적 크면, 예를 들어 25 마이크로미터 이상, 또는 35 마이크로미터 이상이면, 접착제 분무 공정은 생략될 수 있다. 대안적으로, 접착제(401)는 금속 포스트(310~312)의 일부에만 분무된다.
도 9에 도시된 바와 같이, 기판(100)의 상부면(100a) 상에, 금속 포스트 강화 접착제 벽(410~412) 내에 각각 몰딩 컴파운드(501~503)을 형성하기 위해 몰딩 공정이 수행된다. 본 발명의 실시예에 따르면, 몰딩 컴파운드(501~503)는 열경화성 수지, 열가소성 수지, UV 경화 수지 등과 같은 수지 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 몰딩 컴파운드(501~503)의 조성은 접착제(401)의 조성과 다르다. 예를 들어, 접착제(401)의 조성은 전도성 입자를 함유할 수 있고, 몰딩 컴파운드(501~503)의 조성을 본적으로 전도성 재료를 포함하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서 몰딩 컴파운드(501~503)의 조성은 접착제(401)의 조성과 동일할 수 있거나, 몰딩 컴파운드(501~503)와 접착제(401)의 열팽창 계수, 응력 또는 탄성률과 같은 물성은 상호 매칭될 수 있다.
접착제(401)는 자화 공정을 거칠 수 있다. 상이한 자화 방향은 상이한 자기장 라인 패턴을 만들 수 있다. 자성 또는 자화성 충전제(402)를 자화시키는 공정은 패키지 레벨 또는 포스트 SMT 시스템 레벨 후에 수행될 수 있다. 자화 방향을 선택하여(자기장 방향을 선택할 수 있음) 보호될 방향을 강화할 수 있다. 자성 또는 자화성 충전제(402)에 의해 생성된 자기장은 단일 패키지 상에서 알파 입자, 베타 입자 및 EMI를 능동적으로 차폐할 수 있다.
본 발명의 일 실시예에 따르면, 몰딩 컴파운드(501~503)는 금속 포스트 강화 접착제 벽(410~412)을 넘쳐 흐르지 않으므로, 금속 포스트 강화 접착제 벽(410~412) 외부의 영역을 덮지 않는다. 다시 말해, 몰딩 컴파운드(501)는 반도체 칩(10) 및 본딩 와이어(102)를 덮고, 몰딩 컴파운드(502)는 반도체 칩(11)을 덮고, 몰딩 컴파운드(503)는 반도체 칩(12) 및 본딩 와이어(122)를 덮는다. 수동 구성요소(13)를 포함한, 금속 포스트 강화 접착제 벽(410~412) 외부의 영역은 몰딩 컴파운드(501~503)에 의해 캡슐화되지 않고, 노출될 수 있다. 본 발명의 일 실시예에 따르면, 몰딩 컴파운드(501~503)는 압축 몰딩 또는 분배 공정과 같은 다양한 적절한 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따르면, 몰딩 공정은 열 경화 공정과 같은 경화 공정을 더 포함할 수 있다. 중요한 구성요소의 일부만이 몰딩 컴파운드(501~503)에 의해 캡슐화되고 보호되므로, 기판(100)에 대한 몰딩 컴파운드(501~503)의 응력의 영향이 감소될 수 있어, 반도체 패키지(2)의 뒤틀림 문제(warpage problem)를 개선할 수 있다. 이어서, 도 4 및 도 5에 도시된 바와 같이 폴리싱 공정 및 전도층 코팅 공정이 수행될 수 있는데, 더 상세하게 설명하지 않을 것이다.
본 발명의 다른 실시예에 따르면, 본 개시는 단일 칩 패키지를 더 개시한다. 도 10 및 도 11에 도시된 바와 같이, 프로세서 등과 같은 단일 반도체 칩(10)은 기판(100)의 상부면(100a) 상에 제공된다. 볼 그리드 어레이(ball grid array, BGA) 솔더 볼과 같은 커넥터(108)는 기판(100)의 하부면(100b) 상에 제공된다. 반도체 칩(10)은, 예컨대 도 10에 도시된 본딩 와이어(102)와 같은, 와이어 본딩에 의해 기판(100)의 상부면(100a) 상에 배치될 수 있거나, 또는 도 11에 도시된 바와 같은 플립 칩 본딩에 의해 반도체 칩(10)은 상부면(100a) 상에 배치될 수 있다. 기판(100)의 상부면(100a)에는, 마찬가지로, 반도체 칩(10)을 둘러싸도록 접지 링(210)이 제공된다. 금속 포스트 강화 접착제 벽(410)은 반도체 칩(10)을 둘러싸도록 접지 링(210) 상에 배치된다. 포스트 강화 접착제 벽(410)은 복수의 금속 포스트(310)를 포함하고, 복수의 금속 포스트(310) 각각의 일단은 접지 링(210)에 고정되고, 타단은 공중에 떠 있으며, 복수의 금속 포스트(310)는 반도체 칩(10)을 둘러싸고 있다.
금속 포스트 강화 접착제 벽(410)은 금속 포스트(310)의 표면에 부착된 접착제(401)를 더 포함한다. 본 발명의 일 실시예에 따르면, 접착제(401)는 자성 또는 자화 가능한 충전제(402)를 더 포함할 수 있다. 자성 또는 자화성 충전제(402)는 분말 또는 미소 구의 형태일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 자성 또는 자화성 충전제(402)는 수지와 혼합되거나 수지로 코팅된 희토류 자성 분말을 포함할 수 있다. 예를 들어, 자성 또는 자화성 충전제(402)는 결합된 NdFeB 자석을 포함할 수 있다. 결합된 NdFeB 자석의 표면은 산화 및 부식을 방지하기 위해 에폭시 수지로 코팅될 수 있다. 결합된 NdFeB 자석은 설계 요건에 따라 원주, 내경 또는 상하와 같은 다극 자화로 제조될 수 있다. 제품이 고온 환경을 견뎌야 하면, 예를 들어 AlNiCo 자석이 채용될 수 있다.
몰딩 컴파운드(501)는 금속 포스트 강화 접착제 벽(410) 내에 배치된다. 본 발명의 일 실시예에 따르면, 몰딩 컴파운드(501)의 조성은 접착제(401)의 조성과 다르다. 접착제(401)는 구리, 은, 금, 알루미늄, 니켈, 팔라듐, 이들의 임의의 조합이나 합금, 또는 그래핀과 같은 전도성 입자를 포함할 수 있다. 몰딩 컴파운드(501)의 조성은 기본적으로 전도성 입자를 함유하지 않는다. 그러나 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 몰딩 컴파운드(501)의 조성은 접착제(401)의 조성과 동일할 수 있거나, 또는 몰딩 컴파운드(501)과 접착제(401)의 열 팽창 계수, 응력 또는 탄성률과 같은 물성은 상호 매칭될 수 있다. 몰딩 컴파운드(501)는 금속 포스트 강화 접착제 벽(410)을 넘쳐 흐르지 않으므로, 금속 포스트 강화 접착제 벽(410)의 외부 영역을 덮지 않는다. 몰딩 컴파운드(501)는 다양한 적절한 방법, 예를 들어 압축 몰딩 또는 분배 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 반도체 칩(10)만이 몰딩 컴파운드(501)에 의해 캡슐화되고 보호되므로, 기판(100)에 대한 몰딩 컴파운드(501)의 응력의 영향을 감소시킬 수 있어, 비틀림 문제를 개선할 수 있다. 이어서, 도 4 및 도 5에 도시된 바와 같이 폴리싱 공정 및 전도층 코팅 공정이 수행되는데, 더 상세하게 설명하지 않을 것이다.
종래기술과 비교하여, 본 발명은 적어도 다음의 장점이 있다: (1) 개시된 방법은 기존의 제조 공정과 호환 가능하고, 공정 단계가 단순화되어, 비용이 저렴하고; (2) 개시된 반도체 패키지 또는 모듈의 크기가 최소화될 수 있고; (3) 기판 상의 금속 포스트 강화 접착제 벽 또는 구획 차폐물 구조체의 배치는 높은 유연성을 가지고; (4) 개시된 방법은 높은 UPH(unit per hour) 대량 생산을 달성할 수 있으며; (5) 행(단)의 수 및 금속 포스트 직경 및/또는 간격 등을 조정함으로써, 본 개시는 전자기 방사가 차폐되어야 하는 다양한 주파수 범위에 유연하게 적용될 수 있다.
당업자는 본 발명의 교시를 유지하면서 기기 및 방법의 많은 수정 및 개조가 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 이상의 개시 내용은 첨부된 청구범위의 범위 및 경계에 의해서만 한정되는 것으로 해석되어야 한다.

Claims (21)

  1. 반도체 패키지로서,
    하나 이상의 고주파 칩, 및 고주파 신호 간섭에 민감한 회로 구성요소를 상부면 상에 포함하는 기판;
    상기 기판의 상부면 상의, 상기 고주파 칩을 둘러싸는 제1 접지 링(ground ring);
    상기 고주파 칩을 둘러싸는 상기 제1 접지 링 상에 배치된 제1 금속 포스트 강화 접착제 벽(metal-post reinforced glue wall);
    상기 기판의 상부면 상의, 상기 회로 구성요소를 둘러싸는 제2 접지 링;
    상기 회로 구성요소를 둘러싸는 상기 제2 접지 링 상에 배치된 제2 금속 포스트 강화 접착제 벽;
    적어도 상기 고주파 칩 및 상기 회로 구성요소를 덮는 몰딩 컴파운드(molding compound); 및
    상기 몰딩 컴파운드 상에 배치되고, 상기 제1 금속 포스트 강화 접착제 벽 및 상기 제2 금속 포스트 강화 접착제 벽 중 적어도 하나와 접촉하는 전도층(conductive layer)을 포함하고,
    상기 제1 금속 포스트 강화 접착제 벽, 상기 제2 금속 포스트 강화 접착제 벽, 및 상기 전도층은 능동 전자기 적합성(electro-magnetic compatibility, EMC) 차폐물을 형성하기 위해 자성 또는 자화성 충전제(magnetic or magnetizable filler)를 포함하고, 상기 제1 금속 포스트 강화 접착제 벽, 상기 제2 금속 포스트 강화 접착제 벽, 및 상기 전도층에 자화 공정을 수행하는 것에 의해 특정 자기장 라인 패턴이 상기 반도체 패키지의 주위에 형성되는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 금속 포스트 강화 접착제 벽은 복수의 제1 금속 포스트를 포함하고, 상기 복수의 제1 금속 포스트 각각의 일단은 상기 제1 접지 링에 고정되고, 타단은 공중에 떠 있으며(suspended), 상기 복수의 제1 금속 포스트는 상기 고주파 칩을 둘러싸는, 반도체 패키지.
  3. 제2항에 있어서,
    상기 제2 금속 포스트 강화 접착제 벽은 복수의 제2 금속 포스트를 포함하고, 상기 복수의 제2 금속 포스트 각각의 일단은 상기 제2 접지 링에 고정되고, 타단은 공중에 떠 있으며, 상기 복수의 제2 금속 포스트는 상기 회로 구성요소를 둘러싸는, 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 금속 포스트 강화 접착제 벽 또는 상기 제2 금속 포스트 강화 접착제 벽은 상기 제1 금속 포스트 또는 상기 제2 금속 포스트의 표면에 부착된 접착제를 더 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 접착제는 열경화성 수지, 또는 열가소성 수지, 또는 자외선(ultraviolet, UV) 경화 수지를 포함하는, 반도체 패키지.
  6. 제4항에 있어서,
    상기 접착제는 전도성 페이스트를 포함하는, 반도체 패키지.
  7. 제4항에 있어서,
    상기 접착제는 전도성 입자를 포함하는, 반도체 패키지.
  8. 제7항에 있어서,
    상기 전도성 입자는 구리, 또는 은, 또는 금, 또는 알루미늄, 또는 니켈, 또는 팔라듐, 또는 이들의 임의의 조합이나 합금, 또는 그래핀을 포함하는, 반도체 패키지.
  9. 제7항에 있어서,
    상기 몰딩 컴파운드의 조성은 상기 접착제의 조성과 다른, 반도체 패키지.
  10. 제3항에 있어서,
    상기 몰딩 컴파운드의 상부면은 상기 제1 금속 포스트 강화 접착제 벽의 상부면 및 상기 제2 금속 포스트 강화 접착제 벽의 상부면과 동일 평면에 있는, 반도체 패키지.
  11. 제1항에 있어서,
    상기 자성 또는 자화성 충전제는 결합된 네오디뮴 철 붕소(NdFeB) 자석을 포함하는, 반도체 패키지.
  12. 반도체 패키지로서,
    하나 이상의 반도체 칩이 상부면 상에 배치된 기판;
    상기 기판의 상부면 상의 상기 하나 이상의 반도체 칩을 둘러싸는 접지 링;
    상기 하나 이상의 반도체 칩을 둘러싸도록 상기 접지 링 상에 배치된 금속 포스트 강화 접착제 벽 - 상기 금속 포스트 강화 접착제 벽은 능동 전자기 적합성(EMC) 차폐물 형성하기 위해 자성 또는 자화성 충전제를 포함하고, 상기 금속 포스트 강화 접착제 벽에 자화 공정을 수행하는 것에 의해 특정 자기장 라인 패턴이 상기 반도체 패키지의 주위에 형성됨 -; 및
    상기 금속 포스트 강화 접착제 벽 내부에만 배치되고 상기 하나 이상의 반도체 칩을 덮는 몰딩 컴파운드
    를 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 금속 포스트 강화 접착제 벽은 복수의 금속 포스트를 포함하고, 상기 복수의 금속 포스트 각각의 일단은 상기 접지 링에 고정되고, 타단은 공중에 떠 있으며, 상기 복수의 금속 포스트는 상기 하나 이상의 반도체 칩을 둘러싸는, 반도체 패키지.
  14. 제12항에 있어서,
    상기 금속 포스트 강화 접착제 벽은 상기 금속 포스트의 표면에 부착된 접착제를 더 포함하는, 반도체 패키지.
  15. 제14항에 있어서,
    상기 접착제는 열경화성 수지, 또는 열가소성 수지, 또는 자외선(UV) 경화 수지를 포함하는, 반도체 패키지.
  16. 제14항에 있어서,
    상기 접착제는 전도성 페이스트를 포함하는, 반도체 패키지.
  17. 제16항에 있어서,
    상기 접착제는 전도성 입자를 포함하는, 반도체 패키지.
  18. 제17항에 있어서,
    상기 전도성 입자는 구리, 또는 은, 또는 금, 또는 알루미늄, 또는 니켈, 또는 팔라듐, 또는 이들의 임의의 조합이나 합금, 또는 그래핀을 포함하는, 반도체 패키지.
  19. 제14항에 있어서,
    상기 몰딩 컴파운드의 조성은 상기 접착제의 조성과 다른, 반도체 패키지.
  20. 제12항에 있어서,
    상기 몰딩 컴파운드의 상부면은 상기 금속 포스트 강화 접착제 벽의 상부면과 동일 평면에 있는, 반도체 패키지.
  21. 제12항에 있어서,
    상기 자성 또는 자화성 충전제는 결합된 네오디뮴 철 붕소(NdFeB) 자석을 포함하는, 반도체 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114568007A (zh) * 2020-11-27 2022-05-31 华为技术有限公司 一种电磁屏蔽装置及相关方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010056180A (ja) * 2008-08-26 2010-03-11 Sanyo Electric Co Ltd 回路モジュール
JP2017174947A (ja) * 2016-03-23 2017-09-28 Tdk株式会社 電子回路パッケージ
WO2018164158A1 (ja) * 2017-03-08 2018-09-13 株式会社村田製作所 高周波モジュール

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1594163A1 (en) * 2004-05-03 2005-11-09 Commissariat A L'energie Atomique A screened electrical device and a process for manufacturing the same
US8487034B2 (en) * 2008-01-18 2013-07-16 Tundra Composites, LLC Melt molding polymer composite and method of making and using the same
US10091918B2 (en) * 2012-12-11 2018-10-02 Qualcomm Incorporated Methods and apparatus for conformal shielding
KR20140081548A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
US9788466B2 (en) * 2013-04-16 2017-10-10 Skyworks Solutions, Inc. Apparatus and methods related to ground paths implemented with surface mount devices
US9826630B2 (en) * 2014-09-04 2017-11-21 Nxp Usa, Inc. Fan-out wafer level packages having preformed embedded ground plane connections and methods for the fabrication thereof
JP6837432B2 (ja) * 2015-05-11 2021-03-03 株式会社村田製作所 高周波モジュール
US9913385B2 (en) * 2015-07-28 2018-03-06 Bridge Semiconductor Corporation Methods of making stackable wiring board having electronic component in dielectric recess
US9786838B2 (en) * 2015-10-13 2017-10-10 Everspin Technologies, Inc. Packages for integrated circuits and methods of packaging integrated circuits
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
US9935075B2 (en) * 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
TWM547185U (zh) * 2017-04-10 2017-08-11 吳明哲 選擇性電磁遮蔽封裝體結構

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010056180A (ja) * 2008-08-26 2010-03-11 Sanyo Electric Co Ltd 回路モジュール
JP2017174947A (ja) * 2016-03-23 2017-09-28 Tdk株式会社 電子回路パッケージ
WO2018164158A1 (ja) * 2017-03-08 2018-09-13 株式会社村田製作所 高周波モジュール

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