KR102355658B1

KR102355658B1 - 적층 세라믹 전자부품

Info

Publication number: KR102355658B1
Application number: KR1020200048083A
Authority: KR
Inventors: 차경진; 조지홍; 권형순
Original assignee: 삼성전기주식회사
Priority date: 2018-08-16
Filing date: 2020-04-21
Publication date: 2022-01-26
Anticipated expiration: 2038-08-16
Also published as: KR20200044767A

Abstract

본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품은 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치된다.

Description

적층 세라믹 전자부품{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT}

본 발명은 적층 세라믹 전자부품에 관한 것이다.

적층 세라믹 전자부품 중 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.

이러한 적층형 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 커패시터의 소형화 및 고용량화에 대한 요구가 증가되고 있다.

적층형 커패시터의 소형화 및 고용량화를 위해서는 내부 전극 및 유전체층의 두께를 얇게 형성할 수 있는 기술이 필요하다.

일반적으로 내부 전극을 얇게 제작하기 위해서는, 기존보다 미립의 메탈 파우더를 사용해야 한다. 왜냐하면 얇게 인쇄된 내부전극의 두께방향으로 5~6개의 미립 메탈파우더가 존재하여야 수축 진행시 끊김 현상을 억제할 수 있기 때문이다.

그러나, 기존보다 미립의 메탈 파우더를 사용해야 할 경우 수축 개시 온도가 저온으로 이동하기 때문에 내부 전극과 세라믹층과의 수축거동의 차이가 커져 오히려 수축 과정에서 내부 전극 뭉침 현상 및 내부 전극 끊김 현상이 심해지는 문제점이 있었다.

본 발명의 목적 중 하나는 전극 끊김 현상과 전극의 뭉침 현상을 억제하여 신뢰성 높은 소형, 고용량 적층 세라믹 전자부품을 제공하기 위함이다.

본 발명의 일 실시예에 따르면, 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치되는 적층 세라믹 전자부품을 제공한다.

본 발명의 다른 일 실시예에 따르면, 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치되고, 상기 유전체층은 복수의 유전체 결정립(Grain)을 포함하며, 상기 유전체 결정립의 입계(Grain Boundary)에는 Sn이 포함되어 있고, 상기 복수의 유전체 결정립 중 일부는 코어(core)-쉘(shell) 구조를 가지며, 상기 쉘(shell)에는 Sn이 포함되어 있는 적층 세라믹 전자부품을 제공한다.

본 발명에 따르면 내부 전극이 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치되기 때문에 내부 전극 뭉침 현상 및 내부 전극 끊김 현상을 억제할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I`선을 따른 단면을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 제조하기 위한 세라믹 그린시트를 나타낸 도면이다.
도 4는 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다.
도 6은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 유전체층을 개략적으로 나타낸 모식도이다.
도 7은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.

적층 세라믹 전자부품

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.

도 2는 도 1의 I-I`선을 따른 단면을 나타낸 도면이다.

도 3은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 제조하기 위한 세라믹 그린시트를 나타낸 도면이다.

도 4는 도 2의 A 부분을 확대하여 나타낸 도면이다.

도 5는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다.

이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 측면에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.

본 발명의 일 실시예에 따른 적층 세라믹 전자부품(100)은 유전체층(111)과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극(131, 132);을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(121a)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b)이 배치된다.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

바디(110)의 상부 및 하부, 즉 두께 방향(Z 방향) 양 단부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.

커버층(112)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버층(112)의 두께는 20㎛ 이하일 수 있다.

유전체층(111)의 두께는 특별히 한정할 필요는 없다.

다만, 본 발명에 따르면 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 전극 끊김 및 뭉침의 증가를 억제할 수 있으므로, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께는 0.4㎛ 이하일 수 있다.

상기 유전체층(111)의 두께는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.

상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

상기 등간격인 30개의 지점은 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.

다음으로, 내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4면(3, 4)으로 각각 노출될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 형성할 수 있다.

도 4를 참조하면, 내부 전극(121, 122)은 복수의 Ni 결정립(121a, 122a)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)이 배치된다.

그러나, 기존보다 미립의 메탈 파우더를 사용해야 할 경우 수축 개시 온도가 저온으로 이동하기 때문에 내부 전극과 유전체층과의 수축거동의 차이가 커져 오히려 수축 과정에서 내부 전극 뭉침 현상 및 내부 전극 끊김 현상이 심해지는 문제점이 있었다.

본 발명에서는 Ni 결정립의 입계(Grain Boundary)에 Sn 및 Ni를 포함하는 복합층(121b, 122b)을 배치하여 내부 전극 뭉침 현상 및 내부 전극 끊김 현상을 억제함으로써, 두께가 얇으면서도 두께 편차가 적고 연결성이 우수한 내부 전극을 포함하는 적층 세라믹 전자부품을 제공할 수 있다.

Ni 결정립(121a, 122a)은 Ni 원자가 규칙적으로 배열해서 만들어진 다면체이다. Sn 및 Ni를 포함하는 복합층(121b, 122b)은 Ni 결정립(121a, 122a)을 둘러싸고 있다. Sn 및 Ni를 포함하는 복합층(121b, 122b)이 적어도 하나의 Ni 결정립(121a, 122a)을 거의 완전히 감싸고 있는 형태일 수 있다.

Sn 및 Ni를 포함하는 복합층(121b, 122b)은 Ni 결정립(121a, 122a)이 외부로 성장하는 것을 억제하며, 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)를 억제하여 내부 전극 끊김 현상 및 내부 전극 뭉침 현상을 개선하는 역할을 한다.

도 5는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층에 대한 Sn의 분포를 나타낸 사진이다.

도 5를 참조하면, 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 배치되어 있고, 제1 및 제2 내부 전극(121, 122)은 각각 Ni 결정립(121a, 122a)을 포함하고, Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)이 배치되어 있는 것을 확인할 수 있다.

내부 전극(121, 122)의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의할 때, Sn 및 Ni를 포함하는 복합층(121b, 122b)이 Ni 결정립(121a, 122a)이 외부로 성장하는 것을 억제하며, 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)를 억제함으로써 내부 전극(121)이 85%≤C를 만족할 수 있다.

Sn 및 Ni를 포함하는 복합층(121b, 122b)의 두께는 1~15nm일 수 있다.

Sn 및 Ni를 포함하는 복합층(121b, 122b)의 두께가 1nm 미만인 경우에는 Ni 결정립(121a, 122a)이 외부로 성장하는 것 및 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)를 충분히 억제할 수 없을 수 있으며, 15nm 초과인 경우에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)의 두께가 균일하지 못하여 Ni 결정립(121a, 122a)이 외부로 성장하는 것 및 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)을 억제하는 효과가 떨어질 수 있다.

Sn 및 Ni를 포함하는 복합층(121b, 122b)은 Sn의 몰비가 0.0001 이상일 수 있다.

한편, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다.

다만, 본 발명에 따르면 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 전극 끊김 및 뭉침의 증가를 억제할 수 있으므로, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께는 0.4 ㎛ 이하일 수 있다.

상기 제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.

상기 제1 및 제2 내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

한편, 내부 전극은 표면에 Sn을 포함하는 코팅층이 형성된 Ni 분말 또는 Sn을 합금형태로 포함하는 Ni 분말을 포함하는 내부 전극용 페이스트에 의해 형성되고, 상기 Ni 분말 대비 상기 Sn 함량은 1.5 wt% 이상일 수 있다.

표면에 Sn을 포함하는 코팅층이 형성된 Ni 분말 또는 Sn을 합금형태로 포함하는 Ni 분말을 이용함으로써, 분산성과 무관하게 소결을 지연시킬 수 있다.

또한, 상기 Ni 분말의 평균 입경은 100nm 이하일 수 있다. Ni 분말의 평균 입경이 100nm 초과인 경우에는 내부 전극의 두께가 두꺼워질 우려가 있다.

또한, 상기 내부 전극용 페이스트는 상기 도전성 분말 함량 대비 300 ppm 이하(0은 제외)의 S를 추가로 포함할 수 있다.

일반적으로 내부 전극을 형성을 위한 도전성 페이스트에는 수축 지연제인 황(S)을 포함할 수 있으나, 그 함량이 300 ppm 초과인 경우에는 소성 후 Sn 및 Ni를 포함하는 복합층이 불균일하게 형성될 우려가 있다.

외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.

한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.

예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.

전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층(131a, 132a)은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다.

도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.

적층 세라믹 전자부품의 사이즈는 특별히 한정할 필요는 없다.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 적층 세라믹 전자부품에서 본 발명에 따른 전극 끊김 및 뭉침의 증가를 억제하는 효과가 보다 현저해질 수 있다. 따라서, 적층 세라믹 전자부품의 길이는 0.4 mm 이하이고, 두께는 0.2 mm 이하일 수 있다.

이하, 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품에 대해 상세히 설명한다. 다만, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품과 동일한 구성에 대해서는 중복되는 설명을 피하기 위하여 생략한다.

본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품은 유전체층(111`)과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극(131, 132);을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(121a)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b)이 배치되고, 상기 유전체층(111`)은 복수의 유전체 결정립(11, 11`)을 포함하며, 상기 유전체 결정립(11, 11`)의 입계(Grain Boundary)에는 Sn이 포함되어 있고, 상기 복수의 유전체 결정립 중 일부(11`)는 코어(core)(11a`)-쉘(shell)(11b`) 구조를 가지며, 상기 쉘(shell)(11b`)에는 Sn이 포함되어 있다.

도 6은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 유전체층을 개략적으로 나타낸 모식도이다.

도 7은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다.

도 6 및 도 7을 참조하면, 유전체층(111`)은 복수의 유전체 결정립(11, 11`)을 포함하며, 상기 유전체 결정립(11, 11`)의 입계(Grain Boundary)(11c)에는 Sn이 포함되어 있고, 상기 복수의 유전체 결정립 중 일부(11`)는 코어(core)(11a)-쉘(shell)(11b`) 구조를 가지며, 상기 쉘(shell)(11b`)에는 Sn이 포함되어 있다.

유전체 결정립(11, 11`)의 입계(11c) 및 쉘(11b`)에 Sn이 포함되어 있기 때문에, 첨가제 성분의 과도한 확산을 억제할 수 있으며, 유전체 결정립의 성장을 억제할 수 있고, 절연 저항 및 내전압 특성을 향상시킬 수 있다.

또한, 유전체 결정립(11, 11`)의 입계(11c) 및 쉘(11b`)에 Sn이 포함되어 있기 때문에, Sn 및 Ni를 포함하는 복합층(121b, 122b)의 Ni 결정립(121a, 122a)이 외부로 성장하는 것 및 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)을 억제하는 효과를 보다 향상시킬 수 있다. 따라서, 내부 전극 끊김 현상 및 내부 전극 뭉침 현상을 보다 개선시킬 수 있다.

도 7은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극(121, 122) 및 유전체층(111`)을 촬영한 사진이다.

도 7을 참조하면, 유전체층(111`)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 배치되어 있고, 제1 및 제2 내부 전극(121, 122)은 각각 Ni 결정립(121a, 122a)을 포함하고, Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)이 배치되어 있으며, 쉘(11b`)에 Sn이 포함되어 있는 것을 확인할 수 있다. 다만, 유전체 결정립(11, 11`)의 입계(11c)는 얇기 때문에 도 7에서 선명하게 관찰되지는 않았다.

유전체 결정립(11, 11`)의 입계(11c) 및 쉘(11b`)에 Sn이 포함되도록 하기 위한 방법은 특별히 제한할 필요는 없으며, 예를 들어, 유전체층(111`)을 형성하는 원료로서 표면에 Sn 코팅층이 형성된 유전체 파우더를 이용하거나, 첨가제로서 과량의 Sn을 포함시키거나, 내부 전극용 도전성 페이스트에 포함되는 Sn 함량을 높이는 방법 등을 이용할 수 있다.

한편, 복수의 유전체 결정립(11, 11`) 중 코어(core)(11a)-쉘(shell)(11b`) 구조를 가지는 유전체 결정립(11`)은 전체 유전체 결정립(11, 11`)의 20% 이상일 수 있으나, 이에 제한되는 것은 아니다.

상기 쉘(shell)은 Sn의 몰비가 0.0001 이상일 수 있다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 적층 세라믹 전자부품
110: 바디
111, 111`: 유전체층
11, 11`: 유전체 결정립
11a`: 코어(core)
11b`: 쉘(shell)
112: 커버층
121, 122: 내부 전극
121a, 122a: Ni 결정립
121b, 122b: Sn 및 Ni를 포함하는 복합층
131, 132: 외부 전극
131a: 전극층
132b: 도금층

Claims

유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며,
상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 내부 전극과 유전체층의 계면에는 Sn 및 Ni를 포함하는 복합층이 배치되며,
상기 Sn 및 Ni를 포함하는 복합층은 두께가 1~15nm이고 Sn의 몰비가 0.0001 이상인
적층 세라믹 전자부품.
제1항에 있어서,
상기 내부 전극의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
제2항에 있어서,
상기 내부 전극은,
내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 85%≤C를 만족하는
적층 세라믹 전자부품.
제3항에 있어서,
상기 적층 세라믹 전자부품은 길이가 0.4mm 이하이고, 두께가 0.2 mm 이하인
적층 세라믹 전자부품.
제4항에 있어서,
상기 유전체층의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
제5항에 있어서,
상기 바디는 유전체층과 내부 전극이 번갈아 배치되는 용량 형성부, 및 상기 용량 형성부의 상부 및 하부에 각각 배치되는 커버층을 포함하는
적층 세라믹 전자 부품.
제6항에 있어서,
상기 커버층의 두께는 20㎛ 이하인
적층 세라믹 전자 부품.
제1항에 있어서,
상기 복수의 Ni 결정립(Grain) 간의 계면에도 상기 Sn 및 Ni를 포함하는 복합층이 추가로 배치되는
적층 세라믹 전자부품.
제8항에 있어서,
상기 Sn 및 Ni를 포함하는 복합층은 적어도 하나의 상기 Ni 결정립을 완전히 감싸고 있는 형태인
적층 세라믹 전자부품.
유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며,
상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 내부 전극과 유전체층의 계면에는 Sn 및 Ni를 포함하는 복합층이 배치되며,
상기 Sn 및 Ni를 포함하는 복합층은 두께가 1~15nm이고 Sn의 몰비가 0.0001 이상이고,
상기 유전체층은 복수의 유전체 결정립(Grain)을 포함하며,
상기 유전체 결정립의 입계(Grain Boundary)에는 Sn이 포함되어 있고,
상기 복수의 유전체 결정립 중 일부는 코어(core)-쉘(shell) 구조를 가지며, 상기 쉘(shell)에는 Sn이 포함되어 있는
적층 세라믹 전자부품.
제10항에 있어서,
상기 내부 전극의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
제11항에 있어서,
상기 내부 전극은,
내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 85%≤C를 만족하는
적층 세라믹 전자부품.
제12항에 있어서,
상기 적층 세라믹 전자부품은 길이가 0.4mm 이하이고, 두께가 0.2 mm 이하인
적층 세라믹 전자부품.
제13항에 있어서,
상기 유전체층의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
제14항에 있어서,
상기 바디는 유전체층과 내부 전극이 번갈아 배치되는 용량 형성부, 및 상기 용량 형성부의 상부 및 하부에 각각 배치되는 커버층을 포함하는
적층 세라믹 전자 부품.
제15항에 있어서,
상기 커버층의 두께는 20㎛ 이하인
적층 세라믹 전자 부품.
제10항에 있어서,
상기 복수의 Ni 결정립(Grain) 간의 계면에도 상기 Sn 및 Ni를 포함하는 복합층이 추가로 배치되는
적층 세라믹 전자부품.
제17항에 있어서,
상기 Sn 및 Ni를 포함하는 복합층은 적어도 하나의 상기 Ni 결정립을 완전히 감싸고 있는 형태인
적층 세라믹 전자부품.
제10항에 있어서,
상기 복수의 유전체 결정립 중 코어(core)-쉘(shell) 구조를 가지는 유전체 결정립은 전체 유전체 결정립의 20% 이상인
적층 세라믹 전자부품.