[go: up one dir, main page]

KR102350586B1 - Method of forming fine patterns - Google Patents

Method of forming fine patterns Download PDF

Info

Publication number
KR102350586B1
KR102350586B1 KR1020150057539A KR20150057539A KR102350586B1 KR 102350586 B1 KR102350586 B1 KR 102350586B1 KR 1020150057539 A KR1020150057539 A KR 1020150057539A KR 20150057539 A KR20150057539 A KR 20150057539A KR 102350586 B1 KR102350586 B1 KR 102350586B1
Authority
KR
South Korea
Prior art keywords
layer
forming
domain
cylindrical guides
block copolymer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020150057539A
Other languages
Korean (ko)
Other versions
KR20160126487A (en
Inventor
박석한
김우진
심정섭
정기욱
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020150057539A priority Critical patent/KR102350586B1/en
Publication of KR20160126487A publication Critical patent/KR20160126487A/en
Application granted granted Critical
Publication of KR102350586B1 publication Critical patent/KR102350586B1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 기술적 사상에 의한 미세 패턴 형성 방법은, 피식각층 위에 규칙적으로 배열된 복수의 실린더형 가이드를 형성하는 단계, 복수의 실린더형 가이드 및 피식각층의 노출 표면 위에 라이너를 형성하는 단계, 복수의 실린더형 가이드 및 피식각층을 덮는 블록 공중합체층을 형성하는 단계, 블록 공중합체층을 상분리하여 규칙적인 배열을 이루는 복수의 제1 도메인 및 복수의 제1 도메인을 각각 포위하는 제2 도메인을 형성하는 단계, 복수의 제1 도메인을 제거하는 단계, 및 복수의 실린더형 가이드 및 제2 도메인을 식각 마스크로 이용하여 피식각층을 식각하여 피식각층에 복수의 홀을 형성하는 단계를 포함한다.The method for forming a fine pattern according to the technical concept of the present invention comprises the steps of forming a plurality of cylindrical guides regularly arranged on a layer to be etched, forming a liner on the exposed surfaces of the plurality of cylindrical guides and the layer to be etched, a plurality of forming a block copolymer layer covering the cylindrical guide and the layer to be etched; forming a plurality of first domains in a regular arrangement by phase-separating the block copolymer layer and a second domain surrounding the plurality of first domains, respectively; The method includes removing the plurality of first domains, and forming a plurality of holes in the etched layer by etching the etched layer using the plurality of cylindrical guides and the second domains as an etch mask.

Description

미세 패턴 형성 방법{Method of forming fine patterns}Method of forming fine patterns

본 발명의 기술적 사상은 미세 패턴 형성 방법에 관한 것으로, 특히 블록 공중합체를 이용하는 미세 패턴 형성 방법에 관한 것이다.The technical idea of the present invention relates to a method for forming a fine pattern, and more particularly, to a method for forming a fine pattern using a block copolymer.

반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 수 내지 수십 nm 수준의 보다 작은 나노 스케일의 CD(critical dimension)의 디자인 룰(design rule)이 적용되고, 이에 따라 나노 스케일의 개구 사이즈(opening size)를 가지며, CD 균일도를 향상시킬 수 있는 새로운 미세 패턴 형성 방법이 요구되고 있다.As the degree of integration of semiconductor devices increases, the area occupied by each unit cell in a planar manner decreases. In response to such a reduction in the unit cell area, a design rule of a smaller nanoscale critical dimension (CD) of several to tens of nm is applied, and accordingly, the nanoscale opening size is reduced. There is a need for a new fine pattern formation method capable of improving CD uniformity.

본 발명의 기술적 사상이 해결하고자 하는 과제는 포토리소그래피 공정에서의 해상 한계를 초월하는 고집적 반도체 소자 제조에 필요한 패턴을 형성하는 데 있어서, 미세 피치로 반복 형성되는 복수의 홀 패턴을 용이하게 형성할 수 있는 미세 패턴 형성 방법을 제공하는 것이다.The problem to be solved by the technical idea of the present invention is to easily form a plurality of hole patterns repeatedly formed at a fine pitch in forming a pattern required for manufacturing a high-integration semiconductor device that exceeds the resolution limit in a photolithography process. It is to provide a method for forming a fine pattern.

본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the technical spirit of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 기술적 사상에 의한 일 실시예에 따른 미세 패턴 형성 방법은, 피식각층 위에 규칙적으로 배열된 복수의 실린더형 가이드를 형성하는 단계; 상기 복수의 실린더형 가이드 및 상기 피식각층의 노출 표면 위에 라이너를 형성하는 단계; 상기 복수의 실린더형 가이드 및 상기 피식각층을 덮는 블록 공중합체층을 형성하는 단계; 상기 블록 공중합체층을 상분리하여 규칙적인 배열을 이루는 복수의 제1 도메인 및 상기 복수의 제1 도메인을 각각 포위하는 제2 도메인을 형성하는 단계; 상기 복수의 제1 도메인을 제거하는 단계; 및 상기 복수의 실린더형 가이드 및 상기 제2 도메인을 식각 마스크로 이용하여 상기 피식각층을 식각하여 상기 피식각층에 복수의 홀을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a fine pattern according to an embodiment according to the technical idea of the present invention includes: forming a plurality of cylindrical guides regularly arranged on a layer to be etched; forming a liner on the plurality of cylindrical guides and the exposed surfaces of the layer to be etched; forming a block copolymer layer covering the plurality of cylindrical guides and the layer to be etched; forming a plurality of first domains in a regular arrangement by phase-separating the block copolymer layer and a second domain surrounding the plurality of first domains, respectively; removing the plurality of first domains; and forming a plurality of holes in the etched layer by etching the etched layer using the plurality of cylindrical guides and the second domain as an etch mask.

예시적인 실시예들에서, 상기 블록 공중합체층의 가장 두꺼운 부분의 두께는 상기 복수의 실린더형 가이드 높이의 1배 내지 1.5배인 것을 특징으로 한다.In exemplary embodiments, the thickness of the thickest portion of the block copolymer layer is 1 to 1.5 times the height of the plurality of cylindrical guides.

예시적인 실시예들에서, 상기 복수의 실린더형 가이드의 외경 및 내경의 차이는 상기 복수의 제1 도메인의 직경보다 큰 것을 특징으로 한다.In exemplary embodiments, a difference between the outer diameter and the inner diameter of the plurality of cylindrical guides is greater than a diameter of the plurality of first domains.

예시적인 실시예들에서, 상기 라이너는, 상기 피식각층의 노출 표면 및 상기 복수의 실린더형 가이드의 상면에 형성된 제1 라이너; 및 상기 복수의 실린더형 가이드의 측벽에 형성된 제2 라이너를 포함하고, 상기 제1 라이너 및 제2 라이너의 화학적 성질이 서로 다른 것을 특징으로 한다.In example embodiments, the liner may include: a first liner formed on an exposed surface of the etched layer and an upper surface of the plurality of cylindrical guides; and a second liner formed on sidewalls of the plurality of cylindrical guides, wherein chemical properties of the first liner and the second liner are different from each other.

예시적인 실시예들에서, 상기 복수의 실린더형 가이드는 상기 블록 공중합체층의 벌크 주기 L0의 적어도 3배인 제1 피치를 가지는 헥사고날 어레이로 배열되도록 형성되고, 상기 블록 공중합체층의 벌크 주기 L0는 20 내지 40nm인 것을 특징으로 한다.In exemplary embodiments, the plurality of cylindrical guides are formed to be arranged in a hexagonal array having a first pitch that is at least three times the bulk period L 0 of the block copolymer layer, and the bulk period L 0 of the block copolymer layer is characterized in that it is 20 to 40 nm.

예시적인 실시예들에서, 상기 복수의 제1 도메인은 상기 복수의 실린더형 가이드의 중심부에 형성되는 도메인 A, 상기 복수의 실린더형 가이드의 위에 형성되는 도메인 B, 및 상기 복수의 실린더형 가이드들 사이에 형성되는 도메인 C를 포함하고, 상기 제1 피치보다 작은 제2 피치를 가지고 규칙적으로 배열되는 것을 특징으로 한다.In example embodiments, the plurality of first domains may include a domain A formed in a central portion of the plurality of cylindrical guides, a domain B formed above the plurality of cylindrical guides, and a space between the plurality of cylindrical guides. It includes a domain C formed in , and is characterized in that it is regularly arranged with a second pitch smaller than the first pitch.

예시적인 실시예들에서, 상기 도메인 B의 높이는 상기 도메인 A 또는 상기 도메인 C의 높이보다 작은 것을 특징으로 한다.In exemplary embodiments, the height of the domain B is smaller than the height of the domain A or the domain C.

예시적인 실시예들에서, 상기 복수의 홀은 제3 피치를 가지고, 상기 제3 피치는 상기 제2 피치보다 큰 것을 특징으로 한다.In example embodiments, the plurality of holes may have a third pitch, and the third pitch may be greater than the second pitch.

예시적인 실시예들에서, 상기 복수의 실린더형 가이드는 상기 블록 공중합체층의 벌크 주기 L0의 1.73배인 제1 피치를 가지는 헥사고날 어레이로 배열되도록 형성되고, 상기 블록 공중합체층의 벌크 주기 L0는 40 내지 60nm인 것을 특징으로 한다.In an exemplary embodiment, the plurality of the cylindrical guide is formed so as to be arranged as a hexagonal array with 1.73 times the first pitch of the bulk period L 0 of the block copolymer layer, the bulk period of the block copolymer layer L 0 is It is characterized in that 40 to 60 nm.

예시적인 실시예들에서, 상기 복수의 실린더형 가이드의 내경은 상기 블록 공중합체층의 벌크 주기 L0와 동일한 것을 특징으로 한다.In exemplary embodiments, the inner diameter of the plurality of cylindrical guides is the same as the bulk period L 0 of the block copolymer layer.

본 발명의 기술적 사상에 의한 미세 패턴 형성 방법에 의하면, 블록 공중합체층을 이용한 상분리 과정 및 상분리에 의해 얻어지는 자기조립층을 형성하는 과정에서 복수의 실린더형 가이드를 이용하여 벌크 주기가 상대적으로 짧은 블록 공중합체로도 상대적으로 큰 피치를 가지는 미세 패턴을 형성함으로써, 포토리소그래피 공정에서의 해상 한계를 초월하는 고집적 반도체 소자 제조에 필요한 패턴을 형성하는 데 있어서, 미세 피치로 반복 형성되는 복수의 홀 패턴을 용이하게 형성할 수 있다.According to the method of forming a fine pattern according to the technical idea of the present invention, block copolymerization having a relatively short bulk cycle using a plurality of cylindrical guides in the phase separation process using the block copolymer layer and the process of forming the self-assembled layer obtained by phase separation By forming a fine pattern having a relatively large pitch even with a sieve, a plurality of hole patterns repeatedly formed at a fine pitch can be easily formed in forming a pattern required for manufacturing a highly integrated semiconductor device that exceeds the resolution limit in the photolithography process. can be formed

도 1a 및 도 1b 내지 도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 실시예에 따른 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 1a, 도 2a, ..., 및 도 12a는 미세 패턴 형성 방법을 설명하기 위한 주요 부분들을 도시한 평면도이고, 도 1b, 도 2b, ..., 및 도 12b는 각각 도 1a, 도 2a, ..., 및 도 12a의 A-A' 선 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예에 따른 미세 패턴 형성 방법에 따라 형성되는 제1 도메인 및 제2 도메인을 보다 상세히 설명하기 위한 평면도이다.
도 14는 본 발명의 기술적 사상에 의한 실시예에 따른 미세 패턴 형성 방법에 따라 형성되는 자기조립층에 포함된 폴리머들의 자기조립 구조를 개략적으로 도시한 도면이다.
도 15는 본 발명의 기술적 사상에 의한 미세 패턴 형성 방법으로 제조된 집적회로 소자를 포함하는 시스템이다.
도 16은 본 발명의 기술적 사상에 의한 미세 패턴 형성 방법으로 제조된 집적회로 소자를 포함하는 메모리 카드이다.
1A and 1B to 12A and 12B are views illustrating a process sequence in order to explain a method of forming a fine pattern according to an embodiment according to the technical idea of the present invention, and FIGS. 1A, 2A, ..., and FIG. 12A is a plan view illustrating main parts for explaining a method of forming a fine pattern, and FIGS. 1B, 2B, ..., and 12B are AA of FIGS. 1A, 2A, ..., and 12A, respectively. ' It is a cross-section of a line.
13 is a plan view for explaining in more detail a first domain and a second domain formed according to a method of forming a fine pattern according to an embodiment of the inventive concept;
14 is a diagram schematically illustrating a self-assembly structure of polymers included in a self-assembly layer formed according to a method for forming a fine pattern according to an embodiment of the technical idea of the present invention.
15 is a system including an integrated circuit device manufactured by the method for forming a fine pattern according to the technical concept of the present invention.
16 is a memory card including an integrated circuit device manufactured by the method for forming a fine pattern according to the technical concept of the present invention.

이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and duplicate descriptions thereof are omitted.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to more completely explain the present invention to those of ordinary skill in the art, and the following embodiments may be modified in various other forms, and the scope of the present invention It is not limited to the following examples. Rather, these examples are provided so that this disclosure will be more thorough and complete, and will fully convey the spirit of the invention to those skilled in the art.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Although the terms first, second, etc. are used herein to describe various members, regions, layers, regions, and/or components, these members, parts, regions, layers, regions, and/or components refer to these terms. It is self-evident that it should not be limited by These terms do not imply a specific order, upper and lower, or superiority, and are used only to distinguish one member, region, region, or component from another member, region, region, or component. Accordingly, a first member, region, region, or component described below may refer to a second member, region, region, or component without departing from the teachings of the present invention. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the inventive concept belongs, including technical and scientific terms. In addition, commonly used terms as defined in the dictionary should be construed as having a meaning consistent with their meaning in the context of the relevant technology, and unless explicitly defined herein, in an overly formal sense. It will be understood that they shall not be construed.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.In cases where certain embodiments may be implemented otherwise, a specific process sequence may be performed different from the described sequence. For example, two processes described in succession may be performed substantially simultaneously, or may be performed in an order opposite to the described order.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.In the accompanying drawings, variations of the illustrated shapes can be expected, for example depending on manufacturing technology and/or tolerances. Accordingly, the embodiments of the present invention should not be construed as limited to the specific shape of the region shown in the present specification, but should include, for example, changes in shape resulting from the manufacturing process. As used herein, all terms “and/or” include each and every combination of one or more of the recited elements.

도 1a 및 도 1b 내지 도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 실시예에 따른 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 1a, 도 2a, ..., 및 도 12a는 미세 패턴 형성 방법을 설명하기 위한 주요 부분들을 도시한 평면도이고, 도 1b, 도 2b, ..., 및 도 12b는 각각 도 1a, 도 2a, ..., 및 도 12a의 A-A' 선 단면도이다.1A and 1B to 12A and 12B are views illustrating a process sequence in order to explain a method of forming a fine pattern according to an embodiment according to the technical idea of the present invention, and FIGS. 1A, 2A, ..., and FIG. 12A is a plan view illustrating main parts for explaining a method of forming a fine pattern, and FIGS. 1B, 2B, ..., and 12B are AA of FIGS. 1A, 2A, ..., and 12A, respectively. ' It is a cross-section of a line.

도면에는 설명의 편의성을 위하여 전체 미세 패턴 중 일부분만을 도시하였으나 이에 한정되는 것은 아니다.In the drawings, only a part of the entire micro-pattern is shown for convenience of explanation, but the present invention is not limited thereto.

도 1a 및 도 1b를 참조하면, 기판(102) 상에 피식각층(104)을 형성하고, 상기 피식각층(104) 상에 제1 마스크층(106) 및 제2 마스크층(108)을 차례로 형성한다.1A and 1B , an etched layer 104 is formed on a substrate 102 , and a first mask layer 106 and a second mask layer 108 are sequentially formed on the etched layer 104 . do.

상기 기판(102)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(102)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(102)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또 다른 일부 실시예들에서, 상기 기판(102)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(102)은 STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.The substrate 102 may be formed of a semiconductor substrate. In some embodiments, the substrate 102 may be made of a semiconductor such as Si or Ge. In some other embodiments, the substrate 102 may include a compound semiconductor such as SiGe, SiC, GaAs, InAs, or InP. In some other embodiments, the substrate 102 may have a silicon on insulator (SOI) structure. The substrate 102 may include a conductive region, for example, a well doped with an impurity or a structure doped with an impurity. In addition, the substrate 102 may have various device isolation structures such as a shallow trench isolation (STI) structure.

상기 피식각층(104)은 절연막 또는 도전막일 수 있다. 예를 들면, 상기 피식각층(104)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 최종적으로 형성하고자 하는 패턴이 기판(102)에 구현되는 경우, 상기 피식각층(104)은 생략될 수 있다.The layer to be etched 104 may be an insulating layer or a conductive layer. For example, the to-be-etched layer 104 may be formed of a metal, alloy, metal carbide, metal nitride, metal oxynitride, metal oxycarbide, semiconductor, polysilicon, oxide, nitride, oxynitride, hydrocarbon compound, or a combination thereof. However, the present invention is not limited thereto. When the pattern to be finally formed is implemented on the substrate 102 , the layer to be etched 104 may be omitted.

상기 제1 마스크층(106)은 후술하는 복수의 실린더형 가이드를 형성하기 위한 가이드 형성용 구조체를 구성할 수 있다.The first mask layer 106 may constitute a guide forming structure for forming a plurality of cylindrical guides to be described later.

일부 실시예들에서, 상기 제1 마스크층(106)은 SOH(spin-on hardmask) 재료와 같은 탄소 함유막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 SOH 재료로 이루어지는 탄소 함유막은 그 총 중량을 기준으로 약 85 내지 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.In some embodiments, the first mask layer 106 may be formed of a carbon-containing film such as a spin-on hardmask (SOH) material, a silicon oxide film, or a combination thereof. The carbon-containing film made of the SOH material may be formed of an organic compound having a relatively high carbon content of about 85 to 99% by weight based on the total weight thereof. The organic compound may be composed of a hydrocarbon compound containing an aromatic ring, such as phenyl, benzene, or naphthalene, or a derivative thereof.

상기 제2 마스크층(108)은 상기 제1 마스크층(106)과 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 마스크층(108)은 반사 방지층으로써 역할을 수행할 수 있다.The second mask layer 108 may be formed of a material different from that of the first mask layer 106 . In some embodiments, the second mask layer 108 may serve as an anti-reflection layer.

일부 실시예들에서, 상기 제2 마스크층(108)은 Si를 함유하는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 마스크층(108)은 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막, 실리콘 탄질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 물질들에 한정되는 것은 아니다.In some embodiments, the second mask layer 108 may be formed of a material containing Si. For example, the second mask layer 108 may be formed of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, a silicon carbonitride film, or a combination thereof, but is not limited thereto.

상기 제2 마스크층(108) 상에 제3 마스크 패턴(110)을 형성한다.A third mask pattern 110 is formed on the second mask layer 108 .

상기 제3 마스크 패턴(110) 각각의 폭(W1)에 의해, 후술하는 실린더형 가이드의 내경이 결정될 수 있다. 상기 제3 마스크 패턴(110)은 규칙적인 형상으로 배열될 수 있다. 예를 들면, 헥사고날 어레이(hexagonal array) 또는 매트릭스 어레이(matrix array)로 배열되도록 형성될 수 있다.The inner diameter of the cylindrical guide, which will be described later, may be determined by the width W1 of each of the third mask patterns 110 . The third mask pattern 110 may be arranged in a regular shape. For example, it may be formed to be arranged in a hexagonal array or a matrix array.

상기 제3 마스크 패턴(110)은 포토레지스트로 이루어질 수 있다. 일부 실시예들에서, 상기 제3 마스크 패턴(110)은 KrF 엑시머 레이저(248nm)용 레지스트, ArF 엑시머 레이저(193nm)용 레지스트, F2 엑시머 레이저(157nm)용 레지스트, 또는 극자외선(13.5 nm)용 레지스트로 이루어질 수 있다.The third mask pattern 110 may be formed of photoresist. In some embodiments, the third mask pattern 110 is a resist for a KrF excimer laser (248 nm), a resist for an ArF excimer laser (193 nm), a resist for an F 2 excimer laser (157 nm), or extreme ultraviolet rays (13.5 nm). It may be made of a resist.

도 2a 및 도 2b를 참조하면, 제3 마스크 패턴(110)(도 1a 및 도 1b 참조)을 식각 마스크로 이용하여 제1 마스크층(106) 및 제2 마스크층(108)을 식각하여 제1 마스크 패턴(106P) 및 제2 마스크 패턴(108P)을 형성한다. 그 결과, 상기 제1 마스크 패턴(106P) 및 제2 마스크 패턴(108P)으로 이루어진 복수의 가이드 형성용 구조체(GS)가 형성된다.Referring to FIGS. 2A and 2B , the first mask layer 106 and the second mask layer 108 are etched using the third mask pattern 110 (see FIGS. 1A and 1B ) as an etch mask to form a first A mask pattern 106P and a second mask pattern 108P are formed. As a result, a plurality of guide forming structures GS including the first mask pattern 106P and the second mask pattern 108P are formed.

상기 복수의 가이드 형성용 구조체(GS)는 규칙적인 형상으로 배열될 수 있다. 예를 들면, 상기 복수의 가이드 형성용 구조체(GS)는 헥사고날 어레이 또는 매트릭스 어레이로 배열되도록 형성될 수 있다.The plurality of guide structures GS may be arranged in a regular shape. For example, the plurality of guide structures GS may be formed to be arranged in a hexagonal array or a matrix array.

도 3a 및 도 3b를 참조하면, 복수의 가이드 형성용 구조체(GS) 및 피식각층(104)을 콘포말(conformal)하게 덮는 가이드 형성층(112)을 형성한다.Referring to FIGS. 3A and 3B , the guide forming layer 112 conformally covering the plurality of guide forming structures GS and the etched layer 104 is formed.

상기 가이드 형성층(112)은 Si을 함유하는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 가이드 형성층(112)은 실리콘 산화물로 이루어질 수 있다. 일부 실시예들에서, 상기 가이드 형성층(112)을 형성하기 위하여 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 이용할 수 있다.The guide forming layer 112 may be made of a material containing Si. In some embodiments, the guide forming layer 112 may be formed of silicon oxide. In some embodiments, an atomic layer deposition (ALD) or chemical vapor deposition (CVD) process may be used to form the guide forming layer 112 .

도 4a 및 도 4b를 참조하면, 전면 에치백(etch-back) 공정을 수행하여, 제2 마스크 패턴(108P)의 상면 및 피식각층(104) 상면의 일부를 노출시킨다.4A and 4B , a front etch-back process is performed to expose a top surface of the second mask pattern 108P and a portion of the top surface of the etched layer 104 .

에치백 공정을 수행하여 상기 가이드 형성용 구조체(SG)의 측벽을 감싸는 실린더형 가이드 패턴(112P)을 형성한다. 에치백 공정 시간을 조절하여 상기 실린더형 가이드 패턴(112P)의 높이 및 폭을 조절한다.An etch-back process is performed to form a cylindrical guide pattern 112P surrounding the sidewall of the structure for forming the guide SG. The height and width of the cylindrical guide pattern 112P are adjusted by adjusting the etch-back process time.

도 5a 및 도 5b를 참조하면, 제2 마스크 패턴(108P) 및 실린더형 가이드 패턴(112P)(도 4a 및 도 4b 참조)을 식각하여 원하는 모양의 실린더형 가이드(112C)를 얻을 수 있다.5A and 5B , the second mask pattern 108P and the cylindrical guide pattern 112P (see FIGS. 4A and 4B ) may be etched to obtain a cylindrical guide 112C having a desired shape.

상기 제1 마스크 패턴(106P)의 측벽에 실린더형 가이드(112C)가 형성된다. 상기 실린더형 가이드(112C)는 복수 개가 존재할 수 있다. 상기 실린더형 가이드(112C)는 규칙적인 형상으로 배열될 수 있다. 예를 들면, 헥사고날 어레이 또는 매트릭스 어레이로 배열되도록 형성될 수 있다.A cylindrical guide 112C is formed on a sidewall of the first mask pattern 106P. A plurality of the cylindrical guides 112C may exist. The cylindrical guide 112C may be arranged in a regular shape. For example, it may be formed to be arranged in a hexagonal array or a matrix array.

도 6a 및 도 6b를 참조하면, 실린더형 가이드(112C)의 중심부에 존재하는 제1 마스크 패턴(106P)(도 5a 및 도 5b를 참조)을 제거한다.6A and 6B , the first mask pattern 106P (refer to FIGS. 5A and 5B ) present in the center of the cylindrical guide 112C is removed.

일부 실시예들에서, 상기 실린더형 가이드(112C)는 중공(中空) 형상을 가질 수 있다. 즉, 상기 실린더형 가이드(112C)는 원통 모양인 필라(pillar)형 가이드가 아닌 가운데가 비어있는 형상으로 형성될 수 있다.In some embodiments, the cylindrical guide 112C may have a hollow shape. That is, the cylindrical guide 112C may be formed in a shape with an empty center instead of a pillar-shaped guide having a cylindrical shape.

후술하는 바와 같이, 상기 실린더형 가이드(112C)의 비어있는 중앙 부분으로 블록 공중합체의 자기조립이 가능하므로, 규칙적인 미세 패턴을 얻을 수 있다.As will be described later, since the block copolymer can be self-assembled into the empty central portion of the cylindrical guide 112C, a regular fine pattern can be obtained.

일부 실시예들에서, 상기 복수의 실린더형 가이드(112C)는 상기 블록 공중합체층(202)의 벌크 주기 L0의 1.73배인 제1 피치(P1)를 가지는 헥사고날 어레이로 배열되도록 형성될 수 있다. 이 경우 상기 복수의 실린더형 가이드(112C)의 내경은 상기 블록 공중합체층의 벌크 주기 L0와 동일할 수 있다. 즉, 상기 복수의 실린더형 가이드(112C)의 중심부에 형성되는 도메인 A(202A)가 벌크 주기 L0를 가지고 자기조립될 수 있도록 상기 실린더형 가이드(112C)의 내경의 크기를 조절할 수 있다. 이 경우 블록 공중합체층의 벌크 주기 L0는 40 내지 60nm일 수 있다.In some embodiments, the plurality of cylindrical guides 112C may be formed to be arranged in a hexagonal array having a first pitch P1 that is 1.73 times the bulk period L 0 of the block copolymer layer 202 . In this case, the inner diameter of the plurality of cylindrical guides 112C may be the same as the bulk period L 0 of the block copolymer layer. That is, the size of the inner diameter of the cylindrical guide 112C can be adjusted so that the domain A 202A formed in the center of the plurality of cylindrical guides 112C can be self-assembled with a bulk period L 0 . In this case, the bulk period L 0 of the block copolymer layer may be 40 to 60 nm.

어떠한 종류의 블록 공중합체를 사용하느냐에 따라서, 또한 어떠한 배열의 실린더형 가이드(112C)를 형성하느냐에 따라서, 최종적으로 형성되는 미세 패턴의 피치 및 배열이 달라질 수 있다.Depending on what type of block copolymer is used, and also depending on what arrangement of the cylindrical guide 112C is formed, the pitch and arrangement of the finally formed fine pattern may vary.

도 7a 및 도 7b를 참조하면, 피식각층(104)의 노출된 표면과 복수의 실린더형 가이드(112C)의 상면 및 측벽을 덮는 라이너(liner)(114)를 형성한다.Referring to FIGS. 7A and 7B , a liner 114 covering the exposed surface of the etched layer 104 and upper surfaces and sidewalls of the plurality of cylindrical guides 112C is formed.

일부 실시예들에서, 상기 라이너(114)는 도 13 및 도 14를 참조하여 후술하는 지가조립층(202S)의 구성 물질 중 제1 폴리머 블록(PB1)에 대한 친화도보다 제2 폴리머 블록(PB2)에 대한 친화도가 더 큰 물질을 포함할 수 있다.In some embodiments, the liner 114 has a higher affinity for the first polymer block PB1 than the affinity for the second polymer block PB2 among the constituent materials of the paper assembly layer 202S, which will be described later with reference to FIGS. 13 and 14 . ) may include a material having a greater affinity for

일부 실시예들에서, 상기 라이너(114)는 PS(polystyrene)을 주성분으로 하는 폴리머층으로 이루어질 수 있다. 이 경우, 후속 공정에서 복수의 실린더형 가이드(112C)의 주위에 형성되는 블록 공중합체층(202)의 구성 물질, 예를 들면 PMMA(poly(methyl methacrylate)) 및 PS에 대하여, PS 친화성을 가질 수 있도록 할 수 있다.In some embodiments, the liner 114 may be formed of a polymer layer containing polystyrene (PS) as a main component. In this case, in a subsequent process, the constituent material of the block copolymer layer 202 formed around the plurality of cylindrical guides 112C, for example, poly(methyl methacrylate) (PMMA) and PS, has PS affinity. can make it happen

일부 실시예에서, 상기 라이너(114)는, 상기 피식각층의 노출 표면 및 상기 복수의 실린더형 가이드의 상면에 형성된 제1 라이너(114A) 및 상기 복수의 실린더형 가이드의 측벽에 형성된 제2 라이너(114B)를 포함하고, 상기 제1 라이너(114A) 및 제2 라이너(114B)의 화학적 성질이 서로 다른 것일 수 있다. 즉, 제1 라이너(114A)는 블록 공중합체층(202)의 구성 물질 중 제2 폴리머 블록(PB2)에 대한 친화도보다 제1 폴리머 블록(PB1)에 대한 친화도가 더 큰 물질을 포함할 수 있다. 이와 달리, 제2 라이너(114B)는 블록 공중합체층(202)의 구성 물질 중 제1 폴리머 블록(PB1)에 대한 친화도보다 제2 폴리머 블록(PB2)에 대한 친화도가 더 큰 물질을 포함할 수 있다.In some embodiments, the liner 114 includes a first liner 114A formed on the exposed surface of the layer to be etched and upper surfaces of the plurality of cylindrical guides, and a second liner formed on sidewalls of the plurality of cylindrical guides ( 114B), and chemical properties of the first liner 114A and the second liner 114B may be different from each other. That is, the first liner 114A may include a material having a greater affinity for the first polymer block PB1 than for the second polymer block PB2 among the constituent materials of the block copolymer layer 202 . have. Alternatively, the second liner 114B may include a material having a greater affinity for the second polymer block PB2 than the affinity for the first polymer block PB1 among the constituent materials of the block copolymer layer 202 . can

이와 같이, 상기 라이너(114)를 제1 라이너(114A) 및 제2 라이너(114B)로 형성하면, 상기 블록 공중합체층(202)이 상분리된 후 상기 복수의 실린더형 가이드(112C)의 주위에 원하지 않는 PMMA 도메인이 링(ring) 형상 또는 단속적 링 형상으로 남게 되는 결함이 발생되는 것을 방지할 수 있다.In this way, when the liner 114 is formed of the first liner 114A and the second liner 114B, after the block copolymer layer 202 is phase-separated, the periphery of the plurality of cylindrical guides 112C is not desired. It is possible to prevent the occurrence of defects in which the non-existent PMMA domains remain in a ring shape or an intermittent ring shape.

도 8a 및 도 8b를 참조하면, 라이너(114)로 덮여 있는 피식각층(104) 및 복수의 실린더형 가이드(112C)를 모두 덮는 블록 공중합체층(202)을 형성한다. 상기 블록 공중합체층(202)은 제1 반복 단위를 가지는 제1 폴리머 블록 및 제2 반복 단위를 가지는 제2 폴리머 블록을 포함하는 블록 공중합체(block copolymer)로 이루어진다.Referring to FIGS. 8A and 8B , the block copolymer layer 202 covering both the etched layer 104 covered with the liner 114 and the plurality of cylindrical guides 112C is formed. The block copolymer layer 202 is made of a block copolymer including a first polymer block having a first repeating unit and a second polymer block having a second repeating unit.

일부 실시예들에서, 상기 블록 공중합체는 약 3,000 내지 2,000,000g/mol의 분자량을 가지는 선형 또는 분기형 고분자로 이루어질 수 있다.In some embodiments, the block copolymer may be formed of a linear or branched polymer having a molecular weight of about 3,000 to 2,000,000 g/mol.

상기 블록 공중합체에서, 상기 제1 폴리머 블록은 PMMA(poly(methyl methacrylate)), PEO(poly(ethylene oxide)), PLA(Poly(lactic acid)), 또는 PI(polyisoprene)일 수 있다. 상기 제2 폴리머 블록은 PS(polystyrene)일 수 있다.In the block copolymer, the first polymer block may be poly(methyl methacrylate) (PMMA), poly(ethylene oxide) (PEO), poly(lactic acid) (PLA), or polyisoprene (PI). The second polymer block may be polystyrene (PS).

일부 실시예들에서, 상기 블록 공중합체에서 상기 제1 폴리머 블록과 상기 제2 폴리머 블록의 부피비는 약 20:80 내지 약 40:60일 수 있다.In some embodiments, the volume ratio of the first polymer block to the second polymer block in the block copolymer may be about 20:80 to about 40:60.

일부 실시예들에서, 상기 블록 공중합체층(202)은 딥 코팅(dip coating), 용액 캐스팅(solution casting), 또는 스핀 코팅(spin-coating) 공정을 이용하여 형성될 수 있다.In some embodiments, the block copolymer layer 202 may be formed using a dip coating, solution casting, or spin-coating process.

일부 실시예들에서, 상기 블록 공중합체층(202)의 가장 두꺼운 부분의 높이(H2)는 상기 실린더형 가이드(112C)의 높이(H1)의 1배 높이부터 상기 실린더형 가이드(112C)의 높이(H1)의 1.5배 높이까지 형성될 수 있다. 이렇게 상기 블록 공중합체층(202)을 형성하는 경우 상기 실린더형 가이드(112C) 및 라이너(114)의 영향이 가장 효율적으로 작용하여 제1 도메인(202X)(도 9a 및 도 9b 참조)이 규칙적으로 자기조립될 수 있다.In some embodiments, the height H2 of the thickest part of the block copolymer layer 202 is from one time the height H1 of the cylindrical guide 112C to the height of the cylindrical guide 112C ( It can be formed up to 1.5 times the height of H1). When the block copolymer layer 202 is formed in this way, the effects of the cylindrical guide 112C and the liner 114 work most efficiently, so that the first domain 202X (see FIGS. 9A and 9B ) is regularly magnetic. can be assembled.

도 9a 및 도 9b를 참조하면, 블록 공중합체층(202)(도 8a 및 도 8b 참조)을 상분리하여, 상기 제1 폴리머 블록을 포함하는 복수의 제1 도메인(202X)과, 상기 제2 폴리머 블록을 포함하고 상기 복수의 실린더형 가이드(112C) 및 상기 복수의 제1 도메인(202X)을 각각 포위하는 제2 도메인(202Y)을 포함하는 자기조립층(202S)을 형성한다.9A and 9B, the block copolymer layer 202 (see FIGS. 8A and 8B) is phase-separated, and a plurality of first domains 202X including the first polymer block, and the second polymer block to form a self-assembled layer 202S including second domains 202Y surrounding the plurality of cylindrical guides 112C and the plurality of first domains 202X, respectively.

상기 블록 공중합체층(202)의 상분리를 위하여, 상기 블록 공중합체층(202) 내의 블록 공중합체의 유리전이온도(Tg)보다 더 높은 온도에서 상기 블록 공중합체층(202)을 어닐링할 수 있다. 예를 들면, 상기 블록 공중합체층(202)을 상분리하기 위하여 약 130 내지 190℃의 범위 내에서 선택되는 온도에서 약 1 내지 24 시간 동안 상기 블록 공중합체층(202)을 어닐링할 수 있다. 상기 어닐링 시간은 후술할 벌크 주기 L0가 클수록 길어질 수 있다.For phase separation of the block copolymer layer 202 , the block copolymer layer 202 may be annealed at a temperature higher than the glass transition temperature (Tg) of the block copolymer in the block copolymer layer 202 . For example, in order to phase-separate the block copolymer layer 202 , the block copolymer layer 202 may be annealed at a temperature selected within a range of about 130 to 190° C. for about 1 to 24 hours. The annealing time may increase as the bulk period L 0 to be described later increases.

상기 복수의 제1 도메인(202X)은 상기 복수의 실린더형 가이드(112C)와 함께 규칙적인 배열을 이룰 수 있다. 예를 들면, 도 13 및 도 14를 참조하여 후술하는 상기 복수의 제1 도메인(202X) 및 복수의 실린더형 가이드(112C)에 의해, 제1 피치(P1)보다 더 작은 제2 피치(P2)로 배열되는 헥사고날 어레이가 얻어질 수 있다.The plurality of first domains 202X may form a regular arrangement together with the plurality of cylindrical guides 112C. For example, the second pitch P2 smaller than the first pitch P1 by the plurality of first domains 202X and the plurality of cylindrical guides 112C, which will be described later with reference to FIGS. 13 and 14 . A hexagonal array arranged as .

일부 실시예들에서, 상기 블록 공중합체층(202)의 상분리 공정에 의해 형성되는 복수의 제1 도메인(202X)은 상기 복수의 실린더형 가이드(112C)의 중심부에 형성되는 도메인 A(202A), 상기 복수의 실린더형 가이드(112C)의 위에 형성되는 도메인 B(202B) 및 상기 복수의 실린더형 가이드(112C) 중 서로 이웃하는 3 개의 실린더형 가이드(112C) 사이의 중심 부분에 형성되는 도메인 C(220C)로 자기조립될 수 있다. 즉, 상기 복수의 제1 도메인은 같은 물질로 구성되나 형성되는 위치에 따라서 세분화할 수 있다. 제1 도메인은 제2 피치(P2)로 배열되는 헥사고날 어레이 형태를 가질 수 있다. 상기 복수의 실린더형 가이드(112C)의 위에 형성되는 상기 도메인 B(202B)의 경우, 상기 실린더형 가이드(112C)의 높이만큼은 성장이 이루어질 수 없으므로, 상기 도메인 A(202A) 및 도메인 C(202C)에 비하여 높이가 작을 수 있다.In some embodiments, the plurality of first domains 202X formed by the phase separation process of the block copolymer layer 202 include the domain A 202A formed in the center of the plurality of cylindrical guides 112C, the Domain B 202B formed on the plurality of cylindrical guides 112C and domain C 220C formed in a central portion between three cylindrical guides 112C adjacent to each other among the plurality of cylindrical guides 112C ) can be self-assembled. That is, although the plurality of first domains are made of the same material, they may be subdivided according to positions where they are formed. The first domain may have a hexagonal array shape arranged at the second pitch P2. In the case of the domain B 202B formed on the plurality of cylindrical guides 112C, growth cannot be achieved as much as the height of the cylindrical guide 112C, and thus the domain A 202A and the domain C 202C. may be smaller than the

또한, 상기 도메인 B(202B)의 경우, 상기 실린더형 가이드(112C)의 위에 형성되어야하므로, 상기 도메인 B(202B)의 직경(L2)은 상기 실린더형 가이드(112C)의 외경과 내경의 차이(L1)보다 작을 수 있다.In addition, in the case of the domain B 202B, since it should be formed on the cylindrical guide 112C, the diameter L2 of the domain B 202B is the difference between the outer diameter and the inner diameter of the cylindrical guide 112C ( It may be smaller than L1).

즉, 본 발명의 기술적 사상에 따르면 상기 도메인 B(202B)의 바닥면은 상기 실린더형 가이드(112C)의 상면에 포함될 수 있으므로 제1 도메인(202X) 중 상기 도메인 B(202B)는 피식각층(104)에 전사되지 않을 수 있다.That is, according to the technical idea of the present invention, since the bottom surface of the domain B 202B may be included in the top surface of the cylindrical guide 112C, the domain B 202B of the first domain 202X is the etched layer 104 . ) may not be transferred.

상기 제1 도메인(202X)은 제2 피치(P2)의 간격으로 규칙적으로 배열되므로 상기 도메인 B(202B)가 상기 실린더형 가이드(112C)의 위에 형성될 수 있도록 도 1a 및 도 1b에서의 제3 마스크 패턴(110)을 조절할 수 있다.The first domains 202X are regularly arranged at intervals of the second pitch P2 so that the third domains B 202B can be formed on the cylindrical guide 112C in FIGS. 1A and 1B. The mask pattern 110 may be adjusted.

도 13은 도 9a 및 도 9b에 예시한 제1 도메인(202X) 및 제2 도메인(202Y)을 보다 상세히 설명하기 위한 평면도이다.13 is a plan view illustrating the first domain 202X and the second domain 202Y illustrated in FIGS. 9A and 9B in more detail.

도 13을 참조하면, 자기조립층(202S)에 포함된 복수의 제1 도메인(202X)과 상기 복수의 제1 도메인(202X)을 포위하는 제2 도메인(202Y)을 보다 상세히 설명한다.Referring to FIG. 13 , the plurality of first domains 202X included in the self-assembly layer 202S and the second domain 202Y surrounding the plurality of first domains 202X will be described in more detail.

일부 실시예들에서, 복수의 제1 도메인(202X)이 상기 복수의 실린더형 가이드(112C)의 중심부에 형성되는 도메인 A(202A), 상기 복수의 실린더형 가이드(112C)의 위에 형성되는 도메인 B(202B) 및 상기 복수의 실린더형 가이드(112C) 중 서로 이웃하는 3 개의 실린더형 가이드(112C) 사이의 중심 부분에 형성되는 도메인 C(220C)로 자기조립되도록 하기 위하여, 상기 복수의 실린더형 가이드(112C)를 형성할 때, 상기 복수의 실린더형 가이드(112C)가 상기 블록 공중합체층의 벌크 주기 L0의 약 3배의 제1 피치(P1)를 가지는 헥사고날 어레이로 배열되도록 형성될 수 있다.In some embodiments, a domain A 202A in which a plurality of first domains 202X is formed at a central portion of the plurality of cylindrical guides 112C, and a domain B formed over the plurality of cylindrical guides 112C. In order to be self-assembled into a domain C (220C) formed in a central portion between 202B and three adjacent cylindrical guides (112C) among the plurality of cylindrical guides (112C), the plurality of cylindrical guides When forming 112C, the plurality of cylindrical guides 112C may be formed to be arranged in a hexagonal array having a first pitch P1 of about three times the bulk period L 0 of the block copolymer layer. .

도 14는 자기조립층(202S)에 포함된 폴리머들의 자기조립 구조를 개략적으로 도시한 도면이다.14 is a diagram schematically illustrating a self-assembly structure of polymers included in the self-assembly layer 202S.

도 14를 참조하면, 도 13에서 설명한 상분리 공정의 결과 얻어진 자기조립층(202S) 중 점선 원으로 표시한 국부 영역(LR)에 포함된 폴리머들의 자기조립 구조를 개략적으로 나타낸다.Referring to FIG. 14 , a self-assembled structure of polymers included in the local region LR indicated by a dotted circle of the self-assembled layer 202S obtained as a result of the phase separation process described in FIG. 13 is schematically shown.

상기 자기조립층(202S)에서, 복수의 제1 도메인(202X)을 구성하는 제1 폴리머 블록(PB1)과, 제2 도메인(220Y)을 구성하는 제2 폴리머 블록(PB2)의 결합 구조가 예시되어 있다. 상기 제1 폴리머 블록(PB1)과 제2 폴리머 블록(PB2)과의 결합 구조에서 결정되는 벌크 주기 L0, 즉 블록 공중합체층(202)으로부터 자기조립된 결과로서 얻어진 자기조립 구조의 반복 단위인 고유 피치에 해당하는 벌크 주기 L0는 약 20 내지 60nm일 수 있다.In the self-assembled layer 202S, a bonding structure of the first polymer block PB1 constituting the plurality of first domains 202X and the second polymer block PB2 constituting the second domain 220Y is exemplified. has been The bulk period L 0 determined in the bonding structure of the first polymer block (PB1) and the second polymer block (PB2), that is, the intrinsic repeating unit of the self-assembled structure obtained as a result of self-assembly from the block copolymer layer 202 The bulk period L 0 corresponding to the pitch may be about 20 to 60 nm.

도 10a 및 도 10b를 참조하면, 자기조립층(202S)(도 9a 및 도 9b 참조)으로부터 복수의 제1 도메인(202X)을 제거한다.10A and 10B , the plurality of first domains 202X is removed from the self-assembly layer 202S (see FIGS. 9A and 9B ).

일부 실시예들에서, 자기조립층(202S) 중 복수의 제1 도메인(202X)만을 선별적으로 제거하기 위하여, 상기 자기조립층(202S)에 고분자 분해 수단(polymer decomposer)을 인가하여 상기 복수의 제1 도메인(202X)을 선택적으로 분해한 후, 상기 분해된 복수의 제1 도메인(202X)을 세정액, 예를 들면 IPA(isopropyl alcohol)를 이용하여 스트립하는 공정을 수행할 수 있다.In some embodiments, in order to selectively remove only the plurality of first domains 202X of the self-assembled layer 202S, a polymer decomposer is applied to the self-assembled layer 202S to remove the plurality of first domains 202X. After selectively decomposing the first domains 202X, a process of stripping the plurality of decomposed first domains 202X using a cleaning solution, for example, isopropyl alcohol (IPA) may be performed.

일부 실시예들에서, 상기 고분자 분해 수단으로서 복사선 또는 플라즈마를 이용할 수 있다. 상기 복사선은 산소 분위기 하에서 제공될 수 있으며, DUV(deep ultraviolet), 소프트 X-선, 또는 E-빔일 수 있다. 상기 플라즈마는 산소 플라즈마일 수 있다. 상기 복수의 제1 도메인(202X)을 선택적으로 분해하기 위하여 상기 고분자 분해 수단의 종류 또는 에너지를 선택할 수 있다. 예를 들면, 상기 복수의 제1 도메인(202X)과 제2 도메인(202Y)은 분해가 시작될 수 있는 문턱 에너지(threshold energy)가 서로 다를 수 있다. 따라서, 복수의 제1 도메인(202X) 및 제2 도메인(202Y) 중 복수의 제1 도메인(202X)만을 선택적으로 분해시킬 수 있는 에너지를 갖는 복사선 또는 플라즈마를 상기 자기조립층(202S)에 인가할 수 있다. 복사선 에너지 또는 플라즈마 에너지는 복사선 조사 시간 또는 플라즈마 노출 시간에 의해 조절될 수 있다.In some embodiments, radiation or plasma may be used as the polymer decomposition means. The radiation may be provided under an oxygen atmosphere, and may be deep ultraviolet (DUV), soft X-ray, or E-beam. The plasma may be an oxygen plasma. In order to selectively decompose the plurality of first domains 202X, the type or energy of the polymer decomposition means may be selected. For example, the plurality of first domains 202X and the second domain 202Y may have different threshold energies at which decomposition may start. Accordingly, radiation or plasma having energy capable of selectively decomposing only the plurality of first domains 202X among the plurality of first domains 202X and second domains 202Y is applied to the self-assembled layer 202S. can The radiation energy or plasma energy can be controlled by the radiation time or plasma exposure time.

제1 도메인(202X)이 제거되면 그 자리에 제1 도메인 홀(202XH)이 형성된다. 상기 제1 도메인 홀(202XH)은 형성된 위치에 따라 도메인 A 홀(202AH), 도메인 B 홀(202BH) 및 도메인 C 홀(202CH)을 포함할 수 있다. 상기 도메인 A 홀(202AH), 도메인 B 홀(202BH) 및 도메인 C 홀(202CH)은 각각 도메인 A(202A), 도메인 B(202B) 및 도메인 C(202C)가 있던 자리에 형성된다.When the first domain 202X is removed, a first domain hole 202XH is formed in its place. The first domain hole 202XH may include a domain A hole 202AH, a domain B hole 202BH, and a domain C hole 202CH according to a formed position. The domain A hole 202AH, the domain B hole 202BH, and the domain C hole 202CH are formed in the place where the domain A 202A, the domain B 202B, and the domain C 202C were, respectively.

도 11a 및 도 11b를 참조하면, 상기 복수의 실린더형 가이드(112C) 및 상기 제2 도메인(202Y)을 식각 마스크로 이용하여 노출된 라이너(114) 및 피식각층(104)(도 10a 및 도 10b 참조)을 식각하여, 복수의 제1 도메인(202X) 중 도메인 A(202A) 및 도메인 C(202C)의 배열 형상에 대응하는 복수의 홀(104PH)이 형성된 피식각층 패턴(104P)을 형성한다.11A and 11B , the liner 114 and the etched layer 104 exposed using the plurality of cylindrical guides 112C and the second domain 202Y as an etch mask ( FIGS. 10A and 10B ) reference) to form an etched layer pattern 104P having a plurality of holes 104PH corresponding to the arrangement shape of the domain A 202A and the domain C 202C among the plurality of first domains 202X.

상기 피식각층 패턴(104P)을 형성을 형성하기 위하여 식각 공정이 진행되고, 식각 마스크로 이용된 상기 복수의 실린더형 가이드(112C) 및 상기 제2 도메인(202Y)도 일정 부분 식각될 수 있다.An etching process may be performed to form the etched layer pattern 104P, and the plurality of cylindrical guides 112C and the second domains 202Y used as an etch mask may also be partially etched.

도 12a 및 도 12b를 참조하면, 상기 피식각층 패턴(104P) 상에 남아 있는 불필요한 막들을 제거하여 상기 피식각층 패턴(104P)의 상면을 노출시킨다.12A and 12B , unnecessary layers remaining on the etched layer pattern 104P are removed to expose the upper surface of the etched layer pattern 104P.

상기 피식각층 패턴(104P)의 상면에 존재하는 실린더형 가이드(112C), 라이너 패턴(114P) 및 제2 도메인 패턴(202Y2)(도 11a 및 도 11b 참조)을 제거하게 된다.The cylindrical guide 112C, the liner pattern 114P, and the second domain pattern 202Y2 (refer to FIGS. 11A and 11B ) present on the upper surface of the etched layer pattern 104P are removed.

도 13 및 도 14를 참조하여 설명하면 블록 공중합체의 제1 폴리머 블록(PB1) 및 제2 폴리머 블록(PB2)을 원하는 미세 패턴의 피치에 맞게 선택함으로써 미세 패턴을 형성할 수 있다. 블록 공중합체는 구성하는 제1 폴리머 블록(PB1) 및 제2 폴리머 블록(PB2)의 종류에 따라 여러 가지 벌크 주기 L0를 가질 수 있다. 벌크 주기 L0가 큰 블록 공중합체의 경우 자기조립을 위한 열처리 시간이 벌크 주기 L0가 작은 블록 공중합체에 비하여 상대적으로 장시간이 소요될 수 있다. 짧은 시간의 열처리로 자기조립을 하기 위하여는 벌크 주기 L0가 작은 블록 공중합체를 선택한다. 원하는 미세 패턴 간격인 제3 피치(P3)가 상대적으로 길어서 벌크 주기 L0가 큰 블록 공중합체를 사용하는 경우 열처리 시간이 장시간 소요됨으로 인하여 생산성이 떨어질 수 있다.13 and 14 , a fine pattern may be formed by selecting the first polymer block PB1 and the second polymer block PB2 of the block copolymer to match the desired pitch of the fine pattern. The block copolymer may have various bulk cycles L 0 depending on the types of the first polymer block PB1 and the second polymer block PB2 constituting the block copolymer. In the case of a block copolymer having a large bulk period L 0 , the heat treatment time for self-assembly may take a relatively long time compared to a block copolymer having a small bulk period L 0 . In order to self-assemble by heat treatment for a short time, a block copolymer having a small bulk period L 0 is selected. In the case of using a block copolymer having a large bulk period L 0 because the third pitch P3, which is a desired fine pattern interval, is relatively long, productivity may decrease due to a long heat treatment time required.

따라서, 본 발명에 기술적 사상에 따른 미세 패턴 형성 방법은 벌크 주기 L0가 상대적으로 작은 블록 공중합체를 사용하는 경우에도 피식각층(104)에 제2 피치(P2)를 갖는 미세 패턴이 형성되는 것이 아니라 자기조립층(202S)의 제1 도메인(202X)의 일부가 상기 복수의 실린더형 가이드(112C)에 의하여 피식각층(104)에 홀을 형성하지 않음으로써 제2 피치(P2)보다 긴 제3 피치(P3)를 갖는 홀(104PH)을 피식각층(104)에 형성할 수 있다.Therefore, in the method of forming a fine pattern according to the technical idea of the present invention, a fine pattern having a second pitch P2 is formed on the etched layer 104 even when a block copolymer having a relatively small bulk period L 0 is used. Instead, a portion of the first domain 202X of the self-assembled layer 202S does not form a hole in the layer 104 to be etched by the plurality of cylindrical guides 112C, so that the third pitch is longer than the second pitch P2. Holes 104PH having a pitch P3 may be formed in the layer 104 to be etched.

도 15는 본 발명의 기술적 사상에 의한 미세 패턴 형성 방법으로 제조된 집적회로 소자를 포함하는 시스템(1000)이다.15 is a system 1000 including an integrated circuit device manufactured by the method for forming a fine pattern according to the technical concept of the present invention.

시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다. The system 1000 includes a controller 1010 , an input/output device 1020 , a storage device 1030 , and an interface 1040 . The system 1000 may be a mobile system or a system for transmitting or receiving information. In some embodiments, the mobile system is a PDA, portable computer, web tablet, wireless phone, mobile phone, digital music player, or memory card. (memory card). The controller 1010 is for controlling an executable program in the system 1000 , and may include a microprocessor, a digital signal processor, a microcontroller, or a similar device. The input/output device 1020 may be used to input or output data of the system 1000 . The system 1000 may be connected to an external device, for example, a personal computer or a network, using the input/output device 1020 , and may exchange data with the external device. The input/output device 1020 may be, for example, a keypad, a keyboard, or a display.

기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1a 내지 도 12b를 참조하여 설명한 미세 패턴 형성 방법들 중 어느 하나의 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. The storage device 1030 may store codes and/or data for the operation of the controller 1010 or data processed by the controller 1010 . The memory device 1030 includes at least one integrated circuit device obtained by the pattern forming method according to the embodiments according to the inventive concept. For example, the memory device 1030 includes at least one integrated circuit device obtained by any one of the methods of forming a fine pattern described with reference to FIGS. 1A to 12B .

인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.The interface 1040 may be a data transmission path between the system 1000 and another external device. The controller 1010 , the input/output device 1020 , the storage device 1030 , and the interface 1040 may communicate with each other via the bus 1050 . The system 1000 may be used in a mobile phone, an MP3 player, a navigation system, a portable multimedia player (PMP), a solid state disk (SSD), or household appliances. can be used

도 16은 본 발명의 기술적 사상에 의한 미세 패턴 형성 방법으로 제조된 집적회로 소자를 포함하는 메모리 카드(1100)이다. 16 is a memory card 1100 including an integrated circuit device manufactured by the method for forming a fine pattern according to the technical idea of the present invention.

메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.The memory card 1100 includes a storage device 1110 and a memory controller 1120 .

기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. 예를 들면, 상기 기억 장치(1110)는 도 1a 내지 도 12b를 참조하여 설명한 미세 패턴 형성 방법들 중 어느 하나의 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. The storage device 1110 may store data. In some embodiments, the memory device 1110 may have a non-volatile characteristic capable of maintaining stored data even when power supply is interrupted. The memory device 1110 includes at least one integrated circuit device obtained by the pattern forming method according to the embodiments according to the inventive concept. For example, the memory device 1110 includes at least one integrated circuit device obtained by any one of the methods of forming a fine pattern described with reference to FIGS. 1A to 12B .

메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. 예를 들면, 상기 메모리 제어기(1120)는 도 1a 내지 도 12b를 참조하여 설명한 미세 패턴 형성 방법들 중 어느 하나의 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다.The memory controller 1120 may read data stored in the memory device 1110 or store data in the memory device 1110 in response to a read/write request from the host 1130 . The memory controller 1120 includes at least one integrated circuit device obtained by the method according to the embodiments according to the inventive concept. For example, the memory controller 1120 includes at least one integrated circuit device obtained by any one of the methods of forming a fine pattern described with reference to FIGS. 1A to 12B .

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and variations by those skilled in the art within the technical spirit and scope of the present invention Changes are possible.

112C: 실린더형 가이드
202: 블록 공중합체층
202A: 도메인 A, 202B: 도메인 B, 202C: 도메인 C
112C: cylindrical guide
202: block copolymer layer
202A: domain A, 202B: domain B, 202C: domain C

Claims (10)

피식각층 위에 규칙적으로 배열된 복수의 실린더형 가이드를 형성하는 단계;
상기 복수의 실린더형 가이드 및 상기 피식각층의 노출 표면 위에 라이너를 형성하는 단계;
상기 복수의 실린더형 가이드 및 상기 피식각층을 덮는 블록 공중합체층을 형성하는 단계;
상기 블록 공중합체층을 상분리하여 규칙적인 배열을 이루는 복수의 제1 도메인 및 상기 복수의 제1 도메인을 각각 포위하는 제2 도메인을 형성하는 단계;
상기 복수의 제1 도메인을 제거하는 단계; 및
상기 복수의 실린더형 가이드 및 상기 제2 도메인을 식각 마스크로 이용하여 상기 피식각층을 식각하여 상기 피식각층에 복수의 홀을 형성하는 단계를 포함하고,
상기 라이너는, 상기 피식각층의 노출 표면 및 상기 복수의 실린더형 가이드의 상면에 형성된 제1 라이너 및 상기 복수의 실린더형 가이드의 측벽에 형성된 제2 라이너를 포함하고, 상기 제1 라이너 및 제2 라이너의 화학적 성질이 서로 다른 것을 특징으로 하는 미세 패턴 형성 방법.
forming a plurality of cylindrical guides regularly arranged on the layer to be etched;
forming a liner on the plurality of cylindrical guides and the exposed surfaces of the layer to be etched;
forming a block copolymer layer covering the plurality of cylindrical guides and the layer to be etched;
forming a plurality of first domains in a regular arrangement by phase-separating the block copolymer layer and a second domain surrounding the plurality of first domains, respectively;
removing the plurality of first domains; and
forming a plurality of holes in the layer to be etched by etching the layer to be etched using the plurality of cylindrical guides and the second domain as an etch mask,
The liner includes a first liner formed on an exposed surface of the layer to be etched and an upper surface of the plurality of cylindrical guides, and a second liner formed on sidewalls of the plurality of cylindrical guides, the first liner and the second liner A method of forming a fine pattern, characterized in that the chemical properties of the
제1항에 있어서,
상기 블록 공중합체층의 가장 두꺼운 부분의 높이는 상기 복수의 실린더형 가이드 높이의 1배 내지 1.5배인 것을 특징으로 하는 미세 패턴 형성 방법.
According to claim 1,
The height of the thickest part of the block copolymer layer is 1 to 1.5 times the height of the plurality of cylindrical guides.
제1항에 있어서,
상기 복수의 실린더형 가이드의 외경 및 내경의 차이는 상기 복수의 제1 도메인의 직경보다 큰 것을 특징으로 하는 미세 패턴 형성 방법.
According to claim 1,
The difference between the outer diameter and the inner diameter of the plurality of cylindrical guides is a method of forming a fine pattern, characterized in that greater than the diameter of the plurality of first domains.
삭제delete 제1항에 있어서,
상기 복수의 실린더형 가이드는 상기 블록 공중합체층의 벌크 주기 L0의 적어도 3배인 제1 피치를 가지는 헥사고날 어레이로 배열되도록 형성되고,
상기 블록 공중합체층의 벌크 주기 L0는 20 내지 40nm인 것을 특징으로 하는 미세 패턴 형성 방법.
According to claim 1,
The plurality of cylindrical guides are formed to be arranged in a hexagonal array having a first pitch that is at least three times the bulk period L 0 of the block copolymer layer,
The bulk period L 0 of the block copolymer layer is a method of forming a fine pattern, characterized in that 20 to 40nm.
제5항에 있어서,
상기 복수의 제1 도메인은 상기 복수의 실린더형 가이드의 중심부에 형성되는 도메인 A, 상기 복수의 실린더형 가이드의 위에 형성되는 도메인 B, 및 상기 복수의 실린더형 가이드들 사이에 형성되는 도메인 C를 포함하고, 상기 제1 피치보다 작은 제2 피치를 가지고 규칙적으로 배열되는 것을 특징으로 하는 미세 패턴 형성 방법.
6. The method of claim 5,
The plurality of first domains includes a domain A formed in the center of the plurality of cylindrical guides, a domain B formed on the plurality of cylindrical guides, and a domain C formed between the plurality of cylindrical guides. and a method of forming a fine pattern, characterized in that it is regularly arranged with a second pitch smaller than the first pitch.
제6항에 있어서,
상기 도메인 B의 높이는 상기 도메인 A 또는 상기 도메인 C의 높이보다 작은 것을 특징으로 하는 미세 패턴 형성 방법.
7. The method of claim 6,
A height of the domain B is smaller than a height of the domain A or the domain C.
제6항에 있어서,
상기 복수의 홀은 제3 피치를 가지고,
상기 제3 피치는 상기 제2 피치보다 큰 것을 특징으로 하는 미세 패턴 형성 방법.
7. The method of claim 6,
The plurality of holes have a third pitch,
The third pitch is a fine pattern forming method, characterized in that greater than the second pitch.
제1항에 있어서,
상기 복수의 실린더형 가이드는 상기 블록 공중합체층의 벌크 주기 L0의 1.73배인 제1 피치를 가지는 헥사고날 어레이로 배열되도록 형성되고,
상기 블록 공중합체층의 벌크 주기 L0는 40 내지 60nm인 것을 특징으로 하는 미세 패턴 형성 방법.
According to claim 1,
The plurality of cylindrical guides are formed to be arranged in a hexagonal array having a first pitch that is 1.73 times the bulk period L 0 of the block copolymer layer,
The bulk period L 0 of the block copolymer layer is a method of forming a fine pattern, characterized in that 40 to 60nm.
제9항에 있어서,
상기 복수의 실린더형 가이드의 내경은 상기 블록 공중합체층의 벌크 주기 L0와 동일한 것을 특징으로 하는 미세 패턴 형성 방법.
10. The method of claim 9,
The inner diameters of the plurality of cylindrical guides are the same as the bulk period L 0 of the block copolymer layer.
KR1020150057539A 2015-04-23 2015-04-23 Method of forming fine patterns Active KR102350586B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150057539A KR102350586B1 (en) 2015-04-23 2015-04-23 Method of forming fine patterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150057539A KR102350586B1 (en) 2015-04-23 2015-04-23 Method of forming fine patterns

Publications (2)

Publication Number Publication Date
KR20160126487A KR20160126487A (en) 2016-11-02
KR102350586B1 true KR102350586B1 (en) 2022-01-14

Family

ID=57518706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150057539A Active KR102350586B1 (en) 2015-04-23 2015-04-23 Method of forming fine patterns

Country Status (1)

Country Link
KR (1) KR102350586B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102597608B1 (en) 2016-09-30 2023-11-01 엘지디스플레이 주식회사 Organic light emitting display device and method for driving the same
KR102172214B1 (en) * 2018-11-16 2020-10-30 한국세라믹기술원 Fabricating method of metal nano-pattern

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140148012A1 (en) * 2012-08-16 2014-05-29 International Business Machines Corporation Tone inversion of self-assembled self-aligned structures

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6138137B2 (en) * 2011-10-03 2017-05-31 エーエスエムエル ネザーランズ ビー.ブイ. Method for providing patterned alignment templates for self-organizable polymers
KR102105196B1 (en) * 2013-07-25 2020-04-29 에스케이하이닉스 주식회사 Method for fabricating semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140148012A1 (en) * 2012-08-16 2014-05-29 International Business Machines Corporation Tone inversion of self-assembled self-aligned structures

Also Published As

Publication number Publication date
KR20160126487A (en) 2016-11-02

Similar Documents

Publication Publication Date Title
US8304886B2 (en) Semiconductor device having integral structure of contact pad and conductive line
US10014181B2 (en) Methods of forming patterns with multiple layers for semiconductor devices
US8697580B2 (en) Method of forming patterns for semiconductor device
US8309463B2 (en) Method for forming fine pattern in semiconductor device
JP5432636B2 (en) Semiconductor device and pattern forming method for semiconductor device
US8278223B2 (en) Method for forming hole pattern
US9653294B2 (en) Methods of forming fine patterns and methods of manufacturing integrated circuit devices using the methods
KR20100044541A (en) Method of forming patterns for semiconductor device
CN101764130A (en) Semiconductor device and method of forming patterns for the semiconductor device
US9659790B2 (en) Method of forming pattern and method of manufacturing integrated circuit device by using the same
US8361905B2 (en) Methods of forming patterns for semiconductor devices
US8563412B2 (en) Method of fabricating semiconductor device
US20080299494A1 (en) Double patterning with a double layer cap on carbonaceous hardmask
KR20100044029A (en) Method for manufacturing semiconductor device
US9711393B2 (en) Silicon on nothing devices and methods of formation thereof
US9704722B2 (en) Method of forming fine pattern and method of manufacturing integrated circuit device using the method
KR101815590B1 (en) Method of forming patterns for semiconductor device
US9054051B2 (en) Method of fabricating semiconductor device
KR102350586B1 (en) Method of forming fine patterns
US10020202B2 (en) Fabrication of multi threshold-voltage devices
KR102021762B1 (en) Semiconductor device with dummy lines
KR102306669B1 (en) Method of forming pattern and method of manufacturing integrated circuit device using the same
US20120276745A1 (en) Method for fabricating hole pattern in semiconductor device
KR102350587B1 (en) Method of forming fine patterns
KR100983724B1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150423

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200402

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150423

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210531

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20211208

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220107

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220112

End annual number: 3

Start annual number: 1

PG1601 Publication of registration