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KR102349324B1 - 평균 전류 센싱 회로 및 그 제어방법 - Google Patents

평균 전류 센싱 회로 및 그 제어방법 Download PDF

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KR102349324B1
KR102349324B1 KR1020200112005A KR20200112005A KR102349324B1 KR 102349324 B1 KR102349324 B1 KR 102349324B1 KR 1020200112005 A KR1020200112005 A KR 1020200112005A KR 20200112005 A KR20200112005 A KR 20200112005A KR 102349324 B1 KR102349324 B1 KR 102349324B1
Authority
KR
South Korea
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signal
gate
switch
input
unit
Prior art date
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Active
Application number
KR1020200112005A
Other languages
English (en)
Inventor
박진우
전인호
노정진
Original Assignee
한양대학교 에리카산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
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Abstract

평균 전류 센싱 회로 및 그 제어방법에 대한 것으로 평균 전류 센싱 회로는 입력된 게이트 전압을 기초로 인덕터 전류를 생성하여 센싱부로 보내는 전원부, 인덕터 전류를 미러링하여 생성된 제1 전압을 적분기 회로부에 인가하는 센싱부, 센싱부의 출력단에 구비되고, 제1 전압을 인가받아 제2 전압을 저장하는 제1 커패시터와, 제1 커패시터의 출력단에 구비되고, 제2 전압을 인가받아 제3 전압을 생성하여 적분기 커패시터에 저장하는 적분기와, 적분기의 출력단에 구비되고, 제3 전압을 인가받아 제4 전압을 저장하는 제2 커패시터와, 센싱부의 출력단과 제1 커패시터의 입력단 사이에 직렬 연결된 제1 스위치 및 제1 커패시터의 출력단과 적분기의 증폭기 양 입력단자 사이에 직렬 연결된 제3 스위치를 포함하는 한 쌍의 제1 스위치부를 포함하는 적분기 회로부 및 제1 바텀게이트 신호 및 제2 바텀게이트 신호가 입력되고, 바텀게이트 딜레이 신호가 입력되지 않는 경우, 제1 제어모드를 수행하여 제1 스위치부가 턴온되도록 제어하는 제어부를 포함한다.

Description

평균 전류 센싱 회로 및 그 제어방법{Average Current Sensing Circuit And Control Method Thereof}
하측 트랜지스터(Low-side Transistor)에 흐르는 전류만을 이용하여 평균 전류를 센싱하는 회로 및 방법에 대한 것이다.
종래의 센싱 저항을 이용한 전류 센싱 기법은 기본적으로 컨버터 동작에서 TG 신호(Top-gate Signal) 및 BG 신호(Bottom-gate Signal)가 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 제어하며 동작한다. 이때 Switching Node(M1의 소스 단과 M2의 드레인 단)로 흘러 들어가는 전류가 센싱 저항을 통과하면서 저항에 양단 전압이 인가된다. 이를 통해 양단 전압 정보로부터 센싱 전압 값을 얻을 수 있다.
더불어 센싱 저항을 사용하지 않는 방안으로는 Sample/Hold 신호를 이용한 평균 전류 센싱 방법이 이용되고 있다. 스위칭에 따라 인덕터에 흐르는 High-Side 트랜지스터 및 Low-Side 트랜지스터에 전류를 AMP가 센싱하여, TG 신호(Top-gate Signal) 및 BG 신호(Bottom-gate Signal)에 따라 스위치가 동작하여 TG Sense 및 BG Sense 각각 센싱 블록에서 High-Side 인덕터 전류와 Low-Side 전류를 센싱한다. 먼저 TG 신호가 활성화 되어 있을 경우, 트랜지스터(M1)에 흐르는 전류로부터 센싱된 TG 센싱 전류를 TG 신호가 끝나는 지점에 커패시터(C1)에 저장과 동시에 해당 값을 Hold하여 미러링 시킨다. BG 센싱 또한 TG 센싱과 마찬가지로 Sample과 Hold 동작을 수행하게 된다.
대한민국등록특허공보 제10-1158177호(확산 스위치를 갖는 샘플홀드 회로 및 그것을 이용한 아날로그-디지털 컨버터, 후지쯔 가부시끼가이샤, 2012.06.13)
탑게이트 신호(Top-gate Signal) 센싱을 제외한 바텀게이트 신호(Bottom-gate Signal)만을 이용하여 바텀게이트 신호의 전송 시작구간과 종료구간을 샘플링한다. 이후 해당 구간에서 추출된 값을 더하여 평균을 얻는 평균 전류 센싱 회로 및 그 제어방법을 제공한다.
평균 전류 센싱 회로는 입력된 게이트 전압을 기초로 인덕터 전류를 생성하여 센싱부로 보내는 전원부, 인덕터 전류를 미러링하여 생성된 제1 전압을 적분기 회로부에 인가하는 센싱부, 센싱부의 출력단에 구비되고, 제1 전압을 인가받아 제2 전압을 저장하는 제1 커패시터와, 제1 커패시터의 출력단에 구비되고, 제2 전압을 인가받아 제3 전압을 생성하여 적분기 커패시터에 저장하는 적분기와, 적분기의 출력단에 구비되고, 제3 전압을 인가받아 제4 전압을 저장하는 제2 커패시터와, 센싱부의 출력단과 제1 커패시터의 입력단 사이에 직렬 연결된 제1 스위치 및 제1 커패시터의 출력단과 적분기의 증폭기 양 입력단자 사이에 직렬 연결된 제3 스위치를 포함하는 한 쌍의 제1 스위치부를 포함하는 적분기 회로부 및 제1 바텀게이트 신호 및 제2 바텀게이트 신호가 입력되고, 바텀게이트 딜레이 신호가 입력되지 않는 경우, 제1 제어모드를 수행하여 제1 스위치부가 턴온되도록 제어하는 제어부를 포함할 수 있다.
또한, 적분기 회로부는 제1 커패시터의 입력단과 적분기의 증폭기 양 입력단자 사이에 직렬 연결된 제2 스위치 및 제1 커패시터의 출력단과 적분기의 증폭기 음 입력단자 사이에 직렬 연결된 제4 스위치를 포함하는 한 쌍의 제2 스위치부를 더 포함할 수 있고, 제어부는 제1 바텀게이트 신호가 입력되고, 제2 바텀게이트 신호가 입력되지 않는 경우, 제2 제어모드를 수행하여 제1 스위치부가 턴오프 및 제2 스위치부가 턴온되도록 제어할 수 있다.
또한, 적분기 회로부는 적분기의 증폭기 출력단과 제2 커패시터 사이에 직렬 연결된 제6 스위치를 더 포함할 수 있고, 제어부는 제2 탑게이트 신호가 입력되지 않고, 탑게이트 딜레이 신호가 입력되는 경우, 제3 제어모드를 수행하여 제2 스위치부가 턴오프 및 제6 스위치가 턴온되도록 제어할 수 있다.
또한, 적분기 회로부는 적분기 커패시터의 양단에 병렬 연결된 제5 스위치를 더 포함할 수 있고, 제어부는 제2 탑게이트 신호가 입력되고, 탑게이트 딜레이 신호가 입력되지 않는 경우, 제4 제어모드를 수행하여 제6 스위치가 턴오프 및 제5 스위치가 턴온되도록 제어할 수 있다.
또한, 제어부는 제2 탑게이트 신호 및 제2 바텀게이트 신호를 각각 일정 시간 지연시켜 제1 탑게이트 신호 및 제1 바텀게이트 신호를 생성하는 버퍼를 포함할 수 있다.
또한, 제1 바텀게이트 신호는 전원부에 포함된 하측 트랜지스터를 구동하기 위한 신호인 것을 특징으로 할 수 있다.
또한, 제1 바텀게이트 신호 및 제2 바텀게이트 신호가 입력되고, 바텀게이트 딜레이 신호가 입력되지 않는 경우 제1 샘플 신호, 제1 바텀게이트 신호가 입력되고, 제2 바텀게이트 신호가 입력되지 않는 경우 제2 샘플 신호, 제2 탑게이트 신호가 입력되지 않고, 탑게이트 딜레이 신호가 입력되는 경우 홀드 신호 및 제2 탑게이트 신호가 입력되고, 탑게이트 딜레이 신호가 입력되지 않는 경우 리셋 신호를 생성하여 적분기 회로부에 전송하는 스위치 신호 발생기를 포함할 수 있다.
또한, 스위치 신호 발생기는 바텀게이트 딜레이 신호를 입력받아 반대 신호를 출력하는 제1 NOT 게이트, 제1 바텀게이트 신호 및 제2 바텀게이트 신호를 입력받아 논리곱 연산하는 제1 AND 게이트, 제1 NOT 게이트의 출력 신호 및 제1 AND 게이트의 출력 신호를 입력받아 논리곱 연산하는 제2 AND 게이트, 제2 바텀게이트 신호를 입력받아 반대 신호를 출력하는 제2 NOT 게이트, 제1 바텀게이트 신호 및 제2 바텀게이트 신호의 반대 신호를 입력받아 논리곱 연산하는 제3 AND 게이트 및 제2 AND 게이트의 출력 신호 및 제3 AND 게이트의 출력 신호를 입력받아 논리합 연산하는 OR 게이트를 포함할 수 있다.
또한, 제2 AND 게이트의 출력 신호는 제1 샘플 신호이고, 제3 AND 게이트의 출력 신호는 제2 샘플 신호인 것을 특징으로 할 수 있다.
또한, 스위치 신호 발생기는 제2 탑게이트 신호를 입력받아 반대 신호를 출력하는 제3 NOT 게이트, 탑게이트 딜레이 신호 및 제2 탑게이트 신호의 반대 신호를 입력받아 부정논리합 연산하는 제1 NOR 게이트, 탑게이트 딜레이 신호를 입력받아 반대 신호를 출력하는 제4 NOT 게이트 및 제2 탑게이트 신호 및 탑게이트 딜레이 신호의 반대 신호를 입력받아 부정논리합 연산하는 제2 NOR 게이트를 포함할 수 있다.
또한, 제1 NOR 게이트의 출력 신호는 홀드 신호이고, 제2 NOR 게이트의 출력 신호는 리셋 신호인 것을 특징으로 할 수 있다.
평균 전류 센싱 회로의 제어방법은 제1 바텀게이트 신호, 제2 바텀게이트 신호 및 바텀게이트 딜레이 신호를 센싱하는 단계, 제1 바텀게이트 신호 및 제2 바텀게이트 신호가 입력되고, 바텀게이트 딜레이 신호가 입력되지 않는 경우, 제1 제어모드로 결정하는 단계 및 적분기 회로부의 제1 스위치 및 제3 스위치가 포함된 제1 스위치부가 턴온되도록 제어하는 단계를 포함할 수 있다.
높은 효율을 갖는 DC-DC 컨버터를 설계하기 위해 상측 트랜지스터(High-side Transistor)에 NMOS를 사용하는 경우, 기존 방식인 저항을 사용하지 않고 하측 트랜지스터(Low-side Transistor)가 활성화 되어있는 구간의 인덕터 전류만을 평균 전류 출력에 반영하여, 설계에 필요한 회로의 면적과 소모되는 전류를 줄일 수 있는 평균 전류 센싱 회로 및 그 제어방법을 제공할 수 있다.
도 1은 일 실시예에 따른 평균 전류 센싱 회로의 개략적인 구성을 나타내는 도면이다.
도 2a는 일 실시예에 따른 평균 전류 센싱 회로의 구성 중 전원부에 대해 설명하기 위한 도면이다.
도 2b는 일 실시예에 따른 평균 전류 센싱 회로의 구성 중 센싱부에 대해 설명하기 위한 도면이다.
도 2c는 일 실시예에 따른 평균 전류 센싱 회로의 구성 중 적분기 회로부에 대해 설명하기 위한 도면이다.
도 2d는 일 실시예에 따른 평균 전류 센싱 회로의 구성 중 제어부에 대해 설명하기 위한 도면이다.
도 3a는 일 실시예에 따른 제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG2)를 이용하여 제1 샘플 신호 및 제2 샘플 신호를 추출하는 것을 설명하기 위한 스위치 신호 발생기의 제1 논리 회로도이다.
도 3b는 일 실시예에 따른 제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG)를 이용하여 추출된 제1 샘플 신호 및 제2 샘플 신호의 타이밍을 나타내는 도면이다.
도 4a는 일 실시예에 따른 제2 탑게이트 신호(TG2)를 이용하여 홀드 신호 및 리셋 신호를 추출하는 것을 설명하기 위한 스위치 신호 발생기의 제2 논리 회로도이다.
도 4b는 일 실시예에 따른 제2 탑게이트 신호(TG2)를 이용하여 추출된 홀드 신호 및 리셋 신호의 타이밍을 나타내는 도면이다.
도 5는 일 실시예에 따른 평균 전류 센싱 회로의 제어방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 기술되는 실시예를 통하여 발명을 통상의 기술자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 다만, 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
이하에서 사용되는 용어들은 실시예에서의 기능을 고려하여 선택된 용어들로써, 그 용어의 의미는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로, 후술하는 실시예에서 사용된 용어의 의미는 이하에서 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 통상의 기술자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다. 또한, 각 도면에서 제시된 동일한 참조번호 또는 부호는 실질적으로 동일한 기능을 수행하는 부품 또는 구성요소를 나타낸다.
이하, 첨부된 도면 및 이에 기재된 내용들을 참조하여 본 발명의 실시예에 따른 평균 전류 센싱 회로 및 그 제어방법을 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 평균 전류 센싱 회로의 개략적인 구성을 나타내는 도면이다.
도 1을 참조하면, 평균 전류 센싱 회로(1)는 전원부(100), 센싱부(200), 적분기 회로부(300) 및 제어부(400)를 포함할 수 있다.
전원부(100)는 입력된 게이트 전압을 기초로 인덕터 전류를 생성하여 센싱부(200)로 보낼 수 있다.
센싱부(200)는 전원부(100)에서 흘러 들어온 인덕터 전류를 미러링하여 제1 전압을 생성하며, 이를 적분기 회로부(300)에 인가할 수 있다.
적분기 회로부(300)는 센싱부(200)에서 생성된 제1 전압을 인가받아 제4 전압을 출력할 수 있다.
또한, 적분기 회로부(300)는 제1 커패시터(310), 적분기(320), 제2 커패시터(330), 제1 스위치부(340), 제2 스위치부(350), 제5 스위치(360) 및 제6 스위치(370)를 포함할 수 있다.
또한, 제1 스위치부(340)는 제1 스위치(341) 및 제3 스위치(343)를 포함할 수 있다.
또한, 제2 스위치부(350)는 제2 스위치(352) 및 제4 스위치(354)를 포함할 수 있다.
제어부(400)는 게이트 신호에 기초하여 복수의 스위치 제어 신호를 생성하고, 스위치 제어 신호를 적분기 회로부(300)에 전송하여 스위치들의 작동을 제어할 수 있다.
또한, 제어부(400)는 버퍼(410) 및 스위치 신호 발생기(420)를 포함할 수 있다.
버퍼(410)는 버퍼(410)를 통과하기 전의 게이트 신호를 각각 일정 시간 지연시켜 전원부(100)에 포함된 트랜지스터를 작동시키는 게이트 신호를 생성할 수 있다.
제2 탑게이트 신호(TG2) 및 상기 제2 바텀게이트 신호(BG2)를 각각 일정 시간 지연시켜 제1 탑게이트 신호(TG1) 및 상기 제1 바텀게이트 신호(BG1)를 생성하는
스위치 신호 발생기(420)는 게이트 신호 및 게이트 딜레이 신호를 이용하여, 제1 스위치부(340)를 턴온(Turn-on)하는 제1 샘플 신호, 제2 스위치부(350)를 턴온하는 제2 샘플 신호, 제5 스위치(360)를 턴온하는 리셋 신호 및 제6 스위치(370)를 턴온하는 홀드 신호를 생성할 수 있다.
이상에서 기재된 평균 전류 센싱 회로(1)의 구성요소들은 도 2a 내지 도 2d를 참조하여 더욱 상세하게 후술하도록 한다.
도 2a는 본 발명의 실시예에 따른 평균 전류 센싱 회로의 구성 중 전원부에 대해 설명하기 위한 도면이다.
도 2a를 참조하면, 전원부(100)는 전원부(100)에 입력된 게이트 전압(Vg)을 기초로 인덕터 전류(IL)를 생성할 수 있다.
더 구체적으로, 전원부(100)에서는 탑게이트 ON 및 바텀게이트 ON에 의해 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 스위치 주파수(Switching Frequency)에 따라 입력된 게이트 전압(Vg)를 Vx 전압으로 변환할 수 있다.
이와 함께, 전원부(100)는 아래 수학식 1을 만족하는 인덕터 전류(IL)를 생성할 수 있다.
Figure 112020093122711-pat00001
또한, 바텀게이트가 높은 수치로 활성화되어 있는 구간에서의 IL2 전류는 아래의 수학식 2를 만족하게 된다.
Figure 112020093122711-pat00002
아울러, 제2 트랜지스터(M2)와 제3 트랜지스터(M3)에는 1000:1의 전류비로 전류가 공급되는데, 예를 들어 제2 트랜지스터(M2)에 1000A가 공급되면 제3 트랜지스터(M3)는 1A가 공급됨에 따라 k는 전류비의 상수인 1000이 되게 된다.
또한, 바텀게이트가 높은 수치로 활성화되어 있는 구간에서의 IL3 전류는 아래의 수학식 3을 만족하게 된다.
Figure 112020093122711-pat00003
이를 통해, IL2 전류 내지 IL4 전류는 인덕터 전류(IL)의 정보를 포함하고 있고, 수학식 3을 만족하면서 IL4 전류가 센싱부로 흐르게 된다.
도 2b는 본 발명의 실시예에 따른 평균 전류 센싱 회로의 구성 중 센싱부에 대해 설명하기 위한 도면이다.
도 2b를 참조하면, 센싱부(200)는 전원부에서 흘러온 인덕터 전류(IL)를 기초로 제5 전압(Vy)을 생성하고, 인덕터 전류를 미러링(Mirroring)하여 제1 전압(Vz)을 생성할 수 있다.
구체적으로, 센싱부(200)는 상기 수학식 3을 통해 도출된 IL3를 제4 트랜지스터(M4)로 흘려주기 위해 제5 전압(Vy)이 인가될 수 있다. 또한, 아래의 수학식 4를 만족하는 IL4 전류를 미러링을 통해 제5 트랜지스터(M5)에 IL5 전류가 흐를 수 있고, 이에 따라 아래의 수학식 5를 만족하는 제1 전압(Vz)을 생성하여 적분기 회로부에 인가할 수 있다.
Figure 112020093122711-pat00004
Figure 112020093122711-pat00005
도 2c는 본 발명의 실시예에 따른 평균 전류 센싱 회로의 구성 중 적분기 회로부에 대해 설명하기 위한 도면이다.
도 2c를 참조하면, 적분기 회로부(300)는 제1 커패시터(C1), 적분기, 제2 커패시터(Csense), 제1 스위치부(SW1,SW3), 제2 스위치부(SW2, SW4), 제5 스위치(SW5) 및 제6 스위치(SW6)를 포함할 수 있다.
제1 커패시터(C1)는 제1 전압(Vz)을 인가받아 양단전압인 제2 전압(VC1)을 저장할 수 있다.
적분기는 제1 커패시터(C1)의 출력단에 구비될 수 있고, 제2 전압(VC1)을 인가받아 양단전압인 제3 전압(VC2)을 생성하여 적분기 커패시터(C2)에 저장할 수 있다.
제2 커패시터(Csense)는 적분기의 출력단에 구비될 수 있고, 제3 전압(VC2)을 인가받아 양단전압인 제4 전압(Vsense)을 저장할 수 있다.
제1 스위치부는 제1 스위치(SW1) 및 제3 스위치(SW3)를 포함할 수 있는데, 먼저 제1 스위치(SW1)는 센싱부의 출력단과 제1 커패시터(C1)의 입력단 사이에 직렬 연결될 수 있고, 제3 스위치(SW3)는 제1 커패시터(C1)의 출력단과 적분기의 증폭기 양 입력단자(AMP +) 사이에 직렬 연결될 수 있다.
제2 스위치부는 제2 스위치(SW2) 및 제4 스위치(SW4)를 포함할 수 있는데, 먼저 제2 스위치(SW2)는 제1 커패시터(C1)의 입력단과 적분기의 증폭기 양 입력단자(AMP +) 사이에 직렬 연결될 수 있고, 제4 스위치(SW4)는 제1 커패시터(C1)의 출력단과 적분기의 증폭기 음 입력단자(AMP -) 사이에 직렬 연결될 수 있다.
제5 스위치(SW5)는 적분기 커패시터(C2)의 양단에 병렬 연결될 수 있다.
제6 스위치(SW6)는 적분기의 증폭기(AMP) 출력단과 제2 커패시터(Csense) 사이에 직렬 연결될 수 있다.
이는 이후 설명하게 될 제어부의 스위치 동작 제어를 통해 스위치는 턴온(Turn-on) 및 턴오프(Turn-off)가 가능해지고 이에 따라 제1 커패시터(C1), 적분기 커패시터(C2) 및 제2 커패시터(C3)는 양단 전압이 충전 및 방전이 될 수 있다.
적분기 회로부(300)에 대한 설명은 하기 도 2d를 이용하여 부가적으로 후술할 것이며, 도 2d 설명 시 도 2c를 함께 참조할 것이다.
도 2d는 본 발명의 실시예에 따른 평균 전류 센싱 회로의 구성 중 제어부에 대해 설명하기 위한 도면이다.
도 2d를 참조하여 설명하기 전에 복수 개의 게이트 신호와 관련한 용어를 정의하고자 한다.
탑게이트 관련 신호
1) 제1 탑게이트 신호(TG1)는 도 2a의 전원부(100)에 포함된 상측 트랜지스터(M1)를 구동하기 위한 신호이다. 그러나 본 발명에서는 탑게이트 전류 및 바텀게이트 전류 모두를 센싱하였을 때에 따라오는 비교적 큰 회로의 면적과 전류소모라는 단점을 극복하고자 바텀게이트 전류만을 센싱한다. 따라서 하기 바텀게이트 딜레이 신호(BG1_delay)가 제1 바텀게이트 신호(BG1)를 지연시킨 신호라면, 탑게이트 딜레이 신호(TG2_delay)는 제2 탑게이트 신호(TG2)를 지연시킨 신호가 되는 것이다.
2) 제2 탑게이트 신호(TG2)는 탑게이트 드라이버 및 버퍼를 통과하기 전의 신호이다. 따라서 제2 탑게이트 신호(TG2)는 제1 탑게이트 신호(TG)의 전송시작시간보다 일정 시간 빠르게 전송될 수 있다.
3) 탑게이트 딜레이 신호(TG2_delay)는 제2 탑게이트 신호(TG2)를 일정 시간 지연시킨 신호로, 제2 탑게이트 신호(TG2)의 전송시작시간에 비해 일정 시간 느리게 전송된다.
바텀게이트 관련 신호
1) 제1 바텀게이트 신호(BG1)는 도 2a의 전원부(100)에 포함된 하측 트랜지스터(M2)를 구동하기 위한 신호이다.
2) 제2 바텀게이트 신호(BG2)는 바텀게이트 드라이버 및 버퍼를 통과하기 전의 신호이다. 따라서 제2 바텀게이트 신호(BG2)는 제1 바텀게이트 신호(BG1)의 전송시작시간보다 일정 시간 빠르게 전송될 수 있다.
3) 바텀게이트 딜레이 신호(BG1_delay)는 제1 바텀게이트 신호(BG1)를 일정 시간 지연시킨 신호로, 제1 바텀게이트 신호(BG1)의 전송시작시간에 비해 일정 시간 느리게 전송된다.
따라서 상기 게이트 신호들의 전송시작시간이 빠른 순으로 나열하자면 아래와 같다.
1) 제2 탑게이트 신호(TG2) - 제1 탑게이트 신호(TG1) - 탑게이트 딜레이 신호(TG2_delay)
2) 제2 바텀게이트 신호(BG2) - 제1 바텀게이트 신호(BG1) - 바텀게이트 딜레이 신호(BG1_delay)
도 2d를 참조하면, 제어부(400)는 제2 탑게이트 신호(TG2) 및 제2 바텀게이트 신호(BG2)를 각각 일정 시간 지연시켜 제1 탑게이트 신호(TG1) 및 제1 바텀게이트 신호(BG1)를 생성하는 버퍼(410)를 포함할 수 있다.
또한, 제어부(400)는 제2 탑게이트 신호(TG2), 탑게이트 딜레이 신호(TG2_delay), 제1 바텀게이트 신호(BG1) 및 바텀게이트 딜레이 신호(BG1_delay)를 이용하여, 제1 스위치부(SW1,SW3)를 턴온(Turn-on)하는 제1 샘플 신호, 제2 스위치부(SW2,SW4)를 턴온하는 제2 샘플 신호, 제5 스위치(SW5)를 턴온하는 리셋 신호 및 제6 스위치(SW6)를 턴온하는 홀드 신호를 생성하는 스위치 신호 발생기(420)를 포함할 수 있다.
또한, 제어부(400)는 제1 바텀게이트 신호(BG1)의 전송이 시작되면 적분기 회로부(300)에 제1 샘플 신호를 전송하여, 제1 스위치부를 턴온(Turn-on)으로 제어하고, 제1 커패시터(C1)에 제2 전압(VC1)이 저장되도록 할 수 있다.
구체적으로, 제1 바텀게이트 신호(BG1)의 전송이 시작될 때, 적분기 회로부(300)에 제1 샘플 신호가 입력되어 제1 스위치(SW1) 및 제3 스위치(SW3)가 턴온(Turn-on) 상태로 진입하는 것을 의미할 수 있다.
아울러 제1 샘플 신호를 통해 제1 스위치(SW1) 및 제3 스위치(SW3)이 턴온(Turn-on)되면, 제1 커패시터(C1)에 제1 전압(Vz)이 저장되어 제1 커패시터(C1)는 양단 전압인 제2 전압(VC1)을 갖게 됨을 의미할 수 있다. 이때 제1 커패시터(C1)에 저장되는 전하량은 아래의 수학식 6을 따르게 된다.
Figure 112020093122711-pat00006
또한, 제어부(400)는 제1 바텀게이트 신호(BG1)의 전송이 종료되기 전, 적분기 회로부에 제2 샘플 신호를 전송하여, 제1 스위치부를 턴오프(Turn-off) 및 제2 스위치부를 턴온(Turn-on)으로 제어하고, 적분기 커패시터(C2)에 제3 전압(VC2)이 저장되도록 할 수 있다.
구체적으로 제1 바텀게이트 신호(BG1)의 전송이 종료되기 전, 적분기 회로부(300)에 제2 샘플 신호가 입력되어 제1 스위치(SW1) 및 제3 스위치(SW3)가 턴오프(Turn-off) 상태로 진입하고, 제2 스위치(SW2) 및 제4 스위치(SW4)가 턴온(Turn-on) 상태로 진입하는 것을 의미할 수 있다.
아울러 기존에 제1 커패시터(C1)에 저장된 전하량 Q1은 적분기 커패시터(C2)에 저장되고, 이때 적분기 커패시터(C2)는 양단 전압인 제3 전압(VC2)를 갖게 되며, 적분기 커패시터(C2)에 저장되는 전하량은 아래의 수학식 7을 따르게 되고, 이때 제1 적분기 커패시터(C1)의 양단 전압인 제2 전압(VC1)은 방전될 수 있다.
Figure 112020093122711-pat00007
결과적으로 제1 샘플 신호가 오프(OFF)된 직후 아래의 수학식 8을 만족하는 결과를 갖게 된다.
Figure 112020093122711-pat00008
수학식 8은 AC ground를 가정한 결과로 적분기 회로부(300)의 AMP의 입력단 DC 값에 따라 VC2(max) 값은 변경될 수 있으며, 이 경우에는 아래의 수학식 9를 만족하게 된다.
Figure 112020093122711-pat00009
또한, 한 주기(제1 바텀게이트 신호(BG1)의 시작과 다음 제1 바텀게이트 신호(BG1)의 시작 전) 상의 제2 샘플 신호(인덕터 전류의 하강이 끝나기 직전의 지점)를 통해 출력된 인덕터 전류(IL)의 최저 값(VZ(min))을 상기 수학식 9와 같이 아래의 수학식 10으로 기록한다. 또한, 제2 전압(VC1)이 방전되어 있었기 때문에 제3 전압(VC2)는 추가적인 전하량 Q1을 갖게 된다.
Figure 112020093122711-pat00010
따라서 제3 전압(VC2)에는 제1 샘플 신호 및 제2 샘플 신호로부터 제1 바텀게이트 신호(BG1)의 구간에서 인덕터 전류(IL)의 최고점(max)과 최저점(min)의 합이 기록된다. 이는 아래의 수학식 11을 만족하게 된다.
Figure 112020093122711-pat00011
제1 샘플 신호 및 제2 샘플 신호 구간 이후, 제어부(400)는 제1 바텀게이트 신호(BG1)의 전송이 종료되면 적분기 회로부(300)에 홀드 신호를 전송하여, 제2 스위치부를 턴오프(Turn-off) 및 제6 스위치(SW6)를 턴온(Turn-on)으로 제어하고, 제2 커패시터(Csense)에 제4 전압(VCsense)이 저장되도록 할 수 있다.
이는 홀드 신호를 통해 제6 스위치(SW6)가 턴온(Turn-on)되면, 적분기 커패시터(C2)에 저장되어 있던 양단 전압인 제3 전압(VC2)이 제2 커패시터(Csense)에 기록된다.
이후, 제어부(400)는 제1 바텀게이트 신호(BG1)의 전송이 재시작되기 전, 적분기 회로부(300)에 리셋 신호를 전송하여, 제6 스위치(SW6)를 턴오프(Turn-off) 및 제5 스위치(SW5)를 턴온(Turn-on)으로 제어하고, 적분기 커패시터(C2)가 방전되도록 할 수 있다. 이는 제3 전압(VC2)을 리셋 함으로써, 한 주기(제1 바텀게이트 신호(BG1)의 시작과 다음 제1 바텀게이트 신호(BG1)의 시작 전)를 마무리하는 것을 의미할 수 있다.
이에 따라 제4 전압(VCsense)은 아래의 수학식 12를 만족하게 된다.
Figure 112020093122711-pat00012
이를 통해, 제1 바텀게이트 신호(BG1)만을 이용하여 이의 전송 시작구간과 종료구간을 샘플링하고, 해당 구간에서 추출된 인덕터 전류(IL)의 최고값과 최저값을 더하여 평균을 얻을 수 있다.
이상에서 설명한 탑게이트 및 바텀게이트와 관련된 신호를 이용하여 복수의 신호를 생성하는 것은 하기 도 3a 내지 도 4b를 참조하여 후술하도록 한다.
도 3a는 본 발명의 실시예에 따른 제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG2)를 이용하여 제1 샘플 신호 및 제2 샘플 신호를 추출하는 것을 설명하기 위한 스위치 신호 발생기의 제1 논리 회로도이다.
도 3b는 본 발명의 실시예에 따른 제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG2)를 이용하여 추출된 제1 샘플 신호 및 제2 샘플 신호의 타이밍을 나타내는 도면이다.
먼저 도 3a를 참조하면, 제1 논리 회로도(421)는 바텀게이트 딜레이 신호(BG1_delay)를 입력받아 반대 신호를 출력하는 제1 NOT 게이트(425), 제1 바텀게이트 신호(BG1)와 제2 바텀게이트 신호(BG2)를 입력받아 논리곱 연산하는 제1 AND 게이트(422) 및 제1 NOT 게이트(425)의 출력 신호와 제1 AND 게이트(422)의 출력 신호를 입력받아 논리곱 연산하는 제2 AND 게이트(423)를 포함할 수 있다.
이를 통해 제2 AND 게이트(423)의 출력 신호로 제1 샘플 신호가 출력될 수 있다.
또한, 제1 논리 회로도(421)는 제2 바텀게이트 신호(BG2)를 입력받아 반대 신호를 출력하는 제2 NOT 게이트(426) 및 제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG2)의 반대 신호를 입력받아 논리곱 연산하는 제3 AND 게이트(424)를 포함할 수 있다.
이를 통해 제3 AND 게이트(424)의 출력 신호로 제2 샘플 신호가 출력될 수 있다.
또한, 제1 논리 회로도(421)는 제2 AND 게이트(423)의 출력 신호 및 제3 AND 게이트(424)의 출력 신호를 입력받아 논리합 연산하는 OR 게이트(427)를 포함할 수 있다. 이는 곧 제1 바텀게이트 신호(BG1)의 전송이 시작되는 시간에는 제1 샘플 신호를 송신하여 도 2c의 제1 커패시터(C1)에 제2 전압(VC1)을 충전하고, 제1 바텀게이트 신호(BG1)의 전송이 마무리되는 시간에는 제2 샘플 신호를 송신하여 적분기 커패시터(C2)에 제3 전압(VC2)을 충전하는 것을 의미할 수 있다.
아울러 도 3b는 상기 도 3a를 참조하여 설명한 게이트 신호를 이용하여 제1 샘플 신호 및 제2 샘플 신호를 얻는 것을 타이밍도로 보여주고 있다. 논리 연산하는 과정은 도 3b에 기재된 BG1 on부터 BG1 off까지의 구간 내에서 이루어지며, 보이는 바와 같이 제1 샘플 신호는 BG1 on 시점 직후 발생되고, 제2 샘플 신호는 BG1 off 직전 발생된다.
도 3a 및 도 3b를 참조하여 부가 설명하자면 제어부(400)는 제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG2)가 on되고, 바텀게이트 딜레이 신호(BG1_delay)가 off되는 경우, 제1 샘플 신호를 생성함으로써 제1 제어모드를 수행할 수 있다. 제어부(400)는 제1 제어모드에 따라 제1 스위치부가 턴온되도록 제어하고, 제2 스위치부, 제5 스위치 및 제6 스위치가 턴오프되도록 제어할 수 있다.
또한, 제어부(400)는 제1 바텀게이트 신호(BG1)이 on되고, 제2 바텀게이트 신호(BG2)가 off되는 경우, 제2 샘플 신호를 생성함으로써 제2 제어모드를 수행할 수 있다. 제어부(400)는 제2 제어모드에 따라 제2 스위치부가 턴온되도록 제어하고, 제1 스위치부, 제5 스위치 및 제6 스위치는 턴오프되도록 제어할 수 있다.
도 4a는 본 발명의 실시예에 따른 제2 탑게이트 신호(TG2)를 이용하여 홀드 신호 및 리셋 신호를 추출하는 것을 설명하기 위한 스위치 신호 발생기의 제2 논리 회로도이다.
도 4b는 본 발명의 실시예에 따른 제2 탑게이트 신호(TG2)를 이용하여 추출된 홀드 신호 및 리셋 신호의 타이밍을 나타내는 도면이다.
먼저 도 4a를 참조하면, 제2 논리 회로도(431)는 제2 탑게이트 신호(TG2)를 입력받아 반대 신호를 출력하는 제3 NOT 게이트(434) 및 탑게이트 딜레이 신호(TG2_delay)와 제2 탑게이트 신호(TG2)의 반대 신호를 입력받아 부정논리합 연산하는 제1 NOR 게이트(432)를 포함할 수 있다.
이를 통해 제1 NOR 게이트(432)의 출력 신호로 홀드 신호가 출력될 수 있다.
또한, 제2 논리 회로도(431)는 탑게이트 딜레이 신호(TG2_delay)를 입력받아 반대 신호를 출력하는 제4 NOT 게이트(435) 및 제2 탑게이트 신호(TG2)와 탑게이트 딜레이 신호의 반대 신호를 입력받아 부정논리합 연산하는 제2 NOR 게이트(433)를 포함할 수 있다.
이를 통해 제2 NOR 게이트(433)의 출력 신호로 리셋 신호가 출력될 수 있다.
아울러 도 4b는 상기 도 4a를 참조하여 설명한 게이트 신호를 이용하여 홀드 신호 및 리셋 신호를 얻는 것을 타이밍도로 보여주고 있다. 논리 연산하는 과정은 도 4b에 기재된 TG1 on부터 TG1 off까지의 구간 내에서 이루어지며, 보이는 바와 같이 홀드 신호는 BG1 off 또는 TG1 on 시점 직후 발생되어 제2 샘플 신호를 통해 저장된 제3 전압(VC2)이 제2 커패시터(Csense)로 인가되어 제4 전압(VCsense)이 충전되는 것을 의미할 수 있다.
이후, 리셋 신호는 BG1 on 또는 TG1 off 직전 발생되어 제3 전압(VC2)을 방전하여 제1 바텀게이트 신호(BG1)의 한 주기를 마무리하는 것을 의미할 수 있다.
도 4a 및 도 4b를 참조하여 부가설명하자면, 제어부(400)는 제2 탑게이트 신호(TG2)가 off되고, 탑게이트 딜레이 신호(TG2_delay)가 on되는 경우, 홀드 신호를 생성함으로써 제3 제어모드를 수행할 수 있다. 제어부(400)는 제3 제어모드에 따라 제6 스위치가 턴온되도록 제어하고, 제1 스위치부, 제2 스위치부 및 제5 스위치가 턴오프되도록 제어할 수 있다.
또한, 제어부(400)는 제2 탑게이트 신호(TG2)가 on되고, 탑게이트 딜레이 신호(TG2_delay)가 off되는 경우, 리셋 신호를 생성함으로써 제4 제어모드를 수행할 수 있다. 제어부(400)는 제4 제어모드에 따라 제5 스위치가 턴온되도록 제어하고, 제1 스위치부, 제2 스위치부 및 제6 스위치가 턴오프되도록 제어할 수 있다.
도 5는 본 발명의 실시예에 따른 평균 전류 센싱 회로의 제어방법을 설명하기 위한 순서도이다.
도 5를 참조하여 설명할 시 본 발명의 이해를 더욱 돕기 위해 상기 도 2a 내지 도 4b를 참조하여 설명할 것이다.
도 5를 참조하면, 평균 전류 센싱 회로의 제어방법은 BG1 신호 전송이 시작되어(S100), 적분기 회로부(300)에 제1 제어모드가 감지된 경우(S110), 제어부(400)가 제1 스위치 제어신호를 생성하여 적분기 회로부(300)에 포함된 제1 스위치부를 턴온(Turn-on) 상태로 제어하는 제1 단계(S111)를 포함할 수 있다.
구체적으로 제어부(400)는 제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG2)가 입력되고, 바텀게이트 딜레이 신호(BG1_delay)가 입력되지 않는 경우, 제1 샘플 신호를 생성함으로써 제1 제어모드를 수행할 수 있다. 제어부(400)는 제1 제어모드에 따라 적분기 회로부(300)의 제1 스위치(SW1) 및 제3 스위치(SW3)를 포함하는 제1 스위치부가 턴온되도록 제어하고, 제2 스위치부, 제5 스위치(SW5) 및 제6 스위치(SW6)가 턴오프되도록 제어할 수 있다.
이를 통해, 제1 단계(S111)에서는 적분기 회로부(300)에 인가된 제1 전압(Vz)을 제1 커패시터(C1)가 인가받아 제2 전압(VC1)으로 저장할 수 있다.
이때 제1 커패시터(C1)는 센싱부(200)의 출력단에 구비되고, 제1 스위치부는 센싱부(200)의 출력단과 제1 커패시터(C1)의 입력단 사이에 직렬 연결된 제1 스위치(SW1) 및 제1 커패시터(C1)의 출력단과 적분기의 증폭기 양 입력단자(AMP +) 사이에 직렬 연결된 제3 스위치(SW3)를 포함할 수 있다.
또한, 평균 전류 센싱 회로의 제어방법은 제1 커패시터(C1)에 제2 전압(VC1)이 저장된 이후, 적분기 회로부(300)에 제2 제어모드가 감지된 경우(S120), 제어부(400)가 제2 스위치 제어신호를 생성하여 제1 스위치부를 턴오프(Turn-off)하고 적분기 회로부(300)에 포함된 제2 스위치부를 턴온 상태로 제어하는 제2 단계(S121)를 포함할 수 있다.
구체적으로 제어부(400)는 제1 바텀게이트 신호(BG1)가 입력되고, 제2 바텀게이트 신호(BG2)가 입력되지 않는 경우, 제2 샘플 신호를 생성함으로써 제2 제어모드를 수행할 수 있다. 제어부(400)는 제2 제어모드에 따라 적분기 회로부(300)의 제2 스위치(SW2) 및 제4 스위치(SW4)를 포함하는 제2 스위치부를 턴온되도록 제어하고, 제1 스위치부, 제5 스위치(SW5) 및 제6 스위치(SW6)가 턴오프되도록 제어할 수 있다.
이를 통해, 제2 단계(S121)에서는 제1 커패시터(C1)에 저장되어 있는 제2 전압(VC1)을 적분기 커패시터(C2)가 인가받아 제3 전압(VC2)으로 저장할 수 있다.
이때 적분기 커패시터(C2)는 제1 커패시터(C1)의 출력단에 구비되고, 제2 스위치부는 제1 커패시터(C1)의 입력단과 적분기의 증폭기 양 입력단자(AMP +) 사이에 직렬 연결된 제2 스위치(SW2) 및 제1 커패시터(C1)의 출력단과 적분기의 증폭기 음 입력단자(AMP -) 사이에 직렬 연결된 제4 스위치(SW4)를 포함할 수 있다.
또한, 평균 전류 센싱 회로의 제어방법은 적분기 커패시터(C2)에 제3 전압(VC2)이 저장된 이후, 적분기 회로부(300)에 제3 제어모드가 감지된 경우(S130), 제어부(400)가 제3 스위치 제어신호를 생성하여 제2 스위치부를 턴오프하고 적분기 회로부(300)에 포함된 제6 스위치(SW6)를 턴온 상태로 제어하는 제3 단계(S131)를 포함할 수 있다.
구체적으로 제어부(400)는 제2 탑게이트 신호(TG2)가 입력되지 않고, 탑게이트 딜레이 신호(TG2_delay)가 입력되는 경우, 홀드 신호를 생성함으로써 제3 제어모드를 수행할 수 있다. 제어부(400)는 제3 제어모드에 따라 적분기 회로부(300)의 제6 스위치(SW6)가 턴온되도록 제어하고, 제1 스위치부, 제2 스위치부 및 제5 스위치(SW5)가 턴오프되도록 제어할 수 있다.
이를 통해, 제3 단계(S131)에서는 적분기 커패시터(C2)에 저장되어 있는 제3 전압(VC2)을 제2 커패시터(Csense)가 인가받아 제4 전압(VCsense)으로 저장할 수 있다.
이때 제2 커패시터(Csense)는 적분기 커패시터(C2)의 출력단에 구비되고, 제6 스위치(SW6)는 적분기의 증폭기 출력단과 제2 커패시터(Csense) 사이에 직렬 연결되어 있을 수 있다.
또한, 평균 전류 센싱 회로의 제어방법은 제2 커패시터(Csense)에 제4 전압(VCsense)이 저장된 이후, 적분기 회로부(300)에 제4 제어모드가 감지된 경우(S140), 제어부(400)가 제4 스위치 제어신호를 생성하여 제6 스위치(SW6)를 턴오프하고 적분기 회로부(300)에 포함된 제5 스위치(SW5)를 턴온 상태로 제어하는 제4 단계(S141)를 포함할 수 있다.
구체적으로 제어부(400)는 제2 탑게이트 신호(TG2)가 입력되고, 탑게이트 딜레이 신호(TG2_delay)가 입력되지 않는 경우, 리셋 신호를 생성함으로써 제4 제어모드를 수행할 수 있다. 제어부(400)는 제4 제어모드에 따라 적분기 회로부(300)의 제5 스위치(SW5)가 턴온되도록 제어하고, 제1 스위치부, 제2 스위치부 및 제6 스위치(SW6)가 턴오프되도록 제어할 수 있다.
이를 통해, 제4 단계(S141)에서는 적분기 커패시터(C2)를 방전시켜, BG1의 한 주기(BG1 on ~ 그 다음 BG1 on)를 완료시킬 수 있다.
이때 제5 스위치(SW5)는 적분기 커패시터(C2)의 양단에 병렬 연결되어 있을 수 있다.
상기의 설명은 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서 상기에 개시된 실시예 및 첨부된 도면들은 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 기술적 사상의 범위가 한정되는 것은 아니다. 그 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 평균 전류 센싱 회로 100: 전원부
200: 센싱부 300: 적분기 회로부
310: 제1 커패시터 320: 적분기
330: 제2 커패시터 340: 제1 스위치부
341: 제1 스위치 343: 제3 스위치
350: 제2 스위치부 352: 제2 스위치
354: 제4 스위치 360: 제5 스위치
370: 제6 스위치 400: 제어부
410: 버퍼 420: 스위치 신호 발생기
421: 제1 논리 회로도 422: 제1 AND 게이트
423: 제2 AND 게이트 424: 제3 AND 게이트
425: 제1 NOT 게이트 426: 제2 NOT 게이트
427: OR 게이트 431: 제2 논리 회로도
432: 제1 NOR 게이트 433: 제2 NOR 게이트
434: 제3 NOT 게이트 435: 제4 NOT 게이트

Claims (15)

  1. 입력된 게이트 전압을 기초로 인덕터 전류를 생성하여 센싱부로 보내는 전원부;
    상기 인덕터 전류를 미러링(Mirroring)하여 생성된 제1 전압(Vz)을 적분기 회로부에 인가하는 센싱부;
    상기 센싱부의 출력단에 구비되고, 상기 제1 전압을 인가받아 제2 전압(VC1)을 저장하는 제1 커패시터(C1)와, 상기 제1 커패시터의 출력단에 구비되고, 상기 제2 전압을 인가받아 제3 전압(VC2)을 생성하여 적분기 커패시터(C2)에 저장하는 적분기와, 상기 적분기의 출력단에 구비되고, 상기 제3 전압을 인가받아 제4 전압(Vsense)을 저장하는 제2 커패시터(Csense)와, 상기 센싱부의 출력단과 상기 제1 커패시터의 입력단 사이에 직렬 연결된 제1 스위치(SW1) 및 상기 제1 커패시터의 출력단과 상기 적분기의 증폭기 양 입력단자 사이에 직렬 연결된 제3 스위치(SW3)를 포함하는 한 쌍의 제1 스위치부를 포함하는 적분기 회로부; 및
    제1 바텀게이트 신호(BG1) 및 제2 바텀게이트 신호(BG2)가 입력되고, 바텀게이트 딜레이 신호(BG1_delay)가 입력되지 않는 경우, 제1 제어모드를 수행하여 상기 제1 스위치부가 턴온(Turn-on)되도록 제어하는 제어부;
    를 포함하고,
    상기 제어부는,
    상기 제1 바텀게이트 신호(BG1) 및 상기 제2 바텀게이트 신호(BG2)가 입력되고, 상기 바텀게이트 딜레이 신호(BG1_delay)가 입력되지 않는 경우 제1 샘플 신호,
    상기 제1 바텀게이트 신호가 입력되고, 상기 제2 바텀게이트 신호가 입력되지 않는 경우 제2 샘플 신호,
    제2 탑게이트 신호(TG2)가 입력되지 않고, 탑게이트 딜레이 신호(TG2_delay)가 입력되는 경우 홀드 신호 및
    상기 제2 탑게이트 신호가 입력되고, 상기 탑게이트 딜레이 신호가 입력되지 않는 경우 리셋 신호를 생성하여 상기 적분기 회로부에 전송하는 스위치 신호 발생기;
    를 포함하는 것을 특징으로 하고,
    상기 스위치 신호 발생기는,
    상기 바텀게이트 딜레이 신호(BG1_delay)를 입력받아 반대 신호를 출력하는 제1 NOT 게이트;
    상기 제1 바텀게이트 신호(BG1) 및 상기 제2 바텀게이트 신호(BG2)를 입력받아 논리곱 연산하는 제1 AND 게이트;
    상기 제1 NOT 게이트의 출력 신호 및 상기 제1 AND 게이트의 출력 신호를 입력받아 논리곱 연산하는 제2 AND 게이트;
    상기 제2 바텀게이트 신호(BG2)를 입력받아 반대 신호를 출력하는 제2 NOT 게이트;
    상기 제1 바텀게이트 신호(BG1) 및 상기 제2 바텀게이트 신호(BG2)의 반대 신호를 입력받아 논리곱 연산하는 제3 AND 게이트; 및
    상기 제2 AND 게이트의 출력 신호 및 상기 제3 AND 게이트의 출력 신호를 입력받아 논리합 연산하는 OR 게이트;
    를 포함하는 것을 특징으로 하는 평균 전류 센싱 회로.
  2. 제1항에 있어서,
    상기 적분기 회로부는,
    상기 제1 커패시터의 입력단과 상기 적분기의 증폭기 양 입력단자 사이에 직렬 연결된 제2 스위치(SW2) 및 상기 제1 커패시터의 출력단과 상기 적분기의 증폭기 음 입력단자 사이에 직렬 연결된 제4 스위치(SW4)를 포함하는 한 쌍의 제2 스위치부;
    를 더 포함하고,
    상기 제어부는,
    상기 제1 바텀게이트 신호(BG1)가 입력되고, 상기 제2 바텀게이트 신호(BG2)가 입력되지 않는 경우, 제2 제어모드를 수행하여 상기 제1 스위치부가 턴오프(Turn-off)되고, 상기 제2 스위치부가 턴온되도록 제어하는 평균 전류 센싱 회로.
  3. 제2항에 있어서,
    상기 적분기 회로부는,
    상기 적분기의 증폭기 출력단과 상기 제2 커패시터 사이에 직렬 연결된 제6 스위치(SW6);
    를 더 포함하고,
    상기 제어부는,
    제2 탑게이트 신호(TG2)가 입력되지 않고, 탑게이트 딜레이 신호(TG2_delay)가 입력되는 경우, 제3 제어모드를 수행하여 상기 제2 스위치부가 턴오프되고, 상기 제6 스위치가 턴온되도록 제어하는 평균 전류 센싱 회로.
  4. 제3항에 있어서,
    상기 적분기 회로부는,
    상기 적분기 커패시터의 양단에 병렬 연결된 제5 스위치(SW5);
    를 더 포함하고,
    상기 제어부는,
    상기 제2 탑게이트 신호(TG2)가 입력되고, 상기 탑게이트 딜레이 신호(TG2_delay)가 입력되지 않는 경우, 제4 제어모드를 수행하여 상기 제6 스위치가 턴오프되고, 상기 제5 스위치가 턴온되도록 제어하는 평균 전류 센싱 회로.
  5. 제1항에 있어서,
    상기 제어부는,
    제2 탑게이트 신호(TG2) 및 상기 제2 바텀게이트 신호(BG2)를 각각 일정 시간 지연시켜 제1 탑게이트 신호(TG1) 및 상기 제1 바텀게이트 신호(BG1)를 생성하는 버퍼;
    를 포함하는 평균 전류 센싱 회로.
  6. 제5항에 있어서,
    상기 제1 바텀게이트 신호(BG1)는 상기 전원부에 포함된 하측 트랜지스터(Low-side Transistor)를 구동하기 위한 신호인 것을 특징으로 하는 평균 전류 센싱 회로.
  7. 제1항에 있어서,
    상기 제2 AND 게이트의 출력 신호는 상기 제1 샘플 신호이고, 상기 제3 AND 게이트의 출력 신호는 상기 제2 샘플 신호인 것을 특징으로 하는 평균 전류 센싱 회로.
  8. 제1항에 있어서,
    상기 스위치 신호 발생기는,
    상기 제2 탑게이트 신호(TG2)를 입력받아 반대 신호를 출력하는 제3 NOT 게이트;
    상기 탑게이트 딜레이 신호(TG2_delay) 및 상기 제2 탑게이트 신호(TG2)의 반대 신호를 입력받아 부정논리합 연산하는 제1 NOR 게이트;
    상기 탑게이트 딜레이 신호를 입력받아 반대 신호를 출력하는 제4 NOT 게이트; 및
    상기 제2 탑게이트 신호 및 상기 탑게이트 딜레이 신호의 반대 신호를 입력받아 부정논리합 연산하는 제2 NOR 게이트;
    를 포함하는 평균 전류 센싱 회로.
  9. 제8항에 있어서,
    상기 제1 NOR 게이트의 출력 신호는 상기 홀드 신호이고, 상기 제2 NOR 게이트의 출력 신호는 상기 리셋 신호인 것을 특징으로 하는 평균 전류 센싱 회로.
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