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KR102338211B1 - 서로 다른 두 개의 양자 오류 정정 부호로 인코딩된 논리적 벨 양자 상태를 구현하는 양자 회로 및 방법 - Google Patents

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KR102338211B1
KR102338211B1 KR1020170079978A KR20170079978A KR102338211B1 KR 102338211 B1 KR102338211 B1 KR 102338211B1 KR 1020170079978 A KR1020170079978 A KR 1020170079978A KR 20170079978 A KR20170079978 A KR 20170079978A KR 102338211 B1 KR102338211 B1 KR 102338211B1
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logic
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최병수
황용수
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한국전자통신연구원
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Abstract

본 발명은 서로 다른 두 개의 양자 오류 정정 부호로 인코딩된 논리적 벨 양자 상태를 구현하는 양자 회로에 관한 것이다. 본 발명의 양자 회로는 CAT 양자 상태에 대해 하다마드 변환들을 수행하는 하다마드 게이팅 회로, 제 1 및 제 2 논리 큐빗들과 하다마드 게이팅 회로의 변환 결과들에 대해 CNOT 연산들을 수행하는 CNOT 게이팅 회로, CNOT 게이팅 회로의 연산 결과들을 측정하는 측정 회로, 그리고 측정 회로의 측정 결과에 기초하여 제 2 논리 큐빗의 비트를 변환시키는 논리 비트 변환기를 포함할 수 있다.

Description

서로 다른 두 개의 양자 오류 정정 부호로 인코딩된 논리적 벨 양자 상태를 구현하는 양자 회로 및 방법{QUANTUM CIRCUIT AND METHOD FOR IMPLEMENTATION A HETEROGENEOUSLY ENCODED LOGICAL BELL STATE}
본 발명은 양자 컴퓨팅에 관한 것으로, 좀 더 상세하게는, 서로 다른 두 개의 양자 오류 정정 부호로 인코딩된 논리적 벨 양자 상태를 구현하는 양자 회로 및 방법에 관한 것이다.
양자 역학의 원리를 이용하여 '0'과 '1'의 중첩으로 표현되는 큐빗을 기반으로 하는 양자 컴퓨터는, '0' 또는 '1'만 표현할 수 있는 비트들을 다루는 디지털 컴퓨터보다 훨씬 빠른 연산을 수행하는 것으로 알려져 있다. 양자 컴퓨터의 우수한 성능이 보이는 대표적인 예로써, 소인수 분해 및 양자 역학 시뮬레이션 등이 있다. 따라서, 양자 역학을 이용하는 양자 컴퓨터를 구현하기 위해 많은 시도들이 있었으나, 양자 컴퓨터를 실제적으로 구현하기 위해서는 많은 어려움이 있다. 그 대표적인 예로써, 양자 노이즈 문제가 있다. 양자 정보는 미세한 양자 노이즈에 의해서도 양자 정보가 원래 가지고 있는 고유의 상태를 쉽게 잃어버릴 수 있다. 그러므로, 양자 정보를 보호하기 위해 양자 오류 정정 부호를 이용한 결함 허용적 양자 오류 정정이 이용된다.
결함 허용적 양자 정보처리라 함은, 양자 오류 정정 부호를 이용하여 양자 정보를 인코딩한 후, 결함 허용적으로 동작하는 양자 연산자를 이용하여 양자 정보를 조작하는 것을 일컫는다. 여기서 결함 허용적이란 정보 처리 과정 중에 일정한 수준 이하의 노이즈가 발생하더라도, 최종 정보 처리 결과에는 영향을 미치지 않는다는 것을 의미한다. 양자 오류 정정 부호를 기반으로 하는 결함 허용적 양자 정보 처리를 이용함으로써, 노이즈로부터 양자 정보를 보호할 수 있다.
한편, 양자 컴퓨터는 다양한 기능을 수행하는 복수의 컴포넌트들로 구성될 수 있다. 예를 들어, 양자 정보를 처리하는 CPU, 양자 정보를 저장하는 메모리, 및 CPU와 메모리 사이에서 정보를 전달하는 버스 등이 있다. 현재까지 알려진 바에 의하면, 다양한 양자 기술들은 각각 서로 다른 특성을 가지고 있고, 다양한 양자 컴퓨터 컴포넌트들은 서로 다른 기능 및 특성을 가지고 있으므로, 양자 컴퓨터를 구현하기 위해서는 다양한 양자 기술들의 복합적 사용이 필요하다.
뿐만 아니라, 지금까지 제안된 양자 오류 정정 부호들은 서로 다른 특성을 가지고 있다. 따라서, 양자 컴퓨터 내에서 다양한 목적의 양자 정보 처리를 위해서, 단일의 양자 오류 정정 부호를 이용하는 것보다 다수의 양자 오류 정정 부호들을 복합적으로 이용하는 것이 더욱 효과적일 수 있다. 다양한 양자 오류 정정 부호들을 사용하기 위해서, 서로 다른 양자 오류 정정 부호들 간의 상호 변환 방법이 필수적이다. 그 대표적인 방법이 부호 전송 (Code Teleportation) 기술이다. 부호 전송 기술을 이용함으로써, 서로 다른 양자 오류 정정 부호로 인코딩된 양자 정보들을 서로 변환시킬 수 있다.
지금까지 부호 전송 기술을 이용한 여러 양자 정보 처리 프로토콜들이 제안되었다. 부호 전송 기술을 이용하기 위해서, 변환을 하고자 하는 두 개의 서로 다른 양자 오류 정정 부호들로 인코딩된 이종적인 논리적 벨 양자 상태 (heterogeneously encoded logical Bell state)가 필요하다. 그러나, 이종적인 논리적 벨 양자 상태를 구현하는 구체적인 방법에 대해서 논의된 바가 극히 드물다. 따라서, 부호 전송 기술을 실질적으로 사용하기 위해, 이종적인 논리적 벨 양자 상태를 구현하는 것은 매우 중요하다.
본 발명의 목적은 서로 다른 양자 오류 정정 부호에 의해 인코딩 된 양자 정보들 간의 상호 변환을 가능하게 하는, 논리적 벨 양자 상태를 구현하는 양자 회로 및 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 양자 회로는 CAT 양자 상태에 대해 하다마드 변환들을 수행하는 하다마드 게이팅 회로, 제 1 및 제 2 양자 오류 정정 부호들에 의해 각각 인코딩 된 제 1 및 제 2 논리 큐빗들과 상기 하다마드 게이팅 회로의 변환 결과들에 대해 Controlled-NOT 연산들을 수행하는 CNOT 게이팅 회로, 상기 CNOT 게이팅 회로의 연산 결과들의 결과를 측정하는 측정 회로, 그리고 상기 측정 회로의 측정 결과에 기초하여 상기 제 2 논리 큐빗의 비트를 변환시키는 논리 비트 변환기를 포함할 수 있다.
본 발명의 실시 예에 따른, 서로 다른 양자 오류 정정 부호들에 의해 인코딩 된 논리적 벨 양자 상태를 구현하도록 구성되는 양자 회로의 동작 방법은, CAT 양자 상태에 대해 하다마드 변환을 수행하는 단계, 제 1 및 제 2 양자 오류 정정 부호들에 의해 각각 인코딩 된 제 1 및 제 2 논리 큐빗들과 상기 하다마드 변환 결과에 대해 CNOT (Controlled-NOT) 연산을 수행하는 단계, 상기 CNOT 연산 결과를 측정하는 단계, 그리고 상기 측정 결과에 기초하여, 상기 제 2 논리 큐빗의 비트를 변환시키는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 양자 회로는 제 1 내지 제 3 양자 회로들을 포함할 수 있다. 각각의 양자 회로는, CAT 양자 상태에 대해 하다마드 변환들을 수행하는 하다마드 게이팅 회로, 제 1 및 제 2 양자 오류 정정 부호들에 의해 각각 인코딩 된 제 1 및 제 2 논리 큐빗들과 상기 하다마드 게이팅 회로의 변환 결과들에 대해 CNOT (Controlled-NOT) 연산들을 수행하는 CNOT 게이팅 회로, 그리고 상기 CNOT 게이팅 회로의 연산 결과를 측정하는 측정 회로를 포함할 수 있다. 상기 양자 회로는 각각의 양자 회로의 상기 측정 회로의 측정 결과를 수신하여 타깃 양자 상태를 선택하는 선택 회로, 및 상기 선택 회로의 선택 결과에 기초하여 상기 제 3 양자 회로로부터 출력되는 상기 제 2 논리 큐빗의 비트를 변환시키는 논리 비트 변환기를 포함할 수 있다.
본 발명의 실시 예에 의하면, 서로 다른 양자 오류 정정 부호에 의해 인코딩 된 양자 정보들 간의 상호 변환을 가능하게 하는, 논리적 벨 양자 상태를 구현하는 양자 회로 및 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 양자 회로를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 양자 회로의 구성을 좀 더 상세하게 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 양자 회로를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 양자 회로에 의해 생성된 EPR 쌍을 이용하는 부호 전송 회를 개략적으로 보여주는 도면이다.
도 5는 스테이트 인젝션 회로를 개략적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 양자 회로를 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 양자 회로를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 양자 회로(100)는 하다마드 게이팅 회로(Hadamard gating circuit)(110), CNOT (Controlled-NOT) 게이팅 회로(120), 측정 유닛(130), 패리티 검출기(140), 및 논리 비트 변환기(150)를 포함할 수 있다.
양자 회로(100)는, 서로 다른 양자 오류 정정 부호에 의해 인코딩된 양자 정보들 간의 상호 변환을 가능하게 하는 부호 전송(code teleportation)에 핵심적으로 요구되는 논리적 벨 양자 상태를 생성할 수 있다. 예를 들어, 물리적 벨 양자 상태는 두 개의 큐빗(qubit)들이 서로 최대로 얽혀 있는 (maximally entangled) 양자 상태를 의미할 수 있고, 논리적 벨 양자 상태는 물리적 벨 양자 상태의 두 개의 큐빗들 각각을 양자 오류 정정 부호로 인코딩한 양자 상태를 의미할 수 있다. 그리고 본 발명에서 제안하는 이종적인 논리적 벨 양자 상태는 물리적 벨 양자 상태의 두 개의 큐빗들 각각을 서로 다른 양자 오류 정정 부호를 이용하여 인코딩한 논리적 벨 양자 상태를 의미할 수 있다. 예를 들어, 양자 회로(100)는 논리적 벨 양자 상태로써, EPR 쌍(Einstein-Podolsky-Rose pair)을 생성할 수 있다.
양자 회로(100)는 nA+nB의 길이를 갖는 CAT 양자 상태를 입력받을 수 있다. 예를 들어, 양자 회로(100)가 입력받는 CAT 양자 상태는 아래의 수학식 1과 같이 정의될 수 있다.
Figure 112017060622794-pat00001
여기서, nA는 양자 오류 정정 부호 A의 블록의 크기이며, nB는 양자 오류 정정 부호 B의 블록의 크기이다.
하다마드 게이팅 회로(110)는 입력받은 CAT 양자 상태에 대해 하다마드 변환을 실행하도록 구성될 수 있다. 예를 들어, 하다마드 게이팅 회로(110)는 CAT 양자 상태의 개별 큐빗
Figure 112017060622794-pat00002
또는
Figure 112017060622794-pat00003
을,
Figure 112017060622794-pat00004
또는
Figure 112017060622794-pat00005
(기저 상태)들의 중첩 상태로 변환하도록 구성될 수 있다. 예를 들어, 하다마드 게이팅 회로(110)는 아래의 수학식 2 및 3과 같은 연산을 수행하도록 구성될 수 있다. 수학식 2 및 3에서, 화살표 위의 첨자 'H'는 하다마드 변환을 나타낸다.
Figure 112017060622794-pat00006
Figure 112017060622794-pat00007
양자 회로(100)는 서로 다른 오류 정정 부호에 의해 인코딩된 양자 오류 정정 부호를 입력받을 수 있다. 예를 들어, 양자 회로(100)는 양자 오류 정정 부호 A에 의해 인코딩된 논리 큐빗 (또는 양의 양자 상태)
Figure 112017060622794-pat00008
과 양자 오류 정정 부호 B에 의해 인코딩된 논리 큐빗 (또는 양의 양자 상태)
Figure 112017060622794-pat00009
을 입력받을 수 있다.
CNOT 게이팅 회로(120)는 하다마드 게이팅 회로(110)의 출력 결과와 논리 큐빗들
Figure 112017060622794-pat00010
에 대해 CNOT 연산을 수행할 수 있다. CNOT 게이팅 회로(120)는 두 개의 큐빗들을 입력받아 두 개의 출력 큐빗들을 출력할 수 있으며, 입력 큐빗 중 하나의 상태에 따라 나머지 하나의 상태를 변환시키는 연산을 수행할 수 있다. 예를 들어, 입력 큐빗들 중 첫 번째 큐빗은 조건 큐빗(C)일 수 있으며, 두 번째 큐빗은 목표 큐빗(T)일 수 있다. 예를 들어, 조건 큐빗이 '0'인 경우, CNOT 게이팅 회로(120)는 목표 큐빗의 입력을 그대로 유지시킬 수 있다. 반대로, 조건 큐빗이 '1'인 경우, CNOT 게이팅 회로(120)는 목표 큐빗의 입력을 변환시킬 수 있다. 아래의 표 1은 CNOT 게이팅 회로의 진리표를 나타낸다.
입력 출력
C T C T
0 0 0 0
0 1 0 1
1 0 1 0
1 1 1 1
예를 들어, CNOT 게이팅 회로(120)에 의해, 논리 큐빗
Figure 112017060622794-pat00011
과 CAT 양자 상태
Figure 112017060622794-pat00012
의 부호 A에 대응하는 일부의 큐빗들에 대해 큐빗 단위로 CNOT 연산이 수행될 수 있으며, 논리 큐빗
Figure 112017060622794-pat00013
과 CAT 양자 상태
Figure 112017060622794-pat00014
의 부호 B에 대응하는 나머지 큐빗들에 대해 큐빗 단위로 CNOT 연산이 수행될 수 있다.
측정 유닛(130)은 CNOT 게이팅 회로(120)의 연산 결과를 측정할 수 있으며, 측정된 결과에 따라 클래시컬 비트(classical bit, 즉, 0 또는 1)를 출력할 수 있다. 도면에 측정 유닛(130)으로부터 출력되는 신호들은 클래시컬 비트를 나타낼 수 있으며, 각각의 화살표는 두 개의 선으로 표시되었다. 이는 큐빗의 흐름을 나타내는 하나의 선으로 구성된 화살표와 구별시키기 위함이다. 예를 들어, CNOT 게이팅 회로(120)는 큐빗 단위로 실행되기 때문에, CNOT 게이팅 회로(120)의 출력은
Figure 112017060622794-pat00015
,
Figure 112017060622794-pat00016
,
Figure 112017060622794-pat00017
, 및
Figure 112017060622794-pat00018
의 조합으로 구성될 수 있다.
예를 들어, 측정 유닛(130)은 CNOT 게이팅 회로(120)로부터 출력되는 큐빗의 비트 값 '0' 또는 '1'을 측정할 수 있다.
패리티 검출기(140)는 측정 유닛(130)에 의한 출력 결과를 수신하여 패리티를 계산할 수 있다. 예를 들어, 패리티 검출기(140)에 의해, 측정 유닛(130)으로부터 수신된 클래시컬 비트들의 '1'의 개수가 홀수라고 판단되면, 논리 큐빗
Figure 112017060622794-pat00019
에 대해 논리 비트 변환기(150)에 의한 추가적인 연산이 실행될 것이다. 반면, 패리티 검출기(140)에 의해, 측정 유닛(130)으로부터 수신된 클래시컬 비트들의 '1'의 개수가 짝수라고 판단되면, 논리 비트 변환기(150)에 의한 추가적인 연산을 실행되지 않을 것이다.
논리 비트 변환기(150)는 논리 큐빗
Figure 112017060622794-pat00020
의 비트를 변환시킬 수 있다. 예를 들어, 측정 유닛(130)으로부터 수신된 클래시컬 비트들의 '1'의 개수가 홀수인 경우, 논리 비트 변환기(150)는 논리 큐빗
Figure 112017060622794-pat00021
의 비트를 반전시킬 수 있다. 다음과 같은 수학식
Figure 112017060622794-pat00022
에서, 물리 비트 변환기
Figure 112017060622794-pat00023
는 물리 큐빗
Figure 112017060622794-pat00024
에 파울리 행렬
Figure 112017060622794-pat00025
을 이용한 연산을 수행하는 것을 나타내며, 이는 X 연산을 실행하는 것과 같은 의미일 수 있다.
논리 비트 변환기(150)에 의한 변환 과정까지 모두 완료되면, 얽힘 상태의 이종적인 논리적 벨 양자 상태(즉, 얽힘 상태의 EPR 쌍)
Figure 112017060622794-pat00026
가 생성될 수 있다.
도 2는 도 1에 도시된 양자 회로(100)의 구성을 좀 더 상세하게 보여주는 도면이다.
하다마드 게이팅 회로(110)는 복수의 하다마드 게이트들을 포함할 수 있다. 예를 들어, 하다마드 게이팅 회로(110)는 CAT 양자 상태를 구성하는 각각의 큐빗과 논리 큐빗들
Figure 112017060622794-pat00027
에 대해 CNOT 연산이 수행되도록 적절한 수의 하다마드 게이트들을 포함할 수 있다.
CNOT 게이팅 회로(120)는 복수의 CNOT 게이트들을 포함할 수 있다. 마찬가지로, CNOT 게이팅 회로(120)는 CAT 양자 상태를 구성하는 각각의 큐빗과 논리 큐빗들
Figure 112017060622794-pat00028
에 대해 CNOT 연산이 수행되도록 적절한 수의 CNOT 게이트들을 포함할 수 있다.
측정 유닛(130)은 CNOT 게이팅 회로(120)를 구성하는 각각의 CNOT 게이트의 출력의 결과를 측정할 수 있다. 이를 위해, 측정 유닛(130)은 각각의 CNOT 게이트의 출력의 결과를 측정하도록 구성된 측정 소자들을 포함할 수 있다. 예를 들어, 측정 유닛(130)을 구성하는 각각의 측정 소자는, CNOT 게이트의 연산 결과를 측정하여 클래시컬 비트 '0' 또는 '1' 로 출력할 수 있다.
패리티 검출기(140)는 큐빗
Figure 112017060622794-pat00029
에 대해 추가적인 연산이 필요한지 여부를 판단할 수 있다. 예를 들어, 측정 유닛(130)으로부터 수신된 클래시컬 비트들의 '1'의 개수가 홀수인 경우, 패리티 검출기(140)는 논리 큐빗
Figure 112017060622794-pat00030
에 대해 추가적인 연산이 실행되도록, 논리 비트 변환기(150)를 제어할 수 있다.
논리 비트 변환기(150)는 패리티 검출기(140)의 판단 결과에 기초하여, 논리 큐빗
Figure 112017060622794-pat00031
의 비트를 반전시킬 수 있다. 예를 들어, 논리 비트 변환기(150)는 복수의 물리 비트 변환기의 조합으로 구성될 수 있으며, 그 조합은 사용되는 양자 오류 정정 부호에 따라 다를 수 있다. 다음과 같은 수학식
Figure 112017060622794-pat00032
에서, 물리 비트 변환기
Figure 112017060622794-pat00033
는 물리 큐빗
Figure 112017060622794-pat00034
에 파울리 행렬
Figure 112017060622794-pat00035
을 이용한 연산을 수행하는 것을 나타내며, 이는 X 연산을 실행하는 것과 같은 의미일 수 있다. 다만, 논리 큐빗
Figure 112017060622794-pat00036
는 양자 오류 정정 부호 'B'에 의해 '논리적으로' 인코딩되었기 때문에, 논리 비트 변환기(150)는
Figure 112017060622794-pat00037
로 도시되었다.
다만, 앞서 도 1 및 도 2에서 설명된 양자 회로는 결함 허용적이지 않다. 즉, 양자 회로(100)로부터 출력되는 EPR 쌍이 언제나
Figure 112017060622794-pat00038
라고 확신할 수는 없다. 결함 허용적 양자 회로에 대해서는 도 3을 통하여 좀 더 상세하게 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 양자 회로(200)를 예시적으로 보여주는 블록도이다. 양자 회로(200)는 도 1 및 도 2를 통하여 설명된 양자 회로(100)와는 달리 결함 허용적일 수 있다. 예를 들어, 도 1의 양자 회로(100)로 입력되는 논리 큐빗들
Figure 112017060622794-pat00039
, CAT 양자 상태, 및 EPR 쌍 그 자체는 알려진 양자 상태이다. 다만, 양자 회로(100)로 입력되는 논리 큐빗들
Figure 112017060622794-pat00040
과 CAT 양자 상태에 오류가 있거나, 또는 양자 회로(100)로부터 출력되는 EPR 쌍의 양자 상태가 원하는 상태가 아니라면, 이는 오류가 있다는 의미이다. 따라서, 이 경우 양자 회로로 입력되는 논리 큐빗들
Figure 112017060622794-pat00041
의 오류를 수정하거나, 양자 회로로 입력되는 CAT 양자 상태를 새로이 제공하면, 오류 없는 EPR 쌍을 생성할 수 있다.
양자 회로(200)는 도 1 및 도 2를 통하여 설명된 양자 회로(100)의 구성과 기본적으로 유사하다. 다만, 양자 회로(200)는 멀티-스테이지로 구성되어 있다. 예를 들어, 양자 회로(200)는 복수의 양자 회로들(210, 220, 230)을 포함할 수 있다. 양자 회로(200)는 양자 오류 정정 회로들(QEC)(212, 214, 222, 224, 232, 234, 252)을 포함할 수 있다. 양자 회로(200)는 양자 회로들(210, 220, 230)로부터 패리티를 각각 수신하고, 수신된 패리티에 따라 논리 큐빗
Figure 112017060622794-pat00042
에 대해 추가 연산을 실행할지 여부를 판단하는 선택 회로(240)를 포함할 수 있다. 양자 회로(200)는 선택 회로(240)의 판단 결과에 따라 논리 큐빗
Figure 112017060622794-pat00043
에 대해 추가 연산을 실행하는 비트 변환기(250)를 포함할 수 있다.
양자 회로들(210, 220, 230) 각각은 앞서 도 1 또는 도 2를 통하여 설명된 하다마드 게이팅 회로(110), CNOT 게이팅 회로(120), 측정 유닛(130), 및 패리티 검출기(140)를 포함할 수 있다. 다만, 양자 회로들(210, 220, 230) 각각은 도 1 또는 도 2에 도시된 논리 비트 변환기(150)는 포함하지 않을 수 있다.
제 1 양자 회로(210)는 논리 큐빗들
Figure 112017060622794-pat00044
및 CAT 양자 상태를 수신하여, 하다마드 변환, CNOT 게이팅 연산, 측정, 패리티 계산과 같은 일련의 동작들을 수행할 수 있다. 이에 대해서는 앞서 도 1 및 도 2를 통하여 설명하였으므로, 상세한 설명은 생략하기로 한다.
제 1 양자 회로(210)로부터 출력되는 패리티 1은 선택 회로(240)로 전달될 수 있다. 비록 도면에는 패리티 1이 제 2 양자 회로(220)로 전달되는 것으로 도시되었으나, 이는 도면의 명확화/간략화를 위한 것이다. 제 1 양자 회로(210)로부터 출력되는 논리 큐빗들(도면에 a, b로 표시됨)은 오류가 없을 수도 있고 오류가 있을 수도 있다. 따라서, 양자 오류 정정 회로들(212, 214)은 제 1 양자 회로(210)로부터 출력되는 논리 큐빗들(도면에 a, b로 표시됨)에 대해 양자 오류 정정을 수행할 수 있다. 양자 오류 정정 동작에 의해 논리 큐빗들의 양자 상태가 안정화될 수 있다.
제 2 양자 회로(220)는 양자 오류 정정 회로들(212, 214)로부터 논리 큐빗들(도면에 c, d로 표시됨) 및 CAT 양자 상태를 수신하여, 하다마드 변환, CNOT 게이팅 연산, 측정, 패리티 계산과 같은 일련의 동작들을 수행할 수 있다.
제 2 양자 회로(220)로부터 출력되는 패리티 2는 선택 회로(240)로 전달될 수 있다. 비록 도면에는 패리티 2가 제 3 양자 회로(230)로 전달되는 것으로 도시되었으나, 이는 도면의 명확화/간략화를 위한 것이다. 제 2 양자 회로(220)로부터 출력되는 논리 큐빗들(도면에 e, f로 표시됨)은 오류가 없을 수도 있고 오류가 있을 수도 있다. 따라서, 양자 오류 정정 회로들(222, 224)은 제 2 양자 회로(220)로부터 출력되는 논리 큐빗들(도면에 e, f로 표시됨)에 대해 양자 오류 정정을 수행할 수 있다. 양자 오류 정정 동작에 의해 논리 큐빗들의 양자 상태가 안정화될 수 있다.
제 3 양자 회로(230)는 양자 오류 정정 회로들(222, 224)로부터 논리 큐빗들(도면에 g, h로 표시됨) 및 CAT 양자 상태를 수신하여, 하다마드 변환, CNOT 게이팅 연산, 측정, 패리티 계산과 같은 일련의 동작들을 수행할 수 있다.
제 3 양자 회로(230)로부터 출력되는 패리티 3은 선택 회로(240)로 전달될 수 있다. 제 3 양자 회로(230)로부터 출력되는 논리 큐빗들(도면에 i, j로 표시됨)은 오류가 없을 수도 있고 오류가 있을 수도 있다. 따라서, 양자 오류 정정 회로들(232, 234)은 제 3 양자 회로(230)로부터 출력되는 논리 큐빗들(도면에 i, j로 표시됨)에 대해 양자 오류 정정을 수행할 수 있다. 양자 오류 정정 동작에 의해 논리 큐빗들의 양자 상태가 안정화될 수 있다.
선택 회로(240)는 양자 회로들(210, 220, 230)로부터 각각 수신된 패리티 1, 패리티 2, 및 패리티 3을 참조하여 에러 없는 양자 상태를 갖는 원하는 상태(즉, 타깃 양자 상태)를 선택할 수 있다. 예컨대, 패리티 1, 패리티 2, 및 패리티 3가 서로 일치한다면, 이는 양자 회로들(210, 220, 230) 각각에 의한 연산 결과에 오류가 없음을 의미할 수 있다. 반면, 패리티 1, 패리티 2, 및 패리티 3 중 두 개가 일치하고, 나머지 하나가 다르다면, 서로 일치하는 값을 갖는 두 개의 패리티들을 출력한 두 개의 양자 회로들에 의한 연산 동작에 오류가 없다는 것을 의미할 수 있다. 즉, 이와 같은 다수결의 원칙(majority voting)에 의해 적절한 패리티 값이 선택될 수 있다.
선택 회로(240)에 의해 적절한 패리티 값이 선택되면, 논리 비트 변환기(250)는 추가적인 연산을 실행할 수 있다. 다만, 추가적인 연산의 실행 여부는 선택된 패리티 값에 의존할 수 있으며, 이는 앞서 도 1 및 도 2를 통하여 상세하게 설명하였으므로, 생략하기로 한다.
논리 비트 변환기(250)는 양자 오류 정정 회로(234)로부터 출력되는 논리 큐빗(도면에 i로 표시됨)의 비트를 반전시킬 수 있다. 비트가 반전된 논리 큐빗(도면에 m으로 표시됨)은 양자 오류 정정 회로(252)로 전달될 수 있다.
양자 오류 정정 회로(252)는 논리 비트 변환기(250)로부터 출력되는 논리 큐빗(도면에 m으로 표시됨)에 대해 양자 오류 정정을 수행할 수 있으며, 그 결과, 논리 큐빗의 양자 상태가 안정화될 수 있다.
결과적으로, 양자 오류 정정 회로들(232, 252)로부터 출력되는 논리 큐빗들은 결함 허용적인 논리적 벨 양자 상태(즉, 얽힘 상태의 EPR 쌍)
Figure 112017060622794-pat00045
일 수 있다.
도 4는 본 발명의 실시 예에 따른 양자 회로에 의해 생성된 EPR 쌍을 이용하는 부호 전송 회를 개략적으로 보여주는 도면이다. 부호 전송 회로(300)는 CNOT 게이트(310), 하다마드 게이트(320), 제 1 측정 유닛(330), 제 2 측정 유닛(340), 제 1 연산기(350), 및 제 2 연산기(360)를 포함할 수 있다.
부호 전송 회로(300)는 양자 오류 정정 부호 A로 인코딩 된 양자 정보
Figure 112017060622794-pat00046
를 양자 오류 정정 부호 B로 인코딩 된 양자 정보
Figure 112017060622794-pat00047
로 변환시킬 수 있다.
우선, 부호 전송 회로(300)는 도 1 내지 도 3으로부터 출력된 EPR 쌍
Figure 112017060622794-pat00048
과 양자 정보
Figure 112017060622794-pat00049
에 대해 CNOT 연산을 수행할 수 있다.
하다마드 게이트(320)는 수신된 양자 정보
Figure 112017060622794-pat00050
에 대해 하다마드 변환을 수행할 수 있다. 하다마드 변환은 앞서 설명된 수학식 2 및 3에 따라 실행될 것이다.
제 1 측정 유닛(330)은 하다마드 게이트(320)의 출력 결과를 측정할 수 있다. 예를 들어, 하다마드 게이트(320)의 출력 결과 중, 클래시컬 비트 '1'의 개수가 홀수인 경우, 제 1 측정 유닛(330)은 논리적 큐빗 '1'을 출력할 것이다. 반면, 하다마드 게이트(320)의 출력 결과 중, 클래시컬 비트 '1'의 개수가 짝수인 경우, 제 1 측정 유닛(330)은 논리적 큐빗 '0'을 출력할 것이다.
제 2 측정 유닛(340)은 CNOT 게이트(310)의 출력 결과를 측정할 수 있다. 예를 들어, CNOT 게이트(310)의 출력 결과 중, 클래시컬 비트 '1'의 개수가 홀수인 경우, 제 2 측정 유닛(340)은 논리적 큐빗 '1'을 출력할 것이다. 반면, CNOT 게이트(310)의 출력 결과 중, 클래시컬 비트 '1'의 개수가 짝수인 경우, 제 2 측정 유닛(340)은 논리적 큐빗 '0'을 출력할 것이다.
제 1 연산기(350)는 제 2 측정 유닛(340)으로부터의 출력 결과에 의존하여 추가적인 연산을 수행할 수 있다. 예를 들어, 제 2 측정 유닛(340)으로부터 출력된 논리적 큐빗이 '1'인 경우, 제 1 연산기(350)는 EPR 쌍
Figure 112017060622794-pat00051
의 부호 B에 해당하는 논리 큐빗에 대해 논리 비트 변환 연산을 수행할 수 있다. 이는 도 1 및 도 2를 통하여 설명된 논리 비트 변환기(150)의 동작, 또는 도 3을 통하여 설명된 논리 비트 변환기(250)의 동작과 유사할 수 있다.
제 2 연산기(360)는 제 1 측정 유닛(330)으로부터의 출력 결과에 의존하여 추가적인 연산을 수행할 수 있다. 예를 들어, 제 1 측정 유닛(330)으로부터 출력된 논리적 큐빗이 '1'인 경우, 제 2 연산기(360)는 제 1 연산기(350)의 출력 결과에 대해 논리 비트 변환 연산을 수행할 수 있다.
결과적으로, 제 2 연산기(360)로부터 오류 정정 부호 B로 인코딩된 양자 정보
Figure 112017060622794-pat00052
가 출력될 수 있다.
도 5는 재귀적 L 단계로 인코딩된 양자 정보
Figure 112017060622794-pat00053
를, 재귀적 L+1 단계의 양자 정보
Figure 112017060622794-pat00054
로 변환시키는 스테이트 인젝션(state injection) 회로를 개략적으로 보여주는 도면이다.
스테이트 인젝션 회로(400)는 제 1 CNOT 게이트(410), 디코더(420), 제 2 CNOT 게이트(430), 하다마드 게이트(440), 제 1 측정 유닛(450), 제 2 측정 유닛(460), 제 1 연산기(470), 및 제 2 연산기(480)를 포함할 수 있다.
제 1 CNOT 게이트(410)는 논리 큐빗들
Figure 112017060622794-pat00055
및
Figure 112017060622794-pat00056
에 대해 CNOT 연산을 수행할 수 있다. 디코더(420)는 논리 큐빗
Figure 112017060622794-pat00057
을 디코딩하여 재귀적 L 단계의 논리 큐빗
Figure 112017060622794-pat00058
을 생성할 수 있다. 제 2 CNOT 게이트(430)는 양자 정보
Figure 112017060622794-pat00059
및 논리 큐빗
Figure 112017060622794-pat00060
에 대해 CNOT 연산을 수행할 수 있다. 하다마드 게이트(440)는 양자 정보
Figure 112017060622794-pat00061
에 대해 하다마드 변환을 수행할 수 있다.
제 1 측정 유닛(450)은 하다마드 게이트(440)의 출력의 논리적 비트 값을 측정할 수 있다. 예를 들어, 하다마드 게이트(440)의 출력 결과 중, 클래시컬 비트 '1'의 개수가 홀수인 경우, 제 1 측정 유닛(450)은 논리적 큐빗 '1'을 출력할 것이다. 제 2 측정 유닛(460)은 제 2 CNOT 게이트(430)의 출력의 논리적 비트 값을 측정할 수 있다. 예를 들어, 제 2 CNOT 게이트(430)의 출력 결과 중, 클래시컬 비트 '1'의 개수가 홀수인 경우, 제 2 측정 유닛(460)은 논리적 큐빗 '1'을 출력할 것이다.
제 1 연산기(470)는 제 1 측정 유닛(450)으로부터의 출력 결과에 의존하여 추가적인 연산을 수행할 수 있다. 예를 들어, 제 1 측정 유닛(450)으로부터 출력된 논리적 큐빗이 '1'인 경우, 제 1 연산기(470)는 도면의 세 번째 논리 큐빗에 대해 논리 비트 변환을 수행할 수 있다. 이는 도 1 및 도 2를 통하여 설명된 논리 비트 변환기(150)의 동작, 또는 도 3을 통하여 설명된 논리 비트 변환기(250)의 동작과 유사할 수 있다.
제 2 연산기(480)는 제 2 측정 유닛(460)으로부터의 출력 결과에 의존하여 추가적인 연산을 수행할 수 있다. 예를 들어, 제 2 측정 유닛(460)으로부터 출력된 논리적 큐빗이 '1'인 경우, 제 2 연산기(480)는 제 1 연산기(470)의 출력 결과에 대해 논리 비트 변환을 수행할 수 있다.
결과적으로, 재귀적 L+1 단계의 양자 정보
Figure 112017060622794-pat00062
가 생성될 수 있다.
도 6은 본 발명의 실시 예에 따른 양자 회로를 예시적으로 보여주는 블록도이다. 양자 회로(500)는 임의의 재귀적 단계(즉, n 단계)로 인코딩된, 이종의 논리적 벨 양자 상태를 구현할 수 있다.
양자 회로(500)는 복수의 스테이트 인젝션 회로들(511~51m, 521~52m)을 포함할 수 있다. 스테이트 인젝션 회로들(511~51m, 521~52m) 각각의 동작은 앞서 5를 통하여 설명된 것과 실질적으로 동일하다. 그러므로 중복되는 설명은 생략하기로 한다.
스테이트 인젝션 회로들(511~51m)은 양자 오류 정정 부호 A로 인코딩된, 재귀적 1 단계의 양자 정보
Figure 112017060622794-pat00063
를 재귀적 n 단계의 양자 정보
Figure 112017060622794-pat00064
로 변환시키도록 구성될 수 있다. 유사하게, 스테이트 인젝션 회로들(521~52m)은 양자 오류 정정 부호 B로 인코딩된, 재귀적 1 단계의 양자 정보
Figure 112017060622794-pat00065
를 재귀적 n 단계의 양자 정보
Figure 112017060622794-pat00066
로 변환시키도록 구성될 수 있다.
이상 설명된 실시 예들에 의하면, 서로 다른 양자 오류 정정 부호로 인코딩된 양자 정보들을 서로 자유롭게 변환시킬 수 있다. 범용 양자 정보 처리 기기(예컨대, 양자 컴퓨터 등)는 다양한 기능을 수행하기 때문에, 복수의 컴포넌트들로 구성될 것이다. 따라서, 본 발명의 실시 예에 따른 양자 부호 변환 기술을 이용함으로써, 범용 양자 정보 처리 기기의 구현이 좀 더 용이해질 것이다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 양자 회로 110: 하다마드 게이팅 회로
120: CNOT 게이팅 회로 130: 측정 회로
140: 패리티 검출기 150: 논리 비트 변환기

Claims (16)

  1. CAT 양자 상태에 대해 하다마드 변환들을 수행하는 하다마드 게이팅 회로;
    제 1 및 제 2 양자 오류 정정 부호들에 의해 각각 인코딩 된 제 1 및 제 2 논리 큐빗들과 상기 하다마드 게이팅 회로의 변환 결과들에 대해 CNOT (Controlled-NOT) 연산들을 수행하는 CNOT 게이팅 회로;
    상기 CNOT 게이팅 회로의 연산 결과를 측정하는 측정 회로; 그리고
    상기 측정 회로의 측정 결과에 기초하여 상기 제 2 논리 큐빗의 비트를 변환시키는 논리 비트 변환기를 포함하는 양자 회로.
  2. 제 1 항에 있어서,
    상기 CAT 양자 상태의 길이는 상기 제 1 논리 큐빗의 길이와 상기 제 2 논리 큐빗의 길이의 합과 동일한 양자 회로.
  3. 제 1 항에 있어서,
    상기 CNOT 게이팅 회로는, 상기 제 1 논리 큐빗과, 상기 CAT 양자 상태 중 상기 제 1 논리 큐빗에 대응하는 양자 상태에 대해 CNOT 연산들을 수행하고,
    상기 CNOT 게이팅 회로는, 상기 제 2 논리 큐빗과, 상기 CAT 양자 상태 중 상기 제 2 논리 큐빗에 대응하는 양자 상태에 대해 CNOT 연산들을 수행하는 양자 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 논리 큐빗들은
    Figure 112017060622794-pat00067
    양자 상태로 인코딩된 양자 회로.
  5. 제 1 항에 있어서,
    상기 논리 비트 변환기는 파울리 X 행렬 또는 파울리 X 행렬들의 조합으로 구성되어 상기 제 2 논리 큐빗의 비트를 반전시키는 양자 회로.
  6. 제 5 항에 있어서,
    상기 측정 회로는 상기 CNOT 게이팅 회로의 연산 결과들에 대응하는 클래시컬 비트들을 출력하고,
    상기 논리 비트 변환기는 상기 클래시컬 비트들 중 '1'의 개수가 홀수인 경우 상기 제 2 논리 큐빗의 비트를 반전시키는 양자 회로.
  7. 제 6 항에 있어서,
    상기 클래시컬 비트들에 기초하여 상기 제 2 논리 큐빗의 비트를 반전시킬지 여부를 판단하는 패리티 검출기를 더 포함하는 양자 회로.
  8. 서로 다른 양자 오류 정정 부호들에 의해 인코딩된 논리적 벨 양자 상태를 구현하도록 구성되는 양자 회로의 동작 방법에 있어서:
    CAT 양자 상태에 대해 하다마드 변환을 수행하는 단계;
    제 1 및 제 2 양자 오류 정정 부호들에 의해 각각 인코딩 된 제 1 및 제 2 논리 큐빗들과 상기 하다마드 변환 결과에 대해 CNOT (Controlled-NOT) 연산을 수행하는 단계;
    상기 CNOT 연산 결과를 측정하는 단계; 그리고
    상기 측정 결과에 기초하여, 상기 제 2 논리 큐빗의 비트를 변환시키는 단계를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 제 2 논리 큐빗의 비트를 변환시키는 단계는 파울리 X 행렬 또는 파울리 X 행렬들의 조합을 이용하여 상기 제 2 논리 큐빗의 비트를 반전시키는 단계를 포함하는 방법.
  10. 제 8 항에 있어서,
    상기 측정하는 단계는 상기 연산 결과를 측정하여 클래시컬 비트들을 출력하는 단계를 포함하고,
    상기 클래시컬 비트들 중 '1'의 개수가 홀수인 경우 상기 제 2 논리 큐빗의 비트가 반전되는 방법.
  11. 각각이, CAT 양자 상태에 대해 하다마드 변환들을 수행하는 하다마드 게이팅 회로, 제 1 및 제 2 양자 오류 정정 부호들에 의해 각각 인코딩 된 제 1 및 제 2 논리 큐빗들과 상기 하다마드 게이팅 회로의 변환 결과들에 대해 CNOT (Controlled-NOT) 연산들을 수행하는 CNOT 게이팅 회로, 그리고 상기 CNOT 게이팅 회로의 연산 결과를 측정하는 측정 회로를 포함하는, 제 1 내지 제 3 양자 회로들;
    각각의 양자 회로의 상기 측정 회로의 측정 결과를 수신하여 타깃 양자 상태를 선택하는 선택 회로; 그리고
    상기 선택 회로의 선택 결과에 기초하여 상기 제 3 양자 회로로부터 출력되는 상기 제 2 논리 큐빗의 비트를 변환시키는 논리 비트 변환기를 포함하는 양자 회로.
  12. 제 11 항에 있어서,
    상기 각각의 양자 회로의 상기 CNOT 게이팅 회로는, 상기 제 1 논리 큐빗과, 상기 CAT 양자 상태 중 상기 제 1 논리 큐빗에 대응하는 양자 상태에 대해 CNOT 연산들을 수행하고,
    상기 각각의 양자 회로의 상기 CNOT 게이팅 회로는, 상기 제 2 논리 큐빗과, 상기 CAT 양자 상태 중 상기 제 2 논리 큐빗에 대응하는 양자 상태에 대해 CNOT 연산들을 수행하는 양자 회로.
  13. 제 11 항에 있어서,
    상기 선택 회로는 다수결의 원칙(majority voting)에 따라 상기 타깃 양자 상태를 선택하는 양자 회로.
  14. 제 11 항에 있어서,
    상기 각각의 양자 회로로부터 출력되는 상기 제 1 및 제 2 양자 오류 정정 부호들에 대해 양자 오류 정정 동작을 실행하는 복수의 양자 오류 정정 회로들을 더 포함하는 양자 회로.
  15. 제 11 항에 있어서,
    상기 각각의 양자 회로로 입력되는 상기 제 1 및 제 2 논리 큐빗들은
    Figure 112017060622794-pat00068
    양자 상태로 인코딩 된 양자 회로.
  16. 제 11 항에 있어서,
    상기 비트 변환기는 파울리 X 행렬 또는 파울리 X 행렬드의 조합을 이용하여 상기 제 3 양자 회로로부터 출력되는 상기 제 2 논리 큐빗의 비트를 반전시키는 양자 회로.
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