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KR102335251B1 - Stack chips including through-vias - Google Patents

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KR102335251B1
KR102335251B1 KR1020150088402A KR20150088402A KR102335251B1 KR 102335251 B1 KR102335251 B1 KR 102335251B1 KR 1020150088402 A KR1020150088402 A KR 1020150088402A KR 20150088402 A KR20150088402 A KR 20150088402A KR 102335251 B1 KR102335251 B1 KR 102335251B1
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Abstract

스택 칩은 제1 반도체 칩, 제2 반도체 칩 그리고 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 적층되는 적어도 하나의 반도체 칩을 포함하고, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 적어도 하나의 반도체 칩은 상기 적어도 하나의 반도체 칩을 관통하는 제1 및 제2 연결 구조체들을 통해서 서로 연결되고, 상기 제1 반도체 칩은 상기 제1 연결 구조체의 일단과 제1 전류 소스의 사이에 연결되는 제1 스위치; 상기 제1 연결 구조체의 일단과 상기 제2 연결 구조체의 일단 사이에 연결되는 제2 스위치; 및 상기 제2 연결 구조체의 일단에 연결되는 접지 노드를 포함하고, 상기 제2 반도체 칩은 상기 제1 연결 구조체의 타단과 제2 전류 소스의 사이에 연결되는 제3 스위치; 및 상기 제1 연결 구조체의 타단과 상기 제2 연결 구조체의 타단 사이에 연결되는 제4 스위치를 포함한다.The stack chip includes a first semiconductor chip, a second semiconductor chip, and at least one semiconductor chip stacked between the first semiconductor chip and the second semiconductor chip, wherein the first semiconductor chip, the second semiconductor chip, and the At least one semiconductor chip is connected to each other through first and second connection structures passing through the at least one semiconductor chip, and the first semiconductor chip is connected between one end of the first connection structure and a first current source a first switch to be; a second switch connected between one end of the first connection structure and one end of the second connection structure; and a ground node connected to one end of the second connection structure, wherein the second semiconductor chip includes: a third switch connected between the other end of the first connection structure and a second current source; and a fourth switch connected between the other end of the first connection structure and the other end of the second connection structure.

Description

관통 비아를 갖는 스택 칩{STACK CHIPS INCLUDING THROUGH-VIAS}Stack chip with through vias {STACK CHIPS INCLUDING THROUGH-VIAS}

본 발명은 스택 칩에 관한 것으로, 좀 더 구체적으로는 관통 비아를 갖는 스택 칩에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to stacked chips, and more particularly, to stacked chips having through vias.

대부분의 전자 장치는 집적 회로를 포함한다. 특히, 휴대용 또는 이동식 전자 장치의 크기를 줄이기 위해, 집적도가 높은 집적 회로가 이용된다. 집적 기술의 지속적인 발전에 의해, 전자 장치의 휴대성이 크게 증대되었다.Most electronic devices include integrated circuits. In particular, in order to reduce the size of a portable or mobile electronic device, an integrated circuit with a high degree of integration is used. With the continuous development of integration technology, the portability of electronic devices has been greatly increased.

집적 회로는 패키지 형태로 생산된다. 근래 생산되는 집적 회로 패키지는 복수의 층을 형성하는 복수의 집적 회로 칩(Chip)을 포함한다. 복수의 집적 회로 칩을 적층함으로써, 집적도가 향상될 수 있다. 복수의 층을 형성하는 복수의 집적 회로 칩은 단일의 집적 회로 칩보다 많은 기능을 수행하거나 많은 양의 데이터를 저장할 수 있다.Integrated circuits are produced in package form. A recently produced integrated circuit package includes a plurality of integrated circuit chips forming a plurality of layers. By stacking a plurality of integrated circuit chips, the degree of integration can be improved. A plurality of integrated circuit chips forming a plurality of layers may perform more functions or store a large amount of data than a single integrated circuit chip.

복수의 층을 형성하는 복수의 집적 회로 칩 사이의 신호 전달을 위해, 복수의 집적 회로 칩 사이에 신호 전달 경로가 형성된다. 복수의 집적 회로 칩 사이에 신호 전달 경로를 형성하기 위해, 와이어 본딩(Wire-bonding)과 같은 기술이 이용되었다. 근래에는, 복수의 집적 회로 칩 사이의 신호 전달을 위해, 복수의 집적 회로 칩 각각을 관통하는 구조를 갖는 관통 실리콘 비아(Through-Silicon Via, 이하 TSV)가 활용되고 있다.For signal transmission between the plurality of integrated circuit chips forming the plurality of layers, a signal transmission path is formed between the plurality of integrated circuit chips. In order to form a signal transmission path between a plurality of integrated circuit chips, a technique such as wire-bonding has been used. Recently, for signal transmission between a plurality of integrated circuit chips, a through-silicon via (TSV) having a structure penetrating each of the plurality of integrated circuit chips has been utilized.

TSV를 통해, 복수의 집적 회로 칩 사이에서 신호가 전달된다. 한편, 불량인 TSV가 존재할 수 있다. 불량 TSV는 신호를 전달하지 못한다. 따라서, 불량인 TSV가 존재하는 상황에 대응하기 위한 방법이 필요하다.Through the TSV, a signal is passed between a plurality of integrated circuit chips. On the other hand, there may be a defective TSV. A bad TSV does not pass a signal. Therefore, there is a need for a method for responding to a situation in which a defective TSV exists.

본 발명의 목적은 향상된 성능을 갖는 관통 비아를 갖는 스택 칩을 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a stack chip having through vias with improved performance.

본 발명의 다른 목적은 관통 비아의 불량을 감지할 수 있는 관통 전극을 갖는 스택 칩을 제공하는데 있다.Another object of the present invention is to provide a stack chip having a through electrode capable of detecting a defect of a through-via.

본 발명이 또 다른 목적은 관통 비아의 접합면에 전기적 스트레스를 인가하여 관통 비아의 불량을 미리 발현시킬 수 있는 관통 비아를 갖는 스택 칩을 제공하는데 있다.Another object of the present invention is to provide a stack chip having a through-via capable of pre-expressing defects of the through-via by applying electrical stress to the bonding surface of the through-via.

본 발명의 실시 예에 따른 스택 칩은 제1 반도체 칩, 제2 반도체 칩 그리고 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 적층되는 적어도 하나의 반도체 칩을 포함하고, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 적어도 하나의 반도체 칩은 상기 적어도 하나의 반도체 칩을 관통하는 관통 비아를 각각 포함하는 제1 및 제2 연결 구조체들을 통해서 서로 연결되고, 상기 제1 반도체 칩은 상기 제1 연결 구조체의 일단과 제1 전류 소스의 사이에 연결되는 제1 스위치, 상기 제1 연결 구조체의 일단과 상기 제2 연결 구조체의 일단 사이에 연결되는 제2 스위치; 및 상기 제2 연결 구조체의 일단에 연결되는 접지 노드를 포함하고, 상기 제2 반도체 칩은 상기 제1 연결 구조체의 타단과 제2 전류 소스의 사이에 연결되는 제3 스위치; 및 상기 제1 연결 구조체의 타단과 상기 제2 연결 구조체의 타단 사이에 연결되는 제4 스위치를 포함한다.A stack chip according to an embodiment of the present invention includes a first semiconductor chip, a second semiconductor chip, and at least one semiconductor chip stacked between the first semiconductor chip and the second semiconductor chip, the first semiconductor chip; The second semiconductor chip and the at least one semiconductor chip are connected to each other through first and second connection structures each including a through via passing through the at least one semiconductor chip, and the first semiconductor chip is connected to the first a first switch connected between one end of the connection structure and a first current source, a second switch connected between one end of the first connection structure and one end of the second connection structure; and a ground node connected to one end of the second connection structure, wherein the second semiconductor chip includes: a third switch connected between the other end of the first connection structure and a second current source; and a fourth switch connected between the other end of the first connection structure and the other end of the second connection structure.

본 발명의 실시 예에 따른 스택 칩은 차례로 적층된 제1, 제2 및 제3 반도체 칩, 상기 제1 내지 제3 반도체 칩들을 전기적으로 연결하는 제1 연결 구조체, 그리고 상기 제1 내지 제3 반도체 칩들을 전기적으로 연결하며, 상기 제1 연결 구조체와 전기적으로 연결된 제2 구조체를 포함하고, 상기 제1 및 제2 연결 구조체들 각각은 상기 제1 반도체 칩을 관통하는 제1 관통 비아, 그리고 상기 제2 반도체 칩을 관통하며 상기 제1 관통 비아와 전기적으로 연결된 제2 관통 비아를 포함하고, 상기 제1 반도체 칩은 상기 제1 연결 구조체의 제1 관통 비아와 제1 전류 소스를 전기적으로 연결하는 제1 스위치, 상기 제1 연결 구조체의 제1 관통 비아와 상기 제2 연결 구조체의 제1 관통 비아를 전기적으로 연결하는 제2 스위치, 그리고 상기 제2 연결 구조체의 제1 관통 비아와 전기적으로 연결된 접지 노드를 포함하고, 상기 제3 반도체 칩은 상기 제1 연결 구조체의 제2 관통 비아와 제2 전류 소스를 전기적으로 연결하는 제3 스위치, 그리고 상기 제1 연결 구조체의 제2 관통 비아와 상기 제2 연결 구조체의 제2 관통 비아를 전기적으로 연결하는 제4 스위치를 포함한다.A stack chip according to an embodiment of the present invention includes first, second, and third semiconductor chips sequentially stacked, a first connection structure electrically connecting the first to third semiconductor chips, and the first to third semiconductors. a second structure electrically connecting chips and electrically connected to the first connection structure, wherein each of the first and second connection structures includes a first through via passing through the first semiconductor chip, and the second structure a second through-via penetrating through the second semiconductor chip and electrically connected to the first through-via, wherein the first semiconductor chip electrically connects the first through-via of the first connection structure and a first current source 1 switch, a second switch electrically connecting the first through-via of the first connection structure and the first through-via of the second connection structure, and a ground node electrically connected to the first through-via of the second connection structure wherein the third semiconductor chip includes a third switch electrically connecting a second through-via of the first connection structure and a second current source, and a second connection between the second through-via of the first connection structure and the second connection structure. and a fourth switch electrically connecting the second through-via of the structure.

본 발명의 실시 예들에 따르면, 스택 칩의 복수의 연결 구조체들은 양단에 전류의 인가를 통해 테스트 됨으로써, 불량률이 감소된 스택 칩이 제공될 수 있다.According to embodiments of the present invention, the plurality of connection structures of the stack chip are tested by applying a current to both ends, so that a stack chip with a reduced defect rate may be provided.

도 1은 본 발명의 제1 실시 예에 따른 스택 칩을 보여주는 단면도다.
도 2는 도 1의 스택 칩의 A부분을 확대한 단면도이다.
도 3은 도 2의 스택 칩의 제1 동작 모드를 보여주는 단면도다.
도 4는 도 1의 스택 칩의 제2 동작 모드를 보여주는 단면도다.
도 5는 본 발명의 제2 실시 예에 따른 스택 칩을 보여주는 단면도다.
도 6은 본 발명의 실시 예에 기초하여 구현될 수 있는 메모리 시스템을 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 스택 칩을 포함하는 반도체 모듈을 도시한 사시도이다. 1 is a cross-sectional view showing a stack chip according to a first embodiment of the present invention.
FIG. 2 is an enlarged cross-sectional view of part A of the stack chip of FIG. 1 .
3 is a cross-sectional view illustrating a first operation mode of the stack chip of FIG. 2 .
4 is a cross-sectional view illustrating a second operation mode of the stack chip of FIG. 1 .
5 is a cross-sectional view illustrating a stack chip according to a second embodiment of the present invention.
6 is a block diagram illustrating a memory system that may be implemented based on an embodiment of the present invention.
7 is a perspective view illustrating a semiconductor module including a stack chip according to an embodiment of the present invention.

전술한 특성 및 이하 상세한 설명은 모두 본 발명의 설명 및 이해를 돕기 위한 예시적인 사항이다. 즉, 본 발명은 이와 같은 실시 예에 한정되지 않고 다른 형태로 구체화될 수 있다. 다음 실시 형태들은 단지 본 발명을 완전히 개시하기 위한 예시이며, 본 발명이 속하는 기술 분야의 통상의 기술자들에게 본 발명을 전달하기 위한 설명이다. 따라서, 본 발명의 구성 요소들을 구현하기 위한 방법이 여럿 있는 경우에는, 이들 방법 중 특정한 것 또는 이와 동일성 있는 것 가운데 어떠한 것으로든 본 발명의 구현이 가능함을 분명히 할 필요가 있다.The foregoing characteristics and the following detailed description are all exemplary matters for helping the description and understanding of the present invention. That is, the present invention is not limited to these embodiments and may be embodied in other forms. The following embodiments are merely examples for fully disclosing the present invention, and are descriptions for conveying the present invention to those skilled in the art to which the present invention pertains. Accordingly, when there are several methods for implementing the elements of the present invention, it is necessary to make it clear that the present invention can be implemented in any one of these methods or the equivalent thereto.

본 명세서에서 어떤 구성이 특정 요소들을 포함한다는 언급이 있는 경우, 또는 어떤 과정이 특정 단계들을 포함한다는 언급이 있는 경우는, 그 외 다른 요소 또는 다른 단계들이 더 포함될 수 있음을 의미한다. 즉, 본 명세서에서 사용되는 용어들은 특정 실시 형태를 설명하기 위한 것일 뿐이고, 본 발명의 개념을 한정하기 위한 것이 아니다. 나아가, 발명의 이해를 돕기 위해 설명한 예시들은 그것의 상보적인 실시 예도 포함한다.In the present specification, when it is stated that a configuration includes specific elements, or when a process includes specific steps, it means that other elements or other steps may be further included. That is, the terms used herein are only for describing specific embodiments, and not for limiting the concept of the present invention. Furthermore, the examples described to help the understanding of the invention also include complementary embodiments thereof.

본 명세서에서 사용되는 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자들이 일반적으로 이해하는 의미를 갖는다. 보편적으로 사용되는 용어들은 본 명세서의 맥락에 따라 일관적인 의미로 해석되어야 한다. 또한, 본 명세서에서 사용되는 용어들은, 그 의미가 명확히 정의된 경우가 아니라면, 지나치게 이상적이거나 형식적인 의미로 해석되지 않아야 한다. 이하 첨부된 도면을 통하여 본 발명의 실시 예가 설명된다.Terms used herein have the meanings commonly understood by those of ordinary skill in the art to which the present invention pertains. Commonly used terms should be interpreted in a consistent meaning according to the context of the present specification. In addition, the terms used in this specification should not be construed in an overly idealistic or formal meaning unless the meaning is clearly defined. Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시 예에 따른 스택 칩을 보여주는 단면도다. 도 1을 참조하면, 스택 칩(100)은 복수의 반도체 칩들(110, 130, 150), 및 복수의 연결 구조체들(S1~Sn)을 포함할 수 있다. 이하에선 세 개의 반도체 칩들(110, 130, 150)로 적층된 구조를 갖는 스택 칩(100)을 개시하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 스택 칩(100)은 최하부의 제1 반도체 칩(100)과 최상부의 제3 반도체 칩(150) 사이에 적층된 복수의 제 2 반도체 칩들(130)을 포함할 수 있다.1 is a cross-sectional view showing a stack chip according to a first embodiment of the present invention. Referring to FIG. 1 , a stack chip 100 may include a plurality of semiconductor chips 110 , 130 , and 150 , and a plurality of connection structures S1 to Sn. Hereinafter, the stack chip 100 having a stacked structure of three semiconductor chips 110 , 130 , and 150 is disclosed, but the present invention is not limited thereto. For example, the stack chip 100 may include a plurality of second semiconductor chips 130 stacked between the lowermost first semiconductor chip 100 and the uppermost third semiconductor chip 150 .

복수의 연결 구조체들(S1~Sn)은 제2 반도체 칩(130)을 관통하며 제1 및 제3 반도체 칩들(110, 150)과 전기적으로 연결된다. 제1 연결 구조체(S1)는 제1 및 제2 반도체 칩들(110, 130) 내부에 형성되는 가령 관통 실리콘 비아(Through Silicon Via, TSV)와 같은 비아들(135)을 포함한다. 복수의 반도체 칩들(110, 130, 150) 중 최상부에 적층된 제3 반도체 칩(150)에는 비아(135)가 배치되지 않을 수 있다. 비아들(135)은 복수의 반도체 칩들(110, 130, 150) 사이에 위치하는 연결 패드(120) 및 연결 범프(125)들을 통하여 서로 전기적으로 연결될 수 있다. 제2 내지 제n 연결 구조체들(S2~Sn) 각각은 제1 연결 구조체(S1)와 동일한 구조를 포함할 수 있다. The plurality of connection structures S1 to Sn penetrate the second semiconductor chip 130 and are electrically connected to the first and third semiconductor chips 110 and 150 . The first connection structure S1 includes vias 135 such as through silicon vias (TSVs) formed inside the first and second semiconductor chips 110 and 130 . The via 135 may not be disposed in the third semiconductor chip 150 stacked on top of the plurality of semiconductor chips 110 , 130 , and 150 . The vias 135 may be electrically connected to each other through the connection pads 120 and the connection bumps 125 positioned between the plurality of semiconductor chips 110 , 130 , and 150 . Each of the second to n-th connection structures S2 to Sn may include the same structure as the first connection structure S1 .

복수의 연결 구조체들(S1~Sn)의 연결 패드(120), 연결 범프(125) 및 비아(135)의 접합면들에서 열화 및 접합 상태에 따른 불량이 발생할 수 있다. 스택 칩(100)의 테스트 단계에서, 복수의 연결 구조체들(S1~Sn) 양단에 전류를 인가함으로써, 접합면들 사이의 불량이 미리 발견될 수 있다. 이에 대해서는 도 2 내지 도 4를 통해 자세히 설명된다.Degradation and defects may occur depending on a bonding state in the bonding surfaces of the connection pad 120 , the connection bump 125 , and the via 135 of the plurality of connection structures S1 to Sn. In the test step of the stack chip 100 , by applying a current to both ends of the plurality of connection structures S1 to Sn, defects between the bonding surfaces may be detected in advance. This will be described in detail with reference to FIGS. 2 to 4 .

도 2는 도 1의 스택 칩의 A부분을 확대한 단면도이다. 도 1 및 도 2를 참조하면, 제1 연결 구조체(S1)는 비교기(111)와 연결된다. 제2 연결 구조체(S2)는 접지 노드와 연결된다.FIG. 2 is an enlarged cross-sectional view of part A of the stack chip of FIG. 1 . 1 and 2 , the first connection structure S1 is connected to the comparator 111 . The second connection structure S2 is connected to the ground node.

최하부에 위치한 제1 반도체 칩(110)에 배치된 제1 연결 구조체(S1)의 일단은 제1 노드(N1)와 연결된다. 제1 노드(N1)는 제1 스위치(SW1)를 통해 제1 전류 소스와 연결된다. 제1 스위치(SW1)가 턴-온 되면, 제1 연결 구조체(S1)의 일단에는 제1 전류 소스로부터 제1 전류(I1)가 인가될 수 있다. 제1 전류 소스는 제1 반도체 칩(110) 내부에서 전류를 생성하는 전류 소스 또는 외부 장치로부터 인가되는 전류를 전달하는 전달 소자일 수 있다. One end of the first connection structure S1 disposed on the lowermost first semiconductor chip 110 is connected to the first node N1 . The first node N1 is connected to the first current source through the first switch SW1. When the first switch SW1 is turned on, the first current I1 may be applied to one end of the first connection structure S1 from the first current source. The first current source may be a current source that generates a current inside the first semiconductor chip 110 or a transfer device that transmits a current applied from an external device.

제1 노드(N1)에는 제2 스위치(SW2)가 연결된다. 제2 스위치(SW2)는 제1 노드(N1)를 비교기(111) 또는 제2 노드(N2)와 연결하거나 플로팅(Float)시킬 수 있다. 비교기(111)는 제1 노드(N1)의 전압과 기준 전압(Vref)을 비교하여 결과 데이터(DQ)를 외부로 출력한다. 제2 노드(N2)는 접지 노드와 연결된다.A second switch SW2 is connected to the first node N1. The second switch SW2 may connect or float the first node N1 to the comparator 111 or the second node N2 . The comparator 111 compares the voltage of the first node N1 with the reference voltage Vref and outputs the result data DQ to the outside. The second node N2 is connected to the ground node.

최상부에 위치한 제3 반도체 칩(150)에 배치된 제1 연결 구조체(S1)의 타단은 제3 노드(N3)와 연결된다. 제3 노드(N3)는 제3 스위치(SW3)를 통해 제2 전류 소스와 연결된다. 제1 연결 구조체(S1)의 타단에는 제2 전류 소스로부터 제2 전류(I2)가 인가될 수 있다. 제2 전류 소스는 제3 반도체 칩(150)의 내부에서 전류를 생성하는 전류 소스 또는 외부 장치로부터 인가되는 전류를 전달하는 전달 소자일 수 있다. 제3 노드(N3)에는 제4 스위치(SW4)가 연결된다. 제4 스위치(SW4)는 제2 연결 구조체(S2)의 타단에 제2 전류(I2)를 인가할지를 제어한다. The other end of the first connection structure S1 disposed on the uppermost third semiconductor chip 150 is connected to the third node N3 . The third node N3 is connected to the second current source through the third switch SW3. A second current I2 may be applied from a second current source to the other end of the first connection structure S1 . The second current source may be a current source that generates a current inside the third semiconductor chip 150 or a transfer device that transmits a current applied from an external device. A fourth switch SW4 is connected to the third node N3 . The fourth switch SW4 controls whether to apply the second current I2 to the other end of the second connection structure S2 .

본 발명의 실시 예에 따른 스택 칩(100)의 제3 내지 제n 연결 구조체들(S3~Sn)은 도 2에 도시된 바와 같이 연결될 수 있다. 그리고 제1 및 제2 전류(I1, I2)의 크기는 동일할 수 있다. 본 발명은 이에 한정되지 않고, 제1 및 제2 전류(I1, I2)의 크기는 다를 수 있다. The third to n-th connection structures S3 to Sn of the stack chip 100 according to an embodiment of the present invention may be connected as shown in FIG. 2 . In addition, the magnitudes of the first and second currents I1 and I2 may be the same. The present invention is not limited thereto, and the magnitudes of the first and second currents I1 and I2 may be different.

도 3은 도 2의 스택 칩의 제1 동작 모드를 보여주는 단면도이다. 도 3을 참조하면, 제1 연결 구조체(S1)에 제1 전류(I1)를 인가하기 위한 제1 동작 모드가 수행된다. 제1 동작 모드에서, 제1 스위치(SW1)는 턴-온(Turn-on)된다. 제1 스위치(SW1)가 턴-온 되면, 제1 전류(I1)는 제1 노드(N1)를 통해 제1 연결 구조체(S1)의 일단에 인가된다. 제2 스위치(SW2)는 플로팅(Float) 된다. 3 is a cross-sectional view illustrating a first operation mode of the stack chip of FIG. 2 . Referring to FIG. 3 , a first operation mode for applying a first current I1 to the first connection structure S1 is performed. In the first operation mode, the first switch SW1 is turned on. When the first switch SW1 is turned on, the first current I1 is applied to one end of the first connection structure S1 through the first node N1 . The second switch SW2 is floated.

제1 전류(I1)는 제1 연결 구조체(S1)를 통해 제3 노드(N3)에 인가된다. 이 때, 제3 스위치(SW3)는 턴-오프(Turn-off) 되고, 제2 전류(I2)는 인가되지 않는다. 제3 노드(N3)와 연결된 제4 스위치(SW4)는 턴-온 된다. 제1 전류(I1)는 제3 스위치(SW3)와 연결된 제2 연결 구조체(S2)를 통해 접지 노드로 인가된다.The first current I1 is applied to the third node N3 through the first connection structure S1 . At this time, the third switch SW3 is turned off, and the second current I2 is not applied. The fourth switch SW4 connected to the third node N3 is turned on. The first current I1 is applied to the ground node through the second connection structure S2 connected to the third switch SW3.

도 4는 도 1의 스택 칩의 제2 동작 모드를 보여주는 단면도이다. 도 3 및 도 4를 참조하면, 제1 동작 모드에서, 제1 전류(I1)를 일정시간 동안 인가한 후, 제1 스위치(SW1) 및 제4 스위치(SW4)는 턴-오프 된다. 그리고, 제2 전류(I2)를 인가하기 위한 제2 동작 모드가 수행된다. 제2 동작 모드에서, 제2 스위치(SW2)는 제2 노드(N2)와 연결되고, 제3 스위치(SW3)는 턴-온 된다. 제3 스위치(SW3)가 턴-온 되면, 제2 전류(I2)는 제3 노드(N3)에 연결된 제1 연결 구조체(S1)의 타단에 인가된다. 제4 스위치(SW4)는 턴-오프 상태이므로, 제2 연결 구조체(S2)에는 제2 전류(I2)가 인가되지 않는다.4 is a cross-sectional view illustrating a second operation mode of the stack chip of FIG. 1 . 3 and 4 , in the first operation mode, after the first current I1 is applied for a predetermined time, the first switch SW1 and the fourth switch SW4 are turned off. Then, the second operation mode for applying the second current I2 is performed. In the second operation mode, the second switch SW2 is connected to the second node N2 , and the third switch SW3 is turned on. When the third switch SW3 is turned on, the second current I2 is applied to the other end of the first connection structure S1 connected to the third node N3 . Since the fourth switch SW4 is in a turned-off state, the second current I2 is not applied to the second connection structure S2 .

제2 전류(I2)는 제1 연결 구조체(S1)를 통해 제1 노드(N1)에 인가된다. 제2 스위치(SW2)가 제2 노드(N2)와 연결된 상태이므로, 제2 전류(I2)는 접지 노드로 인가된다. 일정시간 동안 제2 동작 모드가 수행된다.The second current I2 is applied to the first node N1 through the first connection structure S1 . Since the second switch SW2 is connected to the second node N2 , the second current I2 is applied to the ground node. The second operation mode is performed for a predetermined time.

도 3 및 도 4에 도시된 방법과 같은 제1 동작 모드 및 제2 동작 모드가 반복적으로 수행된다. 제1 동작 모드 및 제2 동작 모드에 의해, 제1 및 제2 전류(I1, I2)가 제1 연결 구조체(S1)의 양단에 인가되면, 연결 패드(120), 연결 범프(125) 및 비아들(135)의 접촉면 사이에서 발생하는 열화에 의해 임피던스가 증가할 수 있다. 제1 연결 구조체(S1)의 열화에 의해 증가된 임피던스를 감지하기 위해, 제1 동작 모드 및 제2 동작 모드가 일정시간 동안 반복된 후, 제3 동작 모드 상태에서, 제2 스위치(SW2)는 비교기(111)와 연결된다. 이로 인해, 제2 전류(I2)는 비교기(111)로 인가된다. The first operation mode and the second operation mode such as the method shown in FIGS. 3 and 4 are repeatedly performed. When the first and second currents I1 and I2 are applied to both ends of the first connection structure S1 by the first operation mode and the second operation mode, the connection pad 120 , the connection bump 125 and the via Impedance may increase due to deterioration occurring between the contact surfaces of the elements 135 . In order to sense the impedance increased due to deterioration of the first connection structure S1, after the first operation mode and the second operation mode are repeated for a predetermined time, in the third operation mode state, the second switch SW2 is It is connected to the comparator 111 . Accordingly, the second current I2 is applied to the comparator 111 .

비교기(111)는 제1 연결 구조체(S1)의 전압과 기준 전압(Vref)을 비교하여 결과 데이터를 출력한다. 예시적으로, 제1 연결 구조체(S1)의 열화에 의해 임피던스가 증가하여 제1 연결 구조체(S1)의 전압이 기준 전압(Vref)보다 일정 크기 이상이 되면, 비교기(111)는 페일(fail) 데이터를 출력한다. 페일 데이터는 제1 연결 구조체(S1)가 불량임을 나타내는 신호이다. 제1 연결 구조체(S1)의 전압이 기준 전압(Vref)이하이면, 비교기(111)는 패스(pass) 데이터를 출력한다. 패스 데이터는 제1 연결 구조체(S1)가 정상임을 나타내는 신호이다. The comparator 111 compares the voltage of the first connection structure S1 with the reference voltage Vref and outputs result data. Exemplarily, when the impedance of the first connection structure S1 is increased due to deterioration of the first connection structure S1 and the voltage of the first connection structure S1 is higher than the reference voltage Vref by a certain level, the comparator 111 fails. output data. The fail data is a signal indicating that the first connection structure S1 is defective. When the voltage of the first connection structure S1 is equal to or less than the reference voltage Vref, the comparator 111 outputs pass data. The pass data is a signal indicating that the first connection structure S1 is normal.

나머지 연결 구조체들(S3~Sn)은 도 3 및 도 4를 통해 설명된 바와 같이 동작할 수 있다. 복수의 연결 구조체들(S1~Sn)은 동시에 제1 동작 모드 내지 제3 동작 모드로 동작할 수 있다. 본 발명은 이에 한정되지 않고, 복수의 연결 구조체들(S1~Sn)은 복수의 그룹들로 분할되고, 각 그룹의 단위로 제1 동작 모드 내지 제3 동작 모드로 동작할 수 있다. The remaining connection structures S3 to Sn may operate as described with reference to FIGS. 3 and 4 . The plurality of connection structures S1 to Sn may simultaneously operate in a first operation mode to a third operation mode. The present invention is not limited thereto, and the plurality of connection structures S1 to Sn may be divided into a plurality of groups, and may operate in a first operation mode to a third operation mode in units of each group.

도 5는 본 발명의 제2 실시 예에 따른 스택 칩을 보여주는 단면도이다. 도 2 내지 도 4를 통해, 하나의 연결 구조체(S1)와 접지 노드와 연결된 하나의 제2 연결 구조체(S2) 쌍으로 구성된 스택 칩(100)의 테스트 방법에 대해 설명되었다. 도 5를 참조하면, 비교기들(111~11i-1)과 연결된 제1 내지 제i-1 연결 구조체들(S1~Si-1) 및 접지 노드와 연결된 제i 연결 구조체(Si)가 도시된다. 5 is a cross-sectional view illustrating a stack chip according to a second exemplary embodiment of the present invention. A method of testing the stack chip 100 including a pair of one connection structure S1 and one second connection structure S2 connected to a ground node has been described with reference to FIGS. 2 to 4 . Referring to FIG. 5 , first to i-1th connection structures S1 to Si-1 connected to the comparators 111 to 11i-1 and the i-th connection structure Si connected to the ground node are illustrated.

제2 내지 제i-1 연결 구조체들(S2~Si-1)은 제1 연결 구조체(S1)와 같은 구조를 포함할 수 있다. 반도체 칩(100)의 복수의 연결 구조체들(S1~Si)은 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다. 본 발명은 이에 한정되지 않고, 반도체 칩(100)의 복수의 연결 구조체들(S1~Si)은 선택적으로 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.The second to i-1 th connection structures S2 to Si-1 may have the same structure as the first connection structure S1 . The plurality of connection structures S1 to Si of the semiconductor chip 100 may operate in a first operation mode and a second operation mode. The present invention is not limited thereto, and the plurality of connection structures S1 to Si of the semiconductor chip 100 may selectively operate in the first operation mode and the second operation mode.

복수의 연결 구조체들(S1~Si)이 일정시간 동안, 제1 동작 모드 및 제2 동작 모드로 동작된 후, 비교기들(111~11i-1)은 복수의 연결 구조체들(S1~Si-1)의 전압과 기준 전압(Vref)을 비교하여, 결과 데이터(DQ)를 출력한다. 결과 데이터(DQ)를 통해 복수의 연결 구조체들(S1~Si) 중 불량인 연결 구조체를 미리 발견할 수 있다.After the plurality of connection structures S1 to Si are operated in the first operation mode and the second operation mode for a predetermined time, the comparators 111 to 11i-1 are connected to the plurality of connection structures S1 to Si-1 ) and the reference voltage Vref, and output result data DQ. A defective connection structure among the plurality of connection structures S1 to Si may be discovered in advance through the result data DQ.

도 6은 본 발명의 실시 예에 기초하여 구현될 수 있는 메모리 시스템을 보여주는 블록도이다. 메모리 시스템(1000)은 호스트(1100) 및 메모리 장치(1200)를 포함할 수 있다. 메모리 장치(1200)는 컨트롤러(1210) 및 메모리(1220)를 포함할 수 있다.6 is a block diagram illustrating a memory system that may be implemented based on an embodiment of the present invention. The memory system 1000 may include a host 1100 and a memory device 1200 . The memory device 1200 may include a controller 1210 and a memory 1220 .

호스트(1100)는 컨트롤러(1210)로 메모리 장치(1200)를 제어하기 위한 명령을 제공할 수 있다. 호스트(1100)는 메모리 장치(1200)에 데이터를 저장하거나 메모리 장치(1200)에 저장된 데이터를 읽을 수 있다. 실시 예로서, 호스트(1100)는 컴퓨터, 디지털 카메라, 휴대용 전화기 등과 같은 전자 장치일 수 있다. 호스트(1100)와 메모리 장치(1200)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, NVM(Non-volatile Memory) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), MMC(Multimedia Card), ESDI(Enhanced Small Disk Interface) 등 다양한 인터페이스 프로토콜들 중 하나에 따라 통신할 수 있다.The host 1100 may provide a command for controlling the memory device 1200 to the controller 1210 . The host 1100 may store data in the memory device 1200 or read data stored in the memory device 1200 . In an embodiment, the host 1100 may be an electronic device such as a computer, a digital camera, or a portable phone. The host 1100 and the memory device 1200 are USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnect) Express, NVM (Non-volatile Memory) Express, ATA (Advanced Technology Attachment), Communication according to one of various interface protocols such as PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), MMC (Multimedia Card), ESDI (Enhanced Small Disk Interface), etc. can

컨트롤러(1210)는 메모리 장치(1200)의 전반적인 작동을 제어할 수 있다. 메모리(1220)는 컨트롤러(1210)의 제어에 따라 데이터를 저장하거나 출력할 수 있다. 실시 예로서, 메모리(1220)는 플래시 메모리(Flash Memory), PRAM(Phase-changed RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리, 또는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리를 포함할 수 있다. 필요에 따라, 메모리 장치(1200)는 이종의 메모리를 포함할 수 있다.The controller 1210 may control the overall operation of the memory device 1200 . The memory 1220 may store or output data under the control of the controller 1210 . In an embodiment, the memory 1220 is a nonvolatile memory such as a flash memory, a phase-changed RAM (PRAM), a magneto-resistive RAM (MRAM), a resistive RAM (ReRAM), a ferro-electric RAM (FRAM), and the like. , or a volatile memory such as a static RAM (SRAM), a dynamic RAM (DRAM), or a synchronous DRAM (SDRAM). If necessary, the memory device 1200 may include different types of memories.

메모리 장치(1200)의 컨트롤러(1210) 및 메모리(1220) 중 적어도 하나는 본 발명의 기술 사상에 기초하여 구현될 수 있다. 즉, 컨트롤러(1210) 및 메모리(1220) 각각을 구성하는 집적 회로는 본 발명의 기술 사상에 따른 우회 회로를 포함할 수 있다.At least one of the controller 1210 and the memory 1220 of the memory device 1200 may be implemented based on the inventive concept. That is, the integrated circuit constituting each of the controller 1210 and the memory 1220 may include a bypass circuit according to the inventive concept.

도 7은 본 발명의 실시 예에 따른 스택 칩을 포함하는 반도체 모듈을 도시한 사시도이다. 도 7을 참조하면, 반도체 장치(2000)는 인쇄회로기판과 같은 패키지 기판(2100) 상에 실장된 적어도 하나의 스택 칩(2300)과 시스템-온-칩(System-On-Cip, SOC)(2400)을 포함하는 메모리 모듈일 수 있다. 패키지 기판(2100) 상에 인터포저(2200)가 선택적으로 더 제공될 수 있다. 스택 칩(2300)은 로직 칩과 같은 버퍼 칩(2310) 상에 적층된 적어도 하나의 메모리 칩(2320)을 포함할 수 있다. 스택 칩(2300)은 도 1의 스택 칩(100)과 동일하거나 유사한 구조를 포함할 수 있다. 메모리 칩(2320)은 일 예로, 500GB/sec 내지 1TB/sec, 혹은 그 이상의 하이밴드 메모리 칩일 수 있다.7 is a perspective view illustrating a semiconductor module including a stack chip according to an embodiment of the present invention. Referring to FIG. 7 , the semiconductor device 2000 includes at least one stack chip 2300 mounted on a package substrate 2100 such as a printed circuit board and a System-On-Cip (SOC) ( 2400) may be a memory module. An interposer 2200 may be optionally further provided on the package substrate 2100 . The stack chip 2300 may include at least one memory chip 2320 stacked on a buffer chip 2310 such as a logic chip. The stack chip 2300 may have the same or similar structure to the stack chip 100 of FIG. 1 . The memory chip 2320 may be, for example, a high-band memory chip of 500 GB/sec to 1 TB/sec, or more.

각각의 개념도에 나타낸 구성은 단지 개념적인 관점에서 이해되어야 한다. 본 발명의 이해를 돕기 위해, 개념도에 나타낸 구성 요소 각각의 형태, 구조, 크기 등은 과장 또는 축소되어 표현되었다. 실제로 구현되는 구성은 각각의 개념도에 나타낸 것과 다른 물리적 형상을 가질 수 있다. 각각의 개념도는 구성 요소의 물리적 형상을 제한하기 위한 것이 아니다.The configuration shown in each conceptual diagram should be understood only from a conceptual point of view. In order to help the understanding of the present invention, the shape, structure, size, etc. of each of the components shown in the conceptual diagram are exaggerated or reduced. The actually implemented configuration may have a physical shape different from that shown in each conceptual diagram. Each conceptual diagram is not intended to limit the physical shape of the component.

각각의 블록도에 나타낸 장치 구성은 발명의 이해를 돕기 위한 것이다. 각각의 블록은 기능에 따라 더 작은 단위의 블록들로 형성될 수 있다. 또는, 복수의 블록들은 기능에 따라 더 큰 단위의 블록을 형성할 수 있다. 즉, 본 발명의 기술 사상은 블록도에 도시된 구성에 의해 한정되지 않는다.The device configuration shown in each block diagram is provided to help the understanding of the invention. Each block may be formed into smaller units of blocks according to functions. Alternatively, the plurality of blocks may form a block of a larger unit according to a function. That is, the technical idea of the present invention is not limited by the configuration shown in the block diagram.

이상에서 본 발명의 실시 예를 중심으로 본 발명이 설명되었다. 다만, 본 발명이 속하는 기술 분야의 특성상, 본 발명이 이루고자 하는 목적은 본 발명의 요지를 포함하면서도 위 실시 예들과 다른 형태로 달성될 수 있다. 따라서, 위 실시 예들은 한정적인 것이 아니라 설명적인 측면에서 이해되어야 한다. 즉, 본 발명의 요지를 포함하면서 본 발명과 같은 목적을 달성할 수 있는 기술 사상은 본 발명의 기술 사상에 포함되는 것으로 해석되어야 한다.In the above, the present invention has been described focusing on the embodiments of the present invention. However, due to the nature of the technical field to which the present invention pertains, the object of the present invention may be achieved in a form different from the above embodiments while including the gist of the present invention. Accordingly, the above embodiments should be understood in terms of description rather than limitation. That is, the technical idea capable of achieving the same object as the present invention while including the gist of the present invention should be interpreted as being included in the technical idea of the present invention.

따라서, 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 수정 또는 변형된 기술 사상은 본 발명이 청구하는 보호 범위에 포함되는 것이다. 또한, 본 발명의 보호 범위는 위 실시 예들로 한정되는 것이 아니다.Accordingly, the technical idea modified or modified within the scope not departing from the essential characteristics of the present invention is to be included in the protection scope claimed by the present invention. In addition, the protection scope of the present invention is not limited to the above embodiments.

100: 스택 칩
110, 130, 150: 반도체 칩
120: 연결 패드
125: 연결 범프
135: 비아
S1~Sn: 연결 구조체
1000: 메모리 시스템100: stack chip
110, 130, 150: semiconductor chip
120: connection pad
125: connecting bump
135: via
S1~Sn: connection structure
1000: memory system

Claims (10)

제1 반도체 칩;
제2 반도체 칩; 그리고
상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 적층되는 적어도 하나의 반도체 칩을 포함하고,
상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 적어도 하나의 반도체 칩은 상기 적어도 하나의 반도체 칩을 관통하는 관통 비아를 각각 포함하는 제1 및 제2 연결 구조체들을 통해서 서로 연결되고,
상기 제1 반도체 칩은 상기 제1 연결 구조체의 일단과 제1 전류 소스의 사이에 연결되는 제1 스위치; 상기 제1 연결 구조체의 일단과 상기 제2 연결 구조체의 일단 사이에 연결되는 제2 스위치; 및 상기 제2 연결 구조체의 일단에 연결되는 접지 노드를 포함하고,
상기 제2 반도체 칩은 상기 제1 연결 구조체의 타단과 제2 전류 소스의 사이에 연결되는 제3 스위치; 및 상기 제1 연결 구조체의 타단과 상기 제2 연결 구조체의 타단 사이에 연결되는 제4 스위치를 포함하는 스택 칩.a first semiconductor chip;
a second semiconductor chip; and
at least one semiconductor chip stacked between the first semiconductor chip and the second semiconductor chip,
The first semiconductor chip, the second semiconductor chip, and the at least one semiconductor chip are connected to each other through first and second connection structures each including a through via passing through the at least one semiconductor chip,
The first semiconductor chip may include a first switch connected between one end of the first connection structure and a first current source; a second switch connected between one end of the first connection structure and one end of the second connection structure; and a ground node connected to one end of the second connection structure,
The second semiconductor chip may include a third switch connected between the other end of the first connection structure and a second current source; and a fourth switch connected between the other end of the first connection structure and the other end of the second connection structure. 제 1 항에 있어서,
상기 제1 반도체 칩은 상기 제2 스위치와 연결되고, 상기 제1 연결 구조체의 일단의 전압과 기준 전압을 비교하여 결과 데이터를 외부로 출력하는 비교기를 더 포함하는 스택 칩.The method of claim 1,
The first semiconductor chip further includes a comparator connected to the second switch and outputting result data by comparing a voltage of one end of the first connection structure with a reference voltage. 제 2 항에 있어서,
제1 동작 모드에서,
상기 제1 스위치 및 상기 제4 스위치는 턴-온 되고, 상기 제2 스위치는 플로팅 상태이고, 상기 제3 스위치는 턴-오프 되는 스택 칩.3. The method of claim 2,
In a first mode of operation,
The first switch and the fourth switch are turned on, the second switch is in a floating state, and the third switch is turned off. 제 3 항에 있어서,
제2 동작 모드에서,
상기 제1 스위치 및 상기 제4 스위치는 턴-오프 되고, 상기 제2 스위치는 상기 제1 연결 구조체의 일단과 상기 접지 노드를 전기적으로 연결하고, 상기 제3 스위치는 턴-온 되는 스택 칩.4. The method of claim 3,
In the second mode of operation,
The first switch and the fourth switch are turned off, the second switch electrically connects one end of the first connection structure and the ground node, and the third switch is turned on. 제 4 항에 있어서,
상기 제1 동작 모드 및 상기 제2 동작 모드가 반복하여 수행된 후,
상기 제1 스위치 및 상기 제4 스위치는 턴-오프 되고, 상기 제2 스위치는 상기 비교기와 상기 제1 연결 구조체의 일단을 전기적으로 연결하고, 상기 제3 스위치는 턴-온 되는 스택 칩.5. The method of claim 4,
After the first operation mode and the second operation mode are repeatedly performed,
The first switch and the fourth switch are turned off, the second switch electrically connects the comparator and one end of the first connection structure, and the third switch is turned on. 제 5 항에 있어서,
상기 제1 연결 구조체의 일단의 전압이 상기 기준 전압보다 일정 크기 이상이면, 상기 비교기는 페일(fail) 데이터를 출력하고,
상기 제1 연결 구조체의 일단의 전압이 상기 기준 전압 이하이면, 상기 비교기는 패스(pass) 데이터를 출력하는 스택 칩.6. The method of claim 5,
When the voltage at one end of the first connection structure is higher than the reference voltage by a certain level, the comparator outputs fail data,
When the voltage at one end of the first connection structure is equal to or less than the reference voltage, the comparator outputs pass data. 제 1 항에 있어서,
상기 제1 및 제2 연결 구조체들 각각은,
상기 비아들을 전기적으로 접속하는 복수의 연결 패드들 및 복수의 연결 범프들을 포함하는 스택 칩.The method of claim 1,
Each of the first and second connection structures,
A stack chip comprising a plurality of connection pads and a plurality of connection bumps electrically connecting the vias. 제 1 항에 있어서,
상기 제1 전류 소스 및 상기 제2 전류 소스는 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 내부에서 전류를 생성하는 전류 소스 또는 외부 장치로부터 인가되는 전류를 전달하는 전달 소자를 포함하는 스택 칩.The method of claim 1,
and the first current source and the second current source include a current source generating a current inside the first semiconductor chip and the second semiconductor chip, or a transfer device transmitting a current applied from an external device. 차례로 적층된 제1, 제2 및 제3 반도체 칩;
상기 제1 내지 제3 반도체 칩들을 전기적으로 연결하는 제1 연결 구조체; 그리고
상기 제1 내지 제3 반도체 칩들을 전기적으로 연결하며, 상기 제1 연결 구조체와 전기적으로 연결된 제2 구조체를 포함하고,
상기 제1 및 제2 연결 구조체들 각각은: 상기 제1 반도체 칩을 관통하는 제1 관통 비아; 그리고 상기 제2 반도체 칩을 관통하며 상기 제1 관통 비아와 전기적으로 연결된 제2 관통 비아를 포함하고,
상기 제1 반도체 칩은: 상기 제1 연결 구조체의 제1 관통 비아와 제1 전류 소스를 전기적으로 연결하는 제1 스위치; 상기 제1 연결 구조체의 제1 관통 비아와 상기 제2 연결 구조체의 제1 관통 비아를 전기적으로 연결하는 제2 스위치; 그리고 상기 제2 연결 구조체의 제1 관통 비아와 전기적으로 연결된 접지 노드를 포함하고,
상기 제3 반도체 칩은: 상기 제1 연결 구조체의 제2 관통 비아와 제2 전류 소스를 전기적으로 연결하는 제3 스위치; 그리고 상기 제1 연결 구조체의 제2 관통 비아와 상기 제2 연결 구조체의 제2 관통 비아를 전기적으로 연결하는 제4 스위치를 포함하는 스택 칩.first, second and third semiconductor chips sequentially stacked;
a first connection structure electrically connecting the first to third semiconductor chips; and
and a second structure electrically connecting the first to third semiconductor chips and electrically connected to the first connecting structure,
Each of the first and second connection structures may include: a first through-via passing through the first semiconductor chip; and a second through-via passing through the second semiconductor chip and electrically connected to the first through-via;
The first semiconductor chip may include: a first switch electrically connecting a first through-via of the first connection structure and a first current source; a second switch electrically connecting the first through-via of the first connection structure and the first through-via of the second connection structure; and a ground node electrically connected to the first through-via of the second connection structure,
The third semiconductor chip may include: a third switch electrically connecting a second through-via of the first connection structure and a second current source; and a fourth switch electrically connecting the second through-via of the first connection structure and the second through-via of the second connection structure. 제 9 항에 있어서,
상기 제1 및 제2 연결 구조체들 각각은
상기 제1 및 제2 반도체 칩들 상에 제공되어 상기 제1 및 제2 관통 비아들 각각과 접속되는 연결 패드들; 및
상기 제1 및 제2 반도체 칩들 사이에 그리고 상기 제2 및 제3 반도체 칩들 사이에 제공되어 상기 연결 패드들과 접속되는 연결 범프들을 포함하는 스택 칩.
10. The method of claim 9,
Each of the first and second connection structures is
connection pads provided on the first and second semiconductor chips and connected to each of the first and second through-vias; and
and connection bumps provided between the first and second semiconductor chips and between the second and third semiconductor chips and connected to the connection pads.
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Citations (3)

* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
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JP2000049277A (en) 1998-07-29 2000-02-18 Toshiba Corp Multi-chip semiconductor device and memory card
JP2011081882A (en) 2009-10-09 2011-04-21 Elpida Memory Inc Laminated semiconductor device
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