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KR102332279B1 - Gate Driver And Display Device Including The Same - Google Patents

Gate Driver And Display Device Including The Same Download PDF

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KR102332279B1
KR102332279B1 KR1020170056308A KR20170056308A KR102332279B1 KR 102332279 B1 KR102332279 B1 KR 102332279B1 KR 1020170056308 A KR1020170056308 A KR 1020170056308A KR 20170056308 A KR20170056308 A KR 20170056308A KR 102332279 B1 KR102332279 B1 KR 102332279B1
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dummy
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gate
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임진호
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엘지디스플레이 주식회사
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Abstract

본 발명의 게이트 구동회로는 제1 GIP 소자들(#1~#4)을 갖는 제1 GIP 회로(GDRV1); 제2 GIP 소자들(#5~#8)을 갖는 제2 GIP 회로(GDRV2); 상기 제1 GIP 회로(GDRV1)에 속하며, 상기 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성하는 제1 더미 GIP소자(#5'); 상기 제2 GIP 회로(GDRV2)에 속하며, 상기 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성하는 제2 더미 GIP소자(#4')를 포함하며, 제1 더미 출력(DP1)은 상기 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 제2 더미 출력(DP2)은 상기 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기된다.The gate driving circuit of the present invention includes a first GIP circuit GDRV1 having first GIP elements #1 to #4; a second GIP circuit (GDRV2) having second GIP elements (#5 to #8); a first dummy GIP device (#5') belonging to the first GIP circuit (GDRV1) and generating a first dummy output (DP1) necessary for the operation of the first GIP circuit (GDRV1); a second dummy GIP element #4' belonging to the second GIP circuit GDRV2 and generating a second dummy output DP2 necessary for the operation of the second GIP circuit GDRV2; The output DP1 is synchronized with the gate output timing of any one of the second GIP elements #5 to #8, and the second dummy output DP2 is the first GIP elements #1 to #4. It is synchronized with the gate output timing of any one of them.

Description

게이트 구동회로와 그를 포함한 표시장치{Gate Driver And Display Device Including The Same}Gate Driver And Display Device Including The Same

본 발명은 게이트 구동회로와 그를 포함한 표시장치에 관한 것이다.The present invention relates to a gate driving circuit and a display device including the same.

표시장치는 영상이 표시되는 픽셀 어레이와, 픽셀 어레이의 신호 라인들을 구동하는 패널 구동회로를 포함한다. 패널 구동회로는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로와, 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하는 게이트 구동회로(또는 스캔 구동회로), 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 콘트롤러 등을 포함한다.A display device includes a pixel array on which an image is displayed, and a panel driving circuit for driving signal lines of the pixel array. The panel driving circuit includes a data driving circuit that supplies a data signal to the data lines of the pixel array, and a gate pulse (or scan pulse) synchronized with the data signal to the gate lines (or scan lines) of the pixel array in sequence. and a gate driving circuit (or scan driving circuit), a data driving circuit, and a timing controller for controlling the gate driving circuit.

최근에는 게이트 구동회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 표시패널에 내장된 게이트 구동회로는 "GIP(Gate In Panel) 회로"로 알려져 있다. GIP 회로는 표시패널의 베젤(Bezel) 영역에 형성되는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 GIP 소자들을 포함한다. GIP 소자들은 스타트 펄스 또는 캐리 신호에 응답하여 게이트 출력을 발생하고 그 게이트 출력을 시프트 클럭에 따라 시프트시킨다. 따라서, 시프트 레지스터에는 스타트 펄스, 시프트 클럭, 구동 전압 등이 공급된다.Recently, a technology for embedding a gate driving circuit in a display panel together with a pixel array has been applied. The gate driving circuit built into the display panel is known as a “Gate In Panel (GIP) circuit”. The GIP circuit includes a shift register formed in a bezel area of the display panel. The shift register contains a number of GIP elements connected cascadingly. GIP devices generate a gate output in response to a start pulse or carry signal and shift the gate output according to a shift clock. Accordingly, the shift register is supplied with a start pulse, a shift clock, a driving voltage, and the like.

RC 딜레이를 고려할 때, 스타트 펄스 또는 캐리 신호의 신호전달경로의 길이는 GIP 소자들 간에 실질적으로 동일하게 설계되는 것이 바람직하다. 하지만, 도 1과 같은 이형(異形) 표시패널, 또는 도 2와 같은 분리 구동형 표시패널의 경우, 특정 GIP 소자들 간의 신호전달 경로의 길이가 나머지 GIP 소자들 간의 그것보다 길어질 수 있다.Considering the RC delay, the length of the signal transmission path of the start pulse or carry signal is preferably designed to be substantially the same between the GIP elements. However, in the case of a heterogeneous display panel as shown in FIG. 1 or a separate driving type display panel as shown in FIG. 2 , the length of a signal transmission path between specific GIP devices may be longer than that between other GIP devices.

구체적으로 설명하면, 도 1의 게이트 구동회로는 이형 표시패널의 제1 표시영역(AR1)을 구동하는 제1 GIP 회로(GDRV1)와, 이형 표시패널의 제2 표시영역(AR2)을 구동하는 제2 GIP 회로(GDRV2)를 포함한다. 제1 GIP 회로(GDRV1)는 포워드 스캔(F-SCAN)과 리버스 스캔(R-SCAN)이 가능한 제1 GIP 소자들(#1~#4)을 포함할 수 있고, 제2 GIP 회로(GDRV2)는 포워드 스캔구동(F-SCAN)과 리버스 스캔구동(R-SCAN)이 가능한 제2 GIP 소자들(#5~#8)을 포함할 수 있다. 여기서, 포워드 스캔구동(F-SCAN)은 표시패널의 제1 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키는 스캔 방식을 의미하고, 리버스 스캔구동(R-SCAN)은 상기 제1 방향과 반대되는 표시패널의 제2 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키는 스캔 방식을 의미한다. 포워드 스캔구동(F-SCAN) 방식과, 리버스 스캔구동(R-SCAN) 방식은 타이밍 콘트롤러의 제어하에 선택적으로 이뤄질 수 있다. 도 1에서, DIC는 데이터 구동회로가 포함된 드라이버 IC를 의미한다.More specifically, the gate driving circuit of FIG. 1 includes a first GIP circuit GDRV1 for driving the first display area AR1 of the heterogeneous display panel, and a first GIP circuit GDRV1 for driving the second display region AR2 of the heterogeneous display panel. Includes 2 GIP circuits (GDRV2). The first GIP circuit GDRV1 may include first GIP elements #1 to #4 capable of forward scan F-SCAN and reverse scan R-SCAN, and the second GIP circuit GDRV2 may include second GIP elements #5 to #8 capable of forward scan driving (F-SCAN) and reverse scan driving (R-SCAN). Here, the forward scan driving (F-SCAN) means a scan method that sequentially shifts the gate output along the first direction of the display panel, and the reverse scan driving (R-SCAN) is the display panel opposite to the first direction. It refers to a scan method that sequentially shifts the gate output along the second direction of . The forward scan driving (F-SCAN) method and the reverse scan driving (R-SCAN) method may be selectively performed under the control of the timing controller. In FIG. 1 , DIC means a driver IC including a data driving circuit.

포워드 스캔구동(F-SCAN)시, 도 1의 제2 GIP 회로(GDRV2)는 제1 GIP 회로(GDRV1)로부터 캐리 신호를 입력 받아 동작된다. 즉, 포워드 스캔구동(F-SCAN)시, GIP 소자 #5는 GIP 소자 #4로부터 입력되는 캐리 신호에 따라 동작된다. 한편, 리버스 스캔구동(R-SCAN)시, 도 1의 제1 GIP 회로(GDRV1)는 제2 GIP 회로(GDRV2)로부터 캐리 신호를 입력 받아 동작된다. 즉, 리버스 스캔구동(R-SCAN)시, GIP 소자 #4는 GIP 소자 #5로부터 입력되는 캐리 신호에 따라 동작된다.During the forward scan driving (F-SCAN), the second GIP circuit GDRV2 of FIG. 1 is operated by receiving a carry signal from the first GIP circuit GDRV1. That is, during the forward scan operation (F-SCAN), the GIP element #5 is operated according to the carry signal input from the GIP element #4. Meanwhile, during the reverse scan driving (R-SCAN), the first GIP circuit GDRV1 of FIG. 1 is operated by receiving a carry signal from the second GIP circuit GDRV2. That is, during the reverse scan operation (R-SCAN), the GIP element #4 is operated according to the carry signal input from the GIP element #5.

도 1과 같은 이형 표시패널의 경우, 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 물리적으로 이격되어 형성되고 서로 연계되어 구동되기 때문에, GIP 소자 #4 및 GIP 소자 #5 간의 신호전달경로의 길이가 나머지 GIP 소자들 간의 그것보다 길어질 수 있다.In the case of the heterogeneous display panel as shown in FIG. 1 , the first GIP circuit GDRV1 and the second GIP circuit GDRV2 are formed to be physically spaced apart and driven in connection with each other, so the signal between the GIP element #4 and the GIP element #5 is The length of the transmission path may be longer than that between the remaining GIP elements.

이 경우, GIP 소자 #4 및 GIP 소자 #5 간의 신호전달경로에 걸리는 RC 로드(Load)가 나머지 GIP 소자들 간의 신호전달경로에 걸리는 RC 로드보다 크다. 상대적으로 RC 로드가 큰 캐리 신호가 GIP 소자(#4,#5)에 인가되면 해당 GIP 소자(#4,#5)의 게이트 출력이 저하되기 때문에, 오토 프로브 검사시의 그레이 화상 또는 가혹 데이터 패턴에 따른 입력 화상에서 도 3과 같이 어두운 가로선 형태의 라인 딤이 인지될 수 있다.In this case, the RC load applied to the signal transmission path between the GIP device #4 and the GIP device #5 is greater than the RC load applied to the signal transmission path between the other GIP devices. When a carry signal with a relatively large RC load is applied to the GIP elements (#4, #5), the gate output of the corresponding GIP elements (#4, #5) is lowered, so a gray image or harsh data pattern during auto probe inspection A line dim in the form of a dark horizontal line may be recognized in the input image according to FIG. 3 .

한편, 도 2의 게이트 구동회로는 분리형 표시패널의 제1 표시영역(AR1)을 구동하는 제1 GIP 회로(GDRV1)와, 분리형 표시패널의 제2 표시영역(AR2)을 구동하는 제2 GIP 회로(GDRV2)를 포함한다. 분리형 표시패널에서, 제1 표시영역(AR1)과 제2 표시영역(AR2)은 분할 구동될 수 있다. 제1 GIP 회로(GDRV1)는 포워드 스캔(F-SCAN)과 리버스 스캔(R-SCAN)이 가능한 제1 GIP 소자들(#1~#4)을 포함할 수 있고, 제2 GIP 회로(GDRV2)는 포워드 스캔(F-SCAN)과 리버스 스캔(R-SCAN)이 가능한 제2 GIP 소자들(#5~#8)을 포함할 수 있다. 도 2에서, DIC는 데이터 구동회로가 포함된 드라이버 IC를 의미한다.Meanwhile, the gate driving circuit of FIG. 2 includes a first GIP circuit GDRV1 for driving the first display area AR1 of the split-type display panel and a second GIP circuit for driving the second display area AR2 of the split-type display panel (GDRV2). In the split display panel, the first display area AR1 and the second display area AR2 may be dividedly driven. The first GIP circuit GDRV1 may include first GIP elements #1 to #4 capable of forward scan F-SCAN and reverse scan R-SCAN, and the second GIP circuit GDRV2 may include second GIP devices #5 to #8 capable of forward scan (F-SCAN) and reverse scan (R-SCAN). In FIG. 2 , DIC means a driver IC including a data driving circuit.

포워드 스캔구동(F-SCAN)시, 도 2의 제1 및 제2 GIP 회로(GDRV1,GDRV2)는 각각 서로 다른 신호전달경로를 통해 입력되는 스타트 펄스에 따라 동작된다. 즉, 포워드 스캔구동(F-SCAN)시, 제1 GIP 소자들(#1~#4)은 제1 스타트 펄스와 제1 캐리신호들에 따라 동작되고, 제2 GIP 소자들(#5~#8)은 제2 스타트 펄스와 제2 캐리신호들에 따라 동작된다. During the forward scan operation (F-SCAN), the first and second GIP circuits GDRV1 and GDRV2 of FIG. 2 are operated according to start pulses input through different signal transmission paths, respectively. That is, during the forward scan driving (F-SCAN), the first GIP elements #1 to #4 are operated according to the first start pulse and the first carry signals, and the second GIP elements #5 to # 8) is operated according to the second start pulse and the second carry signals.

리버스 스캔구동(R-SCAN)시, 도 2의 제1 및 제2 GIP 회로(GDRV1,GDRV2)는 각각 서로 다른 신호전달경로를 통해 입력되는 스타트 펄스에 따라 동작된다. 즉, 리버스 스캔구동(R-SCAN)시, 제1 GIP 소자들(#1~#4)은 제3 스타트 펄스와 제3 캐리신호들에 따라 동작되고, 제2 GIP 소자들(#5~#8)은 제4 스타트 펄스와 제4 캐리신호들에 따라 동작된다.During the reverse scan operation (R-SCAN), the first and second GIP circuits GDRV1 and GDRV2 of FIG. 2 are operated according to start pulses input through different signal transmission paths, respectively. That is, during the reverse scan driving (R-SCAN), the first GIP elements #1 to #4 are operated according to the third start pulse and the third carry signals, and the second GIP elements #5 to # 8) is operated according to the fourth start pulse and the fourth carry signals.

도 2와 같은 분리형 표시패널의 경우, 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 독립적으로 구동되기 때문에, 포워드 스캔구동(F-SCAN)시 제1 스타트 펄스와 제2 스타트 펄스의 신호전달경로의 길이가 다르다. 즉, 포워드 스캔구동(F-SCAN)시 제2 스타트 펄스의 신호전달경로의 길이는 제1 스타트 펄스의 그것보다 길어질 수 있다. 또한, 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 독립적으로 구동되기 때문에, 리버스 스캔구동(R-SCAN)시 제3 스타트 펄스와 제4 스타트 펄스의 신호전달경로의 길이가 다르다. 즉, 리버스 스캔구동(R-SCAN)시 제3 스타트 펄스의 신호전달경로의 길이는 제4 스타트 펄스의 그것보다 길어질 수 있다.In the case of a separate display panel as shown in FIG. 2 , since the first GIP circuit GDRV1 and the second GIP circuit GDRV2 are driven independently of each other, the first start pulse and the second start pulse during the forward scan driving (F-SCAN) The length of the signal transmission path of the pulse is different. That is, in the forward scan driving (F-SCAN), the length of the signal transmission path of the second start pulse may be longer than that of the first start pulse. In addition, since the first GIP circuit GDRV1 and the second GIP circuit GDRV2 are driven independently of each other, the length of the signal transmission path of the third start pulse and the fourth start pulse during reverse scan driving (R-SCAN) is different. That is, during reverse scan driving (R-SCAN), the length of the signal transmission path of the third start pulse may be longer than that of the fourth start pulse.

이 경우, 제2 및 제3 스타트 펄스의 신호전달경로에 걸리는 RC 로드(Load)는 각각 제1 및 제4 스타트 펄스의 신호전달경로에 걸리는 RC 로드보다 크다. 상대적으로 RC 로드가 큰 스타트 펄스가 GIP 소자(#4,#5)에 인가되면 해당 GIP 소자(#4,#5)의 게이트 출력이 저하되기 때문에, 오토 프로브 검사시의 그레이 화상 또는 가혹 데이터 패턴에 따른 입력 화상에서 도 4와 같이 어두운 가로선 형태의 라인 딤이 인지될 수 있다.In this case, the RC load applied to the signal transmission path of the second and third start pulses is greater than the RC load applied to the signal transmission path of the first and fourth start pulses, respectively. When a start pulse with a relatively large RC load is applied to the GIP elements (#4, #5), the gate output of the corresponding GIP elements (#4, #5) decreases. A line dim in the form of a dark horizontal line may be recognized in the input image according to FIG. 4 .

따라서, 본 발명은 목적은 스타트 펄스 또는 캐리 신호의 RC 로드 편차에 의한 화상 결함 현상을 최소화할 수 있도록 한 게이트 구동회로와 그를 포함한 표시장치를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a gate driving circuit capable of minimizing an image defect phenomenon caused by an RC load deviation of a start pulse or a carry signal and a display device including the same.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 구동회로는 제1 GIP 소자들(#1~#4)을 갖는 제1 GIP 회로(GDRV1); 제2 GIP 소자들(#5~#8)을 갖는 제2 GIP 회로(GDRV2); 상기 제1 GIP 회로(GDRV1)에 속하며, 상기 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성하는 제1 더미 GIP소자(#5'); 상기 제2 GIP 회로(GDRV2)에 속하며, 상기 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성하는 제2 더미 GIP소자(#4')를 포함하며, 제1 더미 출력(DP1)은 상기 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 제2 더미 출력(DP2)은 상기 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기된다.In order to achieve the above object, a gate driving circuit according to an embodiment of the present invention includes a first GIP circuit GDRV1 having first GIP elements #1 to #4; a second GIP circuit (GDRV2) having second GIP elements (#5 to #8); a first dummy GIP device (#5') belonging to the first GIP circuit (GDRV1) and generating a first dummy output (DP1) necessary for the operation of the first GIP circuit (GDRV1); a second dummy GIP element #4' belonging to the second GIP circuit GDRV2 and generating a second dummy output DP2 necessary for the operation of the second GIP circuit GDRV2; The output DP1 is synchronized with the gate output timing of any one of the second GIP elements #5 to #8, and the second dummy output DP2 is the first GIP elements #1 to #4. It is synchronized with the gate output timing of any one of them.

상기 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 연계되어 구동된다.The first GIP circuit GDRV1 and the second GIP circuit GDRV2 are driven in connection with each other.

상기 제1 더미 GIP소자(#5')는, 제1 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 리버스 스캔 구동모드에서 상기 제2 GIP 회로(GDRV2)에서 입력되는 제1 캐리 신호(CAR-R)에 응답하여 상기 제1 더미 출력(DP1)을 생성하고, 상기 제1 더미 출력(DP1)을 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)에 입력한다.The first dummy GIP device #5' has a first carry signal CAR-R input from the second GIP circuit GDRV2 in a reverse scan driving mode for sequentially shifting a gate output along a first direction. ), the first dummy output DP1 is generated, and the first dummy output DP1 is input to the GIP device #4 adjacent to the first dummy GIP device #5'.

상기 제1 더미 출력(DP1)은, 상기 제2 GIP 소자들(#5~#8) 중에서 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)의 게이트 출력 타이밍에 동기되고, 상기 제1 더미 GIP소자(#5')와 상기 GIP 소자(#5)는, 상기 GIP 소자(#5)에 이웃한 GIP 소자(#6)로부터 상기 제1 캐리 신호(CAR-R)를 공통으로 인가받는다.The first dummy output DP1 is synchronized with the gate output timing of the GIP device #5 adjacent to the second dummy GIP device #4' among the second GIP devices #5 to #8. and the first dummy GIP element #5' and the GIP element #5 are provided with the first carry signal CAR-R from the GIP element #6 adjacent to the GIP element #5. are commonly accredited.

상기 제2 더미 GIP소자(#4')는, 상기 리버스 스캔 구동모드에서 휴지 구동(Idle Driving)된다.The second dummy GIP device #4' is idle driven in the reverse scan driving mode.

상기 제2 더미 GIP소자(#4')는, 상기 제1 방향에 반대되는 제2 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 포워드 스캔 구동모드에서 상기 제1 GIP 회로(GDRV1)에서 입력되는 제2 캐리 신호(CAR-F)에 응답하여 상기 제2 더미 출력(DP2)을 생성하고, 상기 제2 더미 출력(DP2)을 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)에 입력한다.The second dummy GIP device #4' includes a first input from the first GIP circuit GDRV1 in a forward scan driving mode for sequentially shifting a gate output in a second direction opposite to the first direction. The second dummy output DP2 is generated in response to the second carry signal CAR-F, and the second dummy output DP2 is applied to the GIP device # 5) is entered.

상기 제2 더미 출력(DP2)은, 상기 제1 GIP 소자들(#1~#4) 중에서 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)의 게이트 출력 타이밍에 동기되고, 상기 제2 더미 GIP소자(#4')와 상기 GIP 소자(#4)는, 상기 GIP 소자(#4)에 이웃한 GIP 소자(#3)로부터 상기 제2 캐리 신호(CAR-F)를 공통으로 인가받는다.The second dummy output DP2 is synchronized with the gate output timing of the GIP device #4 adjacent to the first dummy GIP device #5' among the first GIP devices #1 to #4. and the second dummy GIP element (#4') and the GIP element (#4) receive the second carry signal (CAR-F) from the GIP element (#3) adjacent to the GIP element (#4). are commonly accredited.

상기 제1 더미 GIP소자(#5')는, 상기 포워드 스캔 구동모드에서 휴지 구동(Idle Driving)된다.The first dummy GIP device #5' is idle driven in the forward scan driving mode.

상기 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 독립하여 구동된다.The first GIP circuit GDRV1 and the second GIP circuit GDRV2 are driven independently of each other.

상기 제1 더미 GIP소자(#5')는, 제1 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 리버스 스캔 구동모드에서 외부에서 입력되는 제1 스타트 신호(VST-R)에 응답하여 상기 제1 더미 출력(DP1)을 생성하고, 상기 제1 더미 출력(DP1)을 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)에 입력한다.The first dummy GIP device #5' responds to the first start signal VST-R input from the outside in the reverse scan driving mode for sequentially shifting the gate output along the first direction. A dummy output DP1 is generated, and the first dummy output DP1 is input to a GIP device #4 adjacent to the first dummy GIP device #5'.

상기 제1 더미 출력(DP1)은, 상기 제2 GIP 소자들(#5~#8) 중에서 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)의 게이트 출력 타이밍에 동기되고, 상기 제1 스타트 신호(VST-R)는, 상기 GIP 소자(#5)에 이웃한 GIP 소자(#6)의 게이트 출력 타이밍에 동기된다.The first dummy output DP1 is synchronized with the gate output timing of the GIP device #5 adjacent to the second dummy GIP device #4' among the second GIP devices #5 to #8. and the first start signal VST-R is synchronized with the gate output timing of the GIP element #6 adjacent to the GIP element #5.

상기 제2 더미 GIP소자(#4')는, 상기 리버스 스캔 구동모드에서 휴지 구동(Idle Driving)된다.The second dummy GIP device #4' is idle driven in the reverse scan driving mode.

상기 제2 더미 GIP소자(#4')는, 상기 제1 방향에 반대되는 제2 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 포워드 스캔 구동모드에서 외부에서 입력되는 제2 스타트 신호(VST-F)에 응답하여 상기 제2 더미 출력(DP2)을 생성하고, 상기 제2 더미 출력(DP2)을 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)에 입력한다.The second dummy GIP device #4' has a second start signal VST-F input from the outside in a forward scan driving mode for sequentially shifting the gate output in a second direction opposite to the first direction. ), the second dummy output DP2 is generated, and the second dummy output DP2 is input to the GIP device #5 adjacent to the second dummy GIP device #4'.

상기 제2 더미 출력(DP2)은, 상기 제1 GIP 소자들(#1~#4) 중에서 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)의 게이트 출력 타이밍에 동기되고, 상기 제2 스타트 신호(VST-F)는, 상기 GIP 소자(#4)에 이웃한 GIP 소자(#3)의 게이트 출력 타이밍에 동기된다.The second dummy output DP2 is synchronized with the gate output timing of the GIP device #4 adjacent to the first dummy GIP device #5' among the first GIP devices #1 to #4. and the second start signal VST-F is synchronized with the gate output timing of the GIP element #3 adjacent to the GIP element #4.

상기 제1 더미 GIP소자(#5')는, 상기 포워드 스캔 구동모드에서 휴지 구동(Idle Driving)된다.The first dummy GIP device #5' is idle driven in the forward scan driving mode.

또한, 본 발명의 실시예에 따른 표시장치는 제1 표시영역과 제2 표시영역을 갖는 표시패널; 및 상기 표시패널의 게이트라인들을 구동하는 게이트 구동회로를 포함한다. 상기 게이트 구동회로는, 제1 GIP 소자들(#1~#4)을 가지며, 상기 제1 GIP 소자들(#1~#4)을 통해 상기 제1 표시영역에 구비된 제1 게이트라인들을 구동하는 제1 GIP 회로(GDRV1); 제2 GIP 소자들(#5~#8)을 가지며, 상기 제2 GIP 소자들(#5~#8)을 통해 상기 제2 표시영역에 구비된 제2 게이트라인들을 구동하는 제2 GIP 회로(GDRV2); 상기 제1 GIP 회로(GDRV1)에 속하며, 상기 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성하는 제1 더미 GIP소자(#5'); 상기 제2 GIP 회로(GDRV2)에 속하며, 상기 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성하는 제2 더미 GIP소자(#4')를 포함하며, 제1 더미 출력(DP1)은 상기 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 제2 더미 출력(DP2)은 상기 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기된다.In addition, a display device according to an embodiment of the present invention includes a display panel having a first display area and a second display area; and a gate driving circuit for driving gate lines of the display panel. The gate driving circuit includes first GIP elements #1 to #4, and drives first gate lines provided in the first display area through the first GIP elements #1 to #4. a first GIP circuit (GDRV1); a second GIP circuit having second GIP elements #5 to #8 and driving second gate lines provided in the second display area through the second GIP elements #5 to #8 GDRV2); a first dummy GIP device (#5') belonging to the first GIP circuit (GDRV1) and generating a first dummy output (DP1) necessary for the operation of the first GIP circuit (GDRV1); a second dummy GIP element #4' belonging to the second GIP circuit GDRV2 and generating a second dummy output DP2 necessary for the operation of the second GIP circuit GDRV2; The output DP1 is synchronized with the gate output timing of any one of the second GIP elements #5 to #8, and the second dummy output DP2 is the first GIP elements #1 to #4. It is synchronized with the gate output timing of any one of them.

상기 제1 GIP 소자들(#1~#4)은 상기 제1 게이트라인들에 연결되고, 상기 제2 GIP 소자들(#5~#8)은 상기 제2 게이트라인들에 연결되며, 상기 제1 더미 GIP소자(#5')와 제2 더미 GIP소자(#4')는 상기 제1 및 제2 게이트라인들과 전기적으로 분리된다.The first GIP elements #1 to #4 are connected to the first gate lines, and the second GIP elements #5 to #8 are connected to the second gate lines, and the second GIP elements #5 to #8 are connected to the second gate lines. The first dummy GIP device #5' and the second dummy GIP device #4' are electrically isolated from the first and second gate lines.

상기 표시패널은, 이형 표시패널 또는 분리 구동형 표시패널로 구현된다.The display panel is implemented as a heterogeneous display panel or a separate driving type display panel.

본 발명은 높은 RC 로드가 걸리는 스타트 펄스 또는 캐리 신호를 더미 GIP 소자를 거치도록 함으로써, 높은 RC 로드와 그에 따른 게이트 출력 편차에 의해 화상에서 인지될 수 있는 가로선 형태의 딤 현상을 억제할 수 있다.According to the present invention, by allowing a start pulse or carry signal applied with a high RC load to pass through the dummy GIP device, it is possible to suppress a dim phenomenon in the form of a horizontal line that can be recognized in an image due to a high RC load and the resulting gate output deviation.

도 1은 종래 이형 표시패널을 구동하기 위한 게이트 구동회로에서 캐리 신호의 RC 로드 편차를 설명하기 위한 도면이다.
도 2는 종래 분리형 표시패널을 구동하기 위한 게이트 구동회로에서 스타트 펄스의 RC 로드 편차를 설명하기 위한 도면이다.
도 3은 종래 이형 표시패널을 구동하기 위한 게이트 구동회로에서 캐리 신호의 RC 로드 편차로 인한 화상 결함 현상을 보여주는 도면이다.
도 4는 종래 분리형 표시패널을 구동하기 위한 게이트 구동회로에서 스타트 펄스의 RC 로드 편차로 인한 화상 결함 현상을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 표시장치의 구동회로를 보여 주는 블록도이다.
도 6은 GIP 회로의 시프트 레지스터 구성을 보여주는 도면이다.
도 7은 이형 표시패널을 포함한 본 발명의 실시예에 따른 표시장치의 구동회로를 보여주는 블록도이다.
도 8은 분리형 표시패널을 포함한 본 발명의 실시예에 따른 표시장치의 구동회로를 보여주는 블록도이다.
도 9는 본 발명의 이형 표시패널을 구동하기 위한 게이트 구동회로에서 캐리 신호의 RC 로드 편차를 보상하기 위해 더미 GIP 소자가 더 구비된 것을 보여주는 도면이다.
도 10은 본 발명의 분리형 표시패널을 구동하기 위한 게이트 구동회로에서 스타트 신호의 RC 로드 편차를 보상하기 위해 더미 GIP 소자가 더 구비된 것을 보여주는 도면이다.
도 11은 리버스 스캔 구동모드에서 더미 GIP 소자 적용 전과 적용 후에 있어 게이트 출력의 파형을 보여주는 도면이다.
도 12는 포워드 스캔 구동모드에서 더미 GIP 소자 적용 전과 적용 후에 있어 게이트 출력의 파형을 보여주는 도면이다.
도 13은 포워드 스캔 구동모드와 리버스 스캔 구동모드에서 GIP 소자의 기능을 설명하기 위한 도면이다.
도 14a는 리버스 스캔 구동모드에서 제1 더미 GIP 소자의 기능을 설명하기 위한 도면이다.
도 14b는 포워드 스캔 구동모드에서 제2 더미 GIP 소자의 기능을 설명하기 위한 도면이다.1 is a diagram for explaining an RC load deviation of a carry signal in a conventional gate driving circuit for driving a heterogeneous display panel.
FIG. 2 is a diagram for explaining an RC load deviation of a start pulse in a gate driving circuit for driving a conventional split-type display panel.
3 is a diagram illustrating an image defect phenomenon due to an RC load deviation of a carry signal in a conventional gate driving circuit for driving a heterogeneous display panel.
4 is a diagram illustrating an image defect phenomenon due to an RC load deviation of a start pulse in a gate driving circuit for driving a conventional split-type display panel.
5 is a block diagram illustrating a driving circuit of a display device according to an exemplary embodiment of the present invention.
6 is a diagram showing a shift register configuration of a GIP circuit.
7 is a block diagram illustrating a driving circuit of a display device according to an embodiment of the present invention including a heterogeneous display panel.
8 is a block diagram illustrating a driving circuit of a display device including a separate display panel according to an exemplary embodiment of the present invention.
9 is a view showing that a dummy GIP device is further provided to compensate for the RC load deviation of the carry signal in the gate driving circuit for driving the heterogeneous display panel according to the present invention.
10 is a view showing that a dummy GIP element is further provided to compensate for a RC load deviation of a start signal in a gate driving circuit for driving a split-type display panel according to the present invention.
11 is a diagram showing a waveform of a gate output before and after application of a dummy GIP device in a reverse scan driving mode.
12 is a diagram showing a waveform of a gate output before and after application of a dummy GIP device in a forward scan driving mode.
13 is a view for explaining the function of a GIP device in a forward scan driving mode and a reverse scan driving mode.
14A is a diagram for explaining a function of a first dummy GIP device in a reverse scan driving mode.
14B is a diagram for explaining a function of a second dummy GIP device in a forward scan driving mode.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals refer to substantially identical elements throughout. In the following description, if it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

본 발명의 기술적 사상은 액정표시장치(Liquid Crystal Display, LCD), 유기발광 표시장치(Organic Light Emitting Display, OLED Display), 무기발광 표시장치, 플렉서블 디스플레이 장치, 웨어러블 디스플레이 장치 등 다양한 표시장치에 적용될 수 있다. 이하의 설명에서, 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. The technical idea of the present invention can be applied to various display devices such as a liquid crystal display (LCD), an organic light emitting display (OLED Display), an inorganic light emitting display device, a flexible display device, and a wearable display device. have. In the following description, the liquid crystal display will be mainly described as an example of the display device, but the present invention is not limited thereto.

도 5는 본 발명의 실시예에 따른 표시장치의 구동회로를 보여 주는 블록도이다. 그리고, 도 6은 GIP 회로의 시프트 레지스터 구성을 보여주는 도면이다.5 is a block diagram illustrating a driving circuit of a display device according to an exemplary embodiment of the present invention. 6 is a diagram showing a shift register configuration of a GIP circuit.

도 5를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(PNL)과, 표시패널(PNL)의 픽셀 어레이(pixel array)에 입력 영상의 데이터를 기입하기 위한 패널 구동회로를 포함한다. Referring to FIG. 5 , a display device according to an embodiment of the present invention includes a display panel PNL and a panel driving circuit for writing input image data to a pixel array of the display panel PNL. .

표시패널(PNL)은 데이터 라인들(12), 데이터 라인들(12)과 교차하는 게이트 라인들(14), 및 데이트 라인들(12)과 게이트 라인들(14)에 의해 정의된 영역마다 픽셀들이 배치된 픽셀 어레이를 포함한다. 표시패널(PNL)은 이형 표시패널로 구현되거나, 또는 분리형 표시패널로 구현될 수 있다. 입력 영상은 표시패널(PNL)의 픽셀 어레이에 표시된다. The display panel PNL includes data lines 12 , gate lines 14 intersecting the data lines 12 , and pixels in each area defined by the data lines 12 and the gate lines 14 . and a pixel array in which they are disposed. The display panel PNL may be implemented as a heterogeneous display panel or as a separate type display panel. The input image is displayed on the pixel array of the display panel PNL.

픽셀 어레이의 픽셀들은 다양한 컬러 구현을 위하여, 적색, 녹색, 및 청색 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색 서브 픽셀을 더 포함하여 표시 영상의 휘도를 높일 수 있다.The pixels of the pixel array may include red, green, and blue sub-pixels to implement various colors. Each of the pixels may include a white sub-pixel in addition to the RGB sub-pixels to increase the luminance of the display image.

픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(PNL)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(12)과 게이트라인들(14)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터전압을 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시할 수 있다. TFT 어레이에 인셀 터치센서(In-cell touch sensor)가 배치될 수 있다. 이 경우, 표시장치는 인셀 터치센서를 구동하기 위한 센서 구동부를 더 구비할 수 있다.The pixel array may be divided into a TFT array and a color filter array. A TFT array may be formed on a lower plate of the display panel PNL. The TFT array includes TFTs (Thin Film Transistor) formed at intersections of the data lines 12 and the gate lines 14, a pixel electrode for charging the data voltage, and a storage capacitor ( Storage Capacitor, Cst), and the like, can display the input image. An in-cell touch sensor may be disposed in the TFT array. In this case, the display device may further include a sensor driver for driving the in-cell touch sensor.

표시패널(PNL)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.A color filter array may be formed on an upper plate or a lower plate of the display panel PNL. The color filter array includes a black matrix, a color filter, and the like. In the case of a COT (Color Filter on TFT) ? or TOC (TFT on Color Filter) ? model, a color filter and a black matrix together with a TFT array may be disposed on one substrate.

패널 구동회로는 드라이버 IC(DIC)와 게이트 구동회로(GDRV)를 포함한다. 드라이버 IC(DIC)는 데이터 라인들(12)에 데이터 신호를 공급하는 데이터 구동회로를 포함할 수 있다. 게이트 구동회로(GDRV)는 데이터 신호에 동기되는 게이트 펄스를 게이트 라인들(14)에 순차적으로 공급한다. 게이트 구동회로(GDRV)는 픽셀 어레이 밖에서 표시패널(PNL)의 일측 가장자리에 형성되거나 또는, 표시패널(PNL)의 양측 가장자리에 형성될 수 있다.The panel driving circuit includes a driver IC (DIC) and a gate driving circuit (GDRV). The driver IC (DIC) may include a data driving circuit that supplies a data signal to the data lines 12 . The gate driving circuit GDRV sequentially supplies a gate pulse synchronized with the data signal to the gate lines 14 . The gate driving circuit GDRV may be formed on one edge of the display panel PNL outside the pixel array or on both edges of the display panel PNL.

게이트 구동회로(GDRV)는 "GIP(Gate In Panel) 회로"로 알려져 있다. GIP 회로(GDRV)는 표시패널(PNL)의 일측 베젤(Bezel) 영역 또는, 표시패널(PNL)의 양측 베젤 영역에 형성되는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 도 6과 같이 종속적으로 접속된 다수의 GIP 소자들(GIP(N-2) ~ GIP(N+2))을 포함할 수 있다. GIP 소자들(GIP(N-2) ~ GIP(N+2))은 스타트 펄스에 응답하여 게이트 펄스를 출력하기 시작하고, 시프트 클럭(GCLK1~GCLK4)에 따라 게이트 출력을 시프트한다. GIP 소자들(GIP(N-2) ~ GIP(N+2))의 출력 신호는 게이트 펄스로서 게이트 라인들(14)에 공급된다. GIP 소자들(GIP(N-2) ~ GIP(N+2))의 출력은 다음 단 GIP 소자에 캐리 신호로서 입력되고, 또한 그 출력은 이전 단 GIP 소자에 리셋 신호(Reset signal)로서 입력될 수 있다. The gate driving circuit GDRV is known as a “Gate In Panel (GIP) circuit”. The GIP circuit GDRV includes shift registers formed in one bezel area of the display panel PNL or both bezel areas of the display panel PNL. The shift register may include a plurality of dependently connected GIP elements GIP(N-2) to GIP(N+2) as shown in FIG. 6 . The GIP elements GIP(N-2) to GIP(N+2) start outputting a gate pulse in response to the start pulse, and shift the gate output according to the shift clocks GCLK1 to GCLK4. Output signals of the GIP elements GIP(N-2) to GIP(N+2) are supplied to the gate lines 14 as gate pulses. Outputs of the GIP elements GIP(N-2) to GIP(N+2) are input as a carry signal to the next stage GIP element, and the output is to be input as a reset signal to the previous stage GIP element. can

데이터 구동회로는 픽셀들에 데이터를 기입하기 위하여, 픽셀들에 연결된 데이터 라인들(12)에 데이터 전압을 공급한다. The data driving circuit supplies a data voltage to the data lines 12 connected to the pixels in order to write data to the pixels.

도 7은 이형 표시패널을 포함한 본 발명의 실시예에 따른 표시장치의 구동회로를 보여주는 블록도이다. 7 is a block diagram illustrating a driving circuit of a display device according to an embodiment of the present invention including a heterogeneous display panel.

도 7을 참조하면, 이형 표시패널(PNL)에서, 양측 변이 만나는 코너부들 중 하나 이상의 코너부(CNR)는 모따기 형태로 오목하게 가공되어 90°의 내각(內角, θ)을 가질 수 있으나 이에 한정되지 않는다. 코너부(CNR)에 의해 확보된 공간에 전방 카메라 및/또는 하나 이상의 센서들이 배치될 수 있다.Referring to FIG. 7 , in the heterogeneous display panel PNL, one or more corner portions CNR among corner portions where both sides meet may be concave in a chamfer shape to have an interior angle of 90°. not limited A front camera and/or one or more sensors may be disposed in a space secured by the corner portion CNR.

이형 표시패널(PNL)의 화면은 픽셀 어레이가 배치된 제1 표시영역(100A)과 제2 표시영역(100B)을 포함한다. 제1 표시영역(100A)은 코너부(CNR)의 옆에 배치되고, 제2 표시영역(100B)은 코너부(CNR)의 아래에 배치될 수 있다. 실시예에서, 제1 표시영역(100A)은 제2 표시영역(100B)의 위에 배치된 예를 보여 주고 있으나 이에 한정되지 않는다. The screen of the heterogeneous display panel PNL includes a first display area 100A and a second display area 100B in which a pixel array is disposed. The first display area 100A may be disposed next to the corner portion CNR, and the second display area 100B may be disposed under the corner portion CNR. In the embodiment, an example in which the first display area 100A is disposed on the second display area 100B is shown, but the present invention is not limited thereto.

제1 표시영역(100A)은 전면 구동 모드(Full display mode)와 상시 구동 모드(Always on mode)에서 데이터를 표시한다. 제1 표시영역(100A)에 표시되는 데이터는 사용자가 자주 보는 데이터 예를 들면, 통신 상태, 배터리 전원 상태, SNS(Social Network Service) 메시지, 시계 등을 보여 주는 데이터이다. 제1 표시영역(100A)에서 표시되는 데이터는 사용자에 의해 선택될 수 있다. The first display area 100A displays data in a full display mode and an always on mode. The data displayed on the first display area 100A is data that the user frequently sees, for example, data showing a communication state, a battery power state, a social network service (SNS) message, a clock, and the like. Data displayed in the first display area 100A may be selected by a user.

제2 표시영역(100B)은 전면 구동 모드(Full display mode)에서 입력 영상 데이터를 표시하고, 상시 구동 모드(Always on mode)에서 소비 전력을 줄이기 위하여 구동되지 않는다. 따라서, 제2 표시영역(100B)은 상시 구동 모드(Always on mode)에서 동작하지 않는다. The second display area 100B displays input image data in the full display mode, and is not driven in order to reduce power consumption in the always on mode. Accordingly, the second display area 100B does not operate in an always on mode.

제1 표시영역(100A)의 적어도 일측 가장 자리에는 복수의 제1 GIP 소자들로 이루어진 제1 GIP 회로(GDRV1)가 형성될 수 있다. 제1 GIP 회로(GDRV1)는 제1 표시영역(100A)의 픽셀들에 게이트 펄스를 공급한다. 이를 위해, 제1 GIP 소자들은 제1 게이트라인들을 통해 제1 표시영역(100A)의 픽셀들에 연결된다. 제1 GIP 회로(GDRV1)는 제1 및 제2 표시영역들(100A, 100B) 간의 라인 딤을 억제하기 위해 제1 더미 출력을 생성하는 제1 더미 GIP 소자를 더 포함할 수 있다. 제1 더미 GIP 소자는 제1 표시영역(100A)의 픽셀들에 연결되지 않는다.A first GIP circuit GDRV1 including a plurality of first GIP elements may be formed on at least one edge of the first display area 100A. The first GIP circuit GDRV1 supplies a gate pulse to the pixels of the first display area 100A. To this end, the first GIP devices are connected to the pixels of the first display area 100A through first gate lines. The first GIP circuit GDRV1 may further include a first dummy GIP element generating a first dummy output to suppress a line dim between the first and second display areas 100A and 100B. The first dummy GIP device is not connected to the pixels of the first display area 100A.

제2 표시영역(100B)의 적어도 일측 가장 자리에는 복수의 제2 GIP 소자들로 이루어진 제2 GIP 회로(GDRV2)가 형성될 수 있다. 제2 GIP 회로(GDRV2)는 제2 표시영역(100B)의 픽셀들에 게이트 펄스를 공급한다. 이를 위해, 제2 GIP 소자들은 제2 게이트라인들을 통해 제2 표시영역(100B)의 픽셀들에 연결된다. 제2 GIP 회로(GDRV2)는 제1 및 제2 표시영역들(100A, 100B) 간의 라인 딤을 억제하기 위해 제2 더미 출력을 생성하는 제2 더미 GIP 소자를 더 포함할 수 있다. 제2 더미 GIP 소자는 제2 표시영역(100B)의 픽셀들에 연결되지 않는다.A second GIP circuit GDRV2 including a plurality of second GIP elements may be formed on at least one edge of the second display area 100B. The second GIP circuit GDRV2 supplies a gate pulse to the pixels of the second display area 100B. To this end, the second GIP devices are connected to the pixels of the second display area 100B through second gate lines. The second GIP circuit GDRV2 may further include a second dummy GIP device that generates a second dummy output to suppress a line dim between the first and second display areas 100A and 100B. The second dummy GIP element is not connected to the pixels of the second display area 100B.

드라이버 IC(DIC)와 픽셀 어레이 사이에는 멀티플렉서(Multiplexer, MUX)가 배치될 수 있다. 멀티플렉서(MUX)는 데이터 구동회로로부터의 데이터 전압을 분배하여 데이터라인들에 공급함으로써, 데이터 구동회로의 출력 채널 개수를 줄일 수 있다. 데이터 라인들(DL)은 제1 및 제2 표시영역들(100A, 100B)의 픽셀들에 연결된다. A multiplexer (MUX) may be disposed between the driver IC (DIC) and the pixel array. The multiplexer MUX divides the data voltage from the data driving circuit and supplies it to the data lines, thereby reducing the number of output channels of the data driving circuit. The data lines DL are connected to pixels of the first and second display areas 100A and 100B.

드라이버 IC(DIC)는 타이밍 콘트롤러와 터치센서 구동회로를 더 포함할 수 있다. 타이밍 콘트롤러는 호스트 시스템으로부터 수신된 입력 영상의 데이터를 데이터 구동회로로 전송한다. 그리고 타이밍 콘트롤러는 데이터 구동회로, 게이트 구동회로 및 터치센서 구동회로의 동작 타이밍을 제어한다. 호스트 시스템(HOST)은 이 실시예에서 폰 시스템(Phone system), TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템 중 어느 하나일 수 있다.The driver IC (DIC) may further include a timing controller and a touch sensor driving circuit. The timing controller transmits the input image data received from the host system to the data driving circuit. In addition, the timing controller controls operation timings of the data driving circuit, the gate driving circuit, and the touch sensor driving circuit. The host system (HOST) in this embodiment may be any one of a phone system, a TV (Television) system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), and a home theater system. have.

도 8은 분리형 표시패널을 포함한 본 발명의 실시예에 따른 표시장치의 구동회로를 보여주는 블록도이다.8 is a block diagram illustrating a driving circuit of a display device including a separate display panel according to an exemplary embodiment of the present invention.

도 8을 참조하면, 분리형 표시패널(PNL)의 화면은 픽셀 어레이가 배치된 제1 표시영역(100A)과 제2 표시영역(100B)을 포함한다. 제1 표시영역(100A)은 제2 표시영역(100B)의 위에 배치될 수 있다. 실시예에서, 제1 표시영역(100A)은 제2 표시영역(100B)의 위에 배치된 예를 보여 주고 있으나 이에 한정되지 않는다. Referring to FIG. 8 , the screen of the split display panel PNL includes a first display area 100A and a second display area 100B in which a pixel array is disposed. The first display area 100A may be disposed on the second display area 100B. In the embodiment, an example in which the first display area 100A is disposed on the second display area 100B is shown, but the present invention is not limited thereto.

제1 표시영역(100A)은 전면 구동 모드(Full display mode)와 상시 구동 모드(Always on mode)에서 데이터를 표시한다. 제1 표시영역(100A)에 표시되는 데이터는 사용자가 자주 보는 데이터 예를 들면, 통신 상태, 배터리 전원 상태, SNS(Social Network Service) 메시지, 시계 등을 보여 주는 데이터이다. 제1 표시영역(100A)에서 표시되는 데이터는 사용자에 의해 선택될 수 있다. The first display area 100A displays data in a full display mode and an always on mode. The data displayed on the first display area 100A is data that the user frequently sees, for example, data showing a communication state, a battery power state, a social network service (SNS) message, a clock, and the like. Data displayed in the first display area 100A may be selected by a user.

제2 표시영역(100B)은 전면 구동 모드(Full display mode)에서 입력 영상 데이터를 표시하고, 상시 구동 모드(Always on mode)에서 소비 전력을 줄이기 위하여 구동되지 않는다. 따라서, 제2 표시영역(100B)은 상시 구동 모드(Always on mode)에서 동작하지 않는다. The second display area 100B displays input image data in the full display mode, and is not driven in order to reduce power consumption in the always on mode. Accordingly, the second display area 100B does not operate in an always on mode.

제1 표시영역(100A)의 적어도 일측 가장 자리에는 복수의 제1 GIP 소자들로 이루어진 제1 GIP 회로(GDRV1)가 형성될 수 있다. 제1 GIP 회로(GDRV1)는 제1 표시영역(100A)의 픽셀들에 게이트 펄스를 공급한다. 이를 위해, 제1 GIP 소자들은 제1 게이트라인들을 통해 제1 표시영역(100A)의 픽셀들에 연결된다. 제1 GIP 회로(GDRV1)는 제1 및 제2 표시영역들(100A, 100B) 간의 라인 딤을 억제하기 위해 제1 더미 출력을 생성하는 제1 더미 GIP 소자를 더 포함할 수 있다. 제1 더미 GIP 소자는 제1 표시영역(100A)의 픽셀들에 연결되지 않는다.A first GIP circuit GDRV1 including a plurality of first GIP elements may be formed on at least one edge of the first display area 100A. The first GIP circuit GDRV1 supplies a gate pulse to the pixels of the first display area 100A. To this end, the first GIP devices are connected to the pixels of the first display area 100A through first gate lines. The first GIP circuit GDRV1 may further include a first dummy GIP element generating a first dummy output to suppress a line dim between the first and second display areas 100A and 100B. The first dummy GIP device is not connected to the pixels of the first display area 100A.

제2 표시영역(100B)의 적어도 일측 가장 자리에는 복수의 제2 GIP 소자들로 이루어진 제2 GIP 회로(GDRV2)가 형성될 수 있다. 제2 GIP 회로(GDRV2)는 제2 표시영역(100B)의 픽셀들에 게이트 펄스를 공급한다. 이를 위해, 제2 GIP 소자들은 제2 게이트라인들을 통해 제2 표시영역(100B)의 픽셀들에 연결된다. 제2 GIP 회로(GDRV2)는 제1 및 제2 표시영역들(100A, 100B) 간의 라인 딤을 억제하기 위해 제2 더미 출력을 생성하는 제2 더미 GIP 소자를 더 포함할 수 있다. 제2 더미 GIP 소자는 제2 표시영역(100B)의 픽셀들에 연결되지 않는다.A second GIP circuit GDRV2 including a plurality of second GIP elements may be formed on at least one edge of the second display area 100B. The second GIP circuit GDRV2 supplies a gate pulse to the pixels of the second display area 100B. To this end, the second GIP devices are connected to the pixels of the second display area 100B through second gate lines. The second GIP circuit GDRV2 may further include a second dummy GIP device that generates a second dummy output to suppress a line dim between the first and second display areas 100A and 100B. The second dummy GIP element is not connected to the pixels of the second display area 100B.

드라이버 IC(DIC)와 픽셀 어레이 사이에는 멀티플렉서(Multiplexer, MUX)가 배치될 수 있다. 멀티플렉서(MUX)는 데이터 구동회로로부터의 데이터 전압을 분배하여 데이터라인들에 공급함으로써, 데이터 구동회로의 출력 채널 개수를 줄일 수 있다. 데이터 라인들(DL)은 제1 및 제2 표시영역들(100A, 100B)의 픽셀들에 연결된다. A multiplexer (MUX) may be disposed between the driver IC (DIC) and the pixel array. The multiplexer MUX divides the data voltage from the data driving circuit and supplies it to the data lines, thereby reducing the number of output channels of the data driving circuit. The data lines DL are connected to pixels of the first and second display areas 100A and 100B.

드라이버 IC(DIC)는 타이밍 콘트롤러와 터치센서 구동회로를 더 포함할 수 있다. 타이밍 콘트롤러는 호스트 시스템으로부터 수신된 입력 영상의 데이터를 데이터 구동회로로 전송한다. 그리고 타이밍 콘트롤러는 데이터 구동회로, 게이트 구동회로 및 터치센서 구동회로의 동작 타이밍을 제어한다. 호스트 시스템(HOST)은 이 실시예에서 폰 시스템(Phone system), TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템 중 어느 하나일 수 있다.The driver IC (DIC) may further include a timing controller and a touch sensor driving circuit. The timing controller transmits the input image data received from the host system to the data driving circuit. In addition, the timing controller controls operation timings of the data driving circuit, the gate driving circuit, and the touch sensor driving circuit. The host system (HOST) in this embodiment may be any one of a phone system, a TV (Television) system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), and a home theater system. have.

도 9는 본 발명의 이형 표시패널을 구동하기 위한 게이트 구동회로에서 캐리 신호의 RC 로드 편차를 보상하기 위해 더미 GIP 소자가 더 구비된 것을 보여주는 도면이다. 그리고, 도 11 및 도 12는 각각 리버스 스캔 구동모드 및 포워드 스캔 구동모드에서 더미 GIP 소자 적용 전과 적용 후에 있어 게이트 출력의 파형을 보여주는 도면들이다.9 is a view showing that a dummy GIP device is further provided to compensate for the RC load deviation of the carry signal in the gate driving circuit for driving the heterogeneous display panel according to the present invention. 11 and 12 are diagrams showing waveforms of the gate output before and after the dummy GIP device is applied in the reverse scan driving mode and the forward scan driving mode, respectively.

도 9를 참조하면, 본 발명의 게이트 구동회로(GDRV)는 이형 표시패널(PNL)의 제1 표시영역(100A)을 구동하는 제1 GIP 회로(GDRV1)와, 이형 표시패널(PNL)의 제2 표시영역(100B)을 구동하는 제2 GIP 회로(GDRV2)를 포함한다. 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 이형 표시패널(PNL)의 베젤 영역에 위치할 수 있다. Referring to FIG. 9 , the gate driving circuit GDRV of the present invention includes a first GIP circuit GDRV1 for driving the first display area 100A of the heterogeneous display panel PNL, and a first GIP circuit GDRV1 of the heterogeneous display panel PNL. 2 A second GIP circuit GDRV2 for driving the display area 100B is included. The first GIP circuit GDRV1 and the second GIP circuit GDRV2 may be positioned in a bezel area of the heterogeneous display panel PNL.

제1 GIP 회로(GDRV1)는 포워드 스캔(F-SCAN)과 리버스 스캔(R-SCAN)이 가능한 제1 GIP 소자들(#1~#4)을 포함할 수 있고, 제2 GIP 회로(GDRV2)는 포워드 스캔구동(F-SCAN)과 리버스 스캔구동(R-SCAN)이 가능한 제2 GIP 소자들(#5~#8)을 포함할 수 있다. 제2 GIP 소자들(#5~#8)은 제2 GIP 회로(GDRV2)의 일부 GIP 소자들에 해당된다. 제2 GIP 회로(GDRV2)는 제2 GIP 소자들(#5~#8) 이외에 복수의 GIP 소자들을 더 포함할 수 있다.The first GIP circuit GDRV1 may include first GIP elements #1 to #4 capable of forward scan F-SCAN and reverse scan R-SCAN, and the second GIP circuit GDRV2 may include second GIP elements #5 to #8 capable of forward scan driving (F-SCAN) and reverse scan driving (R-SCAN). The second GIP elements #5 to #8 correspond to some GIP elements of the second GIP circuit GDRV2. The second GIP circuit GDRV2 may further include a plurality of GIP elements in addition to the second GIP elements #5 to #8.

여기서, 포워드 스캔구동(F-SCAN)은 표시패널의 제1 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키는 스캔 방식을 의미하고, 리버스 스캔구동(R-SCAN)은 상기 제1 방향과 반대되는 표시패널의 제2 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키는 스캔 방식을 의미한다. 포워드 스캔구동(F-SCAN) 방식과, 리버스 스캔구동(R-SCAN) 방식은 타이밍 콘트롤러의 제어하에 선택적으로 이뤄질 수 있다.Here, the forward scan driving (F-SCAN) means a scan method that sequentially shifts the gate output along the first direction of the display panel, and the reverse scan driving (R-SCAN) is the display panel opposite to the first direction. It refers to a scan method that sequentially shifts the gate output along the second direction of . The forward scan driving (F-SCAN) method and the reverse scan driving (R-SCAN) method may be selectively performed under the control of the timing controller.

도 9를 참조하면, 포워드 스캔구동(F-SCAN)시, 제2 GIP 회로(GDRV2)는 제1 GIP 회로(GDRV1)로부터 캐리 신호를 입력 받아 동작된다. 즉, 포워드 스캔구동(F-SCAN)시, GIP 소자 #5는 GIP 소자 #4로부터 입력되는 캐리 신호에 따라 동작된다. 한편, 리버스 스캔구동(R-SCAN)시, 제1 GIP 회로(GDRV1)는 제2 GIP 회로(GDRV2)로부터 캐리 신호를 입력 받아 동작된다. 즉, 리버스 스캔구동(R-SCAN)시, GIP 소자 #4는 GIP 소자 #5로부터 입력되는 캐리 신호에 따라 동작된다.Referring to FIG. 9 , during the forward scan driving (F-SCAN), the second GIP circuit GDRV2 is operated by receiving a carry signal from the first GIP circuit GDRV1. That is, during the forward scan operation (F-SCAN), the GIP element #5 is operated according to the carry signal input from the GIP element #4. Meanwhile, during the reverse scan driving (R-SCAN), the first GIP circuit GDRV1 is operated by receiving a carry signal from the second GIP circuit GDRV2. That is, during the reverse scan operation (R-SCAN), the GIP element #4 is operated according to the carry signal input from the GIP element #5.

이러한 이형 표시패널(PNL)에서, 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 물리적으로 이격되어 형성되고 서로 연계되어 구동되기 때문에, GIP 소자 #4 및 GIP 소자 #5 간의 신호전달경로의 길이가 나머지 GIP 소자들 간의 그것보다 길어질 수 있다. 이 경우, GIP 소자 #4 및 GIP 소자 #5 간의 신호전달경로에 걸리는 RC 로드(Load)가 나머지 GIP 소자들 간의 신호전달경로에 걸리는 RC 로드보다 크다. 상대적으로 RC 로드가 큰 캐리 신호가 GIP 소자(#4,#5)에 인가되면 해당 GIP 소자(#4,#5)의 게이트 출력이 저하되기 때문에, 오토 프로브 검사시의 그레이 화상 또는 가혹 데이터 패턴에 따른 입력 화상에서 도 3과 같이 어두운 가로선 형태의 라인 딤이 인지될 수 있다.In the heterogeneous display panel PNL, since the first GIP circuit GDRV1 and the second GIP circuit GDRV2 are formed physically spaced apart and driven in connection with each other, signal transfer between the GIP element #4 and the GIP element #5 The length of the path may be longer than that between the remaining GIP elements. In this case, the RC load applied to the signal transmission path between the GIP device #4 and the GIP device #5 is greater than the RC load applied to the signal transmission path between the other GIP devices. When a carry signal with a relatively large RC load is applied to the GIP elements (#4, #5), the gate output of the corresponding GIP elements (#4, #5) is lowered, so a gray image or harsh data pattern during auto probe inspection A line dim in the form of a dark horizontal line may be recognized in the input image according to FIG. 3 .

이러한 문제를 해결하기 위해, 본 발명의 게이트 구동회로(GDRV)는 도 9와 같이 제1 더미 GIP소자(#5')와 제2 더미 GIP소자(#4')를 더 포함한다.To solve this problem, the gate driving circuit GDRV of the present invention further includes a first dummy GIP device #5' and a second dummy GIP device #4' as shown in FIG. 9 .

도 9를 참조하면, 제1 더미 GIP소자(#5')는 제1 GIP 회로(GDRV1)에 속하며, 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성한다. 제2 더미 GIP소자(#4')는 제2 GIP 회로(GDRV2)에 속하며, 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성한다. 여기서, 제1 더미 출력(DP1)은 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 제2 더미 출력(DP2)은 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기되는 특징을 갖는다.Referring to FIG. 9 , the first dummy GIP device #5' belongs to the first GIP circuit GDRV1 and generates a first dummy output DP1 necessary for the operation of the first GIP circuit GDRV1. The second dummy GIP device #4' belongs to the second GIP circuit GDRV2 and generates a second dummy output DP2 necessary for the operation of the second GIP circuit GDRV2. Here, the first dummy output DP1 is synchronized with a gate output timing of any one of the second GIP devices #5 to #8, and the second dummy output DP2 is synchronized with the first GIP devices #1 to #8. #4) is synchronized with the gate output timing of any one of them.

구체적으로 설명하면, 제1 더미 GIP소자(#5')는, 리버스 스캔 구동모드에서 제2 GIP 회로(GDRV2)에서 입력되는 제1 캐리 신호(CAR-R)에 응답하여 제1 더미 출력(DP1)을 생성하고, 상기 제1 더미 출력(DP1)을 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)에 입력한다. 제1 더미 출력(DP1)은, 제2 GIP 소자들(#5~#8) 중에서 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)의 게이트 출력 타이밍에 동기 된다. 제1 더미 GIP소자(#5')와 GIP 소자(#5)는, GIP 소자(#5)에 이웃한 GIP 소자(#6)로부터 제1 캐리 신호(CAR-R)를 공통으로 인가 받는다. More specifically, the first dummy GIP device #5' responds to the first carry signal CAR-R input from the second GIP circuit GDRV2 in the reverse scan driving mode to the first dummy output DP1 ) and input the first dummy output DP1 to the GIP device #4 adjacent to the first dummy GIP device #5'. The first dummy output DP1 is synchronized with the gate output timing of the GIP device #5 adjacent to the second dummy GIP device #4' among the second GIP devices #5 to #8. The first dummy GIP element #5' and the GIP element #5 receive the first carry signal CAR-R from the GIP element #6 adjacent to the GIP element #5 in common.

제1 더미 GIP소자(#5')에 인가되는 제1 캐리 신호(CAR-R)의 RC 로드는 GIP 소자(#5)에 인가되는 제1 캐리 신호(CAR-R)의 RC 로드에 비해 크지만, 제1 더미 GIP소자(#5')의 제1 더미 출력(DP1)은 제1 표시영역(100A)의 픽셀들에 공급되지 않기 때문에 문제되지 않는다. 제1 더미 GIP소자(#5')의 제1 더미 출력(DP1)은 GIP 소자(#4)에 인가되는 캐리 신호 역할만 수행한다. 제1 더미 GIP소자(#5')와 GIP 소자(#4) 간의 캐리신호 전달경로의 길이는 GIP 소자(#5)와 GIP 소자(#4) 간의 그것에 비해 획기적으로 짧아지기 때문에, GIP 소자(#4)의 캐리신호 전달경로에 걸리는 RC로드가 다른 GIP 소자들의 그것과 실질적으로 동일해진다. 따라서, 도 11의 (B)와 같이 GIP 소자(#4)의 게이트 출력 파형이 RC 로드 편차에 의해 저하(또는 딜레이)되는 정도가 도 11의 (A)에 비해 획기적으로 줄어든다.The RC load of the first carry signal CAR-R applied to the first dummy GIP device #5' is greater than the RC load of the first carry signal CAR-R applied to the GIP device #5'. However, since the first dummy output DP1 of the first dummy GIP device #5' is not supplied to the pixels of the first display area 100A, there is no problem. The first dummy output DP1 of the first dummy GIP device #5' serves only as a carry signal applied to the GIP device #4. Since the length of the carry signal transmission path between the first dummy GIP element (#5') and the GIP element (#4) is remarkably shorter than that between the GIP element (#5) and the GIP element (#4), the GIP element ( The RC load applied to the carry signal transmission path of #4) becomes substantially the same as that of other GIP devices. Therefore, as shown in (B) of FIG. 11 , the degree of deterioration (or delay) of the gate output waveform of the GIP element #4 due to the RC load deviation is remarkably reduced compared to that of (A) of FIG. 11 .

한편, 도 9를 참조하면, 제2 더미 GIP소자(#4')는, 포워드 스캔 구동모드에서 제1 GIP 회로(GDRV1)에서 입력되는 제2 캐리 신호(CAR-F)에 응답하여 제2 더미 출력(DP2)을 생성하고, 상기 제2 더미 출력(DP2)을 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)에 입력한다. 제2 더미 출력(DP2)은, 제1 GIP 소자들(#1~#4) 중에서 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)의 게이트 출력 타이밍에 동기 된다. 제2 더미 GIP소자(#4')와 GIP 소자(#4)는, GIP 소자(#4)에 이웃한 GIP 소자(#3)로부터 제2 캐리 신호(CAR-F)를 공통으로 인가 받는다. 제2 더미 GIP소자(#4')에 인가되는 제2 캐리 신호(CAR-F)의 RC 로드는 GIP 소자(#4)에 인가되는 제2 캐리 신호(CAR-F)의 RC 로드에 비해 크지만, 제2 더미 GIP소자(#4')의 제2 더미 출력(DP2)은 제2 표시영역(100B)의 픽셀들에 공급되지 않기 때문에 문제되지 않는다. 제2 더미 GIP소자(#4')의 제2 더미 출력(DP2)은 GIP 소자(#5)에 인가되는 캐리 신호 역할만 수행한다. 제2 더미 GIP소자(#4')와 GIP 소자(#5) 간의 캐리신호 전달경로의 길이는 GIP 소자(#5)와 GIP 소자(#4) 간의 그것에 비해 획기적으로 짧아지기 때문에, GIP 소자(#5)의 캐리신호 전달경로에 걸리는 RC로드가 다른 GIP 소자들의 그것과 실질적으로 동일해진다. 따라서, 도 12의 (B)와 같이 GIP 소자(#5)의 게이트 출력 파형이 RC 로드 편차에 의해 저하(또는 딜레이)되는 정도가 도 12의 (A)에 비해 획기적으로 줄어든다.Meanwhile, referring to FIG. 9 , the second dummy GIP device #4' is a second dummy in response to the second carry signal CAR-F input from the first GIP circuit GDRV1 in the forward scan driving mode. An output DP2 is generated, and the second dummy output DP2 is input to a GIP device #5 adjacent to the second dummy GIP device #4'. The second dummy output DP2 is synchronized with the gate output timing of the GIP element #4 adjacent to the first dummy GIP element #5' among the first GIP elements #1 to #4. The second dummy GIP element #4' and the GIP element #4 receive the second carry signal CAR-F from the GIP element #3 adjacent to the GIP element #4 in common. The RC load of the second carry signal CAR-F applied to the second dummy GIP element #4' is greater than the RC load of the second carry signal CAR-F applied to the GIP element #4'. However, since the second dummy output DP2 of the second dummy GIP device #4' is not supplied to the pixels of the second display area 100B, there is no problem. The second dummy output DP2 of the second dummy GIP device #4' serves only as a carry signal applied to the GIP device #5. Since the length of the carry signal transmission path between the second dummy GIP element (#4') and the GIP element (#5) is remarkably shorter than that between the GIP element (#5) and the GIP element (#4), the GIP element ( The RC load applied to the carry signal transmission path of #5) becomes substantially the same as that of other GIP devices. Accordingly, as shown in (B) of FIG. 12 , the degree of deterioration (or delay) of the gate output waveform of the GIP element #5 due to the RC load deviation is remarkably reduced compared to that of FIG. 12 (A).

도 10은 본 발명의 분리형 표시패널을 구동하기 위한 게이트 구동회로에서 스타트 신호의 RC 로드 편차를 보상하기 위해 더미 GIP 소자가 더 구비된 것을 보여주는 도면이다. 그리고, 도 11 및 도 12는 각각 리버스 스캔 구동모드 및 포워드 스캔 구동모드에서 더미 GIP 소자 적용 전과 적용 후에 있어 게이트 출력의 파형을 보여주는 도면들이다.10 is a view showing that a dummy GIP device is further provided to compensate for the RC load deviation of the start signal in the gate driving circuit for driving the detachable display panel according to the present invention. 11 and 12 are diagrams showing waveforms of the gate output before and after the dummy GIP device is applied in the reverse scan driving mode and the forward scan driving mode, respectively.

도 10을 참조하면, 본 발명의 게이트 구동회로(GDRV)는 분리형 표시패널(PNL)의 제1 표시영역(100A)을 구동하는 제1 GIP 회로(GDRV1)와, 분리형 표시패널(PNL)의 제2 표시영역(100B)을 구동하는 제2 GIP 회로(GDRV2)를 포함한다. 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 분리형 표시패널(PNL)의 베젤 영역에 위치할 수 있다. Referring to FIG. 10 , the gate driving circuit GDRV of the present invention includes a first GIP circuit GDRV1 for driving the first display area 100A of the split-type display panel PNL, and the second GDRV of the split-type display panel PNL. 2 A second GIP circuit GDRV2 for driving the display area 100B is included. The first GIP circuit GDRV1 and the second GIP circuit GDRV2 may be positioned in a bezel area of the split display panel PNL.

제1 GIP 회로(GDRV1)는 포워드 스캔(F-SCAN)과 리버스 스캔(R-SCAN)이 가능한 제1 GIP 소자들(#1~#4)을 포함할 수 있고, 제2 GIP 회로(GDRV2)는 포워드 스캔(F-SCAN)과 리버스 스캔(R-SCAN)이 가능한 제2 GIP 소자들(#5~#8)을 포함할 수 있다. 제2 GIP 소자들(#5~#8)은 제2 GIP 회로(GDRV2)의 일부 GIP 소자들에 해당된다. 제2 GIP 회로(GDRV2)는 제2 GIP 소자들(#5~#8) 이외에 복수의 GIP 소자들을 더 포함할 수 있다.The first GIP circuit GDRV1 may include first GIP elements #1 to #4 capable of forward scan F-SCAN and reverse scan R-SCAN, and the second GIP circuit GDRV2 may include second GIP devices #5 to #8 capable of forward scan (F-SCAN) and reverse scan (R-SCAN). The second GIP elements #5 to #8 correspond to some GIP elements of the second GIP circuit GDRV2. The second GIP circuit GDRV2 may further include a plurality of GIP elements in addition to the second GIP elements #5 to #8.

도 10을 참조하면, 분리형 표시패널에서, 제1 표시영역(100A)과 제2 표시영역(100B)은 분할 구동될 수 있으며, 이를 위해 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 타이밍 콘트롤러로부터 입력되는 별도의 스타트 펄스에 따라 동작이 시작된다.Referring to FIG. 10 , in the split display panel, the first display area 100A and the second display area 100B may be dividedly driven, and for this purpose, a first GIP circuit GDRV1 and a second GIP circuit GDRV2 operation is started according to a separate start pulse input from the timing controller.

포워드 스캔구동(F-SCAN)시, 제1 및 제2 GIP 회로(GDRV1,GDRV2)는 각각 서로 다른 신호전달경로를 통해 입력되는 스타트 펄스에 따라 독립적으로 동작된다. 즉, 포워드 스캔구동(F-SCAN)시, 제1 GIP 소자들(#1~#4)은 제1 스타트 펄스(VST)와 제1 캐리신호들에 따라 동작되고, 제2 GIP 소자들(#5~#8)은 제2 스타트 펄스(VST-F)와 제2 캐리신호들에 따라 동작된다. During the forward scan operation (F-SCAN), the first and second GIP circuits GDRV1 and GDRV2 are independently operated according to start pulses input through different signal transmission paths, respectively. That is, during the forward scan driving (F-SCAN), the first GIP elements #1 to #4 are operated according to the first start pulse VST and the first carry signals, and the second GIP elements # 5 to #8 are operated according to the second start pulse VST-F and the second carry signals.

리버스 스캔구동(R-SCAN)시, 제1 및 제2 GIP 회로(GDRV1,GDRV2)는 각각 서로 다른 신호전달경로를 통해 입력되는 스타트 펄스에 따라 동작된다. 즉, 리버스 스캔구동(R-SCAN)시, 제1 GIP 소자들(#1~#4)은 제3 스타트 펄스(VST-R)와 제3 캐리신호들에 따라 동작되고, 제2 GIP 소자들(#5~#8)은 제4 스타트 펄스(미도시)와 제4 캐리신호들에 따라 동작된다.During the reverse scan operation (R-SCAN), the first and second GIP circuits GDRV1 and GDRV2 are operated according to start pulses input through different signal transmission paths, respectively. That is, during the reverse scan driving (R-SCAN), the first GIP elements #1 to #4 are operated according to the third start pulse VST-R and the third carry signals, and the second GIP elements (#5 to #8) are operated according to the fourth start pulse (not shown) and the fourth carry signals.

도 10을 참조하면, 분리형 표시패널(PNL)의 경우, 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 독립적으로 구동되기 때문에, 포워드 스캔구동(F-SCAN)시 제1 스타트 펄스(VST)와 제2 스타트 펄스(VST-F)의 신호전달경로의 길이가 다르다. 즉, 포워드 스캔구동(F-SCAN)시 제2 스타트 펄스(VST-F)의 신호전달경로의 길이는 제1 스타트 펄스(VST)의 그것보다 길어질 수 있다. 또한, 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 독립적으로 구동되기 때문에, 리버스 스캔구동(R-SCAN)시 제3 스타트 펄스(VST-R)와 제4 스타트 펄스(미도시)의 신호전달경로의 길이가 다르다. 즉, 리버스 스캔구동(R-SCAN)시 제3 스타트 펄스(VST-R)의 신호전달경로의 길이는 제4 스타트 펄스의 그것보다 길어질 수 있다.Referring to FIG. 10 , in the case of the split display panel PNL, since the first GIP circuit GDRV1 and the second GIP circuit GDRV2 are driven independently of each other, the first start during the forward scan driving F-SCAN The length of the signal transmission path of the pulse VST and the second start pulse VST-F is different. That is, during the forward scan driving (F-SCAN), the length of the signal transmission path of the second start pulse (VST-F) may be longer than that of the first start pulse (VST). In addition, since the first GIP circuit GDRV1 and the second GIP circuit GDRV2 are driven independently of each other, the third start pulse VST-R and the fourth start pulse (not shown) during the reverse scan driving (R-SCAN) ), the length of the signal transmission path is different. That is, during the reverse scan driving (R-SCAN), the length of the signal transmission path of the third start pulse (VST-R) may be longer than that of the fourth start pulse.

이 경우, 제2 및 제3 스타트 펄스(VST-F, VST-R)의 신호전달경로에 걸리는 RC 로드(Load)는 각각 제1 및 제4 스타트 펄스(VST)의 신호전달경로에 걸리는 RC 로드보다 크다. 상대적으로 RC 로드가 큰 스타트 펄스가 GIP 소자(#4,#5)에 인가되면 해당 GIP 소자(#4,#5)의 게이트 출력이 저하되기 때문에, 오토 프로브 검사시의 그레이 화상 또는 가혹 데이터 패턴에 따른 입력 화상에서 도 4와 같이 어두운 가로선 형태의 라인 딤이 인지될 수 있다.In this case, the RC load applied to the signal transmission path of the second and third start pulses VST-F and VST-R is the RC load applied to the signal transmission path of the first and fourth start pulses VST, respectively. bigger than When a start pulse with a relatively large RC load is applied to the GIP elements (#4, #5), the gate output of the corresponding GIP elements (#4, #5) decreases. A line dim in the form of a dark horizontal line may be recognized in the input image according to FIG. 4 .

이러한 문제를 해결하기 위해, 본 발명의 게이트 구동회로(GDRV)는 도 10과 같이 제1 더미 GIP소자(#5')와 제2 더미 GIP소자(#4')를 더 포함한다.To solve this problem, the gate driving circuit GDRV of the present invention further includes a first dummy GIP device #5' and a second dummy GIP device #4' as shown in FIG. 10 .

도 10을 참조하면, 제1 더미 GIP소자(#5')는 제1 GIP 회로(GDRV1)에 속하며, 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성한다. 제2 더미 GIP소자(#4')는 제2 GIP 회로(GDRV2)에 속하며, 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성한다. 여기서, 제1 더미 출력(DP1)은 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 제2 더미 출력(DP2)은 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기되는 특징을 갖는다.Referring to FIG. 10 , the first dummy GIP device #5' belongs to the first GIP circuit GDRV1 and generates a first dummy output DP1 necessary for the operation of the first GIP circuit GDRV1. The second dummy GIP device #4' belongs to the second GIP circuit GDRV2 and generates a second dummy output DP2 necessary for the operation of the second GIP circuit GDRV2. Here, the first dummy output DP1 is synchronized with a gate output timing of any one of the second GIP devices #5 to #8, and the second dummy output DP2 is synchronized with the first GIP devices #1 to #8. #4) is synchronized with the gate output timing of any one of them.

구체적으로 설명하면, 제1 더미 GIP소자(#5')는, 리버스 스캔 구동모드에서 외부에서 입력되는 제1 스타트 신호(VST-R)에 응답하여 상기 제1 더미 출력(DP1)을 생성하고, 상기 제1 더미 출력(DP1)을 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)에 입력한다. 제1 더미 출력(DP1)은, 제2 GIP 소자들(#5~#8) 중에서 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)의 게이트 출력 타이밍에 동기 된다. 이를 위해, 스타트 펄스(VST-R)는, GIP 소자(#5)에 이웃한 GIP 소자(#6)의 게이트 출력 타이밍에 동기된다. 한편, 제2 더미 GIP소자(#4')는, 리버스 스캔 구동모드에서 휴지 구동(Idle Driving)된다. Specifically, the first dummy GIP device #5' generates the first dummy output DP1 in response to the first start signal VST-R input from the outside in the reverse scan driving mode, The first dummy output DP1 is input to a GIP device #4 adjacent to the first dummy GIP device #5'. The first dummy output DP1 is synchronized with the gate output timing of the GIP device #5 adjacent to the second dummy GIP device #4' among the second GIP devices #5 to #8. For this purpose, the start pulse VST-R is synchronized with the gate output timing of the GIP element #6 adjacent to the GIP element #5. Meanwhile, the second dummy GIP device #4' is idle driven in the reverse scan driving mode.

제1 더미 GIP소자(#5')에 인가되는 스타트 펄스(VST-R)의 RC 로드는 GIP 소자(#5)에 인가되는 캐리 신호의 RC 로드에 비해 크지만, 제1 더미 GIP소자(#5')의 제1 더미 출력(DP1)은 제1 표시영역(100A)의 픽셀들에 공급되지 않기 때문에 문제되지 않는다. 제1 더미 GIP소자(#5')의 제1 더미 출력(DP1)은 GIP 소자(#4)에 인가되는 캐리 신호 역할만 수행한다. 제1 더미 GIP소자(#5')와 GIP 소자(#4) 간의 캐리신호 전달경로의 길이는 GIP 소자(#5)와 GIP 소자(#4) 간의 그것에 비해 획기적으로 짧아지기 때문에, GIP 소자(#4)의 캐리신호 전달경로에 걸리는 RC로드가 다른 GIP 소자들의 그것과 실질적으로 동일해진다. 따라서, 도 11의 (B)와 같이 GIP 소자(#4)의 게이트 출력 파형이 RC 로드 편차에 의해 저하(또는 딜레이)되는 정도가 도 11의 (A)에 비해 획기적으로 줄어든다.The RC load of the start pulse VST-R applied to the first dummy GIP element #5' is greater than the RC load of the carry signal applied to the GIP element #5, but the first dummy GIP element (# Since the first dummy output DP1 of 5' is not supplied to the pixels of the first display area 100A, there is no problem. The first dummy output DP1 of the first dummy GIP device #5' serves only as a carry signal applied to the GIP device #4. Since the length of the carry signal transmission path between the first dummy GIP element (#5') and the GIP element (#4) is remarkably shorter than that between the GIP element (#5) and the GIP element (#4), the GIP element ( The RC load applied to the carry signal transmission path of #4) becomes substantially the same as that of other GIP devices. Therefore, as shown in (B) of FIG. 11 , the degree of deterioration (or delay) of the gate output waveform of the GIP element #4 due to the RC load deviation is remarkably reduced compared to that of (A) of FIG. 11 .

한편, 도 10을 참조하면, 제2 더미 GIP소자(#4')는, 포워드 스캔 구동모드에서 타이밍 콘트롤러에서 입력되는 제2 스타트 신호(VST-F)에 응답하여 제2 더미 출력(DP2)을 생성하고, 상기 제2 더미 출력(DP2)을 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)에 입력한다. 제2 더미 출력(DP2)은, 제1 GIP 소자들(#1~#4) 중에서 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)의 게이트 출력 타이밍에 동기 된다. 이를 위해, 스타트 신호(VST-F)는, GIP 소자(#4)에 이웃한 GIP 소자(#3)의 게이트 출력 타이밍에 동기 된다. 한편, 제1 더미 GIP소자(#5')는, 포워드 스캔 구동모드에서 휴지 구동(Idle Driving) 된다.Meanwhile, referring to FIG. 10 , the second dummy GIP device #4' generates the second dummy output DP2 in response to the second start signal VST-F input from the timing controller in the forward scan driving mode. generated, and the second dummy output DP2 is input to the GIP device #5 adjacent to the second dummy GIP device #4'. The second dummy output DP2 is synchronized with the gate output timing of the GIP element #4 adjacent to the first dummy GIP element #5' among the first GIP elements #1 to #4. For this purpose, the start signal VST-F is synchronized with the gate output timing of the GIP element #3 adjacent to the GIP element #4. Meanwhile, the first dummy GIP device #5' is idle driven in the forward scan driving mode.

제2 더미 GIP소자(#4')에 인가되는 스타트 펄스(VST-F)의 RC 로드는 GIP 소자(#4)에 인가되는 캐리 신호의 RC 로드에 비해 크지만, 제2 더미 GIP소자(#4')의 제2 더미 출력(DP2)은 제2 표시영역(100B)의 픽셀들에 공급되지 않기 때문에 문제되지 않는다. 제2 더미 GIP소자(#4')의 제2 더미 출력(DP2)은 GIP 소자(#5)에 인가되는 캐리 신호 역할만 수행한다. 제2 더미 GIP소자(#4')와 GIP 소자(#5) 간의 캐리신호 전달경로의 길이는 GIP 소자(#4)와 GIP 소자(#5) 간의 그것에 비해 획기적으로 짧아지기 때문에, GIP 소자(#5)의 캐리신호 전달경로에 걸리는 RC로드가 다른 GIP 소자들의 그것과 실질적으로 동일해진다. 따라서, 도 12의 (B)와 같이 GIP 소자(#5)의 게이트 출력 파형이 RC 로드 편차에 의해 저하(또는 딜레이)되는 정도가 도 12의 (A)에 비해 획기적으로 줄어든다.The RC load of the start pulse VST-F applied to the second dummy GIP element #4' is greater than the RC load of the carry signal applied to the GIP element #4, but the second dummy GIP element #4' Since the second dummy output DP2 of 4 ′ is not supplied to the pixels of the second display area 100B, there is no problem. The second dummy output DP2 of the second dummy GIP device #4' serves only as a carry signal applied to the GIP device #5. Since the length of the carry signal transmission path between the second dummy GIP element (#4') and the GIP element (#5) is remarkably shorter than that between the GIP element (#4) and the GIP element (#5), the GIP element ( The RC load applied to the carry signal transmission path of #5) becomes substantially the same as that of other GIP devices. Accordingly, as shown in (B) of FIG. 12 , the degree of deterioration (or delay) of the gate output waveform of the GIP element #5 due to the RC load deviation is remarkably reduced compared to that of FIG. 12 (A).

도 13은 포워드 스캔 구동모드와 리버스 스캔 구동모드에서 GIP 소자의 기능을 설명하기 위한 도면이다. 도 14a는 포워드 스캔 구동모드에서 제1 더미 GIP 소자의 기능을 설명하기 위한 도면이다. 그리고, 도 14b는 리버스 스캔 구동모드에서 제2 더미 GIP 소자의 기능을 설명하기 위한 도면이다.13 is a view for explaining the function of a GIP device in a forward scan driving mode and a reverse scan driving mode. 14A is a diagram for explaining a function of a first dummy GIP device in a forward scan driving mode. And, FIG. 14B is a diagram for explaining the function of the second dummy GIP device in the reverse scan driving mode.

도 13을 참조하면, 제1 GIP 회로(GDRV1) 또는 제2 GIP 회로(GDRV2)에 속하며 게이트 라인들에 연결되는 GIP 소자들 각각은, 포워드 스캔 및 리버스 스캔이 모두 가능하도록 설계된다. 즉, 이 GIP 소자들 각각은, 양방향 스캔을 제어하기 위한 별도의 회로부가 필요하다.Referring to FIG. 13 , each of the GIP devices belonging to the first GIP circuit GDRV1 or the second GIP circuit GDRV2 and connected to the gate lines is designed to perform both forward scan and reverse scan. That is, each of these GIP elements requires a separate circuit for controlling the bidirectional scan.

이에 반해, 도 9 및 도 10의 제1 더미 GIP소자(#5')는 도 14a와 같이 리버스 스캔 구동모드에서만 동작하고, 포워드 스캔 구동모드에서는 휴지 구동하도록 설계되기 때문에, 양방향 스캔을 제어하기 위한 별도의 회로부가 필요 없다. 따라서, 제1 더미 GIP소자(#5')로 인해 제1 GIP 회로(GDRV1)의 설계 면적이 증가되는 정도가 미미하여, 협 베젤 구현에 문제없다.On the other hand, the first dummy GIP device #5' of FIGS. 9 and 10 operates only in the reverse scan driving mode as shown in FIG. 14A and is designed to be idle in the forward scan driving mode. There is no need for a separate circuit part. Accordingly, the degree of increase in the design area of the first GIP circuit GDRV1 due to the first dummy GIP element #5' is insignificant, so there is no problem in implementing the narrow bezel.

또한, 도 9 및 도 10의 제2 더미 GIP소자(#4')는 도 14b와 같이 포워드 스캔 구동모드에서만 동작하고, 리버스 스캔 구동모드에서는 휴지 구동하도록 설계되기 때문에, 양방향 스캔을 제어하기 위한 별도의 회로부가 필요 없다. 따라서, 제2 더미 GIP소자(#4')로 인해 제2 GIP 회로(GDRV2)의 설계 면적이 증가되는 정도가 미미하여, 협 베젤 구현에 문제없다.In addition, since the second dummy GIP device #4' of FIGS. 9 and 10 operates only in the forward scan driving mode as shown in FIG. 14B and is designed to be idle in the reverse scan driving mode, a separate method for controlling the bidirectional scan no circuitry is required. Accordingly, the degree of increase in the design area of the second GIP circuit GDRV2 due to the second dummy GIP element #4' is insignificant, so there is no problem in implementing the narrow bezel.

전술한 바와 같이, 본 발명은 높은 RC 로드가 걸리는 스타트 펄스 또는 캐리 신호를 더미 GIP 소자를 거치도록 함으로써, 높은 RC 로드와 그에 따른 게이트 출력 편차에 의해 화상에서 인지될 수 있는 가로선 형태의 딤 현상을 억제할 수 있다.As described above, in the present invention, a horizontal line dim phenomenon that can be recognized in an image due to a high RC load and the resulting gate output deviation is eliminated by passing a start pulse or a carry signal applied with a high RC load through the dummy GIP device. can be suppressed

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art from the above description will be able to see that various changes and modifications can be made without departing from the technical spirit of the present invention. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100A : 제1 표시영역 100B : 제2 표시영역
GDRV1: 제1 GIP 회로 GDRV2: 제2 GIP 회로
#5': 제1 더미 GIP소자 #4': 제2 더미 GIP소자100A: first display area 100B: second display area
GDRV1: first GIP circuit GDRV2: second GIP circuit
#5': first dummy GIP element #4': second dummy GIP element

Claims (19)

제1 GIP 소자들(#1~#4)을 갖는 제1 GIP 회로(GDRV1);
제2 GIP 소자들(#5~#8)을 갖는 제2 GIP 회로(GDRV2);
상기 제1 GIP 회로(GDRV1)에 속하며, 상기 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성하는 제1 더미 GIP소자(#5');
상기 제2 GIP 회로(GDRV2)에 속하며, 상기 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성하는 제2 더미 GIP소자(#4')를 포함하며,
상기 제1 더미 출력(DP1)은 상기 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 상기 제2 더미 출력(DP2)은 상기 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기되고,
상기 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 연계되어 구동되고, 상기 제1 더미 GIP소자(#5')는, 제1 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 리버스 스캔 구동모드에서 상기 제2 GIP 회로(GDRV2)에서 입력되는 제1 캐리 신호(CAR-R)에 응답하여 상기 제1 더미 출력(DP1)을 생성하고, 상기 제1 더미 출력(DP1)을 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)에 입력하며,
상기 제2 더미 GIP소자(#4')는, 상기 리버스 스캔 구동모드에서 휴지 구동(Idle Driving)되는 게이트 구동회로.a first GIP circuit (GDRV1) having first GIP elements (#1 to #4);
a second GIP circuit (GDRV2) having second GIP elements (#5 to #8);
a first dummy GIP device (#5') belonging to the first GIP circuit (GDRV1) and generating a first dummy output (DP1) necessary for the operation of the first GIP circuit (GDRV1);
a second dummy GIP element (#4') belonging to the second GIP circuit (GDRV2) and generating a second dummy output (DP2) necessary for the operation of the second GIP circuit (GDRV2);
The first dummy output DP1 is synchronized with a gate output timing of any one of the second GIP devices #5 to #8, and the second dummy output DP2 is connected to the first GIP devices # 1 to #4) is synchronized with the gate output timing,
The first GIP circuit GDRV1 and the second GIP circuit GDRV2 are driven in connection with each other, and the first dummy GIP device #5' is reverse for sequentially shifting the gate output along the first direction. In the scan driving mode, the first dummy output DP1 is generated in response to the first carry signal CAR-R input from the second GIP circuit GDRV2, and the first dummy output DP1 is output to the second GIP circuit GDRV2. 1 Input to the GIP element (#4) adjacent to the dummy GIP element (#5'),
The second dummy GIP device (#4') is a gate driving circuit that is idle driven in the reverse scan driving mode. 삭제delete 삭제delete 제 1 항에 있어서,
상기 제1 더미 출력(DP1)은, 상기 제2 GIP 소자들(#5~#8) 중에서 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)의 게이트 출력 타이밍에 동기되고,
상기 제1 더미 GIP소자(#5')와 상기 GIP 소자(#5)는, 상기 GIP 소자(#5)에 이웃한 GIP 소자(#6)로부터 상기 제1 캐리 신호(CAR-R)를 공통으로 인가받는 게이트 구동회로.The method of claim 1,
The first dummy output DP1 is synchronized with the gate output timing of the GIP device #5 adjacent to the second dummy GIP device #4' among the second GIP devices #5 to #8. become,
The first dummy GIP element #5' and the GIP element #5 share the first carry signal CAR-R from the GIP element #6 adjacent to the GIP element #5. gate driving circuit applied with 삭제delete 제 1 항에 있어서,
상기 제2 더미 GIP소자(#4')는, 상기 제1 방향에 반대되는 제2 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 포워드 스캔 구동모드에서 상기 제1 GIP 회로(GDRV1)에서 입력되는 제2 캐리 신호(CAR-F)에 응답하여 상기 제2 더미 출력(DP2)을 생성하고, 상기 제2 더미 출력(DP2)을 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)에 입력하는 게이트 구동회로.The method of claim 1,
The second dummy GIP device #4' includes a first input from the first GIP circuit GDRV1 in a forward scan driving mode for sequentially shifting a gate output in a second direction opposite to the first direction. The second dummy output DP2 is generated in response to the second carry signal CAR-F, and the second dummy output DP2 is applied to the GIP device # 5) the gate driving circuit to input. 제 6 항에 있어서,
상기 제2 더미 출력(DP2)은, 상기 제1 GIP 소자들(#1~#4) 중에서 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)의 게이트 출력 타이밍에 동기되고,
상기 제2 더미 GIP소자(#4')와 상기 GIP 소자(#4)는, 상기 GIP 소자(#4)에 이웃한 GIP 소자(#3)로부터 상기 제2 캐리 신호(CAR-F)를 공통으로 인가받는 게이트 구동회로.7. The method of claim 6,
The second dummy output DP2 is synchronized with the gate output timing of the GIP device #4 adjacent to the first dummy GIP device #5' among the first GIP devices #1 to #4. become,
The second dummy GIP element #4' and the GIP element #4 share the second carry signal CAR-F from the GIP element #3 adjacent to the GIP element #4. gate driving circuit applied with 제 6 항에 있어서,
상기 제1 더미 GIP소자(#5')는, 상기 포워드 스캔 구동모드에서 휴지 구동(Idle Driving)되는 게이트 구동회로.7. The method of claim 6,
The first dummy GIP device (#5') is a gate driving circuit that is idle driving in the forward scan driving mode. 제1 GIP 소자들(#1~#4)을 갖는 제1 GIP 회로(GDRV1);
제2 GIP 소자들(#5~#8)을 갖는 제2 GIP 회로(GDRV2);
상기 제1 GIP 회로(GDRV1)에 속하며, 상기 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성하는 제1 더미 GIP소자(#5');
상기 제2 GIP 회로(GDRV2)에 속하며, 상기 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성하는 제2 더미 GIP소자(#4')를 포함하며,
상기 제1 더미 출력(DP1)은 상기 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 상기 제2 더미 출력(DP2)은 상기 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기되고,
상기 제1 GIP 회로(GDRV1)와 제2 GIP 회로(GDRV2)는 서로 독립하여 구동되며,
상기 제1 더미 GIP소자(#5')는, 제1 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 리버스 스캔 구동모드에서 외부에서 입력되는 제1 스타트 신호(VST-R)에 응답하여 상기 제1 더미 출력(DP1)을 생성하고, 상기 제1 더미 출력(DP1)을 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)에 입력하고,
상기 제2 더미 GIP소자(#4')는, 상기 리버스 스캔 구동모드에서 휴지 구동(Idle Driving)되는 게이트 구동회로.a first GIP circuit (GDRV1) having first GIP elements (#1 to #4);
a second GIP circuit (GDRV2) having second GIP elements (#5 to #8);
a first dummy GIP device (#5') belonging to the first GIP circuit (GDRV1) and generating a first dummy output (DP1) necessary for the operation of the first GIP circuit (GDRV1);
a second dummy GIP element (#4') belonging to the second GIP circuit (GDRV2) and generating a second dummy output (DP2) necessary for the operation of the second GIP circuit (GDRV2);
The first dummy output DP1 is synchronized with a gate output timing of any one of the second GIP devices #5 to #8, and the second dummy output DP2 is connected to the first GIP devices # 1 to #4) is synchronized with the gate output timing,
The first GIP circuit (GDRV1) and the second GIP circuit (GDRV2) are driven independently of each other,
The first dummy GIP device #5' responds to the first start signal VST-R input from the outside in the reverse scan driving mode for sequentially shifting the gate output along the first direction. generating a dummy output DP1, and inputting the first dummy output DP1 to a GIP device #4 adjacent to the first dummy GIP device #5';
The second dummy GIP device (#4') is a gate driving circuit that is idle driven in the reverse scan driving mode. 삭제delete 제 9 항에 있어서,
상기 제1 더미 출력(DP1)은, 상기 제2 GIP 소자들(#5~#8) 중에서 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)의 게이트 출력 타이밍에 동기되고,
상기 제1 스타트 신호(VST-R)는, 상기 GIP 소자(#5)에 이웃한 GIP 소자(#6)의 게이트 출력 타이밍에 동기되는 게이트 구동회로.10. The method of claim 9,
The first dummy output DP1 is synchronized with the gate output timing of the GIP device #5 adjacent to the second dummy GIP device #4' among the second GIP devices #5 to #8. become,
The first start signal (VST-R) is a gate driving circuit synchronized with the gate output timing of the GIP element (#6) adjacent to the GIP element (#5). 삭제delete 제 9 항에 있어서,
상기 제2 더미 GIP소자(#4')는, 상기 제1 방향에 반대되는 제2 방향을 따라 순차적으로 게이트 출력을 쉬프트 시키기 위한 포워드 스캔 구동모드에서 외부에서 입력되는 제2 스타트 신호(VST-F)에 응답하여 상기 제2 더미 출력(DP2)을 생성하고, 상기 제2 더미 출력(DP2)을 상기 제2 더미 GIP소자(#4')에 이웃한 GIP 소자(#5)에 입력하는 게이트 구동회로.10. The method of claim 9,
The second dummy GIP device #4' has a second start signal VST-F input from the outside in a forward scan driving mode for sequentially shifting the gate output in a second direction opposite to the first direction. ), a gate driving circuit generating the second dummy output DP2 and inputting the second dummy output DP2 to the GIP device #5 adjacent to the second dummy GIP device #4'. as. 제 13 항에 있어서,
상기 제2 더미 출력(DP2)은, 상기 제1 GIP 소자들(#1~#4) 중에서 상기 제1 더미 GIP소자(#5')에 이웃한 GIP 소자(#4)의 게이트 출력 타이밍에 동기되고,
상기 제2 스타트 신호(VST-F)는, 상기 GIP 소자(#4)에 이웃한 GIP 소자(#3)의 게이트 출력 타이밍에 동기되는 게이트 구동회로.14. The method of claim 13,
The second dummy output DP2 is synchronized with the gate output timing of the GIP device #4 adjacent to the first dummy GIP device #5' among the first GIP devices #1 to #4. become,
The second start signal (VST-F) is a gate driving circuit synchronized with the gate output timing of the GIP element (#3) adjacent to the GIP element (#4). 제 13 항에 있어서,
상기 제1 더미 GIP소자(#5')는, 상기 포워드 스캔 구동모드에서 휴지 구동(Idle Driving)되는 게이트 구동회로.14. The method of claim 13,
The first dummy GIP device (#5') is a gate driving circuit that is idle driving in the forward scan driving mode. 제1 표시영역과 제2 표시영역을 갖는 표시패널; 및
상기 표시패널의 게이트라인들을 구동하는 게이트 구동회로를 포함하고,
상기 게이트 구동회로는,
제1 GIP 소자들(#1~#4)을 가지며, 상기 제1 GIP 소자들(#1~#4)을 통해 상기 제1 표시영역에 구비된 제1 게이트라인들을 구동하는 제1 GIP 회로(GDRV1);
제2 GIP 소자들(#5~#8)을 가지며, 상기 제2 GIP 소자들(#5~#8)을 통해 상기 제2 표시영역에 구비된 제2 게이트라인들을 구동하는 제2 GIP 회로(GDRV2);
상기 제1 GIP 회로(GDRV1)에 속하며, 상기 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성하는 제1 더미 GIP소자(#5');
상기 제2 GIP 회로(GDRV2)에 속하며, 상기 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성하는 제2 더미 GIP소자(#4')를 포함하며,
상기 제1 더미 출력(DP1)은 상기 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 상기 제2 더미 출력(DP2)은 상기 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기되는 표시장치.a display panel having a first display area and a second display area; and
a gate driving circuit for driving gate lines of the display panel;
The gate driving circuit is
A first GIP circuit having first GIP elements #1 to #4 and driving first gate lines provided in the first display area through the first GIP elements #1 to #4 GDRV1);
a second GIP circuit having second GIP elements #5 to #8 and driving second gate lines provided in the second display area through the second GIP elements #5 to #8 GDRV2);
a first dummy GIP device (#5') belonging to the first GIP circuit (GDRV1) and generating a first dummy output (DP1) necessary for the operation of the first GIP circuit (GDRV1);
a second dummy GIP element (#4') belonging to the second GIP circuit (GDRV2) and generating a second dummy output (DP2) necessary for the operation of the second GIP circuit (GDRV2);
The first dummy output DP1 is synchronized with a gate output timing of any one of the second GIP devices #5 to #8, and the second dummy output DP2 is connected to the first GIP devices # A display device synchronized with the gate output timing of any one of 1 to #4). 제 16 항에 있어서,
상기 제1 GIP 소자들(#1~#4)은 상기 제1 게이트라인들에 연결되고,
상기 제2 GIP 소자들(#5~#8)은 상기 제2 게이트라인들에 연결되며,
상기 제1 더미 GIP소자(#5')와 제2 더미 GIP소자(#4')는 상기 제1 및 제2 게이트라인들과 전기적으로 분리된 표시장치.17. The method of claim 16,
The first GIP devices #1 to #4 are connected to the first gate lines,
The second GIP devices #5 to #8 are connected to the second gate lines,
The first dummy GIP device (#5') and the second dummy GIP device (#4') are electrically separated from the first and second gate lines. 제 16 항에 있어서,
상기 표시패널은, 이형 표시패널 또는 분리 구동형 표시패널로 구현되는 표시장치.17. The method of claim 16,
The display panel is a display device implemented as a heterogeneous display panel or a separate driving display panel. 제1 표시영역과 제2 표시영역을 갖는 표시패널; 및
상기 표시패널의 게이트라인들을 구동하는 게이트 구동회로를 포함하고,
상기 게이트 구동회로는,
제1 GIP 소자들(#1~#4)을 갖는 제1 GIP 회로(GDRV1);
제2 GIP 소자들(#5~#8)을 갖는 제2 GIP 회로(GDRV2);
상기 제1 GIP 회로(GDRV1)에 속하며, 상기 제1 GIP 회로(GDRV1)의 동작에 필요한 제1 더미 출력(DP1)을 생성하는 제1 더미 GIP소자(#5');
상기 제2 GIP 회로(GDRV2)에 속하며, 상기 제2 GIP 회로(GDRV2)의 동작에 필요한 제2 더미 출력(DP2)을 생성하는 제2 더미 GIP소자(#4')를 포함하며,
상기 제1 더미 출력(DP1)은 상기 제2 GIP 소자들(#5~#8) 중 어느 하나의 게이트 출력 타이밍에 동기되고, 상기 제2 더미 출력(DP2)은 상기 제1 GIP 소자들(#1~#4) 중 어느 하나의 게이트 출력 타이밍에 동기되고,
상기 제1 더미 GIP소자(#5')와 상기 제2 더미 GIP소자(#4')는 상기 제1 GIP 회로(GDRV1)와 상기 제2 GIP 회로(GDRV2) 간의 물리적 이격 공간 사이에 위치하는 표시장치.
a display panel having a first display area and a second display area; and
a gate driving circuit for driving gate lines of the display panel;
The gate driving circuit is
a first GIP circuit (GDRV1) having first GIP elements (#1 to #4);
a second GIP circuit (GDRV2) having second GIP elements (#5 to #8);
a first dummy GIP device (#5') belonging to the first GIP circuit (GDRV1) and generating a first dummy output (DP1) necessary for the operation of the first GIP circuit (GDRV1);
a second dummy GIP element (#4') belonging to the second GIP circuit (GDRV2) and generating a second dummy output (DP2) necessary for the operation of the second GIP circuit (GDRV2);
The first dummy output DP1 is synchronized with a gate output timing of any one of the second GIP devices #5 to #8, and the second dummy output DP2 is connected to the first GIP devices # 1 to #4) is synchronized with the gate output timing,
The first dummy GIP element #5' and the second dummy GIP element #4' are displayed between the physical separation space between the first GIP circuit GDRV1 and the second GIP circuit GDRV2. Device.
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