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KR102307060B1 - 반도체 소자 - Google Patents

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KR102307060B1
KR102307060B1 KR1020140172283A KR20140172283A KR102307060B1 KR 102307060 B1 KR102307060 B1 KR 102307060B1 KR 1020140172283 A KR1020140172283 A KR 1020140172283A KR 20140172283 A KR20140172283 A KR 20140172283A KR 102307060 B1 KR102307060 B1 KR 102307060B1
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South Korea
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pattern
dummy
cell
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semiconductor
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윤장근
윤재선
임준성
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삼성전자주식회사
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Abstract

반도체 소자는 반도체 기판 상에 배치되는 셀 반도체 패턴을 포함한다. 상기 반도체 기판 상에 반도체 더미 패턴이 배치된다. 상기 반도체 더미 패턴은 상기 셀 반도체 패턴과 동일 평면에 배치된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 회로가 배치된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 배선 구조체가 배치된다. 상기 주변 배선 구조체는 상기 주변 회로와 전기적으로 연결되고 상기 셀 반도체 패턴 외측으로 연장된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 내측 더미 구조체가 배치된다. 상기 내측 더미 구조체의 일부는 상기 주변 배선 구조체의 일부와 동일 평면에 배치된다. 상기 반도체 기판 상에 상기 셀 반도체 패턴과 중첩하지 않는 외측 더미 구조체가 배치된다. 상기 외측 더미 구조체의 일부는 상기 주변 배선 구조체의 일부와 동일 평면에 배치된다. 상기 셀 반도체 패턴 상에 셀 어레이 영역이 배치된다. 상기 셀 반도체 패턴과 상기 반도체 기판 사이에 도전성 차폐 패턴이 배치된다. 상기 도전성 차폐 패턴은 상기 주변 회로 및 상기 주변 배선 구조체 상에 배치된다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자, 반도체 소자의 제조방법, 이들을 채택하는 전자 시스템에 관한 것이다.
플래쉬 메모리 등과 같은 반도체 소자에서, 집적도는 반도체 제품의 가격을 결정할 수 있는 중요한 요인 중 하나이다. 일반적으로, 2차원적으로 배열된 메모리 셀들을 포함하는 2차원 반도체 소자의 경우, 집적도를 증가시키기 위하여 패턴의 미세화를 위해서 초고가의 장비들을 필요로 한다. 따라서, 2차원적으로 배열된 메모리 셀들을 포함하는 반도체 소자의 집적도를 증가시키는데는 한계가 있다. 이러한 2차원 반도체 소자의 집적도 증가의 한계를 극복하기 위하여 3차원적으로 배열되는 메모리 셀들을 포함하는 3차원 반도체 소자가 제안되고 있지만, 3차원 반도체 소자의 패턴이 점점 미세화되면서 예상치 못한 공정 불량 및 소자 불량이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 증가시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 주변 회로 및 주변 회로 상에 배치되는 셀 어레이 영역을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 기판에 수직한 방향으로 배열된 주변 회로 및 셀 어레이 영역을 사이의 전자파를 차폐할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 기판에 수직한 방향으로 배열된 주변 회로 영역 및 셀 어레이 영역을 불량 없이 형성할 수 있는 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자를 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 셀 반도체 패턴을 포함한다. 상기 반도체 기판 상에 반도체 더미 패턴이 배치된다. 상기 반도체 더미 패턴은 상기 셀 반도체 패턴과 동일 평면에 배치된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 회로가 배치된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 배선 구조체가 배치된다. 상기 주변 배선 구조체는 상기 주변 회로와 전기적으로 연결되고 상기 셀 반도체 패턴 외측으로 연장된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 내측 더미 구조체가 배치된다. 상기 내측 더미 구조체의 일부는 상기 주변 배선 구조체의 일부와 동일 평면에 배치된다. 상기 반도체 기판 상에 상기 셀 반도체 패턴과 중첩하지 않는 외측 더미 구조체가 배치된다. 상기 외측 더미 구조체의 일부는 상기 주변 배선 구조체의 일부와 동일 평면에 배치된다. 상기 셀 반도체 패턴 상에 셀 어레이 영역이 배치된다. 상기 셀 반도체 패턴과 상기 반도체 기판 사이에 도전성 차폐 패턴이 배치된다. 상기 도전성 차폐 패턴은 상기 주변 회로 및 상기 주변 배선 구조체 상에 배치된다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 셀 반도체 패턴을 포함한다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 회로가 배치된다. 상기 셀 반도체 패턴 상에 셀 어레이 영역이 배치된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 배선 구조체가 배치된다. 상기 주변 배선 구조체는 상기 주변 회로와 전기적으로 연결된다. 상기 주변 배선 구조체는 상기 셀 반도체 패턴의 외측으로 연장되는 복수의 주변 배선들을 포함한다. 상기 셀 반도체 패턴의 외측에서, 상기 주변 배선들은 상기 셀 반도체 패턴과 가까운 부분 보다 상기 셀 반도체 패턴과 멀리 떨어진 부분에서 배선 밀도가 낮다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 내측 더미 구조체가 배치된다. 상기 내측 더미 구조체는 상기 주변 배선들과 동일 평면에 배치되는 내측 더미 패턴을 포함한다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 서로 동일한 두께를 갖는 제1 셀 반도체 패턴 및 제2 셀 반도체 패턴을 포함한다. 상기 반도체 기판과 상기 제1 셀 반도체 패턴 사이에 제1 및 제2 주변 회로들이 배치된다. 상기 반도체 기판과 상기 제2 셀 반도체 패턴 사이에 제2 및 제4 주변 회로들이 배치된다. 상기 제1 셀 반도체 패턴 상 제1 셀 어레이 영역이 배치되고, 상기 제2 셀 반도체 패턴 상에 제2 셀 어레이 영역이 배치된다. 상기 반도체 기판과 상기 제1 셀 반도체 패턴 사이에 제1 및 제2 주변 배선 구조체들이 배치된다. 상기 제1 주변 배선 구조체는 상기 제1 주변 회로와 전기적으로 연결된다. 상기 제2 주변 배선 구조체는 상기 제2 주변 회로와 전기적으로 연결된다. 상기 반도체 기판과 상기 제2 셀 반도체 패턴 사이에 제3 및 제4 주변 배선 구조체들이 배치된다. 상기 제3 주변 배선 구조체는 상기 제2 주변 회로와 전기적으로 연결된다. 상기 제4 주변 배선 구조체는 상기 제4 주변 회로와 전기적으로 연결된다. 상기 제1 셀 반도체 패턴과 상기 제2 셀 반도체 패턴 사이에 더미 구조체가 배치된다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 셀 반도체 패턴을 포함한다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 회로가 배치된다. 상기 셀 반도체 패턴 상에 셀 어레이 영역 및 계단 영역이 배치된다. 상기 셀 반도체 패턴 상에 셀 게이트 도전성 패턴들이 배치된다. 상기 셀 게이트 도전성 패턴들은 상기 셀 어레이 영역을 가로지르며 상기 계단 영역 내로 연장된다. 상기 셀 반도체 패턴 상에 상기 셀 게이트 도전성 패턴들을 관통하는 셀 수직 구조체들이 배치된다. 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 도전성 차폐 패턴이 배치된다. 상기 도전성 차폐 패턴은 상기 주변 회로 상에 배치된다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 생산성을 더욱 증가시킬 수 있는 구조 및 방법을 제공할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 수직하게 배열된 주변 회로와 셀 어레이 영역 사이의 크로스 토크(cross-talk)를 방지할 수 있는 구조 및 방법을 제공할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 반도체 기판 상에 셀 반도체 패턴이 배치될 수 있고, 상기 반도체 기판과 상기 셀 반도체 패턴 사이에 주변 회로 및 주변 배선 구조체가 배치될 수 있다.
상기 반도체 기판과 상기 셀 반도체 패턴 사이에 내측 더미 구조체가 배치될 수 있다. 이러한 내측 더미 구조체는 상기 반도체 기판과 상기 셀 반도체 패턴 사이를 채우며 복수의 층들로 구성된 하부 층간 절연 막을 더욱 평평하게 형성하는데 도움을 줄 수 있다. 따라서, 평평한 상부면을 갖는 하부 층간 절연 막 상에 배치되는 상기 반도체 패턴은 평탄한 상부면을 갖도록 형성될 수 있다. 이와 같이 상기 반도체 패턴의 상부면이 평탄하기 때문에, 상기 반도체 패턴 상에 3차원적으로 배열된 메모리 셀들을 포함하는 셀 어레이 영역을 공정 불량 없이 안정적으로 형성할 수 있다.
상기 반도체 기판의 주변 회로 및 주변 배선 구조체와, 상기 셀 반도체 패턴 사이에 도전성 차폐 패턴이 배치될 수 있다. 상기 도전성 차폐 패턴은 상기 셀 반도체 패턴 상의 셀 어레이 영역과 상기 반도체 패턴 하부의 상기 주변 회로 사이에 발생하는 크로스 토크(cross-talk)를 방지할 수 있다.
상기 반도체 패턴의 외측 방향의 상기 반도체 기판 상에 배치되는 외측 더미 구조체 및 반도체 더미 패턴은 평탄화 공정에 의한 디싱 현상을 방지하는 역할을 할 수 있다. 따라서, 보다 평탄한 상부면을 갖는 층을 형성할 수 있기 때문에, 평탄한 상부면 상에 형성되는 상부의 패턴들을 보다 안정적이고 불량없이 형성할 수 있기 때문에 생산성을 증가시킬 수 있다.
도 1a은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 단면도이다. 도 1b는 도 1a의 "A"로 표시된 부분을 확대한 부분 확대도이다.
도 2a 및 도 2b의 각각은 도 1a의 일부 구성요소를 설명하기 위한 평면도이다.
도 3a 내지 도 3c의 각각은 도 1a의 일부 구성요소를 설명하기 위한 평면도이다.
도 4는 도 1a의 일부 구성요소를 설명하기 위한 평면도이다.
도 5는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 단면도이다.
도 6a, 도 6b 및 도 7의 각각은 도 5의 일부 구성요소를 설명하기 위한 평면도이다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 단면도이다.
도 9a 내지 도 9g는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 10은 본 발명의 기술적 사상의 실시예들에 따른 반도체 모듈을 개략적으로 나타낸 도면이다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 전자 시스템을 개념적으로 도시한 블록도이다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 전자 시스템(500)을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 단면도이다. 도 1b는 도 1a의 "A"로 표시된 부분을 확대한 부분 확대도이다. 도 2a 및 도 2b의 각각은 도 1a의 일부 구성요소를 설명하기 위한 평면도이다. 도 3a 내지 도 3c의 각각은 도 1a의 일부 구성요소를 설명하기 위한 평면도이다. 도 4는 도 1a의 일부 구성요소를 설명하기 위한 평면도이다.
도 1a 및 도 1b를 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 설명한 후, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 일부 구성요소들에 대하여 도 2a, 도 2b, 도 3a, 도 3b, 도 3c 및 도 4를 각각 참조하여 설명하기로 한다.
우선, 도 1a 및 도 1b를 참조하면, 반도체 기판(2)이 제공될 수 있다. 상기 반도체 기판(2)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 기판일 수 있다.
상기 반도체 기판(2) 상에 제1 주변 회로(PTR1) 및 제2 주변 회로(PTR2)가 배치될 수 있다. 상기 제1 및 제2 주변 회로들(PTR1, PTR2)의 각각은 상기 반도체 기판(2) 상의 주변 게이트(PG) 및 상기 주변 게이트(PG) 양 옆의 상기 반도체 기판(2) 내의 주변 불순물 영역들(SD)로 구성될 수 있는 주변 트랜지스터들을 포함할 수 있다.
상기 반도체 기판(2) 상에 상기 주변 게이트(PG)와 동일한 두께 및 동일한 물질로 형성되는 내측 더미 게이트 패턴(IGD) 및 외측 더미 게이트 패턴(OGD)가 배치될 수 있다.
상기 반도체 기판(2) 상에 상기 제1 및 제2 주변 회로들(PTR1, PTR2) 및 상기 더미 게이트 패턴들(IDG, ODG)을 덮는 제1 하부 층간 절연 막(LILD1)이 배치될 수 있다.
상기 제1 하부 층간 절연 막(LILD1)을 관통하며 상기 제1 및 제2 주변 회로들(PTR1, PTR2)과 전기적으로 연결될 수 있는 콘택 플러그들(PL)이 배치될 수 있다.
상기 제1 하부 층간 절연 막(LILD1) 상에 서로 동일한 두께 및 서로 동일한 물질로 형성되는 제1 및 제2 주변 하부 배선들, 내측 주변 하부 더미 배선 패턴(IDW1) 및 외측 주변 하부 더미 배선 패턴(ODW1)이 배치될 수 있다. 상기 제1 및 제2 주변 하부 배선들, 상기 내측 주변 하부 더미 배선 패턴(IDW1) 및 상기 외측 주변 하부 더미 배선 패턴(ODW1)은 동일 평면에 배치될 수 있다.
상기 제1 하부 층간 절연 막(LILD1) 상에 상기 제1 및 제2 주변 하부 배선들, 상기 내측 주변 하부 더미 배선 패턴(IDW1) 및 상기 외측 주변 하부 더미 배선 패턴(ODW1)을 덮는 제2 하부 층간 절연 막(LILD2)이 배치될 수 있다. 상기 제2 하부 층간 절연 막(LILD2)을 관통하는 콘택 플러그들(PL)이 배치될 수 있다.
상기 제2 하부 층간 절연 막(LILD2) 상에 서로 동일한 두께 및 서로 동일한 물질로 형성되는 제1 주변 상부 배선 구조체(PWa), 제2 주변 상부 배선 구조체(PWb), 내측 주변 상부 더미 배선 패턴(IDW2) 및 외측 주변 상부 더미 배선 패턴(ODW2)이 배치될 수 있다. 상기 제1 주변 상부 배선 구조체(PWa), 상기 제2 주변 상부 배선 구조체(PWb), 상기 내측 주변 상부 더미 배선 패턴(IDW2) 및 상기 외측 주변 상부 더미 배선 패턴(ODW2)은 동일 평면에 배치될 수 있다. 상기 제1 주변 상부 배선 구조체(PWa)은 상기 콘택 플러그(PL)를 경유해서 상기 제1 주변 회로(PTR1)의 주변 트랜지스터와 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 주변 상부 배선 구조체(PWa)는 상기 제1 주변 회로(PTR1)를 구성하는 트랜지스터의 불순물 영역들(SD) 중 어느 하나의 불순물 영역과 전기적으로 연결될 수 있다. 상기 제2 주변 상부 배선 구조체(PWb)는 상기 콘택 플러그들(PL)을 경유해서 상기 제2 주변 회로(PTR2)의 주변 트랜지스터와 전기적으로 연결될 수 있다. 예를 들어, 상기 제2 주변 상부 배선 구조체(PWb)는 상기 제2 주변 회로(PTR2)를 구성하는 트랜지스터의 불순물 영역들(SD) 중 어느 하나의 불순물 영역과 전기적으로 연결될 수 있다. 상기 주변 게이트(PG), 상기 제1 주변 상부 배선 구조체(PWa) 및 상기 제2 주변 상부 배선 구조체(PWb)은 회로 패턴들로 지칭될 수 있다. 상기 제1 주변 상부 배선 구조체(PWa) 및 상기 제2 주변 상부 배선 구조체(PWb)은 주변 배선 구조체를 구성할 수 있다. 상기 주변 배선 구조체(PWa, PWb)에서, 상기 제1 주변 상부 배선 구조체(PWa)은 제1 주변 배선 패턴 또는 제1 회로 배선 패턴으로 지칭될 수 있고, 상기 제2 주변 상부 배선 구조체(PWb)은 재2 주변 배선 패턴 또는 제2 회로 배선 패턴으로 지칭될 수 있다.
상기 제2 하부 층간 절연 막(LILD2) 상에 상기 제1 및 제2 주변 상부 배선 구조체들(PWa, PWb), 상기 내측 주변 상부 더미 배선 패턴(IDW2) 및 상기 외측 주변 상부 더미 배선 패턴(ODW2)을 덮는 제3 하부 층간 절연 막(LILD3)이 배치될 수 있다.
상기 제3 하부 층간 절연 막(LILD3) 상에 서로 동일한 물질 및 서로 동일한 두께로 형성되는 도전성 차폐 패턴(10p) 및 외측 도전성 더미 패턴(10d)이 배치될 수 있다. 상기 도전성 차폐 패턴(10p) 및 상기 외측 도전성 더미 패턴(10d)은 전자파를 차폐할 수 있는 금속 물질(예를 들어, 텅스텐, 텅스텐 질화물, 타이타늄 질화물 등)로 형성할 수 있다.
일 실시예에서, 상기 도전성 차폐 패턴(10p)은 상기 제1 및 제2 주변 회로들(PTR1, PTR2)을 덮을 수 있다.
상기 제3 하부 층간 절연 막(LILD3) 상에 도전성 차폐 패턴(10p) 및 외측 도전성 더미 패턴(10d)을 덮는 제4 하부 층간 절연 막(LILD4)을 형성할 수 있다.
상기 제1 내지 제4 하부 층간 절연 막들(LILD1~LILD4)은 하부 층간 절연 막(LILD)을 구성할 수 있다.
상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d)은 수직 방향으로 차례로 배열되면서 하부 더미 구조체(LDS)를 구성할 수 있다. 상기 외측 더미 게이트 패턴(ODG)은 더미 게이트 패턴으로 지칭될 수 있고, 상기 외측 주변 하부 더미 배선 패턴(ODW1)은 제1 더미 패턴으로 지칭될 수 있고, 상기 외측 주변 상부 더미 배선 패턴(ODW2)은 제2 더미 패턴으로 지칭될 수 있고, 상기 외측 도전성 더미 패턴(10d)은 제3 더미 패턴으로 지칭될 수 있다. 상기 외측 주변 하부 더미 배선 패턴(ODW1)은 상기 외측 더미 게이트 패턴(ODG) 보다 높은 레벨에 배치될 수 있고, 상기 외측 주변 상부 더미 배선 패턴(ODW2)은 상기 외측 주변 하부 더미 배선 패턴(ODW1) 보다 높은 레벨에 배치될 수 있고, 및 상기 외측 도전성 더미 패턴(10d)은 상기 외측 주변 상부 더미 배선 패턴(ODW2) 보다 높은 레벨에 배치될 수 있다. 상기 외측 도전성 더미 패턴(10d)의 적어도 일부는 상기 외측 주변 상부 더미 배선 패턴(ODW2)의 적어도 일부, 상기 외측 주변 하부 더미 배선 패턴(ODW1)의 적어도 일부 및 상기 외측 더미 게이트 패턴(ODG)의 적어도 일부 중 적어도 하나와 상기 수직 방향(Z)으로 중첩할 수 있다. 예를 들어, 상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d)은 상기 수직 방향(Z)으로 차례로 배열되면서 중첩할 수 있다. 상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d)은 상기 수직 방향(Z)으로 서로 이격될 수 있다.
상기 내측 더미 게이트 패턴(IDG), 상기 내측 주변 하부 더미 배선 패턴(IDW1), 상기 내측 주변 상부 더미 배선 패턴(IDW2)은 수직 방향으로 차례로 배열되면서 내측 더미 구조체(IDS)를 구성할 수 있다.
상기 제4 상부 층간 절연 막(LILD4) 상에 버퍼 절연성 막(12)이 배치될 수 있다. 상기 버퍼 절연성 막(12)은 상기 하부 층간 절연 막(LILD)과 다른 식각선택비를 가질 수 있다. 예를 들어, 상기 버퍼 절연성 막(12)은 실리콘 질화물로 형성할 수 있고, 상기 하부 층간 절연 막(LILD)은 실리콘 산화물로 형성할 수 있다.
상기 버퍼 절연성 막(12) 상에 서로 동일한 물질 및 서로 동일한 두께로 형성되는 셀 반도체 패턴(14c) 및 반도체 더미 패턴(14d)이 배치될 수 있다. 상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)은 동일 평면에 배치될 수 있다. 상기 반도체 더미 패턴(14d)의 적어도 일부는 상기 셀 반도체 패턴(14c)의 적어도 일부와 동일한 레벨에 배치될 수 있다. 상기 반도체 더미 패턴(14d)의 적어도 일부는 상기 셀 반도체 패턴(14c)의 적어도 일부와 동일한 물질, 예를 들어 실리콘으로 형성될 수 있다. 상기 반도체 더미 패턴(14d)은 제4 더미 패턴으로 지칭될 수 있다. 따라서, 상기 하부 더미 구조체(LDS)와 함께, 상기 반도체 더미 패턴(14d)은 더미 구조체를 구성할 수 있다. 상기 하부 더미 구조체(LDS)에서, 상기 제3 더미 패턴으로 지칭될 수 있는 상기 외측 도전성 더미 패턴(10d)이 생략되는 경우에, 상기 반도체 더미 패턴(14d)은 제3 더미 패턴으로 지칭될 수도 있다. 상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d) 중 적어도 하나는 상기 셀 반도체 패턴(14c)과 중첩하지 않을 수 있다. 예를 들어, 상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d)은 상기 셀 반도체 패턴(14c)과 중첩하지 않을 수 있다.
상기 셀 반도체 패턴(14c)은 반도체 소자의 바디로 이용할 수 있는 셀 반도체 바디 패턴일 수 있다. 상기 반도체 더미 패턴(14d)은 반도체 서포터 패턴, 또는 전기적으로 고립된 반도체 패턴으로 명명될 수도 있다.
상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)은 실리콘으로 형성될 수 있다. 상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)은 도우프트 폴리 실리콘으로 형성될 수 있다.
상기 셀 반도체 패턴(14c)은 고농도 불순물 영역(HIR), 저농도 불순물 영역(HIR), 소스 불순물 영역(42) 및 셀 바디 콘택 불순물 영역(50)을 포함할 수 있다. 상기 고농도 불순물 영역(HIR), 상기 저농도 불순물 영역(HIR) 및 상기 셀 바디 콘택 불순물 영역(50)은 제1 도전형(예를 들어, P형의 도전형)일 수 있고, 상기 소스 불순물 영역(42)은 상기 제1 도전형과 다른 제2 도전형(예를 들어, N형의 도전형)일 수 있다. 상기 저농도 불순물 영역(LIR)은 상기 고농도 불순물 영역(HIR) 상에 배치되며 상기 고농도 불순물 영역(HIR) 보다 낮은 불순물 농도를 가질 수 있다. 상기 셀 바디 콘택 불순물 영역(50)은 상기 저농도 불순물 영역(LIR) 보다 높은 불순물 농도를 가질 수 있다.
상기 제1 및 제2 주변 회로들(PTR1, PTR2)은 상기 반도체 기판(2)과 상기 셀 반도체 패턴(14c) 사이에 배치될 수 있다.
상기 셀 반도체 패턴(14c)은 상기 제1 및 제2 주변 회로들(PTR1, PTR2), 및 상기 내측 더미 구조체(IDS)와 중첩할 수 있다. 상기 제1 및 제2 주변 회로들(PTR1, PTR2)은 상기 반도체 기판(2)과 상기 셀 반도체 패턴(14c) 사이에 배치될 수 있다. 상기 셀 반도체 패턴(14c)은 상기 외측 더미 구조체(ODS)와 중첩하지 않을 수 있다.
상기 주변 배선 구조체들(PWa, PWb)은 상기 반도체 기판(2)과 상기 셀 반도체 패턴(14c) 사이에 배치되면서 일부분들이 상기 셀 반도체 패턴(14c)의 외측으로 연장될 수 있다. 상기 도전성 차폐 패턴(10c)은 상기 반도체 기판(2)과 상기 셀 반도체 패턴(14c) 사이에 배치될 수 있다.
일 실시예에서, 상기 도전성 차폐 패턴(10c)은 상기 셀 반도체 패턴(14c) 보다 큰 폭 또는 큰 크기로 배치될 수 있다.
상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)의 측면들 상에 중간 층간 절연 막(16)이 배치될 수 있다. 상기 중간 층간 절연 막(16)은 실리콘 산화물로 형성될 수 있다.
상기 셀 반도체 패턴(14c) 상에 상기 셀 반도체 패턴(14c)에 수직한 방향으로 차례로 배열되는 셀 게이트 도전성 패턴들(38)이 배치될 수 있다. 상기 셀 게이트 도전성 패턴들(38)은 메모리 소자의 워드라인들을 포함할 수 있다. 상기 셀 게이트 도전성 패턴들(38)의 끝 부분들은 제1 방향(X)에서 단계적으로 내려가는 구조의 계단 구조로 배치될 수 있다. 상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d) 중 적어도 하나는 상기 셀 게이트 도전성 패턴들(38)과 중첩하지 않을 수 있다. 예를 들어, 상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d)은 상기 셀 게이트 도전성 패턴들(38)과 중첩하지 않을 수 있다.
상기 셀 게이트 도전성 패턴들(38) 중 최하위의 패턴과 상기 셀 반도체 패턴(14c) 사이, 및 상기 셀 게이트 도전성 패턴들(38) 사이에 개재되는 셀 층간 절연 막들(20a)이 배치될 수 있다. 상기 셀 층간 절연 막들(20a)은 실리콘 산화물로 형성될 수 있다.
상기 제1 방향(X)에 수직한 제2 방향(Y)에 교대로 반복적으로 형성된 제1 몰딩 패턴(20a) 및 제2 몰딩 패턴(22a)이 배치될 수 있다. 상기 제1 몰딩 패턴(20a) 및 상기 셀 층간 절연 막들(20a)은 서로 동일한 물질 및 두께로 형성되면서 서로 동일한 평면에 배치될 수 있다. 따라서, 상기 제1 몰딩 패턴(20a) 및 상기 셀 층간 절연 막들(20a)은 서로 동일한 층(layer)로 이해될 수 있다. 상기 셀 게이트 도전성 패턴들(38), 상기 제1 몰딩 패턴(20a) 및 상기 셀 층간 절연 막들(20a) 상에 평탄한 상부면을 갖는 제1 상부 층간 절연 막(UILD1)이 배치될 수 있다.
상기 셀 게이트 도전성 패턴들(38)을 관통하며 상기 셀 반도체 패턴(14c)과 접촉하면서 연결되는 셀 수직 구조체들(CV)이 배치될 수 있다. 상기 셀 수직 구조체들(CV)의 각각은 제1 셀 유전체(도 1b의 27), 셀 반도체 층(도 1b의 28), 코어 절연 패턴(도 1b의 29) 및 셀 패드 패턴(30)을 포함할 수 있다. 상기 셀 패드 패턴(30)은 상기 코어 절연 패턴(도 1b의 29) 상에 배치될 수 있다. 상기 셀 반도체 층(도 1b의 28)은 상기 셀 반도체 패턴(14c)과 접촉되면서 연결될 수 있다. 상기 셀 반도체 층(도 1b의 28)은 상기 코어 절연 패턴(도 1b의 29)의 측면 및 바닥면 상에 배치될 수 있다. 상기 제1 셀 유전체(도 1b의 27)는 상기 셀 반도체 층(도 1b의 28)의 외측 상에 배치될 수 있다. 상기 제1 셀 유전체(도 1b의 27)는 상기 셀 반도체 층(도 1b의 28)과 상기 셀 게이트 도전성 패턴들(38) 사이에 개재될 수 있다. 상기 셀 반도체 층(도 1b의 28) 및 상기 셀 패드 패턴(30)은 실리콘으로 형성될 수 있다. 예를 들어, 상기 셀 반도체 층(도 1b의 28) 및 상기 셀 패드 패턴(30)은 폴리 실리콘으로 형성될 수 있다. 상기 셀 패드 패턴(30)은 N형의 도전형을 가질 수 있다. 상기 셀 게이트 도전성 패턴들(38)과 상기 셀 수직 구조체들(CV) 사이에 제2 셀 유전체(37)가 배치될 수 있다.
상기 제1 및 제2 셀 유전체들(27, 37) 중 어느 하나는 정보를 저장할 수 있는 정보 저장 층을 포함할 수 있다. 예를 들어, 상기 제1 셀 유전체(27)는 상기 셀 반도체 층(28)으로부터 차례로 형성된 터널 유전 층(예를 들어, 실리콘 산화물) 및 정보 저장 층(예를 들어, 차지(charge)를 트랩할 수 있는 실리콘 질화 막 등)을 포함할 수 있다. 상기 제2 유전체(37)는 블록킹 유전체를 포함할 수 있다. 상기 제1 및 제2 유전체들(27, 37)은 낸드 플래쉬 메모리 소자의 컨트롤 게이트와 낸드 플래쉬의 셀 트랜지스터의 바디 사이의 정보 저장 층을 포함하는 유전체와 동일한 구조일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이러한 낸드 플래쉬의 구조에 한정되지 않으며 다양한 메모리 소자에 이용될 수 있다.
상기 셀 반도체 패턴(14c) 상에 상기 셀 수직 구조체들(CV)이 배치되는 영역은 셀 어레이 영역(CA)으로 정의할 수 있다.
상기 제1 상부 층간 절연 막(UILD1) 및 상기 셀 수직 구조체들(CV) 상에 제2 상부 층간 절연 막(UILD2)이 배치될 수 있다. 상기 제1 및 제2 상부 층간 절연 막들(UILD1, UILD2), 및 상기 셀 게이트 도전성 패턴들(38)을 관통하는 셀 소스 패턴(46)이 배치될 수 있다. 상기 셀 소스 패턴(46)은 상기 셀 반도체 패턴(14c)의 상기 셀 소스 불순물 영역(42) 상에 배치될 수 있다. 상기 셀 소스 패턴(46)은 상기 셀 반도체 패턴(14c)의 상기 셀 소스 불순물 영역(42)과 전기적으로 연결될 수 있다. 상기 셀 소스 패턴(46)은 도전성 물질(예를 들어, Ti, TiN, W 등과 같은 물질)로 형성될 수 있다. 상기 셀 소스 패턴(46)의 외측 상에 절연성 스페이서(40)가 배치될 수 있다. 상기 절연성 스페이서(40)는 상기 셀 소스 패턴(46)과 상기 셀 게이트 도전성 패턴들(38) 사이에 배치될 수 있다.
상기 제2 상부 층간 절연 막(UILD2) 및 상기 셀 소스 패턴들(46) 상에 제3 상부 층간 절연 막(UILD3)이 배치될 수 있다. 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 셀 게이트 도전성 패턴들(38)과 전기적으로 연결되는 셀 게이트 하부 콘택 플러그들(55)이 배치될 수 있다.
상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3), 상기 버퍼 절연성 막(12), 및 상기 제3 및 제4 하부 층간 절연 막들(LILD3, LILD4)을 관통하면서 상기 제1 주변 상부 배선 구조체(PWa)와 전기적으로 연결되는 제1 주변 하부 콘택 플러그(52a)가 배치될 수 있다. 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3), 상기 버퍼 절연성 막(12), 및 상기 제3 및 제4 하부 층간 절연 막들(LILD3, LILD4)을 관통하면서 상기 제2 주변 상부 배선 구조체(PWb)와 전기적으로 연결되는 제2 주변 하부 콘택 플러그(52b)가 배치될 수 있다. 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3), 상기 버퍼 절연성 막(12), 및 상기 제4 하부 층간 절연 막(LILD4)을 관통하면서 상기 도전성 차폐 패턴(10a)의 콘택 부분과 전기적으로 연결되는 접지 하부 콘택 플러그(54)가 배치될 수 있다. 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 셀 반도체 패턴(14c)과 연결되는 바디 콘택 플러그(51)가 배치될 수 있다.
일 실시예에서, 상기 바디 콘택 플러그(51)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3) 및 상기 잔존하는 상기 제1 및 제2 절연성 패턴들(20a, 22a)을 관통하면서 상기 셀 반도체 패턴(14c)의 상기 셀 바디 콘택 불순물 영역(50)과 전기적으로 연결될 수 있다.
상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하는 주변 하부 더미 플러그(58)가 배치될 수 있다. 상기 주변 하부 더미 플러그(58)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 반도체 더미 패턴(14d) 상에 배치될 수 있다. 상기 주변 하부 더미 플러그(58)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 반도체 더미 패턴(14d)과 연결될 수 있다.
상기 제3 상부 층간 절연 막(UILD3) 상에 제4 상부 층간 절연 막(UILD4)이 배치될 수 있다. 상기 제2 내지 제4 상부 층간 절연 막들(UILD2~UILD4)을 관통하면서 상기 셀 수직 구조체들(CV)의 상기 셀 콘택 패드들(30)과 전기적으로 연결되는 셀 비트라인 콘택 플러그들(60)이 배치될 수 있다.
상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 제1 주변 하부 콘택 플러그(52a)와 전기적으로 연결되는 제1 주변 상부 콘택 플러그(62a)가 배치될 수 있다. 상기 제1 주변 하부 콘택 플러그(52a) 및 상기 제1 주변 상부 콘택 플러그(62a)는 제1 주변 콘택 구조체(72a)를 구성할 수 있다. 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 제2 주변 하부 콘택 플러그(52b)와 전기적으로 연결되는 제2 주변 상부 콘택 플러그(62b)가 배치될 수 있다. 상기 제2 주변 하부 콘택 플러그(52b) 및 상기 제2 주변 상부 콘택 플러그(62b)는 제2 주변 콘택 구조체(72b)를 구성할 수 있다. 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 접지 하부 콘택 플러그(54)와 전기적으로 연결되는 접지 상부 콘택 플러그(64)가 배치될 수 있다. 상기 접지 하부 콘택 플러그(54) 및 상기 접지 상부 콘택 플러그(64)는 접지 콘택 구조체(74)를 구성할 수 있다. 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 셀 게이트 하부 콘택 플러그들(56)과 전기적으로 연결되는 셀 게이트 상부 콘택 플러그들(66)이 배치될 수 있다. 상기 셀 게이트 하부 콘택 플러그들(56) 및 상기 셀 게이트 상부 콘택 플러그들(66)는 셀 게이트 콘택 구조체들(76)을 구성할 수 있다.
상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 주변 하부 더미 플러그(58) 상에 배치되는 상기 주변 상부 더미 플러그(68)가 배치될 수 있다. 상기 주변 하부 더미 플러그(58) 및 상기 주변 상부 더미 플러그(68)는 주변 더미 콘택 구조체(78)를 구성할 수 있다.
상기 제4 층간 절연 막(UILD4) 상에 비트 라인(82a), 제2 주변 배선(82b), 접지 배선(84), 셀 게이트 배선(86) 및 주변 배선 더미 구조체(88)가 배치될 수 있다.
상기 비트라인(82a)은 상기 셀 비트라인 콘택 플러그들(82a) 및 상기 제1 주변 콘택 구조체(72a)와 전기적으로 연결될 수 있다. 따라서, 상기 비트라인(82a)은 상기 셀 수직 구조체(CV)의 상기 셀 패드 패턴(30)과 상기 제1 주변 회로(PTR1)을 전기적으로 연결시킬 수 있다. 상기 제2 주변 배선(82b)은 상기 제2 주변 콘택 구조체(72b)와 전기적으로 연결될 수 있다. 상기 접지 배선(84)은 상기 접지 콘택 구조체(74)와 전기적으로 연결될 수 있다. 상기 셀 게이트 배선(86)은 상기 셀 게이트 콘택 구조체(76)와 전기적으로 연결될 수 있다. 상기 주변 배선 더미 구조체(88)는 상기 주변 더미 콘택 구조체(78)와 연결될 수 있다. 상기 주변 배선 더미 구조체(88) 및 상기 주변 더미 콘택 구조체(78)는 상부 더미 구조체(UDS)를 구성할 수 있다.
상기 제4 상부 층간 절연 막(UILD4) 상에 제5 상부 층간 절연 막(UILD5)이 배치될 수 있다. 상기 제5 상부 층간 절연 막(UILD5)을 관통하며 상기 셀 게이트 배선(86)과 전기적으로 연결되는 제1 연결 플러그(90a) 및 상기 제2 주변 배선(82b)와 전기적으로 연결되는 제2 연결 플러그(90b)가 배치될 수 있다.
상기 제5 상부 층간 절연 막(UILD5) 상에 상기 제1 및 제2 연결 플러그들(90a, 90b)과 전기적으로 연결되는 워드라인 연결 배선 구조체(92)가 배치될 수 있다. 상기 워드라인 연결 배선 구조체(92)는 상기 셀 게이트 도전성 패턴, 즉 워드라인(38)과 상기 제2 주변 회로(PTR2)를 전기적으로 연결할 수 있다.
도 2a 및 도 2b는 도 1a의 셀 반도체 패턴, 주변 배선들과 더미 배선 패턴들 사이의 배치 관계를 각각 설명하기 위한 평면도들이다. 도 2a 및 도 2b를 각각 참조하여 상기 비트라인(82a)과 전기적으로 연결될 수 있는 상기 제1 주변 상부 배선 구조체(PWa), 또는 상기 셀 게이트 도전성 패턴, 예를 들어 워드라인(38)과 전기적으로 연결될 수 있는 상기 제2 주변 상부 배선 구조체(PWb) 중 어느 하나의 배선 모양과, 상기 외측 상부 더미 배선 패턴(ODW2)의 배치 모양에 대하여 설명하기로 한다.
도 2a에서, 도면부호 "PW"는 "주변 배선 구조체"라는 용어로 이해될 수 있으며 도 1a의 상기 제1 및 제2 주변 상부 배선 구조체들(PWa, PWb) 중 어느 하나를 의미할 수 있다.
우선, 도 1a와 함께 도 2a를 참조하면, 상기 주변 배선 구조체(PW)은 상기 셀 반도체 패턴(14c)의 외측으로 연장될 수 있으며, 복수개의 주변 배선들로 구성될 수 있다. 상기 주변 배선 구조체(PW)는 상기 셀 반도체 패턴(14c)의 외측 방향으로 서로 다른 길이만큼 연장된 주변 배선들을 포함할 수 있다. 도 2a에서, I-I'선으로 표시된 부분, II-II'선으로 표시된 부분, III-III'선으로 표시된 부분, 및 IV-IV'선으로 표시된 부분의 순서로 갈수록 상기 주변 배선 구조체(PW)의 상기 주변 배선들의 배선 밀도는 낮아질 수 있다. 상기 셀 반도체 패턴(14c)으로부터 멀어질수록 상기 주변 배선 구조체(PW)의 배선 밀도는 낮아질 수 있다.
상기 외측 주변 상부 더미 패턴(ODW2)은 상기 셀 반도체 패턴(14c)에 가까워질수록 패턴 밀도가 낮아지도록 배치될 수 있다. 예를 들어, 도 2a의 IV-IV'선으로 표시된 부분과 같이 상기 주변 배선 구조체(PW)의 상기 주변 배선들이 배치되지 않은 곳은 상기 외측 주변 더미 패턴(ODW)의 패턴 밀도가 높고, 도 2a의 III-III'선으로 표시된 부분, 및 II-II'선으로 표시된 부분으로 갈수록 패턴 밀도가 낮아질 수 있다. 따라서, 상기 주변 배선(PW)과 상기 외측 주변 더미 패턴(ODW)는 상호 보완적인 역할을 하여, 상기 반도체 기판(2) 상의 패턴 밀도를 균일하게 할 수 있다.
도 2a의 III-III'선으로 표시된 부분, 및 II-II'선으로 표시된 부분과 같이, 상기 외측 주변 더미 패턴(ODW)의 패턴 밀도가 낮은 부분 및 상기 주변 배선 구조체(PW)의 상기 배선 밀도가 낮은 부분은 서로 엇갈이면서 중첩하여 전체적인 패턴 밀도를 증가될 수 있다. 따라서, 도 2a에서, I-I'선으로 표시된 부분, II-II'선으로 표시된 부분, III-III'선으로 표시된 부분, 및 IV-IV'선으로 표시된 부분은 실질적인 패턴 밀도가 유사 또는 동일할 수 있다.
일 실시예에서, 상기 외측 주변 더미 패턴(ODW)는 라인 모양으로 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 외측 주변 더미 패턴(ODW)는 도 2b에서와 같이 복수개의 닷(dot) 모양의 패턴들(ODW')로 배치될 수 있다. 여기서, 닷 모양은 사각형 모양 또는 원 모양일 수 있다.
도 3a은 도 1a 및 도 2a의 상기 셀 반도체 패턴(14c), 상기 반도체 더미 패턴(14d), 상기 도전성 차폐 패턴(10a) 및 상기 주변 배선(PW)을 설명하기 위한 평면도이다.
도 1a와 함께 도 3a를 참조하면, 상기 반도체 기판(2) 상에 상기 셀 반도체 패턴(14c)이 배치될 수 있다. 상기 도전성 차폐 패턴(10a)은 상기 셀 반도체 패턴(14c) 상의 상기 셀 어레이 영역(CA)과 중첩할 수 있다. 상기 도전성 차폐 패턴(10a)은 상기 셀 어레이 영역(CA) 보다 큰 평면 크기 및/또는 큰 폭을 가질 수 있다.
상기 도전성 차폐 패턴(10a)은 상기 셀 반도체 패턴(14c) 상의 셀 어레이 영역(CA)과 상기 주변 회로들(PTR1, PTR2) 사이에 발생하는 크로스 토크(cross-talk)를 방지할 수 있다. 상기 도전성 차폐 패턴(10a)은 상기 셀 반도체 패턴(14c) 상의 셀 어레이 영역(CA)과 상기 주변 배선 구조체들(PWa, PWb) 사이에 발생하는 크로스 토크(cross-talk)를 방지할 수 있다.
상기 도전성 차폐 패턴(10a)의 적어도 일부는 상기 셀 반도체 패턴(14c)의 외측으로 연장된 부분을 가질 수 있다. 상기 도전성 차폐 패턴(10a)은 상기 셀 반도체 패턴(14c)과 중첩하면서 상기 셀 반도체 패턴(14c) 보다 큰 평면 크기 및/또는 큰 폭을 가질 수 있다.
상기 주변 배선 구조체(PW)는 도 2a에서 설명한 것과 같이 제2 주변 상부 배선 구조체 구조체(PWb) 및 상기 제1 주변 상부 배선 구조체(PWa)를 포함할 수 있다. 상기 주변 배선 구조체(PW)는 상기 셀 반도체 패턴(14c)의 외측으로 연장되면서 상기 도전성 차폐 패턴(10a)의 외측으로 연장될 수 있다.
상기 반도체 더미 패턴(14d)은 복수개가 배치될 수 있으며, 복수개의 각각은 닷(dot) 모양일 수 있다. 여기서, 닷 모양은 사각형 또는 원형일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 반도체 더미 패턴(14d)의 모양에 대하여 도 3b 및 도 3c를 각각 참조하여 설명하기로 한다.
도 3b를 참조하면, 상기 반도체 더미 패턴(14d)은 서로 평행한 복수의 라인 모양의 패턴들(14d')일 수 있다.
도 3c를 참조하면, 상기 반도체 더미 패턴(14d)은 상기 셀 반도체 패턴(14c) 및 주변 배선(PW) 부분을 노출시키는 개구부(14h)를 갖는 판상 형의 패턴(14d")일 수 있4다.
도 4는 도 1a의 상기 비트라인(82a) 및 상기 워드라인 연결 배선 구조체(92)의 모양을 설명하기 위한 평면도이다.
도 1a와 함께 도 4를 참조하면, 상기 비트라인(82a)은 상기 제2 방향(Y)으로 상기 셀 어레이 영역(CA)을 가로지르면서 상기 셀 반도체 패턴(14c)의 외측으로 연장될 수 있다. 상기 비트라인(82a)은 상기 셀 반도체 패턴(14c) 외측에 위치하는 상기 제1 주변 상부 배선 구조체(PWa)와 중첩할 수 있다.
상기 셀 반도체 패턴(14c) 상에 상기 셀 어레이 영역(CA)이 배치되면서 상기 셀 어레이 영역(CA)이 인접하는 상기 셀 반도체 패턴(14c) 상에 계단 영역(SA)이 배치될 수 있다. 상기 셀 게이트 도전성 패턴들(38)은 상기 제1 방향(X)으로 상기 셀 어레이 영역(CA)을 가로지르면서 상기 계단 영역(SA) 내로 연장될 수 있다. 상기 셀 게이트 도전성 패턴들(38)은 상기 계단 영역(SA)에서 계단 구조로 배치될 수 있다.
상기 워드라인 배선 구조체(92)는 상기 계단 영역(SA)으로부터 상기 셀 반도체 패턴(14c)의 외측으로 연장되어, 상기 셀 반도체 패턴(14c)의 외측에 위치하는 상기 제2 주변 상부 배선 구조체(PWb)와 중첩할 수 있다.
도 1a 내지 도 4에서 상기 셀 반도체 패턴(14c)이 하나 있는 구조에 대하여 설명하고 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 1a 내지 도 4에서 설명한 상기 셀 반도체 패턴(14c)이 복수개가 배치되는 실시예에 대하여 도 5를 참조하여 설명하기로 한다.
도 1a과 함께, 도 5를 참조하면, 상기 반도체 기판(2) 상에 도 1a에서 설명한 것과 같은 제1 및 제2 주변 회로들(PTR1, PTR2), 상기 도전성 차폐 패턴(10a), 상기 셀 반도체 패턴(14c), 상기 셀 반도체 패턴(14c) 상의 셀 어레이 영역(CA)이 배치될 수 있다. 상기 셀 반도체 패턴(14c)는 제1 셀 반도체 패턴으로 명명할 수 있고, 상기 셀 어레이 영역(CA)은 제1 셀 어레이 영역으로 명명될 수 있다.
상기 반도체 기판(2) 상에 제1 셀 반도체 패턴(14c)와 동일한 물질 및 동일한 구조로 형성되고 동일 평면에 배치되는 제2 셀 반도체 패턴(14c')이 배치될 수 있다.
상기 반도체 기판(2)과 상기 제2 셀 반도체 패턴(14c') 사이에 도 1a에서 설명한 것과 같은 상기 제1 및 제2 주변 회로들(PTR1, PTR2)에 대응하는 제3 및 제4 주변 회로들(PTR1', PTR2')이 배치될 수 있다. 또한, 상기 반도체 기판(2)과 상기 제2 셀 반도체 패턴(14c') 사이에 배치되며 상기 제3 주변 회로(PTR1')와 전기적으로 연결되는 제3 주변 배선 구조체(PWa') 및 상기 제4 주변 회로(PTR2')와 전기적으로 연결되는 제4 주변 배선 구조체(PWb')가 배치될 수 있다.
상기 반도체 기판(2)과 상기 제2 셀 반도체 패턴(14c') 사이에 개재되며 상기 제3 및 제4 주변 회로들(PTR1', PTR2') 및 상기 제3 및 제4 주변 배선 구조체들(PWa', PWb') 상에 위치하는 도전성 차폐 패턴(10a')이 배치될 수 있다. 이러한 도전성 차폐 패턴(10a')은 상기 반도체 기판(2)과 상기 제1 셀 반도체 패턴(14c) 사이의 상기 도전성 차폐 패턴(10a)과 동일한 구조 및 동일한 물질로 형성될 수 있다.
상기 제2 셀 반도체 패턴(14c') 상에 상기 셀 어레이 영역(CA)에 대응하는 셀 어레이 영역(CA')이 배치될 수 있다.
상기 제1 셀 반도체 패턴(14c)과 상기 제2 셀 반도체 패턴(14c') 사이에 도 1a에서 설명한 것과 같은 더미 구조체가 배치될 수 있다. 이러한 더미 구조체는 상기 하부 더미 구조체(LDS), 상기 반도체 더미 패턴(14d) 및 상기 상부 더미 구조체(UDS)일 수 있다.
도 6a를 참조하여 도 5의 상기 제1 셀 반도체 패턴(14c) 및 상기 제2 셀 반도체 패턴(14c') 사이에 배치되는 상기 제1 및 제3 주변 배선 구조체들(PWa, PWa')의 부분들, 및 상기 외측 주변 상부 더미 패턴(ODW2)을 설명하기로 한다.
도 5와 함께 도 6a를 참조하면, 상기 제1 및 제3 주변 배선 구조체들(PWa, PWa')의 각각은 복수의 주변 배선들로 구성될 수 있다.
상기 제1 주변 배선 구조체(PWa)는 상기 제1 셀 반도체 패턴(14c)의 외측으로 연장될 수 있다. 상기 제1 주변 배선 구조체(PW)는 상기 제1 셀 반도체 패턴(14c)의 외측에서, 상기 제1 셀 반도체 패턴(14c)으로부터 상기 제2 셀 반도체 패턴(14c')가 위치하는 방향으로 연장될 수 있다. 상기 제1 주변 배선 구조체(PWa)는, 도 2a에서 설명한 것과 같이, 상기 제1 셀 반도체 패턴(14c)으로부터 멀어질수록 상기 제1 주변 배선 구조체(PWa)의 배선 밀도는 낮아질 수 있다.
상기 제3 주변 배선 구조체(PWa')는 상기 제2 셀 반도체 패턴(14c')의 외측으로 연장될 수 있다. 상기 제3 주변 배선 구조체(PWa')는 상기 제2 셀 반도체 패턴(14c')의 외측에서, 상기 제2 셀 반도체 패턴(14c')으로부터 상기 제1 셀 반도체 패턴(14c)이 위치하는 방향으로 연장될 수 있다. 상기 제3 주변 배선 구조체(PWa')는, 도 2a에서 설명한 것과 같이, 상기 제2 셀 반도체 패턴(14c')으로부터 멀어질수록 상기 제2 주변 배선 구조체(PWa')의 배선 밀도는 낮아질 수 있다.
상기 외측 주변 상부 더미 패턴(ODW2)은, 도 2a에서 설명한 것과 같은 배열 방법으로, 상기 제1 및 제2 셀 반도체 패턴들(14c, 14c')에 가까워질수록 패턴 밀도가 낮아지도록 배치될 수 있다. 따라서, 상기 제1 및 제3 주변 배선 구조체들(PWa, PWa')과 상기 외측 주변 상부 더미 패턴(ODW2)은 상호 보완적인 역할을 하여, 상기 반도체 기판(2) 상의 패턴 밀도를 균일하게 할 수 있다.
일 실시예에서, 상기 외측 주변 상부 더미 패턴(ODW2)은 라인 모양으로 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 외측 주변 상부 더미 패턴(ODW2)은 도 6b에서와 같이 복수개의 닷(dot) 모양의 패턴들(ODW2')로 배치될 수 있다. 여기서, 닷 모양은 사각형 모양 또는 원 모양일 수 있다.
도 7은 도 5의 상기 제1 및 제2 셀 반도체 패턴들(14c, 14c'), 상기 반도체 더미 패턴(14d), 상기 도전성 차폐 패턴들(10a, 10a') 및 상기 주변 배선 구조체들(PW)을 설명하기 위한 평면도이다.
도 1a와 함께, 도 3a를 참조하면, 상기 반도체 기판(2) 상에 상기 제1 및 제2 셀 반도체 패턴들(14c, 14c')이 배치될 수 있다. 상기 도전성 차폐 패턴들(10a, 10a'은 상기 셀 어레이 영역들(CA, CA') 보다 큰 평면 크기를 가질 수 있다. 상기 도전성 차폐 패턴들(10a, 10a'은 상기 제1 및 제2 셀 반도체 패턴들(14c, 14c') 보다 큰 평면 크기를 가질 수 있다.
상기 반도체 더미 패턴(14d)는 상기 제1 및 제2 셀 반도체 패턴들(14c, 14c') 주변에 배치될 수 있다. 또한, 상기 반도체 더미 패턴(14d)는 상기 제1 및 제2 셀 반도체 패턴들(14c, 14c') 사이에 배치될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 8을 참조하면, 도 1a에서 설명한 것과 같은 상기 반도체 기판(2), 상기 반도체 기판(2) 상의 상기 제1 및 제2 주변 회로들(PTR1, PTR2), 상기 제1 및 제2 주변 배선 구조체들(PWa, PWb), 상기 내측 더미 구조체(IDS), 상기 외측 더미 구조체(ODS), 상기 상부 더미 구조체(UDS), 상기 도전성 차폐 패턴(10a), 상기 하부 층간 절연 막(LILD) 및 상기 버퍼 절연성 막(12)이 배치될 수 있다.
상기 하부 층간 절연 막(LILD) 상에 셀 반도체 패턴(114c) 및 더미 반도체 패턴(114d)이 배치될 수 있다. 상기 셀 반도체 패턴(114c) 및 상기 더미 반도체 패턴(114d)은 동일한 물질 및 동일한 두께로 형성될 수 있다. 상기 셀 반도체 패턴(114c) 및 상기 더미 반도체 패턴(114d)은 도우프트 실리콘으로 형성될 수 있다. 상기 셀 반도체 패턴(114c) 및 상기 더미 반도체 패턴(114d)은 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 셀 반도체 패턴(114c) 및 상기 더미 반도체 패턴(114d)은 동일 평면에 배치될 수 있다.
상기 셀 반도체 패턴(114c) 상에 수직하게 적층되며 서로 이격된 셀 게이트 도전성 패턴들(138)이 배치될 수 있다. 상기 셀 게이트 도전성 패턴들(138) 사이에 셀 층간 절연 패턴들(120)이 배치될 수 있다.
상기 셀 게이트 도전성 패턴들(138) 및 상기 셀 층간 절연 패턴들(120)을 관통하는 복수의 셀 수직 구조체들(CV1, CV2)가 배치될 수 있다. 상기 셀 수직 구조체들(CV1, CV2) 중 서로 인접하는 한 쌍의 제1 셀 수직 구조체들(CV1) 상에 배치되며 상기 제1 셀 수직 구조체들(CV1)을 연결하는 소스 라인(SL)이 배치될 수 있다. 상기 소스 라인(SL)은 상기 제1 셀 수직 구조체들(CV1)과 접촉할 수 있다. 상기 소스 라인(SL)은 소스 패턴으로 지칭될 수도 있다. 상기 제1 셀 수직 구조체들(CV1) 양 옆에 제2 셀 수직 구조체들(CV2)이 배치될 수 있다. 상기 제2 셀 수직 구조체들(CV2) 상에 비트라인(82a)이 배치될 수 있다. 상기 비트라인(82a)과 상기 제2 셀 수직 구조체들(CV2) 사이에 비트라인 콘택 플러그들(60)이 배치될 수 있다. 상기 비트라인 콘택 플러그들(60)은 상기 비트라인(82a)과 상기 제2 셀 수직 구조체들(CV2)을 연결할 수 있다.
상기 제1 및 제2 셀 수직 구조체들(CV1, CV2)은 상기 셀 반도체 패턴(114c) 내의 그루브(G)를 통하여 파이프 구조로 서로 연결될 수 있다. 상기 제1 및 제2 셀 수직 구조체들(CV1, CV2)은 상기 셀 반도체 패턴(114c) 내의 그루브(G)로 연장되어 서로 연결될 수 있다.
상기 제1 및 제2 셀 수직 구조체들(CV1, CV2)의 각각은 채널 반도체 층(128) 및 상기 채널 반도체 층(128)과 상기 셀 게이트 도전성 패턴들(138) 사이, 및 상기 채널 반도체 층(128)과 상기 셀 반도체 패턴(114c) 사이에 개재되는 셀 유전체(127)를 포함할 수 있다. 상기 셀 유전체(127)는 제1 유전체, 차지를 트랩할 수 있는 정보 저장 층 및 제2 유전체를 포함할 수 있다. 상기 셀 반도체 패턴(114c)은 백 게이트일 수 있다.
다음으로, 도 9a 내지 도 9g를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다.
도 9a를 참조하면, 반도체 기판(2)을 준비할 수 있다. 상기 반도체 기판(2)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 기판일 수 있다. 상기 반도체 기판(2) 상에 제1 주변 회로(PTR1) 및 제2 주변 회로(PTR2)를 형성할 수 있다. 상기 제1 및 제2 주변 회로들(PTR1, PTR2)의 각각은 상기 반도체 기판(2) 상의 주변 게이트(PG) 및 상기 주변 게이트(PG) 양 옆의 상기 반도체 기판(2) 내의 제1 및 제2 주변 불순물 영역들(SD)로 구성될 수 있는 주변 트랜지스터들을 포함할 수 있다.
상기 반도체 기판(2) 상에 상기 제1 및 제2 주변 회로들(PTR1, PTR2)의 상기 주변 게이트들(PG)과 동시에 더미 게이트 패턴들을 형성할 수 있다. 상기 더미 게이트 패턴들은 내측 더미 게이트 패턴(IGD) 및 외측 더미 게이트 패턴(OGD)을 포함할 수 있다. 상기 반도체 기판(2) 상에 상기 제1 및 제2 주변 회로들(PTR1, PTR2) 및 상기 더미 게이트 패턴들(IDG, ODG)을 덮는 제1 하부 층간 절연 막(LILD1)을 형성할 수 있다.
상기 제1 하부 층간 절연 막(LILD1)을 형성하는 것은 상기 제1 및 제2 주변 회로들(PTR1, PTR2) 및 상기 더미 게이트 패턴들(IDG, ODG)을 갖는 기판 상에 절연성 물질 막을 증착하고, 상기 증착된 절연성 물질 막을 평탄화하는 것을 포함할 수 있다. 상기 더미 게이트 패턴들(IDG, ODG)은 상기 반도체 기판 상의 패턴 밀도를 보다 더 균일하게 할 수 있기 때문에, 보다 균일한 밀도로 형성된 패턴들 상에 형성되는 절연성 물질 막의 상부면의 단차를 최소화할 수 있다. 이와 같이 상부면의 단차가 최소화된 절연성 물질막은 디싱 현상 없이 평탄화할 수 있다. 따라서, 보다 평탄한 상부면을 갖는 상기 제1 하부 층간 절연 막(LILD1)을 형성할 수 있다.
상기 제1 하부 층간 절연 막(LILD1)을 관통하며 상기 제1 및 제2 주변 회로들(PTR1, PTR2)과 전기적으로 연결될 수 있는 콘택 플러그들(PL)을 형성할 수 있다.
상기 제1 하부 층간 절연 막(LILD1) 상에 제1 및 제2 주변 하부 배선들 및 주변 하부 더미 배선 패턴들을 형성할 수 있다. 상기 주변 하부 더미 배선 패턴들은 내측 주변 하부 더미 배선 패턴(IDW1) 및 외측 주변 하부 더미 배선 패턴(ODW1)을 포함할 수 있다.
상기 제1 하부 층간 절연 막(LILD1) 상에 상기 제1 및 제2 주변 하부 배선들 및 상기 주변 더미 하부 배선 패턴들(IDW1, ODW1)을 덮는 제2 하부 층간 절연 막(LILD2)을 형성할 수 있다. 상기 주변 더미 하부 배선 패턴들(IDW1, ODW1)은 전체적인 패턴 밀도를 균일하게 할 수 있기 때문에, 상기 제1 하부 층간 절연 막(LILD1)과 마찬가지로, 상기 제2 하부 층간 절연 막(LILD2)을 보다 평탄한 상부면을 갖도록 형성할 수 있다.
상기 제2 하부 층간 절연 막(LILD2)을 관통하는 콘택 플러그들(PL)을 형성할 수 있다. 상기 제2 하부 층간 절연 막(LILD2) 상에 제1 주변 상부 배선 구조체(PWa) 및 제2 주변 상부 배선 구조체(PWb)를 형성할 수 있다. 상기 제1 주변 상부 배선 구조체(PWa)은 상기 콘택 플러그들(PL)을 경유해서 상기 제1 주변 회로(PTR1)의 트랜지스터와 전기적으로 연결될 수 있다. 상기 제2 주변 상부 배선 구조체(PWb는)은 상기 콘택 플러그들(PL)을 경유해서 상기 제2 주변 회로(PTR2)의 주변 트랜지스터와 전기적으로 연결될 수 있다.
상기 제2 하부 층간 절연 막(LILD2) 상에 상기 제1 및 제2 주변 상부 배선 구조체들(PWa, PWb)을 형성함과 동시에 주변 더미 상부 배선 패턴들을 형성할 수 있다. 상기 주변 상부 더미 배선 패턴들은 내측 주변 상부 더미 배선 패턴(IDW2) 및 외측 주변 상부 더미 배선 패턴(ODW2)을 포함할 수 있다.
상기 제2 하부 층간 절연 막(LILD2) 상에 상기 제1 및 제2 주변 상부 배선 구조체들(PWa, PWb), 및 상기 주변 상부 더미 배선 패턴들(IDW2, ODW2)을 덮는 제3 하부 층간 절연 막(LILD3)을 형성할 수 있다. 상기 주변 상부 더미 배선 패턴들(IDW2, ODW2)은 전체적인 패턴 밀도를 균일하게 할 수 있기 때문에, 상기 제1 하부 층간 절연 막(LILD1)과 마찬가지로, 상기 제3 하부 층간 절연 막(LILD3)을 보다 평탄한 상부면을 갖도록 형성할 수 있다.
상기 제3 하부 층간 절연 막(LILD3) 상에 도전성 차폐 패턴(10p) 및 외측 도전성 더미 패턴(10d)을 형성할 수 있다. 상기 도전성 차폐 패턴(10p) 및 상기 외측 도전성 더미 패턴(10d)은 금속 물질(예를 들어, 텅스텐, 텅스텐 질화물, 타이타늄 질화물 등)로 형성할 수 있다.
일 실시예에서, 상기 도전성 차폐 패턴(10p)은 상기 제1 및 제2 회로들(PTR1, PTR2)을 덮을 수 있다.
상기 제3 하부 층간 절연 막(LILD3) 상에 도전성 차폐 패턴(10p) 및 외측 도전성 더미 패턴(10d)을 덮는 제4 하부 층간 절연 막(LILD4)을 형성할 수 있다. 상기 외측 도전성 더미 패턴(10d)로 인하여 상기 제4 하부 층간 절연 막(LILD4)은 보다 더 평탄하게 형성될 수 있다.
상기 제1 내지 제4 하부 층간 절연 막들(LILD1~LILD4)은 하부 층간 절연 막(LILD)을 구성할 수 있다.
상기 외측 더미 게이트 패턴(ODG), 상기 외측 주변 하부 더미 배선 패턴(ODW1), 상기 외측 주변 상부 더미 배선 패턴(ODW2) 및 상기 외측 도전성 더미 패턴(10d)은 하부 더미 구조체(LDS)를 구성할 수 있다. 상기 내측 더미 게이트 패턴(IDG), 상기 내측 주변 하부 더미 배선 패턴(IDW1), 상기 내측 주변 상부 더미 배선 패턴(IDW2)은 내측 더미 구조체(IDS)를 구성할 수 있다.
따라서, 상기 하부 더미 구조체(LDS) 및 상기 내측 더미 구조체(IDS)는 동일 레벨에 위치하는 패턴들의 밀도를 균일하게 할 수 있기 때문에, 상기 하부 층간 절연 막(LILD)을 보다 평탄한 상부면을 갖도록 형성할 수 있다.
도 9b를 참조하면, 상기 하부 층간 절연 막(LILD) 상에 버퍼 절연성 막(12)을 형성할 수 있다. 상기 버퍼 절연성 막(12)은 상기 하부 층간 절연 막(LILD)과 다른 식각선택비를 가질 수 있다. 예를 들어, 상기 버퍼 절연성 막(12)은 실리콘 질화물로 형성할 수 있고, 상기 하부 층간 절연 막(LILD)은 실리콘 산화물로 형성할 수 있다.
상기 버퍼 절연성 막(12) 상에 반도체 층을 형성하고, 상기 반도체 층을 패터닝하여 셀 반도체 패턴(14c) 및 반도체 더미 패턴(14d)을 형성할 수 있다. 상기 셀 반도체 패턴(14c)은 셀 반도체 패턴일 수 있고, 상기 반도체 더미 패턴(14d)은 반도체 서포터 패턴 또는 반도체 더미 패턴일 수 있다.
상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)은 동일한 두께로 형성될 수 있다. 상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)의 상부면들은 동일 평면에 형성될 수 있다.
상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)은 실리콘으로 형성할 수 있다. 상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)은 도우프트 폴리 실리콘으로 형성할 수 있다. 예를 들어, 상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)은 P형의 도전형을 갖는 도우프트 실리콘으로 형성할 수 있다. 상기 셀 반도체 패턴(14c)은 고농도 불순물 영역(HIR) 및 상기 고농도 불순물 영역(HIR) 상에 배치되며 상기 고농도 불순물 영역(HIR) 보다 낮은 불순물 농도를 갖는 저농도 불순물 영역(LIR)을 포함할 수 있다.
상기 셀 반도체 패턴(14c)은 상기 제1 및 제2 주변 회로들(PTR1, PTR2)과 중첩할 수 있다. 상기 셀 반도체 패턴(14c)은 상기 제1 및 제2 주변 회로들(PTR1, PTR2)에 전기적으로 연결될 수 있는 상기 주변 배선 구조체들(PWa, PWb)과 중첩할 수 있다. 상기 주변 배선 구조체들(PWa, PWb)은 외부와 전기적으로 연결될 수 있도록 상기 셀 반도체 패턴(14c)의 외측으로 연장될 수 있다. 상기 셀 반도체 패턴(14c)은 상기 도전성 차폐 패턴(10c)와 중첩할 수 있다. 상기 셀 반도체 패턴(14c)은 상기 도전성 차폐 패턴(10c) 보다 작은 폭 또는 작은 크기로 형성될 수 있다.
도 9c를 참조하면, 상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)을 갖는 반도체 기판 상에 절연성 막을 형성하고, 상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d)이 노출될 때까지 상기 절연성 막을 평탄화하여 중간 층간 절연 막(16)을 형성할 수 있다. 상기 중간 층간 절연 막(16)은 실리콘 산화물로 형성할 수 있다.
상기 중간 층간 절연 막(16)을 형성하기 위하여 상기 절연성 막을 평탄화하는 동안에, 상기 제2 반도체 패턴(14c)은 상기 중간 층간 절연 막(16)의 디싱 현상을 방지할 수 있다. 예를 들어, 상기 절연성 막을 평탄화하는 동안에 상기 제2 반도체 패턴(14c)은 디싱 현상을 방지하는 지지대 역할을 할 수 있다.
상기 셀 반도체 패턴(14c) 및 상기 반도체 더미 패턴(14d), 및 상기 중간 층간 절연 막(16)을 갖는 기판 상에 제1 몰딩 막(20) 및 제2 몰딩 막(22)을 교대로 반복적으로 형성할 수 있다. 따라서, 복수의 제1 몰딩 막들(20) 및 복수의 제2 몰딩 막들(22)이 형성될 수 있다. 상기 제1 몰딩 막(20)은 상기 제2 몰딩 막(22)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 제1 몰딩 막(20)은 실리콘 산화물로 형성할 수 있고, 상기 제2 몰딩 막(22)은 실리콘 질화물로 형성할 수 있다.
상기 하부 더미 구조체(LDS) 및 상기 반도체 더미 패턴(14d)으로 인하여, 상기 제1 몰딩 막들(20) 및 상기 제2 몰딩 막들(22)은 평탄한 면(surface) 상에 균일하게 증착될 수 있다. 따라서, 상기 제1 몰딩 막들(20) 및 상기 제2 몰딩 막들(22)의 일부분이 아래로 쳐지는 변형과 같은 현상이 발생하는 것을 방지할 수 있다. 이와 같이 균일하게 형성된 상기 제1 몰딩 막들(20) 및 상기 제2 몰딩 막들(22)은 이후 공정을 보다 용이하게 하게 할 수 있다. 따라서, 전체적인 공정 불량 또는 소자 불량을 감소시키어 생산성을 증가시킬 수 있다.
도 9d를 참조하면, 상기 제1 및 제2 몰딩 막들(20, 22)를 패터닝하여 몰딩 구조체(MS)를 형성할 수 있다. 상기 몰딩 구조체(MS)의 패터닝된 상기 제1 및 제2 몰딩 막들(20, 22)은 끝 부분이 계단 구조로 형성될 수 있다. 상기 몰딩 구조체(MS)는 상기 셀 반도체 패턴(14c) 상에 형성될 수 있다.
일 실시예에서, 상기 제1 몰딩 막들(20) 중 최하위의 제1 몰딩 막은 패터닝되지 않을 수 있다.
도 9e를 참조하면, 상기 몰딩 구조체(MS)를 갖는 기판 상에 제1 상부 층간 절연 막(UILD1)을 형성할 수 있다. 상기 제1 상부 층간 절연 막(UILD1)은 실리콘 산화물로 형성할 수 있다. 상기 제1 상부 층간 절연 막(UILD1)은 상기 몰딩 구조체(MS)를 덮으면서 실질적으로 평평한 상부면을 갖도록 형성될 수 있다.
상기 몰딩 구조체(MS)를 관통하는 셀 수직 구조체들(CV)을 형성할 수 있다. (S40) 상기 셀 수직 구조체들(CV)은 상기 셀 반도체 패턴(14c) 상에 형성될 수 있다. 상기 셀 수직 구조체들(CV)은 상기 제1 상부 층간 절연 막(UILD) 및 상기 몰딩 구조체(MS)를 관통하며 상기 셀 반도체 패턴(14c)과 연결될 수 있다.
상기 셀 수직 구조체들(CV)의 각각은 제1 셀 유전체(도 1b의 27), 셀 반도체 층(도 1b의 28), 코어 절연 패턴(도 1b의 29) 및 셀 패드 패턴(30)을 포함할 수 있다. 예를 들어, 상기 셀 수직 구조체들(CV)을 형성하는 것은 상기 제1 상부 층간 절연 막(UILD1), 상기 몰딩 구조체(MS)를 관통하는 홀들(도 1b의 H)을 형성하고, 상기 홀들(도 1b의 H)의 측벽들 상에 제1 셀 유전체(도 1b의 27)를 형성하고, 상기 제1 셀 유전체(도 1b의 27)가 형성된 기판 상에 셀 반도체 층을 콘포멀하게 형성하고, 상기 셀 반도체 층 상에 상기 홀들(도 1b의 H)을 부분적으로 채우는 상기 코어 절연 패턴들(도 1b의 28)을 형성하고, 상기 코어 절연 패턴들(도 1b의 28)을 갖는 기판 상에 패드 막을 형성하고, 상기 제1 상부 층간 절연 막(UILD)이 노출될 때까지 상기 패드 막 및 상기 셀 반도체 층을 평탄화하여 상기 홀들 내에 한정된 상기 셀 패드 패턴(30) 및 상기 셀 반도체 층(도 1b의 28)을 형성하는 것을 포함할 수 있다.
상기 셀 반도체 층(도 1b의 28)은 상기 셀 반도체 패턴(14c)과 연결될 수 있다. 상기 셀 반도체 층(도 1b의 28) 및 상기 셀 패드 패턴(30)은 실리콘으로 형성될 수 있다. 예를 들어, 상기 셀 반도체 층(도 1b의 28) 및 상기 셀 패드 패턴(30)은 폴리 실리콘으로 형성될 수 있다.
상기 제1 셀 유전체(도 1b의 27)를 형성하는 것은 정보 저장 물질 막(예를 들어, 차지(charge)를 트랩할 수 있는 실리콘 질화 막 등) 및 터널 산화 막(예를 들어, 실리콘 산화물)을 형성하는 것을 포함할 수 있다. 상기 셀 패드 패턴(30)은 이온 주입 공정을 이용하여 N형의 도전형으로 형성할 수 있다.
도 9f를 참조하면, 상기 셀 수직 구조체들(CV)을 갖는 기판 상에 제2 상부 층간 절연 막(UILD2)을 형성할 수 있다. 상기 제2 상부 층간 절연 막(UILD2)은 실리콘 산화물로 형성할 수 있다.
상기 셀 반도체 패턴(14c) 상에 상기 제1 및 제2 상부 층간 절연 막들(UILD1, UILD2) 및 상기 몰딩 구조체(도 9e의 MS)을 관통하면서 상기 몰딩 구조체(도 9e의 MS)를 가로지르는 트렌치들(34)을 형성할 수 있다.
일 실시예에서, 상기 트렌치들(34)은 제1 방향(X)으로 길쭉한 라인 모양으로 형성될 수 있다.
상기 트렌치들(34)에 의해 노출되는 상기 제2 몰딩 막(도 9e의 22)을 식각하여 빈 공간들을 형성할 수 있다. 상기 빈 공간들을 채우는 제2 유전체(도 1b의 37) 및 셀 게이트 도전성 패턴들(38)을 차례로 형성할 수 있다. 상기 제2 유전체(도 1b의 37) 및 상기 셀 게이트 도전성 패턴들(38)을 형성하는 것은 상기 빈 공간들을 갖는 기판 상에 제2 유전체(도 1b의 37)를 콘포멀하게 형성한 후, 도전성 물질 막을 형성하고, 상기 제2 상부 층간 절연 막(UILD2)의 상부 및 상기 트렌치들(34) 내에 형성된 도전성 물질 막을 식각 공정으로 제거하는 것을 포함할 수 있다.
일 실시예에서, 상기 라인 모양의 상기 트렌치들(34)과 교차하는 제2 방향(Y)에 위치하는 상기 몰딩 구조체의 계단 부분의 상기 제1 및 제2 몰딩 막들은 잔존하여 제1 및 제2 몰딩 패턴들(20a, 22a)로 형성될 수 있다. 따라서, 상기 제1 방향(X)의 계단 부분에는 상기 셀 게이트 도전성 패턴들(38)이 형성될 수 있고, 상기 제1 방향(X)과 수직한 제2 방향(Y)에 위치하는 계단 부분에는 상기 제1 및 제2 몰딩 패턴들(20a, 22a)이 형성될 수 있다.
상기 셀 게이트 도전성 패턴들(38) 사에에 잔존하는 상기 제1 몰딩 막은 셀 층간 절연 막(20a)으로 정의될 수도 있다.
상기 트렌치들(34)의 측벽들 상에 절연성 스페이서(40)를 형성할 수 있다. 상기 절연성 스페이서(40)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
이온 주입 공정을 진행하여, 상기 트렌치들(34)에 의해 노출되는 상기 셀 반도체 패턴(14c) 내에 셀 소스 불순물 영역(42)을 형성할 수 있다. 상기 셀 소스 불순물 영역(42)은 상기 저농도 불순물 영역(LIR)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 저농도 불순물 영역(LIR)은 P 형의 도전형일 수 있고, 상기 셀 소스 불순물 영역(42)은 N형의 도전형일 수 있다.
상기 트렌치들(34) 내에 셀 소스 패턴들(46)을 형성할 수 있다. 상기 셀 소스 패턴들(46)은 도전성 물질(예를 들어, Ti, TiN, W 등과 같은 물질)로 형성할 수 있다.
도 9g를 참조하면, 상기 셀 소스 패턴들(46)을 갖는 기판 상에 제3 상부 층간 절연 막(UILD3)을 형성할 수 있다. 상기 제3 상부 층간 절연 막(UILD3)은 실리콘 산화물로 형성될 수 있다.
제1 주변 하부 콘택 플러그(52a), 제2 주변 하부 콘택 플러그(52b), 제3 주변 하부 콘택 플러그(53c), 접지 하부 콘택 플러그(54), 셀 게이트 하부 콘택 플러그들(55), 바디 콘택 플러그(51) 및 주변 하부 콘택 더미 플러그(58)을 형성할 수 있다.
상기 셀 게이트 하부 콘택 플러그들(55)은 상기 셀 게이트 도전성 패턴들(38)의 계단 부분들 상에 형성될 수 있다. 상기 셀 게이트 하부 콘택 플러그들(55)은 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 셀 게이트 도전성 패턴들(38)과 전기적으로 연결될 수 있다.
상기 제1 주변 하부 콘택 플러그(52a), 상기 제2 주변 하부 콘택 플러그(52b), 상기 제3 주변 하부 콘택 플러그(53c), 상기 접지 하부 콘택 플러그(54), 및 상기 주변 하부 콘택 더미 플러그(58)은 상기 셀 반도체 패턴(14c)의 외측에 형성될 수 있다.
상기 제1 주변 하부 콘택 플러그(52a)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3), 상기 버퍼 절연성 막(12), 및 상기 제3 및 제4 하부 층간 절연 막들(LILD3, LILD4)을 관통하면서 상기 제1 주변 상부 배선 구조체(PWa)와 전기적으로 연결될 수 있다.
상기 제2 주변 하부 콘택 플러그(52b)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3), 상기 버퍼 절연성 막(12), 및 상기 제3 및 제4 하부 층간 절연 막들(LILD3, LILD4)을 관통하면서 상기 제2 주변 상부 배선 구조체(PWb)와 전기적으로 연결될 수 있다.
상기 접지 하부 콘택 플러그(54)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3), 상기 버퍼 절연성 막(12), 및 상기 제4 하부 층간 절연 막(LILD4)을 관통하면서 상기 도전성 차폐 패턴(10a)의 콘택 부분과 전기적으로 연결될 수 있다.
상기 바디 콘택 플러그(51)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 셀 반도체 패턴(14c)과 연결될 수 있다.
일 실시예에서, 상기 바디 콘택 플러그(51)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3) 및 상기 잔존하는 상기 제1 및 제2 절연성 패턴들(20a, 22a)을 관통하면서 상기 셀 반도체 패턴(14c)과 연결될 수 있다.
상기 주변 하부 더미 플러그(58)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통할 수 있다. 상기 주변 하부 더미 플러그(58)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 반도체 더미 패턴(14d) 상에 배치될 수 있다. 상기 주변 하부 더미 플러그(58)는 상기 제1 내지 제3 상부 층간 절연 막들(UILD1~UILD3)을 관통하면서 상기 반도체 더미 패턴(14d)과 연결될 수 있다.
일 실시예에서, 상기 플러그들(52a, 52b, 54, 56, 58)을 형성하는 것은 상기 플러그들(52a, 52b, 54, 56, 58)을 형성하기 위한 홀들을 형성하고, 상기 홀들에 의해 노출된 부분에 이온 주입을 하고, 상기 홀들을 도전성 물질로 채우는 것을 포함할 수 있다. 상기 이온 주입에 의하여 상기 바디 콘택 플러그(51) 하부의 상기 셀 반도체 패턴(14c) 내에 셀 바디 콘택 불순물 영역(50)이 형성될 수 있다. 상기 셀 바디 콘택 불순물 영역(50)은 상기 저농도 불순물 영역(LIR)과 동일한 도전형이면서 상기 저농도 불순물 영역(LIR) 보다 낮은 불순물 농도를 가질 수 있다.
상기 제3 상부 층간 절연 막(UILD3) 상에 제4 상부 층간 절연 막(UILD4)을 형성할 수 있다. 상기 제4 상부 층간 절연 막(UILD4)은 실리콘 산화물로 형성될 수 있다.
셀 비트라인 콘택 플러그들(60), 제1 주변 상부 콘택 플러그(62a), 제2 주변 상부 콘택 플러그(62b), 접지 상부 콘택 플러그(64), 셀 게이트 상부 콘택 플러그들(66), 및 주변 상부 더미 플러그(68)을 형성할 수 있다.
상기 셀 비트라인 콘택 플러그들(60)은 상기 제2 내지 제4 상부 층간 절연 막들(UILD2~UILD4)을 관통하면서 상기 셀 수직 구조체들(CV)의 상기 셀 콘택 패드들(30)과 전기적으로 연결될 수 있다. 상기 제1 주변 상부 콘택 플러그(62a)는 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 제1 주변 하부 콘택 플러그(52a)와 전기적으로 연결될 수 있다. 상기 제1 주변 하부 콘택 플러그(52a) 및 상기 제1 주변 상부 콘택 플러그(62a)는 제1 주변 콘택 구조체(72a)를 구성할 수 있다. 상기 제2 주변 상부 콘택 플러그(62b)는 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 제2 주변 하부 콘택 플러그(52b)와 전기적으로 연결될 수 있다. 상기 제2 주변 하부 콘택 플러그(52b) 및 상기 제2 주변 상부 콘택 플러그(62b)는 제2 주변 콘택 구조체(72b)를 구성할 수 있다. 상기 접지 상부 콘택 플러그(64)는 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 접지 하부 콘택 플러그(54)와 전기적으로 연결될 수 있다. 상기 접지 하부 콘택 플러그(54) 및 상기 접지 상부 콘택 플러그(64)는 접지 콘택 구조체(74)를 구성할 수 있다. 상기 셀 게이트 상부 콘택 플러그들(66)은 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 셀 게이트 하부 콘택 플러그들(56)과 전기적으로 연결될 수 있다. 상기 셀 게이트 하부 콘택 플러그들(56) 및 상기 셀 게이트 상부 콘택 플러그들(66)는 셀 게이트 콘택 구조체들(76)을 구성할 수 있다. 상기 주변 상부 더미 플러그(68)는 상기 제4 상부 층간 절연 막(UILD4)을 관통하면서 상기 주변 하부 더미 플러그(58)와 전기적으로 연결될 수 있다. 상기 주변 하부 더미 플러그(58) 및 상기 주변 상부 더미 플러그(68)는 주변 더미 콘택 구조체(78)를 구성할 수 있다.
상기 제4 층간 절연 막(UILD4) 상에 비트 라인(82a), 제2 주변 배선(82b), 접지 배선(84), 셀 게이트 배선(86) 및 주변 배선 더미 구조체(88)를 형성할 수 있다.
상기 비트라인(82a)은 상기 셀 비트라인 콘택 플러그들(82a) 및 상기 제1 주변 콘택 구조체(72a)와 전기적으로 연결될 수 있다. 따라서, 상기 비트라인(82a)은 상기 셀 수직 구조체(CV)의 상기 셀 패드 패턴(30)과 상기 제1 주변 회로(PTR1)을 전기적으로 연결시킬 수 있다. 상기 제2 주변 배선(82b)은 상기 제2 주변 콘택 구조체(72b)와 전기적으로 연결될 수 있다. 상기 접지 배선(84)은 상기 접지 콘택 구조체(74)와 전기적으로 연결될 수 있다. 상기 셀 게이트 배선(86)은 상기 셀 게이트 콘택 구조체(76)와 전기적으로 연결될 수 있다. 상기 주변 배선 더미 구조체(88)는 상기 주변 더미 콘택 구조체(78)와 연결될 수 있다. 상기 주변 배선 더미 구조체(88) 및 상기 주변 더미 콘택 구조체(78)는 상부 더미 구조체(UDS)를 구성할 수 있다.
다시 도 1a를 참조하면, 상기 제4 상부 층간 절연 막(UILD4) 상에 제5 상부 층간 절연 막(UILD5)을 형성할 수 있다.
상기 제5 상부 층간 절연 막(UILD5)을 관통하며 상기 셀 게이트 배선(86)과 전기적으로 연결되는 제1 연결 플러그(90a) 및 상기 제2 주변 배선(82b)와 전기적으로 연결되는 제2 연결 플러그(90b)를 형성할 수 있다.
상기 제5 상부 층간 절연 막(UILD5) 상에 상기 제1 및 제2 연결 플러그들(90a, 90b)과 전기적으로 연결되는 워드라인 연결 배선 구조체(92)를 형성할 수 있다. 따라서, 상기 워드라인 연결 배선 구조체(92)는 상기 셀 게이트 도전성 패턴, 즉 워드라인(38)과 상기 제2 주변 회로(PTR2)를 전기적으로 연결할 수 있다.
도 10은 본 발명의 기술적 사상의 실시예들에 따른 반도체 모듈(200)을 개략적으로 나타낸 도면이다.
도 10을 참조하면, 반도체 모듈(200)은 모듈 기판(210) 상에 형성된 메모리 소자(230)를 포함할 수 있다. 상기 반도체 모듈(200)은 상기 모듈 기판(210) 상에 실장된 반도체 소자(220)을 포함할 수 있다.
상기 메모리 소자(230)는 본 발명의 기술적 사상의 실시예들에 따른 상기 반도체 소자를 포함할 수 있다. 상기 모듈 기판(210)의 적어도 한 변에는 입출력 터미널들(240)이 배치될 수 있다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 전자 시스템(300)을 개념적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 전자 시스템(300)을 제공할 수 있다.
상기 전자 시스템(300)은 바디(310)를 포함할 수 있다. 상기 바디(310)는 마이크로 프로세서 유닛(360), 파워 서플라이(330), 기능 유닛(340), 및/또는 디스플레이 컨트롤러 유닛(350)을 포함할 수 있다. 상기 바디(310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마이크로 프로세서 유닛(360), 상기 파워 서플라이(330), 상기 기능 유닛(340), 및 상기 디스플레이 컨트롤러 유닛(350)은 상기 바디(310)상에 실장 또는 장착될 수 있다. 상기 바디(310)의 상면 혹은 상기 바디(310)의 외부에 디스플레이 유닛(360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(360)은 상기 바디(310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 서플라이(330)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(360), 기능 유닛(340), 디스플레이 컨트롤러 유닛(350) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(360)은 상기 파워 서플라이(330)으로부터 전압을 공급받아 상기 기능 유닛(340)과 상기 디스플레이 유닛(360)을 제어할 수 있다.
상기 기능 유닛(340)은 다양한 전자 시스템(300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(340)은 다이얼링, 또는 외부 장치(External Apparatus; 370)와의 교신으로 상기 디스플레이 유닛(360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
일 실시예에서, 상기 전자 시스템(300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(340)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 380)을 통해 외부 장치(370)와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 전자 시스템(400)을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 전자 시스템(400)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(400)은 메모리 시스템(412), 마이크로프로세서(414), 램(416) 및 버스(420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(418)를 포함할 수 있다. 마이크로프로세서(414)는 전자 시스템(400)을 프로그램 및 컨트롤할 수 있다. 램(416)은 마이크로프로세서(414)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(414), 램(416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 메모리 시스템(412)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 유저 인터페이스(418)는 상기 전자 시스템(400)으로 데이터를 입력하거나 또는 전자 시스템(400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(412)은 마이크로프로세서(414) 동작용 코드들, 마이크로프로세서(414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(412)은 컨트롤러 및 메모리를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
2 : 반도체 기판 PTR1 : 제1 주변 회로
PTR2 : 제2 주변 회로 SD : 주변 불순물 영역들
PG : 주변 게이트 PWa, PWb : 주변 배선 구조체들
LILD : 하부 층간 절연 막 IDG : 내측 게이트 더미 패턴
ODG : 외측 게이트 더미 패턴
IDW1, IDW2 : 내측 주변 더미 배선 패턴들
ODW1, ODW2 : 외측 주변 더미 배선 패턴들
LDS : 하부 더미 구조체 UDS : 상부 더미 구조체
IDS : 내측 더미 구조체 10a : 도전성 차폐 패턴
10d : 외측 도전성 더미 패턴 12 : 버퍼 절연성 막
14c : 셀 반도체 패턴 14d : 반도체 더미 패턴
16 : 중간 층간 절연 막 MS : 몰딩 구조체
UILD : 상부 층간 절연 막들 CV : 셀 수직 구조체
27 : 제1 셀 유전체 28 : 셀 반도체 층
29 : 코어 절연 패턴 30 : 셀 패드 패턴
34 : 트렌치 37 : 제2 셀 유전체
38 : 셀 게이트 도전성 패턴 40 : 절연성 스페이서
42 : 셀 소스 불순물 영역 46 : 소스 패턴
50 : 셀 바디 콘택 불순물 영역 51 : 바디 콘택 플러그
52a, 52b : 주변 하부 콘택 플러그들 54 : 접지 하부 콘택 플러그
56 : 셀 게이트 하부 콘택 플러그 58 : 주변 하부 더미 플러그
60 : 셀 비트라인 콘택 플러그
62a, 62b : 주변 상부 콘택 플러그들
64 : 접지 상부 콘택 플러그
66 : 셀 게이트 상부 콘택 플러그 68 : 주변 상부 더미 플러그
72a : 제1 주변 콘택 구조체 72b : 제2 주변 콘택 구조체
74 : 접지 콘택 구조체 76 : 셀 게이트 콘택 구조체
78 : 주변 더미 콘택 구조체 82a : 비트 라인
82b : 제2 주변 배선 84 : 접지 배선
86 : 셀 게이트 배선 88 : 주변 배선 더미 구조체
90a, 90b : 연결 플러그들
92 : 워드라인 연결 배선 구조체

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상의 셀 반도체 패턴;
    상기 반도체 기판과 상기 셀 반도체 패턴 사이에 배치되는 주변 회로 및 주변 배선 구조체;
    상기 반도체 기판 상의 더미 구조체;
    상기 셀 반도체 패턴 상의 셀 게이트 도전성 패턴들; 및
    상기 셀 반도체 패턴 상에서 상기 셀 게이트 도전성 패턴들을 관통하는 셀 수직 구조체를 포함하되,
    상기 셀 수직 구조체의 일부는 상기 셀 반도체 패턴과 접촉하고,
    상기 더미 구조체는 전기적으로 고립되고,
    상기 더미 구조체는 서로 다른 레벨에 배치되는 복수의 더미 패턴들을 포함하고,
    상기 복수의 더미 패턴들은 서로 다른 레벨에 배치되는 더미 게이트 패턴, 제1 더미 패턴, 제2 더미 패턴 및 제3 더미 패턴을 포함하고,
    상기 제1 더미 패턴은 상기 더미 게이트 패턴 보다 높은 레벨에 배치되고,
    상기 제2 더미 패턴은 상기 제1 더미 패턴 보다 높은 레벨에 배치되고,
    상기 제3 더미 패턴은 상기 제2 더미 패턴 보다 높은 레벨에 배치되고,
    상기 주변 회로는 상기 더미 게이트 패턴과 동일한 레벨에 배치되는 주변 게이트를 포함하고,
    상기 주변 배선 구조체는 상기 제1 더미 패턴과 동일한 레벨에 배치되는 제1 주변 배선 패턴 및 상기 제2 더미 패턴과 동일한 레벨에 배치되는 제2 주변 배선 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제3 더미 패턴의 적어도 일부는 상기 셀 반도체 패턴의 적어도 일부와 동일한 레벨에 배치되고,
    상기 제3 더미 패턴의 적어도 일부는 상기 셀 반도체 패턴의 적어도 일부와 동일한 물질로 형성되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 복수의 더미 패턴들은 상기 제3 더미 패턴 보다 높은 레벨에 배치되는 제4 더미 패턴을 더 포함하고,
    상기 제3 더미 패턴 및 상기 제4 더미 패턴 중 어느 하나는 상기 셀 반도체 패턴과 동일한 레벨에 배치되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 더미 게이트 패턴, 상기 제1 더미 패턴, 상기 제2 더미 패턴 및 상기 제3 더미 패턴은 서로 이격되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제3 더미 패턴의 적어도 일부는 상기 더미 게이트 패턴의 적어도 일부, 상기 제1 더미 패턴의 적어도 일부 및 상기 제2 더미 패턴의 적어도 일부 중 적어도 하나와 수직 방향으로 중첩하고,
    상기 수직 방향은 상기 반도체 기판의 상부면과 수직한 방향인 반도체 소자.
  6. 반도체 기판;
    상기 반도체 기판 상의 셀 반도체 패턴;
    상기 반도체 기판과 상기 셀 반도체 패턴 사이에 배치되는 주변 회로 및 주변 배선 구조체;
    상기 셀 반도체 패턴 상의 셀 게이트 도전성 패턴들;
    상기 셀 반도체 패턴 상에서, 상기 셀 게이트 도전성 패턴들을 관통하는 셀 수직 구조체;
    상기 반도체 기판 상의 더미 구조체를 포함하되,
    상기 셀 수직 구조체의 일부는 상기 셀 반도체 패턴과 접촉하고,
    상기 더미 구조체는 전기적으로 고립되고,
    상기 더미 구조체는,
    상기 반도체 기판 상에 배치되는 복수의 더미 게이트 패턴들;
    상기 복수의 더미 게이트 패턴들 보다 높은 레벨에 배치되는 복수의 제1 더미 패턴들;
    상기 복수의 제1 더미 패턴들 보다 높은 레벨에 배치되는 복수의 제2 더미 패턴들; 및
    상기 복수의 제2 더미 패턴들 보다 높은 레벨에 배치되는 복수의 제3 더미 패턴들을 포함하고,
    상기 주변 회로는 상기 복수의 더미 게이트 패턴들과 동일한 레벨에 배치되는 주변 게이트를 포함하고,
    상기 주변 배선 구조체는 상기 복수의 제1 더미 패턴들과 동일한 레벨에 배치되는 제1 주변 배선 패턴 및 상기 복수의 제2 더미 패턴들과 동일한 레벨에 배치되는 제2 주변 배선 패턴을 포함하고,
    상기 복수의 더미 게이트 패턴들 중 적어도 하나는 상기 셀 게이트 도전성 패턴들과 중첩하지 않는 반도체 소자.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 복수의 제3 더미 패턴들 각각의 적어도 일부는 상기 셀 반도체 패턴의 적어도 일부와 동일한 레벨에 배치되고, 상기 셀 반도체 패턴의 적어도 일부와 동일한 물질을 포함하는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 복수의 제3 더미 패턴들의 적어도 일부는 상기 복수의 더미 게이트 패턴들의 적어도 일부, 상기 복수의 제1 더미 패턴들의 적어도 일부 및 상기 복수의 제2 더미 패턴들의 적어도 일부 중 적어도 하나와 수직 방향으로 중첩하고,
    상기 수직 방향은 상기 반도체 기판의 상부면과 수직한 방향인 반도체 소자.
  10. 제 9 항에 있어서,
    상기 복수의 제1 더미 패턴들 중 적어도 하나 또는 상기 복수의 제2 더미 패턴들 중 적어도 하나는 상기 셀 반도체 패턴과 상기 수직 방향으로 중첩하지 않는 반도체 소자.
  11. 삭제
  12. 삭제
  13. 반도체 기판;
    상기 반도체 기판 상의 셀 반도체 패턴;
    상기 반도체 기판과 상기 셀 반도체 패턴 사이에 배치되는 주변 회로 및 주변 배선 구조체;
    상기 반도체 기판 상의 더미 구조체;
    상기 셀 반도체 패턴 상의 셀 게이트 도전성 패턴들
    상기 셀 반도체 패턴 상에서 상기 셀 게이트 도전성 패턴들을 관통하는 셀 수직 구조체를 포함하되,
    상기 셀 수직 구조체의 일부는 상기 셀 반도체 패턴과 접촉하고,
    상기 더미 구조체는 전기적으로 고립되고,
    상기 더미 구조체는 서로 다른 레벨에 배치되는 복수의 더미 패턴들을 포함하고,
    상기 복수의 더미 패턴들은 서로 다른 레벨에 배치되는 더미 게이트 패턴, 제1 더미 패턴 및 제2 더미 패턴을 포함하고,
    상기 제1 더미 패턴은 상기 더미 게이트 패턴 보다 높은 레벨에 배치되고,
    상기 제2 더미 패턴은 상기 제1 더미 패턴 보다 높은 레벨에 배치되고,
    상기 주변 회로는 상기 더미 게이트 패턴과 동일한 레벨에 배치되는 주변 게이트를 포함하고,
    상기 주변 배선 구조체는 상기 제1 더미 패턴과 동일한 레벨에 배치되는 제1 주변 배선 패턴 및 상기 제2 더미 패턴과 동일한 레벨에 배치되는 제2 주변 배선 패턴을 포함하고,
    상기 제2 더미 패턴의 적어도 일부는 상기 더미 게이트 패턴의 적어도 일부 및 상기 제1 더미 패턴의 적어도 일부 중 적어도 하나와 수직 방향으로 중첩하고,
    상기 수직 방향은 상기 반도체 기판의 상부면과 수직한 방향인 반도체 소자.
  14. 반도체 기판;
    상기 반도체 기판 상의 제1 셀 반도체 패턴;
    상기 반도체 기판과 상기 제1 셀 반도체 패턴 사이에 배치되는 제1 주변 회로 및 제1 주변 배선 구조체;
    상기 반도체 기판 상의 더미 구조체;
    상기 제1 셀 반도체 패턴 상에 배치되는 제1 셀 게이트 도전성 패턴들; 및
    상기 제1 셀 반도체 패턴 상에서, 상기 제1 셀 게이트 도전성 패턴들을 관통하는 제1 셀 수직 구조체를 포함하되,
    상기 제1 셀 수직 구조체의 일부는 상기 제1 셀 반도체 패턴과 접촉하고,
    상기 더미 구조체는 전기적으로 고립되고,
    상기 더미 구조체는 서로 다른 레벨에 배치되는 복수의 제1 더미 패턴들, 및 상기 복수의 제1 더미 패턴들 보다 높은 레벨에 배치되는 제2 더미 패턴들을 포함하고,
    상기 제1 주변 회로 및 상기 제1 주변 배선 구조체는 상기 복수의 제1 더미 패턴들과 동일한 레벨에 배치되는 회로 패턴들을 포함하고,
    각각의 상기 제2 더미 패턴들 중 적어도 일부는 상기 제1 셀 반도체 패턴의 적어도 일부와 동일한 레벨에 배치되는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 반도체 기판 상의 제2 셀 반도체 패턴;
    상기 반도체 기판과 상기 제2 셀 반도체 패턴 사이에 배치되는 제2 주변 회로 및 제2 주변 배선 구조체;
    상기 제2 셀 반도체 패턴 상에 배치되는 제2 셀 게이트 도전성 패턴들; 및
    상기 제2 셀 반도체 패턴 상에서, 상기 제2 셀 게이트 도전성 패턴들을 관통하는 제2 셀 수직 구조체를 더 포함하되,
    상기 제2 셀 반도체 패턴은 상기 제1 셀 반도체 패턴과 동일한 레벨에 배치되는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제2 더미 패턴들은 상기 제1 셀 반도체 패턴과 상기 제2 셀 반도체 패턴 사이에 배치되는 반도체 소자.
  17. 반도체 기판;
    상기 반도체 기판 상에 배치되는 주변 회로 및 주변 배선 구조체;
    상기 반도체 기판 상에 배치되는 더미 구조체;
    상기 반도체 기판 상에서, 수직 방향으로 적층되고 서로 이격되는 셀 게이트 도전성 패턴들;
    상기 셀 게이트 도전성 패턴들을 관통하는 셀 수직 구조체들; 및
    상기 셀 게이트 도전성 패턴들을 포함하는 구조물 상에서 상기 셀 수직 구조체들과 전기적으로 연결되는 소스 패턴을 포함하되,
    상기 수직 방향은 상기 반도체 기판의 상부면과 수직한 방향이고,
    상기 주변 회로의 적어도 일부 및 상기 주변 배선 구조체의 적어도 일부는 상기 셀 게이트 도전성 패턴들과 상기 반도체 기판 사이에 배치되고,
    상기 더미 구조체는 전기적으로 고립되고,
    상기 더미 구조체는 서로 다른 레벨에 배치되는 복수의 더미 패턴들을 포함하고,
    상기 복수의 더미 패턴들은 서로 다른 레벨에 배치되는 더미 게이트 패턴, 제1 더미 패턴 및 제2 더미 패턴을 포함하고,
    상기 제1 더미 패턴은 상기 더미 게이트 패턴 보다 높은 레벨에 배치되고,
    상기 제2 더미 패턴은 상기 제1 더미 패턴 보다 높은 레벨에 배치되고,
    상기 주변 회로는 상기 더미 게이트 패턴과 동일한 레벨에 배치되는 주변 게이트를 포함하고,
    상기 주변 배선 구조체는 상기 제1 더미 패턴과 동일한 레벨에 배치되는 제1 주변 배선 패턴 및 상기 제2 더미 패턴과 동일한 레벨에 배치되는 제2 주변 배선 패턴을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 더미 구조체는 상기 제2 더미 패턴 보다 높은 레벨에 배치되는 제3 더미 패턴을 더 포함하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제3 더미 패턴의 적어도 일부는 상기 더미 게이트 패턴의 적어도 일부, 상기 제1 더미 패턴의 적어도 일부 및 상기 제2 더미 패턴의 적어도 일부 중 적어도 하나와 상기 수직 방향으로 중첩하는 반도체 소자.

  20. 삭제
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