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KR102306347B1 - 집적 회로 - Google Patents

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KR102306347B1
KR102306347B1 KR1020170085519A KR20170085519A KR102306347B1 KR 102306347 B1 KR102306347 B1 KR 102306347B1 KR 1020170085519 A KR1020170085519 A KR 1020170085519A KR 20170085519 A KR20170085519 A KR 20170085519A KR 102306347 B1 KR102306347 B1 KR 102306347B1
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Abstract

집적 회로는, 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터와 제2인버터를 포함하는 증폭기 회로; 제2레플리카 라인에 입력단과 출력단이 연결되고 상기 제1인버터를 모사한 제1레플리카 인버터와 제1레플리카 라인에 입력단과 출력단이 연결되고 상기 제2인버터를 모사한 제2레플리카 인버터를 포함하는 레플리카 증폭기 회로; 및 상기 제1레플리카 라인의 전압과 상기 제2레플리카 라인의 전압의 평균 레벨과 목표 전압의 레벨을 비교해 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하는 전류 제어 회로를 포함할 수 있다.

Description

집적 회로 {INTEGRATED CIRCUIT}
본 특허 문헌은 회로 설계기술에 관한 것으로, 더욱 자세하게는 두 라인의 전압 차이를 증폭하는 증폭기 회로에 관한 것이다.
메모리 장치는 외부에서 입력되는 데이터를 쓰고(write), 저장된(쓰여진) 데이터를 읽는(read) 동작을 기본으로 한다. 데이터를 보관하는 기본단위를 셀(cell)이라고 하는데, 메모리 장치는 하나의 데이터를 저장하기 위하여 하나의 캐패시터(capacitor)를 구비한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해서는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 메모리 장치에서는 데이터를 판단/증폭시키는 증폭기 회로로서 비트라인 센스앰프(BLSA: BitLine Sense Amplifier)를 구비하고 있다.
도 1은 종래의 비트라인 센스앰프(100)를 도시한 도면이다.
도 1을 참조하면, 비트라인 센스앰프(100)는 정비트라인(BL)과 부비트라인(BLB) 간에 크로스 커플드(cross-coupled) 형태로 연결된 제1인버터(110)와 제2인버터(120)를 포함한다. 설명의 편의를 위해 정비트라인(BL) 측의 메모리 셀(CELL11)과 부비트라인(BLB) 측의 메모리 셀(BLB)을 비트라인 센스앰프(100)와 같이 도시했다.
비트라인 센스앰프(100)의 증폭 동작 이전에 비트라인 쌍(BL, BLB)은 동일한 전압 레벨로 프리차지되어 있을 수 있다. 그러다가 0번 워드라인(WL0)이 활성화되면 0번 워드라인(WL0)에 연결되어 있는 메모리 셀(CELL11)의 셀 트랜지스터(T11)의 채널을 통해 캐패시터(C11)에 저장된 데이터가 정비트라인(BL)으로 흘러들어가는 차지 쉐어링(charge sharing) 동작이 수행될 수 있다. 차지 쉐어링 동작에 의해 정비트라인(BL)의 전압 레벨은 데이터의 논리값에 따라 프리차지 전압 레벨보다 조금 높아지거나 조금 낮아질 수 있다. 이때 부비트라인(BLB)은 프리차지 전압 레벨을 그대로 유지할 수 있다.
차지 쉐어링 동작 이후 비트라인 센스앰프(100)의 풀업 전압단(RTO)과 풀업 전압이 공급되고 풀다운 전압단(SB)에 풀다운 전압이 공급되어 비트라인 센스앰프(100)가 활성화될 수 있다. 비트라인 센스앰프(100)는 정비트라인(BL)과 부비트라인(BLB)의 전위차를 인식하여 전위가 높은 곳은 더욱 높게 전위가 낮은 곳은 더욱 낮게 증폭시킬 수 있다.
이상적으로 비트라인 센스앰프(100)는 비트라인쌍 양단의 전위차(dV)가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 하나 현실적으로는 그렇지 못하다. 비트라인 센스앰프(100)가 정확하게 동작하기 위한 비트라인쌍(BL, BLB) 양단의 전위차(dV)의 최소값을 오프셋(offset) 전압이라고 한다. 비트라인쌍(BL, BLB) 양단의 전위차(dV)가 오프셋 전압보다 작은 경우에 비트라인 센스앰프(100)는 정확한 증폭 및 센싱 동작을 수행하지 못할 수 있다. 오프셋 전압이 생기는 인자로는 인버터들(110, 120)의 미스매치(mismatch)를 들 수 있다. 센싱 및 증폭을 담당하는 인버터들(110, 120)의 PMOS 트랜지스터들(111, 121)과 NMOS 트랜지스터들(112, 122)이 동일하게 제작되어야 하나, 현실에서는 구조적으로 레이아웃이 정확히 대칭적으로 그려지지 못하는 문제와 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제, 콘텍(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 미스매치는 언제나 존재할 수 있다.
도 2는 미스매치에 의한 오프셋을 개선한 종래의 비트라인 센스앰프(200)의 구성도이다. 도 2의 비트라인 센스앰프(200)는 [Moon, Jinyeong, and Byoungtae Chung. "Sense amplifier with offset mismatch calibration for sub 1-V DRAM core operation." Proceedings of 2010 IEEE International Symposium on Circuits and Systems. IEEE, 2010]에서 발표된 것이다.
도 2의 비트라인 센스앰프(200)는 제1인버터(210)와 제2인버터(220) 이외에 제1 내지 제4스위치(231~234)를 더 포함할 수 있다. 제1인버터(210)의 입력단은 부비트라인(BLB)에 연결되고, 제2인버터(220)의 입력단은 정비트라인(BL)에 연결될 수 있다. 제1스위치(231)는 제1인버터(210)의 입력단과 출력단 사이에 연결되고, 제2스위치(232)는 제2인버터(220)의 입력단과 출력단 사이에 연결될 수 있다. 제3스위치(233)는 제1인버터(210)의 출력단과 정비트라인(BL) 사이에 연결되고, 제4스위치(234)는 제2인버터(220)의 출력단과 부비트라인(BLB) 사이에 연결될 수 있다. 제1스위치(231)와 제2스위치(232)는 제1페이즈에서 활성화되는 제1페이즈 신호(φ1)에 응답해 온/오프되고, 제3스위치(233)와 제4스위치(234)는 제2페이즈에서 활성화되는 제2페이즈 신호(φ2)에 응답해 온/오프될 수 있다.
비트라인 센스앰프(200)의 증폭 동작 이전에 비트라인 쌍(BL, BLB)은 동일한 전압 레벨로 프리차지되어 있을 수 있다.
비트라인 쌍(BL, BLB)의 프리차지 이후에, 제1인버터(210)와 제2인버터(220)의 오프셋을 캔슬하기 위한 제1페이즈 동작이 수행될 수 있다. 제1페이즈 동작시에 제1페이즈 신호(φ1)가 활성화되어 제1스위치(231)와 제2스위치(232)가 턴온되고, 제2페이즈 신호(φ2)가 비활성화되어 제3스위치(233)와 제4스위치(234)가 오프될 수 있다. 그리고 풀업 전압단(RTO)으로 풀업 전압이 공급되고 풀다운 전압단(SB)으로 풀다운 전압이 공급되어 인버터들(210, 220)이 활성화될 수 있다. 이에 의해 제1인버터(210)의 입력단과 출력단이 부비트라인(BLB)에 연결되고, 제2인버터(220)의 입력단과 출력단이 정비트라인(BL)에 연결될 수 있다. 이에 의해, 제1인버터(210)의 트랜지스터들(211, 212)의 오프셋이 반영된 일종의 평형상태, 즉 트립 포인트(trip point), 의 전압이 부비트라인(BLB)에 저장될 수 있고, 제2인버터(220)의 트랜지스터들(221, 222)의 오프셋이 반영된 일종의 평형 상태의 전압이 정비트라인(BL)에 저장될 수 있다.
제1페이즈 동작 이후에, 차지 쉐어링 동작이 수행될 수 있다. 차지 쉐어링 동작 중에는 제1페이즈 신호(φ1)와 제2페이즈 신호(φ2)가 모두 비활성화되어 제1 내지 제4스위치들(231~234)이 모두 오프 상태를 유지할 수 있다. 이 상태에서 0번 워드라인(WL0)이 활성화되면 0번 워드라인(WL0)에 연결되어 있는 메모리 셀(CELL21)의 셀 트랜지스터(T21)의 채널을 통해 캐패시터(C21)에 저장된 데이터가 정비트라인(BL)으로 흘러들어가는 차지 쉐어링 동작이 수행될 수 있다. 차지 쉐어링 동작에 의해 정비트라인(BL)의 전압 레벨은 데이터의 논리값에 따라 제1페이즈 동작에서 정비트라인(BL)에 저장된 평형상태의 전압보다 약간 높아지거나 낮아질 수 있다.
이제 증폭을 위한 제2페이즈 동작이 수행될 수 있다. 제2페이즈 동작시에 제2페이즈 신호(φ2)가 활성화되어 제3스위치(233)와 제4스위치(234)가 턴온되고, 제1페이즈 신호(φ1)가 비활성화되어 제1스위치(231)와 제2스위치(232)가 오프될 수 있다. 그리고 풀업 전압단(RTO)으로 풀업 전압이 공급되고 풀다운 전압단(SB)으로 풀다운 전압이 공급되어 인버터들(210, 220)이 활성화될 수 있다. 제2페이즈 동작시에는 인버터들(210)이 정비트라인(BL)과 부비트라인(BLB) 사이에서 크로스 커플드 형태로 연결되므로, 정비트라인(BL)과 부비트라인(BLB) 간의 전압 차이가 증폭될 수 있다.
제1페이즈 동작을 통해 제1인버터(210)와 제2인버터(220)의 오프셋이 반영된 평형상태가 정비트라인(BL)과 부비트라인(BLB)에 저장된 이후에, 차지 쉐어링 및 증폭 동작이 수행되므로, 비트라인 센스앰프(200)가 매우 정확하게 증폭 동작을 수행할 수 있다. 즉, 도 2의 비트라인 센스앰프(200)의 오프셋 전압은 도 1의 비트라인 센스앰프(100)의 오프셋 전압보다 줄어들 수 있다.
도 2와 같이 비트라인 센스앰프(200)를 구성하는 것에 의해 비트라인 센스앰프(200)의 오프셋 전압을 줄이는 것이 가능하다. 하지만, 오프셋의 중앙값이 트랜지스터들(211, 212, 221, 222)의 공정 변화에 따라 크게 변한다는 문제점이 있다.
도 3은 도 1의 비트라인 센스앰프(100)의 오프셋 분포와 도 2의 비트라인 센스앰프(200)의 오프셋 분포를 도시한 도면이다. 도 3의 '301'은 비트라인 센스앰프(100)의 오프셋을 나타낸 것인데, 오프셋의 분포가 크지만 오프셋의 중앙은 비트라인 프리차지 전압의 레벨인 것을 확인할 수 있다. 도 3의 '302', '303', '304'는 공정 변화에 따른 비트라인 센스앰프(200)의 오프셋을 나타낸 것이다. '302', '303', 304'를 참조하면, 비트라인 센스앰프(200)의 오프셋 분포는 비트라인 센스앰프(100) 대비 매우 작지만, 오프셋의 중앙이 트랜지스터들(211, 212, 221, 222)의 공정 변화에 따라 '302', '303', '304'에서와 같이 다양하게 나타날 수 있다는 것을 알 수 있다.
본 발명의 실시예들은 증폭기 회로의 오프셋 분포를 줄이면서도 오프셋의 중앙값을 원하는 대로 제어 가능한 집적 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 집적 회로는, 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터와 제2인버터를 포함하는 증폭기 회로; 제2레플리카 라인에 입력단과 출력단이 연결되고 상기 제1인버터를 모사한 제1레플리카 인버터와 제1레플리카 라인에 입력단과 출력단이 연결되고 상기 제2인버터를 모사한 제2레플리카 인버터를 포함하는 레플리카 증폭기 회로; 및 상기 제1레플리카 라인의 전압과 상기 제2레플리카 라인의 전압의 평균 레벨과 목표 전압의 레벨을 비교해 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하는 전류 제어 회로를 포함할 수 있다.
상기 증폭기 회로로 소싱되는 전류량은 상기 레플리카 증폭기 회로로 소싱되는 전류량과 동일하게 제어되고, 상기 증폭기 회로로부터 싱킹되는 전류량은 상기 레플리카 증폭기 회로로부터 소싱되는 전류량과 동일하게 제어될 수 있다.
상기 증폭기 회로의 오프셋 캔슬 동작시에, 상기 제1인버터는 상기 제2라인에 입력단과 출력단이 연결되고 상기 제2인버터는 상기 제1라인에 입력단과 출력단이 연결되고, 상기 증폭기 회로의 증폭 동작시에, 상기 제1인버터와 상기 제2인버터는 상기 제1라인과 상기 제2라인 사이에서 크로스 커플드 형태로 연결될 수 있다.
상기 전류 제어 회로는 상기 평균 레벨이 상기 목표 전압의 레벨보다 낮은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 늘리고 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 줄이고, 상기 평균 레벨이 상기 목표 전압의 레벨보다 높은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 줄이고, 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 늘릴 수 있다.
상기 전류 제어 회로는 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하기 위한 제1바이어스 전압을 생성하고, 상기 제1바이어스 전압의 레벨은 상기 평균 레벨과 상기 목표 전압의 레벨의 비교 결과에 따라 조절될 수 있다.
상기 집적 회로는 상기 제1바이어스 전압에 응답해 상기 레플리카 증폭기 회로로부터 전류를 싱킹하는 레플리카 싱킹부; 상기 제1바이어스 전압의 레벨이 높아지면 낮아지고 상기 제1바이어스 전압의 레벨이 낮아지면 높아지는 제2바이어스 전압을 생성하는 제2바이어스 전압 생성부; 및 상기 제2바이어스 전압에 응답해 상기 레플리카 증폭기 회로로 전류를 소싱하는 레플리카 소싱부를 더 포함할 수 있다.
상기 집적 회로는 상기 제1바이어스 전압을 이용해 상기 증폭기 회로로부터 싱킹되는 전류량을 제어하는 싱킹부; 및 상기 제2바이어스 전압을 이용해 상기 증폭기 회로로 소싱되는 전류량을 제어하는 소싱부를 더 포함할 수 있다.
상기 집적 회로는 상기 전류 제어 회로에서 생성된 상기 제1바이어스 전압을 상기 싱킹부로 전달하기 위한 제1전압 폴로어; 및 상기 제2바이어스 전압 생성부에서 생성된 상기 제2바이어스 전압을 상기 소싱부로 전달하기 위한 제2전압 폴로어를 더 포함할 수 있다.
상기 제1인버터의 입력단은 상기 제2라인에 연결되고 상기 제2인버터의 입력단은 상기 제1라인에 연결되고, 상기 증폭기 회로는 제1페이즈에서 상기 제1인버터의 입력단과 상기 제1인버터의 출력단을 전기적으로 연결시키기 위한 제1스위치; 상기 제1페이즈에서 상기 제2인버터의 입력단과 상기 제2인버터의 출력단을 전기적으로 연결시키기 위한 제2스위치; 제2페이즈에서 상기 제1인버터의 출력단과 상기 제1라인을 전기적으로 연결시키기 위한 제3스위치; 및 상기 제2페이즈에서 상기 제2인버터의 출력단과 상기 제2라인을 전기적으로 연결시키기 위한 제4스위치를 더 포함하고, 상기 제1페이즈에서는 상기 제1인버터와 상기 제2인버터의 오프셋을 캔슬하기 위한 동작이 수행되고, 상기 제2페이즈에서는 상기 제1라인과 상기 제2라인의 전압 차이를 증폭하기 위한 증폭 동작이 수행될 수 있다.
상기 제1레플리카 인버터의 입력단은 상기 제2레플리카 라인에 연결되고 상기 제2레플리카 인버터의 입력단은 상기 제1레플리카 라인에 연결되고, 상기 레플리카 증폭기 회로는 상기 제1레플리카 인버터의 입력단과 상기 제1레플리카 인버터의 출력단을 전기적으로 연결시키기 위한 제1레플리카 스위치; 상기 제2레플리카 인버터의 입력단과 상기 제2레플리카 인버터의 출력단을 전기적으로 연결시키기 위한 제2레플리카 스위치; 상기 제1레플리카 인버터의 출력단과 상기 제1레플리카 라인을 전기적으로 연결시키기 위한 제3레플리카 스위치; 및 상기 제2레플리카 인버터의 출력단과 상기 제2레플리카 라인을 전기적으로 연결시키기 위한 제4레플리카 스위치를 더 포함하고, 상기 제1레플리카 스위치와 상기 제2레플리카 스위치는 턴온 상태, 상기 제3레플리카 스위치와 상기 제4레플리카 스위치는 오프 상태로 제어될 수 있다.
상기 전류 제어 회로는 풀업 바이어스 전압에 응답해 풀업 노드로 전류를 공급하기 위한 제1PMOS 트랜지스터; 일단이 상기 풀업 노드에 연결된 제1저항; 상기 목표 전압에 응답해 상기 제1저항의 타단과 제1풀다운 노드를 전기적으로 연결하기 위한 제2PMOS 트랜지스터; 일단이 상기 풀업 노드에 연결된 제2저항; 상기 제1레플리카 라인의 전압에 응답해 상기 제2저항의 타단과 제2풀다운 노드를 전기적으로 연결하기 위한 제3PMOS 트랜지스터; 일단이 상기 풀업 노드에 연결된 제3저항; 상기 제2레플리카 라인의 전압에 응답해 상기 제3저항의 타단과 상기 제2풀다운 노드를 전기적으로 연결하기 위한 제4PMOS 트랜지스터; 풀다운 바이어스 전압에 응답해 상기 제1풀다운 노드로부터 전류를 싱킹하는 제1NMOS 트랜지스터; 상기 풀다운 바이어스 전압에 응답해 상기 제2풀다운 노드로부터 전류를 싱킹하는 제2NMOS 트랜지스터; 및 상기 제1풀다운 노드와 상기 제2풀다운 노드를 입력으로 하고 상기 제1바이어스 전압을 출력하는 연산 증폭기를 포함할 수 있다.
상기 집적 회로는 메모리 장치이고, 상기 제1라인과 상기 제2라인은 정비트 라인과 부비트 라인이고, 상기 증폭기 회로는 비트라인 센스앰프일 수 있다.
상기 전류 제어 회로는 상기 레플리카 증폭기 회로부터 싱킹되는 전류량을 조절하기 위한 제1코드와 상기 레플리카 증폭기 회로로 소싱되는 전류량을 조절하기 위한 제2코드를 생성하고, 상기 제1코드와 상기 제2코드는 상기 평균 레벨과 상기 목표 전압의 레벨의 비교 결과에 따라 조절될 수 있다.
상기 집적 회로는, 상기 제1코드에 응답해 상기 레플리카 증폭기 회로로부터 전류를 싱킹하는 레플리카 싱킹부; 상기 제2코드에 응답해 상기 레플리카 증폭기 회로로 전류를 소싱하는 레플리카 소싱부; 상기 제1코드에 응답해 상기 증폭기 회로로부터 싱킹되는 전류량을 제어하는 싱킹부; 및 상기 제2코드에 응답해 상기 증폭기 회로로 소싱되는 전류량을 제어하는 소싱부를 더 포함할 수 있다.
상기 전류 제어 회로는 풀업 바이어스 전압에 응답해 풀업 노드로 전류를 공급하기 위한 제1PMOS 트랜지스터; 일단이 상기 풀업 노드에 연결된 제1저항; 상기 목표 전압에 응답해 상기 제1저항의 타단과 제1풀다운 노드를 전기적으로 연결하기 위한 제2PMOS 트랜지스터; 일단이 상기 풀업 노드에 연결된 제2저항; 상기 제1레플리카 라인의 전압에 응답해 상기 제2저항의 타단과 제2풀다운 노드를 전기적으로 연결하기 위한 제3PMOS 트랜지스터; 일단이 상기 풀업 노드에 연결된 제3저항; 상기 제2레플리카 라인의 전압에 응답해 상기 제3저항의 타단과 상기 제2풀다운 노드를 전기적으로 연결하기 위한 제4PMOS 트랜지스터; 풀다운 바이어스 전압에 응답해 상기 제1풀다운 노드로부터 전류를 싱킹하는 제1NMOS 트랜지스터; 상기 풀다운 바이어스 전압에 응답해 상기 제2풀다운 노드로부터 전류를 싱킹하는 제2NMOS 트랜지스터; 상기 제1풀다운 노드와 상기 제2풀다운 노드를 입력으로 하고 제1바이어스 전압을 출력하는 연산 증폭기; 및 상기 제1바이어스 전압에 응답해 상기 제1코드와 상기 제2코드를 생성하는 아날로그-디지털 변환기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 집적 회로는, 제1라인의 전압 레벨에 응답해 제1출력 노드를 풀다운 구동하는 제1NMOS 트랜지스터, 제2라인의 전압 레벨에 응답해 제2출력 노드를 풀다운 구동하는 제2NMOS 트랜지스터, 상기 제2출력 노드의 전압 레벨에 응답해 상기 제1출력 노드를 풀업 구동하는 제1PMOS 트랜지스터 및 상기 제1출력 노드의 전압 레벨에 응답해 상기 제2출력 노드를 풀업 구동하는 제2PMOS 트랜지스터를 포함하고, 증폭 동작시에는 상기 제1출력 노드와 상기 제2라인이 전기적으로 연결되고 상기 제2출력 노드와 상기 제1라인이 전기적으로 연결되고, 오프셋 캔슬 동작시에는 상기 제1출력 노드와 상기 제1라인이 전기적으로 연결되고 상기 제2출력 노드와 상기 제2라인이 전기적으로 연결되는 증폭기 회로; 제1레플리카 라인의 전압 레벨에 응답해 제1레플리카 출력 노드를 풀다운 구동하는 제1레플리카 NMOS 트랜지스터, 제2레플리카 라인의 전압 레벨에 응답해 제2레플리카 출력 노드를 풀다운 구동하는 제2레플리카 NMOS 트랜지스터, 상기 제2레플리카 출력 노드의 전압 레벨에 응답해 상기 제1레플리카 출력 노드를 풀업 구동하는 제1레플리카 PMOS 트랜지스터 및 상기 제1레플리카 출력 노드의 전압 레벨에 응답해 상기 제2레플리카 출력 노드를 풀업 구동하는 제2레플리카 PMOS 트랜지스터를 포함하고, 상기 제1레플리카 출력 노드와 상기 제1레플리카 라인이 전기적으로 연결되고 상기 제2레플리카 출력 노드와 상기 제2레플리카 라인이 전기적으로 연결되는 레플리카 증폭기 회로; 및 상기 제1레플리카 라인의 전압과 상기 제2레플리카 라인의 전압의 평균 레벨과 목표 전압의 레벨을 비교해 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하는 전류 제어 회로를 포함할 수 있다.
상기 증폭기 회로로 소싱되는 전류량은 상기 레플리카 증폭기 회로로 소싱되는 전류량과 동일하게 제어되고, 상기 증폭기 회로로부터 싱킹되는 전류량은 상기 레플리카 증폭기 회로로부터 소싱되는 전류량과 동일하게 제어될 수 있다.
상기 전류 제어 회로는, 상기 평균 레벨이 상기 목표 전압의 레벨보다 낮은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 늘리고 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 줄이고, 상기 평균 레벨이 상기 목표 전압의 레벨보다 높은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 줄이고, 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 늘릴 수 있다.
상기 집적 회로는 메모리 장치이고, 상기 제1라인과 상기 제2라인은 정비트 라인과 부비트 라인이고, 상기 증폭기 회로는 비트라인 센스앰프일 수 있다.
본 발명의 실시예들에 따르면, 증폭기 회로의 오프셋 분포를 줄이면서도 오프셋의 중앙값을 원하는 대로 제어할 수 있다.
도 1은 종래의 비트라인 센스앰프(100)를 도시한 도면.
도 2는 미스매치에 의한 오프셋을 개선한 종래의 비트라인 센스앰프(200)의 구성도.
도 3은 도 1의 비트라인 센스앰프(100)의 오프셋 분포와 도 2의 비트라인 센스앰프(200)의 오프셋 분포를 도시한 도면.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 구성도.
도 5는 도 4의 비트라인 센스앰프(410)의 일실시예 구성도.
도 6은 도 4의 레플리카 비트라인 센스앰프(420)의 일실시예 구성도.
도 7은 도 4의 전류 제어 회로(430)의 일실시예 구성도.
도 8은 도 4의 비트라인 센스앰프(410)의 오프셋을 도시한 도면.
도 9는 도 4의 비트라인 센스앰프(410)의 다른 실시예 구성도.
도 10은 도 4의 레플리카 비트라인 센스앰프(420)의 다른 실시예 구성도.
도 11은 본 발명의 다른 실시예에 따른 메모리 장치의 구성도.
도 12는 도 11의 전류 제어 회로(1030)의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 4를 참조하면, 메모리 장치는 비트라인 센스앰프(410), 레플리카 비트라인 센스앰프(420), 전류 제어 회로(430), 소싱부(411), 싱킹부(412), 레플리카 소싱부(421), 레플리카 싱킹부(422), 제2바이어스 전압 생성부(431), 제1전압 폴로어(432), 제2전압 폴로어(433) 및 메모리 셀들(CELL41, CELL42)을 포함할 수 있다.
비트라인 센스앰프(410)는 정비트라인(BL)과 부비트라인(BLB) 간의 전압 차이를 증폭해 메모리 셀들(CELL41, CELL42) 중 선택된 메모리 셀의 데이터를 센싱할 수 있다. 비트라인 센스앰프(410)는 도 5와 같이 구성될 수 있다. 비트라인 센스앰프(410)는 도 2의 비트라인 센스앰프(200)와 동일하게, 제1인버터(510), 제2인버터(520) 및 제1 내지 제4스위치들(531~534)을 포함할 수 있다. 또한, 비트라인 센스앰프(410)는 도 2의 비트라인 센스앰프(200)와 동일하게 프리차지, 제1페이즈 동작, 차지 쉐어링 동작 및 제2페이즈 동작을 수행할 수 있다.
소싱부(411)는 풀업 전압(PU)을 이용해 비트라인 센스앰프(410)의 풀업 전압단(RTO)으로 전류를 소싱(sourcing)할 수 있다. 소싱부(411)는 인버터(I1)와 NMOS 트랜지스터(N3)를 포함할 수 있다. 소싱부(411)는 풀업 전원 공급 신호(SAEP)가 '로우'로 활성화되면 풀업 전압단(RTO)으로 전류를 소싱할 수 있다. NMOS 트랜지스터(N3)를 제어하는 전압으로는 제2바이어스 전압(VSAEP)이 사용되므로, 풀업 전원 공급 신호(SAEP)의 활성화시에 소싱부(411)가 비트라인 센스앰프(410)로 공급하는 전류의 양은 제2바이어스 전압(VSAEP)의 레벨에 따라 조절될 수 있다. 풀업 전원 공급 신호(SAEP)는 비트라인 센스앰프(410)의 활성화가 필요한 구간에서 활성화될 수 있다. 예를 들어, 풀업 전원 공급 신호(SAEP)는 비트라인 센스앰프(410)의 제1페이즈 동작 및 제2페이즈 동작시에 활성화될 수 있다. 소싱부(411)는 제2바이어스 전압(VSAEP)의 레벨에 따라 비트라인 센스앰프(410)로 공급되는 전류량을 조절하는 구성으로 소싱부(411)가 도 4의 예시와 다른 다양한 형태로 구성될 수도 있음은 당연하다.
싱킹부(412)는 풀다운 전압(PD)을 이용해 비트라인 센스앰프(410)의 풀다운 전압단으로부터 전류를 싱킹(sinking)할 수 있다. 싱킹부(412)는 인버터(I2)와 NMOS 트랜지스터(N4)를 포함할 수 있다. 싱킹부(412)는 풀다운 전원 공급 신호(SAEN)가 '로우'로 활성화되면 풀다운 전압단(SB)으로부터 전류를 싱킹할 수 있다. NMOS 트랜지스터(N4)를 제어하는 전압으로는 제1바이어스 전압(VSAEN)이 사용되므로, 풀다운 전원 공급 신호(SAEN)의 활성화시에 싱킹부(412)가 비트라인 센스앰프(410)로부터 싱킹하는 전류의 양은 제1바이어스 전압(VSAEN)의 레벨에 따라 조절될 수 있다. 풀다운 전원 공급 신호(SAEN)는 비트라인 센스앰프(410)의 활성화가 필요한 구간에서 활성화될 수 있다. 예를 들어, 풀다운 전원 공급 신호(SAEN)는 비트라인 센스앰프(410)의 제1페이즈 동작 및 제2페이즈 동작시에 활성화될 수 있다. 풀다운 전압(PD)으로는 접지 전압이 사용될 수 있다. 싱킹부(412)는 제1바이어스 전압(VSAEN)의 레벨에 따라 비트라인 센스앰프(410)로부터 싱킹되는 전류량을 조절하는 구성으로 싱킹부(412)가 도 4의 예시와 다른 다양한 형태로 구성될 수도 있음은 당연하다.
레플리카 비트라인 센스앰프(420)는 비트라인 센스앰프(410)를 모사한 것일 수 있다. 레플리카 비트라인 센스앰프(420)는 도 6과 같이 구성될 수 있다. 레플리카 비트라인 센스앰프(420)는 레플리카 제1인버터(610), 레플리카 제2인버터(620), 레플리카 제1 내지 제4스위치들(631~634)을 포함할 수 있다. 레플리카 비트라인 센스앰프(420)는 제1페이즈 상태로 제어될 수 있다. 즉, 제1스위치(631)와 제2스위치(632)에는 풀업 전압(PU)이 인가되어 턴온 상태를 유지하고, 제3스위치(633)와 제4스위치(634)에는 풀다운 전압(PD)이 인가되어 오프 상태를 유지할 수 있다. 즉, 레플리카 제1인버터(610)의 입력단과 출력단이 레플리카 부비트라인(BLB_REP)에 전기적으로 연결되고, 레플리카 제2인버터(620)의 입력단과 출력단이 레플리카 정비트라인(BL_REP)에 전기적으로 연결된 상태를 유지할 수 있다.
레플리카 소싱부(421)는 제2바이어스 전압(VSAEP)에 응답해, 레플리카 풀업 전압단(RTO_REP)으로 전류를 소싱할 수 있다. 레플리카 소싱부(421)는 NMOS 트랜지스터(N1)를 포함할 수 있다. 제2바이어스 전압(VSAEP)의 레벨이 높을수록 레플리카 소싱부(421)가 소싱하는 전류의 양이 많아질 수, 즉 레플리카 풀업 전압단(RTO)의 전압 레벨이 높아질 수, 있다. 그리고 제2바이어스 전압(VSAEP)의 레벨이 낮을수록 레플리카 소싱부(421)가 소싱하는 전류의 양이 적어질 수, 즉 풀업 전압단(RTO)의 전압 레벨이 낮아질 수, 있다.
레플리카 싱킹부(422)는 제1바이어스 전압(VSAEN)에 응답해, 레플리카 풀다운 전압단(SB_REP)으로부터 전류를 싱킹할 수 있다. 레플리카 싱킹부(422)는 NMOS 트랜지스터(N2)를 포함할 수 있다. 제1바이어스 전압(VSAEN)의 레벨이 높을수록 레플리카 싱킹부(422)가 싱킹하는 전류의 양이 많아질 수, 즉 레플리카 풀다운 전압단(SB_REP)의 전압 레벨이 낮아질 수, 있다. 그리고 제1바이어스 전압(VSAEN)의 레벨이 낮을수록 레플리카 싱킹부(422)가 싱킹하는 전류의 양이 적어질 수, 즉 레플리카 풀다운 전압단(RTO)의 전압 레벨이 높아질 수, 있다.
전류 제어 회로(430)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨과 목표 전압(VTARGET)의 레벨을 비교해 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량과 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 제어할 수 있다. 전류 제어 회로(430)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)의 레벨보다 낮은 경우에, 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량을 늘리고 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 줄여 평균 레벨이 높아지도록 제어할 수 있다. 또한, 전류 제어 회로(430)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)의 레벨보다 높은 경우에, 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량을 줄이고 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 늘려 평균 레벨이 낮아지도록 제어할 수 있다. 즉, 전류 제어 회로(430)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)의 레벨과 동일해지도록 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량과 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 제어할 수 있다. 여기서 목표 전압(VTARGET)은 비트라인 센스앰프(410)의 오프셋의 중앙값의 목표 값일 수 있다.
전류 제어 회로(430)는 제1바이어스 전압(VSAEN)을 생성하는 것에 의해, 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량과 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 조절할 수 있다. 전류 제어 회로(430)는 제1바이어스 전압(VSAEN)의 레벨을 낮추는 것에 의해, 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량을 늘리고 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 줄일 수 있다. 그리고 전류 제어 회로(430)는 제1바이어스 전압을 높이는 것에 의해, 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량을 줄이고 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 늘릴 수 있다.
제2바이어스 전압 생성부(431)는 제1바이어스 전압(VSAEN)을 이용해 제2바이어스 전압(VSAEP)을 생성하는데, 제1바이어스 전압(VSAEN)의 레벨이 낮아지면 제2바이어스 전압(VSAEP)의 레벨이 높아지고, 제1바이어스 전압(VSAEN)의 레벨이 높아지면 제2바이어스 전압(VSAEP)의 레벨이 낮아지도록 제2바이어스 전압(VSAEP)을 생성할 수 있다. 그러므로 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량이 늘어나면 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량이 줄어들고, 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량이 줄면 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량이 늘어날 수 있다. 제2바이어스 전압 생성부(431)는 PMOS 트랜지스터(P1)와 저항(R)을 포함할 수 있다. 제1바이어스 전압(VSAEN)의 레벨이 낮을수록 PMOS 트랜지스터(P1)가 강하게 턴온되어 제2바이어스 전압(VSAEP)의 레벨이 높아지고, 제1바이어스 전압(VSAEN)의 레벨이 높을수록 PMOS 트랜지스터(P1)가 약하게 턴온되어 제2바이어스 전압(VSAEP)의 레벨이 낮아질 수 있다. PMOS 트랜지스터(P1)의 소스단에는 풀업 전압(PU)보다 더 높은 레벨을 가지는 고전압(VH)이 인가될 수 있다. 이는 레플리카 소싱부(421)가 풀업을 위한 트랜지스터로 NMOS 트랜지스터(N1)를 사용하므로 전류 전달에 있어서 손실이 발생할 수 있으므로, NMOS 트랜지스터(N1)를 제어하는 제2바이어스 전압(VSAEP)의 레벨을 높게 설정할 필요가 있기 때문이다. 예를 들어, 제1바이어스 전압(VSAEN)이 0.5~1V로 변동될 때 제2바이어스 전압(VSAEP)은 2V~1.5V로 변동될 수 있다.
제1전압 폴로어(432)는 전류 제어 회로(430)에서 생성된 제1바이어스 전압(VSAEN)을 싱킹부(412)로 전달하고, 제2전압 폴로어(433)는 제2바이어스 전압 생성부(431)에서 생성된 제2바이어스 전압(VSAENP)을 소싱부(411)로 전달할 수 있다. 그러므로 비트라인 센스앰프(410)의 활성화시에 비트라인 센스앰프(410)로 소싱되는 전류의 양은 레플리카 비트라인 센스앰프(420)로 소싱되는 전류의 양과 동일하고, 비트라인 센스앰프(410)의 활성화시에 비트라인 센스앰프(410)로부터 싱킹되는 전류의 양은 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류의 양과 동일할 수 있다.
도 4의 메모리 장치의 전체적인 동작을 살펴보면, 레플리카 비트라인 센스앰프(420)는 제1페이즈 상태를 유지하고, 전류 제어 회로(430)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)과 같아지도록 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량과 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 조절한다. 그리고 비트라인 센스앰프(410)의 활성화시에 비트라인 센스앰프(410)로 소싱되는 전류의 양은 레플리카 비트라인 센스앰프(420)로 소싱되는 전류의 양과 동일하고, 비트라인 센스앰프(410)의 활성화시에 비트라인 센스앰프(410)로부터 싱킹되는 전류의 양은 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류의 양과 동일하게 조절될 수 있다. 그러므로 결국 비트라인 센스앰프(420)의 오프셋의 중앙값이 목표 전압(VTARGET)과 동일해질 수 있다. 도 8의 '801'은 비트라인 센스앰프(410)의 오프셋을 도시한 도면이다. 비교를 위해 도 3의 '302', '303', '304'를 같이 도시했다. 여기서는 목표 전압(VTARGET)이 비트라인 프리차지 전압의 레벨보다 약간 낮은 것을 예시했으나, 목표 전압(VTARGET)이 비트라인 프리차지 전압의 레벨과 동일할 수도 있고 비트라인 프리차지 전압의 레벨보다 높을 수도 있음은 당연하다.
도 7은 도 4의 전류 제어 회로(430)의 일실시예 구성도이다.
도 7을 참조하면, 전류 제어 회로(430)는 풀업 바이어스 전압(BIASP)에 응답해 풀업 노드(A)로 전류를 공급하기 위한 PMOS 트랜지스터(701), 일단이 상기 풀업 노드(A)에 연결된 저항(702), 목표 전압(VTARGET)에 응답해 저항(702)의 타단과 풀다운 노드(B)를 전기적으로 연결하기 위한 PMOS 트랜지스터(703), 일단이 풀업 노드(A)에 연결된 저항(704), 레플리카 정비트라인(BL_REP)의 전압에 응답해 저항(704)의 타단과 풀다운 노드(C)를 전기적으로 연결하기 위한 PMOS 트랜지스터(705), 일단이 풀업 노드(A)에 연결된 저항(706), 레플리카 부비트라인(BLB_REP)의 전압에 응답해 저항(706)의 타단과 풀다운 노드(C)를 전기적으로 연결하기 위한 PMOS 트랜지스터(707), 풀다운 바이어스 전압(BIASN)에 응답해 풀다운 노드(B)로부터 전류를 싱킹하는 NMOS 트랜지스터(708), 풀다운 바이어스 전압(BIASN)에 응답해 풀다운 노드(C)로부터 전류를 싱킹하는 NMOS 트랜지스터(709) 및 풀다운 노드(B)와 풀다운 노드(C)를 입력으로 하고 제1바이어스 전압(VSAEN)을 출력하는 연산 증폭기(710)를 포함할 수 있다.
PMOS 트랜지스터(703)의 폭(width)은 PMOS 트랜지스터들(705, 707)의 폭 대비 2배로 구성되고, 저항(702)은 저항들(704, 706)의 절반의 저항값을 가질 수 있다. 따라서 같은 입력에 대해 병렬로 연결된 저항들(704, 706)과 PMOS 트랜지스터들(705, 707)의 쌍이 반대편의 저항(702)과 PMOS 트랜지스터(703)와 동일한 전류 특성을 가질 수 있다. 풀업 바이어스 전압(BIASP)과 풀다운 바이어스 전압(BIASN)은 트랜지스터들(701, 708, 709)이 포화(saturation) 영역에서 동작할 수 있도록 하기 위한 적절한 전압 레벨을 가질 수 있다.
전류 제어 회로(430)의 동작을 살펴보면, 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)보다 낮은 경우에 PMOS 트랜지스터들(705, 707)이 PMOS 트랜지스터(703)보다 강하게 턴온되어 저항들(705, 706)에 의한 전압 강하(voltage drop)가 저항(702)에 의한 전압 강하보다 크므로, 풀다운 노드(C)의 전압 레벨이 풀다운 노드(B)의 전압 레벨보다 낮아질 수 있다. 그러므로 연산 증폭기(710)는 제1바이어스 전압(VSAEN)의 레벨을 낮출 수 있다.
반대로 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)보다 높은 경우에 PMOS 트랜지스터들(705, 707)이 PMOS 트랜지스터(703)보다 약하게 턴온되어 저항들(705, 706)에 의한 전압 강하(voltage drop)가 저항(702)에 의한 전압 강하보다 작으므로, 풀다운 노드(C)의 전압 레벨이 풀다운 노드(B)의 전압 레벨보다 높아질 수 있다. 그러므로 연산 증폭기(710)는 제1바이어스 전압(VSAEN)의 레벨을 높일 수 있다.
도 9는 도 4의 비트라인 센스앰프(410)의 다른 실시예 구성도이고, 도 10은 도 4의 레플리카 비트라인 센스앰프(420)의 다른 실시예 구성도이다. 비트라인 센스앰프(410)가 도 9와 같이 구성되는 경우에 레플리카 비트라인 센스 앰프(420)는 도 10과 같이 구성될 수 있다.
도 9를 참조하면, 비트라인 센스앰프(410)는 부비트 라인(BLB)의 전압 레벨에 응답해 제1출력 노드(A)를 풀다운 구동하는 NMOS 트랜지스터(911), 정비트 라인(BL)의 전압 레벨에 응답해 제2출력 노드(B)를 풀다운 구동하는 NMOS 트랜지스터(913), 제2출력 노드(B)의 전압 레벨에 응답해 제1출력 노드(A)를 풀업 구동하는 PMOS 트랜지스터(912) 및 제1출력 노드(A)의 전압 레벨에 응답해 제2출력 노드(B)를 풀업 구동하는 PMOS 트랜지스터(914), 제1페이즈 신호(φ1)에 응답해 부비트 라인(BLB)과 제1출력 노드(A)를 전기적으로 연결하는 제1스위치(915), 제1페이즈 신호(φ1)에 응답해 정비트 라인(BL)과 제2출력 노드(B)를 전기적으로 연결하는 제2스위치(916), 제2페이즈 신호(φ2)에 응답해 정비트 라인(BL)과 제1출력 노드(A)를 전기적으로 연결하는 제3스위치(917), 및 제2페이즈 신호(φ2)에 응답해 부비트 라인(BLB)과 제2출력 노드(B)를 전기적으로 연결하는 제4스위치(918)를 포함할 수 있다.
도 9의 비트라인 센스앰프(410)는 도 5의 비트라인 센스앰프(410)와 동일하게 동작할 수 있다. 제1페이즈 신호(φ1)가 활성화되면 NMOS 트랜지스터(911)와 PMOS 트랜지스터(912)의 오프셋이 반영된 전압이 정비트라인(BL)에 저장되고, NMOS 트랜지스터(913)와 PMOS 트랜지스터(914)의 오프셋이 반영된 전압이 부비트라인(BLB)에 저장될 수 있다. 그리고 제2페이즈 신호(φ2)가 활성화되면 NMOS 트랜지스터들(911, 913)과 PMOS 트랜지스터들(912, 914)에 의해 정비트 라인(BL)과 부비트 라인(BLB) 간의 전압 차이가 증폭될 수 있다. 즉, 도 9의 비트라인 센스앰프(410)는 소자들의 연결 상태가 도 5와 다를 뿐 도 5의 비트라인 센스앰프(410)와 동일하게 동작할 수 있다.
도 10의 레플리카 비트라인 센스앰프(420)는, 도 9의 비트라인 센스앰프(410)의 구성들(911~918)을 모사한 소자들(1011~1018)을 포함할 수 있다. 레플리카 비트라인 센스앰프(420)는 제1페이즈 상태로 제어되므로 제1레플리카 스위치(1015)와 제2레플리카 스위치(1016)에는 풀업 전압(PU)이 인가되어 턴온 상태를 유지하고, 제3레플리카 스위치(1017)와 제4레플리카 스위치(1018)에는 풀다운 전압(PD)이 인가되어 오프 상태를 유지할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 장치의 구성도이다. 도 11에서는 도 4와 다르게 디지털 방식으로 비트라인 센스앰프(410)와 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량 및 비트라인 센스앰프(410)와 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량이 조절될 수 있다.
도 11을 참조하면, 메모리 장치는 비트라인 센스앰프(410), 레플리카 비트라인 센스앰프(420), 전류 제어 회로(1130), 소싱부(1111), 싱킹부(1112), 레플리카 소싱부(1121), 레플리카 싱킹부(1122) 및 메모리 셀들(CELL41, CELL42)을 포함할 수 있다.
소싱부(1111)는 풀업 전압(PU)을 이용해 비트라인 센스앰프(410)의 풀업 전압단(RTO)으로 전류를 소싱(sourcing)할 수 있다. 소싱부(1111)는 멀티플렉서(1131)와 N+1개의 NMOS 트랜지스터들(1132)를 포함할 수 있다(N은 1이상의 정수). 멀티플렉서(1121)는 풀업 전원 공급 신호(SAEP)가 '로우'로 활성화되면 제2코드(CODEP<0:N>)를 N+1개의 NMOS 트랜지스터들(1132)로 전달해 NMOS 트랜지스터들(1132) 중 턴온되는 트랜지스터들의 개수가 제2코드(CODEP<0:N>)에 따라 조절되도록 할 수 있다. 즉, 비트라인 센스앰프(410)로 소싱되는 전류량이 제2코드(CODEP<0:N>)에 따라 조절되도록 할 수 있다. 멀티플렉서(1131)는 풀업 전원 공급 신호(SAEP)가 '하이'로 비활성화되면 접지전압을 N+1개의 NMOS 트랜지스터들(1132)로 전달해 NMOS 트랜지스터들(1132) 모두가 오프되도록 할 수 있다.
싱킹부(1112)는 풀다운 전압(PD)을 이용해 비트라인 센스앰프(410)의 풀다운 전압단으로부터 전류를 싱킹(sinking)할 수 있다. 싱킹부(1112)는 멀티플렉서(1133)와 N+1개의 트랜지스터들(1124)를 포함할 수 있다. 멀티플렉서(1133)는 풀다운 전원 공급 신호(SAEN)가 '로우'로 활성화되면 제1코드(CODEN<0:N>)를 N+1개의 NMOS 트랜지스터들(1134)로 전달해 NMOS 트랜지스터들(1134) 중 턴온되는 트랜지스터들의 개수가 제1코드(CODEN<0:N>)에 따라 조절되도록 할 수 있다. 즉, 비트라인 센스앰프(410)로부터 싱킹되는 전류량이 제1코드(CODEN<0:N>)에 따라 조절되도록 할 수 있다. 멀티플렉서(1133)는 풀다운 전원 공급 신호(SAEN)가 '하이'로 비활성화되면 접지전압을 N+1개의 NMOS 트랜지스터들(1134)로 전달해 NMOS 트랜지스터들(1134) 모두가 오프되도록 할 수 있다.
레플리카 소싱부(1121)는 제2코드(CODEP<0:N>)에 응답해 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량을 조절할 수 있다. 레플리카 소싱부(1121)는 제2코드(CODEP<0:N>)에 응답해 온/오프되는 N+1개의 NMOS 트랜지스터들을 포함할 수 있다.
레플리카 싱킹부(1122)는 제1코드(CODEN<0:N>)에 응답해 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 조절할 수 있다. 레플리카 싱킹부(1122)는 제1코드(CODEN<0:N>)에 응답해 온/오프되는 N+1개의 NMOS 트랜지스터들을 포함할 수 있다.
전류 제어 회로(1130)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨과 목표 전압(VTARGET)의 레벨을 비교해 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량과 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 제어할 수 있다. 전류 제어 회로(1130)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)의 레벨보다 낮은 경우에, 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량을 늘리고 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 줄여 평균 레벨이 높아지도록 제어할 수 있다. 또한, 전류 제어 회로(1130)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)의 레벨보다 높은 경우에, 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량을 줄이고 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 늘려 평균 레벨이 낮아지도록 제어할 수 있다. 즉, 전류 제어 회로(1130)는 레플리카 정비트라인(BL_REP)의 전압과 레플리카 부비트라인(BLB_REP)의 전압의 평균 레벨이 목표 전압(VTARGET)의 레벨과 동일해지도록 레플리카 비트라인 센스앰프(420)로 소싱되는 전류량과 레플리카 비트라인 센스앰프(420)로부터 싱킹되는 전류량을 제어할 수 있다. 여기서 목표 전압(VTARGET)은 비트라인 센스앰프(410)의 오프셋의 중앙값의 목표 값일 수 있다.
도 12는 도 11의 전류 제어 회로(1130)의 일실시예 구성도이다.
도 12를 참조하면, 전류 제어 회로(1130)는 도 7의 전류 제어 회로(430)에서 아날로그-디지털 변환기(1210)를 더 포함할 수 있다.
아날로그-디지털 변환기(1210)는 아날로그 값인 제1바이어스 전압(VSAEN)을 디지털 값인 제1코드(CODEN<0:N>)와 제2코드(CODEP<0:N>)로 변환할 수 있다. 아날로그-디지털 변환기(1210)는 제1바이어스 전압(VSAEN)의 레벨이 높을수록 제1코드(CODEN<0:N>)의 값을 높게 생성하고 제2코드(CODEP<0:N>)의 값을 낮게 생성할 수 있다. 또한, 아날로그-디지털 변환기(1210)는 제1바이어스 전압(VSAEN)의 레벨이 낮을수록 제1코드(CODEN<0:N>)의 값을 낮게 생성하고 제2코드(CODEP<0:N>)의 값을 높게 생성할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명의 실시예들에서는 메모리 장치에서 2개의 비트라인들 간의 전압 차이를 증폭하는 증폭기 회로인 비트라인 센스앰프의 오프셋의 중앙을 원하는 값으로 조절하는 것을 예시했으나, 메모리 장치가 아닌 일반적인 집적 회로에서 2개의 라인들 간의 전압 차이를 증폭하는 증폭기 회로의 중앙을 원하는 값으로 조절하기 위해 본 발명이 적용될 수 있음은 당연하다.
410: 비트라인 센스앰프 420: 레플리카 비트라인 센스앰프
430: 전류 제어 회로 411: 소싱부
412: 싱킹부 421: 레플리카 소싱부
422: 레플리카 싱킹부 431: 제2바이어스 전압 생성부
432: 제1전압 폴로어 433: 제2전압 폴로어
CELL41, CELL42: 메모리 셀들

Claims (19)

  1. 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터와 제2인버터를 포함하는 증폭기 회로;
    제2레플리카 라인에 입력단과 출력단이 연결되고 상기 제1인버터를 모사한 제1레플리카 인버터와 제1레플리카 라인에 입력단과 출력단이 연결되고 상기 제2인버터를 모사한 제2레플리카 인버터를 포함하는 레플리카 증폭기 회로; 및
    상기 제1레플리카 라인의 전압과 상기 제2레플리카 라인의 전압의 평균 레벨과 목표 전압의 레벨을 비교해 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하는 전류 제어 회로
    를 포함하는 집적 회로.
  2. 제 1항에 있어서,
    상기 증폭기 회로로 소싱되는 전류량은 상기 레플리카 증폭기 회로로 소싱되는 전류량과 동일하게 제어되고, 상기 증폭기 회로로부터 싱킹되는 전류량은 상기 레플리카 증폭기 회로로부터 소싱되는 전류량과 동일하게 제어되는
    집적 회로.
  3. 제 2항에 있어서,
    상기 증폭기 회로의 오프셋 캔슬 동작시에, 상기 제1인버터는 상기 제2라인에 입력단과 출력단이 연결되고 상기 제2인버터는 상기 제1라인에 입력단과 출력단이 연결되고,
    상기 증폭기 회로의 증폭 동작시에, 상기 제1인버터와 상기 제2인버터는 상기 제1라인과 상기 제2라인 사이에서 크로스 커플드 형태로 연결되는
    집적 회로.
  4. 제 2항에 있어서,
    상기 전류 제어 회로는
    상기 평균 레벨이 상기 목표 전압의 레벨보다 낮은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 늘리고 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 줄이고,
    상기 평균 레벨이 상기 목표 전압의 레벨보다 높은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 줄이고, 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 늘리는
    집적 회로.
  5. 제 2항에 있어서,
    상기 전류 제어 회로는 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하기 위한 제1바이어스 전압을 생성하고,
    상기 제1바이어스 전압의 레벨은 상기 평균 레벨과 상기 목표 전압의 레벨의 비교 결과에 따라 조절되는
    집적 회로.
  6. 제 5항에 있어서,
    상기 제1바이어스 전압에 응답해 상기 레플리카 증폭기 회로로부터 전류를 싱킹하는 레플리카 싱킹부;
    상기 제1바이어스 전압의 레벨이 높아지면 낮아지고 상기 제1바이어스 전압의 레벨이 낮아지면 높아지는 제2바이어스 전압을 생성하는 제2바이어스 전압 생성부; 및
    상기 제2바이어스 전압에 응답해 상기 레플리카 증폭기 회로로 전류를 소싱하는 레플리카 소싱부
    를 더 포함하는 집적 회로.
  7. 제 6항에 있어서,
    상기 제1바이어스 전압을 이용해 상기 증폭기 회로로부터 싱킹되는 전류량을 제어하는 싱킹부; 및
    상기 제2바이어스 전압을 이용해 상기 증폭기 회로로 소싱되는 전류량을 제어하는 소싱부
    를 더 포함하는 집적 회로.
  8. 제 7항에 있어서,
    상기 전류 제어 회로에서 생성된 상기 제1바이어스 전압을 상기 싱킹부로 전달하기 위한 제1전압 폴로어; 및
    상기 제2바이어스 전압 생성부에서 생성된 상기 제2바이어스 전압을 상기 소싱부로 전달하기 위한 제2전압 폴로어
    를 더 포함하는 집적 회로.
  9. 제 2항에 있어서,
    상기 제1인버터의 입력단은 상기 제2라인에 연결되고 상기 제2인버터의 입력단은 상기 제1라인에 연결되고,
    상기 증폭기 회로는
    제1페이즈에서 상기 제1인버터의 입력단과 상기 제1인버터의 출력단을 전기적으로 연결시키기 위한 제1스위치;
    상기 제1페이즈에서 상기 제2인버터의 입력단과 상기 제2인버터의 출력단을 전기적으로 연결시키기 위한 제2스위치;
    제2페이즈에서 상기 제1인버터의 출력단과 상기 제1라인을 전기적으로 연결시키기 위한 제3스위치; 및
    상기 제2페이즈에서 상기 제2인버터의 출력단과 상기 제2라인을 전기적으로 연결시키기 위한 제4스위치를 더 포함하고,
    상기 제1페이즈에서는 상기 제1인버터와 상기 제2인버터의 오프셋을 캔슬하기 위한 동작이 수행되고, 상기 제2페이즈에서는 상기 제1라인과 상기 제2라인의 전압 차이를 증폭하기 위한 증폭 동작이 수행되는
    집적 회로.
  10. 제 9항에 있어서,
    상기 제1레플리카 인버터의 입력단은 상기 제2레플리카 라인에 연결되고 상기 제2레플리카 인버터의 입력단은 상기 제1레플리카 라인에 연결되고,
    상기 레플리카 증폭기 회로는
    상기 제1레플리카 인버터의 입력단과 상기 제1레플리카 인버터의 출력단을 전기적으로 연결시키기 위한 제1레플리카 스위치;
    상기 제2레플리카 인버터의 입력단과 상기 제2레플리카 인버터의 출력단을 전기적으로 연결시키기 위한 제2레플리카 스위치;
    상기 제1레플리카 인버터의 출력단과 상기 제1레플리카 라인을 전기적으로 연결시키기 위한 제3레플리카 스위치; 및
    상기 제2레플리카 인버터의 출력단과 상기 제2레플리카 라인을 전기적으로 연결시키기 위한 제4레플리카 스위치를 더 포함하고,
    상기 제1페이즈와 상기 제2페이즈에서, 상기 제1레플리카 스위치와 상기 제2레플리카 스위치는 턴온 상태, 상기 제3레플리카 스위치와 상기 제4레플리카 스위치는 오프 상태로 제어되는
    집적 회로.
  11. 제 5항에 있어서,
    상기 전류 제어 회로는
    풀업 바이어스 전압에 응답해 풀업 노드로 전류를 공급하기 위한 제1PMOS 트랜지스터;
    일단이 상기 풀업 노드에 연결된 제1저항;
    상기 목표 전압에 응답해 상기 제1저항의 타단과 제1풀다운 노드를 전기적으로 연결하기 위한 제2PMOS 트랜지스터;
    일단이 상기 풀업 노드에 연결된 제2저항;
    상기 제1레플리카 라인의 전압에 응답해 상기 제2저항의 타단과 제2풀다운 노드를 전기적으로 연결하기 위한 제3PMOS 트랜지스터;
    일단이 상기 풀업 노드에 연결된 제3저항;
    상기 제2레플리카 라인의 전압에 응답해 상기 제3저항의 타단과 상기 제2풀다운 노드를 전기적으로 연결하기 위한 제4PMOS 트랜지스터;
    풀다운 바이어스 전압에 응답해 상기 제1풀다운 노드로부터 전류를 싱킹하는 제1NMOS 트랜지스터;
    상기 풀다운 바이어스 전압에 응답해 상기 제2풀다운 노드로부터 전류를 싱킹하는 제2NMOS 트랜지스터; 및
    상기 제1풀다운 노드와 상기 제2풀다운 노드를 입력으로 하고 상기 제1바이어스 전압을 출력하는 연산 증폭기를 포함하는
    집적 회로.
  12. 제 2항에 있어서,
    상기 집적 회로는 메모리 장치이고,
    상기 제1라인과 상기 제2라인은 정비트 라인과 부비트 라인이고,
    상기 증폭기 회로는 비트라인 센스앰프인
    집적 회로.
  13. 제 2항에 있어서,
    상기 전류 제어 회로는 상기 레플리카 증폭기 회로부터 싱킹되는 전류량을 조절하기 위한 제1코드와 상기 레플리카 증폭기 회로로 소싱되는 전류량을 조절하기 위한 제2코드를 생성하고,
    상기 제1코드와 상기 제2코드는 상기 평균 레벨과 상기 목표 전압의 레벨의 비교 결과에 따라 조절되는
    집적 회로.
  14. 제 13항에 있어서,
    상기 제1코드에 응답해 상기 레플리카 증폭기 회로로부터 전류를 싱킹하는 레플리카 싱킹부;
    상기 제2코드에 응답해 상기 레플리카 증폭기 회로로 전류를 소싱하는 레플리카 소싱부;
    상기 제1코드에 응답해 상기 증폭기 회로로부터 싱킹되는 전류량을 제어하는 싱킹부; 및
    상기 제2코드에 응답해 상기 증폭기 회로로 소싱되는 전류량을 제어하는 소싱부
    를 더 포함하는 집적 회로.
  15. 제 13항에 있어서,
    상기 전류 제어 회로는
    풀업 바이어스 전압에 응답해 풀업 노드로 전류를 공급하기 위한 제1PMOS 트랜지스터;
    일단이 상기 풀업 노드에 연결된 제1저항;
    상기 목표 전압에 응답해 상기 제1저항의 타단과 제1풀다운 노드를 전기적으로 연결하기 위한 제2PMOS 트랜지스터;
    일단이 상기 풀업 노드에 연결된 제2저항;
    상기 제1레플리카 라인의 전압에 응답해 상기 제2저항의 타단과 제2풀다운 노드를 전기적으로 연결하기 위한 제3PMOS 트랜지스터;
    일단이 상기 풀업 노드에 연결된 제3저항;
    상기 제2레플리카 라인의 전압에 응답해 상기 제3저항의 타단과 상기 제2풀다운 노드를 전기적으로 연결하기 위한 제4PMOS 트랜지스터;
    풀다운 바이어스 전압에 응답해 상기 제1풀다운 노드로부터 전류를 싱킹하는 제1NMOS 트랜지스터;
    상기 풀다운 바이어스 전압에 응답해 상기 제2풀다운 노드로부터 전류를 싱킹하는 제2NMOS 트랜지스터;
    상기 제1풀다운 노드와 상기 제2풀다운 노드를 입력으로 하고 제1바이어스 전압을 출력하는 연산 증폭기; 및
    상기 제1바이어스 전압에 응답해 상기 제1코드와 상기 제2코드를 생성하는 아날로그-디지털 변환기를 포함하는
    집적 회로.
  16. 제1라인의 전압 레벨에 응답해 제1출력 노드를 풀다운 구동하는 제1NMOS 트랜지스터, 제2라인의 전압 레벨에 응답해 제2출력 노드를 풀다운 구동하는 제2NMOS 트랜지스터, 상기 제2출력 노드의 전압 레벨에 응답해 상기 제1출력 노드를 풀업 구동하는 제1PMOS 트랜지스터 및 상기 제1출력 노드의 전압 레벨에 응답해 상기 제2출력 노드를 풀업 구동하는 제2PMOS 트랜지스터를 포함하고, 증폭 동작시에는 상기 제1출력 노드와 상기 제2라인이 전기적으로 연결되고 상기 제2출력 노드와 상기 제1라인이 전기적으로 연결되고, 오프셋 캔슬 동작시에는 상기 제1출력 노드와 상기 제1라인이 전기적으로 연결되고 상기 제2출력 노드와 상기 제2라인이 전기적으로 연결되는 증폭기 회로;
    제1레플리카 라인의 전압 레벨에 응답해 제1레플리카 출력 노드를 풀다운 구동하는 제1레플리카 NMOS 트랜지스터, 제2레플리카 라인의 전압 레벨에 응답해 제2레플리카 출력 노드를 풀다운 구동하는 제2레플리카 NMOS 트랜지스터, 상기 제2레플리카 출력 노드의 전압 레벨에 응답해 상기 제1레플리카 출력 노드를 풀업 구동하는 제1레플리카 PMOS 트랜지스터 및 상기 제1레플리카 출력 노드의 전압 레벨에 응답해 상기 제2레플리카 출력 노드를 풀업 구동하는 제2레플리카 PMOS 트랜지스터를 포함하고, 상기 제1레플리카 출력 노드와 상기 제1레플리카 라인이 전기적으로 연결되고 상기 제2레플리카 출력 노드와 상기 제2레플리카 라인이 전기적으로 연결되는 레플리카 증폭기 회로; 및
    상기 제1레플리카 라인의 전압과 상기 제2레플리카 라인의 전압의 평균 레벨과 목표 전압의 레벨을 비교해 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하는 전류 제어 회로
    를 포함하는 집적 회로.
  17. 제 16항에 있어서,
    상기 증폭기 회로로 소싱되는 전류량은 상기 레플리카 증폭기 회로로 소싱되는 전류량과 동일하게 제어되고, 상기 증폭기 회로로부터 싱킹되는 전류량은 상기 레플리카 증폭기 회로로부터 소싱되는 전류량과 동일하게 제어되는
    집적 회로.
  18. 제 17항에 있어서,
    상기 전류 제어 회로는
    상기 평균 레벨이 상기 목표 전압의 레벨보다 낮은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 늘리고 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 줄이고,
    상기 평균 레벨이 상기 목표 전압의 레벨보다 높은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 줄이고, 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 늘리는
    집적 회로.
  19. 제 17항에 있어서,
    상기 집적 회로는 메모리 장치이고,
    상기 제1라인과 상기 제2라인은 정비트 라인과 부비트 라인이고,
    상기 증폭기 회로는 비트라인 센스앰프인
    집적 회로.
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