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KR102298160B1 - 반도체 장치 및 이를 포함하는 통신 시스템 - Google Patents

반도체 장치 및 이를 포함하는 통신 시스템 Download PDF

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KR102298160B1
KR102298160B1 KR1020150114374A KR20150114374A KR102298160B1 KR 102298160 B1 KR102298160 B1 KR 102298160B1 KR 1020150114374 A KR1020150114374 A KR 1020150114374A KR 20150114374 A KR20150114374 A KR 20150114374A KR 102298160 B1 KR102298160 B1 KR 102298160B1
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KR
South Korea
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clock
reference clock
rising edge
phase
frequency
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김도형
김태익
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삼성전자주식회사
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Publication date
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Abstract

반도체 장치 및 이를 포함하는 통신 시스템이 제공된다. 상기 반도체 장치는, 레퍼런스 클럭을 생성하는 레퍼런스 클럭 발생부, 상기 레퍼런스 클럭을 제공받아, 상기 레퍼런스 클럭과 다른 주파수를 갖는 제1 클럭을 생성하는 위상 고정 루프(PLL), 송신 데이터에 포함된 미리 결정된 정수(integer) 값과 위상 간격(phase interval)을 곱한 값을 상기 레퍼런스 클럭의 라이징 에지(rising edge)로부터 딜레이시켜 제2 클럭을 생성하는 정수 분주기(integer divider), 및 상기 제2 클럭의 최초의 라이징 에지로부터 위상 변이(phase shift)된 제1 송신 신호를 생성하는 프로세싱부를 포함하고, 상기 위상 간격은 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비를 이용하여 결정된다.

Description

반도체 장치 및 이를 포함하는 통신 시스템{Semiconductor device and the communication system including thereof}
본 발명은 반도체 장치 및 이를 포함하는 통신 시스템에 관한 것이다.
일반적으로, PSK 방식은 신호를 위상에 실어서 전송함으로써 매우 간단하면서도 효율적인 변조 방식으로 사용되어 왔다. 신호를 위상에 대응하는 수에 따라 보통 2N(N=1,2,3,4,…)개의 성상(constellation)이 형성된다. N의 수에 따라 BPSK, QPSK, 8PSK, 16PSK, … 등으로 불린다. 그러나 이러한 신호는 천이할 때 원점을 지나는 특성을 가지므로 PA(Power Amplifier)를 통과할 때 선형 영역에서 동작하지 않으면 신호가 심하게 왜곡되어 품질의 저하를 초래한다. 따라서 PA의 능력을 최대로 사용하지 못하게 되는 원인이 된다.
NFC(Near Field Communication) 카드는 스마트 카드(smart card), 칩 카드(chip card), IC 카드 등으로 불리며, 그 동작 방법에 따라 패시브 모드(passive mode)와 액티브 모드(active mode)로 구분되어 동작될 수 있다.
패시브 모드에서는, 리더(reader)로부터 송출된 신호를 NFC 카드가 수신하는 동작을 수행하고, 액티브 모드에서는, 리더로부터 송출된 신호에 NFC 카드가 송신 데이터를 실어 다시 리더로 송출하는 동작을 수행한다.
본 발명이 해결하고자 하는 기술적 과제는, PSK 통신에 이용되는 트랜스미터에서, 상대적으로 작은 값을 갖는 PI(Phase Interval) 값과 정수 값의 곱을 이용하여 위상(phase)을 정의함으로써, 용이하게 송신 신호를 생성하고 전송할 수 있는 PSK 통신용 모듈레이터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, PSK 통신에 이용되는 리시버에서, PSK 신호를 복조(demodulate)하기 위해 이용되는 위상 검출부(phase detector)에서 출력 신호에 발생하는 노이즈를 감소시킬 수 있는 PSK 통신용 디모듈레이터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, PSK 위상 변이 값을 용이하게 변조(modulate) 및 복조(demodulate)할 수 있는 PSK 통신 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 레퍼런스 클럭을 생성하는 레퍼런스 클럭 발생부, 상기 레퍼런스 클럭을 제공받아, 상기 레퍼런스 클럭과 다른 주파수를 갖는 제1 클럭을 생성하는 위상 고정 루프(PLL), 송신 데이터에 포함된 미리 결정된 정수(integer) 값과 위상 간격(phase interval)을 곱한 값을 상기 레퍼런스 클럭의 라이징 에지(rising edge)로부터 딜레이시켜 제2 클럭을 생성하는 정수 분주기(integer divider), 및 상기 제2 클럭의 최초의 라이징 에지로부터 위상 변이(phase shift)된 제1 송신 신호를 생성하는 프로세싱부를 포함하고, 상기 위상 간격은 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비를 이용하여 결정된다.
본 발명의 몇몇 실시예에서, 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비는 M이고, 상기 위상 간격은 360°/M으로 결정될 수 있다.
본 발명의 몇몇 실시예에서, 상기 레퍼런스 클럭을 제공받아 리셋된 레퍼런스 클럭을 생성하는 펄스 생성부를 더 포함하고, 상기 정수 분주기는 상기 펄스 생성부로부터 상기 리셋된 레퍼런스 클럭을 제공받아 제3 클럭을 생성하고, 상기 프로세싱부는 상기 제3 클럭의 최초의 라이징 에지로부터 위상 변이된 제2 송신 신호를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 정수 분주기는 상기 정수 값과 상기 위상 간격을 곱한 값을 상기 리셋된 레퍼런스 클럭의 라이징 에지로부터 딜레이시켜 상기 제3 클럭을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 펄스 생성부는 미리 정한 주기에 따라 상기 리셋된 레퍼런스 클럭을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 펄스 생성부는 제1 리셋된 레퍼런스 클럭과 제2 리셋된 레퍼런스 클럭을 생성하고, 상기 정수 분주기는 상기 제1 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 상기 제3 클럭을 생성하고, 상기 제2 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 제4 클럭을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 프로세싱부는 상기 제4 클럭의 최초의 라이징 에지로부터 위상 변이된 제3 송신 신호를 생성하고, 상기 제3 송신 신호는 상기 제2 송신 신호와 다른 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 프로세싱부는 상기 제2 클럭의 최초의 제1 라이징 에지와 상기 제1 라이징 에지에 가장 인접한 제2 라이징 에지 사이의 폭만큼 딜레이된 값을 갖는 상기 제1 송신 신호를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 NFC(Near Field Communication) 통신의 트랜스미터(transmitter)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 레퍼런스 클럭 주파수에 채배된 주파수를 갖는 제1 클럭과 리셋된 레퍼런스 클럭을 제공받고, 송신 데이터에 포함된 미리 결정된 정수(integer) 값과 위상 간격(phase interval)을 곱한 값을 상기 리셋된 레퍼런스 클럭의 라이징 에지(rising edge)로부터 딜레이시켜 제2 클럭을 생성하는 정수 분주기(integer divider), 및 상기 제2 클럭의 최초의 라이징 에지로부터 위상 변이(phase shift)된 제1 송신 신호를 생성하는 프로세싱부를 포함하고, 상기 위상 간격은 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비를 이용하여 결정된다.
본 발명의 몇몇 실시예에서, 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비는 M이고, 상기 위상 간격은 360°/M으로 결정될 수 있다.
본 발명의 몇몇 실시예에서, 상기 정수 분주기는 제1 리셋된 레퍼런스 클럭과 제2 리셋된 레퍼런스 클럭을 제공받고, 상기 제1 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 상기 제2 클럭을 생성하고, 상기 제2 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 제3 클럭을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 프로세싱부는 상기 제3 클럭의 최초의 라이징 에지로부터 위상 변이된 제2 송신 신호를 생성하고, 상기 제2 송신 신호는 상기 제1 송신 신호와 다른 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 프로세싱부는 상기 제2 클럭의 최초의 제1 라이징 에지와 상기 제1 라이징 에지에 가장 인접한 제2 라이징 에지 사이의 폭만큼 딜레이된 값을 갖는 상기 제1 송신 신호를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 NFC(Near Field Communication) 통신의 트랜스미터(transmitter)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 클럭을 제공받고, 상기 제1 클럭의 위상 변이 값을 검출하여 제2 클럭을 생성하는 위상 검출부(phase detector), 레퍼런스 클럭의 주파수에 대해 체배 주파수를 갖는 제3 클럭을 생성하는 위상 고정 루프(PLL), 및 상기 제2 클럭과 상기 제3 클럭을 비교하여, 딜레이된 위상 값에 대응하는 정수 값을 연산하는 카운터부를 포함하고, 상기 제2 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 클럭의 라이징 에지 사이의 폭 크기만큼 제1 레벨 값을 갖고, 상기 제1 클럭의 제1 라이징 에지가 상기 레퍼런스 클럭의 라이징 에지보다 앞서는 경우, 상기 제2 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 클럭의 상기 제1 라이징 에지 뒤에 가장 인접한 제2 라이징 에지 사이의 폭 크기만큼 상기 제1 레벨 값을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제3 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비는 M이고, 위상 간격은 360°/M으로 결정될 수 있다.
본 발명의 몇몇 실시예에서, 상기 카운터부는 상기 위상 변이 값과 상기 위상 간격의 비로 상기 정수 값을 연산할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 레벨 값은 하이 레벨 값일 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 NFC(Near Field Communication) 통신의 리시버(receiver)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 PSK 통신 시스템은, 레퍼런스 클럭 발생부, 펄스 생성부, 제1 위상 고정 루프, 정수 분주기, 및 프로세싱부를 포함하는 트랜스미터, 및 위상 검출부, 제2 위상 고정 루프, 및 카운터부를 포함하는 리시버를 포함하고, 상기 레퍼런스 클럭 발생부는 레퍼런스 클럭을 생성하고, 상기 펄스 생성부는 상기 레퍼런스 클럭을 제공받아 리셋된 레퍼런스 클럭을 생성하고, 상기 제1 위상 고정 루프는 상기 레퍼런스 클럭을 제공받아 제1 클럭을 생성하고, 상기 정수 분주기는 송신 데이터에 포함된 미리 결정된 정수 값과 위상 간격을 곱한 값을 상기 리셋된 레퍼런스 클럭의 라이징 에지로부터 딜레이시켜 제2 클럭을 생성하고, 상기 프로세싱부는 상기 제2 클럭의 최초의 라이징 에지로부터 위상 변이된 제1 신호를 생성하고, 상기 위상 검출부는 상기 제1 신호를 제공받아 위상 변이 값을 검출하여 제3 클럭을 생성하고, 상기 제2 위상 고정 루프는 제4 클럭을 생성하고, 상기 카운터부는 상기 제3 클럭과 상기 제4 클럭을 비교하여 상기 정수 값을 연산한다.
본 발명의 몇몇 실시예에서, 상기 위상 간격은 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비를 이용하여 결정될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비는 M이고, 상기 위상 간격은 360°/M으로 결정될 수 있다.
본 발명의 몇몇 실시예에서, 상기 펄스 생성부는 미리 정한 주기에 따라 상기 리셋된 레퍼런스 클럭을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 펄스 생성부는 제1 리셋된 레퍼런스 클럭과 제2 리셋된 레퍼런스 클럭을 생성하고, 상기 정수 분주기는 상기 제1 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 상기 제2 클럭을 생성하고, 상기 제2 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 제5 클럭을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 프로세싱부는 상기 제5 클럭의 최초의 라이징 에지로부터 위상 변이된 제2 신호를 생성하고, 상기 제2 신호는 상기 제1 신호와 다른 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 위상 검출부는 상기 제1 신호와 상기 제2 신호를 제공받아 각각으로부터 위상 변이 값을 검출할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 신호의 라이징 에지 사이의 폭 크기만큼 제1 레벨 값을 갖고, 상기 제1 신호의 제1 라이징 에지가 상기 레퍼런스 클럭의 라이징 에지보다 앞서는 경우, 상기 제3 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 신호의 상기 제1 라이징 에지 뒤에 가장 인접한 제2 라이징 에지 사이의 폭 크기만큼 상기 제1 레벨 값을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 레벨 값은 하이 레벨 값일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 3은 본 발명의 기술적 사상에 따른 반도체 장치를 이용하여 PSK 통신을 수행하는 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4의 펄스 생성부를 구체적으로 도시한 블록도이다.
도 7은 도 6의 딜레이부를 구체적으로 도시한 블록도이다.
도 8은 도 6의 펄스 생성부의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 4의 정수 분주기를 구체적으로 도시한 블록도이다.
도 10은 도 4의 프로세싱부를 구체적으로 도시한 블록도이다.
도 11은 도 10의 프로세싱부의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 13은 도 12의 위상 검출부를 구체적으로 도시한 블록도이다.
도 14는 도 13의 위상 검출부의 동작을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치가 적용된 NFC 카드를 개략적으로 도시한 것이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 실시예에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
도 1 내지 도 3은 본 발명의 기술적 사상에 따른 반도체 장치를 이용하여 PSK 통신을 수행하는 방법을 설명하기 위한 도면들이다.
PSK(Phase Shift Keying) 통신은 RF 통신 중 하나의 방식으로 신호의 크기에 따라 위상 변이(phase shift) 정도를 조절하여 통신하는 방식이다. DPC(digital-to-phase converter) 장치는 디지털 신호를 특정한 위상 변이 신호로 변환하는 장치로서, PDC(phase-to-digital converter)에 대응하여 신호를 출력하는 장치이다. DPC 장치에서는 디지털 신호의 값이 증가할수록 위상 변이 정도가 증가하여 신호가 출력된다.
도 1을 참조하면, DPC 장치에서 디지털 신호를 위상 변이 신호로 변환하기 위해서, 최소의 단위 유닛인 PI(Phase Interval)를 이용한다. 예를 들어, 신호의 크기가 M이고, 위상이 θ인 경우에, PSK 통신에서 중요성이 미약한 M값은 무시하고, θ만을 이용하여 위상 변이 신호를 생성할 수 있다. 즉, θ=PI*N(N은 정수 값)을 이용하여, 디지털 신호를 위상 변이 신호로 변환할 수 있다. 구체적으로, 송신 데이터의 N이 4라고 가정하고, 미리 설정된 PI 값은 16˚라고 가정하면, 출력되는 위상 변이 신호는 64˚ 위상 변이된 신호이다.
도 2 및 도 3을 참조하면, PI 값은 미리 설정된 값이며, N은 송신 데이터에 따라 다른 값이다. PSK 신호를 생성할 때, PI에 N을 곱한 값만큼 위상을 변이시켜 생성한다. 레퍼런스 클럭(REF)에 대하여, 체배된 클럭(CLK)을 이용하여 N만큼 딜레이시킬 수 있고, 이 때 딜레이된 신호가 PSK 신호가 된다.
본 발명의 기술적 사상에 따르면, 위상 도메인(phase domain)만을 이용하여 PSK 신호를 생성할 수 있으므로, 1차원 도메인에서 PSK 통신을 수행할 수 있다. 이에 따라, 시스템 전체의 부담을 감소시킬 수 있고, I/Q 채널이 불필요하게 되어 아날로그 믹서(analog mixer)없이 PSK 통신을 수행할 수 있다.
또한, PI를 결정하는 것은 360˚/M을 이용하여 결정할 수 있으며, M은 F(CLK)=F(REF)*M에서 결정될 수 있다. F(CLK)는 체배된 클럭의 주파수이며, F(REF)는 레퍼런스 클럭의 주파수이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치의 블록도이다. 도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 반도체 장치(1)는, 레퍼런스 클럭 발생부(10), 제1 위상 고정 루프(20), DPC 장치(30)를 포함한다.
레퍼런스 클럭 발생부(10)는 레퍼런스 클럭(REF)을 생성하여, 제1 위상 고정 루프(20) 또는 DPC 장치(30)의 펄스 생성부(300)로 레퍼런스 클럭(REF)을 제공한다. 본 발명의 몇몇 실시예에서, 레퍼런스 클럭(REF)은 제1 주파수(f1)를 가질 수 있다. 이러한 제1 주파수(f1)는 예를 들어, 13.56MHz일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 위상 고정 루프(20)는 레퍼런스 클럭 발생부(10)로부터 레퍼런스 클럭(REF)을 제공받아, 레퍼런스 클럭(REF)과 다른 주파수를 갖는 제1 클럭(CLK_1)을 생성한다. 예를 들어, 제1 클럭(CLK_1)의 주파수는 제2 주파수(f2)일 수 있다. 이 때, 제2 주파수(f2)와 제1 주파수(f1)의 비는 M이고, PI는 360°/M으로 결정될 수 있다. 즉, M = f2/f1 이다.
DPC 장치(30)는 펄스 생성부(300), 정수 분주기(310), 프로세싱부(320)를 포함할 수 있다.
펄스 생성부(300)는 레퍼런스 클럭 발생부(10)로부터 레퍼런스 클럭(REF)을 제공받아, 리셋된 레퍼런스 클럭(RES_REF)을 생성할 수 있다. 리셋된 레퍼런스 클럭(RES_REF)은 정수 분주기(310)로 제공될 수 있다. 이 때, 펄스 생성부(300)는 미리 정한 주기에 따라 리셋된 레퍼런스 클럭(RES_REF)을 생성할 수 있다.
정수 분주기(310)는 제1 위상 고정 루프(20)로부터 제1 클럭(CLK_1)을 제공받고, 펄스 생성부(300)로부터 리셋된 레퍼런스 클럭(RES_REF)을 제공받을 수 있다. 정수 분주기(310)는 송신 데이터(DATA)에 포함된 미리 결정된 정수 값(N)과 위상 간격(PI)을 곱한 값을 리셋된 레퍼런스 클럭(RES_REF)의 라이징 에지(rising edge)로부터 딜레이시켜 제2 클럭(CLK_2)을 생성할 수 있다.
도 5를 참조하면, 레퍼런스 클럭(REF)에 대해, 리셋된 레퍼런스 클럭(RES_REF)이 생성된 것이 도시되어 있다. PSK 통신을 수행하기 위해, 초기에 리셋 동작을 수행하여, 통신 시작점을 설정할 수 있다. 리셋된 레퍼런스 클럭(RES_REF)에 의하여, 기존의 데이터들을 클리어할 수 있다. 리셋된 레퍼런스 클럭(RES_REF)의 최초의 라이징 에지로부터 제1 클럭(CLK_1)의 클럭 수를 N만큼 연산하면, 딜레이시킬 위상 변이 정도를 알 수 있다.
정수 분주기(310)는 리셋된 레퍼런스 클럭(RES_REF)의 최초의 라이징 에지를 기준으로 하여, 제1 클럭(CLK_1)의 클럭 수를 연산하고, N만큼 딜레이시킨 제2 클럭(CLK_2)의 라이징 에지를 결정할 수 있다. 제2 클럭(CLK_2)에서 최초의 제1 라이징 에지와 제1 라이징 에지에 가장 인접한 제2 라이징 에지 사이의 폭이 위상 변이 값이다. 제2 라이징 에지 이후의 클럭은 사용하지 않으며, 새로운 리셋된 레퍼런스 클럭(RES_REF)이 제공된 후에, 다시 위의 과정을 반복하여 위상 변이된 신호를 생성한다.
도 4 및 도 5를 참조하면, 프로세싱부(320)는 제2 클럭(CLK_2)의 최초의 라이징 에지로부터 위상 변이된 제1 송신 신호(S1)를 생성할 수 있다. 프로세싱부(320)는 정수 분주기(310)로부터 제2 클럭(CLK_2)을 제공받으며, 제2 클럭(CLK_2)의 최초의 제1 라이징 에지와 제1 라이징 에지에 가장 인접한 제2 라이징 에지 사이의 폭만큼 위상 변이된 제1 송신 신호(S1)를 생성할 수 있다.
제1 송신 신호(S1)는 위상 변이된 신호이며, PSK 통신의 출력 신호가 된다. 이를 이용하여, 트랜스미터 측에서는 PSK 신호를 송신하며, 이를 리시버 측에서 제공받아 복조(demodulation)함으로써 PSK 통신을 수행할 수 있다.
도 5를 참조하면, 새로운 리셋된 레퍼런스 클럭(RES_REF)이 입력되는 경우, 위에서 설명한 동작을 반복하여 수행하며, 새로운 정수 값에 대응하여 위상 변이 정도가 달라져서, 프로세싱부(320)는 제1 송신 신호(S1)와 다른 위상 변이 값을 갖는 송신 신호를 생성할 수 있다. 예를 들어, 제1 송신 신호(S1)의 위상 변이 값이 θ1이고, 새로운 송신 신호의 위상 변이 값은 θ2일 수 있다. 서로 다른 위상 변이 값을 갖는다는 것은, 서로 다른 데이터를 송신하는 것을 의미한다.
반도체 장치(1)는, 예를 들어, NFC(Near Field Communication) 통신의 트랜스미터(transmitter)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 6은 도 4의 펄스 생성부를 구체적으로 도시한 블록도이다. 도 7은 도 6의 딜레이부를 구체적으로 도시한 블록도이다. 도 8은 도 6의 펄스 생성부의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 7을 참조하면, 펄스 생성부(300)의 딜레이부(301)는 플립플롭(flip-flop; FF) 회로를 이용하여 형성할 수 있다. 딜레이부(301)는 레퍼런스 클럭(REF)의 주기로 정수 분주기(310)를 리셋하는 펄스를 생성하는 역할을 한다. 즉, 펄스 생성부(300)는 리셋된 레퍼런스 클럭(RES_REF)을 생성하여, 정수 분주기(310)로 제공한다. 레퍼런스 클럭(REF)의 주기마다 리셋 동작을 수행해야 하는 이유는, 레퍼런스 클럭(REF)의 주기마다 제2 클럭(CLK_2)을 업데이트 해야하기 때문이다. 이에 따라, DPC 장치(30)의 출력 신호의 위상 변이 값은 레퍼런스 클럭(REF)의 주기에 따라 업데이트될 수 있다.
딜레이부(301)는 일반적으로 인버터와 커패시터를 이용하여 형성될 수 있지만, 커패시터의 사이즈로 라이징/폴링 시간을 조절하는데 PVT의 영향을 받기 때문에 문제점이 있다. 또한, 패스트 코너(fast corner)에서는 펄스 폭(pulse width)이 좁아져서 펄스가 사라질 문제점이 있기 때문에, 펄스 사이즈를 크게 설계해야 하는 문제점이 있다.
본 발명의 기술적 사상에 따르면, 펄스 생성부(300)의 딜레이부(301)는 플립플롭(FF) 회로를 포함하며, 이에 따라, PVT에 영향을 받지 않는 펄스 폭을 생성할 수 있다.
도 8을 참조하면, 펄스 생성부(300)에서 입력 신호(S_IN)에 대해 클럭(CLK)의 특정 클럭 수만큼 딜레이시켜 출력 신호(S_OUT)를 생성할 수 있다.
도 9는 도 4의 정수 분주기를 구체적으로 도시한 블록도이다.
도 9를 참조하면, 정수 분주기(310)의 입력 신호는 제1 클럭(CLK_1)이고, 출력 신호는 제2 클럭(CLK_2)이다. 도 9에서는 스왈로우 분주기(swallow divider) 구조를 도시하고 있다.
도 10은 도 4의 프로세싱부를 구체적으로 도시한 블록도이다. 도 11은 도 10의 프로세싱부의 동작을 설명하기 위한 타이밍도이다.
도 10 및 도 11을 참조하면, 프로세싱부(320)는 플립플롭(FF) 회로를 이용하여 형성할 수 있다. 프로세싱부(320)는 제2 클럭(CLK_2)을 입력으로 제공받아, 제2 클럭(CLK_2)의 제1 라이징 에지와 제2 라이징 에지의 폭만 DATA_REG로 샘플링하고, 샘플링된 DATA_REG를 이용하여 위상 변이된 신호인 제1 송신 신호(S1)를 출력할 수 있다. 레퍼런스 클럭(REF)의 주기마다 동작을 리셋하여, 다시 PSK 송신 신호를 출력할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 블록도이다. 도 13은 도 12의 위상 검출부를 구체적으로 도시한 블록도이다. 도 14는 도 13의 위상 검출부의 동작을 설명하기 위한 타이밍도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(2)는 위상 검출부(60), 제2 위상 고정 루프(70), 카운터부(80)를 포함한다.
위상 검출부(60)는 제1 송신 신호(S1) 또는 제2 송신 신호(S2)를 제공받고, 제1 송신 신호(S1) 또는 제2 송신 신호(S2)의 위상 변이 값을 검출하여 제4 클럭(CLK_4)을 생성할 수 있다.
구체적으로, 위상 검출부(60)는 레퍼런스 클럭(REF)을 제공받아, 제1 송신 신호(S1) 또는 제2 송신 신호(S2)와 비교하여 위상 변이 값을 검출할 수 있다. 위상 검출부(60)가 제1 송신 신호(S1)를 제공받은 경우, 레퍼런스 클럭(REF)의 주파수가 제3 주파수(f3)이고, 제1 송신 신호(S1)의 주파수가 제4 주파수(f4)이면, 제4 주파수(f4)와 제3 주파수(f3)의 비는 M1이고, PI는 360°/M1으로 결정될 수 있다. 즉, M1 = f4/f3 이다.
또는, 위상 검출부(60)가 제2 송신 신호(S2)를 제공받은 경우, 레퍼런스 클럭(REF)의 주파수가 제3 주파수(f3)이고, 제2 송신 신호(S2)의 주파수가 제5 주파수(f5)이면, 제5 주파수(f5)와 제3 주파수(f3)의 비는 M2이고, PI는 360°/M2로 결정될 수 있다. 즉, M2 = f5/f3 이다.
도 13을 참조하면, 위상 검출부(60)는 레퍼런스 클럭(REF)과 제1 송신 신호(S1) 또는 제2 송신 신호(S2) 사이의 위상 변이 정도를 펄스 폭(pulse width)으로부터 연산하고, 제4 클럭(CLK_4)을 생성하여 카운터부(80)로 제공할 수 있다.
여기에서, 본 발명에 따른 위상 검출부(60)는 OR 게이트 회로와 인버팅 회로를 포함한다. 일반적으로 SR 래치 회로가 이용될 수 있으나, 이는 노이즈 환경에 취약하므로 본 발명에 따른 위상 검출부(60) 구조를 제안한다.
본 발명의 기술적 사상에 따른 위상 검출부(60)는 PSK 통신에서 사용될 수 있는 PDC 장치에 최적화 되어 있다. 위상 검출부(60)는 노이즈 영향을 최소화하기 위해, 에지 트리글(edge-trigger) 방식을 이용하며, 출력 신호는 언제나 하나의 신호로 출력되며, 이는 레퍼런스 클럭(REF)을 기준으로 하여 제1 송신 신호(S1) 또는 제2 송신 신호(S2) 사이의 펄스 폭으로 출력된다.
도 13 및 도 14를 참조하면, 레퍼런스 클럭(REF)의 라이징 에지가 제1 송신 신호(S1) 또는 제2 송신 신호(S2)의 라이징 에지보다 뒤처지는 경우가 발생한다. 이 때, 제1 송신 신호(S1) 또는 제2 송신 신호(S2)가 레퍼런스 클럭(REF)보다 앞서게 되면, MUX를 1로 선택하여 신호가 인버팅 된다. 인버팅된 신호는 언제나 레퍼런스 클럭(REF)의 라이징 에지와 제1 송신 신호(S1) 또는 제2 송신 신호(S2)의 라이징 에지 사이의 폭을 출력 신호로 출력하므로 항상 PDC 장치가 정상 동작할 수 있다.
구체적으로, 도 14를 참조하면, 위상 검출부(60)에서는 레퍼런스 클럭(REF)이 제1 송신 신호(S1) 또는 제2 송신 신호(S2)보다 앞서는 경우에는 UP 신호 클럭을 제4 클럭(CLK_4)으로 출력하며, 제1 송신 신호(S1) 또는 제2 송신 신호(S2)가 레퍼런스 클럭(REF)보다 앞서는 경우에는 DN 신호 클럭을 제4 클럭(CLK_4)으로 출력하게 된다.
제4 클럭(CLK_4)은 레퍼런스 클럭(REF)의 라이징 에지와 제1 송신 신호(S1) 또는 제2 송신 신호(S2)의 라이징 에지 사이의 폭을 제1 레벨 값으로 갖게된다. 예를 들어, 제1 레벨 값은 하이 레벨 값일 수 있다.
A 지점을 기준으로 하여, 제1 송신 신호(S1) 또는 제2 송신 신호(S2)가 레퍼런스 클럭(REF)보다 앞서게 되므로, A 이전에는 UP 신호 클럭을 제4 클럭(CLK_4)으로 출력하며, A 이후에는 DN 신호 클럭을 제4 클럭(CLK_4)으로 출력하게 된다.
다시 도 12를 참조하면, 제2 위상 고정 루프(70)는 레퍼런스 클럭(REF)의 주파수에 대해 체배 주파수를 갖는 제5 클럭(CLK_5)을 생성하여 카운터부(80)로 제공할 수 있다. 카운터부(80)는 제4 클럭(CLK_4)과 제5 클럭(CLK_5)을 비교하여 딜레이된 위상 값에 대응하는 정수 값(N)을 연산하여 출력할 수 있다.
이 때, 카운터부(80)는 위상 변이 값(θ)과 PI의 비로 정수 값(N)을 연산할 수 있다. 정수 값(N)이 결정되면, 이에 따라, 데이터를 복조(demodulation)할 수 있다.
반도체 장치(3)는, 예를 들어, NFC(Near Field Communication) 통신의 리시버(receiver)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치가 적용된 NFC 카드를 개략적으로 도시한 것이다.
도 15를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 NFC 통신에서 트랜스미터(101) 또는 리시버(102)에 적용될 수 있다.
트랜스미터(101)는 DPC 장치(110)를 포함할 수 있으며, DPC 장치(110)에는 위에서 설명한 레퍼런스 클럭 발생부(10), 펄스 생성부(300), 제1 위상 고정 루프(20), 정수 분주기(310), 프로세싱부(320)가 포함될 수 있다.
또한, 리시버(102)는 PDC 장치(120)를 포함할 수 있으며, PDC 장치(120)에는 위에서 설명한 위상 검출부(60), 제2 위상 고정 루프(70), 카운터부(80)가 포함될 수 있다.
다만, 본 발명이 이에 제한되는 것은 아니며, PSK 통신을 이용하는 통신 시스템에서 트랜스미터(101)와 리시버(102)가 적용될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 SoC 시스템(1000)에 채용될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다.
컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다.
인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 전자 시스템(1100)에 하나의 구성 요소로 채용될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 18은 태블릿 PC(1200)을 도시한 도면이고, 도 19는 노트북(1300)을 도시한 도면이며, 도 20은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 레퍼런스 클럭 발생부
20: 제1 위상 고정 루프
30: DPC 장치
60: 위상 검출부
70: 제2 위상 고정 루프
80: 카운터부
300: 펄스 생성부
310: 정수 분주기
320: 프로세싱부

Claims (20)

  1. 레퍼런스 클럭을 생성하는 레퍼런스 클럭 발생부;
    상기 레퍼런스 클럭을 제공받아, 상기 레퍼런스 클럭과 다른 주파수를 갖는 제1 클럭을 생성하는 위상 고정 루프(PLL);
    송신 데이터에 포함된 미리 결정된 정수(integer) 값과 위상 간격(phase interval)을 곱한 값을 상기 레퍼런스 클럭의 라이징 에지(rising edge)로부터 딜레이시켜 제2 클럭을 생성하는 정수 분주기(integer divider); 및
    상기 제2 클럭의 최초의 라이징 에지로부터 위상 변이(phase shift)된 제1 송신 신호를 생성하는 프로세싱부를 포함하고,
    상기 위상 간격은 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비를 이용하여 결정되는 PSK(Phase Shift Keying) 통신용 모듈레이터를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비는 M이고,
    상기 위상 간격은 360°/M으로 결정되는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 레퍼런스 클럭을 제공받아 리셋된 레퍼런스 클럭을 생성하는 펄스 생성부를 더 포함하고,
    상기 정수 분주기는 상기 펄스 생성부로부터 상기 리셋된 레퍼런스 클럭을 제공받아 제3 클럭을 생성하고,
    상기 프로세싱부는 상기 제3 클럭의 최초의 라이징 에지로부터 위상 변이된 제2 송신 신호를 생성하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 정수 분주기는 상기 정수 값과 상기 위상 간격을 곱한 값을 상기 리셋된 레퍼런스 클럭의 라이징 에지로부터 딜레이시켜 상기 제3 클럭을 생성하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  5. 제 3항에 있어서,
    상기 펄스 생성부는 미리 정한 주기에 따라 상기 리셋된 레퍼런스 클럭을 생성하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  6. 제 3항에 있어서,
    상기 펄스 생성부는 제1 리셋된 레퍼런스 클럭과 제2 리셋된 레퍼런스 클럭을 생성하고,
    상기 정수 분주기는 상기 제1 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 상기 제3 클럭을 생성하고, 상기 제2 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 제4 클럭을 생성하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 프로세싱부는 상기 제4 클럭의 최초의 라이징 에지로부터 위상 변이된 제3 송신 신호를 생성하고,
    상기 제3 송신 신호는 상기 제2 송신 신호와 다른 신호인 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 프로세싱부는 상기 제2 클럭의 최초의 제1 라이징 에지와 상기 제1 라이징 에지에 가장 인접한 제2 라이징 에지 사이의 폭만큼 딜레이된 값을 갖는 상기 제1 송신 신호를 생성하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 반도체 장치는 NFC(Near Field Communication) 통신의 트랜스미터(transmitter)를 포함하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  10. 레퍼런스 클럭 주파수에 채배된 주파수를 갖는 제1 클럭과 리셋된 레퍼런스 클럭을 제공받고, 송신 데이터에 포함된 미리 결정된 정수(integer) 값과 위상 간격(phase interval)을 곱한 값을 상기 리셋된 레퍼런스 클럭의 라이징 에지(rising edge)로부터 딜레이시켜 제2 클럭을 생성하는 정수 분주기(integer divider); 및
    상기 제2 클럭의 최초의 라이징 에지로부터 위상 변이(phase shift)된 제1 송신 신호를 생성하는 프로세싱부를 포함하고,
    상기 위상 간격은 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비를 이용하여 결정되는 PSK(Phase Shift Keying) 통신용 모듈레이터를 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비는 M이고,
    상기 위상 간격은 360°/M으로 결정되는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  12. 제 10항에 있어서,
    상기 정수 분주기는 제1 리셋된 레퍼런스 클럭과 제2 리셋된 레퍼런스 클럭을 제공받고, 상기 제1 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 상기 제2 클럭을 생성하고, 상기 제2 리셋된 레퍼런스 클럭의 최초의 라이징 에지를 기준으로 하여 제3 클럭을 생성하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 프로세싱부는 상기 제3 클럭의 최초의 라이징 에지로부터 위상 변이된 제2 송신 신호를 생성하고,
    상기 제2 송신 신호는 상기 제1 송신 신호와 다른 신호인 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  14. 제 10항에 있어서,
    상기 프로세싱부는 상기 제2 클럭의 최초의 제1 라이징 에지와 상기 제1 라이징 에지에 가장 인접한 제2 라이징 에지 사이의 폭만큼 딜레이된 값을 갖는 상기 제1 송신 신호를 생성하는 PSK 통신용 모듈레이터를 포함하는 반도체 장치.
  15. 제1 클럭을 제공받고, 상기 제1 클럭의 위상 변이 값을 검출하여 제2 클럭을 생성하는 위상 검출부(phase detector);
    레퍼런스 클럭의 주파수에 대해 체배 주파수를 갖는 제3 클럭을 생성하는 위상 고정 루프(PLL); 및
    상기 제2 클럭과 상기 제3 클럭을 비교하여, 딜레이된 위상 값에 대응하는 정수 값을 연산하는 카운터부를 포함하고,
    상기 제2 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 클럭의 라이징 에지 사이의 폭 크기만큼 제1 레벨 값을 갖고,
    상기 제1 클럭의 제1 라이징 에지가 상기 레퍼런스 클럭의 라이징 에지보다 앞서는 경우, 상기 제2 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 클럭의 상기 제1 라이징 에지 뒤에 가장 인접한 제2 라이징 에지 사이의 폭 크기만큼 상기 제1 레벨 값을 갖는 PSK(Phase Shift Keying) 통신용 디모듈레이터를 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제3 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비는 M이고,
    위상 간격은 360°/M으로 결정되는 PSK 통신용 디모듈레이터를 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 카운터부는 상기 위상 변이 값과 상기 위상 간격의 비로 상기 정수 값을 연산하는 PSK 통신용 디모듈레이터를 포함하는 반도체 장치.
  18. 레퍼런스 클럭 발생부, 펄스 생성부, 제1 위상 고정 루프, 정수 분주기, 및 프로세싱부를 포함하는 트랜스미터; 및
    위상 검출부, 제2 위상 고정 루프, 및 카운터부를 포함하는 리시버를 포함하고,
    상기 레퍼런스 클럭 발생부는 레퍼런스 클럭을 생성하고,
    상기 펄스 생성부는 상기 레퍼런스 클럭을 제공받아 리셋된 레퍼런스 클럭을 생성하고,
    상기 제1 위상 고정 루프는 상기 레퍼런스 클럭을 제공받아 제1 클럭을 생성하고,
    상기 정수 분주기는 송신 데이터에 포함된 미리 결정된 정수 값과 위상 간격을 곱한 값을 상기 리셋된 레퍼런스 클럭의 라이징 에지로부터 딜레이시켜 제2 클럭을 생성하고,
    상기 프로세싱부는 상기 제2 클럭의 최초의 라이징 에지로부터 위상 변이된 제1 신호를 생성하고,
    상기 위상 검출부는 상기 제1 신호를 제공받아 위상 변이 값을 검출하여 제3 클럭을 생성하고,
    상기 제2 위상 고정 루프는 제4 클럭을 생성하고,
    상기 카운터부는 상기 제3 클럭과 상기 제4 클럭을 비교하여 상기 정수 값을 연산하는 PSK 통신 시스템.
  19. 제 18항에 있어서,
    상기 위상 간격은 상기 제1 클럭의 주파수와 상기 레퍼런스 클럭의 주파수의 비를 이용하여 결정되는 PSK 통신 시스템.
  20. 제 18항에 있어서,
    상기 제3 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 신호의 라이징 에지 사이의 폭 크기만큼 제1 레벨 값을 갖고,
    상기 제1 신호의 제1 라이징 에지가 상기 레퍼런스 클럭의 라이징 에지보다 앞서는 경우, 상기 제3 클럭은, 상기 레퍼런스 클럭의 라이징 에지와 상기 제1 신호의 상기 제1 라이징 에지 뒤에 가장 인접한 제2 라이징 에지 사이의 폭 크기만큼 상기 제1 레벨 값을 갖는 PSK 통신 시스템.
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