KR102293922B1

KR102293922B1 - 오실레이터

Info

Publication number: KR102293922B1
Application number: KR1020170069192A
Authority: KR
Inventors: 황민순
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-06-02
Filing date: 2017-06-02
Publication date: 2021-08-26
Anticipated expiration: 2037-06-02
Also published as: KR20180132359A; US10511292B2; CN108988828A; US20180351508A1; CN108988828B

Abstract

본 기술은 수신된 제어 코드를 아날로그 전압으로 변경하여 출력하는 디지털 아날로그 변환기와, 상기 아날로그 전압이 인가되는 공통 출력 노드의 전류를 조절하는 미러 회로와, 상기 아날로그 전압에 따라 주파수를 갖는 주기 신호를 출력하는 주기 신호 출력 회로를 포함하며, 상기 디지털 아날로그 변환기, 상기 미러 회로 및 상기 주기 신호 출력 회로는 삼상 인버터들(Tri-State Inverters)로 구현되는 오실레이터를 포함한다.

Description

오실레이터{Oscillator}

본 발명은 오실레이터에 관한 것으로, 보다 구체적으로는 디지털 제어 오실레이터에 관한 것이다.

메모리 장치, IC 칩, 마이크로 컨트롤러(micro controller) 등의 장치에서는 내부 회로 동작을 위해 주기 신호(periodic signal)가 사용된다. 오실레이터(Oscillator)는 이러한 주기 신호를 출력할 수 있다. 주기 신호를 생성할 때 중요한 것은 설계자의 의도에 따라 정확한 주기를 갖도록 하는 것이다. 예를 들면, PVT(Process, Voltage, Temperature) 조건 등에 의해 주기 신호의 주기가 크게 변하는 경우 해당 주기신호에 동기하여 동작하는 장치의 신뢰도를 보장하기 어려울 수 있다. 따라서 설계자의 의도에 따라 오실레이터가 정확한 주기 신호를 생성하도록 하는 설계 방법이 연구되고 있다.

본 발명의 실시예는 메모리 장치의 신뢰도를 개선할 수 있는 전압 생성 회로를 포함하는 메모리 장치를 제공한다.

본 발명의 실시예에 따른 오실레이터는, 수신된 제어 코드를 아날로그 전압으로 변경하여 출력하는 디지털 아날로그 변환기; 상기 아날로그 전압이 인가되는 공통 출력 노드의 전류를 조절하는 미러 회로; 및 상기 아날로그 전압에 따라 주파수를 갖는 주기 신호를 출력하는 주기 신호 출력 회로를 포함하며, 상기 디지털 아날로그 변환기, 상기 미러 회로 및 상기 주기 신호 출력 회로는 삼상 인버터들(Tri-State Inverters)로 구현된다.

본 발명의 다른 실시예에 따른 오실레이터는, 제어 코드에 응답하여 다양한 주파수를 갖는 아날로그 전압을 공통 출력 노드를 통해 출력하는 제1 삼상 인버터들을 포함하는 디지털 아날로그 변환기; 상기 공통 출력 노드의 전류를 제어하는 제2 삼상 인버터를 포함하는 미러 회로; 및 상기 아날로그 전압에 응답하여 일정 시간 지연 후에 지연 신호를 출력하는 제3 삼상 인버터들을 포함한다.

본 기술은 오실레이터의 성능을 개선할 수 있고, 오실레이터의 설계를 용이하게 할 수 있다.

도 1은 본 발명의 실시예에 따른 오실레이터를 설명하기 위한 블록도이다.
도 2는 삼상 인버터(Tri-State Inverter)를 설명하기 위한 도면이다.
도 3은 도 1의 디지털 아날로그 변환기(Digital-Analog Converter)의 구성을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 1의 미러 회로(mirror circuit)의 구성을 구체적으로 설명하기 위한 회로도이다.
도 5는 도 1의 주기 신호 출력 회로(periodic signal output circuit)의 구성을 구체적으로 설명하기 위한 회로도이다.
도 6은 디지털 아날로그 변환기와 미러 회로의 동작을 설명하기 위한 회로도이다.
도 7은 주기 신호 출력 회로의 동작을 설명하기 위한 회로도이다.
도 8은 도 1의 오실레이터를 포함한 디지털 위상 고정 루프(digital phase locked loop)의 실시예를 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시예에 따른 오실레이터를 설명하기 위한 블록도이다.

도 1을 참조하면, 오실레이터(100)는 디지털 제어 오실레이터(digital controlled oscillator; DCO)로 구현될 수 있다. 오실레이터(100)는 n 비트의 제어 코드(D<n:0>)에 응답하여 일정한 주기(period)를 갖는 주기 신호(periodic signal)를 출력할 수 있다. 이를 위해, 오실레이터(100)는 디지털 아날로그 변환기(digital analog converter; DAC; 110), 미러 회로(mirror circuit; 120) 및 주기 신호 출력 회로(periodic signal output circuit; 130)를 포함할 수 있다.

디지털 아날로그 변환기(110)는 수신된 제어 코드(D<n:0>)를 아날로그 전압(Va)으로 변환하여 출력할 수 있다. 예를 들면, 디지털 아날로그 변환기(110)는 반전 인에이블 신호(ENB)에 응답하여 동작하며, 제어 코드(D<n:0>)에 응답하여 아날로그 전압(Va)의 주파수(frequency)를 가변할 수 있다. 특히, 디지털 아날로그 변환기(110)는 다양한 크기의 인버터들로 구성되어 전류 해상도(current resolution)를 높일 수 있다.

미러 회로(120)는 인에이블 신호(EN)에 응답하여 아날로그 전압(Va)이 인가되는 노드의 전류를 일정하게 유지시킬 수 있다.

주기 신호 출력 회로(130)는 미러 회로(120)를 통해 출력되는 아날로그 전압(Va)에 따라 주파수(frequency)를 갖는 주기 신호(Vk)를 출력할 수 있다.

상술한 오실레이터(100)의 설계를 용이하게 함과 동시에 오실레이터의 성능을 개선하기 위하여, 디지털 아날로그 변환기(110), 미러 회로(120) 및 주기 신호 출력 회로(130)를 구성하는 소자들은 모두 삼상 인버터들(Tri-State Inverters)로 구현될 수 있다. 삼상 인버터를 구체적으로 설명하면 다음과 같다.

도 2는 삼상 인버터(Tri-State Inverter)를 설명하기 위한 도면이다.

도 2를 참조하면, 삼상 인버터(TSI)는 인에이블 신호(EN)에 따라 동작하며, 입력 신호(Vin)가 수신되면 반전 신호(Vout)를 출력할 수 있다. 여기서, 입력 신호(Vin)는 신호(signal) 또는 코드(code)일 수 있으며, 반전 신호(Vout)는 신호(signal) 또는 전압(voltage)일 수 있다. 삼상 인버터(TSI)는 4 개의 트랜지스터들(P1~P4)로 구성될 수 있다. 예를 들면, 삼상 인버터(TSI)는 전원 단자(Vcc)와 접지 단자 사이에서 직렬로 연결된 제1 내지 제4 트랜지스터들(P1~P4)을 포함할 수 있다. 제1 및 제2 트랜지스터들(P1 및 P2)은 PMOS 트랜지스터들로 구현될 수 있고, 제3 및 제4 트랜지스터들(P3 및 P4)은 NMOS 트랜지스터들로 구현될 수 있다.

제1 및 제4 트랜지스터들(P1 및 P4)의 게이트들에는 입력 신호(Vin)가 동시에 인가될 수 있고, 제2 및 제3 트랜지스터들(P2 및 P3)에는 인에이블 신호(EN)가 동시에 인가될 수 있다. 제2 및 제3 트랜지스터들(P2 및 P3) 사이의 노드(N0)는 삼상 인버터(TSI)의 출력 노드가 될 수 있고, 출력 노드(N0)를 통해 반전 신호(Vout)가 출력될 수 있다.

인에이블 신호(EN)에 따라 제2 또는 제3 트랜지스터(P2 또는 P3) 중 어느 하나가 턴온(turn on)되고, 다른 하나는 턴오프(turn off)될 수 있으므로, 삼상 인버터(TSI)는 입력 신호(Vin)와 인에이블 신호(EN)가 서로 동일할 때, 하이(high) 또는 로우(low)의 반전 신호(Vout)를 출력할 수 있다.

예를 들어, 인에이블 신호(EN)가 하이(high)인 경우, 제2 트랜지스터(P2)는 턴오프되고 제3 트랜지스터(P3)는 턴온되므로, 로우(low)의 입력 신호(Vin)가 입력되면 제1 트랜지스터(P1)가 턴온되더라도 전원 단자(Vcc)와 출력 노드(N0) 사이에 전류 패스(current path)가 형성되지 않고, 출력 노드(N0)와 접지 단자 사이에도 전류 패스가 형성되지 않으므로, 출력 노드(N0)를 통해 반전 신호(Vout)가 출력되지 않는다.

인에이블 신호(EN)와 입력 신호(Vin)가 모두 하이(high)로 입력되면, 제3 및 제4 트랜지스터들(P3 및 P4)이 모두 턴온되고 제1 및 제2 트랜지스터들(P1 및 P2)은 모두 턴오프되므로, 출력 노드(N0)와 접지 단자가 서로 연결되어 로우(low)의 반전 신호(Vout)가 출력될 수 있다. 이와 반대로, 인에이블 신호(EN)와 입력 신호(Vin)가 모두 로우(low)로 입력되면, 전원 단자(Vcc)와 출력 노드(N0)가 서로 연결되어 하이(high)의 반전 신호(Vout)가 출력될 수 있다.

이처럼, 삼상 인버터(TSI)는 입력 신호(Vin)와 인에이블 신호(EN)에 따라 턴온 또는 턴오프되는 트랜지스터들에 의하여 누설 전류(leakage current) 발생을 억제할 수 있으므로, 반전 신호(Vout)를 안정적으로 출력할 수 있다. 따라서, 삼상 인버터(TSI)를 사용하여 회로를 설계할 경우, 디지털화 하기가 용이해진다.

따라서, 도 1에서 상술한 디지털 아날로그 변환기(110), 미러 회로(120) 및 주기 신호 출력 회로(130)를 모두 삼상 인버터(TSI)로 구현할 경우, 설계자는 하드웨어 정의 언어(Hardware Description Language; HDL) 코드(code)를 사용하여 오실레이터(oscillator)를 용이하게 설계할 수 있다. 삼상 인버터(STI)를 사용한 디지털 아날로그 변환기(110), 미러 회로(120) 및 주기 신호 출력 회로(130)를 구체적으로 각각 설명하면 다음과 같다.

도 3은 도 1의 디지털 아날로그 변환기(Digital-Analog Converter)의 구성을 구체적으로 설명하기 위한 회로도이다.

도 3을 참조하면, 디지털 아날로그 변환기(110)는 다수의 삼상 인버터들(TSI2)을 포함할 수 있다. 예를 들면, 디지털 아날로그 변환기(110)는 서로 병렬로 연결된 제1 내지 제n+1 삼상 인버터들(A0~An; n은 양의 정수)을 포함할 수 있다. 제1 내지 제n+1 삼상 인버터들(A0~An)은 반전 인에이블 신호(ENB)와 제어 코드(D<n:0>)에 응답하여 공통 출력 노드(N1)를 통해 아날로그 전압(Va)을 출력할 수 있다. 예를 들면, 제1 내지 제n+1 삼상 인버터들(A0~An)은 미러 회로(120)에 인가되는 인에이블 신호(EN)의 반전 신호인 반전 인에이블 신호(ENB)를 공통으로 수신받고, 제어 코드(D<n:0>)에 응답하여 아날로그 전압(Va)의 주파수(frequency)를 가변할 수 있다.

디지털 아날로그 변환기(110)는 전류 레졸루션(current resolution)을 높이기 위하여 다양한 사이즈(size)를 갖는 제1 내지 제n+1 삼상 인버터들(A0~An)을 포함할 수 있다. 예를 들면, 제1 삼상 인버터(A0)가 가장 작은 사이즈로 구현될 수 있고, 제1 삼상 인버터(A0)부터 제n+1 삼상 인버터(An)로 갈수록 사이즈가 점차 증가할 수 있다. 예를 들면, 제1 삼상 인버터(A0)의 사이즈를 ‘1’이라고 가정하면, 제2 삼상 인버터(A1)는 제1 삼상 인버터(A0)보다 두 배 큰 ‘2’ 사이즈로 구현될 수 있고, 제3 삼상 인버터(A2)는 제1 삼상 인버터(A0)보다 세 배 큰 ‘3’ 사이즈로 구현될 수 있다. 여기서 제1 내지 제n+1 삼상 인버터들(A0~An)의 사이즈는 삼상 인버터 각각을 구성하는 트랜지스터들의 사이즈일 수 있다. 여기서, 트랜지스터들의 사이즈는 트랜지스터들의 채널(channel) 길이일 수 있다. 예를 들면, 도 2에서 상술한 바와 같이, 하나의 삼상 인버터(TSI)는 적어도 네 개의 트랜지스터들(P1~P4)을 포함할 수 있다. 동일한 삼상 인버터(TSI)에 포함된 트랜지스터들(P1~P4)은 서로 동일한 크기로 형성될 수 있다.

다시 도 3을 참조하면, 제1 삼상 인버터(A0)를 구성하는 트랜지스터들은 모두 제1 사이즈를 갖는 트랜지스터들로 구현될 수 있고, 제2 삼상 인버터(A1)를 구성하는 트랜지스터들은 모두 제1 사이즈보다 큰 제2 사이즈를 갖는 트랜지스터들로 구현될 수 있다. 제1 내지 제n+1 삼상 인버터들(A0~An)의 사이즈가 각각 다르므로, 제어 코드(D<n:0>)에 따라 아날로그 전압(Va)의 주파수(frequency)가 가변될 수 있다. 또한, 제어 코드(D<n:0>)에 따라 공통 출력 노드(N1)의 전류 및 전압이 가변될 수 있다. 공통 출력 노드(N1)의 전류량은 다음의 ‘수학식1’로부터 연산될 수 있다.

‘수학식1’을 참조하면, ‘I’는 공통 출력 노드(N1)의 전류량을 의미하고, ‘D<0>, D<1>, D2>, … D<n>’은 제어 코드에 따라 ‘1’ 또는 ‘0’을 의미한다. ‘Ibase’는 공통 출력 노드(N1)의 기본 전류량을 의미한다. ‘2D<1>’는 ‘D<0>’보다 2배 큰 값을 의미한다. 예를 들면, 제어 코드 중 D<0>과 D<1>이 모두 ‘1’인 경우, D<0>는 ‘1’이 되고, 2D<1>는 2가 된다. 따라서, 제어 코드(D<n:0>)에 따라 아날로그 전압(Va)의 주파수(frequency) 및 공통 출력 노드(N1)의 전류량을 미세하게 조절할 수 있다.

도 4는 도 1의 미러 회로(mirror circuit)의 구성을 구체적으로 설명하기 위한 회로도이다.

도 4를 참조하면, 미러 회로(120)는 공통 출력 노드(N1)의 전류량을 일정하게 유지하도록 구성될 수 있다. 이를 위해, 미러 회로(120)는 적어도 하나의 삼상 인버터(B0)를 포함할 수 있다. 예를 들면, 삼상 인버터(B0)는 인에이블 신호(EN)와 아날로그 전압(Va)에 따라, 공통 출력 노드(N1)에 인가된 아날로그 전압(Va)을 피드백하여 공통 출력 노드(M1)의 전류량(I)을 일정하게 유지시킬 수 있다.

도 5는 도 1의 주기 신호 출력 회로(periodic signal output circuit)의 구성을 구체적으로 설명하기 위한 회로도이다.

도 5를 참조하면, 주기 신호 출력 회로(130)는 미러 회로(120)에 의해 보정된 아날로그 전압(Va)에 응답하여 일정한 시간 지연(delay) 후에 주기 신호(Vk)를 출력하도록 구성될 수 있다. 주기 신호 출력 회로(130)는 제1 내지 제k+1 삼상 인버터들(C0~Ck; k는 양의 정수)을 포함할 수 있다.

주기 신호 출력 회로(130)에 포함된 제1 내지 제k+1 삼상 인버터들(C0~Ck)은 공통 출력 노드(N1)에 인가된 아날로그 전압(Va)을 입력 전압으로 공통으로 수신하여 동작할 수 있다. 즉, 아날로그 전압(Va)은 주기 신호 출력 회로(130)에서 인에이블 신호로 사용될 수 있다. 또한, 제1 내지 제k+1 삼상 인버터들(C0~Ck) 각각은 이전 순번의 삼상 인버터로부터 출력된 출력 신호를 입력 신호로 수신하고, 이로부터 출력된 출력 신호를 다음 순번의 삼상 인버터로 전달할 수 있다. 다만, 첫 번째 삼상 인버터는 마지막 삼상 인버터로부터 출력된 출력 신호를 입력 신호로써 수신할 수 있다. 예를 들면, 제1 내지 제k+1 삼상 인버터들(C0~Ck)은 아날로그 전압(Va)을 인에이블 신호로써 공통으로 입력받고, 제1 삼상 인버터(C0)는 제k+1 삼상 인버터(Ck)로부터 출력된 주기 신호(Vk)를 입력 신호로써 수신받을 수 있다. 아날로그 전압(Va)은 제어 코드(D<n:0>)에 따라 가변되므로, 주기 신호 출력 회로(130)는 아날로그 전압(Va)에 따라 특정 주파수를 갖는 주기 신호(Vk)를 출력할 수 있다.

보다 구체적으로 설명하면, 제1 삼상 인버터(C0)는 아날로그 전압(Va)과 주기 신호(Vk)에 응답하여 제1 신호(V0)를 출력할 수 있다. 제1 신호(V0)는 제2 삼상 인버터(C1)의 입력 신호로 사용될 수 있다. 제2 삼상 인버터(C1)는 아날로그 전압(Va)과 제1 신호(V0)에 응답하여 제2 신호(V1)를 출력할 수 있다. 이러한 방식으로, 제k+1 삼상 인버터(Ck)는 아날로그 전압(Va)과 제k 신호(Vk-1)에 응답하여 특정 주파수(frequency)를 갖는 주기 신호(Vk)를 출력할 수 있다. 주기 신호(Vk)의 지연 시간은 삼상 인버터들(C0~Ck)의 개수에 따라 조절될 수 있으며, 이를 위해 주기 신호 출력 회로(130)에는 홀수개의 제1 내지 제k+1 삼상 인버터들(C0~Ck)이 포함될 수 있다.

도 3 내지 도 5 각각에서 상술한 디지털 아날로그 변환기(110), 미러 회로(120) 및 주기 신호 출력 회로(130)의 동작을 구체적으로 설명하면 다음과 같다.

도 6은 디지털 아날로그 변환기와 미러 회로의 동작을 설명하기 위한 회로도로써, 구체적인 동작 설명을 위하여 각각의 삼상 인버터는 트랜지스터 레벨로 도시되었다.

도 6을 참조하면, 오실레이터(100)가 동작할 때, 미러 회로(120)에는 하이(high)의 인에이블 신호(EN)가 인가되고, 디지털 아날로그 변환기(110)에는 로우(low)의 반전 인에이블 신호(ENB)가 인가될 수 있다. 디지털 아날로그 변환기(110)에 포함된 삼상 인버터들은 로우(low)의 반전 인에이블 신호(ENB)에 응답하여 접지 단자로 연결되는 전류 패스를 차단할 수 있다. 예를 들면, 삼상 인버터에 포함된 NMOS 트랜지스터들 중에서 로우(low)의 반전 인에이블 신호(ENB)가 게이트에 인가되는 NMOS 트랜지스터들은 모두 턴오프되고, 로우(low)의 반전 인에이블 신호(ENB)가 게이트에 인가되는 PMOS 트랜지스터들은 모두 턴온된다. 따라서, 반전 인에이블 신호(ENB)가 로우(low)일 때, 디지털 아날로그 변환기(110)는 제어 코드(D<n:0>) 중 ‘0’ 데이터에 응답하여 하이(high) 레벨의 아날로그 전압(Va)을 출력할 수 있다. 여기서, ‘0’ 데이터는 로우(low) 신호를 의미한다. 아날로그 전압(Va)은 제어 코드(D<n:0>)에 따라 가변될 수 있다.

미러 회로(120)는 하이(high)의 인에이블 신호(EN)에 응답하여 공통 출력 노드(N1)의 전류를 조절할 수 있다. 예를 들면, 미러 회로(120)는 출력 노드와 입력 노드를 서로 미러링(mirroring)하여 공통 출력 노드(N1)의 전류량을 일정하게 유지시킬 수 있다. 이를 위해, 미러 회로(120)는 적어도 하나의 삼상 인버터를 포함할 수 있다. 미러 회로(120)는 입력 노드와 출력 노드의 전류를 서로 미러링하기 위하여, 삼상 인버터의 출력 노드(21)와 입력 노드(22)가 서로 연결되도록 구성될 수 있다. 예를 들면, 입력 노드(22)와 출력 노드(21)는 아날로그 전압(Va)이 인가되는 공통 출력 노드(N1)에 연결될 수 있다. 입력 노드(22)는 삼상 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트들에 공통으로 연결되고, 출력 노드(21)는 입력 노드(22)가 연결된 트랜지스터들과 다른 PMOS 트랜지스터와 NMOS 트래지스터의 게이트들에 공통으로 연결될 수 있다. 여기서, 입력 노드(22)에 연결된 PMOS 트랜지스터의 드레인(drain)은 전원 단자(Vcc)에 연결될 수 있고, NMOS 트랜지스터의 소스(source)는 접지 단자에 연결될 수 있다. 출력 노드(21)에 연결된 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트들에는 인에이블 신호(EN)가 인가되고, PMOS 트랜지스터와 NMOS 트랜지스터가 서로 연결되는 노드는 출력 노드(21)가 된다.

인에이블 신호(EN)가 하이(high)이면, 인에이블 신호(EN)가 입력되는 PMOS 트랜지스터는 턴오프되고, NMOS 트랜지스터는 턴온된다. 이때, 미러 회로(120)에 아날로그 전압(Va)이 인가되면, 아날로그 전압(Va)의 레벨에 따라 미러 회로(120)의 NMOS 트랜지스터들이 턴온되어 공통 출력 노드(N1)와 접지 단자 사이에 전류 패스가 형성될 수 있다. 이처럼, 미러 회로(120)는 공통 출력 노드(N1)에 일정한 전류를 흐르게 함으로써, 아날로그 전압(Va)을 주기 신호 출력 회로(130)에 안정적으로 공급할 수 있다.

도 7은 주기 신호 출력 회로의 동작을 설명하기 위한 회로도이다.

도 7을 참조하면, 주기 신호 출력 회로(130)는 공통 출력 노드(N1)의 전류량에 비례하여 주기 신호(Vk)의 주파수(frequency)를 빠르게 출력할 수 있다. 예를 들면, 주기 신호 출력 회로(130)는 제1 내지 제k+1 삼상 인버터들(C0~Ck)을 포함할 수 있다. 제1 내지 제k+1 삼상 인버터들(C0~Ck)은 서로 직렬로 연결되며, 아날로그 전압(Va)을 입력 신호로써 수신 받는다. 제1 내지 제k+1 삼상 인버터들(C0~Ck) 각각은 이전 순번의 삼상 인버터로부터 출력된 출력 신호를 입력 신호로 수신받아 동작할 수 있다. 예를 들면, 제1 삼상 인버터(C0)는 마지막 순번의 제k+1 삼상 인버터(Ck)로부터 출력된 주기 신호(Vk)를 인에이블 신호(EN)용으로 수신받고, 아날로그 전압(Va)을 입력 신호로 수신받아 제1 신호(V0)를 출력할 수 있다. 주기 신호(Vk)가 출력되는 제k+1 삼상 인버터(Ck)의 출력 노드는 하이(high) 또는 로우(low)로 초기화될 수 있으며, 오실레이터(100)에 따라 다르게 초기화될 수 있다. 제1 신호(V0), 제2 신호(V1), … 주기 신호(Vk)는 아날로그 전압(Va)에 따라 순차적으로 출력될 수 있다. 예를 들면, 제1 신호(V0)는 주기 신호(Vk)와 아날로그 전압(Va)이 모두 하이(high)일 때 로우(low)로 출력될 수 있고, 주기 신호(Vk)와 아날로그 전압(Va)이 모두 로우(low)일 때에는 하이(high)로 출력될 수 있다. 이러한 방식으로 제1 내지 제k+1 삼상 인버터들(C0~Ck)이 동작하여 특정 주파수(frequency)를 갖는 주기 신호(Vk)가 출력될 수 있다.

도 8은 도 1의 오실레이터를 포함한 디지털 위상 고정 루프(digital phase locked loop)의 실시예를 설명하기 위한 도면이다.

도 8을 참조하면, 상술한 오실레이터(100)가 사용되는 실시예로써 디지털 위상 고정 루프(200)가 있다. 디지털 위상 고정 루프(200)는 기준 주파수(Fref)에 따라 높은 주파수를 갖는 주기 신호(Vk)를 출력할 수 있다. 예를 들면, 디지털 위상 고정 루프(200)는 시간-디지털 변환기(time to digital converter; TDC; 210), 디지털 필터(digital filter; 220) 및 오실레이터(100)를 포함할 수 있다. 시간-디지털 변환기(210)는 기준 주파수(Fref)에 동기하여 주파수 제어 워드(frequency control word; FCW) 및 주기 신호(periodic signal; Vk)에 따라 주파수 위상차 값(Fc)을 출력할 수 있다. 디지털 필터(220)는 주파수 위상차 값(Fc)의 노이즈를 제거하여 제어 코드(D<n:0>)를 출력할 수 있다. 오실레이터(100)는 도 1에서 설명되었으므로 구체적인 설명은 생략하도록 한다.

상술한 바와 같이 오실레이터(100)의 설계를 용이하게 함으로써, 오실레이터(100)를 포함하는 다양한 장치들의 설계를 용이하게 할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 오실레이터 110: 디지털 아날로그 변환기
120: 미러 회로 130: 주기 신호 출력 회로
TSI: 삼상 인버터 Va: 아날로그 전압
Vk: 주기 신호

Claims

수신된 제어 코드를 아날로그 전압으로 변경하여 출력하는 디지털 아날로그 변환기;
상기 아날로그 전압이 인가되는 공통 출력 노드의 전류를 조절하는 미러 회로; 및
상기 아날로그 전압에 따라 주파수를 갖는 주기 신호를 출력하는 주기 신호 출력 회로를 포함하며,
상기 디지털 아날로그 변환기, 상기 미러 회로 및 상기 주기 신호 출력 회로는 삼상 인버터들(Tri-State Inverters)로 구현되는 오실레이터.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 디지털 아날로그 변환기는,
상기 제어 코드를 각각 수신하고, 상기 공통 출력 노드를 통해 상기 아날로그 전압을 출력하는 다수의 인버터들을 포함하는 오실레이터.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 인버터들은 상기 삼상 인버터들로 구현되는 오실레이터.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 디지털 아날로그 변환기에 포함된 상기 삼상 인버터들은,
출력 노드와 전원 단자 사이에서 서로 직렬로 연결된 PMOS 트랜지스터들; 및
상기 출력 노드와 접지 단자 사이에서 서로 직렬로 연결된 NMOS 트랜지스터들을 포함하는 오실레이터.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 PMOS 및 NMOS 트랜지스터들 중,
상기 출력 노드에 연결된 트랜지스터들은 제1 인에이블 신호에 응답하여 동작하고,
상기 전원 단자 또는 상기 접지 단자에 연결된 트랜지스터들은 상기 제어 코드에 응답하여 동작하는 오실레이터.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 삼상 인버터들의 크기는 각각 다르고,
상기 삼상 인버터들의 크기는 상기 삼상 인버터들 각각에 포함된 트랜지스터들의 크기인 오실레이터.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 미러 회로는 상기 삼상 인버터로 구현되며,
상기 미러 회로에 포함된 상기 삼상 인버터의 입력 노드들과 출력 노드는 상기 공통 출력 노드에 공통으로 연결되도록 구성된 오실레이터.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 미러 회로에 포함된 상기 삼상 인버터는,
출력 노드와 전원 단자 사이에서 서로 직렬로 연결된 PMOS 트랜지스터들; 및
상기 출력 노드와 접지 단자 사이에서 서로 직렬로 연결된 NMOS 트랜지스터들을 포함하며,
상기 전원 단자에 연결된 PMOS 트랜지스터의 게이트와, 상기 접지 단자에 연결된 NMOS 트랜지스터의 게이트와, 상기 출력 노드는 상기 공통 출력 노드에 공통으로 연결된 오실레이터.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제8항에 있어서,
상기 PMOS 및 NMOS 트랜지스터들 중,
상기 출력 노드에 연결된 트랜지스터들은 상기 디지털 아날로그 변환기에 인가되는제1 인에이블 신호의 반전 신호인 제2 인에이블 신호에 응답하여 동작하는 오실레이터.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 주기 신호 출력 회로는,
상기 아날로그 전압을 입력 신호로써 공통으로 수신하는 상기 삼상 인버터들로 구현되는 오실레이터.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 주기 신호 출력 회로에 포함되는 상기 삼상 인버터들 각각은,
출력 노드와 전원 단자 사이에서 서로 직렬로 연결된 PMOS 트랜지스터들; 및
상기 출력 노드와 접지 단자 사이에서 서로 직렬로 연결된 NMOS 트랜지스터들을 포함하는 오실레이터.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 PMOS 및 NMOS 트랜지스터들 중,
상기 출력 노드에 연결된 트랜지스터들의 게이트들에는 이전 순번의 삼상 인버터로부터 출력된 신호가 인가되고,
상기 전원 단자 또는 상기 접지 단자에 연결된 트랜지스터들의 게이트들에는 상기 아날로그 전압이 공통으로 인가되는 오실레이터.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 주기 신호 출력 회로에 포함되는 상기 삼상 인버터들 중,
첫 번째 삼상 인버터에 포함되고, 상기 출력 노드에 연결된 트랜지스터들의 게이트들에는 마지막 순번의 삼상 인버터로부터 출력된 출력 신호가 인가되도록 구성된 오실레이터.
제어 코드에 응답하여 다양한 주파수를 갖는 아날로그 전압을 공통 출력 노드를 통해 출력하는 제1 삼상 인버터들을 포함하는 디지털 아날로그 변환기;
상기 공통 출력 노드의 전류를 제어하는 제2 삼상 인버터를 포함하는 미러 회로; 및
상기 아날로그 전압에 응답하여 일정 시간 지연 후에 지연 신호를 출력하는 제3 삼상 인버터들을 포함하는 오실레이터.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 제1 삼상 인버터들의 입력 노드들에는 상기 제어 코드가 각각 인가되고,
상기 제1 삼상 인버터들의 출력 노드들은 상기 공통 출력 노드에 공통으로 연결된 오실레이터.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 제1 삼상 인버터들의 크기는 각각 다르고,
상기 제1 삼상 인버터들의 크기는 상기 제1 삼상 인버터들 각각에 포함된 트랜지스터들의 크기인 오실레이터.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제16항에 있어서,
상기 트랜지스터들의 크기는 상기 트랜지스터들의 채널 길이인 오실레이터.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 제2 삼상 인버터는 상기 디지털 아날로그 변환기에 인가되는 인에이블 신호의 반전된 인에이블 신호에 응답하여 동작하는 오실레이터.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서,
상기 제2 삼상 인버터는 입력 노드와 출력 노드가 서로 연결되도록 구성된 오실레이터.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 제3 삼상 인버터들은 이전 삼상 인버터의 출력 노드가 다음 삼상 인버터의 입력 노드에 연결되도록 구성된 오실레이터.