KR102254876B1 - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명의 일 실시 형태에 따르면, 크랙 발생을 방지하고, 부품에 가해지는 응력을 완화할 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제공할 수 있다.
Description
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
최근 MLCC (Multi Layer Ceramic Capacitor)를 이용한 전자기기의 사용이 급증하고 있다. 특히 Smart Phone의 경우, 5G 시대가 도래하며 Capacitor 수량의 증가하게 되고 고 용량화가 필요하게 되었다. 반면에 기술적으로는 세트 제품 소형화로 인하여 MLCC 및 인덕터와 같은 수동 소자의 실장면적이 감소되고 있으며 이에 따라 수동소자의 소형화 및 박형화가 더욱 더 요구되고 있는 상황이다. 이에 따라 적층 세라믹 커패시터 및 인덕터를 IC 및 AP와 Package화 하거나, AP 하단부에 LSC 타입으로 실장하여 실장 자유도를 높이는 방안을 고려하고 있다.
상기의 경우 단순히 실장 면적 감소에 그치지 않고, 기판 내에서 발생하는 ESL의 감소에도 효과가 크기 때문에 두께가 얇은 적층 세라믹 커패시터 제품에 대한 수요가 증가하고 있는 실정이다.
하지만, 적층 세라믹 커패시터는 두께가 얇으면 용량이 감소되기 때문에 일반적으로 가로/세로 길이를 늘리는 방식으로 용량을 유지하게 된다. 이 경우 커패시터가 길이 대비 얇은 두께를 가지게 되며, 열하중 등 외부의 응력이 작용하는 경우 칩의 크랙이 발생하기 쉬운 문제점이 있다.
따라서, 두께가 얇은 적층 세라믹 커패시터의 상업적 적용을 위해서는 상기 두께가 얇은 적층 세라믹 커패시터에 가해지는 응력을 완화시키고, 크랙을 방지할 수 있는 적층 세라믹 커패시터의 구조를 제공하여 구조적 신뢰성을 향상시킨 필요성이 제기되고 있다.
본 발명의 일 목적은 크랙 발생을 방지할 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 다른 목적은 부품에 가해지는 응력을 완화할 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 실시형태는, 유전체층을 포함하고, 서로 마주보는 제 1면, 제 2면, 서로 마주보는 제 3면, 제 4면 및 서로 마주보는 제 5면, 제 6면을 가지는 세라믹 바디; 및 상기 세라믹 바디의 제 5면 및 제 6면에 각각 배치되는 제 1 외부 전극 및 제 2 외부 전극;을 포함하며, 상기 제 1 외부 전극 및 제 2 외부 전극과 접착되고 상기 제 1면 및 제 2면에 배치된 보강 부재를 포함하는 적층 세라믹 전자 부품을 제공할 수 있다.
본 발명의 다른 실시형태는, 둘 이상의 전극 패드를 갖는 인쇄회로기판; 상기 인쇄회로기판 상에 설치된 적층 세라믹 전자 부품; 및 상기 전극 패드와 상기 적층 세라믹 전자 부품을 연결하는 솔더링;을 포함하며, 상기 적층 세라믹 전자 부품은, 유전체층을 포함하고, 서로 마주보는 제 1면, 제 2면, 서로 마주보는 제 3면, 제 4면 및 서로 마주보는 제 5면, 제 6면을 가지는 세라믹 바디; 및 상기 세라믹 바디의 제 5면 및 제 6면에 각각 배치되는 제 1 외부 전극 및 제 2 외부 전극;을 포함하며, 상기 제 1 외부 전극 및 제 2 외부 전극과 접착되고 상기 제 1면 및 제 2면에 배치된 보강 부재를 포함하는 적층 세라믹 전자 부품의 실장 기판을 제공할 수 있다.
본 발명의 일 실시 형태에 따르면, 크랙 발생을 방지하고, 부품에 가해지는 응력을 완화할 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제공할 수 있다.
도 1은 적층 세라믹 전자 부품에서 발생하는 크랙을 나타내는 모식도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 3은 도 2의 정면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 5는 도 4의 정면도다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 7은 도 6의 정면도다.
도 8은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 9는 도 8의 사시도이다.
도 10은 본 발명의 일 실시형태에 따른 보강 부재를 부착하기 전의 적층 세라믹 커패시터의 사시도이다.
도 11은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 12는 본 발명의 다른 실시형태에 따른 보강 부재를 부착하기 전의 적층 세라믹 커패시터의 사시도이다.
도 13은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 14는 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판을 나타내는 사시도이다.
도 15는 본 발명에 따른 보강 부재의 열팽창계수의 변화에 대한 응력의 변화를 나타내는 그래프이다.
도 16은 본 발명에 따른 보강 부재의 모듈러스의 변화에 대한 응력의 변화를 나타내는 그래프이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 3은 도 2의 정면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 5는 도 4의 정면도다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 7은 도 6의 정면도다.
도 8은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 9는 도 8의 사시도이다.
도 10은 본 발명의 일 실시형태에 따른 보강 부재를 부착하기 전의 적층 세라믹 커패시터의 사시도이다.
도 11은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 12는 본 발명의 다른 실시형태에 따른 보강 부재를 부착하기 전의 적층 세라믹 커패시터의 사시도이다.
도 13은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 14는 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판을 나타내는 사시도이다.
도 15는 본 발명에 따른 보강 부재의 열팽창계수의 변화에 대한 응력의 변화를 나타내는 그래프이다.
도 16은 본 발명에 따른 보강 부재의 모듈러스의 변화에 대한 응력의 변화를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 상기 전자 부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등을 예로 들 수 있다.
도 1은 기판 상에 적층 세라믹 전자 부품이 적용된 경우의 모식도이다. 도 1을 참조하면, 외부에서의 인장 응력 등이 가해지는 경우, 적층 세라믹 전자 부품에 크랙이 발생할 수 있다. 예를 들어 외부에서의 열하중이 인가되는 경우, 기판, 솔더 및 적층 세라믹 전자 부품의 열팽창계수가 상이하여 열응력이 발생하게 되고, 이러한 응력이 집중되는 부분에서 전자 부품의 크랙이 발생할 수 있다. 본 발명은 외부 응력을 완화하여 크랙을 방지할 수 있는 적층 세라믹 전자 부품에 관한 것이다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품은 유전체층을 포함하고, 서로 마주보는 제 1면, 제 2면, 서로 마주보는 제 3면, 제 4면 및 서로 마주보는 제 5면, 제 6면을 가지는 세라믹 바디; 및 상기 세라믹 바디의 제 5면 및 제 6면에 각각 배치되는 제 1 외부 전극 및 제 2 외부 전극;을 포함하며, 상기 제 1 외부 전극 및 제 2 외부 전극과 접착되고 상기 제 1면 및 제 2면에 배치된 보강 부재를 포함할 수 있다.
도 10은 본 발명의 적층 세라믹 전자 부품의 사시도이다. 도 10을 참조하면, 본 발명에 따른 적층 세라믹 전자 부품의 세라믹 바디는 Z축 방향으로 서로 마주보는 제 1면 및 제 2면을 가질 수 있고, 상기 제 1면 및 제 2면과 연결되되 Y축 방향으로 서로 마주보는 제 3면 및 제 4면을 가질 수 있으며, 상기 제 1면 내지 제 4면과 연결되되 X축 방향으로 서로 마주보는 제 5면, 제 6면을 가질 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 의미할 수 있다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디의 제 5면 및 제 6면에는 각각 제 1 외부 전극 및 제 2 외부 전극이 배치될 수 있다. 또한, 상기 세라믹 바디의 제 1면 및 제 2면에는 보강 부재가 배치될 수 있다. 상기 보강 부재는 세라믹 바디의 제 1면 및 제 2면에 접하여 있을 수 있으며, 제 1 외부 전극 및 제 2 외부 전극과 접착되어 있을 수 있다. 본 명세서에서 「접착」이란, 접착물과 피착물의 표면이 계면의 결합력에 의해 결합되어 있는 상태를 의미할 수 있다. 상기 계면의 결합력은 접착물과 피착물의 표면 분자 간의 화학적 상호작용에 의한 것일 수 있으며, 또는 기계적 결합에 의한 것일 수 있다.
상기 보강 부재는 제 1 외부 전극 및 제 2 외부 전극과 물리적 또는 화학적 결합에 의해 접착되어 있을 수 있으며, 상기 보강 부재를 제 1 외부 전극 또는 제 2 외부 전극과 분리하기 위해 필요한 인장 강도를 접착력이라 할 때, 상기 보강 부재와, 제 1 외부 전극 또는 제 2 외부 전극 간의 접착력은 특별히 제한되는 것은 아니나, 예를 들어 1 Mpa 이상일 수 있다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품을 나타내는 사시도이다. 도 2를 참조하면, 본 발명의 적층 세라믹 전자 부품은 유전체층을 포함하는 세라믹 바디(110); 제 1 외부 전극(131); 및 제 2 외부 전극(132);을 포함할 수 있다. 또한, 상기 제 1 외부 전극(131) 및 제 2 외부 전극(132)에 접착되고, 세라믹 바디의 제 1면에 배치된 보강 부재(151) 및 제 2면에 배치된 보강 부재(152)를 포함할 수 있다.
도 3은 도 2의 사시도를 Y축 방향에서 바라본 정면도다. 도 3을 참조하면, 본 발명의 보강 부재(151, 152)는 세라믹 바디(110)를 사이에 두고 Z 축 방향으로 서로 마주보도록 배치될 수 있으며, 제 1 외부 전극(131) 및 제 2 외부 전극(132)와 접착되어 있을 수 있다.
상기 보강 부재(151, 152)가 제 1 외부 전극(131) 및 제 2 외부 전극(132)과 접착되어 있으므로, 전자 부품의 외부로부터의 응력을 완화시킬 수 있으며, 이로 인한 크랙을 방지할 수 있다.
본 발명의 다른 실시형태에서, 본 발명에 따른 적층 세라믹 전자 부품에 포함되는 보강 부재의 열팽창계수(Coefficient of Thermal Expansion, CTE)는 유전체층의 열팽창계수의 1배 내지 4배의 범위 내일 수 있다. 상기 열팽창계수는 출발 온도 25 ℃ 및 5 ℃/min의 승온 속도로 0.05 N의 로드 및 1 기압의 조건에서 측정된 값일 수 있다. 상기 열팽창계수는 TA instruments 사의 TMA Q400 등과 같은 TMA(Thermomechanical Analyzer) 장비로 측정된 값일 수 있다.
본 발명에 따른 적층 세라믹 전자 부품의 보강 부재의 열팽창계수가 유전체층의 열팽창계수의 1배 내지 4배의 범위 내에 속함으로 인하여, 외부의 열로 인한 응력을 효과적으로 저감시킬 수 있으며, 외부 응력으로 인한 크랙을 방지할 수 있다. 상기 보강 부재의 열팽창계수는 유전체층의 열팽창계수의 1배 내지 4배의 범위를 만족한다면 특별히 제한되는 것은 아니나, 예를 들어 3.8 ppm/℃ 이상, 4.2 ppm/℃ 이상, 4.8 ppm/℃ 이상, 5.4 ppm/℃ 이상, 6.0 ppm/℃ 이상, 6.6 ppm/℃ 이상, 7.2 ppm/℃ 이상, 7.4 ppm/℃ 이상 또는 7.6 ppm/℃ 이상일 수 있으며, 38 ppm/℃ 이하, 36 ppm/℃ 이하, 34 ppm/℃ 이하, 32 ppm/℃ 이하, 31 ppm/℃ 이하 또는 30.4 ppm/℃ 이하일 수 있다.
도 15는 본 발명에 따른 보강 부재의 열팽창계수의 변화에 대한, 보강 부재를 적용하지 않은 경우에 대비하여 보강 부재를 적용한 경우의 전자 부품에 가해지는 응력의 상대값(보강 부재가 적용된 경우/보강 부재를 적용하지 않은 경우)을 나타내는 그래프이다.
도 15를 참조하면, 보강 부재의 열팽창계수가 증가함에 따라 전자 부품에 가해지는 응력이 낮아지다가 일정한 수준을 넘으면서 다시 증가하는 경향을 확인할 수 있다. 이는 유전체층의 열팽창계수에 근접하는 영역에서는 상기 보강 부재가 유전체층에 가해지는 응력을 완화시킬 수 있음을 나타내나, 소정의 범위 이상 또는 이하에서는 오히려 유전체층에 가해지는 응력이 높아지는 결과를 나타낸다.
상기 도 15는, 유전체층의 열팽창계수가 약 7.6 ppm/℃인 경우를 기준으로 작성된 그래프이다. 도 15를 참조하면, 보강 부재의 열팽창계수가 유전체층의 열팽창계수의 1배에 해당하는 7.6 ppm/℃에서부터, 유전체층의 열팽창계수의 4배에 해당하는 30.4 ppm/℃의 범위에서 전자 부품에 가해지는 응력이 60% 미만으로 크게 저감되는 결과를 확인할 수 있다.
즉, 상기 결과를 참조하면, 본 발명의 일 실시형태에 따르는 보강 부재의 열팽창계수가 유전체층의 열팽창계수의 1배 내지 4배의 범위 내에 속함으로 인하여, 외부의 열로 인한 응력을 효과적으로 저감시킬 수 있으며, 외부 응력으로 인한 크랙을 방지할 수 있다.
본 발명의 다른 실시형태에서, 본 발명에 따른 적층 세라믹 전자 부품의 보강 부재의 모듈러스는 유전체층의 모듈러스의 0.5배 이상일 수 있다. 상기 모듈러스는 영률(Young's Modulus)을 의미할 수 있으며, 예를 들어, TA instruments 사의 TMA Q400 등과 같은 동적기계분석기(Dynamic Mechanical Analysis, DMA)로 25 ℃ 1기압에서 측정된 값일 수 있다. 상기 보강 부재의 모듈러스의 상한은 특별히 제한되는 것은 아니나, 예를 들어 유전체층의 모듈러스의 50배 이하일 수 있다. 본 발명에 따른 보강 부재의 모듈러스는 유전체층의 모듈러스의 0.5배 이상의 범위이면 특별히 제한되는 것은 아니나, 예를 들어, 40.0 GPa 이상, 41.0 GPa 이상, 41.5 GPa 이상, 42.0 GPa 이상, 42.5 GPa 이상, 43.0 GPa 이상, 43.5 GPa 이상. 44.0 GPa 이상, 44.5 GPa 이상, 45.0 GPa 이상 또는 45.5 GPa 이상일 수 있으며, 상한은 특별히 제한되는 것은 아니나, 4500 GPa 이하일 수 있다. 본 발명에 따른 보강 부재의 모듈러스가 상기 범위를 만족하는 경우 전자 부품에 가해지는 응력을 더욱 완화 할 수 있다.
도 16은 본 발명에 따른 보강 부재의 모듈러스의 변화에 대한, 보강 부재를 적용하지 않은 경우에 대비하여 보강 부재를 적용한 경우의 전자 부품에 가해지는 응력의 상대값(보강 부재가 적용된 경우/보강 부재를 적용하지 않은 경우)을 나타내는 그래프이다.
도 16을 참조하면, 보강 부재의 모듈러스가 증가함에 따라 전자 부품에 가해지는 응력이 낮아지는 결과를 확인할 수 있다. 이는 보강 부재의 모듈러스가 증가됨에 따라 외부의 응력에 대한 변화 정도가 작아지는 것을 의미한다. 따라서, 보강 부재의 모듈러스를 높여 전자 부품에 가해지는 외부 응력의 영향을 최소화 할 수 있다.
상기 도 16은 유전체층의 모듈러스가 91.0 GPa인 경우를 기준으로 작성된 그래프이다. 도 16을 참조하면, 보강 부재의 모듈러스가 유전체층의 모듈러스의 0.5배인 약 45.5 GPa인 경우 전자 부품에 가해지는 응력이 60% 미만으로 크게 저감되는 결과를 확인할 수 있다.
즉, 상기 결과를 참조하면, 본 발명의 일 실시형태에 따르는 보강 부재의 모듈러스가 유전체층의 모듈러스의 0.5배 이상의 범위 내에 속함으로 인하여, 외부의 응력을 효과적으로 저감시킬 수 있으며, 외부 응력으로 인한 크랙을 방지할 수 있다.
본 발명의 또 다른 실시형태에서, 보강 부재는 세라믹 바디의 제 3면 및 제 4면에 추가로 배치될 수 있다. 도 4는 본 발명의 상기 실시형태의 사시도이며, 도 5는 도 4를 Y축 방향에서 바라본 정면도다. 도 4 및 도 5를 참조하면, 상기 보강 부재(251)는 세라믹 바디(210)의 제 1면, 제 2면, 제 3면 및 제 4면에 배치될 수 있으며, 제 1 외부 전극(231) 및 제 2 외부 전극(232)에 접착되어 있을 수 있다.
따라서, 본 실시형태에서는, 본 발명의 적층 세라믹 전자 부품을 외부에서 바라보았을 때, 제 1 외부 전극(231), 제 2 외부 전극(232) 및 보강 부재(251) 만이 보일 수 있으며, 세라믹 바디(210)는 제 1 및 제 2 외부 전극(231, 232)과 보강 부재(251)의 내부에 위치할 수 있다. 본 실시형태와 같이, 세라믹 바디(210)의 제 1면, 제 2면, 제 3면 및 제 4면에 보강 부재가 배치되고, 상기 보강 부재가 제 1 외부 전극(231) 및 제 2 외부 전극(232)과 접착되어 있는 경우, 보강 부재(251)로 인한 응력 완화 효과가 극대화되어, 전자 부품에 발생할 수 있는 크랙을 방지할 수 있다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자 부품에 적용되는 보강 부재는 내열성 수지를 포함할 수 있다. 상기 내열성 수지는 전자부품의 실장 온도(300℃ 이상)를 견딜수 있는 고 내열성 수지일 수 있다. 상기 내열성 수지로 보강 부재를 형성하는 경우, 세라믹 바디 및 외부 전극이 형성되어 있는 전자 부품의 외측에 직접 내열성 수지를 도포한 후 이를 경화시켜 보강 부재를 형성할 수 있다. 이 경우 내열성 수지의 경화 과정에서 제 1 외부 전극 및 제 2 외부 전극과 보강 부재가 접착될 수 있다.
본 발명의 다른 실시형태에서, 본 발명에 따른 적층 세라믹 전자 부품에 적용되는 보강 부재는 열경화성 수지 및 섬유 보강재를 포함할 수 있다. 상기 열경화성 수지는 에폭시 수지, 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드(PAI) 수지, 폴레에테르이미드(PEI) 수지, 폴리설폰(PS) 수지, 폴리에테르설폰(PES) 수지, 폴리페닐렌에테르(PPE) 수지, 폴리카보네이트(PC) 수지, 폴리에테르에테르케톤(PEEK) 수지, 폴리에스테르 수지로부터 이루어지는 그룹으로부터 선택되는 1종 이상을 포함할 수 있다. 상기 섬유 보강재는 보강 부재의 강도를 높이기 위해 첨가되는 것으로, 예를 들어, 유리 섬유(Glass Fiber, Glass Cloth, Glass Fabric)일 수 있다. 본 실시형태에 따른 적층 세라믹 전자 부품은, 세라믹 바디 및 외부 전극이 형성되어 있는 전자 부품의 외측에 섬유 보강재를 포함하는 열경화성 수지를 도포한 후 이를 경과시켜 보강 부재를 형성할 수 있다. 이 경우 열경화성 수지의 경화 과정에서 제 1 외부 전극 및 제 2 외부 전극과 보강 부재가 접착될 수 있다.
본 발명의 또 다른 실시형태에 따르면, 보강 부재와 제 1 외부 전극의 계면 및 보강 부재와 제 2 외부 전극의 계면에 접착층이 추가로 배치될 수 있다. 도 6은 본 실시형태에 따른 적층 세라믹 전자 부품의 사시도이며, 도 7은 도 6을 Y축 방향에서 바라본 정면도다. 도 6 및 도 7을 참조하면, 세라믹 바디(310)의 제 1면 및 제 2면에 배치되고, 제 1 외부 전극(331) 및 제 2 외부 전극(332)에 접착되는 보강 부재(351)는 접착층(361, 362, 363, 364)을 매개로 접착되어 있을 수 있다.
도 8 및 9는 본 발명의 또 다른 실시형태를 나타낸다. 도 8은 본 실시형태에 따른 적층 세라믹 전자 부품의 사시도이며, 도 9는 도 8을 Y축 방향에서 바라본 정면도다. 도 8 및 도 9를 참조하면, 세라믹 바디(410)의 제 1면, 제 2면, 제 3면 및 제 4면에 배치되고, 제 1 외부 전극(431) 및 제 2 외부 전극(432)에 접착되는 보강 부재(451)는 접착층(463, 464)을 매개로 접착되어 있을 수 있다.
상기 접착층은, 보강 부재를 제 1 외부 전극 및 제 2 외부 전극과 접착시킬 수 있는 것이라면 특별히 제한되는 것은 아니나, 예를 들어 전술한 열경화성 수지 등을 사용할 수 있다.
본 발명의 일 실시형태에서, 보강 부재는 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다. 상기 보강 부재는 티탄산바륨(BaTiO3)계 세라믹 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있으며, 예를 들어 유전체층과 동일한 조성의 세라믹 재료를 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 적층 세라믹 전자 부품의 세라믹 바디는 유전체층을 사이에 두고 서로 대향하도록 배치된 제 1 내부 전극 및 제 2 내부 전극을 포함할 수 있다. 도 10은 본 발명의 보강 부재를 부착하기 전의 적층 세라믹 전자 부품을 나타낸 사시도이며, 도 11은 도 10의 적층 세라믹 커패시터에 보강 부재를 부착한 단면도이다. 도 10 및 도 11을 참조하면, 본 실시형태에 따른 적층 세라믹 전자 부품은 유전체층(511)을 포함하는 세라믹 바디(510); 및 상기 세라믹 바디(510)의 양측 단부에 형성된 제1 및 제2 외부 전극(531, 532)을 포함하며, 상기 세라믹 바디(510)는 상기 유전체층(511)을 사이에 두고 상기 세라믹 바디(510)의 양 단면을 통해 번갈아 노출되도록 적층된 복수의 제1 및 제2 내부 전극(521, 522)을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
하나의 예시에서, 상기 세라믹 바디(510)의 두께는 100μm 이하일 수 있다. 상기와 같이 세라믹 바디(510)의 두께가 100μm 이하로 제작함으로써, 기판 내장용 적층 세라믹 커패시터 및 AP 하단부에 LSC 타입으로 실장할 수 있는 적층 세라믹 커패시터에 적용할 수 있다. 또한, 상기 세라믹 바디(510)의 두께는 제 1면 및 제 2면 사이의 수직 거리일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(511)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있으며, 상기 티탄산바륨 분말에 칼슘(Ca), 지르코늄(Zr) 및/또는 스트론튬(Sr) 등이 일부 고용되어 있을 수 있다.
상기 유전체층(511)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(511) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
이러한 세라믹 바디(510)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부과, 상하 마진부로서 액티브부의 상하부에 각각 형성된 상부 및 하부 커버부로 구성될 수 있다.
상기 액티브부는 유전체층(511)을 사이에 두고 복수의 제 1 및 제 2 내부 전극(521, 522)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(511)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버부는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
일반적으로, 적층 세라믹 커패시터 내부의 세라믹 막(유전체층)들은 높은 파괴 강도를 가지는 금속막(내부전극)과 교대로 적층되어 있어, 세라믹 물질로 이루어진 단일 구조에 비해 높은 파괴 강도를 가지게 된다. 그러나, 커버부를 구성하는 세라믹층은 금속막에 의해 보호 받지 못하기 때문에 일정 이상의 두께를 확보하지 못하는 경우, 파괴 강도가 급격히 낮아지게 된다. 구체적으로, 커버부의 두께가 세라믹 바디의 길이 대비 1/40 이하이거나 세라믹 바디의 두께 대비 1/5 이하로 감소할 경우, 파괴 강도는 급격히 낮아지게 된다.
이로 인하여, 일반적인 기판 내장용 적층 세라믹 커패시터의 경우에는 상부 및 하부 커버부의 두께를 두껍게 형성하여, 파괴 강도 저하에 따른 내부 전극의 손상을 막고 있다.
그러나, 상기와 같이 상부 및 하부 커버부의 두께를 두껍게 형성할 경우 기판 내장용 적층 세라믹 커패시터 내부의 전류 경로가 길어지는 문제가 있어, 등가직렬 인덕턴스(ESL)를 저감하는 것이 용이하지 않은 문제가 있다. 또한, 본 발명의 일 실시형태에서와 같이 100 μm 이하의 두께를 갖는 적층 세라믹 커패시터의 경우에 커버부의 두께를 두껍게 할 수 없는 문제가 있다.
반면, 본 발명에 따른 적층 세라믹 전자 부품은 보강 부재를 적용함으로써, 상부 및 하부 커버부의 두께를 두껍게 형성하지 않으면서도 외부 응력을 저감시켜 크랙의 발생을 방지할 수 있다.
도 12는 본 발명의 다른 실시형태에서 보강 부재를 부착하지 않은 적층 세라믹 커패시터를 나타내는 사시도이며, 도 13은 도 12의 적층 세라믹 커패시터에 보강 부재를 부착한 단면도이다. 도 12 및 도 13을 참조하면, 본 발명의 적층 세라믹 전자 부품은 세라믹 바디(610)를 관통하여 상기 제 1 내부 전극(621)과 연결되는 제 1 연결 전극(641) 및 상기 바디(610)를 관통하여 상기 제 2 내부 전극(622)과 연결되는 제 2 연결 전극(642)을 추가로 포함하고, 상기 제 1 연결 전극(641)은 제 1 외부 전극(631)과 전기적으로 연결되며, 상기 제 2 연결 전극(642)은 제 2 외부 전극(6312)과 전기적으로 연결될 수 있다.
상기 제 1 및 제 2 내부 전극, 제 1 및 제 2 외부 전극 및 제 1 및 제 2에 연결 전극은 도전성 재료로부터 형성될 수 있으며, 상기 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni) 및/또는 구리(Cu) 등을 포함할 수 있다.
본 발명은 또한 적층 세라믹 전자 부품의 실장 기판에 관한 것이다. 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 둘 이상의 전극 패드를 갖는 인쇄회로기판; 상기 인쇄회로기판 상에 설치된 적층 세라믹 전자 부품; 및 상기 전극 패드와 상기 적층 세라믹 전자 부품을 연결하는 솔더링;을 포함하며, 상기 적층 세라믹 전자 부품은, 유전체층을 포함하고, 서로 마주보는 제 1면, 제 2면, 서로 마주보는 제 3면, 제 4면 및 서로 마주보는 제 5면, 제 6면을 가지는 세라믹 바디; 및 상기 세라믹 바디의 제 5면 및 제 6면에 각각 배치되는 제 1 외부 전극 및 제 2 외부 전극;을 포함하며, 상기 제 1 외부 전극 및 제 2 외부 전극과 접착되고 상기 제 1면 및 제 2면에 배치된 보강 부재를 포함할 수 있다.
본 발명의 다른 실시형태에서, 본 발명의 적층 세라믹 전자 부품의 실장 기판의 보강 부재의 열팽창계수(Coefficient of Thermal Expansion, CTE)는 유전체층의 열팽창계수의 1배 내지 4배의 범위 내일 수 있다.
본 발명의 또 다른 실시형태에서, 본 발명의 적층 세라믹 전자 부품의 실장 기판의 보강 부재의 모듈러스는 유전체층의 모듈러스의 0.5배 이상일 수 있다.
그외, 적층 세라믹 전자 부품에 대한 구체적인 설명은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품의 특징과 동일하므로 여기서는 생략하도록 한다.
하기 표 1은 보강 부재를 적용하지 않은 적층 세라믹 커패시터에 가해지는 응력을 1로 할 때, 보강 부재를 적용한 적층 세라믹 커패시터에 가해지는 응력의 상대값을 나타낸다.
| 샘플 | 1 | 2 | 3 | 4 |
| 응력 | 1 | 0.41 | 1.02 | 1.08 |
상기 샘플은, 열팰창계수가 7.6 ppm/℃ 이고, 모듈러스가 136.5 GPa인 세라믹 시트를 보강 부재로 사용하고, 노볼락계 에폭시 접착제를 이용하여 외부 전극에 보강 부재를 접착시켜 제조하였다.
샘플 1은 보강 부재가 없는 구조의 결과이고, 샘플 2는 세라믹 바디의 제 1면 내지 제 4면에 보강 부재를 접착한 구조의 결과이다. 샘플 3은 보강 부재를 세라믹 바디의 제 1면, 즉 상면에만 접착한 구조의 결과이고, 샘플 4는 보강 부재를 세라믹 바디의 제 2면, 즉 하면에만 접착한 상태의 결과이다.
상기 표 1을 참조하면, 세라믹 바디의 상부/하부 중 한 곳만 보강 부재를 접착한 경우, 오히려 커패시터에 가해지는 응력이 증가하는 것을 확인할 수 있다. 이는 보강 부재를 접착시키지 않은 영역에 응력이 집중되어 응력의 저감이 어려운 결과를 나타낸다.
이에 비해, 세라믹 바디의 제 1면 내지 제 4면에 보강 부재를 접착시킨 샘플 2의 경우 기존 대비 약 59% 최대 응력이 감소함을 확인할 수 있다. 이는 외부 전극에 접착되어 있는 보강 부재가 커패시터에 가해지는 응력을 분산시킴으로써 커패시터의 유전층에 가해지는 응력을 완화시킬 수 있음을 보여주며, 이를 통해 외부 응력으로 인한 크랙을 방지할 수 있음을 확인할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11, 110, 210, 310, 410, 510, 610, 710: 세라믹 바디
31, 131, 231, 331, 431, 531, 631, 731: 제 1 외부 전극
32, 132, 232, 332, 432, 532, 632, 732: 제 2 외부 전극
110, 210, 310, 410, 510, 610, 710: 세라믹 바디
641: 제 1 연결 전극
642: 제 2 연결 전극
151, 152, 251, 351, 352, 451, 751: 보강 부재
361, 362, 363, 364, 463, 464: 접착층
511: 유전체층
771, 772: 솔더링
801: 인쇄회로기판
31, 131, 231, 331, 431, 531, 631, 731: 제 1 외부 전극
32, 132, 232, 332, 432, 532, 632, 732: 제 2 외부 전극
110, 210, 310, 410, 510, 610, 710: 세라믹 바디
641: 제 1 연결 전극
642: 제 2 연결 전극
151, 152, 251, 351, 352, 451, 751: 보강 부재
361, 362, 363, 364, 463, 464: 접착층
511: 유전체층
771, 772: 솔더링
801: 인쇄회로기판
Claims (13)
- 유전체층을 포함하고, 서로 마주보는 제 1면, 제 2면, 서로 마주보는 제 3면, 제 4면 및 서로 마주보는 제 5면, 제 6면을 가지는 세라믹 바디; 및
상기 세라믹 바디의 제 5면 및 제 6면에 각각 배치되는 제 1 외부 전극 및 제 2 외부 전극;을 포함하며,
상기 제 1 외부 전극 및 제 2 외부 전극과 접착되고 상기 제 1면 및 제 2면에 배치된 보강 부재를 포함하고,
상기 보강 부재의 열팽창계수(Coefficient of Thermal Expansion, CTE)는 상기 유전체층의 열팽창계수의 1배 내지 4배의 범위 내이며, 상기 보강 부재의 모듈러스는 상기 유전체층의 모듈러스의 0.5배 이상인
적층 세라믹 전자 부품.
- 삭제
- 삭제
- 제 1항에 있어서,
상기 보강 부재는 세라믹 바디의 제 3면 및 제 4면에 추가로 배치되는 적층 세라믹 전자 부품.
- 제 1항에 있어서,
상기 보강 부재는 내열성 수지를 포함하는 적층 세라믹 전자 부품.
- 제 1항에 있어서,
상기 보강 부재는 열경화성 수지 및 섬유 보강재를 포함하는 적층 세라믹 전자 부품.
- 제 1항에 있어서,
상기 보강 부재와 제 1 외부 전극의 계면 및 보강 부재와 제 2 외부 전극의 계면에 접착층이 추가로 배치되는 적층 세라믹 전자 부품.
- 제 1항에 있어서,
상기 보강 부재는 티탄산바륨(BaTiO3)계 세라믹 재료를 포함하는 적층 세라믹 전자 부품.
- 제 1항에 있어서,
상기 세라믹 바디는 유전체층을 사이에 두고 서로 대향하도록 배치된 제 1 내부 전극 및 제 2 내부 전극을 포함하는 적층 세라믹 전자 부품.
- 제 9항에 있어서,
상기 세라믹 바디를 관통하여 상기 제 1 내부 전극과 연결되는 제 1 연결 전극 및 상기 바디를 관통하여 상기 제 2 내부 전극과 연결되는 제 2 연결 전극을 추가로 포함하고,
상기 제 1 연결 전극은 제 1 외부 전극과 전기적으로 연결되며, 상기 제 2 연결 전극은 제 2 외부 전극과 전기적으로 연결되는 적층 세라믹 전자 부품.
- 둘 이상의 전극 패드를 갖는 인쇄회로기판;
상기 인쇄회로기판 상에 설치된 적층 세라믹 전자 부품; 및
상기 전극 패드와 상기 적층 세라믹 전자 부품을 연결하는 솔더링;을 포함하며,
상기 적층 세라믹 전자 부품은,
유전체층을 포함하고, 서로 마주보는 제 1면, 제 2면, 서로 마주보는 제 3면, 제 4면 및 서로 마주보는 제 5면, 제 6면을 가지는 세라믹 바디; 및
상기 세라믹 바디의 제 5면 및 제 6면에 각각 배치되는 제 1 외부 전극 및 제 2 외부 전극;을 포함하며,
상기 제 1 외부 전극 및 제 2 외부 전극과 접착되고 상기 제 1면 및 제 2면에 배치된 보강 부재를 포함하고,
상기 보강 부재의 열팽창계수(Coefficient of Thermal Expansion, CTE)는 상기 유전체층의 열팽창계수의 1배 내지 4배의 범위 내이며, 상기 보강 부재의 모듈러스는 상기 유전체층의 모듈러스의 0.5배 이상인
적층 세라믹 전자 부품의 실장 기판.
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