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KR102245834B1 - 자기기억 장치 - Google Patents

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KR102245834B1
KR102245834B1 KR1020140129348A KR20140129348A KR102245834B1 KR 102245834 B1 KR102245834 B1 KR 102245834B1 KR 1020140129348 A KR1020140129348 A KR 1020140129348A KR 20140129348 A KR20140129348 A KR 20140129348A KR 102245834 B1 KR102245834 B1 KR 102245834B1
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KR
South Korea
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plugs
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박종철
변경래
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삼성전자주식회사
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Abstract

자기 기억 장치가 개시된다. 상기 장치는 기판 상에 일체로 제공되고 복수 개의 관통 홀들을 갖는 제 1 자성 패턴, 상기 제 1 자성 패턴 상에 서로 이격되어 배치되는 복수 개의 제 2 자성 패턴들, 상기 제 1 자성 패턴과 상기 제 2 자성 패턴들 사이의 터널 배리어, 상기 제 2 자성 패턴들 상에 각각 배치된 상부 전극들, 및 상기 관통 홀들을 통하여 상기 상부 전극들과 상기 기판을 각각 전기적으로 연결하는 복수 개의 플러그들을 포함한다.

Description

자기기억 장치{MAGNETIC MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 자기기억 장치에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기기억 소자가 제안된 바 있다. 자기기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광받고 있다.
자기기억 소자는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화된 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 메모리 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 자기 기억 장치를 제공한다. 일 측면에서, 상기 장치는 기판 상에 일체로 제공되고, 복수 개의 관통 홀들을 갖는 제 1 자성 패턴; 상기 제 1 자성 패턴 상에 서로 이격되어 배치되는 복수 개의 제 2 자성 패턴들; 상기 제 1 자성 패턴과 상기 제 2 자성 패턴들 사이의 터널 배리어; 상기 제 2 자성 패턴들 상에 각각 배치된 상부 전극들; 및 상기 관통 홀들을 통하여, 상기 상부 전극들과 상기 기판을 각각 전기적으로 연결하는 복수 개의 플러그들을 포함한다.
일 예로, 상기 제 1 자성 패턴은 고정된 자화방향을 갖고, 상기 제 2 자성 패턴들은 변화 가능한 자화방향을 가질 수 있다.
일 예로, 상기 플러그들의 각각은: 상기 기판과 상기 제 1 자성 패턴 사이의 제 1 층간 절연막 내에 배치되는 제 1 플러그; 상기 제 2 자성 패턴들 사이의 제 2 층간 절연막 및 상기 관통 홀들 내에 배치되는 제 2 플러그; 및 상기 제 2 플러그와 상기 상부 전극들 사이의 연결 패드를 포함할 수 있다. 상기 제 1 플러그들은 상기 제 2 자성 패턴들과 수직적으로 중첩되지 않도록 배치될 수 있다. 상기 장치는 상기 제 2 자성 패턴들의 측벽들 상에 배치되는, 상기 제 2 층간 절연막과 다른 물질의 제 1 스페이서들을 더 포함할 수 있다. 상기 관통 홀들은 상기 제 1 스페이서들에 자기 정열될 수 있다. 상기 장치는 상기 관통 홀들의 측벽들 상의 제 2 스페이서들을 더 포함하고, 상기 제 2 플러그들은 상기 제 2 스페이서들에 의하여 상기 제 1 자성 패턴과 전기적으로 절연될 수 있다. 상기 관통 홀들은 상기 터널 배리어를 관통하고, 상기 터널 배리어는 상기 제 2 층간 절연막과 상기 제 1 자성 패턴 사이로 연장할 수 있다.
일 측면에서, 상기 장치는 기판 상에 제공되고, 복수 개의 관통 홀들을 갖는 플레이트형의 제 1 자성 패턴; 상기 제 1 자성 패턴 상에 상기 관통 홀들과 옆으로 오프셋되어 배치된 복수 개의 제 2 자성 패턴들; 및 상기 제 1 자성 패턴과 상기 제 2 자성 패턴들 사이의 터널 배리어를 포함할 수 있다.
일 예로, 상기 제 1 자성 패턴은 고정된 자화방향을 갖고, 상기 제 2 자성 패턴들은 변화 가능한 자화방향을 가질 수 있다.
일 예로, 상기 관통 홀들 내에 배치되어, 상기 제 2 자성 패턴들과 상기 기판의 스위칭 소자를 전기적으로 연결하는 플러그들을 더 포함할 수 있다.
일 예로, 상기 제 2 자성 패턴들의 측벽 상의 실리콘 질화막 스페이서를 더 포함할 수 있다. 상기 장치는 상기 관통 홀들의 측벽에 배치되어, 상기 플러그들과 상기 제 1 자성 패턴을 분리하는 절연 스페이서를 더 포함할 수 있다. 상기 절연 스페이서는 상기 실리콘 질화막 스페이서 상으로 연장할 수 있다.
일 예로, 상기 관통 홀들은 상기 복수 개의 제 2 자성 패턴들 사이에서, 상기 복수 개의 제 2 자성 패턴들과 자기정열되어 배치될 수 있다.
일 측면에서, 상기 장치는 활성 영역을 정의하는 소자분리막을 갖는 기판; 상기 활성 영역을 가로질러 제 1 방향으로 한 쌍의 워드 라인들; 상기 한 쌍의 워드 라인들 양측의 상기 활성 영역에 제공된 불순물 영역들에 각각 연결된 플러그들; 및 상기 플러그들 상에 수직적으로 중첩되지 않도록 배치되는 자기터널접합들을 포함하고, 상기 플러그들의 각각은 인접하는 복수 개의 자기터널접합들에 동일한 거리로 옆으로 이격될 수 있다.
일 예로, 상기 인접하는 복수 개의 자기터널접합들은 동일한 거리로 서로 이격될 수 있다.
일 예로, 상기 플러그들의 각각은 상기 인접하는 복수 개의 자기터널접합들의 중심에 배치될 수 있다.
일 예로, 상기 자기터널접합들의 각각은: 일체로 제공된 플레이트형의 제 1 자성 패턴; 상기 제 1 자성 패턴 상에 배치되는 복수 개의 제 2 자성 패턴들; 및 상기 제 1 자성 패턴과 상기 제 2 자성 패턴들 사이의 터널 배리어을 포함할 수 있다. 상기 플러그들은 상기 제 1 자성 패턴을 관통하고, 상기 플러그들 상의 연결 패드들을 통하여 상기 제 2 자성 패턴들에 각각 연결될 수 있다.
본 발명의 개념에 따르면, 자기터널접합을 구성하는 고정층을 패터닝하지 않고 자유층만을 패터닝하므로, 고집적화하기에 유리하다. 게다가, 고정층의 패터닝 시의 부산물(by product)이 자유층의 측벽에 형성되지 않아 신뢰성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 자기터널접합(MTJ)을 설명하기 위한 도면들이다.
도 4는 본 발명의 개념에 의한 일 실시예에 따른 자기 기억 장치를 나타내는 평면도이다.
도 5a 및 도 5b는 각각 도 4의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 6a 내지 도 13a는 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응하는 단면도들이다.
도 6b 내지 도 13b는 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 II-II'선에 대응하는 단면도들이다.
도 14는 본 발명의 개념에 의한 다른 실시예에 따른 자기 기억 장치를 나타내는 평면도이다.
도 15는 본 발명의 개념에 의한 실시 예들에 따른 자기 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 개념에 의한 실시예들에 따른 자기 기억 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 블록도이다. 도 1을 참조하면, 메모리장치는 메모리 셀 어레이(10), 행 디코더(20), 열 선택 회로(30), 읽기/쓰기 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들 및 복수 개의 비트 라인들을 포함하며, 워드 라인들과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(10)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(20)는 워드 라인들을 통해 메모리 셀 어레이(10)와 연결될 수 있다. 행 디코더(20)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(30)는 비트 라인들을 통해 메모리 셀 어레이(10)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(30)에서 선택된 비트 라인은 읽기/쓰기 회로(40)에 연결될 수 있다.
읽기/쓰기 회로(40)는 제어 로직(50)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기/쓰기 회로(40)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(50)은 외부에서 제공된 명령(command) 신호에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(50)에서 출력된 제어 신호들은 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이의 회로도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 제1 도전 라인들, 제2 도전 라인들, 및 단위 메모리 셀들(MC)을 포함할 수 있다. 제1 도전 라인들은 워드 라인들(WL)일 수 있고, 제2 도전 라인들은 비트 라인들(BL)일 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 연결될 수 있다. 워드 라인들(WL)의 각각은 복수 개의 단위 메모리 셀들(MC)을 연결할 수 있다. 비트 라인들(BL)의 각각은 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각에 연결될 수 있다. 이에 따라, 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기/쓰기 회로(40)에 연결될 수 있다.
단위 메모리 셀들(MC)의 각각은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
일 실시예에 따르면, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 구체적으로, 메모리 소자(ME)는 자기터널접합(MJT)을 포함하는 자기기억 소자일 수 있다.
선택 소자(SE)는 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터 및 피모스 전계효과 트랜지스터 중의 하나일 수 있다. 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과 트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 소자(SE)에 연결될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 자기터널접합(MTJ)을 설명하기 위한 도면들이다. 도 3a 및 도 3b를 참조하면, 자기터널접합(MJT)은 제 1 자성패턴(MS1), 제 2 자성 패턴(MS2) 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 제 1 및 제 2 자성 패턴들(MS1, MS2)의 각각은 자성 물질로 형성될 수 있다.자기터널접합(MJT)은 하부 전극(BE)과 상부 전극(TE) 사이에 개재될 수 있다.
제 1 자성 패턴(MS1)의 자화 방향은, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 고정된 자화를 갖는 제 1 자성 패턴(MS1)은 고정층으로 정의된다. 제 2 자성 패턴(MS2)의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 가변적인 자화 방향을 갖는 제 2 자성 패턴(MS2)은 자유층으로 정의된다.
자기터널접합(MTJ)의 전기적 저항은 자유층 및 고정층의 자화 방향들에 의존적일 수 있다. 일 예로, 자기터널접합(MTJ)의 전기적 저항은 자유층 및 고정층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기터널접합(MTJ)의 전기적 저항은 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이러한 전기적 저항의 차이를 이용하여, 메모리 소자(ME)는 논리 데이터를 저장할 수 있다. 자유층의 자화방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
일 예로, 도 3a에 도시된 것처럼, 제 1 및 제 2 자성 패턴들(MS1, MS2)의 각각은 기판의 상면에 평행한 자화 방향을 가질 수 있다. 제 1 및 제 2 자성 패턴들(MS1, MS2)은 강자성 물질을 포함할 수 있다. 고정층인 제 1 자성 패턴(MS1)은 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 예를 들어, 제 1 및 제 2 자성 패턴들(MS1, MS2)은 코발트철붕소(CoFeB), 철붕소(FeB), 코발트철(CoFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 여기서, 고정층은 자유층에 비하여 두꺼울 수 있으며, 및/또는 고정층의 보자력이 자유층의 보자력 보다 클 수 있다. 터널 배리어(TBR)는 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
다른 예로, 도 3b에 도시된 것처럼, 제 1 및 제 2 자성 패턴들(MS1, MS2)의 각각은 기판의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다. 제 1 및 제 2 자성 패턴들(MS1, MS2)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들면, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 고정층은 자유층에 비하여 두꺼울 수 있으며, 및/또는 고정층의 보자력이 자유층의 보자력 보다 클 수 있다. 터널 배리어(TBR)는 예를 들면, 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
도 4는 본 발명의 개념에 의한 일 실시예에 따른 자기 기억 장치를 나타내는 평면도이다. 도 5a 및 도 5b는 각각 도 4의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 4, 도 5a 및 도 5b를 참조하여, 활성 영역들(ACT)을 정의하는 소자 분리막(101)이 기판(100)에 형성될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
활성 영역들(ACT)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있으며, 활성 영역들(ACT) 각각은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향(D3)으로 연장된 장방형(또는 바 형태)일 수 있다. 활성 영역들(ACT)은 제 1 방향(D1)을 따라 배열되어 각 행을 구성할 수 있으며, 제 2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다. 활성 영역들(ACT)은 제 1 도전형의 도펀트로 도핑될 수 있다.
적어도 하나의 게이트 리세스 영역(102)이 각 열을 구성하는 활성 영역들(ACT)을 가로지를 수 있다. 게이트 리세스 영역(102)은 제 1 방향(D1)으로 연장된 그루브 형태를 가질 수 있다. 게이트 리세스 영역(102)의 깊이는 소자 분리막(101)의 깊이보다 작을 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(102)이 각 열을 구성하는 활성 영역들(ACT)을 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 각 활성 영역에 형성될 수 있다. 셀 트랜지스터들은 도 2의 선택 소자(SE)로 기능할 수 있다.
워드 라인(WL)이 각 게이트 리세스 영역(102) 내에 배치될 수 있으며, 게이트 유전막(104)이 워드 라인(WL)과 게이트 리세스 영역(102)의 내면 사이에 배치될 수 있다. 워드 라인(WL)은 제 1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 워드 라인(WL)을 포함하는 셀 트랜지스터는 게이트 리세스 영역(104)에 의하여 리세스된 채널 영역을 포함할 수 있다.
게이트 캐핑 패턴(106)이 워드 라인(WL) 상에 배치될 수 있다. 게이트 캐핑 패턴(106)의 상부면은 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
예를 들어, 워드 라인(WL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
게이트 유전막(104)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 캐핑 패턴(106)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제 1 불순물 영역(111)이 한 쌍의 워드 라인들(WL) 사이의 각 활성 영역(ACT) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(112)이 한 쌍의 워드 라인들(WL)의 양측의 각 활성 영역(ACT)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 각 활성 영역(ACT)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 불순물 영역(111)을 공유할 수 있다. 제 1 불순물 영역(111) 및 제 2 불순물 영역(112)은 셀 트랜지스터의 드레인 영역 및 소스 영역에 각각 해당한다. 제 1 및 제 2 불순물 영역들(111, 112)은 활성 영역(ACT)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제 1 층간 절연막(120)이 반도체 기판(100) 상에 배치될 수 있다. 제 1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있다. 제 1 콘택 플러그들(122)이 제 1 층간 절연막(120) 내에 배치되어, 제 1 불순물 영역들(111)에 각각 접속할 수 있다. 제 1 콘택 플러그들(122)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 1 콘택 플러그들(122)의 상부면은 제 1 층간 절연막(120)의 상부면과 실질적으로 공면을 이룰 수 있다.
비트라인(BL)이 제 1 층간 절연막(120) 상에 형성될 수 있다. 비트라인(BL)은 복수개의 제 1 콘택 플러그들(121)에 공통으로 접속하여, 제 2 방향(D2)으로 연장할 수 있다.
제 2 층간 절연막(130)이 제 1 층간 절연막(120) 상에 배치되어, 비트라인(BL)을 덮을 수 있다. 제 2 층간 절연막(130)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
제 2 콘택 플러그들(132)이 제 1 및 제 2 층간 절연막들(120, 130)을 연속적으로 관통할 수 있다. 제 2 콘택 플러그들(132)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 2 콘택 플러그들(132)은 제 2 불순물 영역들(112)에 각각 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시)이 제 1 콘택 플러그들(122)과 제 1 불순물 영역들(111) 사이, 및 제 2 콘택 플러그들(132)과 제 2 불순물 영역들(112) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
메모리 소자들(ME)이 제 2 층간 절연막(130) 상에 배치될 수 있다. 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 자기터널접합(MTJ)은 제 1 자성 패턴(MS1), 제 2 자성 패턴(MS2), 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다.
일 예로, 제 1 자성 패턴(MS1)이 제 2 층간 절연막(130) 상에 일체로 제공될 수 있다. 제 1 자성 패턴(MS1)은 플레이트형일 수 있다. 제 1 자성 패턴(MS1)은 제 2 콘택 플러그들(132)을 노출하는 복수 개의 제 1 관통 홀들(153)을 가질 수 있다. 제 1 관통 홀들(153)의 각각은 제 2 콘택 플러그들(132)에 수직적으로 중첩될 수 있다.
복수 개의 제 2 자성 패턴들(MS2)이 제 1 자성 패턴(MS1) 상에 섬 형상으로 서로 이격되어 배치된다. 서로 인접한 복수 개의 제 2 자성 패턴들(MS2)은 동일한 거리로 서로 이격될 수 있다. 도 4에 도시된 바와 같이, 서로 인접한 복수 개의 제 2 자성 패턴들(MS2)은 정삼각형을 구성할 수 있다. 즉, 서로 인접한 복수 개의 제 2 자성 패턴들(MS2)의 각각은 정삼각형의 꼭지점들일 수 있다.
복수 개의 제 2 자성 패턴들(MS2)은 제 1 관통 홀들(153)과 오프셋되어 배치된다. 복수 개의 제 2 자성 패턴들(MS2)은 제 2 콘택 플러그들(132)과 수직적으로 중첩되지 않도록 배치된다. 제 1 관통 홀들(153)의 각각은 인접하는 복수 개의 제 2 자성 패턴들(MS2)에 동일한 거리로 이격될 수 있다. 제 1 관통 홀들(153)은 복수 개의 제 2 자성 패턴들(MS2) 사이에서, 제 2 자성 패턴들(MS2)과 자기정열되어 배치될 수 있다. 예를 들어, 제 1 관통 홀들(153)은 복수 개의 제 2 자성 패턴들(MS2)의 중심에 배치될 수 있다.
제 1 자성 패턴(MS1)과 제 2 자성 패턴들(MS2) 사이에 터널 배리어(TBR)가 배치될 수 있다. 터널 배리어(TBR)는 제 1 자성 패턴(MS1) 상으로 연장할 수 있다. 제 1 관통 홀들(153)은 터널 배리어(TBR)을 관통할 수 있다.
제 1 자성 패턴(MS1)은 고정된 자화방향을 갖고, 제 2 자성 패턴들(MS2)은 변화 가능한 자화방향을 가질 수 있다. 제 1 자성 패턴(MS1), 제 2 자성 패턴들(MS2) 및 터널 배리어(TBR)는 도 3a 및 도 3b를 참조하여 설명된 물질들을 포함할 수 있다.
추가적으로, 제 1 자성 패턴(MS1)과 제 2 층간 절연막(130) 사이에 하부전극(BE)이 배치될 수 있다. 하부전극(BE)은 제 1 자성 패턴(MS1)과 동일한 형상을 가질 수 있다. 하부전극(BE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
제 2 자성 패턴들(MS2) 상에 상부전극들(TE)이 각각 배치될 수 있다. 상부전극(TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다. 제 2 자성 패턴들(MS2)의 측벽은 상부전극들(TE)의 측벽에 자기 정열될 수 있다.
제 1 스페이서들(148)이 제 2 자성 패턴들(MS2) 및 상부전극들(TE)의 측벽들 상에 배치될 수 있다. 제 1 스페이서들(148)은 층간 절연막들(120, 130, 150)과 다른 물질로 구성될 수 있다. 제 1 스페이서들(148)은 층간 절연막들(120, 130, 150)에 대하여 식각 선택비를 가질 수 있다. 제 1 스페이서들(148)은 예를들면, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 제 1 관통 홀들(153)은 제 1 스페이서들(148)에 각각 자기 정열될 수 있다.
제 3 층간 절연막(150)이 제 1 자성 패턴(MS1) 상에 제공되어, 제 2 자성 패턴들(MS2) 사이를 채울 수 있다. 제 3 층간 절연막(150)의 상부면은 상부전극들(TE)의 상부면 보다 높을 수 있다. 제 1 내지 제 3 층간 절연막들(120, 130, 150)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제 2 관통 홀들(154)이 제 3 층간 절연막(150)의 하부에 형성되어, 제 1 관통 홀들(153)에 각각 연결될 수 있다. 제 2 관통 홀들(154)의 측벽들은 제 1 관통 홀들(153)의 측벽들과 공면을 이룰 수 있다. 관통 홀들(155)은 제 1 관통 홀들(153) 및 제 2 관통 홀들(154)을 포함할 수 있다. 관통 홀들(155)은 제 1 스페이서들(148)에 자기 정열될 수 있다. 그루브들(152)이 제 3 층간 절연막(150)의 상부에 형성되어, 상부전극들(TE) 및 관통 홀들(155)을 노출할 수 있다. 그루브들(152)의 각각은 관통 홀들(155)의 각각으로부터 제 2 방향(D2)으로 연장할 수 있다. 그루브들(152)은 관통 홀들(155)와 연결될 수 있다.
그루브들(152) 및 관통 홀들(155)의 측벽들 상에 제 2 스페이서들(158)이 형성될 수 있다. 제 2 스페이서들(158)은 절연 스페이서들일 수 있다. 제 2 스페이서들(158)은 실리콘 산화막을 포함할 수 있다. 제 2 스페이서들(158)은 제 1 스페이서들(148) 상으로 연장할 수 있다.
관통 홀들(155) 내에 제 3 콘택 플러그들(172)이 제공되고, 그루브들(152) 내에 연결 패드들(174)이 제공될 수 있다. 제 3 콘택 플러그들(172) 및 연결 패드들(174)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 3 콘택 플러그들(172) 및 연결 패드들(174)은 일체로 형성될 수 있다. 연결 패드들(174)은 상부전극들(TE)의 상부면과 접촉할 수 있다. 제 3 콘택 플러그들(172)은 제 1 자성 패턴(MS1)을 관통하여 제 2 콘택 플러그들(132)에 각각 연결될 수 있다. 제 3 콘택 플러그들(172)은 제 2 스페이서들(159)에 의하여 제 1 자성 패턴(MS1)과 전기적으로 절연될 수 있다.
도 6a 내지 도 13a는 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I'선에 대응하는 단면도들이다. 도 6b 내지 도 13b는 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 II-II'선에 대응하는 단면도들이다.
도 4, 도 6a 및 도 6b를 참조하여, 기판(100)을 준비한다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 반도체 기판(100)은 제 1 도전형을 가질 수 있다.
기판(100)에 소자분리 영역(101)을 형성하여, 활성 영역들(ACT)을 정의할 수 있다. 활성 영역들(ACT)은 제 1 도전형의 도펀트로 도핑될 수 있다. 활성 영역들(ACT)의 각각은 도 4의 제 3 방향(D3)으로 연장된 장방형(또는 바 형태)일 수 있다. 활성 영역들(ACT)은 제 1 방향(D1)을 따라 배열되어 각 행을 구성할 수 있으며, 제 2 방향(D2)을 따라 배열되어 각 열을 구성할 수 있다. 소자분리 패턴들(101)은 샐로우 트렌치 소자분리(STI) 방법으로 형성될 수 있다.
활성 영역들(ACT) 및 소자분리 영역(101)을 패터닝하여, 도 4의 제 1 방향(D1)으로 나란히 연장된 게이트 리세스 영역들(102)을 형성할 수 있다. 한 쌍의게이트 리세스 영역들(102)이 하나의 활성 영역(ACT)을 가로지를 수 있다. 게이트 리세스 영역들(102)의 깊이는 소자분리 영역(101)의 깊이보다 작을 수 있다.
게이트 유전막(104)이 게이트 리세스 영역들(102)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전막(104)은 반도체 기판(100)을 열산화하여 형성된 실리콘 산화막일 수 있다. 이와는 달리, 게이트 유전막(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 또는 알루미늄 산화물과 같은 절연성 금속 산화물)을 포함할 수 있다.
이어서, 제 1 도전막(미도시)이 게이트 리세스 영역들(102)을 채우도록 형성될 수 있다. 제 1 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 1 도전막을 식각하여, 각 게이트 리세스 영역(102) 내에 워드 라인(WL)을 형성할 수 있다. 워드 라인들(WL)의 상부면은 반도체 기판(100)의 상부면 보다 낮게 리세스될 수 있다.
게이트 캐핑 패턴들(106)이 워드 라인들(WL) 위의 게이트 리세스 영역들(102)을 채우도록 형성될 수 있다. 게이트 캐핑 패턴들(106)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
제 1 도전형과 다른 제 2 도전형의 도펀트들이 워드 라인들(WL) 양측의 활성 영역들(ACT) 내에 주입되어, 제 1 불순물 영역(111) 및 제 2 불순물 영역(112)이 형성될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다. 제 1 및 제 2 불순물 영역들(111, 112)의 하부면들은 워드 라인들(WL)의 하단 보다 높은 레벨에 위치할 수 있다.
도 7a 및 도 7b를 참조하여, 제 1 층간 절연막(120)이 반도체 기판(100) 상에 형성될 수 있다. 제 1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있다. 제 1 층간 절연막(120)을 패터닝하여, 제 1 불순물 영역들(111)을 각각 노출하는 제 1 콘택 홀들(미도시)이 형성될 수 있다.
제 2 도전막이 제 1 콘택 홀들(미도시)을 채우도록 형성될 수 있다. 제 2 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 2 도전막은 제 2 층간 절연막(120)이 노출될 때까지 평탄화되어, 제 1 콘택 홀들 내에 제 1 콘택 플러그들(122)을 형성할 수 있다. 제 1 콘택 플러그들(122)은 제 2 불순물 영역(112)에 접속될 수 있다. 일 예에서, 오믹 패턴(미도시)이 제 1 콘택 플러그(122)와 제 1 불순물 영역(111) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
비트라인(BL)이 제 1 층간 절연막(120) 상에 형성될 수 있다. 비트라인(BL)은 복수개의 제 1 콘택 플러그들(122)에 공통으로 접속하여, 제 2 방향(D2)으로 연장할 수 있다. 비트라인(BL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제 1 층간 절연막(120) 상에 제 2 층간 절연막(130)이 형성될 수 있다. 제 2 층간 절연막(130)은 실리콘 산화물로 형성될 수 있다. 제 2 콘택 플러그들(132)이 제 2 층간 절연막(130) 및 제 1 층간 절연막(120)을 연속적으로 관통하도록 형성될 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)과 유사한 방법으로 형성되고, 동일한 물질로 형성될 수 있다. 제 2 콘택 플러그들(132)은 제 2 불순물 영역들(112)에 전기적으로 연결될 수 있다. 일 실시예에서, 오믹 패턴(미도시)이 제 2 콘택 플러그들(132)과 제 2 불순물 영역들(112) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)을 포함할 수 있다.
제 2 층간 절연막(130)은 실질적으로 기판(100)의 주면에 평행한 상부면을 가질 수 있다.
도 4, 도 8a 및 도 8b를 참조하여, 제 2 층간 절연막(130) 상에 하부 전극막(141), 제 1 자성막(143), 터널 배리어막(145), 제 2 자성막(147) 및 상부 전극막(149)이 순차적으로 형성될 수 있다. 제 1 자성막(143)은 제 2 자성막(147)보다 두꺼울 수 있다. 제 2 층간 절연막(130)이 평탄한 상부면을 가지므로, 제 1 자성막(143), 터널 배리어막(145) 및 제 2 자성막(147)이 고품질로 형성될 수 있다. 이에 따라, 후속하여 형성되는 자기터널접합(MTJ)의 특성이 보다 향상될 수 있다.
하부 전극막(141)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
제 1 자성막(143)은 기판(100)의 상부면에 평행한 자화 방향을 가질 수 있다. 이러한 경우, 제 1 자성막(141)은 철 및 코발트를 포함할 수 있다. 제 1 자성막(141)은, 예를 들어 코발트철붕소(CoFeB), 철붕소(FeB), 코발트철(CoFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 제 1 자성막(141)의 자화 방향은 기판(100)의 상부면에 대해 실질적으로 수직할 수 있다. 이러한 경우, 제 1 자성막(141)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy, CoTb), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 또는 다층박막(예를 들어, Co/Pt, Co/Pd)을 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 제 1 자성막(141)은 그의 내부에 끼워진 교환 결합막(미도시)을 더 포함할 수 있다. 교환 결합막은 비자성 전이 금속을 포함하는 비자성 금속원소 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 교환 결합막은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오브덴(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 선택된 적어도 하나를 포함할 수 있다.
터널 배리어막(145)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
제 2 자성막(147)은 기판(100)의 상부면에 평행한 자화 방향을 가질 수 있다. 이러한 경우, 제 2 자성막(147)은 철 및 코발트를 포함할 수 있다. 제 2 자성막(147)은, 예를 들어 코발트철붕소(CoFeB), 철붕소(FeB), 코발트철(CoFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 제 2 자성막(147)의 자화 방향은 기판(100)의 상부면에 대해 실질적으로 수직할 수 있다. 이러한 경우, 제 2 자성막(147)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy, CoTb), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 또는 다층박막(예를 들어, Co/Pt, Co/Pd)을 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다.
여기서, 제 1 자성층(143)은 제 2 자성층(147)에 비하여 두꺼울 수 있으며, 및/또는 제 1 자성층(143)의 보자력이 제 2 자성층(147)의 보자력 보다 클 수 있다.
상부전극막(149)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
도 4, 도 9a 및 도 9b를 참조하여, 상부전극막(149) 및 제 2 자성막(147)을 패터닝하여, 상부전극들(TE) 및 제 2 자성 패턴들(MS2)이 형성될 수 있다.
서로 인접한 복수 개의 제 2 자성 패턴들(MS2)은 동일한 거리로 서로 이격될 수 있다. 도 4에 도시된 바와 같이, 서로 인접한 복수 개의 제 2 자성 패턴들(MS2)은 정삼각형을 구성할 수 있다. 즉, 서로 인접한 복수 개의 제 2 자성 패턴들(MS2)의 각각은 정삼각형의 꼭지점들일 수 있다. 제 2 자성 패턴들(MS2)은 제 2 콘택 플러그들(132)과 옆으로 오프셋된다. 즉, 제 2 자성 패턴들(MS2)은 제 2 콘택 플러그들(132)과 수직적으로 중첩되지 않도록 배치된다. 제 2 콘택 플러그들(132)의 각각은 인접하는 복수 개의 제 2 자성 패턴들(MS2)에 동일한 거리로 옆으로 이격될 수 있다.
상부전극들(TE) 및 제 2 자성 패턴들(MS2)의 측벽들 상에 제 1 스페이서들(148)이 형성될 수 있다. 제 1 스페이서들(148)은 예를들면, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
도 4, 도 10a 및 도 10b를 참조하여, 제 3 층간 절연막(150)이 형성되어, 제 2 자성 패턴들(MS2) 사이를 채울 수 있다. 제 3 층간 절연막(150)은 상부전극들(TE)을 덮을 수 있다. 제 3 층간 절연막(150)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제 1 마스크 패턴(161)이 제 3 층간 절연막(150) 상에 형성될 수 있다. 제 1 마스크 패턴(161)은 포토레지스트 패턴일 수 있다. 제 1 마스크 패턴(161)은 상부전극들(TE) 및 제 2 콘택 플러그들(132)과 수직적으로 중첩되는 제 1 오프닝(162)을 가질 수 있다. 제 1 오프닝(162)은 제 2 콘택 플러그들(132)으로부터 상부전극들(TE) 방향으로 연장할 수 있다.
제 1 마스크 패턴(161)을 사용하는 패터닝 공정으로 제 3 층간 절연막(150)을 식각하여 그루브들(152)을 형성할 수 있다. 그루브들(152)은 제 3 층간 절연막(150)의 상부에 형성되어 상부전극들(TE)의 상부면을 노출할 수 있다.
도 4, 도 11a 및 도 11b를 참조하여, 제 1 마스크 패턴(161)을 제거한 후, 제 2 콘택 플러그들(132)와 수직적으로 중첩되는 제 2 오프닝(164)을 갖는 제 2 마스크 패턴(163)이 형성될 수 있다. 제 2 마스크 패턴(163)은 포토레지스트 패턴일 수 있다.
도 4, 도 12a 및 도 12b를 참조하여, 제 2 마스크 패턴(163)을 사용하는 패터닝 공정으로 제 3 층간 절연막(150)을 식각하여 제 2 관통 홀들(154)을 형성할 수 있다. 제 2 관통 홀들(154)은 터널 배리어막(145) 또는 제 1 자성막(143)을 노출할 수 있다.
도 4, 도 13a 및 도 13b를 참조하여, 제 2 마스크 패턴(163)을 사용하는 추가적인 패터닝 공정이 수행되어, 터널 배리어막(145), 제 1 자성막(143) 및 하부전극막(141)이 식각될 수 있다. 터널 배리어(TBR), 제 1 자성 패턴(MS1) 및 하부전극(BE)이 형성될 수 있다. 제 1 자성막(143)의 식각을 위하여 물리적 식각 방법(예를 들면, 스퍼터링)이 사용될 수 있다. 이에 따라, 제 1 관통 홀들(153)이 형성될 수 있다. 제 1 관통 홀들(153)의 각각은 제 2 관통 홀들(154)의 각각에 연결되고, 서로 자기 정열될 수 있다. 제 1 관통 홀들(153)은 제 2 콘택 플러그들(132)을 노출할 수 있다. 관통 홀들(155)은 제 1 관통 홀들(153) 및 제 2 관통 홀들(154)을 포함할 수 있다. 제 1 자성막(143)의 식각 공정에서, 제 1 스페이서들(148)은 제 1 관통 홀들(153)이 자기 정열되어 형성되도록 할 수 있다. 제 1 스페이서들(148)은 제 3 층간 절연막(150)과 식각 선택비를 갖는 물질로 구성되기 때문이다. 나아가, 제 1 스페이서들(148)은 제 1 자성막(143)의 식각 공정에 의하여 자기터널접합(MTJ)을 구성하는 물질들이 손상되는 것을 방지할 수 있다. 게다가, 제 1 자성막(143)의 식각 공정에 의하여 발생되는 부산물이 제 2 자성패턴들(MS2) 상에 형성되는 것이 방지될 수 있다. 이어서, 제 2 마스크 패턴(163)이 제거될 수 있다.
도 4, 도 5a 및 도 5b를 다시 참조하여, 관통 홀들(155) 및 그루브(152)의 측벽들 상에 제 2 스페이서들(158)이 형성될 수 있다. 제 2 스페이서들(158)은 실리콘 산화막을 포함할 수 있다. 제 2 스페이서들(158)는 제 1 스페이서들(148) 상으로 연장할 수 있다.
제 3 도전막(미도시)이 관통 홀들(155) 및 그루브(152)를 채우도록 형성될 수 있다. 제 3 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 3 도전막은 제 3 층간 절연막(150)이 노출될 때까지 평탄화될 수 있다. 이에 따라, 관통 홀들(155) 내에 제 3 콘택 플러그들(172), 그리고 그루브들(152) 내에 연결 패드들(174)이 형성될 수 있다.
제 3 콘택 플러그들(172)은 제 2 콘택 플러그(132)에 접속될 수 있다. 일 예에서, 오믹 패턴(미도시)이 제 3 콘택 플러그(172)와 제 2 콘택 플러그들(132) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다. 제 3 콘택 플러그들(172) 및 연결 패드들(174)은 일체로 형성될 수 있다. 연결 패드들(174)은 상부전극들(TE)의 상부면과 접촉할 수 있다. 제 3 콘택 플러그들(172)은 제 1 자성 패턴(MS1)을 관통하여 제 2 콘택 플러그들(132)에 각각 연결될 수 있다. 제 3 콘택 플러그들(172)은 제 2 스페이서들(158)에 의하여 제 1 자성 패턴(MS1)과 전기적으로 절연될 수 있다.
도 14는 본 발명의 개념에 의한 다른 실시예에 따른 자기 기억 장치를 나타내는 평면도이다. 설명의 간결함을 위해, 전술한 일 실시예와 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
서로 인접한 복수 개의 제 2 자성 패턴들(MS2)은 동일한 거리로 서로 이격될 수 있다. 서로 인접한 복수 개의 제 2 자성 패턴들(MS2)은 정사각형을 구성할 수 있다. 즉, 서로 인접한 복수 개의 제 2 자성 패턴들(MS2)의 각각은 정사각형의 꼭지점들일 수 있다. 제 2 및 제 3 콘택 플러그들(132, 172)의 각각은 인접하는 복수 개의 제 2 자성 패턴들(MS2)에 동일한 거리로 이격될 수 있다. 제 2 및 제 3 콘택 플러그들(132, 172)의 각각은 복수 개의 제 2 자성 패턴들(MS2)의 중심에 배치될 수 있다.
연결 패드들(174)의 각각은 제 3 방향(D3)에 직교하는 제 4 방향(D4)으로 연장할 수 있다.
도 15는 본 발명의 개념에 의한 실시 예들에 따른 자기 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 본 발명의 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 자기 기억 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 개념에 의한 실시예들에 따른 자기 기억 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 자기 기억 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 일체로 제공되는 제 1 자성 패턴, 상기 제 1 자성 패턴은 수평적으로 서로 이격되는 복수 개의 관통 홀들을 포함하는 것;
    상기 제 1 자성 패턴 상에 수평적으로 서로 이격되어 배치되는 복수 개의 제 2 자성 패턴들;
    상기 제 1 자성 패턴과 상기 복수 개의 제 2 자성 패턴들 사이의 터널 배리어;
    상기 복수 개의 제 2 자성 패턴들 상에 각각 배치되고, 수평적으로 서로 이격되는 복수 개의 상부 전극들; 및
    상기 복수 개의 관통 홀들을 통하여 상기 복수 개의 상부 전극들에 전기적으로 연결되고, 수평적으로 서로 이격되는 복수 개의 플러그들을 포함하되,
    상기 복수 개의 플러그들의 각각은 상기 복수 개의 관통 홀들 중 하나를 통하여, 상기 복수 개의 상부 전극들 중 하나에 전기적으로 연결되는 자기 기억 장치.
  2. 청구항 1에 있어서,
    상기 제 1 자성 패턴은 고정된 자화방향을 갖고, 상기 제 2 자성 패턴들은 변화 가능한 자화방향을 갖는 자기 기억 장치.
  3. 청구항 1에 있어서,
    상기 플러그들의 각각은:
    상기 기판과 상기 제 1 자성 패턴 사이의 제 1 층간 절연막 내에 배치되는 제 1 플러그;
    상기 제 2 자성 패턴들 사이의 제 2 층간 절연막 및 상기 관통 홀들 중 하나내에 배치되는 제 2 플러그; 및
    상기 제 2 플러그와 상기 상부 전극들 중 하나 사이의 연결 패드를 포함하는 자기 기억 장치.
  4. 청구항 3에 있어서,
    상기 제 1 플러그는 상기 제 2 자성 패턴들의 각각과 수직적으로 중첩되지 않도록 배치된 자기 기억 장치.
  5. 청구항 3에 있어서,
    상기 제 2 자성 패턴들의 측벽들 상에 배치되는, 상기 제 2 층간 절연막과 다른 물질의 제 1 스페이서들을 더 포함하는 자기 기억 장치.
  6. 청구항 5에 있어서,
    상기 관통 홀들의 측벽들 상의 제 2 스페이서들을 더 포함하고, 상기 제 2 플러그는 상기 제 2 스페이서들에 의하여 상기 제 1 자성 패턴과 전기적으로 절연되는 자기 기억 장치.
  7. 활성 영역을 정의하는 소자분리막을 갖는 기판;
    상기 활성 영역을 가로지르는 한 쌍의 워드 라인들;
    상기 활성 영역에 제공된 불순물 영역들에 각각 연결된 플러그들, 상기 불순물 영역들은 상기 한 쌍의 워드 라인들을 사이에 두고 서로 이격되는 것; 및
    상기 플러그들로부터 옆으로 이격되도록 배치되는 자기터널접합들을 포함하고,
    상기 플러그들의 각각은 인접하는 복수 개의 자기터널접합들로부터 동일한 거리로 옆으로 이격되고, 상기 인접하는 복수 개의 자기터널접합들 중 하나에 전기적으로 연결되는 자기 기억 장치.
  8. 청구항 7에 있어서,
    상기 인접하는 복수 개의 자기터널접합들은 동일한 거리로 서로 이격된 자기 기억 장치.
  9. 청구항 7에 있어서,
    상기 플러그들의 각각은 상기 인접하는 복수 개의 자기터널접합들 사이의 중심에 배치되는 자기 기억 장치.
  10. 청구항 7에 있어서,
    상기 자기터널접합들의 각각은:
    일체로 제공된 플레이트형의 제 1 자성 패턴;
    상기 제 1 자성 패턴 상에 배치되고, 수평적으로 서로 이격되는 복수 개의 제 2 자성 패턴들; 및
    상기 제 1 자성 패턴과 상기 제 2 자성 패턴들 사이의 터널 배리어을 포함하고,
    상기 플러그들의 각각은 상기 제 1 자성 패턴을 관통하여, 상기 인접하는 복수의 자기터널접합들 중 상기 하나에 전기적으로 연결되는 자기 기억 장치.
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