KR102244838B1 - Solar cell and method for manufacturing the same - Google Patents
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Abstract
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 제1 반도체층을 형성하고 상기 반도체 기판의 타면 위에 제2 반도체층을 형성하는, 반도체층 형성 단계; 상기 반도체 기판의 일면에 위치한 상기 제1 반도체층을 제거하는 제1 식각 단계; 상기 반도체 기판의 일면에 요철부를 형성하는 제2 식각 단계; 및 상기 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하고 상기 제2 반도체층에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는, 도전형 영역 형성 단계를 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes forming a first semiconductor layer on one surface of a semiconductor substrate and forming a second semiconductor layer on the other surface of the semiconductor substrate, forming a semiconductor layer; A first etching step of removing the first semiconductor layer located on one surface of the semiconductor substrate; A second etching step of forming an uneven portion on one surface of the semiconductor substrate; And forming a first conductivity type region by doping a first conductivity type dopant on one surface of the semiconductor substrate, and forming a second conductivity type region by doping a second conductivity type dopant on the second semiconductor layer. Includes steps.
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method of manufacturing the same.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. Recently, as existing energy resources such as oil and coal are expected to be depleted, interest in alternative energy to replace them is increasing. Among them, solar cells are in the spotlight as next-generation cells that convert solar energy into electrical energy.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such a solar cell, it can be manufactured by forming various layers and electrodes according to design. However, solar cell efficiency may be determined according to the design of these various layers and electrodes. In order to commercialize a solar cell, it is necessary to overcome low efficiency, and various layers and electrodes are required to be designed to maximize the efficiency of the solar cell.
본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. An object of the present invention is to provide a solar cell capable of improving efficiency and a method of manufacturing the same.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 제1 반도체층을 형성하고 상기 반도체 기판의 타면 위에 제2 반도체층을 형성하는, 반도체층 형성 단계; 상기 반도체 기판의 일면에 위치한 상기 제1 반도체층을 제거하는 제1 식각 단계; 상기 반도체 기판의 일면에 요철부를 형성하는 제2 식각 단계; 및 상기 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하고 상기 제2 반도체층에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는, 도전형 영역 형성 단계를 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes forming a first semiconductor layer on one surface of a semiconductor substrate and forming a second semiconductor layer on the other surface of the semiconductor substrate, forming a semiconductor layer; A first etching step of removing the first semiconductor layer located on one surface of the semiconductor substrate; A second etching step of forming an uneven portion on one surface of the semiconductor substrate; And forming a first conductivity type region by doping a first conductivity type dopant on one surface of the semiconductor substrate, and forming a second conductivity type region by doping a second conductivity type dopant on the second semiconductor layer. Includes steps.
본 발명의 실시예에 따른 태양 전지는, 베이스 영역과, 상기 베이스 영역의 일면 위에 위치하며 제1 도전형 도펀트가 도핑된 제1 도전형 영역을 포함하는 반도체 기판; 상기 베이스 영역의 타면 위에 형성되는 터널링층; 상기 터널링층 위에 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제2 도전형 도펀트가 도핑된 제2 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 반도체 기판의 일면에 상기 반도체 기판의 타면보다 작은 크기의 요철부가 위치한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate including a base region and a first conductivity type region doped with a first conductivity type dopant and positioned on one surface of the base region; A tunneling layer formed on the other surface of the base region; A second conductivity type region on the tunneling layer and having a crystal structure different from that of the semiconductor substrate and doped with a second conductivity type dopant; And an electrode including a first electrode connected to the first conductivity type region and a second electrode connected to the second conductivity type region. An uneven portion having a size smaller than that of the other surface of the semiconductor substrate is positioned on one surface of the semiconductor substrate.
본 실시예에서는 제1 도전형 영역은 반도체 기판에 제1 도전형 도펀트를 도핑하여 형성된 도핑 영역으로 구성하고, 제2 도전형 영역은 반도체 기판과 다른 결정 구조를 가지는 반도체층으로 구성한다. 이에 의하여 반도체 기판의 전면에서의 광의 입사 방해를 최소화하고, 반도체 기판의 후면에 위치하는 제2 도전형 영역에서의 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지의 특성을 크게 향상할 수 있다. In this embodiment, the first conductivity type region is formed of a doped region formed by doping a first conductivity type dopant on a semiconductor substrate, and the second conductivity type region is formed of a semiconductor layer having a different crystal structure from that of the semiconductor substrate. Accordingly, it is possible to minimize the incidence of light from the front surface of the semiconductor substrate, and minimize deterioration of recombination characteristics in the second conductivity type region located on the rear surface of the semiconductor substrate. This can greatly improve the characteristics of the solar cell.
한편, 본 실시예에서는 반도체 기판의 전면에 위치한 반도체층을 제거하는 제1 식각 단계와 반도체 기판에 작은 크기의 요철부를 형성하는 제2 식각 단계가 동일한 반응성 이온 식각 장치에서 인-시츄 공정에 의하여 다른 공정 조건하에서 수행될 수 있다. 이에 따라 공정을 단순화하면서 원하는 구조를 가지는 태양 전지를 제조할 수 있다. 또는, 제1 식각 단계가 습식 식각에 의하여 수행되고 제2 식각 단계가 반응성 이온 식각에 의하여 수행되어 단순한 공정에 의하여 원하는 구조를 가지는 태양 전지를 제조할 수 있다. Meanwhile, in the present embodiment, the first etching step of removing the semiconductor layer located on the front surface of the semiconductor substrate and the second etching step of forming a small-sized uneven portion on the semiconductor substrate are different by an in-situ process in the same reactive ion etching device. It can be carried out under process conditions. Accordingly, a solar cell having a desired structure can be manufactured while simplifying the process. Alternatively, the first etching step is performed by wet etching and the second etching step is performed by reactive ion etching, so that a solar cell having a desired structure may be manufactured through a simple process.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in FIG. 1.
3 is a cross-sectional view showing a solar cell according to another embodiment of the present invention.
4A to 4I are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.
5A to 5H are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.
6A to 6G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it goes without saying that the present invention is not limited to these embodiments and may be modified in various forms.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, in order to clearly and briefly describe the present invention, illustration of parts irrelevant to the description is omitted, and the same reference numerals are used for identical or extremely similar parts throughout the specification. In addition, in the drawings, the thickness and width are enlarged or reduced in order to clarify the description. However, the thickness and width of the present invention are not limited to those shown in the drawings.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. In addition, when a certain part "includes" another part throughout the specification, the other part is not excluded and other parts may be further included unless otherwise stated. Further, when a part such as a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "directly above", but also the case where the other part is located in the middle. When a part such as a layer, a film, a region, or a plate is "directly over" another part, it means that no other part is located in the middle.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 전극을 위주로 도시하였다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention, and FIG. 2 is a plan view of the solar cell shown in FIG. 1. In FIG. 2, a semiconductor substrate and an electrode are mainly illustrated.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)과 제1 도전형을 가지는 제1 도전형 영역(또는 에미터 영역)(20)을 포함하는 반도체 기판(110)과, 반도체 기판(110) 위에 형성되며 반도체 기판(110)과 다른 결정 구조를 가지며 제2 도전형을 가지는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 그리고 태양 전지(100)는 터널링층(또는 제2 터널링층)(54), 패시베이션막(22, 32), 반사 방지막(24)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.Referring to FIG. 1, the
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다. The
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 본 실시예에서 반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)에 의하여 형성된 요철(112, 114)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 및/또는 후면에 요철(112, 114)이 형성되면, 반도체 기판(110)의 전면 및/또는 후면을 통하여 입사되는 광의 반사도를 저하할 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합(일 예로, pn 터널 접합)에 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. The front surface and/or the rear surface of the
좀더 구체적으로, 본 실시예에서는 요철(112, 114)은 반도체 기판(110)의 전면(또는 전면 쪽 표면)에 형성되는 제1 요철(112)과 반도체 기판(110)의 후면(후면 쪽 표면)에 형성되는 제2 요철(114)을 포함할 수 있다. 이에 의하여 반도체 기판(110)의 전면 및 후면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 요철(112) 및 제2 요철(114) 중 어느 하나만 형성되는 것도 가능하다. More specifically, in this embodiment, the
반도체 기판(110)의 전면에 위치하는 제1 요철(112)은 광학적 손실을 최소화할 수 있도록 제1 요철부(112a) 및 제2 요철부(112b)을 포함할 수 있다. 제2 요철부(112b)는 제1 요철부(112a) 위에, 좀더 상세하게는, 제1 요철부(112a)를 구성하는 외면 위에 형성되며 해당 제1 요철부(112a)보다 작은 크기를 가질 수 있다. 이에 따라 제2 요철부(112b)의 평균 크기는 제1 요철부(112a)의 평균 크기보다 작을 수 있고, 제2 요철부(112b)는 제1 요철부(112a)를 구성하는 각각의 외면 위에 적어도 하나 이상, 예를 들어, 복수 개 위치할 수 있다. 이와 같은 제1 요철부(112a)와 제2 요철부(112b)는 서로 다른 방법에 의하여 형성될 수 있다. The
제1 요철부(112a)의 외면은 특정한 결정면들로 구성될 수 있다. 일 예로, 제1 요철부(112a)는 (111)면인 4개의 외면에 의하여 형성되는 대략적인 피라미드 형상을 가질 수 있다. The outer surface of the first
제1 요철부(112a)의 평균 크기(일 예로, 제1 요철부(112a)의 높이의 평균 값)는 마이크로미터 수준(예를 들어, 1um 내지 1mm)일 수 있는데, 일 예로, 대략 10um 내지 30um일 수 있다. 평균 크기가 10um 미만인 제1 요철부(112a)의 제조가 어려울 수 있고, 제1 요철부(112a)의 평균 크기를 30um 이하로 형성하면 반사 방지 효과를 향상할 수 있다. 그리고 제1 요철부(112a)의 크기의 편차는 상대적으로 큰 제1 편차를 가질 수 있다. The average size of the first
이와 같은 제1 요철부(112a)는 습식 식각에 의한 비등방 식각에 의하여 형성될 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하면, 간단한 공정에 의하여 짧은 시간 내에 제1 요철부(112a)를 형성할 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하는 공정에 대해서는 추후에 좀더 상세하게 설명한다. 본 발명이 상술한 제1 요철부(112a)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제1 요철부(112a)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다. The first
제2 요철부(112b)는 제1 요철부(112a)의 외면(예를 들어, (111) 면) 상에 미세한 크기를 가지면서 형성될 수 있다. 제2 요철부(112b)은 뾰족한 단부를 가질 수 있는데, 본 발명이 이에 한정되는 것은 아니며 제2 요철부(112b)가 라운드진 단부를 가질 수도 있다. The second
제2 요철부(112b)의 평균 크기(일 예로, 제2 요철부(112b)의 높이의 평균 값)는 나노미터 수준(즉, 1um 이하, 예를 들어, 1nm 내지 1um)일 수 있는데, 일 예로, 대략 100nm 내지 500nm의 크기를 가질 수 있다. 이와 같이 제1 요철부(112a) 위에 이보다 작은 크기의 제2 요철부(112b)를 형성하게 되면 반사 방지 효과를 향상할 수 있다. 평균 크기가 100nm 미만인 제2 요철부(112b)는 제조가 어려울 수 있고, 제2 요철부(112b)의 평균 크기를 500nm 이하로 형성하면 반사 방지 효과를 좀더 향상할 수 있다. 제2 요철부(112b)의 크기 편차는 제1 편차보다 작은 제2 편차를 가질 수 있다. 이는 제2 요철부(112b)의 평균 크기가 더 작기 때문이기도 하며, 제2 요철부(112b)의 공정이 등방성 식각을 기본으로 하여 이루어지기 때문이기도 하다. 이와 같이 본 실시예에서는 균일하고 미세한 제2 요철부(112b)가 제1 요철부(112a)의 외면 상에 형성된다. The average size of the second
이와 같은 제2 요철부(112b)는 건식 식각에 의하여 등방 식각하여 형성될 수 있다. 건식 식각으로는, 일 예로, 반응성 이온 식각(reactive ion etching, IRE)이 사용될 수 있다. 반응성 이온 식각에 의하면 제2 요철부(112b)를 미세하고 균일하게 형성할 수 있다. 본 발명이 상술한 제2 요철부(112b)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제2 요철부(112b)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다.The second
본 실시예에서 반도체 기판(110)의 후면에 형성되는 제2 요철(114)은 제1 요철부(114a)를 구비할 수 있다. 제2 요철(114)의 제1 요철부(114a)에 대해서는 제1 요철(112)의 제1 요철부(112a)에 대한 설명이 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다. 이와 같이 반도체 기판(110)의 제2 요철(114)이 제1 요철부(114a)만을 구비하여 제1 및 제2 요철부(112a, 112b)를 가지는 제1 요철(112)과 다른 형상을 가지면, 제1 요철(112)에 의하여 광의 입사량이 많은 반도체 기판(110)의 전면에서의 반사를 효과적으로 방지할 수 있고, 제2 요철(114)은 간단한 구조를 가지도록 하여 태양 전지(100)의 제조 공정을 단순화할 수 있다. In this embodiment, the
그러나 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 전면에 형성된 제1 요철(112)이 제1 요철부(112a)를 구비하지 않는 것도 가능하고, 및/또는 제2 요철(114)이 형성되지 않는 것도 가능하다. 그 외의 다양한 변형이 가능하다.However, the present invention is not limited thereto. It is possible that the
반도체 기판(110)은, 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 즉, 본 실시예에서 제1 도전형 영역(20)이 반도체 기판(110)의 전면 쪽에 위치한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다. The
여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. Here, the
제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. The second conductivity type may be n-type or p-type. When the
그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다. However, the present invention is not limited thereto, and the
일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다. For example, the
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. A first
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다. In this embodiment, the first
제1 도전형은 p형 또는 n형일 수 있다. 제1 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다. The first conductivity type may be p-type or n-type. When the first conductivity-
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 전면 쪽에 전체적으로 형성된다. 제1 도전형 영역(20)이 광이 상대적으로 많이 입사되는 반도체 기판(110)의 전면 쪽에 위치하여 pn 접합에 도달하기 전에 광이 손실되는 양을 최소화할 수 있으며, 전면 쪽에 전체적으로 위치하여 제1 도전형 영역(20)이 충분한 면적을 가질 수 있다. In this embodiment, the first
또한, 제1 도전형 영역(20)을 도핑 영역으로 구성하여 반도체 기판(110)의 전면 쪽에 이와 다른 결정 구조를 가지는 반도체층이 위치하지 않도록 한다. 반도체층은 광 투과도가 낮아 반도체 기판(110) 위에 반도체층이 위치하는 경우에는 반도체층에 의하여 광 손실이 발생할 수 있다. 본 실시예에서는 반도체 기판(110) 내에 도핑 영역으로 구성된 제1 도전형 영역(20)을 형성하여 반도체 기판(110)의 전면에 반도체층이 위치할 경우의 문제를 방지할 수 있다. In addition, the first
도핑 영역으로 구성되는 제1 도전형 영역(20)의 두께(T1)가 제2 도전형 영역(30)의 두께(또는 깊이)(T2)보다 클 수 있다. 확산에 의하여 형성되는 도핑 영역으로 구성되는 제1 도전형 영역(20)은 쉽게 두꺼운 두께로 형성될 수 있기 때문이다. 그리고 제1 도전형 영역(20)의 두께를 충분하게 확보하여 제1 전극(42)과의 접합 시 쇼트 문제 등이 발생하는 것을 방지하고 충분한 정션 깊이(junction depth)를 가질 수 있도록 한다. 일 예로, 제1 도전형 영역(20)의 두께(T1)가 700nm 내지 1.5um일 수 있다. 제1 도전형 영역(20)의 두께(T1)가 700nm 미만이면 충분한 정션 깊이를 가지지 않아 특성이 저하될 수 있다. 제1 도전형 영역(20)의 두께(T1)가 1.5um를 초과하면, 공정 시간이 길어지거나 높은 도핑 농도로 도핑하여 얕은 에미터(shallow emitter)를 구형하기 어려울 수 있으며 반도체 기판(110)의 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)의 두께가 다양한 값을 가질 수 있다. The thickness T1 of the first
도면에서는 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 도 3에 도시한 바와 같이, 제1 도전형 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. In the drawing, it is illustrated that the first
도 3을 참조하면, 선택적 구조를 가지는 제1 도전형 영역(20)은 제1 전극(42)과 인접하여 형성되어 제1 전극(42)과 접촉 형성되는 제1 부분(20a)과, 제1 부분(20a) 이외의 부분에 형성되는 제2 부분(20b)을 포함할 수 있다. 제1 부분(20a)은 높은 도핑 농도를 가져 상대적으로 낮은 저항을 가지고, 제2 부분(20b)은 제1 부분(20a)보다 낮은 도핑 농도를 가져 상대적으로 높은 저항을 가질 수 있다. 그리고 제1 부분(20a)의 두께가 얇으면 제1 전극(42)이 제1 부분(20a)을 뚫고 베이스 영역(10)에 접촉하여 션트(shunt)가 발생할 수 있기 때문에, 제1 부분(20a)의 두께를 제1 부분(20a)보다 두껍게 할 수 있다. 즉, 제1 부분(20a)의 정션 깊이(junction depth)가 제2 부분(20b)의 정션 깊이보다 클 수 있다. Referring to FIG. 3, a first
그러면, 광이 입사되는 제1 전극(42) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(42)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(42)과의 접촉 저항을 저감시킬 수 있다. 즉, 제1 도전형 영역(20)은 선택적 구조를 가지면 태양 전지(100)의 효율을 최대화할 수 있다. 그 외에도 제1 도전형 영역(20)의 구조로는 다양한 구조가 적용될 수 있다. Then, a second part 20b having a relatively high resistance is formed in a corresponding part between the
참조로, 도 3의 실시예에서 반도체 기판(110)의 전면 및 후면에는 각기 제1 및 제2 요철(도 1의 참조부호 112, 114)이 형성될 수 있다. For reference, in the embodiment of FIG. 3, first and second irregularities (
다시 도 1을 참조하면, 반도체 기판(110)의 후면 위에는 터널링층(54)이 형성될 수 있다. 터널링층(54)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 다수 캐리어(majority carrier)는 터널링층(54)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어만이 터널링층(54)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(54)을 통과할 수 있다. 또한, 터널링층(54)은 도전형 영역(30)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(54)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(54)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(54)은 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다. Referring back to FIG. 1, a
터널링 효과를 충분하게 구현할 수 있도록 터널링층(54)의 두께는 패시베이션막(32)의 두께보다 작을 수 있다. 일 예로, 터널링층(54)의 두께가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(54)의 두께가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(54)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(54)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(54)의 두께가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(54)의 두께가 다양한 값을 가질 수 있다. The thickness of the
제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. The second
이때, 제2 도전형 영역(30)은 베이스 영역(10)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110) 위(좀더 명확하게는, 터널링층(54) 위)에서 반도체 기판(110)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(30)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. In this case, the second
이때, 제2 도전형 도펀트는 베이스 영역(10)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. In this case, the second conductivity type dopant is sufficient if it is a dopant capable of exhibiting the same conductivity type as the
본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 후면 위의 터널링층(54) 위에서 전체적으로 형성된다. 제2 도전형 영역(30)이 터널링층(54) 위에 형성되어 반도체 기판(110)에 형성되는 도핑 영역을 줄일 수 있으므로, 도핑 영역 형성 시 발생할 수 있는 반도체 기판(110)의 손상, 도핑 영역에 의한 표면 재결합 증가를 효과적으로 방지할 수 있다. 이에 따라 표면 재결합을 효과적으로 방지하여 태양 전지(100)의 개방 전압을 크게 향상할 수 있다. 또한, 제2 도전형 영역(30)이 전체적으로 형성되므로 별도의 패터닝 공정 등이 요구되지 않는다. In this embodiment, the second
앞서 설명한 바와 같이, 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성되는 제2 도전형 영역(30)의 두께(T2)가 제1 도전형 영역(20)의 두께(T1)보다 작을 수 있다. 반도체층으로 구성되는 제2 도전형 영역(30)의 두께를 두껍게 형성하면 공정 시간이 길어지고 제2 도전형 영역(30)의 패시베이션을 위한 수소 주입의 효과가 저하될 수 있기 때문이다. 일 예로, 제2 도전형 영역(30)의 두께(T2)가 100nm 내지 500um일 수 있다. 제2 도전형 영역(30)의 두께(T2)가 100nm 미만이면, 전기적 특성이 저하되어 저항이 커지거나, 제2 전극(44) 형성 시 손상될 수 있다. 제2 도전형 영역(30)의 두께(T2)가 500nm를 초과하면, 제2 도전형 영역(30)의 형성 시 또는 형성 후에 제2 도전형 영역(30)의 패시베이션을 위하여 수소를 주입할 때 수소가 충분하게 주입되지 않아 제2 도전형 영역(30)의 패시베이션 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(30)의 두께가 다양한 값을 가질 수 있다. As described above, the thickness T2 of the second
반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 형성된 제1 도전형 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 접촉하여 형성된다. A
패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. The
패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The
패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The
방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the
제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다. The
반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110) 위에 형성된 터널링층(54) 위에 형성된 제2 도전형 영역(30) 위에 패시베이션막(32)이 형성되고, 제2 전극(44)이 패시베이션막(32)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 연결된다. A
패시베이션막(32)은 제2 전극(44)에 대응하는 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. The
패시베이션막(32)은 제2 도전형 영역(30)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. The
패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. 또는, 패시베이션막(32) 이외의 다양한 막이 제2 도전형 영역(30)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the
제2 전극(44)은 패시베이션막(32)에 형성된 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.The
도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. The planar shapes of the first and
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.Referring to FIG. 2, the first and
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a)에 대응하여 형성되는 제1 개구 부분(102a) 및 버스바 전극(42b)에 대응하여 형성되는 제2 개구 부분(102b)을 포함할 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 패시베이션막(32)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a)에 대응하여 형성되는 제1 개구 부분 및 버스바 전극(44b)에 대응하여 형성되는 제2 개구 부분을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 제1 개구 부분(102a)을 포함하고, 버스바 전극(42b)에 대응하는 제2 개구 부분(102b)는 형성되지 않을 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 패시베이션막(32)을 관통하여 형성되고, 버스바 전극(44b)은 패시베이션막(32) 위에 형성될 수 있다. 이 경우에는 개구부(104)가 핑거 전극(44a)에 대응하는 제1 개구 부분을 포함하고, 버스바 전극(44b)에 대응하는 제2 개구 부분이 형성되지 않을 수 있다. When viewed in cross section, both the
도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다. In the drawing, it is illustrated that the
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. As described above, in this embodiment, the first and
본 실시예에서는 반도체 기판(110)의 전면에 위치하며 에미터 영역을 구성하는 제1 도전형 영역(20)이 도핑 영역으로 구성되고, 반도체 기판(110)의 후면 위에 위치하며 후면 전계 영역을 구성하는 제2 도전형 영역(30)이 별도의 반도체층으로 구성된다. 이에 의하여 반도체 기판(110)의 전면 위에 별도의 반도체층을 형성하지 않아 이에 따른 광 손실을 방지할 수 있고, 광의 입사가 상대적으로 적은 반도체 기판(110)의 후면 쪽에서는 제2 도전형 영역(30)을 도핑 영역이 아닌 별도의 반도체층으로 구성하여 도핑 영역 형성에 따른 재결합 등을 최소화하여 태양 전지(100)의 개방 전압을 향상할 수 있다. In this embodiment, the first
이러한 구조의 태양 전지(100)는 반도체 기판(110)의 양면에 반도체층을 형성한 다음, 반도체 기판(110)의 전면에 위치한 반도체층을 제거하는 것에 의하여 제조될 수 있다. 이때, 반도체 기판(110)의 전면에 위치한 반도체층을 제거하는 공정과 연속되는 공정에서 반도체 기판(110)의 전면에 균일하고 미세한 제2 요철부(112b)를 형성하여 반도체 기판(110)의 전면에서의 광 반사를 최소화할 수 있다. 그러면, 간단한 공정에 의하여 우수한 특성을 가지는 태양 전지(100)를 제조할 수 있다. The
상술한 구조의 태양 전지(100)의 제조 방법을 도 4a 내지 도 4i를 참조하여 상세하게 설명한다. A method of manufacturing the
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 4A to 4I are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.
도 4a에 도시된 바와 같이, 제1 요철부(112a, 114a)를 구비하는 반도체 기판(110)을 준비한다. 일 예로, 반도체 기판(110)의 전면에 제1 요철(112)의 제1 요철부(112a)가 구비되고, 반도체 기판(110)의 후면에 제2 요철(114)의 제1 요철부(114a)가 구비될 수 있다.As shown in FIG. 4A, a
일 예로, 본 실시예에서 제1 요철부(112a, 114a)는 습식 식각에 의하여 형성될 수 있다. 습식 식각에 사용되는 식각 용액으로는 알칼리 용액(예를 들어, 수산화칼륨(KOH)을 포함하는 용액)을 사용할 수 있다. 이와 같은 습식 식각에 의하면 짧은 시간 내에 간단한 공정에 의하여 제1 요철부(112a, 114a)를 반도체 기판(110)의 표면에 형성할 수 있다. 이때, 식각 용액에 반도체 기판(110)을 침지하여 반도체 기판(110)의 양면(전면 및 후면)을 함께 식각할 수 있는 침지(dipping) 공정을 사용할 수 있다. 그러면, 반도체 기판(110)의 전면 및 후면에 형성되는 제1 요철부(112a, 114a)를 한 번의 침지 공정에 의하여 함께 형성할 수 있으므로, 공정을 단순화할 수 있다. For example, in this embodiment, the first
이와 같은 습식 식각에 의하면 제1 요철부(112a, 114a)의 반도체 기판(110)의 결정면에 따라 식각되므로, 제1 요철부(112a, 114a)의 외면이 일정한 결정면(예를 들어, (111) 면)을 가지도록 형성된다. 이에 의하여 제1 요철부(112a, 114a)는 4개의 (111) 면을 가지는 피라미드 형상을 가질 수 있고, 마이크로미터 수준의 평균 크기를 가질 수 있으며, 크기 편차는 상대적으로 큰 제1 편차를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 요철부(112a, 114a)가 다양한 방법에 의하여 형성되어 다양한 형상, 평균 크기, 크기 편차 등을 가질 수 있다. According to such wet etching, since the first
본 실시예에서는 제1 요철부(112a, 114a)를 반도체 기판(110)의 양면에 각기 형성하여 양면 수광형 구조의 태양 전지(110)에서 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면 중 하나에 제1 요철부(112a, 114a)가 형성되는 것도 가능하다. 또는, 반도체 기판(110)의 전면 및 후면에 제1 요철부(112a, 114a)가 형성되지 않는 것도 가능하다.In this embodiment, the first
이어서, 도 4b에 도시한 바와 같이, 반도체 기판(110)의 표면 위에 전체적으로 터널링층(52, 54)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면 위에 제1 터널링층(52)을 형성하고, 반도체 기판(110)의 후면 위에 제2 터널링층(54)을 형성한다. 도면에서는 제1 터널링층(52)과 제2 터널링층(54)이 서로 분리되어 형성된 것을 예시하였으나, 터널링층(52, 54)이 반도체 기판(110)의 전면 및 후면 뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 제1 터널링층(52) 및 제2 터널링층(54)이 반도체 기판(110)의 측면에 형성된 터널링층(52, 54)에 의하여 서로 연결된 형상을 가질 수 있다. Subsequently, as shown in FIG. 4B, tunneling layers 52 and 54 are formed entirely on the surface of the
터널링층(52, 54)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(52, 54)이 형성될 수 있다.The tunneling layers 52 and 54 may be formed by, for example, a thermal growth method, a vapor deposition method (eg, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like. However, the present invention is not limited thereto, and the tunneling layers 52 and 54 may be formed by various methods.
이어서, 도 4c에 도시한 바와 같이, 터널링층(52, 54) 위에 반도체층(302, 304)을 형성할 수 있다. 좀더 구체적으로, 제1 터널링층(52, 54) 위에 제1 반도체층(302)을 형성하고, 제2 터널링층(54) 위에 제2 반도체층(304)을 형성한다. 도면에서는 제1 반도체층(302)과 제2 반도체층(304)이 서로 분리되어 형성된 것을 예시하였으나, 반도체층(302, 304)이 터널링층(52, 54) 위에서 반도체 기판(110)의 전면 및 후면 뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 제1 반도체층(302) 및 제2 반도체층(304)이 반도체 기판(110)의 측면 쪽에 위치한 반도체층(302, 304)에 의하여 서로 연결된 형상을 가질 수 있다. Subsequently, as shown in FIG. 4C, semiconductor layers 302 and 304 may be formed on the tunneling layers 52 and 54. More specifically, a
반도체층(302, 304)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 반도체층(302, 304)은 제1 또는 제2 도전형 도펀트를 포함하지 않으며 반도체 기판(110)과 다른 결정 구조를 가지는 진성 반도체(비정질 진성 반도체, 미세 결정 진성 반도체, 다결정 진성 반도체, 예를 들어, 비정질 진성 실리콘, 미세 결정 진성 실리콘, 또는 다결정 진성 실리콘)로 구성될 수 있다. 이때, 반도체층(302, 304) 형성 시 또는 형성 후에 반도체층(302, 304)에 수소가 확산되도록 하여 반도체층(302, 304)을 패시베이션할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체층(302, 304)이 제1 또는 제2 도전형 도펀트로 도핑된 상태로 증착되는 것도 가능하며, 그 외의 다양한 변형이 가능하다. The semiconductor layers 302 and 304 may be formed by, for example, a vapor deposition method (eg, chemical vapor deposition (PECVD)). The semiconductor layers 302 and 304 do not contain a first or second conductivity type dopant and have an intrinsic semiconductor (amorphous intrinsic semiconductor, microcrystalline intrinsic semiconductor, polycrystalline intrinsic semiconductor, for example, a different crystal structure from the semiconductor substrate 110). , Amorphous intrinsic silicon, microcrystalline intrinsic silicon, or polycrystalline intrinsic silicon). At this time, the semiconductor layers 302 and 304 may be passivated by allowing hydrogen to diffuse into the semiconductor layers 302 and 304 during or after the formation of the semiconductor layers 302 and 304. However, the present invention is not limited thereto. Accordingly, the semiconductor layers 302 and 304 may be deposited in a state doped with the first or second conductivity type dopant, and various other modifications are possible.
이어서, 도 4d에 도시한 바와 같이, 단면 식각에 의하여 반도체 기판(110)의 전면에 위치한 제1 터널링층(52) 및 제1 반도체층(302)을 제거하는 제1 식각 단계를 수행한다. 터널링층(52, 54) 및 반도체층(302, 304)이 반도체 기판(110)의 측면 쪽에도 위치하는 경우에는 반도체 기판(110)의 측면에 위치한 터널링층(52, 54) 및 반도체층(302, 304)의 부분이 제1 식각 단계에서 함께 식각될 수 있다. 그리고 도면에서는 제1 식각 단계에서 제1 반도체층(302)과 함께 제1 터널링층(52)을 함께 식각하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계에서 제1 터널링층(52)의 전부 또는 일부가 식각되지 않고 잔존할 수도 있다. Subsequently, as shown in FIG. 4D, a first etching step of removing the
제1 식각 단계에 대해서는 도 4e에 도시한 공정에서 수행되는 제2 식각 단계를 설명할 때 좀더 상세하게 설명한다. The first etching step will be described in more detail when describing the second etching step performed in the process illustrated in FIG. 4E.
이어서, 도 4e에 도시한 바와 같이, 반도체 기판(110)의 전면에 제2 요철부(112b)를 형성하는 제2 식각 단계를 수행한다. Subsequently, as shown in FIG. 4E, a second etching step of forming the second
본 실시예에서 제1 식각 단계와 제2 식각 단계는 동일한 장비 내에서 연속적인 공정으로 이루어지는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. 따라서, 공정 조건에 따라 제1 식각 단계에서는 단면 식각을 할 수 있으면서 제2 식각 단계에서는 제2 요철부(112b)를 형성할 수 있는 식각 방법을 이용하여 제1 및 제2 식각 단계를 수행할 수 있다. In the present embodiment, the first etching step and the second etching step may be performed by an in-situ process performed in a continuous process in the same equipment. Therefore, depending on the process conditions, the first and second etching steps may be performed using an etching method capable of forming a cross-section in the first etching step and forming the second
일 예로, 본 실시예에서 제1 식각 단계와 제2 식각 단계는 반응성 이온 식각(reactive ion etching, RIE)에 의하여 수행되되, 그 공정 조건이 서로 다를 수 있다. For example, in the present embodiment, the first etching step and the second etching step are performed by reactive ion etching (RIE), but process conditions may be different from each other.
반응성 이온 식각이라 함은 식각 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라스마를 발생시켜 식각하는 건식 식각 방법이다. 반응성 이온 식각은 단면 식각에 적용될 수 있다. 그리고 결정 입자의 결정 방향 등을 고려하지 않고 기본적으로 등방성으로 해당 물질을 식각할 수 있다. 이에 따라 사용하는 식각 가스 등과 같은 공정 조건에 따라 반도체 기판(110)의 전면에 위치한 제1 반도체층(302) 및/또는 제1 터널링층(52)을 전체적으로 제거할 수도 있고, 반도체 기판(110)의 일면을 식각하여 제2 요철부(112b)를 형성할 수도 있다. Reactive ion etching is a dry etching method in which an etching gas (eg, Cl 2 , SF 6 , NF 3 , HBr, etc.) is supplied and then plasma is generated and etched. Reactive ion etching can be applied to cross-sectional etching. In addition, the material can be etched in an isotropic manner without considering the crystal orientation of the crystal grains. Accordingly, the
본 실시예에서는 제1 식각 단계와 제2 식각 단계에서 식각 가스의 종류, 분압, 압력 등의 공정 조건을 조절하여 원하는 식각이 이루어지도록 한다. In the present embodiment, in the first etching step and the second etching step, the desired etching is achieved by adjusting process conditions such as the type, partial pressure, and pressure of the etching gas.
일 예로, 제1 식각 단계에서는 육불화황 가스(SF6)와 산소 가스(O2)를 혼합한 가스를 사용할 수 있다. 여기서, 육불화황 가스는 제1 반도체층(302) 및/또는 제1 터널링층(52)을 식각하는 역할을 한다. 산소 가스는 제1 반도체층(302) 및/또는 제1 터널링층(52)의 표면에 산화막을 형성하여 마스크와 유사하게 기능하여 식각 속도를 낮추는 역할을 하므로, 반도체 기판(110)의 손상 없이 제1 반도체층(302), 또는 제1 반도체층(302) 및 제1 터널링층(52)을 식각하는 역할을 할 수 있다. 이와 같이 육불화항 가스와 함께 산소 가스만을 이용하면 느린 식각 속도로 제1 반도체층(302), 또는 제1 반도체층(302) 및 제1 터널링층(52)을 등방성 식각하므로, 결정성을 가지는 반도체 기판(110)과의 선택비에 의하여 반도체 기판(110)의 손상 없이 제1 반도체층(302), 또는 제1 반도체층(302) 및 제1 터널링층(52)만을 선택적으로 식각할 수 있다. For example, in the first etching step, a mixture of sulfur hexafluoride gas (SF 6 ) and oxygen gas (O 2 ) may be used. Here, the sulfur hexafluoride gas serves to etch the
이때, 산소 가스보다 육불화황 가스의 부피 비율(특히, standard cubic centimeter per minute(sccm) 비율, 이하 동일)이 클 수 있다. 이는 육불화항 가스가 실제로 식각에 기여하는 가스이므로 충분한 양으로 주입하여 식각이 원활하게 이루어지도록 할 수 있다. 일 예로, 산소 가스에 대한 육불화황 가스의 부피 비율이 10 내지 50일 수 있다. 상기 부피 비율이 10 미만이면, 육불화항 가스의 부피 비율이 적어 식각 속도가 크지 않아 공정 시간이 증가될 수 있다. 상기 부피 비율이 50을 초과하면, 식각 속도가 지나치게 커져서 제1 반도체층(302), 또는 제1 반도체층(302) 및 제1 터널링층(52)과 반도체 기판(110)의 선택비가 작아져서 반도체 기판(110)이 함께 식각될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 비율이 다른 값을 가질 수도 있다. In this case, the volume ratio of the sulfur hexafluoride gas (especially, the standard cubic centimeter per minute (sccm) ratio, hereinafter the same) may be greater than the oxygen gas. Since hexafluoride gas is a gas that actually contributes to etching, it can be injected in a sufficient amount to facilitate etching. For example, a volume ratio of sulfur hexafluoride gas to oxygen gas may be 10 to 50. If the volume ratio is less than 10, since the volume ratio of the hexafluorinated gas is small, the etching rate is not high, and thus the process time may be increased. When the volume ratio exceeds 50, the etch rate becomes too large to reduce the selectivity of the
그리고 제1 식각 단계의 압력이 0.1 torr 내지 1 torr일 수 있다. 압력이 0.1 torr 미만이면, 플라스마의 밀도가 불안정해질 수 있다. 압력이 1 torr를 초과하면, 플라스마 밀도가 증가하여 식각 속도가 증가될 수 있고, 이에 의하여 제1 반도체층(302), 또는 제1 반도체층(302) 및 제1 터널링층(52)과 반도체 기판(110)의 선택비가 작아져서 반도체 기판(110)이 함께 식각될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 식각 단계가 다른 압력을 가질 수도 있다.In addition, the pressure in the first etching step may be 0.1 torr to 1 torr. If the pressure is less than 0.1 torr, the density of the plasma may become unstable. When the pressure exceeds 1 torr, the plasma density increases and the etching rate may be increased, whereby the
제2 식각 단계에서는 육불화항 가스, 산소 가스와 함께 염소 가스(Cl2)를 더 혼합한 가스를 사용할 수 있다. 여기서, 육불화항 가스 및 산소 가스의 역할은 제1 식각 단계에서 설명한 것과 동일 또는 극히 유사하다. 염소 가스는 식각 속도를 증가시키고 이방성 식각을 유도하며 반도체 기판(110)의 전면에 형성되는 제2 요철부(112b)의 폭, 높이 등을 조절하는 역할을 한다. 이에 따라 제2 식각 단계는 기본적으로 등방성 식각에 의하여 식각되면서 염소 가스에 의하여 이방성 식각이 일부 유도될 수 있다. 이에 따라 반도체 기판(110)의 전면을 균일하고 미세하게 식각하여 제1 요철부(112a)보다 작은 제2 요철부(112b)를 형성할 수 있다. In the second etching step, a gas obtained by further mixing chlorine gas (Cl 2 ) with hexafluoride term gas and oxygen gas may be used. Here, the roles of the hexafluoride term gas and the oxygen gas are the same as or very similar to those described in the first etching step. The chlorine gas increases the etching rate, induces anisotropic etching, and controls the width and height of the second
이때, 육불화황 가스의 부피 비율이 산소 가스의 부피 비율과 같거나 그보다 클 수 있다. 제2 식각 단계에서는 산소 가스에 대한 육불화항 가스의 비율을 상대적으로 줄여도 염소 가스에 의하여 충분한 식각 속도를 가질 수 있다. 따라서 산소 가스를 상대적으로 큰 부피 비율로 주입하여 마스크 효과가 충분하게 구현되도록 하여 반도체 기판(110)의 손상을 효과적으로 방지할 수 있다. 일 예로, 산소 가스에 대한 육불화항 가스의 부피 비율이 1 내지 2일 수 있다. 상기 부피 비율이 1 미만이면 제2 요철부(112b)의 폭이 좁아질 수 있고, 상기 부피 비율이 2를 초과하면 제2 요철부(112b)의 높이가 작아질 수 있어, 제2 요철부(112b)가 반사 방지에 적합한 형상을 가지기 어렵거나 미세하고 균일하게 형성되기 어려울 수 있다. In this case, the volume ratio of sulfur hexafluoride gas may be equal to or greater than the volume ratio of oxygen gas. In the second etching step, even if the ratio of the hexafluoride term gas to the oxygen gas is relatively reduced, a sufficient etching rate may be obtained by the chlorine gas. Therefore, by injecting oxygen gas at a relatively large volume ratio, the mask effect can be sufficiently implemented, so that damage to the
그리고 염소 가스의 부피 비율이 산소 가스의 부피 비율과 같거나 그보다 작을 수 있다. 이는 염소 가스는 작은 양으로도 식각 속도를 증가시킬 수 있기 때문이다. 일 예로, 산소 가스에 대한 염소 가스의 부피 비율이 0.2 내지 1일 수 있다. 상기 부피 비율이 0.2 미만이면 제2 요철부(112b)의 폭이 좁아질 수 있고 상기 부피 비율이 1을 초과하면 제2 요철부(112b)의 높이가 작아질 수 있어, 제2 요철부(112b)가 반사 방지에 적합한 형상을 가지기 어렵거나 미세하고 균일하게 형성되기 어려울 수 있다. In addition, the volume ratio of the chlorine gas may be equal to or less than the volume ratio of the oxygen gas. This is because chlorine gas can increase the etching rate even with a small amount. For example, a volume ratio of chlorine gas to oxygen gas may be 0.2 to 1. When the volume ratio is less than 0.2, the width of the second
그리고 제2 식각 단계의 압력이 제1 식각 단계의 압력보다 작을 수 있다. 이는 제2 식각 단계에서는 마스크로 사용하기 위한 산소 가스를 큰 부피 비율로 사용하므로 압력이 높으면 부산물이 증가되어 제2 요철부(112b)를 형성하기 어려울 수 있기 때문이다. 일 예로, 제2 식각 단계의 압력이 0.1 torr 내지 0.8 torr일 수 있다. 압력이 0.1 torr 미만이면, 플라스마의 밀도가 불안정해질 수 있다. 압력이 0.8 torr를 초과하면, 반도체 기판(110)의 표면에서의 부산물이 증가하여 제2 요철부(112b)를 형성하기 어려울 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 식각 단계가 다른 압력을 가질 수도 있다. In addition, the pressure in the second etching step may be smaller than the pressure in the first etching step. This is because oxygen gas for use as a mask is used in a large volume ratio in the second etching step, so when the pressure is high, by-products increase, and it may be difficult to form the
제2 식각 단계에 의하여 형성되는 제1 요철(112)의 제2 요철부(112b)는 제1 요철부(112a)의 외면에 형성되며 제1 요철(112)의 제1 요철부(112a)보다 작은 평균 크기를 가진다. 반응성 이온 식각은 결정 입자의 결정 방향에 관계없이 반도체 기판(110)의 표면에 미세하고 균일한 제2 요철부(112b)을 형성할 수 있다. 이때, 제2 요철부(112b)는 뾰족한 상부 단부를 가지도록 형성될 수 있으며, 나노미터 수준의 평균 크기를 가질 수 있으며, 크기 편차가 제1 편차보다 작은 제2 편차를 가질 수 있다. The second
이와 같이 본 실시예에서는 제1 요철(112)의 제1 요철부(112a)에 이보다 작은 평균 크기를 가지는 제2 요철부(112b)를 형성하여 반도체 기판(110)의 표면에서 발생할 수 있는 반사도를 최소화할 수 있다. As described above, in the present embodiment, by forming the second
이에 따라 제1 식각 단계에서는 반도체 기판(110)의 손상 없이 반도체 기판(110)의 전면에 위치하는 제1 반도체층(302), 또는 제1 반도체층(302) 및 제1 터널링층(52)을 쉽게 식각할 수 있다. Accordingly, in the first etching step, the
본 실시예에서는 제1 요철(112)만 제1 요철부(112a) 및 제2 요철부(112b)를 구비하고, 제2 요철(114)은 제1 요철부(114a)를 구비하고 제2 요철부(112b)를 구비하지 않는다. 제2 요철부(112b)를 형성하는 제2 식각 단계가 제1 반도체층(302)을 식각하는 제1 식각 단계 이후에 이루어지므로 제2 반도체층(304)에 의하여 반도체 기판(110)의 후면이 덮인 상태로 이루어지며, 제2 식각 단계가 단면 식각으로 이루어진다. 이에 따라 반도체 기판(110)의 전면에는 제2 요철부(112b)가 형성되고 후면에는 제2 요철부(112b)가 형성되지 않는다. 이에 의하면 광의 입사가 상대적으로 적은 반도체 기판(110)의 후면의 표면적을 최소화하고 반응성 이온 식각에 의한 손상을 최소화하여 패시베이션 특성을 향상할 수 있다. In this embodiment, only the first
이어서, 도 4f에 도시한 바와 같이, 제2 반도체층(304)에 제2 도전형 도펀트를 도핑(또는 확산)하여 제2 도전형 영역(30)을 형성한다. 제2 반도체층(304)에 제2 도전형 도펀트를 도핑하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법을 사용하거나, 제2 반도체층(304) 위에 제2 도전형 도펀트를 포함하는 도펀트막(예를 들어, 인 실리케이트 유리(phosphorous silicate glass, PSG) 막)을 형성한 다음 열처리에 의하여 제2 도전형 도펀트를 확산시킨 후에 도펀트막을 제거하는 등의 방법을 사용할 수 있다. 특히, 이온 주입법 또는 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다. Subsequently, as shown in FIG. 4F, the
이와 같이 본 실시예에서는 진성을 가지는 제2 반도체층(304)을 형성한 후에 제2 도전형 도펀트를 도핑하는 것을 예시하였다. 진성을 가지는 반도체층이 좀더 쉽게 식각될 수 있으므로, 이에 따르면 제1 반도체층(304)을 식각할 때 제1 반도체층(304)을 좀더 쉽게 식각할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 반도체층(302, 304)을 형성할 때 제2 도전형 도펀트를 포함하는 가스(예를 들어, PH3 가스) 등을 사용하여 제1 및 제2 반도체층(302, 304)이 제2 도전형을 가지도록 형성할 수도 있다. 그러면, 제2 반도체층(304)이 별도의 도핑 공정 없이 그대로 제2 도전형 영역(30)을 구성하게 되므로, 제2 반도체층(304)의 도핑을 위한 공정을 생략하여 제조 공정을 단순화할 수 있다. 그 외에도 다양한 변형이 가능하다. As described above, in this embodiment, after forming the
제2 도전형 도펀트의 도핑 후에는 제2 도전형 도펀트의 활성화(activation)을 위한 열처리를 추가적으로 수행할 수 있다. 이러한 활성화 열처리는 필수적인 것은 아니며 도핑 방법 등에 따라 생략될 수도 있다.After doping the second conductivity type dopant, a heat treatment for activation of the second conductivity type dopant may be additionally performed. Such an activation heat treatment is not essential and may be omitted depending on a doping method or the like.
이어서, 도 4g에 도시한 바와 같이, 반도체 기판(110)의 전면에서 반도체 기판(110)의 내부로 제1 도전형 도펀트를 도핑(또는 확산)하여 제1 도전형 영역(20)을 형성한다. 반도체 기판(110)의 전면 쪽에 제1 도전형 도펀트를 도핑하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법을 사용하거나, 반도체 기판(110)의 전면 위에 제1 도전형 도펀트를 포함하는 도펀트막(예를 들어, 보론 실리케이트 유리(boron silicate glass, BSG) 막)을 형성한 다음 열처리에 의하여 제1 도전형 도펀트를 확산시킨 후에 도펀트막을 제거하는 등의 방법을 사용할 수 있다. 특히, 이온 주입법 또는 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다.Subsequently, as shown in FIG. 4G, the first
제1 도전형 도펀트의 도핑 후에는 제1 도전형 도펀트의 활성화를 위한 열처리를 추가적으로 수행할 수 있다. 이러한 활성화 열처리는 필수적인 것은 아니며 도핑 방법 등에 따라 생략될 수도 있다. After doping the first conductivity type dopant, a heat treatment for activation of the first conductivity type dopant may be additionally performed. Such an activation heat treatment is not essential and may be omitted depending on a doping method or the like.
일 예로, 제1 및 제2 도전형 영역(20, 30)을 형성한 후에 제1 도전형 영역(20)의 제1 도전형 도펀트와 제2 도전형 영역(30)의 제2 도전형 도펀트를 동시-활성화(co-activation) 열처리에 의하여 함께 활성화할 수 있다. 예를 들어, 동시-활성화 열처리의 온도가 850℃ 내지 950℃일 수 있다. 이는 제1 도전형 도펀트와 제2 도전형 도펀트를 함께 활성화할 수 있는 온도로 결정된 것이나, 본 발명이 이에 한정되는 것은 아니며 열처리 온도는 다양한 값을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 도전형 영역(30)을 형성한 후에 활성화 열처리를 하고, 그 후에 제1 도전형 영역(20)을 형성한 후에 활성화 열처리를 하여, 제1 및 제2 도전형 영역(20, 30)의 활성화 열처리를 별개로 수행하는 것도 가능하다. 그 외의 다양한 변형이 가능하다. For example, after forming the first and second
상술한 설명에서는 제2 도전형 도펀트를 먼저 도핑하고 제1 도전형 도펀트를 나중에 도핑하는 것을 설명하였으나, 제1 도전형 도펀트를 먼저 도핑하고 제2 도전형 도펀트를 나중에 도핑하는 것도 가능하다. 제1 및 제2 도전형 영역(20, 30)을 각기 도펀트막에 의하여 형성하는 경우에는 제1 도전형 영역(20)을 형성하기 위한 도펀트막 및 제2 도전형 영역(30)을 형성하기 위한 도펀트막을 함께 형성한 상태에서 열처리하여 제1 및 제2 도전형 영역(20, 30)을 함께 형성한 다음, 도펀트막을 제거할 수 있다. 그 외의 다양한 변형이 가능하다. In the above description, doping the second conductivity type dopant first and then doping the first conductivity type dopant later have been described, but it is also possible to doping the first conductivity type dopant first and then doping the second conductivity type dopant later. When the first and second conductivity-
이어서, 도 4h에 도시한 바와 같이, 반도체 기판(110)의 전면에 패시베이션막(22) 및 반사 방지막(24)을 차례로 형성하고, 반도체 기판(110)의 후면에 패시베이션막(32)을 형성한다. 즉, 반도체 기판(110)의 전면 위에 패시베이션막(22) 및 반사 방지막(24)을 전체적으로 형성하고, 반도체 기판(110)의 후면 위에 제2 도전형 영역(30)을 덮도록 전체적으로 패시베이션막(32)을 형성한다. 패시베이션막(22, 32) 및 반사 방지막(24)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(22, 32) 및 반사 방지막(26)의 형성 순서는 다양하게 변형될 수 있다.Subsequently, as shown in FIG. 4H, a
이어서, 도 4i에 도시한 바와 같이, 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Subsequently, as shown in FIG. 4I, first and
일례로, 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)를 형성하고 패시베이션막(32)에 개구부(104)를 형성한 다음, 개구부(102, 104) 내에 도금법, 증착법 등의 다양한 방법을 이용하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. For example, after forming the
다른 예로, 제1 전극 형성용 페이스트를 제1 패시베이션막(22) 및 반사 방지막(24) 위에, 제2 전극 형성용 페이스트를 제2 패시베이션막(32) 위에, 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등에 의하여 개구부(102, 104)를 형성하면서 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 소성할 때 개구부(102, 104)가 형성되므로, 별도로 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.As another example, after applying the first electrode formation paste on the
상술한 바와 같이, 본 실시예에서는 제1 식각 단계에 의하여 반도체 기판(110)의 전면에 위치한 제1 반도체층(302) 및/또는 제1 터널링층(52)을 제거한다. 그리고 제1 도전형 영역(20)은 반도체 기판(110)에 제1 도전형 도펀트를 도핑(또는 확산)하여 형성된 도핑 영역으로 구성한다. 제2 도전형 영역(30)은 잔존하는 제2 반도체층(304)에 제2 도전형 도펀트를 도핑(또는 확산)하여 형성되어 반도체 기판(110)과 터널링층(54)을 사이에 두고 위치하며 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성한다. 이에 의하여 반도체 기판(110)의 전면에서의 광의 입사 방해를 최소화하고, 반도체 기판(110)의 후면에 위치하는 제2 도전형 영역(30)에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 특성을 크게 향상할 수 있다. As described above, in the present embodiment, the
이때, 본 실시예에서는 제1 식각 단계와 제2 식각 단계에서 동일한 반응성 이온 식각 장치의 내부에 터널링층(52, 54) 및 반도체층(302, 304)이 형성된 반도체 기판(110)을 위치시킨 상태에서 식각 가스의 종류, 부피 비율, 압력 등의 공정 조건을 제어하는 것에 의하여 해당 물질을 원하는 특징을 가지도록 식각할 수 있다. 즉, 반응성 이온 식각 장치의 내부에 터널링층(52, 54) 및 반도체층(302, 304)이 형성된 반도체 기판(110)을 위치시키고 0.1 torr 내지 1 torr의 내부 압력을 유지하면서 산소 가스 : 육불화항 가스를 1:10~50의 부피 비율로 공급하여 제1 반도체층(302) 및/또는 제1 터널링층(52)을 식각한다. 제1 반도체층(302) 및/또는 제1 터널링층(52)의 식각이 완료되면 0.1 torr 내지 0.8 torr의 내부 압력을 유지하면서 산소 가스 : 육불화황 가스 : 염소 가스를 1: 1~2 : 0.2~1의 부피 비율로 공급하여 반도체 기판(110)의 전면에 제2 요철부(112b)를 형성한다. 이에 따라 공정을 단순화하면서 원하는 구조를 가지는 태양 전지(100)를 제조할 수 있다. At this time, in the present embodiment, the
그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계와 제2 식각 단계를 연속적인 인-시츄 공정이 아닌 공정에서 형성하는 것도 가능하다. 그리고 제1 식각 단계와 제2 식각 단계를 제외한 다양한 공정들의 순서는 일 예로 제시한 것이므로 다양하게 변형될 수 있다.
However, the present invention is not limited thereto, and it is possible to form the first etching step and the second etching step in a process other than a continuous in-situ process. In addition, the order of various processes except for the first etching step and the second etching step is provided as an example, and thus may be variously modified.
이하, 첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 내용에 대해서는 상세한 설명을 생략하고 서로 다른 부분을 상세하게 설명한다. 본 발명의 실시예들 중에 일 실시예에서 설명된 다른 실시예, 변형예 등은 다른 실시예에도 그대로 적용될 수 있다. Hereinafter, a method of manufacturing a solar cell according to another embodiment of the present invention will be described in detail with reference to the accompanying drawings. For the same or extremely similar contents as the above description, detailed descriptions will be omitted, and different parts will be described in detail. Among the embodiments of the present invention, other embodiments, modifications, and the like described in one embodiment may be applied to other embodiments as they are.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 5A to 5H are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.
도 5a에 도시한 바와 같이, 반도체 기판(110)의 양면에 터널링층(52, 54) 및 반도체층(302, 304)를 차례로 형성한다. 이는 도 4a 내지 도 4c를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다. As shown in FIG. 5A, tunneling layers 52 and 54 and
이어서, 도 5b에 도시한 바와 같이, 반도체 기판(110)의 후면 쪽에 위치한 제2 반도체층(304) 위에 제2 도전형 도펀트를 포함하는 도펀트막(306)을 형성한다. 일 예로, 제2 도전형 영역(30)이 p형일 경우에 도펀트막(306)은 보론 실리케이트 유리막일 수 있고, 제2 도전형 영역(30)이 n형일 경우에 도펀트막(306)은 인 실리케이트 유리막일 수 있다. 일 예로, 보론 실리케이트 유리막 또는 인 실리케이트 유리막은 증착법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도펀트막(306)의 물질, 제조 방법으로 다양한 물질, 제조 방법이 사용될 수 있다. Subsequently, as shown in FIG. 5B, a
이어서, 도 5c에 도시한 바와 같이, 반도체 기판(110)의 전면에 위치한 제1 터널링층(52) 및/또는 제1 반도체층(302)을 제거하는 제1 식각 단계를 수행한다. 본 실시예에서는 반도체 기판(110)이 후면 쪽에 위치한 제2 터널링층(54) 및 제2 반도체층(304)을 덮는 도펀트막(306)을 마스크로 하여, 제2 터널링층(54) 및 제2 반도체층(304)의 식각 없이, 반도체 기판(110)의 전면 쪽에 위치한 제1 터널링층(52) 및/또는 제1 반도체층(302)만을 제거할 수 있다.Subsequently, as shown in FIG. 5C, a first etching step of removing the
이에 따라 본 실시예에서는 제1 식각 단계를 습식 식각에 의하여 수행할 수 있다. 습식 식각은 도펀트막(306)은 식각하지 않으면서 제1 반도체층(302) 및/또는 제1 터널링층(54)을 선택적으로 식각할 수 있는 식각 용액을 사용할 수 있다. 일 예로, 식각 용액은 알칼리 용액(예를 들어, 수산화칼륨(KOH) 용액)일 수 있다. 본 실시예와 같이 습식 식각을 사용하면 간단한 공정에 의하여 제1 식각 단계를 수행할 수 있고, 제1 식각 단계에서 제2 터널링층(54) 및 제2 반도체층(304)을 보호할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계가 습식 식각 이외의 다양한 식각 방법에 의하여 수행될 수 있다. Accordingly, in the present embodiment, the first etching step may be performed by wet etching. In wet etching, an etching solution capable of selectively etching the
이어서, 도 5d에 도시한 바와 같이, 제2 식각 단계를 수행하여 제1 요철(112)의 제2 요철부(112b)를 형성한다. 이는 도 4e를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다. 이때, 반도체 기판(110)의 후면 쪽에 위치한 도펀트막(306)이 마스크로 기능하여 제2 터널링층(54) 및 제2 반도체층(304)을 보호할 수 있다. Subsequently, as shown in FIG. 5D, a second etching step is performed to form the second
이어서, 도 5e에 도시한 바와 같이, 제2 반도체층(304)에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(20)을 형성한다. 이는 도 4g를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다. 이때, 이때, 반도체 기판(110)의 후면 쪽에 위치한 도펀트막(306)이 마스크로 기능하여 제2 터널링층(54) 및 제2 반도체층(304)이 제1 도전형 도펀트로 도핑되는 것을 방지할 수 있다. Subsequently, as shown in FIG. 5E, a first
이어서, 도 5f에 도시한 바와 같이, 열처리에 의하여 도펀트막(306) 내의 제2 도전형 도펀트를 제2 반도체층(304) 내부로 확산시켜 제2 도전형 영역(30)을 형성한다. 이때, 제1 도전형 영역(20) 내의 제1 도전형 도펀트가 함께 활성화 열처리될 수 있다. 이에 의하여 제1 도전형 영역(20) 내의 제1 도전형 도펀트의 활성화 열처리를 별개로 수행하지 않아도 되므로 공정을 단순화할 수 있다. Subsequently, as shown in FIG. 5F, the second conductivity type dopant in the
또는, 제1 도전형 영역(20)을 형성할 때 도펀트막(306) 내의 제2 도전형 도펀트를 제2 반도체층(304)의 내부로 확산시켜 제2 도전형 영역(30)을 함께 형성할 수 있다. 일 예로, 제1 도전형 영역(20)을 열 확산법에 의하여 형성하게 되면, 제1 도전형 도펀트의 열 확산을 위한 높은 온도(예를 들어, 850℃ 내지 950℃)에서 도펀트막(306) 내의 제2 도전형 도펀트가 쉽게 제2 반도체층(304)의 내부로 확산된다. 이에 따라 제2 도전형 도펀트를 확산하기 위한 별도의 열처리 없이 제1 도전형 영역(20)을 형성하는 공정에서 제2 도전형 영역(30)을 함께 형성할 수 있다. Alternatively, when forming the first
이어서, 도 5g에 도시한 바와 같이, 도펀트막(306)을 식각하여 제거한다. 도펀트막(306)의 식각 방법으로는 알려진 다양한 방법이 적용될 수 있다. Subsequently, as shown in FIG. 5G, the
이어서, 도 5h에 도시한 바와 같이, 패시베이션막(22, 32), 반사 방지막(24), 그리고 제1 및 제2 전극(42, 44)을 형성한다. 이는 도 4h 및 도 4i를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다.Subsequently, as shown in Fig. 5H,
본 실시예에서는 제2 도전형 영역(30)의 도핑을 위한 도펀트막(306)을 마스크로 사용하여 제1 식각 단계를 습식 식각으로 수행하여 공정을 단순화할 수 있고 식각 공정, 도핑 공정 등에서 잔존하게 될 제2 터널링층(54) 및 제2 반도체층(304)의 손상 등을 효과적으로 보호할 수 있다. In this embodiment, the
상술한 설명에서는 제2 반도체층(304) 위에 도펀트막(306)을 형성한 것을 예시하였으나, 제2 반도체층(304) 위에 도펀트막(306) 대신 도펀트를 포함하지 않는 보호막을 형성하는 것도 가능하다. 도펀트를 포함하지 않는 보호막을 이용하는 경우에는 제2 반도체층(304)을 형성할 때 제2 도전형 도펀트를 포함하도록 형성할 수도 있고, 또는 별도의 공정에서 제2 반도체층(304)에 제2 도전형 도펀트를 도핑할 수도 있다. 그 외의 다양한 변형이 가능하다. In the above description, the
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 6A to 6G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
도 6a에 도시한 바와 같이, 반도체 기판(110)의 양면에 터널링층(52, 54) 및 반도체층(302, 304)를 차례로 형성한다. 이는 도 4a 내지 도 4c를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다. As shown in FIG. 6A, tunneling layers 52 and 54 and
이어서, 도 6b에 도시한 바와 같이, 단면 식각에 의하여 반도체 기판(110)의 전면에 위치한 제1 반도체층(302) 및 제1 터널링층(52)을 제거하는 제1 식각 단계를 수행한다. 이는 도 4d를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다.Subsequently, as shown in FIG. 6B, a first etching step of removing the
이어서, 도 6c에 도시한 바와 같이, 반도체 기판(110)의 전면에 제2 요철부(112b)를 형성하는 제2 식각 단계를 수행한다. 이는 도 4e를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다. Subsequently, as shown in FIG. 6C, a second etching step of forming the second
이어서, 도 6e에 도시한 바와 같이, 반도체 기판(110)의 후면 쪽에 위치한 제1 반도체층(302) 위에 제1 도전형 도펀트를 포함하는 도펀트막(308)을 형성한다. 일 예로, 제1 도전형 영역(20)이 n형일 경우에 도펀트막(308)은 인 실리케이트 유리막일 수 있고, 제1 도전형 영역(20)이 p형일 경우에 도펀트막(308)은 보론 실리케이트 유리막일 수 있다. 일 예로, 인 실리케이트 유리막 또는 보론 실리케이트 유리막은 증착법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도펀트막(308)의 물질, 제조 방법으로 다양한 물질, 제조 방법이 사용될 수 있다. Subsequently, as shown in FIG. 6E, a
이어서, 도 6e에 도시한 바와 같이, 제2 도전형 도펀트를 제2 반도체층(304)에 도핑하여 제2 도전형 영역(30)을 형성한다. 이는 도 4f를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다. 이때, 반도체 기판(110)의 전면 쪽에 위치한 도펀트막(306)이 마스크로 기능하여 반도체 기판(110)의 전면 쪽에 제2 도전형 도펀트가 도핑되는 것을 효과적으로 방지할 수 있다. Subsequently, as shown in FIG. 6E, a second
본 실시예에서는 제2 도전형 영역(30)을 형성할 때 도펀트막(308) 내의 제1 도전형 도펀트를 반도체 기판(110)의 내부로 확산시켜 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 함께 형성할 수 있다. 일 예로, 제2 도전형 영역(30)을 열 확산법에 의하여 형성하게 되면, 제2 도전형 도펀트의 열 확산을 위한 높은 온도(예를 들어, 850℃ 내지 950℃)에서 도펀트막(308) 내의 제1 도전형 도펀트가 쉽게 반도체 기판(110)의 내부로 확산된다. 이에 따라 제1 도전형 도펀트를 확산하기 위한 별도의 열처리 없이 제2 도전형 영역(30)을 형성하는 공정에서 제1 도전형 영역(20)을 함께 형성할 수 있다. 다른 예로, 제2 도전형 영역(30)을 이온 주입법에 의하여 형성하게 되면, 제2 도전형 영역(30)의 활성화 열처리에 의하여 제1 도전형 도펀트가 확산되어 제1 도전형 영역(20)을 형성할 수도 있다. 이에 따라 공정을 단순화할 수 있다. In this embodiment, when the second
이어서, 도 6f에 도시한 바와 같이, 도펀트막(308)을 식각하여 제거한다. 도펀트막(308)의 식각 방법으로는 알려진 다양한 방법이 적용될 수 있다. Subsequently, as shown in FIG. 6F, the
이어서, 도 6g에 도시한 바와 같이, 패시베이션막(22, 32), 반사 방지막(24), 그리고 제1 및 제2 전극(42, 44)을 형성한다. 이는 도 4h 및 도 4i를 참조한 설명과 동일 또는 극히 유사하므로 상세한 설명을 생략한다.Subsequently, as shown in Fig. 6G,
본 실시예에서는 제1 도전형 영역(20)의 도핑을 위한 도펀트막(308)이 위치한 상태에서 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(30)을 형성하는 공정에서 반도체 기판(110)의 전면 쪽에 제2 도전형 도펀트가 도핑되는 것을 방지할 수 있다. 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 또한, 제2 도전형 도펀트를 도핑하는 공정을 일정 온도 이상에서 수행하게 되면, 동시에 도펀트막(38) 내의 제1 도전형 도펀트를 확산시켜 제1 도전형 영역(20)을 함께 형성할 수 있다. 이에 따라 제조 공정을 단순화할 수 있다. In this embodiment, in the process of forming the second
상술한 설명에서는 반도체 기판(110)의 전면 위에 도펀트막(308)을 형성한 것을 예시하였으나, 반도체 기판(110) 위에 도펀트막(308) 대신 도펀트를 포함하지 않는 보호막을 형성하는 것도 가능하다. 도펀트를 포함하지 않는 보호막을 이용하는 경우에는 제1 도전형 영역(30)을 형성하는 별도의 도핑 공정을 더 수행할 수 있다. In the above description, although the
상술한 도 5a 내지 도 5h에서는 반도체 기판(110)의 후면 쪽 위에 형성된 도펀트막(306)을 이용하는 것을 예시하였고, 도 6a 내지 도 6g는 반도체 기판(110)의 전면 위에 형성된 도펀트막(308)을 이용하는 것을 예시하였다. 다른 실시예로, 반도체 기판(110)의 후면 쪽 위에 형성된 도펀트막(306) 및 반도체 기판(110)의 전면 위에 형성된 도펀트막(308)을 모두 이용하는 것도 가능하다. 이 경우에는 제2 식각 단계 이후에 도펀트막(306, 308)을 하나의 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성한 다음, 동시에 열처리하는 것에 의하여 제1 도전형 도펀트를 반도체 기판(110)에 확산시켜 제1 도전형 영역(20)을 형성하면서 제2 도전형 도펀트를 제2 반도체층(304)에 확산시켜 제2 도전형 영역(30)을 형성할 수 있다. 그러면, 공정의 크게 단순화할 수 있다. 5A to 5H described above illustrate the use of the
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.
100: 태양 전지
110: 반도체 기판
112: 제1 요철
114: 제2 요철
112a, 114b: 제1 요철부
112b: 제2 요철부
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극 100: solar cell
110: semiconductor substrate
112: first irregularities
114: second irregularities
112a, 114b: first uneven portion
112b: second uneven portion
20: first conductivity type region
30: second conductivity type region
42: first electrode
44: second electrode
Claims (20)
상기 반도체 기판의 일면에 위치한 상기 제1 반도체층을 제거하는 제1 식각 단계;
상기 반도체 기판의 일면에 요철부를 형성하는 제2 식각 단계;
상기 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하고 상기 제2 반도체층에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는, 도전형 영역 형성 단계
를 포함하며,
상기 제1 반도체층 및 상기 제2 반도체층은 상기 반도체 기판과 서로 다른 결정 구조를 가지며,
상기 제1 식각 단계 및 상기 제2 식각 단계가 인-시츄(in-situ) 공정에 의하여 수행되는 태양 전지의 제조 방법. Forming a first semiconductor layer on one surface of the semiconductor substrate and forming a second semiconductor layer on the other surface of the semiconductor substrate;
A first etching step of removing the first semiconductor layer located on one surface of the semiconductor substrate;
A second etching step of forming an uneven portion on one surface of the semiconductor substrate;
Forming a first conductivity type region by doping a first conductivity type dopant on one surface of the semiconductor substrate and forming a second conductivity type region by doping a second conductivity type dopant on the second semiconductor layer
Including,
The first semiconductor layer and the second semiconductor layer have a crystal structure different from that of the semiconductor substrate,
A method of manufacturing a solar cell in which the first etching step and the second etching step are performed by an in-situ process.
상기 제1 식각 단계 및 상기 제2 식각 단계가 각기 반응성 이온 식각(reactive ion etching, RIE)에 의하여 수행되고,
상기 제1 식각 단계와 상기 제2 식각 단계의 공정 조건이 서로 다른 태양 전지의 제조 방법. The method of claim 1,
The first etching step and the second etching step are each performed by reactive ion etching (RIE),
A method of manufacturing a solar cell in which process conditions of the first etching step and the second etching step are different from each other.
상기 제1 식각 단계에서 육불화황 가스 및 산소 가스를 사용하고,
상기 제2 식각 단계에서 육불화황 가스, 산소 가스 및 염소 가스를 사용하는 태양 전지의 제조 방법. The method of claim 3,
Using sulfur hexafluoride gas and oxygen gas in the first etching step,
A method of manufacturing a solar cell using sulfur hexafluoride gas, oxygen gas, and chlorine gas in the second etching step.
상기 제1 식각 단계에서 상기 육불화황의 부피 비율이 상기 산소 가스의 부피 비율보다 크고,
상기 제2 식각 단계에서 상기 육불화황의 부피 비율이 상기 산소 가스의 부피 비율과 같거나 그보다 크고, 상기 염소 가스의 부피 비율이 상기 산소 가스의 부피 비율과 같거나 그보다 작은 태양 전지의 제조 방법. The method of claim 4,
In the first etching step, the volume ratio of the sulfur hexafluoride is greater than the volume ratio of the oxygen gas,
In the second etching step, the volume ratio of the sulfur hexafluoride is equal to or greater than the volume ratio of the oxygen gas, and the volume ratio of the chlorine gas is equal to or smaller than the volume ratio of the oxygen gas.
상기 제1 식각 단계에서 상기 산소 가스에 대한 상기 육불화황 가스의 부피 비율이 상기 제2 식각 단계에서 상기 산소 가스에 대한 상기 육불화황 가스의 부피 비율보다 큰 태양 전지의 제조 방법. The method of claim 4,
A method of manufacturing a solar cell in which the volume ratio of the sulfur hexafluoride gas to the oxygen gas in the first etching step is larger than the volume ratio of the sulfur hexafluoride gas to the oxygen gas in the second etching step.
상기 제1 식각 단계에서 상기 산소 가스에 대한 상기 육불화황 가스의 부피 비율이 10 내지 50이고,
상기 제2 식각 단계에서 상기 산소 가스에 대한 상기 육불화황 가스의 부피 비율이 1 내지 2인 태양 전지의 제조 방법. The method of claim 4,
The volume ratio of the sulfur hexafluoride gas to the oxygen gas in the first etching step is 10 to 50,
The method of manufacturing a solar cell in which the volume ratio of the sulfur hexafluoride gas to the oxygen gas in the second etching step is 1 to 2.
상기 제2 식각 단계에서 상기 산소 가스에 대한 상기 염소 가스의 부피 비율이 0.2 내지 1인 태양 전지의 제조 방법. The method of claim 7,
The method of manufacturing a solar cell in which the volume ratio of the chlorine gas to the oxygen gas is 0.2 to 1 in the second etching step.
상기 제2 식각 단계의 압력이 상기 제1 식각 단계의 압력과 같거나 그보다 작은 태양 전지의 제조 방법. The method of claim 3,
A method of manufacturing a solar cell in which the pressure of the second etching step is equal to or less than the pressure of the first etching step.
상기 제1 식각 단계가 습식 식각에 의하여 수행되고,
상기 제2 식각 단계가 반응성 이온 식각에 의하여 수행되는 태양 전지의 제조 방법. The method of claim 1,
The first etching step is performed by wet etching,
A method of manufacturing a solar cell in which the second etching step is performed by reactive ion etching.
상기 도전형 영역 형성 단계는,
상기 반도체 기판의 일면 쪽에 상기 제1 도전형 도펀트를 도핑하여 상기 제1 도전형 영역을 형성하는 단계;
상기 제2 반도체층에 상기 제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는 단계; 및
상기 제1 도전형 영역과 상기 제2 도전형 영역을 동시 활성화 열처리하는 단계
를 포함하는 태양 전지의 제조 방법. The method of claim 1,
The step of forming the conductive type region,
Forming the first conductivity type region by doping the first conductivity type dopant on one side of the semiconductor substrate;
Forming a second conductivity type region by doping the second conductivity type dopant on the second semiconductor layer; And
Simultaneous activation heat treatment of the first conductivity type region and the second conductivity type region
A method of manufacturing a solar cell comprising a.
상기 반도체층 형성 단계와 상기 제1 식각 단계 사이에, 상기 제2 반도체층 위에 제2 도전형 도펀트를 포함하는 도펀트막을 형성하는 단계를 더 포함하고,
상기 도전형 영역 형성 단계에서 상기 도펀트막 내의 상기 제2 도전형 도펀트가 상기 제2 반도체층으로 확산하여 제2 도전형 영역을 형성하는 태양 전지의 제조 방법. The method of claim 1,
Forming a dopant layer including a second conductivity type dopant on the second semiconductor layer between the forming of the semiconductor layer and the first etching step,
The method of manufacturing a solar cell in which the second conductivity type dopant in the dopant layer diffuses into the second semiconductor layer in the formation of the conductivity type region to form a second conductivity type region.
상기 제2 식각 단계와 상기 도전형 영역 형성 단계 사이에, 상기 반도체 기판의 일면 위에 제1 도전형 도펀트를 포함하는 도펀트막을 형성하는 단계를 더 포함하고,
상기 도전형 영역 형성 단계에서 상기 도펀트막 내의 상기 제1 도전형 도펀트가 상기 반도체 기판으로 확산하여 상기 제1 도전형 영역을 형성하는 태양 전지의 제조 방법. The method of claim 1,
Forming a dopant layer including a first conductivity type dopant on one surface of the semiconductor substrate between the second etching step and the conductive type region forming step,
The method of manufacturing a solar cell in which the first conductivity type dopant in the dopant layer diffuses into the semiconductor substrate in the formation of the conductivity type region to form the first conductivity type region.
상기 제2 식각 단계에 의하여 형성된 상기 요철부의 크기가 100nm 내지 500nm인 태양 전지의 제조 방법. The method of claim 1,
A method of manufacturing a solar cell in which the size of the uneven portion formed by the second etching step is 100 nm to 500 nm.
상기 반도체층의 형성 단계 이전에, 상기 반도체 기판이 상기 요철부보다 큰 크기를 가지는 또 다른 요철부를 구비하며,
상기 제2 식각 단계에서 형성된 상기 요철부가 상기 또 다른 요철부의 표면 상에 위치하는 태양 전지의 제조 방법. The method of claim 1,
Before the step of forming the semiconductor layer, the semiconductor substrate has another uneven portion having a size larger than that of the uneven portion,
A method of manufacturing a solar cell in which the uneven portion formed in the second etching step is located on the surface of the other uneven portion.
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