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KR102208360B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR102208360B1
KR102208360B1 KR1020200047972A KR20200047972A KR102208360B1 KR 102208360 B1 KR102208360 B1 KR 102208360B1 KR 1020200047972 A KR1020200047972 A KR 1020200047972A KR 20200047972 A KR20200047972 A KR 20200047972A KR 102208360 B1 KR102208360 B1 KR 102208360B1
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polymer
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엔트리움 주식회사
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Abstract

다양한 실시 예에 따르면, 반도체 패키지에 있어서, 소정의 면적을 가지고 확장되는 내측부 및 상기 내측부의 외곽에 연결되는 외측부를 포함하는 자성층; 상기 자성층의 상부면에 배치된 제1 폴리머층; 및 상기 자성층의 하부면에 배치된 제2 폴리머층을 포함하며, 상기 외측부의 적어도 일부는, 상기 자성층, 상기 제1 폴리머층 및 상기 제2 폴리머층의 적층 방향에 대응하는 상기 내측부의 두께보다, 두꺼운 두께를 가질 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지에 포함된 전자파 차폐 필름의 마그네틱 메탈 포일(magnetic metal foil)은 50~500 x 10-6Ω㎝ 수준의 높은 전기 전도성을 가진다. 마그네틱 메탈 포일인 자성층을 전도성층(conductive layer)에 접촉시키면, 자성층의 전도성이 상대적으로 증가될 수 있으며, 이에 따라, 고주파수 대역의 전자파(EMI; electromagnetic interference) 차폐 성능이 향상될 수 있다.
한편, 반도체 패키지를 제조하기 위한 공정에서 자성층과 전도성층을 서로 접촉시킬 때의 접촉 저항을 감소시키기 위해서는, 자성층과 전도성층의 접촉 면적을 증가시키는 것이 유리할 수 있다. 단, 자성층과 전도성층의 접촉 면적 증가 시, 자성층의 변형에 의해, 자성층과 전도성층을 접촉시킨 이후의 공정(예를 들어, 전도성층 형성을 위한 물리기상증착(PVD; physical vapor deposition) 및/또는 페이스트 스프레이(paste spray 등)에 영향이 발생되지 않도록 할 필요가 있다.
이에 따라, 전자파 차폐 필름을 이용한 반도체 패키지의 전자파 차폐 성능을 향상시키기 위해, 전자파 차폐 필름의 폴리머층(polymer layer)의 물성 및 반도체 패키지의 제조 공정 중 다이싱(dicing)(또는 singuleration이라고도 함) 공정을 제어하여, 자성층과 전도성층 간의 접촉 면적을 증가시키면서 후공정에 영향을 주지 않는 기술 개발이 요구되고 있다.
본 발명의 실시 예는, 전자파 차폐 성능이 향상된 반도체 패키지 및 그 제조 방법을 제공할 수 있다. 예를 들어, 본 발명의 실시예는, 전자파 차폐 성능이 향상된 반도체 패키지의 제공을 위해 자성층과 전도성층을 서로 접촉시킬 수 있으며, 이때, 발생될 수 있는 접촉 저항을 감소시키기 위해, 자성층과 전도성층 간의 접촉 면적을 증가시키면서 후공정에 영향을 주지 않는 기술을 제공할 수 있다. 예를 들어, 상기 반도체 패키지에 포함된 전자파 차폐 필름의 폴리머층(polymer layer)의 물성 및 반도체 패키지의 제조 공정 중 다이싱(dicing) 공정을 제어하여, 자성층과 전도성층 간의 접촉 면적을 증가시키면서 후공정에 영향을 주지 않는 기술을 제공할 수 있다.
본 발명의 실시 예에 따르면, 반도체 패키지에 있어서, 소정의 면적을 가지고 확장되는 내측부 및 상기 내측부의 외곽에 연결되는 외측부를 포함하는 자성층; 상기 자성층의 상부면에 배치된 제1 폴리머층; 및 상기 자성층의 하부면에 배치된 제2 폴리머층을 포함하며, 상기 외측부의 적어도 일부는, 상기 자성층, 상기 제1 폴리머층 및 상기 제2 폴리머층의 적층 방향에 따른 대응하는 상기 내측부의 두께보다, 두꺼운 두께를 가질 수 있다.
본 발명의 실시 예에 따르면, 상기 외측부의 적어도 일부는, 상기 적층 방향의 상측으로 형성된 경사면을 포함하는 형태 및 상기 적층 방향의 하측으로 형성된 경사면을 포함하는 형태 중 적어도 하나를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 반도체 패키지는, 상기 제1 폴리머층의 상부에 배치된 전도성층을 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 폴리머층 및 상기 제2 폴리머층 각각은, 폴리머 레진 및 충전제를 포함하며, 상기 폴리머 레진 및 상기 충전제의 배합비는, 30% 대 70% 내지 90% 대 10%의 비율일 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 두께는, 10um 내지 100um일 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 모듈러스(modulus)는, 50MPa 내지 50GPa일 수 있다.
본 발명의 실시 예에 따르면, 상기 반도체 패키지는, 인쇄회로기판, 상기 인쇄회로기판 위에 배치되는 반도체 칩, 및 상기 반도체 칩의 보호층을 더 포함하며, 상기 보호층은 상기 인쇄회로기판의 위에 배치되며, 상기 보호층의 상부면에, 상기 제2 폴리머층이 배치될 수 있다.
본 발명의 실시 예에 따르면, 상기 보호층과 상기 제2 폴리머층 간의 부착 강도, 상기 자성층과 상기 제1 폴리머층 간의 부착 강도, 상기 자성층과 상기 제2 폴리머층 간의 부착 강도는 0.5Kgf/25mm 이상일 수 있다.
본 발명의 실시 예에 따르면, 반도체 패키지의 제조 방법에 있어서, 자성층, 상기 자성층의 상부면에 배치된 제1 폴리머층, 및 상기 자성층의 하부면에 배치된 제2 폴리머층을 포함하는 필름 구조체를 제작하는 단계; 기판 위에 복수의 반도체 칩들을 배치하고, 상기 기판 위에 상기 복수의 반도체 칩들의 보호층을 형성하고, 상기 보호층 위에 상기 필름 구조체를 배치하는 적층 단계; 및 상기 자성층의 외측부의 적어도 일부가, 상기 자성층의 내측부의 두께보다 두꺼운 두께를 갖도록, 상기 적층 단계에 따른 적층 구조의 적어도 일부분을 다이싱하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 다이싱하는 단계는, 상기 외측부의 적어도 일부가, 상기 적층 방향의 상측으로 형성된 경사면을 포함하는 형태 및 상기 적층 방향의 하측으로 형성된 경사면을 포함하는 형태 중 적어도 하나의 형태를 포함하도록 다이싱하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 외측부의 기 설정된 형태들 별로, 회전하며 절단하는 기구의 회전 속도가 미리 지정되며, 상기 다이싱하는 단계는, 상기 기구가, 상기 기 설정된 형태들 별로 미리 지정된 상기 회전 속도 중 상기 적어도 하나의 형태에 대응하는 회전 속도로, 회전되도록 제어할 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 두께는, 10um 내지 100um일 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 모듈러스(modulus)는, 50MPa 내지 50GPa일 수 있다.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법은, 전자파 차폐 성능을 향상시킬 수 있다. 예를 들어, 본 발명의 실시예는, 전자파 차폐 성능이 향상된 반도체 패키지의 제공을 위해 자성층과 전도성층을 서로 접촉시킬 수 있으며, 이때, 발생될 수 있는 접촉 저항을 감소시키기 위해, 자성층과 전도성층 간의 접촉 면적을 증가시키면서 후공정에 영향을 주지 않는 기술을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 시 다이싱(dicing) 공정을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 3은 반도체 패키지의 일부를 제작하는 실험에 따른 결과 이미지를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명의 실시예들을 도면을 참조하여 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 시 다이싱(dicing) 공정을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 패키지는, 기판, 예를 들어, 인쇄회로기판(PCB; printed circuit board) 스트립(110)(인쇄회로기판 또는 기판이라고도 함), 반도체 칩들, 예를 들어, 제1 반도체 칩(121) 및 제2 반도체 칩(123), 상기 반도체 칩들의 보호층(130), 및 필름 구조체(140)를 포함할 수 있다. 상기 필름 구조체(140)는, 자성층(141), 제1 폴리머층(143) 및 제2 폴리머층(145)을 포함할 수 있다.
일 실시예에 따르면, 인쇄회로기판 스트립(110)의 상부에 제1 반도체 칩(121) 및 제2 반도체 칩(123)이 배치될 수 있다. 제1 반도체 칩(121) 및 상기 제2 반도체 칩(123)은 지정된 간격만큼 이격되어 배치될 수 있다. 에폭시 몰딩 공정에 따라, 제1 반도체 칩(121) 및 제2 반도체 칩(123)의 보호층(130)인 에폭시 몰딩 컴파운드(EMC; epoxy molding compound)(130)가 형성될 수 있으며, 에폭시 몰딩 컴파운드(130)의 상부에 필름 구조체(140)가 배치될 수 있다. 자성층(141)의 상부면에 제1 폴리머층(143)이 배치되고, 자성층(141)의 하부면에 제2 폴리층(145)이 배치될 수 있다.
일 실시예에 따르면, 다이싱 공정을 통해, 상술한 반도체 패키지의 적층 구조에서, 제1 반도체 칩(121) 및 제2 반도체 칩(123) 사이의 중앙(10)을 다이싱하여, 도 2와 같은, 반도체 패키지(100)를 복수 개 제작할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 2를 참조하면, 반도체 패키지(100)는 기판, 예를 들어, 인쇄회로기판 (110), 반도체 칩(120) 및/또는 필름 구조체(140)를 포함할 수 있다. 필름 구조체(140)는 자성층(141), 제1 폴리머층(143) 및 제2 폴리머층(145)을 포함할 수 있다.
일 실시예에 따르면, 인쇄회로기판(110)의 상부에 반도체 칩(120)이 배치될 수 있으며, 반도체 칩(120)의 상부에 필름 구조체(140)가 배치될 수 있다. 인쇄 회로 기판(110)에 포함된 회로(212)가 반도체 칩(120)과 전기적으로 연결될 수 있도록, 도전성 접착 부재(235)가 이용될 수 있다. 또한, 인쇄 회로 기판(110)의 상부에 반도체 칩(120)의 보호층(130)이 배치될 수 있다. 예를 들어, 에폭시 몰딩 공정에 따라, 반도체 칩(120)의 보호층(130)인, 에폭시 몰딩 컴파운드(EMC; epoxy molding compound)(130)가 형성될 수 있으며, 이에 따라, 에폭시 몰딩 컴파운드(130)는 인쇄 회로 기판(110)의 상부에 배치될 수 있다. 또한, 에폭시 몰딩 컴파운드(130)의 상부면에 필름 구조체(140)가 배치될 수 있다.
필름 구조체(140)의 경우, 자성층(141)의 상부면(27)(또는 제1 면이라고도 함)에 제1 폴리머층(145)이 배치(또는 형성, 또는 부착이라고도 함)되고, 자성층(141)의 하부면(29)(또는 제2 면이라고도 함)에 제2 폴리머층(145)이 배치(또는 형성 또는 부착이라고도 함)될 수 있다. 상기 제2 폴리머층(145)의 하부면에 상기 에폭시 몰딩 컴파운드(130)가 배치될 수 있다.
한편, 도시되지는 않았지만, 상기 제1 폴리머층(143)의 상부에 전도성층(미도시)이 배치될 수도 있다.
일 실시예에 따르면, 상기의 다이싱 공정을 통해 제작된 반도체 패키지(100)의 근접장(near field) 저주파 차폐용의 전자파 차폐 필름인 필름 구조체(140)에 포함된 폴리머층들, 즉, 제1 폴리머층(143) 및 제2 폴리머층(145)의 모듈러스(modulus)가 낮으면, 반도체 패키지(100)의 제조 공정들 중 다이싱 공정에서 자성층(141)인 마그네틱 메탈 포일의 변형이 매우 커, 상기 다이싱 공정 이후의 공정이 불가능한 경우가 발생된다. 또한, 상기 다이싱 공정에 이용되는 다이싱 블레이드의 거칠기가 크거나, 다이싱 블레이드의 성능이 낮으면 자성층(141)인 마그네틱 메탈 포일의 변형이 매우 커 후공정 불가능할 수 있다. 또한, 다이싱 공정 이후 마그네틱 메탈 포일인 자성층(141)의 면적 증대가 없으면, 자성층(141)은, 자성층(141)과 접촉되는 에폭시 몰딩 컴파운드(130)와의 접촉 저항이 높아서, 고주파수 영역에서의 전자파 차폐(EMI shielding) 효과가 감소될 수 있다.
이에 따라, 본 발명의 실시예에서는, 반도체 패키지(100)를 제작하기 위해, 에폭시 몰딩 컴파운드(140)의 상부면에 필름 구조체(140)를 부착한 후, 다이싱 공정을 이용하여, 다이싱 진행 시, 필름 구조체(140)의 자성층(141)인 마그네틱 메탈 포일의 연성과 필름 구조체(140)의 폴리머층들, 즉, 제1 폴리머층(143) 및 제2 폴리머?V(145)의 강성을 복합화하여, 상기 마그네틱 메탈 포일의 측면 면적을 증대시켜, 에폭시 몰딩 컴파운드(130)와의 접촉 저항을 감소시킬 수 있다.
예를 들어, 자성층(141)은, 도 2에 도시된 것과 같이, 외측부의 적어도 일부, 예를 들어, 제1 부분(21) 및 제2 부분(23)이, 상기 반도체 패키지(100)의 구성 요소들의 적층 방향에 대응하는, 내측부(25)의 두께보다 두꺼운 두께를 가질 수 있다. 예를 들어, 제1 부분(21) 및 제2 부분(23)을 제외한, 내측부(25)의 상부면(27) 및 하부면(29)은 편평하며, 제1 부분(21)의 적어도 일부는 상측 방향 및 하측 방향 중 적어도 하나의 방향으로 면적이 확장된 형태이며, 제2 부분(23)의 적어도 일부는 상측 방향 및 하측 방향 중 적어도 하나의 방향으로 면적이 확장된 형태일 수 있다. 예를 들어, 상기 면적이 확장된 형태는, 상기 상측 방향으로 형성된 경사면을 포함하는 형태 및 상기 하측 방향으로 형성된 경사면을 포함하는 형태 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 부분(21)의 적어도 일부의 상측 방향 및/또는 하측 방향으로 면적과, 제2 부분(23)의 적어도 일부의 상측 방향 및/또는 하측 방향으로 면적이 확장 시, 면적 증가율을 5 내지 300%가 되도록 할 수 있다.
한편, 상기 자성층(141)은 철(Fe)-니켈(Ni) 합금, 스틸(steel), 철-실리콘계 합금, 코발트(Co), 산화철(Fe2O3, Fe3O4), 산화크롬, 센더스트(sendust), 페라이트(ferrite), 퍼멀로이(permally), 나노결정립, 나노 입자상 자성체 또는 아몰퍼스 입자상 자성체 중 적어도 하나, 또는 그 혼합 입자를 포함할 수 있다. 상기 철(Fe)-니켈(Ni) 합금은 철(Fe), 니켈(Ni) 및 퍼멀로이(permalloy)를 포함할 수 있고, 스틸은 스테인리스 스틸을 포함할 수 있으며, 페라이트는 FeMn계 페라이트 또는 FeZn계 페라이트를 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 센더스트의 경우, 철에 알루미늄, 규소 등이 첨가된 합금의 파우더 형태의 자성입자를 가질 수 있는데, 이러한 자성입자들은 비정질 자성분말이나 나노결정립 자성분말을 포함하는 연자성 분말 등의 형태로 제공될 수 있다.
예를 들어, 제1 폴리머층(143)의 상부면은 도 2에 도시된 것과 같이 편평하고, 제1 폴리머층(143)의 길이 및 너비는 자성층(141)의 길이 및 너비와 대응될 수 있다. 제1 폴리머층(143)은 접착제로서 역할을 수행할 수 있으며, 제1 접착층이라고도 할 수 있다.
예를 들어, 제2 폴리머층(145)의 하부면은 도 2에 도시된 것과 같이, 편평하고, 제2 폴리머층(145)의 길이 및 너비는 자성층(141)의 길이 및 너비와 대응될 수 있다. 제2 폴리머층(145)을 제2 접착층이라고도 할 수 있다.
본 발명의 실시예에 따르면, 상기 필름 구조체(140)가 근접장(near field) 저주파 차폐용의 전자파 차폐 필름 역할을 위해, 필름 구조체(140)의 폴리머층들, 즉, 제1 폴리머층(143) 및 제2 폴리머층(145)의 재료 및 물성이 결정될 수 있다.
예를 들어, 제1 폴리머층(143) 및 제2 폴리머층(145)은 각각, 폴리머 레진(polymer resin) 및 충전제(filler)를 포함할 수 있다.
상기 폴리머 레진은 반도체 패키지의 에폭시 몰딩 컴파운드 및 자성체인 마그네틱 메탈 포일(magnetic metal fiol)과의 부착이 우수하고, -55℃ 내지 125℃ 사이의 열 사이클링(thermal cycling)등의 신뢰성 테스트가 통과된 레진일 수 있다. 예를 들어, 상기 폴리머 레진은 에폭시(epoxy) 계, 아크릴(acryl) 계, 또는 우레탄(urethane) 계 등 메탈(metal) 부착력이 우수한 경화형 레진(resin)일 수 있다.
상기 충전제는, 제1 폴리머층(143) 및 제2 폴리머층(145) 각각의 두께 및 형상을 유지할 수 있으며, 모듈러스(modulus) 증대를 위한 세라믹(ceramic) 소재일 수 있다. 예를 들어, 상기 충전제는 최대 직경 25um 이하의 Al2O3, TiO2, SiO2 등의 세라믹 분말일 수 있다.
상기 폴리머 레진 및 상기 충전제의 배합비는, 30% 대 70% 내지 90% 대 10%의 비율일 수 있다.
본 발명의 실시예에 따르면, 반도체 패키지의 제조를 위한 주요 조건들, 예를 들어, 폴리머층들의 두께, 폴리머층들의 모듈러스(modulus), 반도체 패키지의 각 구성 요소들 간의 부착 강도 등을 다음과 같이 설정할 수 있다.
상기 제1 폴리머층(143) 및 상기 제2 폴리머층(145) 각각의 두께는 10um 내지 100um일 수 있다.
상기 제1 폴리머층(143) 및 상기 제2 폴리머층(145) 각각의 모듈러스(modulus)가 50MPa 내지 50GPa가 되도록 할 수 있다.
제2 폴리머층(145)과 에폭시 몰딩 컴파운드(130) 간의 부착 강도, 자성층(141)과 제2 폴리머층(145) 간의 부착 강도, 자성층(141)과 제1 폴리머층(143) 간의 부착 강도는 0.5Kgf/25mm 이상이 되도록 할 수 있다.
상술한 주요 조건들은 반도체 패키지의 일부를 제작하는 실험에 의해 결정되었으며, 다음의 도 3은 반도체 패키지의 일부를 제작하는 실험에 따른 결과 이미지를 도시한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 실험 조건들 별, 필름 구조체를 에폭시 몰딩 컴파운드에 부착한 이후의 단면 이미지를 확인할 수 있다. 예를 들어, 필름 구조체를 에폭시 몰딩 컴파운드에 부착 시, 실험 조건들, 즉, 폴리머층들의 두께, 폴리머층들의 모듈러스 값, 및 폴리머층들과 자성체 간의 부착력이 각각 상이하게 되도록 하고, 이후 다이싱하여, 도 3과 같은 단면 이미지의 결과를 도출하였다.
도 3의 (a)는, 상기 두께가 20um, 상기 모듈러스 값이 1GPa, 상기 부착력이 800gf인 경우의 필름 구조체를 에폭시 몰딩 컴파운드에 부착한 이후의 단면 이미지이다.
도 3의 (b)는, 상기 두께가 50um, 상기 모듈러스 값이 1GPa, 상기 부착력이 1000gf인 경우의 필름 구조체를 에폭시 몰딩 컴파운드에 부착한 이후의 단면 이미지이다.
도 3의 (c)는, 상기 두께가 60um, 상기 모듈러스 값이 1GPa, 상기 부착력이 1500gf인 경우의 필름 구조체를 에폭시 몰딩 컴파운드에 부착한 이후의 단면 이미지이다.
도 3의 (d)는, 상기 두께가 40um, 상기 모듈러스 값이 1GPa, 상기 부착력이 2000gf인 경우의 필름 구조체를 에폭시 몰딩 컴파운드에 부착한 이후의 단면 이미지이다.
도 3의 (a) 내지 (d)를 참조하면, 도 3의 (a) 내지 (d)에 적용한 실험 조건들을 통해서는, 전도성 층(conductive layer) 형성이 가능함을 확인할 수 있다.
상술한 도 3과 같은, 실험 조건들 별 결과를 통해, 상술한 본 발명의 실시예에 따른 반도체 패키지의 제조를 위한 주요 조건들을 결정하였다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다.
410 동작에서 필름 구조체를 제작할 수 있다.
일 실시예에 따르면, 상기 필름 구조체는, 자성층, 상기 자성층의 상부면에 배치된 제1 폴리머층, 및 상기 자성층의 하부면에 배치된 제2 폴리머층을 포함할 수 있다.
420 동작에서 기판 위에 복수의 반도체 칩들을 배치하고, 상기 기판 위에 상기 복수의 반도체 칩들의 보호층을 형성하고, 상기 보호층 위에 상기 필름 구조체를 배치하여 적층 구조체를 형성할 수 있다.
일 실시예에 따르면, 상기 적층 구조체는 도 1에 도시된 형태일 수 있다.
430 동작에서 상기 적층 구조체의 적어도 일부를 다이싱할 수 있다.
일 실시예에 따르면, 상기 다이싱은, 회전하며 절단하는 기구, 예를 들어, 다이싱 블레이드에 의해 수행될 수 있다.
일 실시예에 따르면, 상기 자성층의 외측부의 적어도 일부가, 상기 자성층의 내측부의 두께보다 두꺼운 두께를 갖도록, 상기 적층 단계에 따른 적층 구조체의 적어도 일부분을 다이싱할 수 있다.
예를 들어, 상기 적층 구조체의 적어도 일부의 다이싱은, 도 1에서의 상기 제1 반도체 칩(121) 및 상기 제2 반도체 칩(123) 사이의 중앙(10)을 다이싱하는 것일 수 있다.
예를 들어, 상기 다이싱은, 상기 자성층의 상기 외측부의 적어도 일부가, 상기 적층 방향의 상측으로 형성된 경사면을 포함하는 형태 및 상기 적층 방향의 하측으로 형성된 경사면을 포함하는 형태 중 적어도 하나의 형태를 포함하도록 다이싱하는 것일 수 있다.
일 실시예에 따르면, 상기 자성층의 외측부의 형태들이 기 설정될 수 있으며, 상기 기 설정된 형태들 별로, 상기 회전하며 절단하는 기구의 회전 속도가 미리 지정될 수 있다. 이에 따라, 상기 기 설정된 형태들 별로 미리 지정된 상기 회전 속도 중 제작하기 원하는 형태에 대응하는 회전 속도에 따라, 상기 기구를 제어하여 상기 다이싱이 수행되도록 할 수 있다. 예를 들어, 도 2와 같은 반도체 패키지가 제조될 수 있도록 다이싱 할 수 있다.
본 발명에 첨부된 각 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 기록매체에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 기록매체에 저장된 인스트럭션들은 흐름도의 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 인쇄회로기판 스트립 121: 제1 반도체 칩
123: 제2 반도체 칩 130: 보호층
140: 필름 구조체 141: 자성층
143: 제1 폴리머층 145: 제2 폴리머층

Claims (13)

  1. 소정의 면적을 가지고 확장되는 내측부 및 상기 내측부의 외곽에 연결되는 외측부를 포함하는 자성층;
    상기 자성층의 상부면에 배치된 제1 폴리머층; 및
    상기 자성층의 하부면에 배치된 제2 폴리머층을 포함하며,
    상기 외측부의 적어도 일부는,
    상기 자성층, 상기 제1 폴리머층 및 상기 제2 폴리머층의 적층 방향에 따른 대응하는 두께가 상기 내측부의 두께보다 더 두껍고,
    상기 적층 방향의 상측으로 형성된 경사면을 포함하는 형태 및 상기 적층 방향의 하측으로 형성된 경사면을 포함하는 형태 중 적어도 하나를 포함하는,
    반도체 패키지.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 폴리머층의 상부에 배치된 전도성층을 더 포함하는,
    반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 폴리머층 및 상기 제2 폴리머층 각각은,
    폴리머 레진 및 충전제를 포함하며,
    상기 폴리머 레진 및 상기 충전제의 배합비는,
    30% 대 70% 내지 90% 대 10%의 비율인,
    반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 두께는,
    10um 내지 100um인,
    반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 모듈러스(modulus)는,
    50MPa 내지 50GPa인,
    반도체 패키지.
  7. 제 1항에 있어서,
    인쇄회로기판,
    상기 인쇄회로기판 위에 배치되는 반도체 칩, 및
    상기 반도체 칩의 보호층을 더 포함하며,
    상기 보호층은 상기 인쇄회로기판의 위에 배치되며,
    상기 보호층의 상부면에, 상기 제2 폴리머층이 배치되는,
    반도체 패키지.
  8. 제 7항에 있어서,
    상기 보호층과 상기 제2 폴리머층 간의 부착 강도, 상기 자성층과 상기 제1 폴리머층 간의 부착 강도, 상기 자성층과 상기 제2 폴리머층 간의 부착 강도는 0.5Kgf/25mm 이상인,
    반도체 패키지.
  9. 자성층, 상기 자성층의 상부면에 배치된 제1 폴리머층, 및 상기 자성층의 하부면에 배치된 제2 폴리머층을 포함하는 필름 구조체를 제작하는 단계;
    기판 위에 복수의 반도체 칩들을 배치하고, 상기 기판 위에 상기 복수의 반도체 칩들의 보호층을 형성하고, 상기 보호층 위에 상기 필름 구조체를 배치하는 적층 단계; 및
    상기 자성층의 외측부의 적어도 일부가, 상기 자성층의 내측부의 두께보다 두꺼운 두께를 갖도록, 상기 적층 단계에 따른 적층 구조의 적어도 일부분을 다이싱하는 단계를 포함하고,
    상기 다이싱하는 단계는,
    상기 외측부의 적어도 일부가, 상기 적층 방향의 상측으로 형성된 경사면을 포함하는 형태 및 상기 적층 방향의 하측으로 형성된 경사면을 포함하는 형태 중 적어도 하나의 형태를 포함하도록 다이싱하는 단계를 포함하는,
    반도체 패키지의 제조 방법.
  10. 삭제
  11. 제 9항에 있어서,
    상기 외측부의 기 설정된 형태들 별로, 회전하며 절단하는 기구의 회전 속도가 미리 지정되며,
    상기 다이싱하는 단계는,
    상기 기구가, 상기 기 설정된 형태들 별로 미리 지정된 상기 회전 속도 중 상기 적어도 하나의 형태에 대응하는 회전 속도로, 회전되도록 제어하는,
    반도체 패키지의 제조 방법.
  12. 제 9항에 있어서,
    상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 두께는,
    10um 내지 100um인,
    반도체 패키지의 제조 방법.
  13. 제 9항에 있어서,
    상기 제1 폴리머층 및 상기 제2 폴리머층 각각의 모듈러스(modulus)는,
    50MPa 내지 50GPa인,
    반도체 패키지의 제조 방법.
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