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KR102208348B1 - 이온 밀 손상을 줄이기 위한 캐핑층 - Google Patents

이온 밀 손상을 줄이기 위한 캐핑층 Download PDF

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KR102208348B1
KR102208348B1 KR1020197009526A KR20197009526A KR102208348B1 KR 102208348 B1 KR102208348 B1 KR 102208348B1 KR 1020197009526 A KR1020197009526 A KR 1020197009526A KR 20197009526 A KR20197009526 A KR 20197009526A KR 102208348 B1 KR102208348 B1 KR 102208348B1
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구글 엘엘씨
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Abstract

전류가 흐를 수 있는 전기 접촉 접합부를 제조하는 방법은 초전도체 물질의 제1층을 포함하는 기판을 제공하는 단계와; 상기 제1층의 제1영역으로부터 제1층의 초전도체 물질의 자연 산화막을 제거하는 단계와; 상기 제1층의 제1영역과 접촉하여 캐핑층을 형성하는 단계와, 상기 캐핑층은 제1영역 내의 초전도체 물질의 자연 산화막의 개질을 방지하고; 상기 캐핑층을 형성한 후에, 전류가 흐를 수 있는 전기 접촉 접합부를 제공하기 위해 초전도체 물질의 상기 제1층의 제1영역에 전기적으로 접속되는 초전도체 물질의 제2층을 형성하는 단계를 포함한다.

Description

이온 밀 손상을 줄이기 위한 캐핑층
본 발명은 이온 밀(ion mill) 손상을 줄이기 위한 캐핑층(capping layers)에 관한 것이다.
양자 컴퓨팅은 고전 디지털 컴퓨터보다 특정 계산을 더 효율적으로 수행하기 위한 기저 상태의 중첩(superposition) 및 얽힘(entanglement)과 같은 양자 효과를 이용하는 비교적 새로운 컴퓨팅 방법이다. 비트 형태(예컨대, 1 또는 0)로 정보를 저장하고 조작하는 디지털 컴퓨터와 대조적으로, 양자 컴퓨팅 시스템은 큐비트 (qubit)를 사용하여 정보를 조작할 수 있다. 큐비트는 다중 상태(예를 들어, 데이터가 "0" 및 "1" 상태 모두에 있는)의 중첩 및/또는 다중 상태에서 데이터 자체의 중첩을 가능하게 하는 양자 디바이스를 지칭할 수 있다. 종래의 용어에 따르면, 양자 시스템에서 "0" 및 "1" 상태의 중첩은, 예를 들어 α|0> + β|0>로 표현될 수 있다. 디지털 컴퓨터의 "0" 및 "1" 상태는 각각 큐비트의|0> 및 |1> 상태와 유사하다. 값
Figure 112019033921529-pct00001
는 큐비트가 |0> 상태에 있을 확률을 나타내는 반면, 값
Figure 112019033921529-pct00002
는 큐비트가 |1> 바이어스 상태에 있을 확률을 나타낸다.
일반적으로, 일부 양태에서, 본 발명의 주제는 전류가 흐를 수 있는 전기 접촉 접합부를 제조하는 방법으로 구현될 수 있으며, 초전도체 물질의 제1층을 포함하는 기판을 제공하는 단계와; 상기 제1층의 제1영역으로부터 제1층의 초전도체 물질의 자연 산화막을 제거하는 단계와; 상기 제1층의 제1영역과 접촉하여 캐핑층을 형성하는 단계와, 상기 캐핑층은 제1영역 내의 초전도체 물질의 자연 산화막의 개질을 방지하고; 상기 캐핑층을 형성한 후에, 전류가 흐를 수 있는 전기 접촉 접합부를 제공하기 위해 초전도체 물질의 상기 제1층의 제1영역에 전기적으로 접속되는 초전도체 물질의 제2층을 형성하는 단계를 포함한다.
상기 방법의 구현예는 다음 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 실시예에서, 자연 산화막을 제거하는 단계는 초전도체 물질의 제1층의 제1 영역을 이온 밀링하는 단계를 포함한다.
일부 구현예에서, 상기 초전도체 물질의 제1층의 제1영역으로부터 자연 산화막을 제거하는 단계는 초전도체 물질의 제1층에 제1 포토레지스트 층을 도포하는 단계와; 초전도체 물질의 제1층의 제1영역을 노출시키기 위해 상기 제1 포토레지스트 층을 패터닝하는 단계와; 그리고 초전도체 물질의 제1층의 상기 노출된 제1영역을 이온 밀링하는 단계를 포함한다. 상기 캐핑층을 형성하는 단계는 상기 캐핑층의 일부가 초전도체 물질의 제1층의 상기 이온 밀링된 노출된 제1 영역과 직접 접촉되도록 상기 패터닝된 제1 포토레지스트 층 상에 캐핑층을 형성하는 단계와; 그리고 제1 초전도체 물질의 제1층의 상기 이온 밀링된 노출된 제1 영역과 직접 접촉하지 않는 상기 캐핑층의 부분(section)을 제거하는 단계를 포함할 수 있다. 상기 초전도체 물질의 제2층을 형성하는 단계는 제2 포토레지스트 층을 도포하는 단계와; 상기 캐핑층 및 기판 표면의 일부(portion)를 노출하도록 상기 제2 포토레지스트 층을 패터닝하는 단계와; 그리고 상기 캐핑층 및 기판 표면의 상기 노출된 일부 상에 초전도체 물질의 제2층을 형성하는 단계를 포함할 수 있다. 상기 초전도체 물질의 제2층을 형성하는 단계는 제2 포토레지스트 층을 도포하는 단계와; 상기 캐핑층 및 기판 표면의 일부를 노출하도록 상기 제2 포토레지스트 층을 패터닝하는 단계와; 상기 자연 산화막없이 없는 제1층의 일부를 노출하도록 상기 캐핑층을 제거하는 단계와; 그리고 상기 자연 산화막없이 없는 제1층의 상기 노출된 제1 영역 상 및 상기 기판 표면의 상기 노출된 일부 상에 초전도체 물질의 제2층을 형성하는 단계를 포함할 수 있다.
일부 구현예에서, 상기 캐핑층은 소정(predetermined) 이온 빔 파라미터 세트에서 이온 밀링될 때, 동일한 소정 이온 빔 파라미터 세트를 대상으로 하는 자연 산화막의 에칭 속도(etch rate)보다 더 높은 에칭 속도를 갖는 물질을 포함한다. 상기 이온 빔 파라미터 세트는 빔 전압, 빔 전류 및 빔 폭을 포함할 수 있다. 상기 캐핑층 물질의 에칭 속도는 자연 산화막의 에칭 속도보다 적어도 5배 더 높을 수 있다. 상기 캐핑층 물질의 에칭 속도는 자연 산화막의 에칭 속도보다 적어도 15배 더 높을 수 있다. 상기 캐핑층 물질은 은 또는 금을 포함할 수 있다. 상기 캐핑층 물질은 전기 접촉 접합부가 제1층의 초전도체 물질의 임계 온도 이하로 냉각될 때 초전도 근접 효과로 인해 금속이 초전도체 물질로서 거동하도록 하는 두께를 갖는 금속을 포함할 수 있다. 상기 금속의 두께는 5nm와 10nm 사이일 수 있다. 상기 캐핑층 물질은 초전도체 물질을 포함할 수 있다. 상기 캐핑층의 초전도체 물질은 질화 티타늄, 레늄(rhenium) 또는 루테늄(ruthenium)을 포함할 수 있다.
일부 구현예에서, 상기 제1층의 초전도체 물질는 알루미늄을 포함한다.
일부 구현예에서, 상기 제2층의 초전도체 물질은 알루미늄을 포함한다.
일반적으로, 다른 양태에서, 본 발명의 주제는 기판과; 상기 기판상의 초전도체 물질의 제1층과, 상기 초전도체 물질의 제1층은 제1 및 제2 대향 표면을 가지며, 상기 제2 표면은 기판으로부터 멀어지는 방향을 향하고; 상기 초전도체 물질의 제1층의 상기 제2 표면과 접촉하는 캐핑층과, 상기 캐핑층과 접촉하는 초전도체 물질의 제1층의 제2 표면의 영역은 초전도체 물질의 자연 산화막이 없으며; 그리고 상기 캐핑층과 접촉하는 초전도체 물질의 제2층을 포함하는 디바이스로 구현될 수 있다.
상기 디바이스는 다으므이 특징들 중 하나 이상을 가질 수 있다. 예를 들어, 일부 구현예에서, 상기 초전도체 물질의 제1층, 상기 캐핑층 및 상기 초전도체 물질의 제2층은 DC 전류가 방해받지 않고 흐를 수 있게 하는 전기 접촉 접합부를 형성한다.
일부 구현예에서, 상기 캐핑층은, 소정의 이온 빔 파라미터 세트에서, 상기 동일한 이온 빔 파라미터 세트에서 상기 제1층의 초전도체 물질의 고유 산화막과 관련된 이온 밀링 에칭 속도보다 더 높은 이온 밀링 에칭 속도과 관련될 수 있는 물질을 포함한다. 상기 소정의 이온 빔 파라미터 세트는 빔 전압, 빔 전류, 및 빔 폭을 포함할 수 있다. 상기 캐핑층 물질과 관련된 에칭 속도는 상기 제1층의 초전도체 물질의 고유 산화막의 에칭 속도보다 적어도 5배 더 클 수 있다. 상기 캐핑층 물질과 관련된 에칭 속도는 상기 제1층의 초전도체 물질의 고유 산화막의 에칭 속도보다 적어도 15배 더 클 수 있다. 상기 캐핑층 물질은은 또는 금을 포함할 수 있다. 상기 캐핑층 물질은 전기 접촉 접합부가 제1층의 초전도체 물질의 임계 온도 이하로 냉각될 때 초전도 근접 효과로 인해 금속이 초전도체 물질로서 거동하도록 하는 두께를 갖는 금속을 포함할 수 있다. 상기 금속의 두께는 5nm 내지 10nm일 수 있다. 상기 캐핑층 물질은 초전도체 물질을 포함할 수 있다. 상기 캐핑층 물질은 질화 티타늄, 레늄 또는 루테늄을 포함할 수 있다.
일부 구현예에서, 상기 제1층의 초전도체 물질은 알루미늄일 수 있다.
일부 구현예에서, 상기 제2층의 초전도체 물질는 알루미늄일 수 있다.
일부 구현예에서, 상기 디바이스는 큐비트(qubit)일 수 있다.
일부 구현예에서, 상기 디바이스는 커패시터일 수 있다.
일부 구현예에서, 상기 디바이스는 교차(cross-over) 브리지일 수 있다.
구현예들은 다음 이점들 중 하나 이상이 포함될 수 있다. 예를 들어, 일부 구현예에서, 캐핑층은 하부의 초전도체상의 자연 산화막의 개질을 방지한다. 일부 구현예에서, 캐핑층이 형성되는 개구 영역은 이온 밀링의 결과로서 형성된 임의의 잔류물이 개구 영역에 형성(정의)되도록, (디바이스의 다른 영역들을 보호하는 제거 가능한 레지스트와) 접촉될 베이스층의 영역 위에만 제공될 수 있다. 부가적으로, 베이스층의 금속/초전도체 표면상의 오염은 (진공(1)과 기판 물질 사이의 상이한 상대 유전율로 인해) 상기 기판의 유전체 표면만큼 많은 에너지를 저장할 수 없기 때문에, 상기 잔류물은 레지스트에 의해 보호되는 기판 표면 상에 형성되는 것보다 상기 베이스층 표면상에서 덜 침전될 수 있다. 부가적으로, 일부 구현 예에서, 상기 개구 영역에 형성된 잔류물은 상기 베이스층과 증착될 후속 접합 금속/초전도체 층 사이에 매립될 수 있다.
본 발명의 목적상, 초전도체(대안적으로 초전도) 물질은 초전도 임계 온도 이하에서 초전도 특성을 나타내는 물질로 이해될 수 있다. 초전도체 물질의 예로는 알루미늄(예를 들어 1.2 켈빈의 초전도 임계 온도), 니오븀(예를 들어 9.3 켈빈의 초전도 임계 온도) 및 질화 티타늄(예를 들어 5.6 켈빈의 초전도 임계 온도)을 포함한다.
하나 이상의 구현예의 세부 사항은 첨부 도면 및 이하의 설명에서 설명된다. 다른 특징 및 이점은 상세한 설명, 도면 및 청구 범위로부터 명백해질 것이다.
도 1a 내지 도 1d는 공정의 일 예 및 초전도체 베이스층으로부터 자연 산화막을 제거하는데 이온 밀링이 사용된 결과적인 손상을 설명하는 개략도이다.
도 2a는 엑스몬(xmon) 큐비트의 일 예의 회로 개략도이다.
도 2b는 엑스몬 큐비트의 일부의 예를 도시한 주사형 전자 현미경 사진이다.
도 3은 엑스몬 큐비트의 일 예를 도시하는 주사형 전자 현미경 사진이다.
도 4a 내지 도 4f는 초전도체 베이스층으로부터 자연 산화막을 제거하는데 이온 밀링 및 캐핑층이 사용된 공정의 일 예를 설명하는 개략도이다.
양자 컴퓨팅은 양자 컴퓨터의 양자 비트(큐비트)에 저장된 양자 정보를 일관되게 처리하는 것을 수반하다. 양자 어닐러와 같은 특정 유형의 양자 컴퓨팅 프로세서에서, 양자 프로세서의 큐비트는 각 큐비트의 양자 상태가 커플링된 다른 큐비트의 대응하는 양자 상태에 영향을 미치도록 제어 가능한 방식으로 함께 커플링된다. 초전도 양자 컴퓨팅은 양자 회로 소자가 부분적으로 초전도체 물질로 형성되는 양자 컴퓨팅 기술의 유망한 구현이다. 초전도 양자 컴퓨터는 일반적으로 처음 두 준위(level)만 연산 기저(basis)로서 사용되는 다준위 시스템이다. 소정 구현예에서, 큐비트와 같은 양자 회로 소자는 초전도성을 달성하고 열적 변동이 에너지 준위들사이에서 전이를 일으키지 않도록 매우 낮은 온도에서 동작된다. 양자 회로 소자는 예를 들어 양자 디코히어런스(decoherence)를 회피하기 위해 저에너지 손실 및 방출(예를 들어, 양자 회로 소자는 고품질 계수(factor, 인자) Q를 나타냄)로 동작되는 것이 바람직할 수 있다. 에너지 손실 및/또는 디코히어런스를 야기할 수 있는 인자들은 예를 들어, 물질 결함, 전자 시스템 여기 및 바람직하지 않은 복사 결합을 포함한다.
초전도체 물질은 조셉슨 접합부, 초전도체 동평면 도파관, 양자 LC 발진기, 큐비트(예를 들어, 자속 큐비트 또는 전하 큐비트), 초전도 양자 간섭 디바이스(SQUID)(예를 들어, RF-SQUID 또는 DC-SQUID), 인덕터, 커패시터, 전송 라인, 접지면 등과 같은 다양한 양자 회로 소자 및 구성 요소를 형성하는데 사용될 수 있다. 그 중에서 예를 들어 조셉슨 접합부, 다중 레벨 커패시터 및 교차 브리지(또는 종종 에어 브리지로 지칭됨)를 포함하는 소정 양자 회로 소자의 제조는 제1 패턴 화된 초전도체 층이 형성되고 나서 제2 패턴화된 초전도체 층과 직접 접촉하는 다수의 처리 단계를 필요로 할 수 있다. 손실을 줄이고 고품질 계수를 얻기 위해 두 초전도체 층 사이의 (경)계면(interface)은 갈바닉 다이렉트(직접) 전기 접촉 (galvanic direct electrical contact)을 제공하여, DC 전류가 실질적으로 손실없이 흐를 수 있게 한다. 그러나, 초전도체 층 사이의 계면에서 자연 산화막(native oxide)의 존재는 일부 구현예에서 초전도체 층 사이의 다이렉트 전기 및 물리 접촉의 형성을 억제할 수 있다. 예를 들어, 자연 산화막은 의도하지 않은 커패시터 및 추가 조셉슨 접합으로서 기능할 수 있으므로 손실 요소가 된다. 전형적으로, 그러한 자연 산화막은 예를 들어, 수 나노 미터 정도의 두께로 비교적 얇다.
초전도체 층 사이에 자연 산화막이 존재하지 않으면 DC 전류가 방해받지 않고 흐를 수 있다. 따라서, 제1 및 제2 초전도체 물질 사이의 저손실 다이렉트 전기 접촉을 유지하기 위해, 자연 산화막은 이온 밀링(ion milling)과 같은 기술을 사용하여 제거될 수 있다. 이온 밀링은 불활성 가스(일반적으로 Ar)의 이온이 넓은 빔 이온 소스로부터 물질 표면으로 가속되어 상기 물질을 원하는 깊이 또는 하부층까지 제거하는 물리(적) 에칭 기술이다. 초전도체 물질의 자연 산화막을 제거하기 위해 이온 밀링을 사용할 때, 이온 충격이 또한 기판 또는 유전층과 같은 디바이스 내의 다른 물질을 공격하여 이들 물질에 손상을 초래할 수 있다. 선택적으로 또는 부가적으로, 이온 충격은 이온 밀링된 포토레지스트(photoresist)의 일부가 기판의 다른 영역뿐만 아니라 자연 산화막이 제거된 영역에 재 증착되게 할 수 있다. 재 증착된 레지스트는 기판의 다른 영역을 손상시키지 않으면서 제거하기가 어렵거나 또는 경우에 따라서는 제거가 실질적으로 불가능한 금속과 하이브리드 물질이 될 수 있다. 두 가지 경우(다른 물질에 대한 이온 손상 및 디바이스 표면에 남아 있는 잔류물)에서, 이 기술로 궁극적으로 제조된 디바이스의 품질 계수 감소는 상당할 수 있다. 양자 회로 소자를 형성하는데 사용될 수 있고 자연 산화막을 형성하는 초전도체 물질의 예는 알루미늄이다. 알루미늄은 이온 밀링으로 제거하기가 특히 어려울 수 있는 자연 산화막(예컨대, Al2O3)을 가지며, 따라서 에칭에 비교적 긴 시간을 요한다. 기판 또는 다른 층들이 이온 충격에 노출되는 시간이 길어질수록 손상은 더 심해질 수 있다. 예를 들어, 알루미늄의 경우, 이온 밀링은 품질 계수를 10배 이상 감소시킬 수 있다.
도 1a 내지 도 1d는 공정의 일 예, 및 갈바닉 다이렉트 전기 접촉이 베이스층으로 형성될 수 있도록 이온 밀링이 초전도체 베이스층으로부터 자연 산화막을 제거하는데 사용된 결과로 생긴 손상을 도시한다. 특히, 도 1a 내지 도 1d에 도시된 예시적인 공정은 엑스몬(xmon) 큐비트의 부분 형성의 단면도를 도시한다. 엑스몬 큐비트(200)의 예에 대한 회로도가 도 2a에 도시되어 있다.
엑스몬 큐비트는 일반적으로 각각이 상이한 기능을 제공하는 4개의 암(arm)을 갖는 평면 구조를 포함하다. 예를 들어, 도 2a를 참조하면, 엑스몬 큐비트의 제1 암(202)은 측정 판독 공진기에 결합하기 위해 제공될 수 있고; 제2 암(204)은 예를 들어 양자 버스 공진기를 통해 하나 이상의 다른 큐비트에 결합하기 위해 제공될 수 있으며; 제3 암(206)은 큐비트 상태를 여기시키기 위해 XY 제어를 제공할 수 있고, 제4 암(208)은 큐비트 주파수를 조정하기 위해 Z 제어를 제공할 수 있다. 제4 암(208)의 단부에서, 엑스몬 큐비트는 링 형상의 SQUID에 의해 형성된 조정 가능한(tunable) 조셉슨 접합부를 포함할 수 있다. 링은 2개의 터널 접합부(tunnel junctions)(212)에 의해 교차되고 접지 및 Z 제어 라인에 연결된다. 상기 4개의 암의 교차는 큐비트 커패시턴스(210)를 제공한다. 도 2a에 도시된 다른 커패시터들은 판독 공진기, XY 구동기 및 양자 버스와 같은 다른 소자들에 대한 커플링 커패시턴스를 나타낸다. 도 2b는 엑스몬 큐비트에서 조셉슨 접합이 형성되는 영역들의 평면도를 나타내는 주사형 전자 현미경이다. 도 2b의 예에 도시된 바와 같이, 알루미늄과 같은 초전도체 물질의 다수의 층이 큐비트를 형성하는데 사용될 수 있는데, 이는 기저 알루미늄 배선층(250), 기저 알루미늄 배선층(250)의 표면에 형성된 제1 알루미늄 층(252), 및 제1 알루미늄 층(252)의 표면에 형성된 제2 알루미늄 층(254)을 포함한다. 조셉슨 접합부(256)는 제2 알루미늄 층(254)과 접촉하는 제1 알루미늄 층(252)의 표면을 산화시킴으로써 제1 알루미늄 층(252)과 제2 알루미늄 층(254) 사이에 형성된다. 다른 의도되지 않은 조셉슨 접합부의 형성을 억제하기 위해, 제1 알루미늄 층(252) 및 제2 알루미늄 층(254)이 기저 알루미늄 배선층(250)과 오버랩되는 영역(258)은 DC 전류가 방해받지 않고 흐르도록 다이렉트 전기 접촉을 제공해야 한다. 도 1a 내지 도 1d에 도시된 제조 공정은 제1 알루미늄 배선층이 제2 알루미늄 배선층과 접촉하는 엑스몬 큐비트의 영역들(258)(도 2b에서 검은 점선으로 식별되는) 중 하나의 형성에 초점을 맞춘다 .
도 1a에 도시된 바와 같이, 베이스층(104)을 갖는 기판(102)이 제공된다. 베이스층(104)은 초전도체 물질로 형성될 수 있다. 예를 들어, 베이스층(104)은 알루미늄, 니오븀(niobium) 또는 티타늄 질화물로 형성될 수 있다. 베이스층(104)은 접합부의 제1 부분을 형성(정의)하기 위해 (예를 들어, 포토 리소그래피 및 에칭 또는 리프트-오프 기술을 사용하여) 패터닝될 수 있다. 베이스층(104)이 형성되는 기판(102)은 실리콘 또는 사파이어와 같은 유전 물질를 포함할 수 있다. 예를 들어, 일부 구현예에서, 기판(102)은 실리콘 또는 사파이어 웨이퍼일 수 있다.
기판(102) 및 베이스층(104)의 공정은 부분적으로는 표준 주변 온도 및 압력(예를 들어, 25 ℃ 및 1바(bar))에서 또는 그 근처에서 발생한다. 그 결과, 베이스층(104)의 초전도체 물질은 대기에 노출되는 표면 상에 비교적 얇은 자연 산화막(106)을 형성할 수 있다. 본 명세서에 설명된 바와 같이, 이온 밀링은 임피던스가 없는 전기 접촉이 요구되는 영역에서 자연 산화막(106)을 제거하는데 사용될 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 이온 밀링(101)은 자연 산화막(106)을 제거하기 위해 패터닝된 포토레지스트 층(110)에 의해 형성되는 기판(102) 및 베이스층(104)의 영역(108)에 적용될 수 있다. 알루미늄 베이스층의 경우, Ar 이온 밀은 자연 알루미늄 산화막을 제거하기 위해 다음의 빔 파라미터 즉 400V, 21mA 및 약 3.2"의 빔 폭으로 약 3분 동안 적용될 수 있다. 이온 밀링 단계 후에, 초전도체 물질의 제2 층(112)이 영역(108) 상에 형성되어, 도 1c에 도시된 바와 같이 DC 전류가 방해받지 않고 흐르는 것을 허용하는 다이렉트 전기 접촉이 베이스층(104)과이루어진다. 그런 다음, 제2 초전도체 층(112)의 원하지 않는 부분이 제거된다. 예를 들어, 도 1d에 도시된 바와 같이, 영역(108) 외부의 제2 초전도체 층(112)의 일부가 리프트-오프(lift-off) 공정을 사용하여 제거된다. 도 1d에 도시된 바와 같이, 제2 초전도체 층(112)은 자체의 자연 산화막 층(118)을 가질 수 있다. 전술한 공정은 기판(영역 114)에 상당한 손상을 초래할 수 있고, 형성되는 회로 소자와 관련된 손실을 증가시킬 수 있고 따라서 품질 계수를 감소시킬 수 있는 잔류물(116)로서 재증착된 레지스트(resist)를 남길 수 있다. 도 3은 엑스몬 큐비트의 형성 중에 자연 산화막을 제거하기 위해 이온 밀링으로 인해 발생할 수 있는 기판 표면 손상의 예를 보여주는 주사형 전자 현미경 사진이다. 손상 영역(300)이 강조 표시된다.
이온 밀링과 관련된 손실을 줄이기 위해, 캐핑층(capping layer)이 도입되고, 캐핑층은 자연 산화막의 재형성을 방지하고, 이온 밀링 유도 손상 및 레지스트 경화를 피하기 위해 상기 공정이 수정될 수 있게 한다. 도 4a 내지 도 4f는 이온 밀링 및 캐핑층이 초전도체 베이스층으로부터 자연 산화막을 제거하여 임피던스가 없는 전기 접촉이 베이스층과 형성될 수 있도록 사용되는 공정의 일 예를 도시하는 개략도이다. 특히, 도 4a 내지 도 4f에 도시된 예시적인 공정은 엑스몬 큐비트 일부의 형성의 단면도를 도시한다. 그러나, 본 명세서에 기술된 바와 같은 캐핑층의 사용은 커패시터 또는 교차 브리지를 포함하는 초전도체 양자 회로 소자의 형성과 같이 다른 소자의 형성 중에 적용될 수 있다.
도 4a에 도시된 바와 같이, 베이스층(404)을 갖는 기판(402)이 제공된다. 베이스층(404)은 초전도체 물질로 형성될 수 있다. 예를 들어, 베이스층(404)은 알루미늄, 니오븀 또는 티타늄 질화물로 형성될 수 있다. 베이스층(404)은 접합부의 제1 부분을 형성하기 위해 (예를 들어, 포토리소그래피 및 에칭 또는 리프트-오프 기술을 사용하여) 패터닝될 수 있다. 예에서와 같이, 베이스층(404)의 초전도체 물질은 자연 산화막(406)을 형성한다. 도 1a 내지 도 1d의 예에서와 같이, 베이스층(404)의 초전도체 물질은 자연 산화막(406)을 형성한다. 베이스층(404)이 형성되는 기판(402)은 실리콘 또는 사파이어와 같은 유전 물질를 포함할 수 있다. 예를 들어, 일부 구현예에서, 기판(402)은 실리콘 또는 사파이어 웨이퍼일 수 있다.
다음 단계에서, 도 4b에 도시된 바와 같이, 포토레지스트 층(408)이 증착되고 패터닝되어 베이스층(404)의 일부를 노출하는 개구 영역(401)를 형성한다. 도 1a 내지 도 1d의 공정과 달리, 개구 영역(401)는 제2 초전도체 층과 접촉이 이루어지는 베이스층(404)의 영역 위에만 형성될 수 있다. 베이스층(404) 및 기판(402)의 다른 부분들은 포토레지스트 층(408)으로 덮힌다. 디바이스의 다른 영역들도 포토레지스트 층(408)으로 보호될 수 있다.
그런 다음 개구 영역(401) 내의 베이스층(404)의 고유 산화물(406)이 이온 밀링(403)을 사용하여 제거될 수 있다. 예를 들어, 베이스층(404)은 알루미늄을 포함할 수 있고, 이온 밀링은 베이스층(404)으로부터 자연 알루미늄 산화막을 제거할 수 있다. 포토레지스트 층(408)의 존재 때문에, 이온은 회로 디바이스를 형성하는데 사용될 기판(402) 또는 다른 물질 층과 같은, 영구 구조물의 표면에 충돌하는 것을 방지하여 영구 구조물의 표면을 손상시키는 것을 방지한다. 접촉될 베이스층(404)의 영역 위에 만 개구 영역(401)을 형성하는 것은 몇 가지 이점을 가질 수 있다. 예를 들어, 이온 밀링은 이제 포토레지스트(408)에 의해 형성된(정의된) 베이스층(404)의 상부 표면에서만 일어나므로(레지스트 자체의 이온 밀링은 무시될 수 있음), 형성되는 임의의 잔류물은 개구 영역(401)에 한정될 수 있다. 이것은 (진공(1)과 기판 물질사이의 상이한 상대 유전율(사파이어 및 실리콘의 경우 약 10-11)로 인해) 베이스층(404)의 금속/초전도체 표면상의 오염이 기판의 유전체 표면만큼의 에너지를 저장하지 않기 때문에 유리할 수있다. 따라서, 잔류물은 기판 표면에서 보다 베이스층상에서 덜 침전되는 것으로 생각된다. 또한, 임의의 남아 있는 잔류물은 베이스층(404)과 증착될 후속 접합 금속/초전도체 층 사이에 매립될 수 있다. 일부 구현예에서, 이것은 2개의 금속/초전도체 층이 DC 전기 접촉으로 인해 동일한 전위에 있기 때문에 개구 영역(401)에 저장된 에너지를 제거한다. 또한, 일부 구현예에서, 베이스층(404)을 형성하는 금속/초전도체 물질은 이온 밀링 하에서 기판보다 낮은 속도(rate)로 에칭할 수 있으며, 따라서 제거하기 어려운 포토레지스트 잔류물 복합체가 형성되기 어렵다.
자연 산화막의 제거한 후에, 도 4c에 도시된 바와 같이, 캐핑층(410)이 개구 영역(401)에 형성될 수 있다. 캐핑층(410)은 자연 산화막이 제거된 베이스층(404)의 표면과 접촉하여 형성될 수 있다. 캐핑층(410)이 제 위치에 배치되면, 디바이스가 대기 산소에 노출될 때, 영역(401)에서 자연 산화막 개질없이 디바이스의 추가 공정이 수행될 수 있다. 또한, 캐핑층(410)은 자연 산화막보다 제거하기 쉬운 물질로 형성될 수 있다. 예를 들어, 캐핑층(410)은 소정((predetermined) 세트의 이온 빔 파라미터에서 이온 밀링을 할 때 베이스층(404)의 초전도체 물질의 자연 산화막의 에칭 속도(etch rate)보다 더 클 수 있는 에칭 속도를 갖는 물질로 형성될 수 있다. 베이스층(404)은 동일한 미리 정해진 이온 빔 파라미터 세트에서 이온 밀링을 할 때 사용된다. 소정 세트의 이온 빔 파라미터는 예를 들어, 빔 전압, 빔 전류, 및/또는 빔 폭을 포함할 수 있다. 이러한 방식으로, 캐핑층(410)이 제거될 때, 캐핑층(410)을 제거하기 위해 사용되는 기술(예를 들어, 이온 밀링)은 동일한 두께의 물질을 제거하는데 더 적은 총 시간을 요구할 수 있기 때문에 자연 산화물이 제거되는 경우보다 디바이스에 대한 전반적인 손상을 줄일 수 있다. 캐핑층(410)에 대해 가장 얇은 가능한 두께는 고유 산화막이 재형성되는 것을 막아 주는 두께에 해당한다. 이는 물질 및 증착 파라미터에 따라 수 나노 미터 만크 작을 수 있다. 일부 구현예에서, 캐핑층(410)은 수 ㎛ 또는 그 이상까지 연장되는 두께를 가질 수 있다.
동일한 공정 파라미터 하에서의 자연 산화막의 제거 속도에 대한 캐핑층(410)의 제거 속도는 변할 수 있다. 예를 들어, 일부 구현예에서, 캐핑층(410)은 동일한 소정 세트의 이온 밀링 빔 파라미터 하에서 베이스층(404)의 초전도체 물질의 자연 산화막과 관련된 이온 밀링에 의한 에칭 속도보다 적어도 2배 이상, 5배 이상, 10배 이상, 15배 이상 또는 20배 이상 높은 이온 밀링에 의한 에칭 속도와 관련될 수 있다.
표 1은 80 mA, 100V 가속도 및 일정한 빔 폭의 동일한 빔 파라미터 하에서 이온 밀링의 대상이 되는 상이한 물질의 에칭 속도의 다양한 예를 나타낸다. 값들은 가장 가까운 5Å/min으로 반올림된다.
[표 1]
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표 1에서 알 수 있듯이, 알루미늄 산화막은 약 5Å/분의 이온 밀링을 할 때 에칭 속도를 갖는다. 알루미늄 산화막보다 높은 이온 밀 에칭 속도를 갖는 다양한 다른 물질이 캐핑층 물질로서 선택될 수 있다. 캐핑층 물질을 선택할 때, 일부 실시예에서, 또한 이온 밀링의 대상이 되는 물질(캐핑층(410) 이외의 물질)보다 더 높은 에칭 속도를 갖는 물질을 선택하는 것이 유리할 수 있다. 예를 들어, 일부 구현예에서, 캐핑층(410) 이외의 영역들은 캐핑층(410) 제거 동안 이온 충격을 받을 수 있다. 이들 다른 영역은 예를 들어 기판 표면 또는 디바이스의 다른 층들을 포함할 수 있다. 그러한 물질들의 예는 표 1에 나타낸 바와 같이 각각 20Å/분 및 25Å/분의 이온 밀링 에칭 속도와 관련된 실리콘 및 실리콘 산화막(예를 들어, SiO2)을 포함한다. 이들 다른 영역은 레지스트와 같은 임시 피복층(covering layer)에 의해 보호되지 않을 수 있다. 자연 산화막의 에칭 속도보다 높은 에칭 속도뿐만 아니라 이온 충격에 노출된 다른 물질들의 에칭 속도보다 높은 캐핑층 물질를 선택함으로써, 다른 물질들에 대한 바람직하지 않은 손상의 양이 감소될 수 있다. 이는 캐핑층 물질이 이온 밀링에 노출된 다른 물질들보다 훨씬 더 빠르게 에칭될 수 있기 때문이다.
예로서, 일부 구현예에서, 캐핑층(410)은 은(100Å/분의 이온 밀 에칭 속도) 또는 금(90Å/분의 이온 밀 에칭 속도)으로 형성될 수 있다. 대안적으로, 캐핑층(410)은 초전도체 물질로 형성될 수 있다. 일부 구현예에서, 캐핑층(410)은 고유 산화막을 형성하지 않거나 최소로 형성하고 여전히 캐핑층(410)이 덮는 베이스층 물질의 자연 산화막보다 더 높은 에칭 속도를 갖는 초전도체 물질로 형성될 수 있다. 예를 들어, 일부 구현예에서, 캐핑층(410)은 질화 티타늄, 레늄(rhenium) 또는 루테늄(ruthenium)으로 형성될 수 있다.
캐핑층(410)을 형성한 후에, 개구 영역(401)을 정의하는 포토레지스트 층 (408)이 제거될 수 있다. 예를 들어, 층(408)은 디바이스에 포토레지스트 스트리퍼 용액을 도포하거나 또는 레지스트의 O2 애싱(ashing)(플라즈마 애싱이라고도 함)을 수행함으로써 제거될 수 있다. 도 4d에 도시된 바와 같이, 제2 초전도체 층이 증착될 영역(405)을 형성(정의)하도록 제2 포토레지스트 층(412)이 증착되고 패터닝될 수 있다. 그러나, 제2 초전도체 층을 증착하기 전에, 캐핑층(410)은 제거될 수 있다. 본 명세서에서 설명한 바와 같이, 캐핑층(410)은 이온 밀링을 이용하여 제거될 수 있다. 캐핑층(410)의 물질는 비교적 높은 에칭 속도와 관련될 수 있기 때문에, 캐핑층(410)은 베이스층(404)의 초전도체 물질의 자연 산화막의 제거와 비교하여 실질적인 손상 레지스트 경화(damage resist hardening)없이 신속하게 제거될 수 있다.
도 4e에 도시된 바와 같이, 이후 제2 초전도체 층(414)은 베이스층(404)과 직접 전기 및 물리으로 접촉하여 기판(402)과 접촉하도록 증착 및 패터닝될 수 있다. 제2 초전도체 층(414)은 베이스층(404)과 동일한 물질 또는 상이한 물질로 형성될 수 있다. 예를 들어, 제2 초전도체 층(414)은 다른 물질들 중에서도 알루미늄, 티타늄 질화물 또는 니오븀으로 형성될 수 있다. 제2 초전도체 층(414)은 예를 들어 리프트-오프 공정을 사용하여 패터닝될 수 있으며, 여기서 포토레지스트(412)가 박리될 때 상기 초전도체 물질의 원하지 않는 부분들이 제거된다. 도 4e에 도시된 바와 같이, 제2 초전도체 층(414)은 자체의 자연 산화막 층(416)을 가질 수 있다.
대안적으로, 일부 구현예에서, 캐핑층(410)은 도 4f에 도시된 바와 같이 제거되지 않는다. 대신에, 제2 초전도체 층(414)이 캐핑층(410) 상에 그리고 캐핑층(410)과 접촉하여 형성될 수 있다. DC 전류가 방해받지 않고 흐를 수 있는 다이렉트 전기 접촉은 예를 들어, 캐핑층(410)이 초전도체 물질로 형성되는 경우 베이스층(404)과 제2 초전도체 층(414) 사이에서 여전히 가능하다. 예를 들어, 자연 산화막(예를 들어, TiN, Re 또는 Ru)이 거의 없거나 전혀 없는 초전도체 물질이 캐핑층(410)으로 선택되면, 캐핑층(410) 자체상의 자연 산화막은 손상 또는 레지스트 경화가 거의 없이 상대적으로 빠른 이온 밀링으로 제거될 수 있다.
일부 구현예에서, 캐핑층(410)은 두께를 갖는 금속으로 형성되어 초전도 근접 효과로 인해 금속이 초전도체 물질로서 거동하도록 할 수 있다. 초전도 근접 효과는 초전도체 물질이 비-초전도체 물질(예컨대, 금 또는 은)과 접촉하여 배치되어 비-초전도체 물질이 메조스코픽(mesoscopic) 거리에 대해 0 또는 거의 0의 전기 저항을 나타내기 시작하는 경우에 발생한다. 일반적으로 근접 효과는 2개의 초전도체 물질이 비초전도 금속 박막으로 분리될 때 관찰될 수 있다. 일부 구현예에서, 근접 효과는 비-초전도체가 인접하는 초전도체(들)의 임계 온도(Tc)를 감소시킬 수 있다. 근접 효과가 이러한 방식으로 이용(활용)될 수 있는 두께는 예를 들어 약 5nm 내지 약 수백 nm(예컨대, 약 100nm, 약 200nm, 약 300nm, 약 400nm 또는 약 500nm)사이를 포함한다. 예를 들어, 일부 구현예에서, 두께는 약 5nm 내지 약 10nm일 수 있다.
도 4f에 도시된 예에서, 금 또는 은과 같은 금속이 캐핑층(410)으로 선택될 수 있다. 캐핑층(410)을 제 위치에 남겨둠으로써, 제2 이온 밀링 단계를 수행하지 않고도 DC 전류가 방해받지 않고 흐르게 하는 다이렉트 전기 접촉이 여전히 유지될 수 있으며, 따라서 잠재적 손상을 추가로 감소시키고 제조되는 디바이스의 품질 계수를 증가시킨다.
본 명세서에 기술된 공정은 초전도체, 유전체 및/또는 금속과 같은 하나 이상의 물질의 증착을 수반할 수 있다. 선택된 물질에 따라, 이들 물질는 다른 증착 공정 중에서도 화학 기상 증착법, 물리 증착볍(예를 들어, 증착 또는 스퍼터링), 또는 에피택셜(epitaxial) 기술과 같은 증착 공정을 사용하여 증착될 수 있다. 본 출원에 기술된 공정은 제조 동안 디바이스로부터 하나 이상의 물질의 제거를 수반할 수도 있다. 제거되는 물질에 따라, 제거 공정은 예를 들어 습식 에칭 기술, 건식 에칭 기술 또는 리프트-오프 공정을 포함할 수 있다.
본 명세서에서 기술된 양자 주제 및 양자 연산의 구현예는 본 명세서 및 그의 구조적 등가물에 개시된 구조 또는 이들 중 하나 이상의 조합을 포함하는 적절한 양자 회로 또는 보다 일반적으로는 양자 계산 시스템으로 구현될 수 있다. "양자 계산(연산) 시스템"이란 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템 또는 양자 시뮬레이터를 포함하지만 이에 국한되지는 않는다.
양자 정보 및 양자 데이터라는 용어는 양자 시스템에 의해 운반되거나 보유되거나 저장되는 정보 또는데이터를 지칭하며, 여기서 가장 작은 비-단순 시스템 (non-trivial system)은 양자 정보의 단위를 정의하는 시스템과 같은 큐비트이다. "큐비트"라는 용어는 상응하는 맥락에서 2-레벨 시스템으로 적절히 근사될 수 있는 모든 양자 시스템을 포함하는 것으로 이해된다. 이러한 양자 시스템은, 예를 들어 2개 이상의 레벨을 갖는 다중-레벨 시스템을 포함할 수 있다. 예로서, 이러한 시스템은 원자, 전자, 광자, 이온 또는 초전도 큐비트를 포함할 수 있다. 많은 구현예에서, 계산 기저 상태는 접지 및 제1 여기 상태로 식별되지만, 계산 상태가 보다 높은 레벨의 여기 상태로 식별되는 다른 설정이 가능하다는 것이 이해된다. 양자 메모리는 광이 전송을 위해 사용되는 광-물질간 인터페이스 및 중첩 또는 양자 코히어런스와 같은 양자 데이터의 양자 특징을 저장하고 보존하기 위한 물질과 같이 높은 충실도 및 효율성으로 장시간 동안 양자 데이터를 저장할 수 있는 디바이스이다.
양자 회로 소자는 양자 프로세싱 동작을 수행하는데 사용될 수 있다. 즉, 양자 회로 소자는 중첩 및 얽힘과 같은 양자-기계적 현상을 이용하여 비-결정론적 방식으로 데이터에 대한 연산을 수행하도록 구성될 수 있다. 큐비트와 같은 특정 양자 회로 소자는 하나 이상의 상태로 동시에 정보를 나타내고 동작하도록 구성될 수 있다. 본 명세서에 개시된 공정으로 형성될 수 있는 초전도 양자 회로 소자의 예는 동평면(co-planar) 도파관, 양자 LC 발진기, 큐비트(예컨대, 플럭스 큐비트 또는 전하 큐비트), 초전도 양자 간섭 디바이스(SQUID)(예를 들어, RF-SQUID 또는 DC-SQUID), 인덕터, 커패시터, 전송 라인, 접지 평면 등이 있다.
대조적으로, 고전적인 회로 소자는 일반적으로 데이터를 결정론적 방식으로 처리한다. 고전적 회로 소자는 데이터가 아날로그 또는 디지털 형태로 표현되는 데이터에 대해 기본 산술적, 논리적 및/또는 입/출력 동작을 수행함으로써 컴퓨터 프로그램의 명령들을 집합적으로 수행하도록 구성될 수 있다. 일부 구현예에서, 고전적인 회로 소자는 전기 또는 전자기 연결을 통해 양자 회로 소자로 데이터를 송신하고/또는 양자 회로 소자로부터 데이터를 수신하는데 사용될 수 있다. 본 명세서에 개시된 공정으로 형성될 수 있는 고전적인 회로 소자의 예는 바이어스 저항기를 사용하지 않는 고속 단일 플럭스 양자(rapid single flux quantum:RSFQ)의 에너지-효율적 버전인 RSFQ 디바이스, 비가역 양자 로직(reciprocal quantum logic: RQL) 디바이스 및 ERSFQ 디바이스를 포함한다. 본 명세서에 개시된 공정으로 다른 고전적 회로 소자들이 형성될 수도 있다.
본 명세서에 기술된 회로 소자와 같은 초전도 양자 회로 소자 및/또는 초전도 고전 회로 소자를 사용하는 양자 계산 시스템의 동작 중에, 초전도 회로 소자는 초전도체 물질이 초전도 특성을 나타낼 수 있는 온도로 저온 유지 장치 내에서 냉각된다.
본 명세서는 다수의 특정 구현 세부 사항을 포함하지만, 이들은 청구될 수 있는 범위에 대한 제한으로 해석되어서는 안되며, 오히려 특정 구현예에 특정될 수 있는 특징에 대한 설명으로 해석되어야 한다. 별도의 구현예의 맥락에서 본 명세서에서 기술된 특정 특징들은 또한 단일 실시예의 조합으로 구현될 수 있다. 반대로, 단일 실시예의 문맥에서 기술된 다양한 특징들은 또한 다수의 실시예에서 개별적으로 또는 임의의 적합한 하위 조합으로 구현될 수 있다. 더욱이, 특징들은 특정 조합으로 동작하고 상술한 바와같이 초기에 청구된 것으로 기술될 수 있지만, 청구된 조합의 하나 이상의 특징은 일부 경우 조합으로부터 제거될 수 있고, 청구된 조합은 서브 조합 또는 서브 조합의 변형에 대한 것일 수 있다.
유사하게, 동작들이 특정 순서로 도면들에 도시되어 있지만, 이는 바람직한 동작을 달성하기 위해, 표시된 동작들이 순차적으로 또는 순차적으로 수행되거나, 도시된 모든 동작들이 수행될 필요가 있는 것으로 이해되어서는 안된다. 예를 들어, 청구 범위에서 열거된 동작은 상이한 순서로 수행될 수 있으며 여전히 바람직한 결과를 달성한다. 특정 상황에서 멀티 태스킹 및 병렬 처리가 유리할 수 있다. 또한, 상술한 구현예에서 다양한 구성 요소의 분리는 모든 구현예에서 그러한 분리를 요구하는 것으로 이해되어서는 안된다.
다수의 구현이 설명되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 다른 구현예들은 다음의 청구항들의 범위 내에 있다.

Claims (33)

  1. 전류가 흐를 수 있는 전기 접촉 접합부를 제조하는 방법으로서,
    기판상에 초전도체 물질의 제1층을 제공하는 단계와;
    상기 제1층의 제1영역으로부터 제1층의 초전도체 물질의 자연 산화막(native oxide)을 제거하는 단계와;
    상기 제1층의 표면과 접촉하는 제1영역에 캐핑층을 형성하는 단계와, 상기 캐핑층은 제1영역에서 상기 초전도체 물질의 자연 산화막의 개질을 방지하고;
    상기 캐핑층을 형성한 후에, 전류가 흐를 수 있는 전기 접촉 접합부를 제공하기 위해 초전도체 물질의 제1층의 제1영역에 전기적으로 접속되는 초전도체 물질의 제2층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  2. 제1항에 있어서,
    상기 자연 산화막을 제거하는 단계는,
    초전도체 물질의 상기 제1층의 제1영역을 이온 밀링하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  3. 제1항에 있어서,
    초전도체 물질의 제1층의 제1영역으로부터 자연 산화막을 제거하는 단계는,
    초전도체 물질의 제1층에 제1 포토레지스트 층을 도포하는 단계와;
    초전도체 물질의 제1층의 제1영역을 노출시키기 위해 상기 제1 포토레지스트 층을 패터닝하는 단계와; 그리고
    초전도체 물질의 제1층의 상기 노출된 제1영역을 이온 밀링하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  4. 제3항에 있어서,
    상기 캐핑층을 형성하는 단계는,
    상기 캐핑층의 일부가 초전도체 물질의 제1층의 상기 이온 밀링된 노출된 제1 영역과 직접 접촉되도록 상기 패터닝된 제1 포토레지스트 층 상에 캐핑층을 형성하는 단계와; 그리고
    제1 초전도체 물질의 제1층의 상기 이온 밀링된 노출된 제1 영역과 직접 접촉하지 않는 상기 캐핑층의 부분(section)을 제거하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  5. 제4항에 있어서,
    초전도체 물질의 제2층을 형성하는 단계는,
    제2 포토레지스트 층을 도포하는 단계와;
    상기 캐핑층 및 기판 표면의 일부(portion)를 노출하도록 상기 제2 포토레지스트 층을 패터닝하는 단계와; 그리고
    상기 캐핑층 및 기판 표면의 상기 노출된 일부 상에 초전도체 물질의 제2층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  6. 제4항에 있어서,
    초전도체 물질의 제2층을 형성하는 단계는,
    제2 포토레지스트 층을 도포하는 단계와;
    상기 캐핑층 및 기판 표면의 일부를 노출하도록 상기 제2 포토레지스트 층을 패터닝하는 단계와;
    상기 자연 산화막없이 없는 제1층의 일부를 노출하도록 상기 캐핑층을 제거하는 단계와; 그리고
    상기 자연 산화막없이 없는 제1층의 상기 노출된 제1 영역 상 및 상기 기판 표면의 상기 노출된 일부 상에 초전도체 물질의 제2층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  7. 제1항에 있어서, 상기 캐핑층은,
    소정(predetermined) 이온 빔 파라미터 세트에서 이온 밀링될 때, 동일한 소정 이온 빔 파라미터 세트를 대상으로 하는 자연 산화막의 에칭 속도(etch rate)보다 더 높은 에칭 속도를 갖는 물질을 포함하는 것을 특징으로 하는 제조 방법.
  8. 제7항에 있어서,
    상기 이온 빔 파라미터 세트는 빔 전압, 빔 전류 및 빔 폭을 포함하는 것을 특징으로 하는 제조 방법.
  9. 제7항에 있어서,
    상기 캐핑층 물질의 에칭 속도는 자연 산화막의 에칭 속도보다 적어도 5배 더 높은 것을 특징으로 하는 제조 방법.
  10. 제7항에 있어서,
    상기 캐핑층 물질의 에칭 속도는 자연 산화막의 에칭 속도보다 적어도 15배 더 높은 것을 특징으로 하는 제조 방법.
  11. 제7항에 있어서,
    상기 캐핑층 물질은 은 또는 금을 포함하는 것을 특징으로 하는 제조 방법.
  12. 제7항에 있어서,
    상기 캐핑층 물질은,
    전기 접촉 접합부가 제1층의 초전도체 물질의 임계 온도 이하로 냉각될 때 초전도 근접 효과로 인해 금속이 초전도체 물질로서 거동하도록 하는 두께를 갖는 금속을 포함하는 것을 특징으로 하는 제조 방법.
  13. 제12항에 있어서,
    상기 금속의 두께는 5nm와 10nm 사이인 것을 특징으로 하는 제조 방법.
  14. 제7항에 있어서,
    상기 캐핑층 물질은 초전도체 물질을 포함하는 것을 특징으로 하는 제조 방법.
  15. 제14항에 있어서,
    상기 캐핑층의 초전도체 물질은 질화 티타늄, 레늄(rhenium) 또는 루테늄(ruthenium)을 포함하는 것을 특징으로 하는 제조 방법.
  16. 제1항에 있어서,
    상기 제1층의 초전도체 물질는 알루미늄을 포함하는 것을 특징으로 하는 제조 방법.
  17. 제1항에 있어서,
    상기 제2층의 초전도체 물질은 알루미늄을 포함하는 것을 특징으로 하는 제조 방법.
  18. 디바이스로서,
    기판과;
    상기 기판상의 초전도체 물질의 제1층과, 상기 초전도체 물질의 제1층은 제1 및 제2 대향 표면을 가지며, 상기 제2 표면은 기판으로부터 멀어지는 방향을 향하고;
    상기 초전도체 물질의 제1층의 제2 표면과 접촉하는 제1 영역의 캐핑층과, 상기 캐핑층과 접촉하는 초전도체 물질의 제1층의 제2 표면의 제1 영역은 초전도체 물질의 자연 산화막이 없고 상기 초전도체 물질의 제1층의 제2 표면의 제2 영역은 자연 산화막이 존재하며; 그리고
    상기 캐핑층과 접촉하는 초전도체 물질의 제2층을 포함하는 것을 특징으로 하는 디바이스.
  19. 제18항에 있어서,
    상기 초전도체 물질의 제1층, 상기 캐핑층 및 상기 초전도체 물질의 제2층은 DC 전류가 방해받지 않고 흐를 수 있게 하는 전기 접촉 접합부를 형성하는 것을 특징으로 하는 디바이스,
  20. 제18항에 있어서, 상기 캐핑층은,
    소정의 이온 빔 파라미터 세트에서, 동일한 이온 빔 파라미터 세트에서 상기 제1층의 초전도체 물질의 고유 산화막과 관련된 이온 밀링 에칭 속도보다 더 높은 이온 밀링 에칭 속도과 관련된 물질을 포함하는 것을 특징으로 하는 디바이스,
  21. 제20항에 있어서,
    상기 소정의 이온 빔 파라미터 세트는 빔 전압, 빔 전류, 및 빔 폭을 포함하는 것을 특징으로 하는 디바이스.
  22. 제20항에 있어서,
    상기 캐핑층 물질과 관련된 에칭 속도는,
    상기 제1층의 초전도체 물질의 고유 산화막의 에칭 속도보다 적어도 5배 더 큰 것을 특징으로 하는 디바이스.
  23. 제20항에 있어서,
    상기 캐핑층 물질과 관련된 에칭 속도는,
    상기 제1층의 초전도체 물질의 고유 산화막의 에칭 속도보다 적어도 15배 더 큰 것을 특징으로 하는 디바이스.
  24. 제20항에 있어서,
    상기 캐핑층 물질은은 또는 금을 포함하는 것을 특징으로 하는 디바이스.
  25. 제20항에 있어서, 상기 캐핑층 물질은,
    전기 접촉 접합부가 제1층의 초전도체 물질의 임계 온도 이하로 냉각될 때 초전도 근접 효과로 인해 금속이 초전도체 물질로서 거동하도록 하는 두께를 갖는 금속을 포함하는 것을 특징으로 하는 디바이스.
  26. 제25항에 있어서,
    상기 금속의 두께는 5nm 내지 10nm인 것을 특징으로 하는 디바이스.
  27. 제20항에 있어서,
    상기 캐핑층 물질은 초전도체 물질을 포함하는 것을 특징으로 하는 디바이스.
  28. 제27항에 있어서,
    상기 캐핑층 물질은 질화 티타늄, 레늄 또는 루테늄을 포함하는 것을 특징으로 하는 디바이스.
  29. 제18항에 있어서,
    상기 제1층의 초전도체 물질은 알루미늄인 것을 특징으로 하는 디바이스.
  30. 제18항에 있어서,
    상기 제2층의 초전도체 물질는 알루미늄인 것을 특징으로 하는 디바이스.
  31. 제18항에 있어서,
    상기 디바이스는 큐비트(qubit)인 것을 특징으로 하는 디바이스.
  32. 제18항에있어서,
    상기 디바이스는 커패시터인 것을 특징으로 하는 디바이스.
  33. 제18항에 있어서,
    상기 디바이스는 교차(cross-over) 브리지인 것을 특징으로 하는 디바이스.













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