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KR102202910B1 - 부분 절연막 구조를 갖는 피드백 1ｔ 디램소자 - Google Patents

부분 절연막 구조를 갖는 피드백 1ｔ 디램소자 Download PDF

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KR102202910B1
KR102202910B1 KR1020190105435A KR20190105435A KR102202910B1 KR 102202910 B1 KR102202910 B1 KR 102202910B1 KR 1020190105435 A KR1020190105435 A KR 1020190105435A KR 20190105435 A KR20190105435 A KR 20190105435A KR 102202910 B1 KR102202910 B1 KR 102202910B1
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Abstract

본 발명은 부분 절연막 구조를 갖는 피드백 1T 디램소자에 관한 것으로, 바디 영역에 pn 접합 및/또는 부분 절연막으로 채널방향으로 둘 이상 복수개로 분할되고, 각 분할된 바디영역 상에 게이트를 구비함으로써, 전도대의 에너지 우물에는 전자를, 가전자대의 에너지 우물에는 정공(홀)을 채웠다 뺏다하며 동작하게 되어, pn 접합 및/또는 부분 절연막에 의한 에너지 장벽으로 소실되는 캐리어를 줄여 리텐션 시간을 최대화하고 동작 신뢰성을 향상시키는 효과가 있다.

Description

부분 절연막 구조를 갖는 피드백 1Ｔ 디램소자{FEEDBACK 1T DRAM DEVICE HAVING LOCALIZED PARTIAL INSULATING LAYERS}
본 발명은 디램소자에 관한 것으로, 더욱 상세하게는 부분 절연막 구조를 갖는 피드백 1Ｔ 디램소자에 관한 것이다.
디램(DRAM)은 대표적인 휘발성 메모리로서 빠른 동작 속도와 높은 집적도를 갖는 것을 장점으로 가지며 컴퓨터 및 전자 시스템에서 주기억 장치 역할을 수행한다. 전자나 정공을 저장하여 메모리 특성을 갖게 되는데 시간이 지남에 따라 전자나 정공이 소멸되는 특성을 갖게 되어 주기적인 재충전(refresh) 동작을 필요로 한다. 일반적으로 한 개의 트랜지스터와 한 개의 커패시터로 구성되는 구조(1T1C 구조)를 갖는 DRAM에서 집적도를 더욱 향상시키고 적층 가능성을 확보하기 위해 커패시터를 제거한 DRAM을 1T DRAM이라고 한다. 1T DRAM에서는 고에너지 캐리어 충돌 또는 드레인 영역 부근에서의 밴드 간 터널링 동작을 통하여 전자-정공 쌍을 생성시킨다. 이 때 바디 영역에 저장된 캐리어가 트랜지스터의 문턱 전압을 바꾸게 됨으로써 발생하는 읽기 전류의 차이를 통해 0, 1 디지털 데이터를 구분하게 된다.
많은 경우 1T DRAM 소자들은 SOI(silicon-on-insulator) 기판에서 제작되는 MOSFET 트랜지스터를 기반으로 구현된다. 그러나 MOSFET 트랜지스터의 경우 게이트 전압에 의해서 소스-드레인 간에 전류가 흐를 때, 열 방출 메커니즘으로 인한 문턱 전압 이하 전류 기울기에 한계를 갖게 된다. 이와 같은 MOSFET 트랜지스터의 스위칭 한계를 극복하기 위하여 제안된 것 중에는 한국 등록특허 제10-1896759호에 개시된 바와 같이, p-i-n 구조에 이중 게이트를 갖는 양성 피드백 전계효과 트랜지스터(positive feedback Field-Effect Tansistor; FB-FET) 또는 사이리스터 DRAM(Thyristor DRAM; TRAM)이 있다.
상기 등록특허는 진성영역인 바디에 두개의 게이트를 두어 전기적으로 에너지 장벽을 만들어 전도대의 에너지 우물에는 전자를, 가전자대의 에너지 우물에는 정공(홀)을 각각 구속(저장)하여 동작을 하는 것이어서, 항상 홀드(hold) 전압을 걸어주어야 하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해소하며, 불순물 도핑에 의한 p-n-p-n 구조 등에 있어서도 pn접합에 의한 에너지 장벽을 넘어 소실되는 캐리어를 줄여 리텐션 시간을 최대화하고 동작 신뢰성을 향상시키기 위하여 부분 절연막 구조를 갖는 피드백 1Ｔ 디램소자를 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 의한 1Ｔ 디램소자는 소스 영역과 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에서 채널방향을 따라 pn 접합으로 연결된 둘 이상의 반도체 도핑층들로 형성된 바디 영역; 및 상기 반도체 도핑층들의 각 상부에 게이트 절연막을 사이에 두고 형성된 복수개의 게이트를 포함하여 구성된 것을 특징으로 한다.
상기 소스 영역, 상기 바디 영역 및 상기 드레인 영역은 상기 채널방향을 따라 3개 이상의 pn 접합으로 연결된 것일 수 있다.
상기 복수개의 게이트는 상기 바디 영역의 각 반도체 도핑층을 감싸며 형성된 것일 수 있다.
상기 복수개의 게이트는 상기 바디 영역의 각 반도체 도핑층의 양단에 전기적으로 독립된 형태로 형성된 것일 수 있다.
상기 바디 영역은 상기 반도체 도핑층들 사이에 pn 접합을 일부만 허용하는 바디 부분 절연막이 더 형성된 것일 수 있다.
상기 소스 영역과 상기 바디 영역 사이 및 상기 바디 영역과 상기 드레인 영역 사이에도 각각 pn 접합을 일부만 허용하는 소스 부분 절연막과 드레인 부분 절연막이 더 형성된 것일 수 있다.
상기 소스 영역, 상기 바디 영역 및 상기 드레인 영역은 실리콘이고, 상기 소스 부분 절연막, 상기 바디 부분 절연막 및 상기 드레인 부분 절연막은 실리콘 산화막으로 10 nm 두께를 가진 것일 수 있다.
본 발명의 다른 실시예에 의한 1Ｔ 디램소자는 소스 영역과 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에서 채널방향을 따라 가며 바디 부분 절연막으로 둘 이상의 분리된 바디 영역; 및 상기 분리된 바디 영역의 각 상부에 게이트 절연막을 사이에 두고 형성된 복수개의 게이트를 포함하여 구성된 것을 특징으로 한다.
상기 소스 영역과 상기 바디 영역 사이 및 상기 바디 영역과 상기 드레인 영역 사이에도 각각 소스 부분 절연막과 드레인 부분 절연막이 더 형성된 구성을 가질 수 있다.
상기 소스 영역은 제 1 도전형 반도체 도핑층이고, 상기 드레인 영역은 상기 소스 영역과 반대 타입의 제 2 도전형 반도체 도핑층이고, 상기 바디 영역은 진성 반도체 또는 상기 드레인 영역과 동일한 타입의 제 2 도전형 반도체 도핑층일 수 있다.
상기 복수개의 게이트는 상기 분리된 바디 영역을 감싸며 형성된 것일 수 있다.
상기 복수개의 게이트 중 상기 소스 영역에 이웃한 게이트는 상기 드레인 영역과 동일한 타입의 불순물이 도핑된 것이고, 상기 드레인 영역에 이웃한 게이트는 상기 소스 영역과 동일한 타입의 불순물이 도핑된 것일 수 있다.
본 발명은 바디 영역에 pn 접합 및/또는 부분 절연막으로 채널방향으로 둘 이상 복수개로 분할되고, 각 분할된 바디영역 상에 게이트를 구비함으로써, 전도대의 에너지 우물에는 전자를, 가전자대의 에너지 우물에는 정공(홀)을 채웠다 뺏다하며 동작하게 되어, pn 접합 및/또는 부분 절연막에 의한 에너지 장벽으로 소실되는 캐리어를 줄여 리텐션 시간을 최대화하고 동작 신뢰성을 향상시키는 효과가 있다.
도 1은 본 발명의 일 실시예에 의한 1Ｔ 디램소자의 구조 단면도이다.
도 2는 도 1에서 소스 부분 절연막, 바디 부분 절연막, 드레인 부분 절연막이 없는 경우(a)와 있는 경우(b)를 각각 홀드시 채널방향으로 형성되는 에너지 밴드와 캐리어 유출을 예시적으로 보여주는 개념도이다.
도 3은 본 발명의 다른 실시예에 의한 1Ｔ 디램소자를 전기적 시뮬레이션하기 위한 구조 단면도이다.
도 4는 도 3에 도시된 각 구성의 크기(dimension)을 예시적으로 보여주는 테이블이다.
도 5는 도 3의 구조로 메모리 동작을 3회 실시한 전기적 특성도이다.
도 6은 도 5의 결과를 얻기 위한 동작 전압 값의 예를 정리한 전압 인가 테이블이다. 이 값들을 토대로 다소간에 변화를 줄 수 있다.
도 7은 도 3의 구조에서 프로그램된 상태 1(State 1) 일때 도 6의 전압 인가 테이블 중 제 2 게이트(VG2)의 홀드전압 0.45 V를 0 V, 1.15 V, 0.25 V, 0.35 V, 0.45 V로 바꾸어 인가시 드레인 전류 변화를 보여주는 전기적 특성도이다.
도 8은 도 3의 구조에서 부분 절연막이 있는 경우(With LPI)와 없는 경우(Without LPI)로 나누어 이레이즈된 상태 0(State 0) 일때 홀드전압 인가시 제 2 게이트(VG2)로 감싸는 바디영역의 포텐셜 변화를 보여주는 전기적 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명의 일 실시예에 의한 1Ｔ 디램소자는, 도 1에 예시된 바와 같이, 소스 영역(10)과 드레인 영역(20); 상기 소스 영역과 상기 드레인 영역 사이에서 채널방향을 따라 pn 접합(54)으로 연결된 둘 이상의 반도체 도핑층들(32, 34)로 형성된 바디 영역(30); 상기 반도체 도핑층들의 각 상부에 게이트 절연막(72, 74)을 사이에 두고 형성된 복수개의 게이트(92, 94, 96, 98)를 포함하여 구성된다.
위의 실시예는 도 1에서 후술하는 소스 부분 절연막(40), 바디 부분 절연막(50), 드레인 부분 절연막(60)이 없는 것이다. 또한, 도 1에서 소스 영역(10)은 제 1 도전형 반도체 도핑층으로 N+ 도핑층으로, 바디 영역(30)은 소스 영역(10)과 반대 타입의 제 2 도전형 반도체 도핑층인 P 도핑층(32)과 N형 도핑층(34)으로, 드레인 영역(20)은 P+ 도핑층으로 도시되어 있으나, 이에 제한되지 않는다. 여기서, N+ 도핑층은 N형 도핑층보다, P+ 도핑층은 P형 도핑층보다 각각 불순물이 더 많이 도핑된 것을 말한다.
실시예에 따라, 소스 영역(10)과 드레인 영역(20)은 반도체 도핑층외에 다른 도전성 물질층으로 구성될 수 있다. 바디 영역(30)은 분획 및 확장 정도에 따라, 소스 영역(10)과 드레인 영역(20)을 포함한 액티브 영역은 다양한 pn 접합 구조를 가질 수 있다.
도 1은 소스 영역(10), 바디 영역(30) 및 드레인 영역(20)이 채널방향을 따라 n-p-n-p 구조로 3개의 pn 접합(44, 54, 64)으로 연결될 수 있음을 보여준다. 이외에도, 소스 영역(10)으로부터 반대 타입의 반도체 도핑층을 pn 접합을 매개로 계속 붙여 나가는 구조를 가질 수 있다. 즉, 소스 영역(10)으로부터 드레인 영역(20)까지 n-p-n-p-n 구조로 4개의 pn 접합, n-p-n-p-n-p 구조로 5개의 pn 접합 등 pn 접합을 매개로 얼마든지 확장된 구조를 가질 수 있다.
소스 영역(10)은 소자의 동작에 따라 P+ 도핑층으로 형성할 수도 있다. 따라서, 액티브 영역은 p-n-p-n 구조 등으로 P+ 도핑층에서 확장된 구조를 가질 수 있다.
바디 영역(30)을 이루는 반도체 도핑층들(32, 34)의 각 상부에는 게이트 절연막(72, 74)을 사이에 두고 복수개의 게이트(92, 94, 96, 98)가 구비된다. 여기서, 상기 복수개의 게이트(92, 94, 96, 98)는 일 실시예로 바디 영역(30)의 각 반도체 도핑층(32)(34)을 감싸며 형성된 것으로 구비될 수 있다. 즉, 도 1에서, 복수개의 게이트(92, 94, 96, 98) 중 일부 게이트(92, 96)는 P 도핑층(32)을, 나머지 게이트(94, 98)는 N 도핑층(34)을 각각 일체로 감싸는 구조로 실시될 수 있다. P 도핑층(32)과 N 도핑층(34)을 각각 감싸는 두 게이트(92와 94는 하나의 게이트; 96과 98는 다른 하나의 게이트) 간에는 분리 절연막(82, 84)으로 격리된다. 이때, 상기 게이트 절연막(72, 74)도 일체로 P 도핑층(32)과 N 도핑층(34)을 감싸는 구조를 갖게 될 수 있다. 이렇게 함으로써, 바디 영역(30)은 게이트 절연막(72, 74)으로 외부와 전기적으로 고립하게 된다.
다른 실시예로, 상기 복수개의 게이트(92, 94, 96, 98)는, 도 1과 같이, 바디 영역(30)의 각 반도체 도핑층(32)(34)의 양단에 전기적으로 독립된 형태로 구비될 수 있다. 여기서, 각 반도체 도핑층(32)(34)의 양단이라 함은 각 반도체 도핑층(32)(34) 상에서 임의 거리로 이격된 두 지점을 포함한다. 이때도 바디 영역(30)은 게이트 절연막(72, 74)으로 외부와 전기적으로 고립하게 구비될 수 있고, 복수개의 게이트(92, 94, 96, 98) 간에는 분리 절연막(82, 84) 등으로 전기적으로 격리될 수 있다.
상술한 실시예의 응용으로, 상기 바디 영역(30)은, 도 1과 같이, 반도체 도핑층들(32, 34) 사이에 pn 접합(54)을 일부만 허용하는 바디 부분 절연막(50)이 더 형성된 것으로 실시될 수 있다.
나아가, 상기 소스 영역(10)과 상기 바디 영역(30) 사이 및 상기 바디 영역(30)과 상기 드레인 영역(20) 사이에도 각각 pn 접합(44, 64)을 일부만 허용하는 소스 부분 절연막(40)과 드레인 부분 절연막(60)이 더 형성된 것으로 실시될 수 있다.
상기 바디 부분 절연막(50), 상기 소스 부분 절연막(40) 및 상기 드레인 부분 절연막(60)에서, '부분 절연막'의 의미는, 도 1과 같이, pn 접합면에 개구(42, 52, 62) 등으로 일부분은 pn 접합(44, 54, 64)이 남아 있도록 하고, 나머지 부분에만 절연막이 형성됨으로써, pn 접합을 일부만 허용하는 절연막을 말한다. 따라서, 상기 바디 부분 절연막(50), 상기 소스 부분 절연막(40) 및 상기 드레인 부분 절연막(60)은, 도 1에 도시된 형상에 제한되지 않으나, 후술하는 도 3 내지 도 6 관련 실시예를 참조할 때, 각 pn 접합면의 가운데에 원형이나 다각형 형태로 개구(42, 52, 62)를 갖도록 함이 바람직하다. 상기 개구(42, 52, 62)를 둘러싼 부분 절연막(40, 50, 60)의 폭, 즉 부분 절연막에 의한 에너지 장벽의 길이(Lbarrier)가 8 nm일 경우, 개구(42, 52, 62)의 크기는 6 nm일 수 있고, 이러한 비율를 갖도록 소스 부분 절연막(40), 바디 부분 절연막(50) 및 드레인 부분 절연막(60)을 형성함이 바람직하다.
보다 구체적인 실시예로, 상기 소스 영역(10), 상기 바디 영역(30) 및 상기 드레인 영역(20)은 실리콘이고, 상기 소스 부분 절연막(40), 상기 바디 부분 절연막(50) 및 상기 드레인 부분 절연막(60)은 실리콘 산화막으로 10 nm 두께를 가질 수 있다.
도 2(a)는 도 1에서 소스 부분 절연막(40), 바디 부분 절연막(50) 및 드레인 부분 절연막(60)이 없는 경우의 실시예에서 소스 영역(10)에서 바디 영역(30)을 지나 드레인 영역(20)까지의 에너지 밴드를 보여준다. 이에 의하면, 소스 영역(10), 바디 영역(30)의 복수개 도핑층(32, 34) 및 드레인 영역(20)의 pn 접합(44, 54, 64)에 의하여, 바디 영역(30)의 전도대에는 전자를 저장할 에너지 우물(36)이, 가전자대는 정공(홀)을 저장할 에너지 우물(38)이 각각 하나 이상 형성되고, 분할된 바디 영역(30)의 복수개 도핑층(32, 34) 상에 게이트(92, 96; 94, 98)를 구비함으로써, 상기 각 우물(36)(38)에 전자나 정공을 채웠다 뺏다하며 동작하게 된다.
상술한 도 2(a)의 실시예는 바디 영역(30)에 pn 접합(44, 54, 64)에 의한 에너지 장벽으로만 캐리어(전자, 정공)를 저장하게 되므로, 주변의 온도가 높은 환경에서 소자를 사용할 경우, 각 우물(36)(38)에 저장된 전자나 정공이 상기 에너지 장벽을 넘어 소스나 드레인 쪽으로 유출되는 문제가 발생할 수 있다.
한편, 도 2(b)는 도 1에 도시된 바와 같이 소스 부분 절연막(40), 바디 부분 절연막(50) 및 드레인 부분 절연막(60)이 있는 경우의 실시예에서 소스 영역(10)에서 드레인 영역(20)까지의 에너지 밴드를 보여준다. 이에 의하면, 도 2(a)와 같이, pn 접합(44, 54, 64)에 의하여 형성된 전도대의 전자 우물(36)과 가전자대의 정공(홀) 우물(38) 사이에 부분 절연막(40, 50, 60)에 의한 높은 에너지 장벽이 더 형성되어, 도 2(a)의 실시예에서 언급된 문제점, 즉 고온 환경에서 각 우물(36)(38)에 저장된 전자나 정공이 소스나 드레인 쪽으로 유출되는 문제를 근본적으로 해결할 수 있고, 그 결과로 디램소자의 리텐션 시간을 최대화하고 동작 신뢰성을 더욱 향상시킬 수 있게 된다.
본 발명의 다른 실시예에 의한 1Ｔ 디램소자는, 도 3에 예시된 바와 같이, 소스 영역과 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에서 채널방향을 따라 가며 바디 부분 절연막으로 둘 이상의 분리된 바디 영역; 및 상기 분리된 바디 영역의 각 상부에 게이트 절연막을 사이에 두고 형성된 복수개의 게이트를 포함하여 구성된다.
도 3에서 소스 영역은 n-type Silicon, 드레인 영역과 바디 영역은 p-type Silicon으로 되어 있으나, 이에 제한되지 않는다. 즉, 상기 소스 영역은 제 1 도전형 반도체 도핑층이고, 상기 드레인 영역은 상기 소스 영역과 반대 타입의 제 2 도전형 반도체 도핑층이고, 상기 바디 영역은 진성 반도체 또는 상기 드레인 영역과 동일한 타입의 제 2 도전형 반도체 도핑층일 수 있다.
도 3와 같이 액티브 영역이 도핑된 상태에서, 바디 영역이 바디 부분 절연막으로 셋 이상으로 분리된 경우에는 소스 부분 절연막과 드레인 부분 절연막이 없는 구조로도 실시될 수 있으나, 바디 영역이 바디 부분 절연막으로 둘로 분리된 경우에는 바디 영역과 드레인 영역 사이에 드레인 부분 절연막이 더 구비됨이 바람직하다.
나아가, 도 3에 도시된 바와 같이, 소스 영역과 바디 영역 사이에도 소스 부분 절연막이 더 구비됨이 바람직하다.
상기 복수개의 게이트는, 도 3과 같이, 각 분리된 바디 영역을 감싸며 형성될 수 있으나, 도 1과 같이, 각 분리된 바디 영역의 양단에 전기적으로 독립된 형태로 형성될 수도 있다.
또한, 상기 복수개의 게이트 중 상기 소스 영역(n-type Silicon)에 이웃한 게이트는 상기 드레인 영역(p-type Silicon)과 동일한 타입의 불순물이 도핑된 것(예컨대, P-Poly Gate)이고, 상기 드레인 영역(p-type Silicon)에 이웃한 게이트는 상기 소스 영역(n-type Silicon)과 동일한 타입의 불순물이 도핑된 것(예컨대, N-Poly Gate)일 수 있다.
도 3은 본 발명의 다른 실시예에 의한 1Ｔ 디램소자를 전기적 시뮬레이션하기 위한 구조 단면도이고, 도 4는 도 3에 도시된 각 구성의 크기(dimension)을 예시적으로 보여주는 테이블이다.
도 5는 도 3의 구조로 메모리 동작을 3회 실시한 전기적 특성도이고, 도 6은 도 5의 결과를 얻기 위한 동작 전압 인가 테이블이다.
도 7은 도 3의 구조에서 프로그램된 상태 1(State 1) 일때 도 6의 전압 인가 테이블 중 제 2 게이트(VG2)의 홀드전압 0.45 V를 0 V, 1.15 V, 0.25 V, 0.35 V, 0.45 V로 바꾸어 인가시 드레인 전류 변화를 보여주고, 도 8은 도 3의 구조에서 부분 절연막이 있는 경우(With LPI)와 없는 경우(Without LPI)로 나누어 이레이즈된 상태 0(State 0) 일때 홀드전압 인가시 제 2 게이트(VG2)로 감싸는 바디영역의 포텐셜 변화를 보여준다. 도 7 및 도 8로부터 도 3의 구조에서 부분 절연막이 있는 경우(LPI)의 리텐션 시간은 적절한 홀드 전압이 전제된다면 수백 초에 이르게 됨을 확인할 수 있다.
이상으로, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하였으나, 첨부 도면은 본 발명의 다양한 실시예를 설명하기 위한 수단으로 도시되었음을 이해하여야 한다. 따라서, 본 발명의 실시예는 첨부 도면에 도시된 특정 구조나 전기적 특성에 한정되지 아니한다.
10: 소스 영역 20: 드레인 영역
30: 바디 영역 40: 소스 부분 절연막
50: 바디 부분 절연막 60: 드레인 부분 절연막
72, 74: 게이트 절연막 82, 84: 분리 절연막
92, 94, 96, 98: 게이트

Claims (12)

  1. 소스 영역과 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에서 채널방향을 따라 pn 접합으로 연결된 둘 이상의 반도체 도핑층들로 형성된 바디 영역; 및
    상기 반도체 도핑층들의 각 상부에 게이트 절연막을 사이에 두고 형성된 복수개의 게이트를 포함하여 구성되되,
    상기 바디 영역은 상기 반도체 도핑층들 사이에 pn 접합을 일부만 허용하는 바디 부분 절연막이 더 형성된 것을 특징으로 하는 1T 디램소자.
  2. 제 1 항에 있어서,
    상기 소스 영역, 상기 바디 영역 및 상기 드레인 영역은 상기 채널방향을 따라 3개 이상의 pn 접합으로 연결된 것을 특징으로 하는 1T 디램소자.
  3. 제 2 항에 있어서,
    상기 복수개의 게이트는 상기 바디 영역의 각 반도체 도핑층을 감싸며 형성된 것을 특징으로 하는 1T 디램소자.
  4. 제 2 항에 있어서,
    상기 복수개의 게이트는 상기 바디 영역의 각 반도체 도핑층의 양단에 전기적으로 독립된 형태로 형성된 것을 특징으로 하는 1T 디램소자.
  5. 삭제
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 소스 영역과 상기 바디 영역 사이 및 상기 바디 영역과 상기 드레인 영역 사이에도 각각 pn 접합을 일부만 허용하는 소스 부분 절연막과 드레인 부분 절연막이 더 형성된 것을 특징으로 하는 1T 디램소자.
  7. 제 6 항에 있어서,
    상기 소스 영역, 상기 바디 영역 및 상기 드레인 영역은 실리콘이고,
    상기 소스 부분 절연막, 상기 바디 부분 절연막 및 상기 드레인 부분 절연막은 실리콘 산화막으로 10 nm 두께를 갖는 것을 특징으로 하는 1T 디램소자.
  8. 소스 영역과 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에서 채널방향을 따라 가며 바디 부분 절연막으로 둘 이상의 분리된 바디 영역; 및
    상기 분리된 바디 영역의 각 상부에 게이트 절연막을 사이에 두고 형성된 복수개의 게이트를 포함하여 구성된 것을 특징으로 하는 1T 디램소자.
  9. 제 8 항에 있어서,
    상기 소스 영역과 상기 바디 영역 사이 및 상기 바디 영역과 상기 드레인 영역 사이에도 각각 소스 부분 절연막과 드레인 부분 절연막이 더 형성된 것을 특징으로 하는 1T 디램소자.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 소스 영역은 제 1 도전형 반도체 도핑층이고,
    상기 드레인 영역은 상기 소스 영역과 반대 타입의 제 2 도전형 반도체 도핑층이고,
    상기 바디 영역은 진성 반도체 또는 상기 드레인 영역과 동일한 타입의 제 2 도전형 반도체 도핑층인 것을 특징으로 하는 1T 디램소자.
  11. 제 10 항에 있어서,
    상기 복수개의 게이트는 상기 분리된 바디 영역을 감싸며 형성된 것을 특징으로 하는 1T 디램소자.
  12. 제 11 항에 있어서,
    상기 복수개의 게이트 중 상기 소스 영역에 이웃한 게이트는 상기 드레인 영역과 동일한 타입의 불순물이 도핑된 것이고, 상기 드레인 영역에 이웃한 게이트는 상기 소스 영역과 동일한 타입의 불순물이 도핑된 것을 특징으로 하는 1T 디램소자.
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