KR102201758B1 - 시스템 정보를 송수신하는 방법 및 이를 위한 장치 - Google Patents
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Abstract
Description
도 2는 3GPP 시스템에 이용되는 물리 채널들 및 이들을 이용한 일반적인 신호 송신 방법을 설명하기 위한 도면.
도 3은 LTE 시스템에서 사용되는 동기 신호(synchronization signal, SS)의 전송을 위한 무선 프레임 구조를 예시한 것이다.
도 4는 NR 시스템에서 사용되는 SS/PBCH 블록의 구조를 설명하기 위한 도면이다.
도 5 내지 도 7은 NR 시스템에서 사용되는 무선 프레임 및 슬롯의 구조를 설명하기 위한 도면이다.
도 8는 송수신기 유닛(transceiver unit, TXRU) 및 물리적 안테나 관점에서 하이브리드 빔포밍 구조를 추상적으로 도시한 것이다.
도 9는 하향링크 전송 과정에서 동기 신호와 시스템 정보에 대한 빔 스위핑(Beam Sweeping) 동작을 나타낸다.
도 10은 새로운 무선 접속 기술(new radio access technology, NR) 시스템의 셀을 예시한 것이다.
도 11 내지 도 13은 본 발명의 실시 예에 따라 RMSI(Remaining Minimum System Information)을 수신하기 위한 과정을 설명하기 위한 도면이다.
도 14는 RMSI CORESET(Control Resource Set)을 설명하기 위한 도면이다.
도 15 내지 도 18은 본 발명의 실시 예에 따라, RMSI PDCCH 모니터링 윈도우를 구성하는 방법을 설명하기 위한 도면이다.
도 19는 본 발명을 수행하는 무선 장치의 구성요소를 나타내는 블록도이다.
SCS (15*2^u) | Nslot symb | Nframe,u slot | Nsubframe,u slot |
15KHz (u=0) | 14 | 10 | 1 |
30KHz (u=1) | 14 | 20 | 2 |
60KHz (u=2) | 14 | 40 | 4 |
120KHz (u=3) | 14 | 80 | 8 |
240KHz (u=4) | 14 | 160 | 16 |
SCS (15*2^u) | Nslot symb | Nframe,u slot | Nsubframe,u slot |
60KHz (u=2) | 12 | 40 | 4 |
Code word | # of OFDM symbol |
00 | 1 (only one CORESET per beam can compose within a slot) |
01 | 1 (up to two CORESET per beam can compose within a slot) |
10 | 2 |
11 | 3 |
13, 23: 프로세서 14, 24: 메모리 15, 25: 소프트웨어 코드
Claims (13)
- 무선 통신 시스템에서 단말의 방법에 있어서,
하프 프레임 (half-frame) 내에서, SS (synchronization signal) 과 PBCH (physical broadcast channel) 을 포함하는 하나 이상의 SS/PBCH 블록을 수신하는 과정;
상기 PBCH 에 기초하여, PDCCH (physical downlink control channel) 을 위한 모니터링 윈도우 (monitoring window) 와 관련된 정보를 획득하는 과정;
상기 모니터링 윈도우를 위한 시작 슬롯 (starting slot) 을 결정하는 과정으로써, 상기 모니터링 윈도우는 상기 시작 슬롯부터 시작하는 2 슬롯들로 구성되는 과정;
상기 모니터링 윈도우 내에서 상기 PDCCH를 수신하는 과정; 및
상기 PDCCH 에 기초하여, RMSI (remaining minimum system information) 를 수신하는 과정을 포함하고,
상기 시작 슬롯은, 상기 하나 이상의 SS/PBCH 블록에 포함된 SS/PBCH 블록의 인덱스 (index) 와 관련되고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET (control resource set) 이 1 개 포함됨에 기초하여:
인덱스 n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 인덱스 n 의 각 값마다 상이하고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET 이 2 개 포함됨에 기초하여:
인덱스 2n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 제1 시작 슬롯이고,
인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯이고,
인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯 보다 1 슬롯 이후의 제2 시작 슬롯이고,
인덱스 2n + 3 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제2 시작 슬롯이고,
n 은 음이 아닌 정수 (non-negative integer) 인, 방법. - 제 1 항에 있어서,
상기 모니터링 윈도우의 반복 전송 주기는, 상기 SS/PBCH 블록의 전송 주기와 동일한, 방법. - 제 1 항에 있어서,
인덱스 2n 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우는, 인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우와 완전히 (completely) 중첩되는, 방법. - 제 1 항에 있어서,
인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우는, 인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우와 부분적으로 (partially) 중첩되는, 방법. - 제 1 항에 있어서,
인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우는, 인덱스 2n + 3 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우와 완전히 (completely) 중첩되는, 방법. - 삭제
- 무선 통신 시스템의 장치에 있어서,
메모리 (memory); 및
상기 메모리와 연결된 하나 이상의 프로세서 (processor) 를 포함하고,
상기 하나 이상의 프로세서는:
하프 프레임 (half-frame) 내에서, SS (synchronization signal) 과 PBCH (physical broadcast channel) 을 포함하는 하나 이상의 SS/PBCH 블록을 수신하고,
상기 PBCH 에 기초하여, PDCCH (physical downlink control channel) 을 위한 모니터링 윈도우 (monitoring window) 와 관련된 정보를 획득하고,
상기 모니터링 윈도우를 위한 시작 슬롯 (starting slot) 을 결정하고,
상기 모니터링 윈도우는 상기 시작 슬롯부터 시작하는 2 슬롯들로 구성되고,
상기 모니터링 윈도우 내에서 상기 PDCCH를 수신하고,
상기 PDCCH 에 기초하여, RMSI (remaining minimum system information) 를 수신하고,
상기 시작 슬롯은, 상기 하나 이상의 SS/PBCH 블록에 포함된 SS/PBCH 블록의 인덱스 (index) 와 관련되고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET (control resource set) 이 1 개 포함됨에 기초하여:
인덱스 n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 인덱스 n 의 각 값마다 상이하고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET 이 2 개 포함됨에 기초하여:
인덱스 2n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 제1 시작 슬롯이고,
인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯이고,
인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯 보다 1 슬롯 이후의 제2 시작 슬롯이고,
인덱스 2n + 3 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제2 시작 슬롯이고,
n 은 음이 아닌 정수 (non-negative integer) 인, 장치. - 제 7 항에 있어서,
상기 모니터링 윈도우의 반복 전송 주기는, 상기 SS/PBCH 블록의 전송 주기와 동일한, 장치. - 제 7 항에 있어서,
인덱스 2n 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우는, 인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우와 완전히 (completely) 중첩되는, 장치. - 제 7 항에 있어서,
인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우는, 인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우와 부분적으로 (partially) 중첩되는, 장치. - 제 7 항에 있어서,
인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우는, 인덱스 2n + 3 를 갖는 상기 SS/PBCH 블록에 기초한 상기 모니터링 윈도우와 완전히 (completely) 중첩되는, 장치. - 무선 통신 시스템에서 기지국의 방법에 있어서,
하프 프레임 (half-frame) 내에서, SS (synchronization signal) 과 PBCH (physical broadcast channel) 을 포함하는 하나 이상의 SS/PBCH 블록을 송신하는 과정으로써, 상기 PBCH 는 PDCCH (physical downlink control channel) 을 위한 모니터링 윈도우 (monitoring window) 와 관련된 정보를 포함하고, 상기 모니터링 윈도우는 시작 슬롯 (starting slot) 부터 시작하는 2 슬롯들로 구성되는 과정;
상기 모니터링 윈도우 내에서 상기 PDCCH 를 송신하는 과정; 및
상기 PDCCH 와 관련된 RMSI (remaining minimum system information) 를 송신하는 과정을 포함하고,
상기 시작 슬롯은, 상기 하나 이상의 SS/PBCH 블록에 포함된 SS/PBCH 블록의 인덱스 (index) 와 관련되고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET (control resource set) 이 1 개 포함됨에 기초하여:
인덱스 n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 인덱스 n 의 각 값마다 상이하고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET 이 2 개 포함됨에 기초하여:
인덱스 2n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 제1 시작 슬롯이고,
인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯이고,
인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯 보다 1 슬롯 이후의 제2 시작 슬롯이고,
인덱스 2n + 3 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제2 시작 슬롯이고,
n 은 음이 아닌 정수 (non-negative integer) 인, 방법. - 무선 통신 시스템의 장치에 있어서,
메모리 (memory); 및
상기 메모리와 연결된 하나 이상의 프로세서 (processor) 를 포함하고,
상기 하나 이상의 프로세서는:
하프 프레임 (half-frame) 내에서, SS (synchronization signal) 과 PBCH (physical broadcast channel) 을 포함하는 하나 이상의 SS/PBCH 블록을 송신하고,
상기 PBCH 는 PDCCH (physical downlink control channel) 을 위한 모니터링 윈도우 (monitoring window) 와 관련된 정보를 포함하고,
상기 모니터링 윈도우는 시작 슬롯 (starting slot) 부터 시작하는 2 슬롯들로 구성되고,
상기 모니터링 윈도우 내에서 상기 PDCCH 를 송신하고,
상기 PDCCH 와 관련된 RMSI (remaining minimum system information) 를 송신하고,
상기 시작 슬롯은, 상기 하나 이상의 SS/PBCH 블록에 포함된 SS/PBCH 블록의 인덱스 (index) 와 관련되고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET (control resource set) 이 1 개 포함됨에 기초하여:
인덱스 n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 인덱스 n 의 각 값마다 상이하고,
각 슬롯 당 상기 PDCCH 를 위한 CORESET 이 2 개 포함됨에 기초하여:
인덱스 2n 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 제1 시작 슬롯이고,
인덱스 2n + 1 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯이고,
인덱스 2n + 2 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제1 시작 슬롯 보다 1 슬롯 이후의 제2 시작 슬롯이고,
인덱스 2n + 3 를 갖는 상기 SS/PBCH 블록에 기초하여, 상기 시작 슬롯은 상기 제2 시작 슬롯이고,
n 은 음이 아닌 정수 (non-negative integer) 인, 장치.
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