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KR102199249B1 - 외부 단자를 갖는 배선 - Google Patents

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KR102199249B1
KR102199249B1 KR1020197015592A KR20197015592A KR102199249B1 KR 102199249 B1 KR102199249 B1 KR 102199249B1 KR 1020197015592 A KR1020197015592 A KR 1020197015592A KR 20197015592 A KR20197015592 A KR 20197015592A KR 102199249 B1 KR102199249 B1 KR 102199249B1
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KR
South Korea
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circuit
pad
semiconductor chip
pads
conductor
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유끼 미우라
미에꼬 고지마
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마이크론 테크놀로지, 인크.
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Publication date
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Abstract

반도체 디바이스의 외부 단자를 제공하는 장치가 설명된다. 예시적인 장치는: 장치의 에지에 배치된 복수의 패드들을 포함하는 패드 형성 영역; 메모리 셀 어레이에 결합된 복수의 회로 블록들을 포함하는 주변 회로 영역으로서, 복수의 회로 블록들의 각각의 회로 블록은 각각의 회로 블록에 대하여 패드 형성 영역과는 반대측에 배치된 비아를 포함하는, 주변 회로 영역; 및 복수의 도체들로서, 각각의 도체는 비아를 대응되는 패드에 결합시키고, 비아를 포함하는 회로 블록 외부의 주변 회로 영역의 영역을 적어도 부분적으로 가로 지르는, 복수의 도체들을 포함한다.

Description

외부 단자를 갖는 배선
높은 데이터 신뢰성, 고속 메모리 액세스, 감소된 칩 크기 및 감소된 전력 소비는 반도체 메모리로부터 요구되는 특징이다.
예를 들어, 반도체 디바이스에 대한 종래의 주변 회로에서, 패드 및 데이터 큐(queue circuit) 회로(또는 데이터 입력/출력 회로)는 층들에 걸쳐 대응하는 방식으로 배열된다. 이하, 데이터 큐 회로 또는 데이터 입력/출력 회로를 총칭하여 "DQ 회로"라고 지칭된다. 도 1은 반도체 디바이스의 외부 단자 주위의 주변 회로의 개략도이다. 반도체 디바이스 외부의 외부 회로에 연결되도록 구성된 각각의 패드는 그의 각각의 DQ 회로에 근접하여 위치하여(예를 들어, 바로 위), 패드와 DQ 회로 사이의 배선이 동일한 저 임피던스를 갖기에 충분히 짧은 동일한 길이를 유지한다. 최근, 메모리 디바이스의 반도체 다이 상에 포함되는 주변 회로에 의해 점유되는 주변 회로 영역의 면적을 감소시키기 위한 노력이 있어 왔다. 예를 들어, DQ 회로의 크기는 더욱 작아져서 짧은 배선(예를 들어, DQ 회로에 클럭 신호를 제공하는 클럭 신호 라인(CLK))에 의한 보다 빠른 동작을 위한 구동 능력이 향상되었다.
본 개시의 실시 예에 따른 예시적인 장치는 반도체 칩을 포함할 수 있다. 상기 반도체 칩은: 상기 반도체 칩의 종단을 한정하는 에지; 상기 에지를 따른 패드 형성 영역; 회로 블록; 및 분배 도체를 포함한다. 패드 형성 영역은 에지를 따라 배열된 복수의 패드들을 포함할 수 있다. 회로 블록은 트랜지스터, 트랜지스터에 결합된 비아 및 트랜지스터와 관련된 제1 회로를 포함할 수 있다. 상기 분배 도체는 상기 비아를 상기 복수의 패드들 중 대응하는 하나에 결합시킬 수 있다. 제1 회로는 패드 형성 영역과 비아 사이에서 변위될 수 있다.
본 개시의 실시 예에 따른 예시적인 반도체 칩은: 패드 형성 영역에 포함될 수 있고 외부 회로에 연결될 수 있는 패드; 및 상기 패드에 연결된 비아를 포함할 수 있는 제1 회로를 포함한다. 상기 비아는 상기 제1 회로의 제2 측에 대향하는 상기 제1 회로의 제1 측을 따라 배치될 수 있다. 패드 형성 영역은 제1 회로의 제2 측을 따라 연장될 수 있다.
본 개시의 일 실시 예에 따른 또 다른 예시적인 장치는 상기 장치의 에지에 배치된 복수의 패드들을 포함할 수 있는 패드 형성 영역; 메모리 셀 어레이에 결합된 복수의 회로 블록들을 포함할 수 있는 주변 회로 영역으로서, 상기 복수의 회로 블록들의 각각의 회로 블록은 각각의 회로 블록에 대해 상기 패드 형성 영역과는 반대측에 배치된 비아를 포함하는, 상기 주변 회로 영역; 및 복수의 도체들로서, 각각의 도체는 비아를 대응하는 패드에 결합시킬 수 있고, 비아를 포함하는 회로 블록 외부의 주변 회로 영역의 영역을 적어도 부분적으로 가로지를 수 있는, 상기 복수의 도체들을 포함한다.
도 1은 반도체 디바이스의 외부 단자 주위의 종래의 주변 회로의 개략도이다.
도 2는 본 개시에 따른 반도체 디바이스의 블록 다이어그램이다.
도 3은 본 개시의 일 실시 예에 따른 반도체 디바이스의 레이아웃 다이어그램이다.
도 4는 본 개시에 따른 반도체 디바이스의 외부 단자 주위 회로의 개략도이다.
도 5a는 본 개시에 따른 반도체 디바이스의 DQ 회로의 블록 다이어그램이다.
도 5b는 본 개시의 일 실시 예에 따른 반도체 디바이스의 DQ 회로 및 패드를 포함하는 레이아웃 다이어그램이다.
도 6은 본 개시의 일 실시 예에 따른 반도체 디바이스에서 복수의 DQ 회로들, DQS 회로 및 복수의 DQ 회로들 및 DQS 회로 위에 있는 복수의 패드들을 포함하는 레이아웃 다이어그램이다.
도 7은 본 개시에 따른 반도체 디바이스의 DQ 회로의 출력 버퍼의 유닛 회로의 회로도이다.
도 8은 본 개시에 따른 반도체 디바이스의 외부 단자 주위 회로들의 개략도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다. 다음의 상세한 설명은 예시로서, 본 발명이 실시될 수 있는 특정 양태 및 실시 예를 나타내는 첨부 도면을 참조한다. 이러한 실시 예들은 당업자가 본 발명을 실시 할 수 있도록 충분히 상세하게 설명된다. 본 발명의 범위를 벗어나지 않으면서 다른 실시 예가 이용될 수 있으며, 구조적, 논리적 및 전기적 변화가 이루어질 수 있다. 본 명세서에 개시된 다양한 실시 예들은 일부 개시된 실시 예가 새로운 실시 예를 형성하기 위해 하나 이상의 다른 개시된 실시 예들과 결합될 수 있기 때문에 상호 배타적일 필요는 없다.
앞서 설명한 바와 같이, 각 DQ 회로의 크기는 더욱 작아졌다; 그러나 각 패드의 크기를 줄이는 것은 여전히 어려운 일이다. 패드와 DQ 회로의 크기 차이로 인해, DQ 회로들 사이와 DQ 회로와 패드 사이의 배선이 길어진다. 더 긴 배선은 그 길이에 따라 각 배선의 고유 임피던스(impedance)로 인해 더 높은 전력 소비를 초래하는 경향이 있다.
도 2는 본 개시의 일 실시 예에 따른 반도체 디바이스(10)의 블록 다이어그램이다. 반도체 디바이스(10)는 예를 들어, 단일 반도체 칩에 집적된 DDR4 SDRAM일 수 있다. 반도체 디바이스(10)는 메모리 모듈 기판, 마더 보드 등의 외부 기판(2) 상에 장착될 수 있다. 외부 기판(2)은 반도체 디바이스(10)의 교정 단자(ZQ)(27)에 연결된 외부 저항기(RZQ)를 사용한다. 외부 저항(RZQ)은 ZQ 교정 회로(38)의 기준 임피던스이다. 본 실시 예에서, 외부 저항(RZQ)은 접지 전위에 연결된다.
도 2에 도시된 바와 같이, 반도체 디바이스(10)는 메모리 셀 어레이(11)를 포함한다. 메모리 셀 어레이(11)는 복수의 뱅크들을 포함하고, 각 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL) 및 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)의 교차점에 배치된 복수의 메모리 셀들(MC)을 포함한다. 워드 라인(WL)의 선택은 로우 디코더(12)에 의해 수행되고, 비트 라인(BL)의 선택은 컬럼 디코더(13)에 의해 수행된다. 감지 증폭기(18)는 대응되는 비트 라인(BL)에 결합되고 로컬 I/O 라인 쌍들(LIOT/B)에 연결된다. 로컬 IO 라인 쌍들(LIOT/B)은 스위치로서 기능하는 트랜스퍼 게이트(transfer gate)(TG19)를 통해 메인 IO 라인 쌍들(MIOT / B)에 연결된다.
반도체 디바이스(10)에 포함된 복수의 외부 단자들의 설명으로 돌아가서, 복수의 외부 단자들은 어드레스 단자(21), 커맨드 단자(22), 클럭 단자(23), 데이터 단자(24), 파워 공급 단자(25,26) 및 교정 단자(ZQ)(27)를 포함한다. 입력 신호 블록(41)은 어드레스 단자들(21), 커맨드 단자들(22) 및 클럭 단자들(23)을 포함할 수 있고, 일 실시 예에 따라 후술될 입력 버퍼를 포함할 수 있다. 데이터 인터페이스 블록(42)은 데이터 단자들(24)을 포함한다. 데이터 단자(24)는 메모리의 판독 동작을 위한 출력 버퍼에 결합될 수 있다. 대안적으로, 데이터 단자들(24)은 메모리의 판독/기록 액세스를 위한 입력 버퍼에 결합될 수 있다. 도 2는 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM)의 예를 도시하고 있지만, 본 개시의 실시 예의 외부 단자로서 신호 입력/출력을 위한 외부 단자를 갖는 임의의 디바이스가 포함될 수 있다.
어드레스 단자(21)에는 어드레스 신호(ADD)와 뱅크 어드레스 신호(BADD)가 공급된다. 어드레스 단자(21)에 공급되는 어드레스 신호(ADD) 및 뱅크 어드레스 신호(BADD)는 어드레스 입력 회로(31)를 통해 어드레스 디코더(32)에 전달된다. 어드레스 디코더(32)는 어드레스 신호(ADD)를 수신하고, 디코딩된 로우 어드레스 신호(XADD)를 로우 디코더(12)에 공급하고, 디코딩된 컬럼 어드레스 신호(YADD)를 컬럼 디코더(13)에 공급한다. 어드레스 디코더(32)는 또한 뱅크 어드레스 신호(BADD)를 수신하고, 뱅크 어드레스 신호(BADD)를 로우 디코더(12), 컬럼 디코더(13) 및 스위치 제어 회로(14)에 공급한다.
커맨드 단자(22)에는 커맨드 신호(COM)가 제공된다. 커맨드 신호(COM)는 하나 이상의 개별 신호들을 포함할 수 있다. 커맨드 단자(21)에 입력된 커맨드 신호(COM)는 커맨드 입력 회로(33)를 통해 커맨드 디코더(34)에 입력된다. 커맨드 디코더(34)는 커맨드 신호(COM)를 디코딩하여 다양한 내부 커맨드 신호들을 생성한다. 예를 들어, 내부 커맨드는 로우 커맨드 신호들을 포함하여, 판독 커맨드 또는 기폭 커맨드와 같은 워드 라인과 컬럼 커맨드 신호를 선택하고, 비트 라인 및 ZQ 교정 회로(38)에 제공된 교정 신호(ZQC)를 수신 선택할 수 있다.
따라서, 판독 커맨드가 발행되고 판독 커맨드로 로우 어드레스 및 컬럼 어드레스가 적시에 공급되면, 이들 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀 어레이(11)의 메모리 셀(MC)로부터 판독 데이터가 판독된다. 판독 데이터(DQ)는 판독/기록 증폭기(15) 및 입력/출력 회로(17)를 통해 데이터 단자(24)로부터 외부로 출력된다. 유사하게, 기록 커맨드가 발행되고, 이 커맨드로 로우 어드레스와 칼럼 어드레스가 적시에 공급된 후, 기록 데이터(DQ)가 데이터 단자(24)에 공급되면, 기록 데이터(DQ)는 입력/출력 회로(17) 및 판독/기록 증폭기(15)를 통해 메모리 셀 어레이(11)에 공급되고, 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀(MC)에 기록된다.
클럭 단자(23)에는 각각 외부 클럭 신호들(CK, / CK)이 공급된다. 이들 외부 클럭 신호들(CK, /CK)은 서로 상보적이며, 클럭 입력 회로(35)에 공급된다. 클럭 입력 회로(35)는 외부 클럭 신호들(CK, / CK)을 수신하여 내부 클럭 신호(ICLK)를 생성한다. 내부 클럭 신호(ICLK)는 내부 클럭 생성기(36)에 공급되고, 따라서 내부 클럭 신호(ICLK) 및 커맨드 입력 회로(33)로부터의 수신된 클럭 인에이블 신호(CKE)에 기초하여 위상 제어된 내부 클럭 신호(LCLK)가 생성된다. 다만 이에 한정되는 것은 아니고, DLL 회로가 내부 클럭 생성기(36)로서 사용될 수 있다. 위상 제어된 내부 클럭 신호(LCLK)는 입력/출력 회로(17)에 공급되며, 판독 데이터(DQ)의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다. 내부 클럭 신호(ICLK)는 또한 타이밍 생성기(37)에 공급되어, 다양한 내부 클럭 신호가 생성될 수 있다.
파워 공급 단자(25)에는 파워 공급 전위들(VDD, VSS)이 공급된다. 이들 파워 공급 전위들(VDD, VSS)은 내부 파워 공급 회로(39)에 공급된다. 내부 파워 공급 회로(39)는 파워 공급 전위(VDD, VSS)에 기초하여 각종 내부 전위(VPP, VOD, VARY, VPERI 등) 및 기준 전위(ZQVREF)를 생성한다. 내부 전위(VPP)는 주로 로우 디코더(12)에서 사용되며, 내부 전위(VOD, VARY)는 주로 메모리 셀 어레이(11)에 포함되는 감지 증폭기(18)에서 사용되며, 내부 전위(VPERI)는 많은 다른 회로 블록들에서 사용된다. 기준 전위(ZQVREF)는 ZQ 교정 회로(38)에서 사용된다.
파워 공급 단자(26)에는 파워 공급 전위들(VDDQ, VSSQ)이 공급된다. 이들 파워 공급 전위들(VDDQ, VSSQ)은 입력/출력 회로(17)에 공급된다. 파워 공급 전위들(VDDQ 및 VSSQ)은 각각 파워 공급 단자(25)에 공급되는 파워 공급 전위들(VDD 및 VSS)과 동일한 전위들일 수 있다. 그러나, 입력/출력 회로(17)에 대해 파워 공급 전위들(VDDQ, VSSQ)이 사용되어 입력/출력 회로(17)에 의해 발생된 파워 공급 노이즈가 다른 회로 블록으로 전파되지 않는다.
교정 단자(ZQ)는 교정 회로(38)에 연결된다. 교정 회로(38)는, 교정 신호(ZQ_COM)에 의해 활성화 될 때, 외부 저항(Re)의 임피던스 및 기준 전위(ZQVREF)를 참조하여 교정 동작을 수행한다. 교정 동작에 의해 얻어진 임피던스 코드(ZQCODE)가 입력/출력 회로(17)에 공급됨으로써, 입력/출력 회로(17)에 포함되는 출력 버퍼(도시되지 않음)의 임피던스가 특정된다.
도 3은 본 개시의 일 실시 예에 따른 반도체 디바이스(10)의 레이아웃 다이어그램이다. 반도체 디바이스(10)는 반도체 디바이스(10)의 단부들을 획정하는 에지들(50a, 50b, 50c 및 50d)을 가질 수 있다. 에지들(50b 및 50d)은 제1 방향(57a)을 따라 연장될 수 있고 에지들(50a 및 50c)은 제1 방향(57a)에 실질적으로 수직인 제2 방향(57b)을 따라 연장될 수 있다. 예를 들어, 도 3은 제1 및 제2 방향들(57a 및 57b)에 수직인 제3 방향(도시되지 않음)으로부터의, 회로 및 어레이 영역을 포함하는, 반도체 디바이스(10)의 레이아웃의 평면도이다. 반도체 디바이스(10)는 제1 방향(57a)에 이 순서로 정렬된 패드 형성 영역(51), 주변 회로 영역(52) 및 메모리 셀 어레이 영역(53)을 포함할 수 있다. 도 2의 데이터 인터페이스 블록(42)은 에지(50a)를 따라 패드 형성 영역(51)에 거쳐 질러 배치될 수 있다. 주변 회로 영역(52)은 패드 형성 영역(51)과 메모리 셀 어레이 영역(53) 사이에 배치될 수 있다. 패드 형성 영역(51)은 에지(50a)를 따라 배치된 복수의 패드들(54)을 포함할 수 있다. 예를 들어, 복수의 패드들(54)은 도 2의 외부 단자들(24) 및 파워 공급 단자들(26)을 포함할 수 있다. 메모리 셀 어레이 영역(53)은 예를 들어 도 2의 메모리 셀 어레이(11)를 포함할 수 있다.
도 4는 본 개시의 일 실시 예에 따른 반도체 디바이스(10)의 외부 단자 주변의 회로의 개략도이다. 예를 들어, 도 4는 제3 방향(도시되지 않음)으로부터 반도체(10)의 외부 단자 주위의 회로의 평면도이다. 반도체 디바이스(10)는 제1 방향(57a)으로 패드 형성 영역(51), 주변 회로 영역(52) 및 메모리 셀 어레이 영역(53)을 포함할 수 있다. 패드 형성 영역(51) 상의 복수의 패드들(54)은 제1 방향(57a)에 실질적으로 수직인 제2 방향(57b)으로 연장되는 에지(50a)를 따라 배치될 수 있다. 복수의 패드들(54)은 8-비트 데이터를 판독 또는 기록하기 위한 데이터 큐들(DQ0 내지 DQ7)에 대한 DQ0 내지 DQ7 패드들, 제1 파워 전압(VDD)을 수신하기 위한 복수의 VDDQ 패드들, 제2 파워 전압(VSS, 예를 들어, 접지 전압)을 수신하기 위한 복수의 VSS 패드들, 참(true) 및 상보적인 데이터 스트로브 신호들(DQS_t 및 DQS_c)을 수신하기 위한 DQS_t 패드와 DQS_c 패드, 그리고 데이터 마스크(DM) 신호를 수신하기 위한 DM 패드를 포함할 수 있다. 8-비트 데이터를 판독 또는 기록하기 위한 데이터 큐들(DQ0 내지 DQ7)에 대한 데이터 큐(DQ) 회로들(60), 데이터 스트로브(DQS) 회로(60') 및 데이터 마스크(DM) 회로(60'')를 포함하며, 제2 방향(57b)으로 정렬된 복수의 회로 블록들은 패드 형성 영역(51)와 주변 회로 영역(52)을 가로 질러 배치될 수 있다. 제2 방향(57b)에서 에지(50a)를 따른 복수의 패드들(54)의 전체 폭은 제2 방향(57b)에서 에지(50a)를 따른 복수의 DQ 회로들(60, 60' 및 60")의 전체 폭보다 실질적으로 클 수 있다. 복수의 DQ 회로들의 각각의 DQ 회로(60)는 각 DQ 회로(60)의 제2 측에 대향하는 각 DQ 회로(60)의 제1 측을 따라 배치된 복수의 비아들을 포함할 수 있다. 패드 형성 영역(51)은 복수의 DQ 회로들(60, 60' 및 60")의 제2 측들을 따라 연장된다. 예를 들어, 복수의 비아들의 각 비아는 대응하는 배선(56)에 의해 복수의 대응하는 패드들(54)의 대응하는 패드에 결합될 수 있다. 예를 들면, 배선(56)은 분배(distribution) 도전 층(예를 들면, 인라인 재분배 층[iRDL])으로 이루어진 도체일 수 있다. 예를 들어, DQ1에 대한 DQ1 회로(60)는 비아(55a) 및 비아(55b)를 포함할 수 있다. 비아(55a)는 DQ1(DQ1 패드)에 대해 패드(54)에 연결될 수 있고 비아(55b)는 VSS(VSS 패드)에 대해 패드(54)에 연결될 수 있다. 단면(100)은 DQ1 패드(54)와 비아(55a) 사이의 라인 및 제1 방향(57a) 및 제2 방향(57b)에 수직인 제 3 방향으로 연장되는 라인의 폭에 의해 획정될 수 있다. 단면(100)은 본 개시에서 나중에 언급될 수 있다. 각각의 배선(56)은 대응하는 회로 블록의 외부 영역을 가로지를 수 있다. 예를 들어, DQ1 패드(54)와 비아(55a)에 결합된 배선(56)은 DQ1에 대한 DQ0 회로(60)와 회로 블록 외부의 영역을 가로지를 수 있다. 예를 들어, DQ5 패드(54)는 DQ5 회로(60)에 대한 인접 회로 블록인 DQ4에 대해, 그리고 DQ4 회로(60)에 대한 인접 회로 블록인 DM 회로(60")에 대해 DQ4 회로(60) 위와 그를 가로질러 배치될 수 있다. 따라서, DQ5 회로(60)의 DQ5 패드와 DQ5에 대한 비아(55)를 결합하는 배선(56)은 인접한 DQ4 회로(60)와 교차할 수 있다. DQ6 패드(54)는 DQ5 회로(60) 위의 영역에 배치될 수 있고, DQ6 패드(54)와 DQ6 회로(60)를 결합하는 배선(56)은 DQ6 회로(60) 및 인접 DQ5 회로(60)의 적어도 일부를 가로 질러 교차할 수 있다.
도 5a는 본 개시에 따른 반도체 디바이스(10)의 DQ 회로(60)의 블록 다이어그램이다. 예를 들어, DQ 회로(60)는 메모리 셀 어레이 영역(53)의 복수의 메모리 셀들부터의 데이터의 판독 동작을 판독 데이터 경로(60a)를 통해 비아 1(55a)로 실행할 수 있다. DQ 회로(60)는 비아 1(55a)로부터의 데이터의 기록 동작을 기록 데이터 경로(60b)를 통해 메모리 셀 어레이 영역(53)의 복수의 메모리 셀들로 실행할 수 있다. 비아 2(55b)는 비아 1(55a) 옆에 위치될 수 있지만, 비아 2(55b)는 파워 전압을 수신하기 위한, 따라서 DQ 회로(60)의 외부에 대한 VDDQ 패드 또는 VSS 패드 중 하나에 결합될 수 있다.
예를 들어, 판독 데이터 경로(60a)는 판독 데이터 저장 회로(read data storage circuit, RDSC)(61), 판독 클럭 동기 회로(read clock synchronization circuit, RCSC)(62), 구동기 회로(driver circuit, DC) (63), 출력 버퍼 회로(output buffer, OB) 및 출력 ESD(electrostatic discharge) 보호 회로(OEP)(68')를 포함한다. 판독 데이터 저장 회로(read data storage circuit, RDSC)(61)는 메모리 셀 어레이 영역(53)의 복수의 메모리 셀들로부터 판독된 데이터를 수신하여 저장한다. 예를 들어, 판독 클럭 동기 회로(RCSC)(62)는 판독 동작을 위한 클럭 신호(판독 CLK) 및 판독 데이터 저장 회로(RDSC)(61)로부터 데이터를 수신할 수 있다. 판독 클럭 동기 회로(RCSC)(62)는 복수 비트의 데이터를 병렬로 데이터로 시간 순서로(직렬 형식) 변환하고, 판독 CLK 신호를 사용하여 시간 순서대로 데이터를 제공할 수 있다. 구동기 회로(DC) (63)는, 교정 신호 ZQ의 적어도 일부에 기초하여, 출력 버퍼(OB)(68)의 통과 속도를 조정할 수 있다(예를 들어, 도 2의 교정 단자(ZQ)(27)를 통해). 출력 버퍼(OB)(68)는 직렬 형식의 데이터를 비아 1(55a)에 제공할 수 있다. 출력 ESD 보호 회로(OEP)(68')는 출력 버퍼(OB)(68)로부터 비아 1(55a)로 전송된 데이터를 정전 방전으로 인한 고장으로부터 보호할 수 있다.
예를 들어, 기록 데이터 경로 (60b)는 기록 데이터 구동기 회로(write data driver circuit, WDDC) (64), 기록 클럭 동기 회로(write clock synchronization circuit, WCSC) (62), 타이밍 조정 회로(timing adjustment circuit, TAC)(66), 입력 버퍼(input buffer, IB)(67) 및 입력 ESD 보호 회로(IEP)(67')를 포함할 수 있다. 입력 ESD 보호 회로(IEP)(67')는 비아 1(55a)로부터 입력 버퍼(IB)(67)로 전송된 데이터를 정전 방전으로 인한 고장으로부터 보호할 수 있다. 입력 버퍼(IB)(67)는 비아 1(55a)로부터 데이터, 기준 전압(REF) 및 데이터 스트로브 클럭 신호(DQS CLK)를 수신할 수 있다. 데이터 스트로브 클럭 신호(DQS CLK)에 응답하여, 입력 버퍼(IB)(67)는 기준 전압(VREF)을 사용하여 비아 1(55a)로부터의 데이터를 래칭(latching)하여 데이터의 값을 결정할 수 있다(예를 들어, 논리 하이 레벨 또는 논리 로우 레벨). 타이밍 조정 회로(TAC)(66)는, 데이터 셋업 시간(tDS) 및 데이터 유지 시간(tDH)의 관점에서, 입력 버퍼(IB)(67)로부터 기록 데이터 경로(60b)의 후단(later stage)으로 데이터를 제공하기 위한 타이밍을 조정할 수 있다. 예를 들어, 데이터 셋업 시간(tDS)은 데이터 스트로브 신호(DQS)의 상승 및 하강 에지 모두에 대해 패드(54)에서 입력 데이터 핀의 셋업 시간을 나타낼 수 있다. 데이터 유지 시간(tDH)은 데이터 스트로브 신호(DQS)의 상승 및 하강 에지 모두에 대해 패드(54)에서의 입력 데이터 핀의 유지 시간을 나타낼 수 있다. 예를 들어, 기록 클럭 동기 회로(WCSC)(65)는 기록 동작을 위한 클럭 신호(기록 CLK) 및 타이밍 조정 회로(TAC) (66)로부터의 데이터를 수신할 수 있다. 기록 클럭 동기 회로(WCSC)(65)는 직렬 형식의 데이터를 병렬의 복수 비트의 데이터로 병렬 변환하고, 기록 CLK 신호에 응답하여 기록 데이터 구동기 회로(WDDC)(64)에 병렬의 복수 비트의 데이터를 제공한다. 기록 데이터 구동기 회로(WDDC)(64)는 메모리 셀 어레이 영역(53)의 메모리 셀들에 병렬의 데이터를 제공할 수 있는 복수의 구동기를 포함할 수 있다.
도 5b는 본 개시의 일 실시 예에 따른 반도체 디바이스(10)의 DQ 회로(60) 및 패드(54)를 포함하는 레이아웃 다이어그램이다. 예를 들어, 도 5b는 반도체 디바이스(10)의 DQ 회로(60), 패드(54), 비아 1(55a) 및 비아 2(55b)의 제1 및 제2 방향들(57a, 57b)에 수직인 제3 방향(도시되지 않음)으로부터의 레이아웃의 평면도이다. 예를 들어, DQ 회로(60)는 도 5a의 DQ 회로(60)일 수 있다. 예를 들어, 판독 데이터 저장 회로(RDSC)(61) 및 기록 데이터 구동기 회로(WDDC)(64)는 도 4의 복수의 DQ 회로들(60), DQS 회로(60') 및 DM 회로(60") 중 하나에 결합된 패드(54) 아래에 배치될 수 있다. 예를 들어, 복수의 DQ 회로들(60), DQS 회로(60') 및 DM 회로(60")들 중 하나는 패드 형성 영역(51)과 주변 회로 영역(52)을 가로 질러 배치될 수 있다. 기록 데이터 구동기 회로(WDDC)(64) 및 판독 데이터 저장 회로(RDSC)(61)의 적어도 일부는 패드 형성 영역(51)에 형성될 수 있다.
예를 들어, 판독 클럭 동기 회로(RCSC)(62)는 제1 방향(57a)에 위치된 판독 데이터 저장 회로(RDSC)(61)의 옆에 배치될 수 있다. 구동기 회로(DC)(63)는 제1 방향(57a)에 위치된 판독 클럭 동기 회로(RCSC)(62)의 옆에 배치될 수 있다. 출력 버퍼(OB)(68)는 제1 방향(57a)에서 구동기 회로(DC)(63)와 비아 1(55a) 아래의 출력 ESD 보호 회로(OEP) (68') 사이에 배치될 수 있다. 따라서, 판독 데이터 저장 회로(RDSC)(61), 판독 클럭 동기 회로(RCSC)(62), 구동기 회로(DC)(63), 출력 버퍼(OB)(68) 및 출력 ESD 보호 회로(OEP) (68')를 포함하는, 판독 데이터 경로(60a)의 회로 구성 요소들은 제3 방향의 관점에서 패드(54)와 비아 1(55a) 사이의 영역에 배치될 수 있다.
예를 들어, 기록 클럭 동기 회로(WCSC)(65)는 제1 방향(57a)으로 위치하는 판독 데이터 저장 회로(RDSC)(61)의 옆에 배치될 수 있다. 타이밍 조정 회로(TAC)(66)는 제1 방향(57a)으로 위치된 기록 클럭 동기 회로(WCSC)(65)의 옆에 배치될 수 있다. 입력 버퍼(IB) (67)는, 제1 방향(57a)의 타이밍 조정 회로(TAC)(66)와 VDDQ 또는 VSS 중 어느 하나의 파워 공급 전위를 갖는 비아 2(55b)로부터의 전압 신호를 정전기로 인한 고장으로부터 보호할 수 있는 비아 2(55b) 아래의 VDDQ/VSS ESD 보호 회로(VVEP)(69)의 제1 방향(57a)에 위치된 입력 ESD 보호 회로(IEP) (67') 사이에 배치될 수 있다. 예를 들어, 비아 1(55a)은 비아 2(55b)로부터 제2 방향(57b)에 위치될 수 있고, 출력 ESD 보호 회로(OEP)(68')는 VDDQ/VSS ESD 보호 회로(VVEP)(69)로부터 제2 방향(57b)에 위치될 수 있다. 그러므로, 기록 데이터 구동기 회로(WDDC)(64), 기록 클럭 동기 회로(WCSC)(65), 타이밍 조정 회로(TAC)(63), 입력 버퍼(IB)(67) 및 입력 ESD 보호 회로(IEP)(67')를 포함하는, 기록 데이터 경로(60b)의 회로 구성 요소들은 제3 방향의 관점에서 패드(54)와 비아 2(55b) 사이의 영역에 배치될 수 있다.
도 6은 본 개시의 일 실시 예에 따른 반도체 디바이스(10)에서 복수의 DQ 회로들(60), DQS 회로(60') 및 복수의 DQ 회로들(60) 및 DQS 회로(60') 위에 있는 복수의 패드들(54)을 포함하는 레이아웃 다이어그램이다. 예를 들어, 도 6은 제3 방향(도시되지 않음)으로부터 반도체 디바이스(10)의 복수의 DQ 회로들(60) 및 DQS 회로(60') 위에 있는 복수의 패드들(54)의 평면도이다. 복수의 패드들(54)은 DQ0에 대한 DQ 회로(60)의 판독 데이터 저장 회로(RDSC) 및 기록 데이터 구동기 회로(WDDC) 위에 위치할 수 있는 DQS_t 패드(54a) 및 DQS_c 패드(54b)를 포함할 수 있다. 복수의 패드(54)는 DQ1에 대한 DQ 회로(60)의 판독 데이터 저장 회로(RDSC) 및 기록 데이터 구동기 회로(WDDC) 위에 위치될 수 있는 DQS_c 패드 및 VSS 패드를 포함할 수 있다. 복수의 패드들(54)은 DQS 회로(60') 위에 위치될 수 있는 VSS 패드, DQ4 패드 및 VDDQ 패드를 포함할 수 있다. 복수의 패드들(54)은 DQ7에 대한 DQ 회로(60)의 판독 데이터 저장 회로(RDSC) 및 기록 데이터 구동기 회로(WDDC) 위에 위치할 수 있는 VDDQ 패드 및 DQ7 패드를 포함할 수 있다. 이전에 도 4에서 도시된 바와 같이, DQ0에 대한 DQ 회로(60) 상의 DQS_t 패드(54a)는 DQS 회로 (60')의 비아(55c)에 결합될 수 있고, DQ0 및 DQ1에 대한 DQ 회로(60) 상의 DQS_c 패드(54b)는 DQS 회로(60')의 비아(55c)에 결합될 수 있다. 기록 동작 라인(기록 CLK)은 기록 동작(기록 CLK)을 위한 클럭 신호를 제공하기 위해 DQ 회로(60)의 기록 클럭 동기 회로(WCSC)에 결합될 수 있다. 판독 클럭 라인(판독 CLK)은 판독 동작(판독 CLK)을 위한 클럭 신호를 제공하기 위해 DQ 회로(60) 내의 판독 클럭 동기 회로(RCSC)에 결합될 수 있다. 데이터 스트로브 클럭 신호(DQS CLK)는 데이터 스트로브 클럭 라인(DQS CLK)을 통해 DQS 회로(60')로부터 DQ 회로(60)의 입력 버퍼(IB)로 제공될 수 있다.
DQ 회로(60)는 제3 방향에서 보아 DQ 회로(50)의 비아와 패드 사이에 위치할 수 있고, 여기서 패드는 패드 아래에 있지 않은 DQ 회로(60)에 결합될 수 있다. 즉, DQ 회로(60)에 결합된 패드는 제3 방향에서 보았을 때 DQ 회로(60)의 외부에 위치할 수 있다.
도 7은 본 개시에 따른 반도체 디바이스(10)의 DQ 회로(60)의 출력 버퍼(68)의 유닛 회로(70)의 회로도이다. 예를 들어, 도 5a 및 도 5b의 출력 버퍼(68)는 복수의 유닛 회로들(70)(도시되지 않은)을 포함할 수 있다. 각각의 유닛 회로(70)는 구동기 회로(DC)(63)에 의해 조정된 바와 같이, ZQ 교정에 기초한 원하는 출력 임피던스 및 출력 속도 교정에 기초한 원하는 출력 속도를 나타내기 위한 복수의 트랜지스터 회로들을 포함할 수 있다. 예를 들어, 출력 버퍼(68)의 유닛 회로(70)는 조정 신호(adj-sig)를 수신하는 트랜지스터(T1), 제어 신호(ctrl-sig)를 수신하는 트랜지스터(T2), 풀업 저항기(R1), 풀다운 저항기(R2) 및 파워 공급 전위들(VDDQ 및 VSS) 사이에서 순서로 직렬 결합된 풀다운 제어 신호(PullDown ctrl-sig)를 수신하는 트랜지스터(T3)를 포함할 수 있다. 예를 들어, 하나의 트랜지스터(T1, T2, T3) 중 하나는 N-채널 유형일 수 있다. 풀업 저항기(R1)와 풀다운 저항기(R2)를 연결하는 노드는 데이터가 판독되는 DQ(예를 들어, DQ0, DQ1, ..., DQ7)에 대한 패드(54)에 추가로 연결될 수 있는 비아(55)에 연결될 수 있다.
도 8은 본 개시에 따른 반도체 디바이스의 외부 단자 주위 회로의 개략도이다. 예를 들어, 도 8은 도 4의 단면(100)을 따른 반도체(10)의 외부 단자 주위의 회로의 단면도이다. 반도체(10)는 반도체 기판(89), 반도체 기판(89)과 제1 내지 제4 배선 층들(81 내지 84)를 포함하는 멀티-레벨 배선 구조의 복수의 배선 층들을 절연하는 절연 물질(87), 도체(85) 및 패시베이션(passivation) 층(86)을 포함한다. 제1 내지 제4 배선 층들(81 내지 84)의 각 층은 도체 배선을 형성하는 금속 층과 금속 층을 다른 배선 층들의 금속 층과 분리하기 위한 절연체로서의 층간 절연 필름을 포함할 수 있다. 금속 층의 회로 구성 요소 및 다른 배선 층의 금속 층의 다른 구성 요소는 접촉 플러그(contact plug) 및/또는 도전성 비아에 의해 결합될 수 있다. DQ 회로(60), DQS 회로(60') 및 DM 회로(60')는 제1 내지 제4 레벨 배선 층들(81 내지 84)을 통해 제공될 수 있다.
표 1은 배선 층들의 예시적인 물질 및 두께를 보여준다.
배선 층 레벨 물질 두께(um)
1st 레벨 배선 층 금속 0: 텅스턴 0.02
2nd 레벨 배선 층 금속 1: 구리 0.2
3rd 레벨 배선 층 금속 2: 구리 0.3
4th 레벨 배선 층 금속 3: 알루미늄 0.7
예를 들어, DQ 회로(60)의 트랜지스터의 게이트(91a)는 절연 물질(87) 내에 배치될 수 있고, 트랜지스터의 소스/드레인 확산부들(소스 또는 드레인 영역)(91b)은 반도체 기판(89)에 배치될 수 있다. 소스/드레인 확산부들(91b) 중 하나는 접촉 플러그(880), 저 도전성 금속 층(텅스텐과 같은, 저 도전성 물질의, 금속 0)(81a)의 구성 요소 및 도전성 플러그(881)를 통해 제2 레벨 배선 층(82)의 고 도전성 금속 층(구리와 같은, 고 도전성 물질의, 금속 1)(82a)로 이루어진 회로 구성 요소에 결합될 수 있다. 금속 층(금속 1)(82a)의 회로 구성 요소는 금속 층(금속 0)(81a)으로 이루어진 도체에 결합될 수 있다. 금속 층(금속 0)(81a)은 다른 접촉 플러그(881)를 통해 제1 레벨 배선 층(81)에 배치되는, 텅스텐과 같은, 전형적으로 고 임피던스의 매우 얇다. 도체는 예를 들어 풀업 저항기(R1) 또는 풀다운 저항기(R2)일 수 있다. 제1 층간 절연 필름(81b)은, 풀업 저항기(R1) 또는 풀다운 저항기(R2)를 포함하는, 금속 층(금속 0)(81a)으로 이루어진 도체를 덮을 수 있다. 저항기는 제2 층 배선 층(82)의 금속 층(금속 1)(82a)으로 이루어진 다른 도체에 결합될 수 있다. 제2 층간 절연 필름(82b)은 금속 층(금속 1)(82a)으로 이루어진 다른 도체를 덮을 수 있다. 금속 층(금속 1)(82a)으로 이루어진 다른 도체는 도전성 비아(882)에 의해 제3 층 배선 층(83)의 고 도전성 금속 층(구리와 같은, 고 도전성 물질의, 금속 2)(83a)으로 이루어진 회로 구성 요소에 결합될 수 있다. 제3 층간 절연 필름(83b)은 금속 층(금속 2)(83a)으로 이루어진 회로 구성 요소를 덮을 수 있다. 회로 구성 요소는 제4 레벨 배선 층(84)에서 중간 도전성 금속 층(알루미늄과 같은, 중간 도전성 물질의, 금속 3)(84a)으로 이루어진 비아 1(55)에 결합될 수 있다. 제4 층간 절연 필름(84b)은 금속 층(금속 3)(84a)으로 이루어진 비아 1(55)를 덮을 수 있다. 이런 방법으로, 반도체 기판(89)의 DQ 회로(60)의 트랜지스터의 소스 또는 드레인 영역(91b)은 제1 내지 제4 레벨 배선 층들(81 내지 84)을 관통하여 접촉 플러그들(880, 881) 및 접촉 비아(882)를 통해 제4 레벨 배선 층(84)의 비아 1(55)에 결합될 수 있다. 유사하게, 제4 레벨 배선 층(84)의 금속 층(금속 3)(84a)으로 이루어진, DQ 회로(60) 및 DQS 회로(61)의 비아(55)는 도전 플러그 및 도전성 비아를 통해 반도체 기판(89)의 트랜지스터에 결합될 수 있다.
제4 레벨 배선 층(84)은, 금속 층(금속 3)(84a)을 덮는, 전형적으로 매우 두꺼운, 제4 층간 절연 필름(84b)을 포함할 수 있다. 제4 층간 절연 필름(84b)은 구멍을 가질 수 있고, 금속 층(금속 3)(84a)으로 이루어진 비아 1(55)은 구멍에서 도체(85)와 접촉할 수 있다. 도체(85)는 제4 레벨 배선 층의 층간 절연 필름 상에 형성된 분배 도전성 층(distribution conductive layer)(예를 들어, 인라인 재 분배 층(inline redistribution layer)[iRDL])으로 이루어질 수 있다. 예를 들어, 분배 도전성 층은 대략 4.5 ㎛의 두께를 갖는 알루미늄과 같은 중간-레벨 도전성 물질로 이루어질 수 있다. 예를 들어, 도체(85)는 상기 도체(85)의 임피던스를 감소시키기 위해 대략 8 ㎛의 폭을 가질 수 있다. DQ 패드(54)(예를 들어, DQ1 패드(54))는 폴리이미드(PI)로 이루어진 패시베이션 층(86)에 의해 둘러싸인 도체(85) 상에 배치될 수 있다. 그러므로, 도 4와 같은 DQ0 패드(54)와 DQ0에 대한 DQ 회로(60)의 비아(55) 사이의 배선(56)과 같은, 가장 긴 도체(85)의 임피던스는 감소될 수 있고, DQ7 패드(54)와 DQ7에 대한 DQ 회로(60)의 비아(55) 사이의 배선(56)과 같은, 가장 짧은 도체(85)의 임피던스는 더욱 감소될 수 있다. 따라서, DQ0 내지 DQ7에 대한 기록 데이터 경로(60b) 또는 판독 데이터 경로(60a)(도 5a에 도시된 바와 같이)의 임피던스의 차이가 허용 가능한 범위 내로 감소될 수 있다.
도체(85)의 임피던스는 두께, 폭 및/또는 재료에 의존하지만, 금속 층(금속 3)(84a)과 도체(85)가 서로 인접하게 형성될 때, 도체(85)의 폭보다는 도체(85)의 두께를 제어하는 것이 가능할 수 있다. 예를 들어, 도체(85)의 두께는 금속 층(금속 3)(84a)의 복수 배(예를 들어, 적어도 5 배) 또는 그 이상일 수 있다. 도체(85)는 전술한 바와 같이 증가된 두께로 형성될 수 있기 때문에, 제1 내지 제4 레벨 배선 층들(81 내지 84)을 포함하는 복수의 배선 층들을 형성하는 공정을 위한 기계와는 독립적으로, iRDL 형성 공정 전용의 제조 장치를 사용하여 분배 도전성 층의 도체(85)를 형성하는 것이 바람직할 수 있다.
본 발명은 특정 바람직한 실시 예들 및 예시들과 관련하여 개시되었지만, 당업자는 본 발명이 구체적으로 개시된 실시 예를 넘어서서 본 발명의 다른 대안적인 실시 예 및/또는 용도 및 명백한 변형 및 균등물에까지 확장된다는 것을 이해할 것이다. 또한, 본 발명의 범주 내에 있는 다른 변형은 본 개시 내용에 기초하여 당업자에게 쉽게 명백해질 것이다. 또한, 특정 특징들 및 실시 형태들의 다양한 조합 또는 서브 조합이 이루어질 수 있고 여전히 본 발명의 범위 내에 있다는 것이 고려된다. 개시된 실시 예의 다양한 특징 및 양태가 개시된 발명의 다양한 모드를 형성하기 위해 서로 결합되거나 대체될 수 있음을 이해해야 한다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범위는 상술한 특정 개시된 실시 예에 의해 제한되어서는 안 된다.

Claims (24)

  1. 반도체 칩(chip)을 포함하는 장치로서, 상기 반도체 칩은:
    상기 반도체 칩의 종단(termination)을 획정하는 에지(edge);
    상기 에지를 따른 패드(pad) 형성 영역으로서, 상기 에지를 따라 배치된 복수의 패드들을 포함하는, 상기 패드 형성 영역;
    트랜지스터(transistor), 상기 트랜지스터에 결합된 비아(via) 및 상기 트랜지스터와 연관된 제1 회로를 포함하는 회로 블록; 및
    상기 비아를 상기 복수의 패드들 중 대응되는 패드에 결합시키는 분배 도체(distribution conductor)를 포함하고,
    상기 제1 회로는 상기 패드 형성 영역과 상기 비아 사이에서 변위(displacement)되는, 장치.
  2. 제1항에 있어서, 상기 트랜지스터는 상기 제1 회로와 상기 비아 사이에 배치되는, 장치.
  3. 제1항에 있어서,
    상기 회로 블록은 상기 제1 회로와 연관된 제2 회로를 더 포함하고; 그리고
    상기 제2 회로는 상기 복수의 패드들 중 적어도 하나의 패드 아래의 상기 패드 형성 영역에 형성되는, 장치.
  4. 제3항에 있어서, 상기 복수의 패드들 중 상기 적어도 하나의 패드는 상기 복수의 패드들 중 상기 대응되는 패드와 상이하고, 상기 복수의 패드들 중 상기 대응되는 패드는 상기 회로 블록으로부터 멀리 떨어져 위치되는, 장치.
  5. 제1항에 있어서,
    상기 반도체 칩은 멀티 레벨 배선 구조를 더 포함하고,
    상기 멀티 레벨 배선 구조는 적어도 제1 레벨 배선 층 및 제2 레벨 배선 층을 포함하고, 상기 제1 레벨 배선 층은 하나 이상의 제1 도체들 및 상기 하나 이상의 제1 도체들을 덮는 제1 층간 절연 필름을 포함하며, 상기 제2 레벨 배선 층은 하나 이상의 제2 도체들 및 상기 하나 이상의 제2 도체들을 덮는 제2 층간 절연 필름을 포함하고, 그리고
    상기 분배 도체는 상기 하나 이상의 제1 및 제2 도체들 각각보다 두께가 더 큰, 장치.
  6. 제5항에 있어서, 상기 분배 도체는 상기 하나 이상의 제1 및 제2 도체들 각각의 적어도 5배의 두께를 갖는, 장치.
  7. 제5항에 있어서, 상기 분배 도체는 상기 하나 이상의 제1 및 제2 도체들 각각의 5배 이상의 두께를 갖는, 장치.
  8. 제1항에 있어서, 상기 패드 및 상기 분배 도체는 분배 도전성 층으로 이루어진, 장치.
  9. 제8항에 있어서, 상기 분배 도전성 층은 중간 도전성 물질로 이루어진, 장치.
  10. 반도체 칩에 있어서,
    패드 형성 영역에 포함된 패드로서, 외부 회로 소자(circuitry)에 결합되도록 구성된 상기 패드;
    상기 패드에 결합된 적어도 하나의 비아를 포함하는 제1 회로; 및
    상기 비아를 상기 패드에 결합시키는 도체를 포함하고,
    상기 비아는 상기 제1 회로의 제2 측에 대향하는 상기 제1 회로의 제1 측을 따라 배치되고, 상기 패드 형성 영역은 상기 제1 회로의 상기 제2 측을 따라 연장되는, 반도체 칩.
  11. 반도체 칩에 있어서,
    패드 형성 영역에 포함된 패드로서, 외부 회로 소자에 결합되도록 구성된 상기 패드;
    상기 패드에 결합된 비아를 포함하는 제1 회로;
    패드 및 상기 패드와 상기 비아를 결합시키는 도체를 포함하는 분배 도전성 층;
    제1 금속 층을 포함하는 제1 배선 층; 및
    상기 제1 배선 층과 상기 분배 도전성 층 사이의, 제2 금속 층을 포함하는 제2 배선 층을 포함하고,
    상기 비아는 상기 제1 회로의 제2 측에 대향하는 상기 제1 회로의 제1 측을 따라 배치되고, 상기 패드 형성 영역은 상기 제1 회로의 상기 제2 측을 따라 연장되고,
    상기 비아는 상기 제2 금속 층으로 이루어진, 반도체 칩.
  12. 제11항에 있어서, 상기 제2 금속 층은 중간 도전성 물질로 이루어진, 반도체 칩.
  13. 제11항에 있어서, 상기 제1 회로의 적어도 일부는 상기 제1 배선 층 상에 배치되는, 반도체 칩.
  14. 제13항에 있어서, 상기 제1 배선 층에 대하여 상기 제2 배선 층의 반대측에 있는 반도체 기판을 더 포함하고,
    상기 제1 회로는 상기 반도체 기판의 적어도 일부분으로 이루어진 적어도 하나의 트랜지스터를 포함하는, 반도체 칩.
  15. 제11항에 있어서, 상기 제1 금속 층은 낮은 도전성 물질로 이루어지고; 그리고
    상기 제1 회로는 상기 제1 금속 층으로 이루어진 적어도 하나의 저항기를 포함하는, 반도체 칩.
  16. 제12항에 있어서, 상기 제1 회로는,
    메모리 셀 어레이로부터 제1 판독 데이터를 수신하여 병렬의 상기 제1 판독 데이터를 직렬의 제2 판독 데이터로 변환하도록 구성되며, 상기 제2 판독 데이터를 상기 비아에 제공하도록 더 구성된, 제1 변환 회로를 포함하는 판독 경로; 및
    상기 비아로부터 직렬의 제1 기록 데이터를 수신하여 상기 제1 기록 데이터를 병렬의 제2 기록 데이터로 변환하도록 구성되며, 상기 제2 기록 데이터를 상기 메모리 셀 어레이에 제공하도록 더 구성된, 제2 변환 회로를 포함하는 기록 경로를 포함하는, 반도체 칩.
  17. 장치에 있어서,
    상기 장치의 에지에 배치된 복수의 패드들을 포함하는 패드 형성 영역;
    메모리 셀 어레이에 결합된 복수의 회로 블록들을 포함하는 주변 회로 영역으로서, 상기 복수의 회로 블록들의 각각의 회로 블록은 각각의 회로 블록에 대하여 상기 패드 형성 영역과는 반대측에 배치된 비아를 포함하는, 상기 주변 회로 영역; 및
    복수의 도체들로서, 각각의 도체는 상기 비아를 상기 복수의 패드들 중 대응되는 패드에 결합시키고, 상기 비아를 포함하는 상기 회로 블록 외부의 상기 주변 회로 영역의 영역을 적어도 부분적으로 가로 지르는, 상기 복수의 도체들을 포함하는, 장치.
  18. 제17항에 있어서, 상기 비아를 상기 대응되는 패드에 결합시키는 각각의 도체는 상기 비아를 포함하는 상기 회로 블록의 인접한 회로 블록을 가로 지르는, 장치.
  19. 제17항에 있어서, 상기 에지를 따른 상기 복수의 회로 블록들의 전체 폭은 상기 에지를 따른 상기 복수의 패드들의 전체 폭보다 큰, 장치.
  20. 제17항에 있어서, 상기 회로 블록들의 각각의 회로 블록에 결합되며 클럭 신호를 제공하도록 구성된 클럭 라인을 더 포함하는, 장치.
  21. 제10항에 있어서, 상기 제1 회로는 DQ 회로인, 반도체 칩.
  22. 제10항에 있어서, 상기 제1 회로는 데이터 스트로브 회로인, 반도체 칩.
  23. 제10항에 있어서, 상기 제1 회로는 데이터 마스크 회로인, 반도체 칩.
  24. 제10항에 있어서, 상기 도체는 분배 도전성 층을 포함하는, 반도체 칩.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020252B2 (en) * 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10156893B1 (en) 2017-06-20 2018-12-18 Micron Technology, Inc. Wiring with external terminal
US10115709B1 (en) 2017-07-07 2018-10-30 Micron Technology, Inc. Apparatuses comprising semiconductor dies in face-to-face arrangements
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US11604714B2 (en) 2017-08-09 2023-03-14 Samsung Electronics Co, Ltd. Memory device for efficiently determining whether to perform re-training operation and memory system including the same
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
US10916497B2 (en) * 2018-09-27 2021-02-09 Micron Technology, Inc. Apparatuses and methods for protecting transistor in a memory circuit
US10811057B1 (en) 2019-03-26 2020-10-20 Micron Technology, Inc. Centralized placement of command and address in memory devices
US10978117B2 (en) 2019-03-26 2021-04-13 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices
US10811059B1 (en) 2019-03-27 2020-10-20 Micron Technology, Inc. Routing for power signals including a redistribution layer
US10885955B2 (en) * 2019-04-03 2021-01-05 Micron Technology, Inc. Driver circuit equipped with power gating circuit
US11031335B2 (en) 2019-04-03 2021-06-08 Micron Technology, Inc. Semiconductor devices including redistribution layers
US11158640B2 (en) 2019-04-22 2021-10-26 Micron Technology, Inc. Apparatus comprising compensation capacitors and related memory devices and electronic systems
DE112019007426T5 (de) * 2019-05-31 2022-02-24 Micron Technology, Inc. Speichergerät mit verbessertem esd-schutz und sicherem zugriff von einer prüfmaschine
US11075205B2 (en) * 2019-07-31 2021-07-27 Micron Technology, Inc. Apparatuses including conductive structures and layouts thereof
US11424169B2 (en) 2019-08-08 2022-08-23 Micron Technology, Inc. Memory device including circuitry under bond pads
JP2021034084A (ja) * 2019-08-26 2021-03-01 キオクシア株式会社 半導体記憶装置
KR20210027896A (ko) * 2019-09-03 2021-03-11 삼성전자주식회사 캘리브레이션 시간을 줄일 수 있는 멀티 칩 패키지 및 그것의 zq 캘리브레이션 방법
US11367478B2 (en) * 2020-01-14 2022-06-21 Changxin Memory Technologies, Inc. Integrated circuit structure and memory
WO2021143050A1 (zh) * 2020-01-14 2021-07-22 长鑫存储技术有限公司 集成电路结构和存储器
CN113192541B (zh) * 2020-01-14 2024-06-07 长鑫存储技术(上海)有限公司 集成电路结构和存储器
EP3923285B1 (en) * 2020-01-14 2023-06-14 Changxin Memory Technologies, Inc. Integrated circuit structure and memory
EP3905247A4 (en) * 2020-01-14 2022-04-06 Changxin Memory Technologies, Inc. INTEGRATED CIRCUIT STRUCTURE AND MEMORY
CN113129942A (zh) * 2020-01-14 2021-07-16 长鑫存储技术有限公司 集成电路结构和存储器
US11251148B2 (en) * 2020-01-28 2022-02-15 Micron Technology, Inc. Semiconductor devices including array power pads, and associated semiconductor device packages and systems
US12033945B2 (en) * 2020-03-27 2024-07-09 Micron Technology, Inc. Microelectronic device interface configurations, and associated methods, devices, and systems
CN114121082B (zh) 2020-08-26 2024-12-06 长鑫存储技术(上海)有限公司 传输电路、接口电路以及存储器
US11475940B2 (en) * 2020-12-11 2022-10-18 Micron Technology, Inc. Semiconductor device layout for a plurality of pads and a plurality of data queue circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100214812A1 (en) * 2009-02-24 2010-08-26 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594371A (en) 1994-06-28 1997-01-14 Nippon Telegraph And Telephone Corporation Low voltage SOI (Silicon On Insulator) logic circuit
TW399319B (en) 1997-03-19 2000-07-21 Hitachi Ltd Semiconductor device
JP4056107B2 (ja) 1997-06-20 2008-03-05 エルピーダメモリ株式会社 半導体集積回路
JPH1131385A (ja) 1997-07-08 1999-02-02 Hitachi Ltd 半導体装置
JP4390304B2 (ja) 1998-05-26 2009-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
JP3187019B2 (ja) 1998-12-10 2001-07-11 沖電気工業株式会社 半導体集積回路及びその試験方法
JP4632107B2 (ja) 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
JP4216825B2 (ja) 2005-03-22 2009-01-28 株式会社日立製作所 半導体パッケージ
JP4071782B2 (ja) * 2005-05-30 2008-04-02 松下電器産業株式会社 半導体装置
US7391107B2 (en) 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
KR100690922B1 (ko) 2005-08-26 2007-03-09 삼성전자주식회사 반도체 소자 패키지
KR100909969B1 (ko) * 2007-06-28 2009-07-29 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
US7940500B2 (en) 2008-05-23 2011-05-10 Sae Magnetics (H.K.) Ltd. Multi-chip module package including external and internal electrostatic discharge protection circuits, and/or method of making the same
JP5510862B2 (ja) 2009-03-10 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2010278318A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
US8269348B2 (en) 2010-02-22 2012-09-18 Texas Instruments Incorporated IC die including RDL capture pads with notch having bonding connectors or its UBM pad over the notch
JP2011222919A (ja) 2010-04-14 2011-11-04 Elpida Memory Inc 半導体装置
US9666238B2 (en) 2011-05-12 2017-05-30 Rambus Inc. Stacked DRAM device and method of manufacture
JP2013229455A (ja) 2012-04-26 2013-11-07 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2014010845A (ja) 2012-06-27 2014-01-20 Ps4 Luxco S A R L 半導体装置
KR20140141098A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 메모리 및 메모리 시스템
JP2015032651A (ja) 2013-08-01 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
JP2015109408A (ja) 2013-10-22 2015-06-11 マイクロン テクノロジー， インク． 複合チップ、半導体装置、及び半導体装置の製造方法
US9577025B2 (en) 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
KR102026979B1 (ko) 2014-04-18 2019-09-30 에스케이하이닉스 주식회사 반도체 칩 적층 패키지
JP6348009B2 (ja) * 2014-07-15 2018-06-27 ラピスセミコンダクタ株式会社 半導体装置
KR20170045554A (ko) 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
KR20170045553A (ko) 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 재배선 라인을 구비하는 반도체 장치
US10020252B2 (en) * 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100214812A1 (en) * 2009-02-24 2010-08-26 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device

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