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KR102195275B1 - 콘택홀 형성 방법 및 이를 적용한 어레이 기판 - Google Patents

콘택홀 형성 방법 및 이를 적용한 어레이 기판 Download PDF

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KR102195275B1
KR102195275B1 KR1020130159420A KR20130159420A KR102195275B1 KR 102195275 B1 KR102195275 B1 KR 102195275B1 KR 1020130159420 A KR1020130159420 A KR 1020130159420A KR 20130159420 A KR20130159420 A KR 20130159420A KR 102195275 B1 KR102195275 B1 KR 102195275B1
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KR
South Korea
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contact hole
array substrate
pattern
gate
electrode
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KR1020130159420A
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송영규
이경언
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엘지디스플레이 주식회사
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Abstract

본 발명은, 다수의 화소영역을 갖는 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 다수의 각 화소영역에는 하나 이상의 콘택홀이 구비되며 박막트랜지스터와 상기 박막트랜지스터의 드레인 전극과 연결된 화소전극이 구비되고, 상기 콘택홀을 통해 제 1 패턴과 제 2 패턴이 서로 접촉하는 구성을 이루는 어레이 기판에 있어서, 상기 콘택홀은 상기 제 1 패턴의 일 끝단의 소정폭의 표면과 상기 일끝단의 측면 및 상기 제 1 패턴이 형성된 층 표면을 노출시키는 형태를 가지며, 상기 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 접촉하는 구성을 이루는 것이 특징인 어레이 기판 및 콘택홀 형성 방법을 제공한다.

Description

콘택홀 형성 방법 및 이를 적용한 어레이 기판{Method of forming contact hole and array substrate applying to the same}
본 발명은 개구율을 향상시킬 수 있는 콘택홀 형성 방법 및 이를 적용한 어레이 기판에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
상기 어레이 기판에는 서로 교차하여 화소영역을 정의하는 게이트 및 데이터 배선과, 각 화소영역 내에 스위칭 소자인 박막트랜지스터가 구비되고 있다.
또한, 각 화소영역에는 화소전극이 상기 박막트랜지스터와 연결되며 구비되고 있다.
조금 더 상세히 일례로서 액정표시장치에 구비되는 어레이 기판의 평면도를 참고하여 어레이 기판의 대해 설명한다.
도 1은 종래의 액정표시장치용 어레이 기판의 표시영역에 구비된 하나의 화소영역에 대한 평면도이다.
도시한 바와 같이, 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)에는 일 방향을 따라 다수의 게이트 배선(43)이 형성되어 있으며, 상기 다수의 각 게이트 배선(43)과 교차하여 화소영역(P)을 정의하며 다수의 데이터 배선(51)이 형성되어 있다.
그리고 상기 각 게이트 배선(43)과 데이터 배선(51)에 의해 포획된 영역인 각 화소영역(P)에는 상기 게이트 배선(43) 및 데이터 배선(51)과 연결되는 박막트랜지스터(Tr)가 형성되어 있다.
상기 박막트랜지스터(Tr)는 게이트 전극(45)과 게이트 절연막(미도시)과 반도체층(미도시)과 서로 이격하는 소스 및 드레인 전극(55, 58)으로 구성되고 있다.
이때, 상기 게이트 전극(44a 44b)은 상기 게이트 배선(43) 그 자체의 일부와 상기 게이트 배선(43)에서 분기한 이중 게이트 전극 형태를 이루고 있으며, 상기 소스 전극(55)은 상기 데이터 배선(51)이 그 자체로 형성되고 있으며, 상기 드레인 전극(58)은 화소전극(60)과 전기적 연결을 위해 화소영역(P)의 중앙부 또는 일 측부 즉, 상기 게이트 배선(43)의 외측으로 길게 연장 형성되고 있다.
한편, 상기 박막트랜지스터(Tr)를 덮으며 제 1 보호층(미도시) 및 제 2 보호층(미도시)이 구비되고 있으며, 상기 제 1 보호층(미도시)에는 상기 박막트랜지스터(Tr)의 드레인 전극(56)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다.
그리고 상기 제 제 1 보호층(미도시) 상부에는 상기 드레인 콘택홀(dch)을 통해 상기 드레인 전극(56)의 표면과 접촉하며 각 화소영역(P)에 대해 화소전극(60)이 형성되고 있다.
또한, 도면에 나타나지 않았지만, 상기 화소전극(60) 위로 절연층(미도시)을 개재하여 표시영역 전면에 상기 화소전극(60)에 대응하여 다수의 바(bar) 형태의 개구(op)를 갖는 공통전극(70)이 형성되고 있다.
이러한 구조를 갖는 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)의 경우, 각 화소영역(P) 내에서 다수의 콘택홀(sch, dch)이 구비되고 있다.
이러한 다수의 각 콘택홀(sch, dch)은 일반적으로 제조 공정시의 미스얼라인(msialign) 등을 고려하여 항상 상기 콘택홀(sch, dch)을 통해 노출되어야 하는 층의 일정 부분을 패드로 하고, 상기 패드에 대해 형성하게 된다.
일례로 반도체층(41)에 있어 이와 소스 전극 및 드레인 전극(55, 58)을 접촉시키기 위해 상기 반도체층(41)의 일정 부분을 패드로 하여 상기 각 패드를 노출시키기 위해 게이트 절연막(미도시) 및 층간절연막(미도시)에 대해 반도체층 콘택홀(sch)을 형성함으로서 상기 반도체층(41)의 패드의 표면을 노출시키고 있다.
또 따른 일례로 상기 드레인 콘택홀(dch)은 상기 드레인 전극(58)의 일부를 패드로 하여 상기 드레인 전극 패드에 대해 제 1 보호층(미도시)을 제거시켜 상기 드레인 전극(58)의 표면을 노출시키는 형태로 형성되고 있다.
이렇게 각 화소영역(P) 내에 구비되는 다수의 콘택홀(sch, dch)이 구비되는 부분은 각 화소영역(P) 내에서 실제 화상을 표시하는 영역이 되지 않으며, 비표시영역을 이루게 되므로 실제 화소영역(P)에 있어 개구율을 저하시키는 요인이 되고 있다.
한편, 전술한 구성을 갖는 어레이 기판(1)은 컬러필터층이 구비된 대향기판(미도시)과 액정층을 개재하여 합착되어 액정표시장치(미도시)를 이루거나, 또는 각 화소영역(P) 내에 유기전계 발광 다이오드(미도시)를 구비한 후 인캡슐레이션 기판(미도시)과 합착하여 유기전계 발광소자(미도시)를 이룸으로서 TV 등의 대형 표시장치에 이용되기도 하고, 또는 상대적으로 그 크기가 작은 표시영역을 포함하는 개인용 휴대기기 예를들면 스마트폰, 테블릿 PC 등에 이용되고 있다.
그리고 이러한 대형 및 소형 표시장치는 고해상도의 사양을 갖춤으로서 표시품질이 우수한 제품이 선호되고 있다.
표시장치에 있어서 해상도라 함은 단위 면적당 표시되는 화소수(PPI:pixel per inch)로 정의되며, 고해상도 제품이라 함은 통상 300PPI(pixel per inch) 이상인 제품을 의미하고 있으며, 최근에는 500PPI 이상의 초고해상도를 갖는 표시장치 또한 요구되고 있다.
한편, 표시장치에 있어서 고해상도를 구현하기 위해서는 단위면적당 구현되는 화소영역의 수를 늘려야 하므로 이를 실현시키기 위해서는 각 화소영역의 크기를 줄여야 하지만, 화소영역의 크기를 줄이는 것은 표시장치를 이루는 구성요소와 이들 구성요소의 배치 및 화소영역의 개구율 등이 고려되어야 하므로 어려움이 있는 실정이다.
특히, 표시장치에 있어, 개구율은 고해상도를 구현하기 위한 매우 중요한 요소가 되고 있으며, 고해상도 제품 구현을 위해선 우선적으로 고개구율 특성이 확보되어야 한다.
어레이 기판이 고개구율 특성을 확보하기 위해서는 각 화소영역 내에서 비표시영역은 되도록 그 면적을 줄이고, 실제 화상을 표시하기 위한 표시영역 즉 화소전극의 면적은 넓혀야 한다.
한편, 각 화소영역 내에서 비표시영역은 다수의 콘택홀(sch, dch)이 포함되고 있으며, 이러한 다수의 콘택홀(sch, dch)의 크기를 줄이거나 또는 상기 각 콘택홀의 개구를 통해 노출되는 부분의 면적을 줄임으로서 개구율을 향상시킬 수 있다.
하지만, 종래의 어레이 기판에 구현되는 콘택홀 구조를 통해서는 콘택홀 자체의 면적 및 콘택홀의 개구를 통해 노출되는 부분의 면적을 줄일 수 없으며, 따라서 콘택홀 면적 또는 상기 각 콘택홀의 개구를 통해 노출되는 부분의 면적을 최소화하여 개구율을 향상시킬 수 있는 어레이 기판이 요구되고 있는 실정이다.
본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 화소영역 내의 개구율을 향상시킬 수 있는 콘택홀 형성 방법 및 각 화소영역에 구비되는 각 콘택홀 면적 또는 상기 각 콘택홀의 개구를 통해 노출되는 부분의 면적을 을 최소화함으로서 개구율을 향상시킬 수 있는 구성을 갖는 어레이 기판을 제공하는 것을 그 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 다수의 화소영역을 갖는 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 다수의 각 화소영역에는 하나 이상의 콘택홀이 구비되며 박막트랜지스터와 상기 박막트랜지스터의 드레인 전극과 연결된 화소전극이 구비되고, 상기 콘택홀을 통해 제 1 패턴과 제 2 패턴이 서로 접촉하는 구성을 이루는 어레이 기판에 있어서, 상기 콘택홀은 상기 제 1 패턴의 일 끝단의 소정폭의 표면과 상기 일끝단의 측면 및 상기 제 1 패턴이 형성된 층 표면을 노출시키는 형태를 가지며, 상기 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 접촉하는 구성을 이루는 것이 특징이다.
이때, 상기 제 1 패턴은 상기 드레인 전극이 되고, 상기 제 2 패턴은 상기 화소전극을 이루는 것이 특징이다.
또한, 상기 박막트랜지스터는 순차 적층된 형태로 폴리실리콘의 반도체층과, 게이트 절연막과, 게이트 전극과, 상기 폴리실리콘의 반도체층을 노출시키는 반도체층 콘택홀을 구비한 층간절연막과, 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 각각 접촉하며 서로 이격하는 소스 전극 및 상기 드레인 전극의 구성을 갖는 것이 특징이며, 상기 반도체층 콘택홀은 상기 반도체층의 일끝단의 소정폭의 표면 및 측면과 상기 어레이 기판의 표면을 노출시키는 것이 특징이다.
한편, 상기 어레이 기판은 COG(chio on gate) 또는 GIP(gate in panel) 구조 표시장치용 어레이 기판이 되며, 상기 비표시영역에는 제 1 및 제 2 구동소자가 더욱 구비되며, 상기 제 1 구동소자는 이를 구성하는 제 1 구동패턴에 대응하여 상기 콘택홀이 구비되며, 상기 콘택홀을 통해 상기 제 2 구동소자의 제 2 구동패턴이 상기 제 1 구동패턴과 접촉하는 것이 특징이다.
이때, 상기 제 1 및 제 2 구동소자는 각각 구동용 박막트랜지스터 또는 커패시터인 것이 특징이다.
그리고 상기 어레이 기판에는 상기 박막트랜지스터의 게이트 전극과 연결되며 제 1 방향으로 연장하는 게이트 배선과, 상기 박막트랜지스터의 소스 전극과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하며 상기 게이트 배선과 더불어 상기 화소영역을 정의하는 데이터 배선이 더 구비된다.
또한, 상기 어레이 기판에는 상기 박막트랜지스터 위로 상기 표시영역 전면에 제 1 보호층이 구비되며, 상기 화소전극은 상기 제 1 보호층 상부에 형성되며, 상기 콘택홀은 상기 제 1 보호층에 구비된 것이 특징이며, 이때, 상기 화소전극 위로 제 2 보호층이 형성되며, 상기 제 2 보호층 위로 상기 화소전극에 대해 다수의 바(bar) 형태를 갖는 제 1 개구를 구비한 공통전극이 형성된 것이 특징이다.
그리고 상기 어레이 기판은 액정표시장치용 어레이 기판 또는 유기전계 발광소자용 어레이 기판이 것이 특징이다.
본 발명의 일 실시예에 따른 콘택홀 형성 방법은, 기판 상에 제 1 패턴을 형성하는 단계와; 상기 제 1 패턴 위로 절연층을 형성하는 단계와; 상기 절연층에 대해 상기 제 1 패턴의 일 끝단의 표면 소정폭과 측면을 노출하는 형태의 콘택홀을 형성하는 단계와; 상기 절연층 위로 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 표면 및 측면과 접촉하는 제 2 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 어레이 기판은, 제 1 패턴에 대해 이를 노출시키는 콘택홀은 그 개구에 대해 상기 제 1 패턴의 표면 전면이 노출된 형태가 아닌 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 상기 제 1 패턴이 형성된 층의 표면이 노출되도록 하는 형태로 구비되며 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 소정폭의 표면 및 측면과 접촉하는 형태를 이룸으로서 상기 콘택홀을 통해 노출되는 제 1 패턴의 면적으로 줄일 수 있다.
따라서 본 발명의 실시예에 따른 어레이 기판은은 상기 각 화소영역 내에서 콘택홀을 통해 노출되는 제 1 패턴의 면적을 최소화할 수 있으므로 개구율을 향상시키는 효과가 있다.
나아가 본 발명에 따른 액정표시장치는 개구율이 향상됨으로서 고해상도의 고품의 표시장치를 구현할 수 있는 장점이 있다.
또한, 본 발명의 실시예에 따른 어레이 기판이 COG(chio on gate) 또는 GIP(gate in panel) 구조를 이루는 경우, 표시영역 외측의 비표시영역에 대해서도 구동요소간 전기적 연결이 전술한 바와같은 형태의 콘택홀 구조로서 이루어지도록 함으로서 비표시영역의 폭을 줄여 네로우 베젤을 구현하는 효과를 갖는다.
도 1은 종래의 액정표시장치용 어레이 기판의 표시영역에 구비된 하나의 화소영역에 대한 평면도.
도 2는 본 발명의 실시예에 따른 어레이 기판에 있어서 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도.
도 3은 비교예로서 종래의 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도.
도 4는 본 발명의 일 실시예에 따른 어레이 기판의 표시영역 내의 하나의 화소영역에 대한 평면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 도 4를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도.
도 7은 본 발명의 일 실시예에 따른 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도.
도 8은 종래의 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
우선, 본 발명의 실시예에 따른 콘택홀 형태 및 콘택홀 형성 방법에 대해 설명한다.
도 2는 본 발명의 실시예에 따른 어레이 기판에 있어서 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도이며, 도 3은 비교예로서 종래의 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도이다. 이때, 상기 본 발명의 실시예 및 비교예에 따른 어레이 기판에 있어 상기 콘택홀이 형성된 부분은 일례로 드레인 콘택홀이 형성된 부분으로 상기 하부패드는 드레인 전극, 상기 콘택홀은 드레인 콘택홀, 상기 연결패턴은 화소전극이 될 수 있다.
도 2에 도시한 바와같이, 본 발명의 실시예에 따른 어레이 기판에 구비되는 콘택홀(ch1)은 부분의 단면을 살펴보면, 연결패턴(150)과 접촉하기 위한 하부패드(136)가 제 1 폭(w1)을 가지며 형성되고 있다.
또한, 상기 하부패드(136)를 덮으며 절연물질층(140)(일례로 제 1 보호층)이 구비되고 있다.
이때, 본 발명의 실시예에 따른 콘택홀 형성 방법에 따른 가장 특징적인 구성으로서 상기 절연물질층(140)에는 상기 하부패드(136)의 일측 표면 일부와 상기 하부패드(136) 외측으로 노출된 기판 또는 절연막(120)(일례로 게이트 절연막, 층간절연막)의 소정폭에 대응하여 이를 노출시키는 제 2 폭(w2)의 개구를 갖는 콘택홀(ch1)이 형성되고 있는 것이 특징이다.
그리고 상기 콘택홀(ch1)이 구비된 상기 절연물질층(140) 위로 상기 콘택홀(ch1)을 통해 노출된 상기 하부패드(136)의 일측 표면 및 일측 측면과 상기 하부패드(136) 외측으로 노출된 상기 절연막(120)의 표면과 접촉하며 연결패턴(150)이 형성되고 있다.
이러한 구성을 갖는 본 발명의 실시예에 따른 콘택홀 구조는 상기 콘택홀(ch1) 자체가 상기 하부패턴(136)의 표면만을 완전히 노출시키는 형태를 갖지 않으므로 콘택홀(ch1) 중 상기 하부패드(136)에 의해 가려지지 않은 부분에 대해서는 빛을 투과시키는 형태를 가질 수 있으며, 상기 콘택홀(ch1) 내부에서 반드시 상기 하부패드(136) 표면 전체를 노출시키는 형태를 이루지 않아도 되므로 상기 하부패드(136)의 제 1 폭(w1)을 줄일 수 있는 장점이 있다.
즉, 비교예에 따른 종래의 어레이 기판에 구비되는 콘택홀 형태를 나타낸 도 3을 참조하면, 도시한 바와같이, 종래의 어레이 기판의 경우, 콘택홀(ch2)이 형성된 부분을 살펴보면, 하부패드(58)가 제 3 폭(w3)을 가지며 형성되고 있다. 이때, 상기 제 3 폭(w1)은 본 발명에 따른 어레이 기판에 구비되는 하부패드(도 2의 136)의 제 1 폭(도 2의 w1)보다 1.5배 내지 2배 정도 더 큰 값을 갖는다. 이는 종래의 콘택홀 형성 특성 상 상기 콘택홀(ch2)은 상기 콘택홀(ch2) 개구 전체에 대해 상기 하부패드(58)의 표면이 노출된 형태를 이루도록 형성되기 때문이다.
일례로 도 2 및 도 3을 참조하면 콘택홀(ch1, ch2)의 하부 개구의 폭(w2 = w4)이 일정하다고 가정하는 경우, 종래의 어레이 기판에 구비되는 하부패드(58)의 제 3 폭(w3)은 최소 상기 콘택홀(ch2) 하부 개구 폭인 제 4 폭(w4)을 포함하도록 형성되어야 함을 알 수 있다.
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하지만, 본 발명의 실시예에 따른 어레이 기판에 구비되는 하부패드(136)의 제 1 폭(w1)은 상기 콘택홀(ch1) 하부 개구의 제 2 폭(w2) 전체를 포함하지 않고 일부만을 포함하도록 형성됨으로서 상기 종래의 하부패드(58)의 제 3 폭(w3)보다 작게 됨을 알 수 있다.
한편, 이렇게 콘택홀(ch1)을 통해 상기 연결패턴(150)과 접촉하는 구성을 이루는 하부패드(136)의 폭이 줄어들면 상기 화소영역 내에서 상기 하부패드(136)가 자치하는 면적이 줄어들게 되며 이는 곧 화소영역 자체의 개구율을 향상시키게 됨을 알 수 있다.
따라서 본 발명의 실시예에 따른 콘택홀 형성 방법에 의한 콘택홀 구조가 비교예에 따른 종래의 콘택홀 구조대비 화소영역의 개구율 향상 측면에서 월등히 유리한 구조가 됨을 알 수 있다.
이러한 구조를 갖는 콘택홀의 형성 방법에 대해 도 2를 참조하여 간단히 설명한다.
우선, 기판 또는 절연막(120) 상에 하부패드(136)를 형성한다. 이러한 하부패드(136)는 종래의 하부패드(도 3의 58) 대비 작은 폭 또는 면적을 갖는 것이 특징이다.
다음, 상기 하부패턴(136) 위로 절연물질층(140)을 형성한다.
이후, 상기 절연물질층(140)을 마스크 공정을 진행하여 패터닝함으로서 상기 하부패드(136)의 일끝단의 소정폭의 표면과 그 측면 및 상기 기판 또는 절연막(120)을 노출시키는 형태의 콘택홀(ch1)을 형성한다.
다음, 상기 절연물질층(140) 위로 상기 콘택홀(ch1) 내부에서 상기 하부패드(1396)의 일끝단 표면 및 측면과 접촉하는 연결패턴(160)을 형성함으로서 완성하게 된다.
이후에는 전술한 콘택홀 구조가 적용된 본 발명의 실시예에 따른 어레이 기판에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 어레이 기판의 표시영역 내의 하나의 화소영역에 대한 평면도이다. 이때, 상기 어레이 기판은 일례로 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판을 나타내었다.
도시한 바와 같이, 본 발명의 실시예에 따른 어레이 기판(101)에는 제 1 방향으로 연장하며 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나 또는 둘 이상의 물질로 이루어진 다수의 게이트 배선(113)이 일정간격 이격하며 형성되어 있다.
그리고 상기 저저항 금속 물질로 이루어지며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하며 일정간격 이격하는 다수의 데이터 배선(130)이 형성되고 있다.
이때, 상기 제 1 및 제 2 방향으로 연장함으로서 서로 교차하는 게이트 배선(113) 및 데이터 배선(130)에 의해 포획되는 영역이라 정의되는 다수의 화소영역(P)이 구비되고 있다.
그리고 다수의 각 화소영역(P)에는 상기 게이트 배선(113) 및 데이터 배선(130)과 연결되며 스위칭 소자인 박막트랜지스터(Tr)가 구비되고 있다.
이때, 상기 각 화소영역(P)에 구비되는 박막트랜지스터(Tr)는 이격하는 제 1 및 제 2 게이트 전극(115a, 115b)이 구비되어 이중 게이트 전극 구조를 이루는 것을 일례로 보이고 있지만, 상기 게이트 전극(115)은 각 화소영역(P)별로 하나가 형성됨으로서 단일 게이트 전극 구조를 이룰 수도 있다.
이는 상기 반도체층(105)을 이동도 특성이 향상된 폴리실리콘 재질로 형성됨에 기인한 것으로 상기 반도체층(105)을 폴리실리콘이 아닌 비정질 실리콘 또는 산화물 반도체물로 형성 시에는 단일 게이트 전극 구조를 이루게 된다.
한편, 폴리실리콘의 반도체층(105)을 구비한 박막트랜지스터(Tr)의 경우, 이동도 특성이 비정질 실리콘의 반도체층을 구비한 박막트랜지스터 대비 수 배 내지 수 백 배 더 우수하지만 오프 전류(Ioff)가 커지는 경향이 있으며, 이러한 오프 전류(Ioff)가 커지는 현상을 억제하기 위해 전술한 바와같이 이중 게이트 전극 구조를 이루도록 한 것이다.
이때, 상기 각 화소영역(P)에 구비되는 박막트랜지스터(Tr)에 있어 제 1 게이트 전극(115a)은 게이트 배선(113) 자체의 일부분이 되며, 제 2 게이트 전극(115b)은 상기 게이트 배선(113)에서 각 화소영역(P)으로 분기한 부분이 되도록 구성되고 있다. 이는 이중 게이트 전극 구조를 이루는 경우 개구율 저하를 저감시키기 위함이다.
한편, 각 화소영역(P)에는 상기 게이트 전극(115) 외측으로 노출된 상기 반도체층(105)과 반도체층 콘택홀(sch)을 통해 접촉하며 서로 이격하는 소스 전극(133) 및 드레인 전극(136)이 형성되고 있다. 이러한 반도체층 콘택홀(sch)은 상기 게이트 전극(115)을 덮으며 상기 기판(101) 전면에 형성된 층간절연막(미도시)에 대해 형성되고 있다.
이때, 상기 층간절연막(미도시)에 구비된 상기 반도체층 콘택홀(sch)은 본 발명의 실시예에 따른 콘택홀 구조가 적용된 것이 특징이며, 따라서 상기 각 반도체층 콘택홀(sch)은 상기 반도체층(105)의 일측단 표면 및 측면 및 상기 반도체층 콘택홀(sch) 외측으로 노출된 기판 또는 버퍼층(미도시) 표면을 노출시키는 형태를 이루는 것이 특징이다.
또한, 상기 본 발명의 실시예에 따른 어레이 기판(101)은 화소영역(P)의 개구율 향상을 위해 상기 소스 전극(133)은 상기 데이터 배선(130) 자체의 일부를 이용하고 있는 것이 특징이다.
이렇게 데이터 배선(130) 자체로서 그 일부가 소스 전극(133)을 이루는 경우 데이터 배선(130) 자체는 화소영역(P)의 경계에 위치하게 되며 이러한 데이터 배선(130)은 개구율을 저하시키는 구성요소가 되지 않으므로 통상적으로 화소영역(P) 내에 소스 전극(133)이 구비되는 어레이 기판(도 1의 1) 대비 더욱 개구율을 향상시킬 수 있다.
한편, 상기 박막트랜지스터(Tr) 상부로 상기 표시영역 또는 상기 기판 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 또는 유기절연물질 예를들면 포토아크릴로 이루어진 제 1 보호층(미도시)이 형성되고 있다.
일례로 상기 제 1 보호층(미도시)이 포토아크릴로 이루어져 그 표면이 평탄한 형태를 갖도록 하는 것은 상기 게이트 및 데이터 배선(113, 130)과 박막트랜지스터(Tr)의 형성에 의한 단차의 영향을 최소화하기 위함이며, 특히 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 경우 화소전극(150)과 공통전극(170)이 표시영역 전면에 대해 일정한 이격간격을 유지시키기 위함이다.
이때, 본 발명의 실시예에 따른 어레이 기판(101)에 있어 가장 특징적인 구성 중 하나로서 상기 제 1 보호층(미도시)에는 본 발명의 실시예에 따른 콘택홀 구조가 적용된 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다.
즉, 상기 제 1 보호층(미도시)에 구비된 드레인 콘택홀(dch)은 상기 드레인 전극(136)의 일끝단의 표면 일부와 측면과 상기 드레인 전극(136) 외측으로 노출된 상기 층간절연막(미도시) 표면을 노출시키는 형태를 이루는 것이 특징이며, 이러한 드레인 콘택홀(dch)의 구조적 특징에 의해 상기 드레인 전극(136)은 종래의 어레이 기판(도 1의 1) 대비 1.5배 내지 2배 정도 작은 면적으로 갖도록 각 화소영역(P)에 대해 형성되는 것이 특징이다.
따라서 이러한 드레인 콘택홀(dch)의 구조적 특징에 의해 본 발명의 실시예에 따른 어레이 기판(101)은 각 화소영역(P) 내에서 상기 드레인 전극(136)에 의해 가려지게 되는 면적이 저감됨으로서 개구율이 종래의 어레이 기판(도 1의 1) 대비 향상되는 효과를 갖는다.
한편, 그리고 이러한 제 1 보호층(미도시) 상부에는 표시영역 전면에 대응하여 투명한 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지며 각 화소영역(P) 별로 판 형태의 화소전극(150)이 구비되고 있다.
이때, 각 화소영역(P)에 형성된 화소전극(150)은 상기 스위칭 영역(TrA)에 구비된 드레인 전극(136)과 상기 드레인 콘택홀(dch)을 통해 접촉하는 구성을 이룬다.
다음, 상기 화소전극(150) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 2 보호층(미도시)이 상기 기판(101) 전면에 구비되고 있으며, 상기 제 2 보호층(미도시) 위로 상기 표시영역 전면에 대응하여 투명한 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 공통전극(170)이 형성되고 있다.
이때, 상기 공통전극(170)에는 각 화소영역(P)에 구비된 화소전극(150)에 대응하여 바(bar) 형태를 갖는 다수의 제 1 개구(op1)가 일정간격 이격하며 형성되고 있으며, 각 박막트랜지스터(Tr) 대응해서는 제 2 개구(op1)가 구비되고 있다.
이렇게 공통전극(150)에 있어서 제 2 개구(op2)가 형성된 것은, 박막트랜지스터(Tr)를 구성하는 전극 즉, 게이트 전극(115a, 115b)과 소스 및 드레인 전극(133, 136)과 중첩됨으로서 발생되는 기생용량을 억제하기 위함이다.
이러한 평면 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 일례로 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 평면 구성을 나타낸 것이며, 트위스트 네마틱 모드 또는 수직 전계모드 액정표시장치용 어레이 기판(미도시)의 경우, 상기 화소전극(150) 위로 형성된 제 2 보호층(미도시)과 제 1 및 제 2 개구(op1, op2)를 갖는 공통전극(170)이 생략된 구성을 이루며, 나아가 횡전계형 모드 액정표시장치용 어레이 기판(미도시)의 경우는 상기 제 1 보호층(미도시) 위로 각 화소영역(P)에 화소전극과 공통전극이 모두 바(bar) 형태를 가져 서로 일정간격 이격하며 교대하는 형태를 이루며 상기 제 2 보호층(미도시)은 생략된다.
한편, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판(미도시)을 이루는 경우, 상기 제 2 보호층(미도시)과 공통전극(170)은 생략되며, 상기 판 형태의 화소전극(150) 위로 유기 발광층(미도시)과 대향전극(미도시)이 형성된 구성을 이루게 된다.
한편, 이러한 구성을 갖는 어레이 기판(101)은 본 발명의 실시예에 따른 콘택홀(도 2의 ch1) 구조 특성에 의해 각 화소영역(P)의 개구율을 향상시키는 효과를 갖는다.
이후에는 전술한 평면 구성을 갖는 본 발명의 실시예에 따른 어레이 기판의 단면 구성에 대해 설명한다.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6은 도 4를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P)에 있어 스위칭 소자인 박막트랜지스터(Tr)가 형성되는 부분을 스위칭 영역(TrA)이라 정의한다.
도시한 바와같이, 투명한 절연기판(101) 예를들면 유리기판 또는 플라스틱 기판 상의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 버퍼층(103)이 형성되어 있다.
상기 버퍼층(103)은 비정질 실리콘을 폴리실리콘으로 결정화 할 경우, 레이저 조사 또는 가열에 발생하는 열로 인해 상기 절연기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다.
이때, 상기 버퍼층(103)은 반드시 형성될 필요는 없으며 상기 기판(101)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.
상기 버퍼층(105) 위로 스위칭 영역(TrA)에 있어서는 폴리실리콘의 반도체층(105)이 형성되어 있다. 이때, 상기 폴리실리콘의 반도체층(105) 중 상부에 이격하며 형성되는 제 1 및 제 2 게이트 전극(115a, 115b)에 대응하는 부분은 불순물이 도핑되지 않은 순수한 폴리실리콘으로 이루어진 액티브영역(105a, 150b)을 이루며, 상기 액티브영역(105a, 105b)의 사이 또는 상기 액티브영역(105a, 105b) 외측에 위치하는 부분은 n 타입 또는 p타입의 불순물이 도핑됨으로써 오믹영역(105c)을 이루고 있다.
다음, 이러한 구성을 갖는 상기 폴리실리콘의 반도체층(105) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)이 형성되어 있다.
또한, 상기 게이트 절연막(110) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나로 이루어져 단일층 구조를 갖거나, 또는 둘 이상의 물질로 이루어져 이중층 이상의 다중층 구조를 가지며, 화소영역(P)을 정의하는 하나의 요소인 게이트 배선(113)이 제 1 방향으로 서로 일정간격 이격하여 다수 형성되어 있다.
이때, 상기 게이트 배선(113)은 그 자체의 일부 더욱 정확히는 상기 게이트 배선(113) 중 데이터 배선(130)과 교차하는 부분이 제 1 게이트 전극(115a)을 이루고 있으며, 각 스위칭 영역(TrA)에는 상기 게이터 배선(113)에서 분기하여 돌출된 부분이 구비되며 이러한 돌출된 부분은 제 2 게이트 전극(115b)을 이루는 것이 특징이다.
다음, 상기 게이트 배선(113)과 제 1 및 제 2 게이트 전극(115a, 115b) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 층간절연막(120)이 형성되고 있다.
이때, 상기 층간절연막(120)에는 각 스위칭 영역(TrA)에 대해 상기 폴리실리콘의 반도체층(105) 중 상기 액티브영역(105a, 105b) 사이에 위치하는 오믹영역(105c)을 제외한 상기 액티브영역(105a, 105b) 외측에 위치하는 오믹영역(105c)을 각각 노출시키는 반도체층 콘택홀(sch)이 구비되고 있다. 이러한 반도체층 콘택홀(sch)은 각 폴리실리콘의 반도체층(105)에 대해 2개씩 형성되고 있다.
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이때, 상기 반도체층 콘택홀(sch) 내부에서 노출되는 상기 오믹영역(105c)은 상기 반도체층 콘택홀(sch)의 개구 전면에 대해 그 표면이 전부 노출된 구성이 아니라 상기 오믹영역(105c) 각각의 끝단의 소정폭의 표면과 측면이 노출된 구성을 이루며 상기 각 반도체층 콘택홀(sch)의 개구 중 일부는 상기 오믹영역(105c) 외측으로 노출된 버퍼층(103)(또는 기판(101))을 노출시키는 구성을 이루는 것이 특징이다. 이러한 구성적 특징에 의해 상기 반도체층(105)의 총 면적 또는 길이는 종래의 어레이 기판(도 1의 1) 대비 줄어들게 됨으로서 개구율을 향상시키는 요인으로 작용된다.
한편, 상기 반도체층 콘택홀(sch)을 갖는 층간절연막(120) 위로 상기 제 1 방향과 교차하는 제 2 방향으로 연장하여 상기 게이트 배선(113)과 더불어 화소영역(P)을 정의하며 저저항 특성을 갖는 금속물질로 이루어진 단일층 또는 다중층 구조의 데이터 배선(130)이 형성되어 있다.
또한, 각 스위칭 영역(TrA)에는 상기 폴리실리콘의 반도체층(105)의 오믹영역(105c)을 각각 노출시키는 상기 반도체층 콘택홀(sch)을 통해 노출된 상기 오믹영역(105c)의 일 끝단 표면 및 측면과 각각 접촉하며 서로 이격하는 소스 전극(133)과 및 드레인 전극(136)이 형성되어 있다.
한편, 각 화소영역(P) 내의 스위칭 영역(TrA)에 순차 적층된 상기 폴리실리콘의 반도체층(105)과, 게이트 절연막(110)과, 게이트 전극(115a, 115b)과, 반도체층 콘택홀(sch)이 구비된 층간절연막(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
한편, 상기 박막트랜지스터(Tr)는 반도체층(105)이 폴리실리콘으로 이루어져 전술한 바와같은 코플라나(coplanar) 구조를 이루고 있지만, 상기 반도체층(105)은 비정질 실리콘의 반도체층 또는 산화물 반도체 물질로 이루어진 반도체층을 갖는 보텀 게이트 타입(Bottom gate type)으로 구성될 수도 있다.
상기 박막트랜지스터(Tr)가 보텀 게이트 타입으로 구성되는 경우, 게이트 전극과, 게이트 절연막과, 순수 비정질 실리콘의 액티브층과 서로 이격하며 불순물 비정질 실리콘의 오믹콘택층으로 이루어진 반도체층과, 서로 이격하는 소스 및 드레인 전극의 적층구조를 갖거나, 또는 게이트 전극과, 게이트 절연막과, 산화물 반도체층과, 에치스토퍼와, 상기 에치스토퍼 상에서 서로 이격하며 각각 상기 산화물 반도체층과 접촉하는 소스 및 드레인 전극의 적층구조를 갖는다.
이러한 보텀 게이트 타입의 박막트랜지스터(미도시)가 형성된 어레이 기판(미도시)의 경우, 상기 게이트 배선은 상기 게이트 전극이 형성된 동일한 층에 상기 박막트랜지스터의 게이트 전극과 연결되도록 형성되며, 상기 데이터 배선은 상기 박막트랜지스터의 소스 전극이 형성된 동일한 층에 상기 소스 전극과 연결되도록 형성된 구성을 이루게 된다.
한편, 상기 데이터 배선(130)과 박막트랜지스터(Tr) 위로 표시영역 전면에는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 또는 유기절연물질 예를들면 포토아크릴로 이루어진 제 1 보호층(140)이 형성되고 있다.
이때, 도면에 있어서는 상기 제 1 보호층(140)이 포토아크릴로 이루어져 평타한 표면을 이루는 것을 일례로 나타내었다.
이때, 상기 제 1 보호층(140)에는 상기 드레인 전극(136)의 일끝단의 소정폭의 표면 및 측면을 노출시키며 동시에 상기 드레인 전극(136)의 일끝단 외측으로 노출된 층간절연막(120)의 소정폭을 노출시키는 형태를 갖는 드레인 콘택홀(dch)이 구비되고 있는 것이 특징이다.
이때, 본 발명의 일 실시예에 따른 어레이 기판(101)은 이러한 드레인 전극(136)과 드레인 콘택홀(dch)의 특징적인 구성에 의해 종래의 어레이 기판(도 1의 1) 대비 각 화소영역(P)에서 상기 드레인 전극(136)이 차지하는 면적이 저감됨에 의해 개구율을 향상시킬 수 있다.
다음, 상기 드레인 콘택홀(dch)이 구비된 상기 제 1 보호층(140) 상부에는 각 화소영역(P)별로 상기 스위칭 영역(TrA)에 구비된 드레인 콘택홀(dch)을 통해 상기 드레인 전극(136) 일끝단의 소정폭의 표면 및 측면과 접촉하며 상기 화소영역(P) 내부로 연장하는 판 형태의 화소전극(150)이 형성되고 있다.
그리고 상기 화소전극(150) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 제 2 보호층(160)이 형성되고 있다.
또한, 상기 제 2 보호층(160) 위로 표시영역 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 공통전극(170)이 형성되고 있다.
이러한 공통전극(170)에는 각 화소전극(150)에 대응하여 바(bar) 형태의 다수의 제 1 개구(op1)가 일정간격 이격하며 형성되고 있으며, 나아가 상기 각 박막트랜지스터(Tr)에 대응하여 이를 노출시키는 제 2 개구(op2)가 형성되고 있다.
한편, 전술한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 공통전극(170)이 화소전극(150) 상부에 위치하는 커먼 탑(common top) 구조를 일례로 보이고 있지만, 그 변형예로서 화소전극(150)이 공통전극(170) 상부에 위치하는 픽셀 탑(pixel top) 구조를 이룰 수도 있음은 자명하다 할 것이다.
나아가 전술한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 상기 제 2 보호층(160) 및 공통전극(170)이 생략된 구성을 이룰 수도 있으며, 상기 화소전극(150)과 공통전극(170)이 바(bar) 형태를 가지며 상기 제 1 보호층(140) 상에 교대하는 형태로 형성될 수 도 있다.
한편, 이러한 본 발명의 실시예에 따른 어레이 기판(101)에 구현된 콘택홀(dch, sch) 구조는 일례로 화소영역(P) 내에 구비되는 반도체층 콘택홀(sch) 및 드레인 콘택홀(dch)을 일례로 하여 설명하였지만, 상기 반도체층 콘택홀(sch) 및 드레인 콘택홀(dch)에 한정되지 않으며, 표시영역 외측의 비표시영역에 구비되는 소자에 대해서도 적용될 수 있음은 자명하다 할 것이다.
전술한 콘택홀 구조가 표시영역 외측의 비표시영역에 구비되는 소자에 대해 적용될 경우, 본 발명의 실시예에 따른 어레이 기판(101)은 개구율 향상과 더불어 내로우 베젤(narrow bezel)을 구현하는 효과를 더욱 갖게 된다.
즉, 전술한 구조를 갖는 어레이 기판은 표시장치로서의 역할을 하기 위해서는 대향기판을 구비하여 패널을 이룬 상태에서 이의 구동을 위한 구동부를 필요로 하는데, 이러한 구동부는 통상 구동회로기판(미도시)에 별도로 구비되어 실장 되지만, 근래들어 구동회로기판(미도시)을 상기 어레이 기판에 실장시키는 경우 표시장치의 부피가 커지고, 그 무게 또한 증가하게 된다.
이를 개선하고자 어레이 기판의 비표시영역에 구동회로를 직접 구현하는 COG(chio on gate) 또는 GIP(gate in panel) 구조 표시장치가 제안되었다.
따라서 이러한 COG 또는 GIP 구조 표시장치용 어레이 기판에 있어서는 표시영역 외측의 비표시영역에는 게이트 회로부와, 상기 게이트 회로부와 연결된 신호입력부가 더욱 정의되고 있으며, 이러한 게이트 회로부와 신호입력부에는 구동 회로 구현을 위한 다수의 구동용 박막트랜지스터 및 커패시터가 구비되고 있다.
그리고 이러한 구동용 박막트랜지스터 및 커패시터 등은 서로 연결될 수 있도록 동일한 층에 형성된 구성요소끼리는 서로 직접 연결시키지만, 층을 달리하여 형성되는 구성요소 간에는 콘택홀을 통해 연결패턴을 개재하여 전기적으로 연결시키고 있다.
도 7은 본 발명의 일 실시예에 따른 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도이며, 도 8은 종래의 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도이다.
도 7에 도시한 바와같이, 본 발명의 실시예에 따른 어레이 기판은 이러한 비표시영역(NA)에 구비되는 구동용 박막트랜지스터 및 커패시터 등의 구동소자(de1)에 대해서도 앞서 설명한 바와같은 구조를 갖는 콘택홀(ch3)을 구현함으로서 이들 구동소자 중 더욱 정확히는 콘택홀(ch3)의 개구를 통해 노출되는 제 1 패턴(201)의 면적이나 폭(d1)을 줄임으로서 이들 제 1 패턴(201)을 구비한 구동소자(de)의 면적이나 폭(d1) 저감에 의해 상기 게이트 회로부 및 신호입력부의 폭을 줄일 수 있으며, 최종적으로 표시영역 외측의 비표시영역(NA)의 폭을 줄일 수 있으므로 내로우 베젤을 구현하는 효과를 갖는다.
도면에 있어서는 상기 구동소자(del)의 제 1 패턴(201)의 양측 끝단의 소정폭의 표면 및 측면을 노출시키는 형태의 다수의 콘택홀(ch3)이 구비되고 있으며, 이들 콘택홀(ch3)을 통해 상기 제 1 패턴(201)의 표면 및 측면과 접촉하는 제 2 패턴(203)이 구비되고 있음을 나타내고 있다.
하지만, 도 8을 참조하면, 종래의 GIP 또는 COG 타입 표시장치용 어레이 기판의 경우, 구동용 박막트랜지스터 및 커패시터 등의 구동소자(de2)는 도시한 바와같이 콘택홀(ch4)의 개구를 통해 노출되는 제 1 패턴(81)은 상기 콘택홀(ch4)의 개구 전면에 대해 그 표면이 노출되는 형태로 형성됨으로서 상기 콘택홀(ch4) 개구 전면이 상기 제 1 패턴(81)과 중첩하도록 형성해야 하므로 상기 제 1 패턴(81)은 그 면적 또는 폭(d2)이 본 발명의 실시예에 따른 어레이 기판에 구비된 구동소자(도 7의 de1)의 제 1 패턴(도 7의 201) 대비 상대적으로 더 커야함(d2>eh 7의 d1)을 알 수 있다.
따라서 이렇게 본 발명의 실시예에 따른 콘택홀 구조를 GIP 또는 COG 타입 표시장치용 어레이 기판에 적용하는 경우, 게이트 회로부 및 신호입력부의 폭을 줄일 수 있으며, 이에 의해 비표시영역(도 7의 NA)의 폭을 줄일 수 있으므로 네로우 베젤을 구현한 표시장치를 제공할 수 있는 장점을 갖는다.
발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
120 : 절연막(층간절연막)
136 : 하부패드(드레인 전극)
140 : 절연물질층(제 1 보호층)
150 : 연결패턴(화소전극)
ch1 : 콘택홀
w1 : 제 1 폭
w2 : 제 2 폭

Claims (10)

  1. 제 1 방향을 따라 위치하는 게이트배선과, 상기 제 1 방향과 교차하는 제 2 방향을 따라 위치하는 데이터배선에 의해 정의되는 다수의 화소영역을 갖는 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 다수의 각 화소영역에는 하나 이상의 콘택홀이 구비되는 박막트랜지스터와, 상기 박막트랜지스터의 드레인 전극과 연결된 화소전극이 구비되고, 상기 콘택홀을 통해 제 1 패턴과 제 2 패턴이 서로 접촉하는 구성을 이루는 어레이 기판에 있어서,
    상기 박막트랜지스터는 상기 게이트배선의 일부분으로 이루어지는 제 1 게이트전극과, 상기 게이트배선으로부터 상기 데이터배선과 평행하게 분기하는 제 2 게이트전극을 포함하며,
    상기 박막트랜지스터는 상기 제 1 및 제 2 게이트전극 하부로, 상기 제 1 및 제 2 게이트전극에 각각 대응하여 위치하는 액티브영역과, 상기 액티브영역 사이 또는 상기 액티브영역의 각 외측에 위치하는 오믹영역을 포함하는 폴리실리콘의 반도체층을 더욱 포함하며, 상기 콘택홀은 상기 제 1 패턴의 일 끝단의 소정폭의 표면과 상기 일끝단의 측면 및 상기 제 1 패턴이 형성된 층 표면을 노출시키는 형태를 가지며, 상기 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 접촉하는 구성을 이루는 것이 특징이며,
    상기 액티브영역 사이로 위치하는 상기 오믹영역은 평면상에서 수직 절곡된 형태를 이루는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제 1 패턴은 상기 드레인 전극이 되고, 상기 제 2 패턴은 상기 화소전극을 이루는 것이 특징인 어레이 기판.
  3. 제 1 항에 있어서,
    상기 박막트랜지스터는 순차 적층된 형태로 상기 폴리실리콘의 반도체층과, 게이트 절연막과, 상기 제 1 및 제 2 게이트 전극과, 상기 폴리실리콘의 반도체층을 노출시키는 반도체층 콘택홀을 구비한 층간절연막과, 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 각각 접촉하며 서로 이격하는 소스 전극 및 상기 드레인 전극의 구성을 갖는 것이 특징이며,
    상기 반도체층 콘택홀은 상기 반도체층의 일끝단의 소정폭의 표면 및 측면과 상기 어레이 기판의 표면을 노출시키는 것이 특징인 어레이 기판.
  4. 제 1 항에 있어서,
    상기 어레이 기판은 COG(chio on gate) 또는 GIP(gate in panel) 구조 표시장치용 어레이 기판이 되며, 상기 비표시영역에는 제 1 및 제 2 구동소자가 더욱 구비되며, 상기 제 1 구동소자는 이를 구성하는 제 1 구동패턴에 대응하여 상기 콘택홀이 구비되며, 상기 콘택홀을 통해 상기 제 2 구동소자의 제 2 구동패턴이 상기 제 1 구동패턴과 접촉하는 것이 특징인 어레이 기판.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 구동소자는 각각 구동용 박막트랜지스터 또는 커패시터인 것이 특징인 어레이 기판.
  6. 제 3 항에 있어서,
    상기 소스 전극은 상기 데이터배선과 연결되며,
    상기 소스 전극은 상기 데이터배선의 일부분으로 이루어지는 어레이 기판.
  7. 제 6 항에 있어서,
    상기 어레이 기판에는 상기 박막트랜지스터 위로 상기 표시영역 전면에 제 1 보호층이 구비되며, 상기 화소전극은 상기 제 1 보호층 상부에 형성되며, 상기 콘택홀은 상기 제 1 보호층에 구비된 것이 특징인 어레이 기판.
  8. 제 7 항에 있어서,
    상기 화소전극 위로 제 2 보호층이 형성되며, 상기 제 2 보호층 위로 상기 화소전극에 대해 다수의 바(bar) 형태를 갖는 제 1 개구를 구비한 공통전극이 형성된 것이 특징인 어레이 기판.
  9. 제 1 항에 있어서,
    상기 어레이 기판은 액정표시장치용 어레이 기판 또는 유기전계 발광소자용 어레이 기판이 것이 특징인 어레이 기판.
  10. 제 8 항에 있어서,
    상기 공통전극은 상기 박막트랜지스터에 대응하는 제 2 개구를 갖는 것이 특징인 어레이 기판.
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KR102522047B1 (ko) * 2018-04-19 2023-04-13 엘지디스플레이 주식회사 컨택 구조를 개선한 전계발광 표시장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098317A (ja) * 1995-06-20 1997-01-10 Casio Comput Co Ltd 薄膜トランジスタ
KR20070016741A (ko) * 2005-08-05 2007-02-08 삼성전자주식회사 반도체 소자의 보더리스 컨택 구조체 및 이의 형성방법
KR101221951B1 (ko) * 2005-12-28 2013-01-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR20120037847A (ko) * 2010-10-12 2012-04-20 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
KR101875044B1 (ko) * 2011-07-19 2018-07-06 엘지디스플레이 주식회사 게이트 인 패널 구조 액정표시장치용 어레이 기판

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