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KR102195180B1 - 리던던시 트랜지스터 구조를 갖는 표시장치 - Google Patents

리던던시 트랜지스터 구조를 갖는 표시장치 Download PDF

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KR102195180B1
KR102195180B1 KR1020130165291A KR20130165291A KR102195180B1 KR 102195180 B1 KR102195180 B1 KR 102195180B1 KR 1020130165291 A KR1020130165291 A KR 1020130165291A KR 20130165291 A KR20130165291 A KR 20130165291A KR 102195180 B1 KR102195180 B1 KR 102195180B1
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엘지디스플레이 주식회사
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Abstract

본 발명은 트랜지스터에 이물이 발생하여 화소 불량이 발생한 경우, 해당 화소가 정상 화소로 동작할 수 있도록, 리페어 처리를 가능하게 하는 리던던시(Redundancy) 트랜지스터 구조를 갖는 표시장치에 관한 것이다.

Description

리던던시 트랜지스터 구조를 갖는 표시장치{DISPLAY DEVICE WITH REDUNDANCY TRANSISTOR STRUCTURE}
본 발명은 리던던시 트랜지스터 구조를 갖는 표시장치에 관한 것이다.
액정표시장치, 유기발광표시장치 등의 표시장치를 위한 표시패널에는 화상 표시를 위해 적어도 하나의 트랜지스터가 배치된다.
이러한 표시패널의 각 화소 내 트랜지스터는 많은 공정을 거쳐서 만들어지기 때문에, 트랜지스터(특히, 채널)에 공정상 미세한 이물들이 생길 수 있으며, 이 경우, 트랜지스터는 전기적으로 단락 또는 단선 되어 정상적으로 동작하지 않을 수 있다. 이는, 해당 화소가 휘점화 또는 암점화가 되는 화소 불량을 발생시킨다.
이와 같이, 화소가 휘점화 또는 암점화가 되는 화소 불량은, 표시장치의 화질과 표시패널의 수율을 크게 떨어뜨릴 수 있다.
이 때문에, 종래에는, 공정상의 미세한 이물로 인해 휘점화가 된 화소를 암점화시켜 육안으로 인식이 잘 되지 않도록 하는 리페어 처리를 해왔다.
하지만, 이와 같은 종래 리페어 처리에 따라 암점화 된 화소가 많아지면, 화질이 심각하게 떨어져 표시패널을 아예 사용할 수 없을 정도가 되어 표시패널 자체를 폐기해야 하는 상황이 초래되기도 한다.
이렇듯, 종래에는, 휘점화가 된 화소는 물론, 암점화가 된 화소에 대해서도 별다른 효과적인 리페어 처리를 해주지 못하고 있는 실정이다.
이러한 배경에서, 본 발명의 목적은, 트랜지스터에 이물이 발생하여 화소 불량이 발생한 경우, 해당 화소가 정상 화소로 동작할 수 있도록, 리페어 처리를 가능하게 하는 리던던시(Redundancy) 트랜지스터 구조를 갖는 표시장치를 제공하는 데 있다.
본 발명의 다른 목적은, 리페어 처리를 가능하게 하는 것은 물론, 리페어 성공율을 높일 수 있는 리던던시 트랜지스터 구조를 갖는 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 리페어 처리를 가능하게 하는 것은 물론, 표시패널의 개구율을 떨어뜨리지 않는 리던던시 트랜지스터 구조를 갖는 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 상기 리던던시 트랜지스터 구조를 이용하여 리페어 처리가 되어 있는 화소가 적어도 하나 존재하는 표시장치를 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 데이터라인 및 게이트라인이 형성되어 다수의 화소가 정의된 표시패널; 상기 데이터라인으로 데이터전압을 공급하는 데이터 구동부; 및 상기 게이트라인으로 스캔신호를 공급하는 게이트 구동부를 포함하되, 상기 표시패널은, 제1전압이 인가되며 2개의 제1전극 역할을 하는 제1전극부와, 제2전압이 형성되며 2개의 제2전극 역할을 하는 제2전극부와, 제3전압이 인가되며 공통 제3전극 역할을 하고 상기 제1전극부와 상기 제2전극부 사이에 구부러져 형성된 제3전극부와, 상기 제3전극부의 일단부와 타단부가 위치한 지점에 이격되어 형성되며, 상기 2개의 제1전극과 상기 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널로 이루어진 트랜지스터가 배치된 것을 특징으로 하는 표시장치를 제공한다.
다른 측면에서, 본 발명은, 데이터라인 및 게이트라인이 형성된 표시패널; 상기 데이터라인으로 데이터전압을 공급하는 데이터 구동부; 및 상기 게이트라인으로 스캔신호를 공급하는 게이트 구동부를 포함하되, 상기 표시패널은, 제1전압이 인가되며 2개의 제1전극 역할을 하는 제1전극부와, 제2전압이 형성되며 2개의 제2전극 역할을 하는 제2전극부와, 제3전압이 인가되며 공통 제3전극 역할을 하고 상기 제1전극부와 상기 제2전극부 사이에 일(-) 자형 모양으로 형성되는 제3전극부와, 상기 제3전극부에서 상기 제3전압이 인가되는 지점을 기준으로 나누어지는 일단부 및 타단부가 위치한 지점에 평행하여 형성되며, 상기 2개의 제1전극과 상기 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널로 이루어진 트랜지스터가 배치된 것을 특징으로 하는 표시장치를 제공한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 트랜지스터에 이물이 발생하여 화소 불량이 발생한 경우, 해당 화소가 정상 화소로 동작할 수 있도록, 리페어 처리를 가능하게 하는 리던던시(Redundancy) 트랜지스터 구조를 갖는 표시장치를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 리페어 처리를 가능하게 하는 것은 물론, 리페어 성공율을 높일 수 있는 리던던시(Redundancy) 트랜지스터 구조를 갖는 표시장치를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 리페어 처리를 가능하게 하는 것은 물론, 표시패널의 개구율을 떨어뜨리지 않는 리던던시(Redundancy) 트랜지스터 구조를 갖는 표시장치를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 상기 리던던시 트랜지스터 구조를 이용하여 리페어 처리가 되어 있는 화소가 적어도 하나 존재하는 표시장치를 제공하는 효과가 있다.
도 1은 실시예들이 적용되는 표시장치의 시스템 구성도이다.
도 2는 실시예들에 따른 트랜지스터의 등가회로도이다.
도 3은 제1실시예에 따른 트랜지스터의 평면도이다.
도 4는 제1실시예에 따른 트랜지스터(TR)의 일체형 바디를 나타낸 도면이다.
도 5는 제1실시예에 따른 트랜지스터의 단면도이다.
도 6은 제2실시예에 따른 트랜지스터의 평면도이다.
도 7은 제2실시예에 따른 트랜지스터의 단면도이다.
도 8은 제3실시예에 따른 트랜지스터의 평면도이다.
도 9는 제3실시예에 따른 트랜지스터의 일체형 바디를 나타낸 도면이다.
도 10은 제3실시예에 따른 트랜지스터의 단면도이다.
도 11은 제4실시예에 따른 트랜지스터의 평면도이다.
도 12는 제4실시예에 따른 트랜지스터의 단면도이다.
도 13은 제5실시예에 따른 트랜지스터의 평면도이다.
도 14는 제5실시예에 따른 트랜지스터의 일체형 바디를 나타낸 도면이다.
도 15는 제5실시예에 따른 트랜지스터의 단면도이다.
도 16은 제6실시예에 따른 트랜지스터의 평면도이다.
도 17은 제6실시예에 따른 트랜지스터의 단면도이다.
도 18은 실시예들에 따른 리페어 처리된 트랜지스터의 등가회로도이다.
도 19는 제1실시예 내지 제6실시예에 따른 리페어 처리된 트랜지스터의 평면도이다.
도 20은 실시예들에 따른 트랜지스터 구조가 적용된 유기발광표시장치의 화소에 대한 등가회로도이다.
도 21은 실시예들에 따른 트랜지스터 구조가 적용된 유기발광표시장치의 단면도이다.
도 22는 실시예들에 따른 트랜지스터 구조의 적용 전후의 액정표시장치의 평면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 실시예들이 적용되는 표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 실시예들이 적용되는 표시장치(100)는, m개의 데이터라인(DL1~DLm)과 n개의 게이트라인(GL1~GLn)이 형성된 표시패널(110)과, m개의 데이터라인(DL1~DLm)으로 데이터전압을 공급하는 데이터 구동부(120)와, n개의 게이트라인(GL1~GLn)으로 스캔신호를 공급하는 게이트 구동부(130)와, 데이터 구동부(120) 및 게이트 구동부(130)의 구동 타이밍을 제어하는 타이밍 컨트롤러(140) 등을 포함한다.
전술한 게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 표시패널(110)의 한 측에만 위치할 수도 있고, 2개로 나누어져 표시패널(110)의 양측에 위치할 수도 있다.
또한, 게이트 구동부(130)는, 다수의 게이트 구동 집적회로를 포함할 수 있는데, 이러한 다수의 게이트 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 형성될 수도 있다.
또한, 데이터 구동부(120)는 다수의 데이터 구동 집적회로(소스 구동 집적회로라고도 함)를 포함할 수 있는데, 이러한 다수의 데이터 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 형성될 수도 있다.
이러한 실시예들이 적용되는 표시장치(100)는, 액정표시장치(LCD) 또는 유기발광표시장치(OLED) 등일 수 있다. 하지만, 표시장치(100)는, 그 종류에 관계없이, 표시패널(110)에 정의된 다수의 화소 각각에는 적어도 하나의 트랜지스터가 반드시 배치될 수 있다.
한편, 각 화소에 배치된 트랜지스터는, 공정상의 이물 발생 등으로 인하여 단락(Short) 또는 회로적 단선(Disconnection) 등이 발생하여, 아예 동작하지 않거나 오동작하는 문제가 발생할 수 있다. 이 경우, 해당 화소는 휘점화 또는 암점화가 되어 불량 화소가 된다.
이에, 본 발명에서는, 각 화소 내 트랜지스터가 공정상의 이물 등에 의해 단락(Short) 또는 회로적 단선(Disconnection)이 되어 해당 화소가 불량 화소가 된 경우, 이러한 불량 화소가 정상 화소처럼 동작할 수 있도록 리페어(Repair)를 가능하게 하는 여러 가지 트랜지스터 구조의 실시예들을 개시한다. 여기서, 리페어(Repair)는, 제품 출하 이전에 패널 제작 공정 시에 이루어질 수도 있고, 제품 출하 이후에 고객으로부터 애프터 서비스 요청에 따라 이루어질 수도 있다.
먼저, 본 실시예들에 따른 여러 가지 트랜지스터 구조의 공통적인 등가회로도를 도 2를 참조하여 설명하고, 이어서, 여러 가지 트랜지스터 구조의 실시예들을 상세하게 설명한다.
도 2는 실시예들에 따른 트랜지스터(TR: Transistor)의 등가회로도이다.
도 2를 참조하면, 실시예들에 따른 트랜지스터(TR)는, 표시장치(100)의 표시패널(110)에 정의된 다수의 화소 각각에 배치되는 트랜지스터로서, 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)가 병렬로 연결된 리던던시 구조(Redundancy Structure)를 갖는다.
표시패널(110)의 다수의 화소 중 리페어 처리가 되지 않은 정상 화소의 경우, 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)가 병렬로 연결되어 동시에 스위칭 동작을 한다. 이는, 1개의 트랜지스터(TR)가 스위칭 동작을 하는 것과 동일하다.
만약, 표시패널(110)의 다수의 화소 중 불량 화소에서 리페어 처리가 된 화소의 경우, 제1트랜지스터(TR1) 및 제2트랜지스터(TR2) 중 하나는 커팅되고 나머지 하나만 스위칭 동작을 한다. 이에 대해서는, 뒤에서 다시 설명한다.
도 2를 참조하면, 트랜지스터(TR)는, 제1전압(V1)이 인가되며 2개의 제1전극(e1, e1') 역할을 하는 제1전극부(E1)와, 제2전압(V2)이 형성되며 2개의 제2전극(e2, e2') 역할을 하는 제2전극부(E2)와, 제3전압(V3)이 인가되며 공통 제3전극 역할을 하는 제3전극부(E3)와, 2개의 제1전극(e1, e1')과 2개의 제2전극(e2, e2')을 서로 대응시켜 연결해주는 2개의 채널(CH1, CH2)로 이루어진다.
여기서, 제1트랜지스터(TR1)는 제1전극부(E1)의 제1전극 e1과, 제2전극부(E2)의 제2전극 e2와, 제3전극부(E3)와, 제1전극부(E1)의 제1전극 e1과 제2전극부(E2)의 제2전극 e2를 연결해주는 채널(CH1)로 이루어지며, 제2트랜지스터(TR2)는 제1전극부(E1)의 제1전극 e1'과, 제2전극부(E2)의 제2전극 e2'와, 제3전극부(E3)와, 제1전극부(E1)의 제1전극 e1'과 제2전극부(E2)의 제2전극 e2'를 연결해주는 채널(CH2)로 이루어진다.
그리고, 제1트랜지스터(TR1)와 제2트랜지스터(TR2)는, 병렬로 연결되어, 1개의 트랜지스터(TR)처럼 동작한다.
즉, 제1트랜지스터(TR1)와 제2트랜지스터(TR2)는, 2개의 제1전극(e1, e1') 역할을 하는 제1전극부(E1)를 통해 제1전압(V1)을 공통으로 인가받고, 제3전극부(E3)를 통해 게이트 전압에 해당하는 제3전압(V3)을 공통으로 인가받으며, 2개의 제2전극(e2, e2') 역할을 하는 제2전극부(E2)에 제2전압(V2)이 공통으로 형성된다.
본 명세서에서는, 제1전극부(E1)와 이에 형성된 2개의 제1전극(e1, e1')는 소스 전극 또는 드레인 전극일 수 있으며, 제2전극부(E2)와 이에 형성된 2개의 제2전극(e2, e2')는 드레인 전극 또는 소스 전극일 수 있다. 또한, 제3전극부(E3)은 게이트 전극일 수 있다.
모든 트랜지스터가 N 타입인 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 경우에 따라서, P 타입으로 설계될 수도 있다.
아래에서는, 제1트랜지스터(TR1)과 제2트랜지스터(TR2)가 병렬로 연결된 리던던시 구조를 갖는 트랜지스터(TR)의 구조에 대하여, 게이트 타입과 반도체 층 물질 종류에 따라 6가지 실시예로 나누어 각각 설명한다.
먼저, 제1실시예에 따른 트랜지스터(TR)에 대하여 도 3 내지 도 5를 참조하여 설명한다.
도 3 내지 도 5를 참조하여 설명하게 될 제1실시예에 따른 트랜지스터(300)는, 게이트 전극에 해당하는 제3전극부(330)가 한번 구부러져 있는 1 벤트 게이트 타입(Single Bent Gate Type)이고 반도체 물질이 금속 산화물 반도체 물질로 되어 있다.
도 3은 제1실시예에 따른 트랜지스터(300)의 평면도이고, 도 4는 제1실시예에 따른 트랜지스터(300)의 제1전극부(310), 제2전극부(320) 및 채널들(CH1, CH2)이 함께 형성되는 일체형 바디(400)를 나타낸 도면이며, 도 5는 제1실시예에 따른 트랜지스터(300)의 단면도이다.
도 3 내지 도 5를 참조하면, 제1실시예에 따른 트랜지스터(300)는, 제1전극부(310), 제2전극부(320), 제3전극부(330), 제3전극부(330) 등으로 이루어져 있다.
제1전극부(310)는 제1전압(V1)이 인가되며 2개의 제1전극 역할을 한다.
이러한 제1전극부(310)에는 제1전극 바디(Body, 410)와, 2개의 제1전극 역할을 하고 제1전극 바디(410)에서 돌출된 2개의 제1전극 돌출부(411, 412)가 형성되어 있다.
제2전극부(320)는, 제2전압(V2)이 형성되며 2개의 제2전극 역할을 한다.
이러한 제2전극부(320)에는 제2전극 바디(420)와, 2개의 제1전극 역할을 하고 제2전극 바디(420)에서 돌출된 2개의 제2전극 돌출부(421, 422)가 형성되어 있다.
제3전극부(330)는, 제3전압(V3)이 인가되며 공통 제3전극 역할을 하며, 제1전극부(310)와 제2전극부(320) 사이에 구부러져 형성되어 있다.
이러한 제3전극부(330)는, 일 예로, ㄱ 자형 또는 L 자형 모양으로 구부러져 있다.
이러한 제3전극부(330)의 구부러진 지점(P1)은, 제3전압(V3)이 인가되는 지점일 수 있다.
또한, 제3전극부(330)는 구부러진 지점(P1)에서 컨택홀(Contact Hole)을 통해 캐패시터(Capacitor)의 제1플레이트(Plate)와 연결되고, 제2전극부(320)는 캐패시터의 제2플레이트와 연결되거나 제2플레이트 역할을 함으로써, 하나의 캐패시터를 형성할 수 있다.
도 3 및 도 4와 도 2를 비교해보면, 도 3에서 제1전극부(310), 제2전극부(320) 및 제3전극부(330)는, 도 2에서 제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)에 각각 대응된다. 또한, 도 4에서 2개의 제1전극 돌출부(411, 412)는 도 2에서 제1트랜지스터(TR1)의 제1전극(e1)과 제2트랜지스터(TR2)의 제1전극(e1')에 대응되며, 도 4에서 2개의 제2전극 돌출부(421, 422)는 도 2에서 제1트랜지스터(TR1)의 제2전극(e2)과 제2트랜지스터(TR2)의 제2전극(e2')에 대응된다.
한편, 2개의 채널(CH1, CH2)은, 제3전극부(330)의 일단부와 타단부가 위치한 지점에 이격되어 형성되고, 제1전극부(310)의 2개의 제1전극과 제2전극부(320)의 2개의 제2전극을 서로 대응시켜 연결해준다. 즉, 2개의 채널(CH1, CH2)은, 2개의 제1전극 돌출부(411, 412)와 2개의 제2전극 돌출부(421, 422)가 서로 대응되어 마주보는 위치에 형성된다.
이러한 2개의 채널(CH1, CH2)은 평행하지 않도록 형성된다. 즉, 도 3 및 도 4에서 보면, CH1은 가로 방향으로 형성되고, CH2는 세로 방향으로 형성되어 있다.
이와 같이, 2개의 채널(CH1, CH2)은 평행하지 않도록, 특히, 2개의 채널(CH1, CH2)이 서로 직교하도록, 2개의 제1전극 돌출부(311, 312) 각각의 끝단부는 서로 직교하고, 2개의 제2전극 돌출부(411, 412) 각각의 끝단부는 서로 직교하도록 형성된다.
한편, 도 4를 참조하면, 제1전극부(310), 제2전극부(320 및 채널들(CH1, CH2)은, 트랜지스터(300)의 제1전극부(310), 제2전극부(320) 및 채널들(CH1, CH2)은 일체형 바디(400)에서 함께 형성된다.
이러한 일체형 바디(400)는, 일 예로, 반도체 물질로 이루어져 있다.
이와 같이, 반도체 물질로 이루어진 일체형 바디(400)에서 2개의 채널(CH1, CH2)을 형성할 영역을 제외한 나머지 영역만을 도체화 시킴으로써, 제1전극부(310) 및 제2전극부(320)가 형성된다.
여기서, 반도체 물질은, 일 예로, 금속 산화물 반도체 물질일 수 있다.
금속 산화물 반도체 물질은, 일 예로, 징크-옥사이드 계열 물질일 수 있으며, 인듐을 포함하는 징크-옥사이드 계열 물질일 수도 있다. 구체적으로, 금속 산화물 반도체 물질은, 일 예로, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Zinc Oxide) 등 일 수 있다.
이에, 제1전극부(310) 및 제2전극부(320)는, 위에서 언급된 금속 산화물 반도체 물질로 이루어진 일체형 바디(400)가 플라즈마 처리 또는 이온도핑 처리 등에 따라 도체화 되어 형성된 것일 수 있다.
전술한 바와 같이, 일체형 바디(400)에서 도체화 된 영역에서 제1전극부(310) 및 제2전극부(320)가 형성되면, 도체화 되지 않은 영역이 2개의 채널(CH1, CH2)에 해당한다.
도 5를 참조하여, 도 3에 도시된 제1실시예에 따른 트랜지스터(300)를 형성하는 과정을 설명한다. 단, 도 5는 도 3의 A-A' 단면도이다.
먼저, 기판(510)상에 반도체 층(520)을 형성한다. 여기서, 반도체 층(520)은 도 4의 일체형 바디(400)에 해당한다. 여기서, 반도체 층은 액티브 층(Active Layer)라고도 한다.
반도체 층(520)에서, 2개의 채널(CH1, CH2)이 형성될 영역을 제외한 나머지 영역을 도체화 시켜, 제1전극부(310) 및 제2전극부(320)를 형성한다.
이러한 반도체 층(520)의 도체화 처리 후, 반도체 층(520)의 도체화 된 영역에서 제1전극부(310) 및 제2전극부(320)가 형성되고, 도체화 되지 않은 영역은 2개의 채널(CH1, CH2)이 된다.
도체화 처리가 된 반도체 층(520) 상에 게이트 절연층(Gate Insulator, 530)을 형성한다.
게이트 절연층(530) 상에 게이트 전극에 해당하는 제3전극부(330)을 형성한다.
제3전극부(330)는, 도 3의 평면도에서 보면, ㄱ 자형 또는 ㄴ 자형 모양으로 구부러져 있어, 일체형 바디(400)에 해당하는 반도체 층(520)과 2 군데 지점에서 오버랩 된다.
게이트 전극에 해당하는 제3전극부(330)가 형성된 이후, 층간 절연층(540)이 형성되고, P2 지점에서의 컨택홀을 통해 제1전압(V1)을 공급해주는 신호배선(350)과 제1전극부(310)가 연결된다.
한편, 2개의 채널(CH1, CH2) 간의 거리가 가까우면, CH1이 형성된 제1트랜지스터(TR1)과 CH2가 형성된 제2트랜지스터(TR2) 중 하나가 단락 또는 단선 되었을 경우, 단락 또는 단선이 된 트랜지스터의 제1전극과 제2전극 중 하나 이상을 정확하게 커팅시키지 못하여 리페어가 실패할 가능성이 높아진다.
따라서, 표시패널(110)의 개구율을 떨어뜨리지 않는 범위에서 리페어 성공률을 높이기 위하여, 제1실시예에서는, 2개의 채널(CH1, CH2) 간의 거리가 최대한 넓어질 수 있도록, 도 3 및 도 4에 도시된 바와 같이, 2개의 채널(CH1, CH2)을 평행하지 않게 형성하였다.
이와 같이, 2개의 채널(CH1, CH2)이 평행하지 않게 형성된 경우, 도 3 및 도 4를 참조하면, 일체형 바디(400)는, 제1전극부(310), 제2전극부(320), 2개의 채널(CH1, CH21) 등이 형성되는 ㅁ 자형 섹션(Section)을 포함할 수 있다. 도 4에 도시된 일체형 바디(400)가 ㅁ 자형 섹션(Section)이다.
도 4를 참조하면, 일체형 바디(400)에 포함된 ㅁ 자형 섹션은, 몸통부(430), 코너부분들(440, 450), 몸통부(430)와 코너부분들(440, 450)을 연결하는 사이드 바들(Side Bars, 460, 470), 코너부분들(440, 450)을 연결하는 사이드 바(480) 등으로 이루어져 있다.
도 4를 참조하면, 일체형 바디(400)에 포함된 ㅁ 자형 섹션의 한 코너부분(440)에서 제1전극부(310)가 형성되고, 제1전극부(310)가 형성된 한 코너부분(440)에 연결되고 평행하지 않은 2개의 사이드 바(460, 480)에 2개의 채널(CH1, CH2)이 형성된다.
이상에서 도 3 내지 도 5를 참조하여 설명한 제1실시예에 따른 트랜지스터(300)는, 일 예로, 옥사이드(Oxide) 박막 트랜지스터(TFT: Thin Film Transistor, 이하 "TFT"라 함)라고도 할 수 있다.
아래에서는, 도 6 및 도 7을 참조하여 제2실시예에 따른 트랜지스터(600)를 설명한다.
아래에서 설명하게 될 제2실시예에 따른 트랜지스터(600)는, 게이트 전극에 해당하는 제3전극부(630)가 한번 구부러져 있는 1 벤트 게이트 타입(Single Bent Gate Type)이라는 점에서는 제1실시예에 따른 트랜지스터(300)와 동일하나, 반도체 물질이 금속 산화물 반도체 물질이 아니라, 비정질 실리콘(a-Si:H, Amorphous Silicon) 또는 저온 다결정 실리콘(LTPS: Low Temperature Polycrystalline Silicon) 등으로 이루어져 있다는 점에서는, 제1실시예에 따른 트랜지스터(300)와 차이점이 있다. 따라서, 아래 설명에서는, 제1실시예에 따른 트랜지스터(300)와 차이점이 있는 내용을 위주로 설명한다.
도 6은 제2실시예에 따른 트랜지스터(600)의 평면도이고, 도 7은 제2실시예에 따른 트랜지스터(600)의 단면도이다.
도 6 및 도 7을 참조하면, 제2실시예에 따른 트랜지스터(600)는, 게이트 타입이 한번 구부러져 있는 1 벤트 게이트 타입(Single Bent Gate Type)이다.
도 6 및 도 7을 참조하면, 제2실시예에 따른 트랜지스터(600)는, 제1전압(V1)이 인가되며 2개의 제1전극 역할을 하는 제1전극부(610)와, 제2전압(V2)이 형성되며 2개의 제2전극 역할을 하는 제2전극부(620)와, 제3전압(V3)이 인가되며 공통 제3전극 역할을 하는 제1전극부(610)와 제2전극부(620) 사이에 구부러져 형성된 제3전극부(630)와, 제3전극부(630)의 일단부와 타단부가 위치한 지점에 이격되어 형성되며, 제1전극부(610)의 2개의 제1전극과 제2전극부(620)의 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널(CH1, CH2)로 이루어져 있다.
제3전극부(630)는 ㄱ 자형 또는 L 자형 모양으로 구부러져 있으며, 1 벤트 게이트 타입(Single Bent Gate Type)이다.
제3전극부(630)의 구부러진 지점 중 한 지점(P1)은, 제3전압(V3)이 인가되는 지점이다.
제3전극부(630)는 구부러진 지점(P1)에서 컨택홀을 통해 캐패시터의 제1플레이트(650)와 연결되고, 제2전극부(620)는 캐패시터의 제2플레이트와 연결되거나 제2플레이트 역할을 함으로써, 하나의 캐패시터를 형성할 수 있다.
제1전극부(610)에서 2개의 제1전극 역할을 하는 2개의 제1전극 돌출부(611, 612)가 형성되고, 제2전극부(620)에는 2개의 제2전극 역할을 하는 2개의 제2전극 돌출부(621, 622)가 형성되어 있다.
제1전극부(610)에 형성된 2개의 제1전극 돌출부(611, 612)와 제2전극부(620)에 형성된 2개의 제2전극 돌출부(621, 622)가 서로 대응되어 마주보는 위치에 2개의 채널(CH1, CH2)이 형성된다.
제1전극부(610)에 형성된 2개의 제1전극 돌출부(611, 612) 각각의 끝단부는 서로 평행하지 않고, 제2전극부(620)에 형성된 2개의 제2전극 돌출부(621, 622) 각각의 끝단부는 서로 평행하지 않다.
일 예로, 제1전극부(610)에 형성된 2개의 제1전극 돌출부(611, 612) 각각의 끝단부는 서로 직교하고, 제2전극부(620)에 형성된 2개의 제2전극 돌출부(621, 622) 각각의 끝단부는 서로 직교한다.
이러한 점과, 제3전극(630)이 구부러져 있다는 점 때문에, 2개의 채널(CH1, CH2)이 서로 평행하지 않게 형성될 수 있다.
도 6과 도 2를 비교해보면, 도 6에서 제1전극부(610), 제2전극부(620) 및 제3전극부(630)는, 도 2에서 제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)에 각각 대응된다. 또한, 도 6에서 2개의 제1전극 돌출부(611, 612)는 도 2에서 제1트랜지스터(TR1)의 제1전극(e1)과 제2트랜지스터(TR2)의 제1전극(e1')에 대응되며, 도 6에서 2개의 제2전극 돌출부(621, 622)는 도 2에서 제1트랜지스터(TR1)의 제2전극(e2)과 제2트랜지스터(TR2)의 제2전극(e2')에 대응된다.
한편, 제2실시예에 따른 트랜지스터(600)의 제1전극부(610)와 제2전극부(620)는, 제1실시예와는 다르게, 각기 다른 바디(Body)에 형성된다.
또한, 제2실시예에 따른 트랜지스터(600)의 2개의 채널(CH1, CH2)은, 제1실시예와는 다르게, 제1전극부(610)와 제2전극부(620)가 형성된 층과는 다른 층이고 비정질 실리콘(a-Si:H) 또는 저온 다결정 실리콘(LTPS) 등으로 이루어진 반도체 층에 형성될 수 있다.
또한, 제2실시예에 따른 트랜지스터(600)의 제2전극부(620)는, 제3전극부(630)의 구부러진 형상과 동일한 형상으로 구부러진 부분을 포함할 수 있다. 즉, 제2전극부(620)는, ㄱ 자형 또는 ㄴ 자형 또는 ㄷ 자형 모양의 구부러진 부분을 포함할 수 있다.
이와 같이, 제2전극부(620)가 ㄱ 자형 또는 ㄴ 자형 모양으로 형성된 경우, 제1전극부(610)와 제2전극부(620) 사이에 ㄴ 자형 또는 ㄱ 자형 모양의 반도체 층(640)이 형성될 수 있다.
도 7을 참조하여, 도 6에 도시된 제2실시예에 따른 트랜지스터(600)를 형성하는 과정을 설명한다. 단, 도 7은 도 6의 B-B' 단면도이다.
먼저, 기판(710)상에 게이트 전극에 해당하는 제3전극부(630)을 형성한다.
게이트 전극에 해당하는 제3전극부(630)을 형성한 이후, 게이트 절연층(720)을 형성한다.
게이트 절연층(720) 상에 비정질 실리콘(a-Si:H) 또는 저온 다결정 실리콘(LTPS) 등으로 이루어진 반도체 층(640)을 형성한다.
반도체 층(640)을 형성한 이후, 층간 절연층(730)을 형성한다.
이후, 제1전극부(610) 및 제2전극부(620)를 형성한다. 이때, 컨택홀을 통해, 제1전극부(610) 및 제2전극부(620)를 반도체 층(640)과 연결시킨다.
이상에서 도 6 및 도 7을 참조하여 설명한 제2실시예에 따른 트랜지스터(600)는, 일 예로, 비정질 실리콘 TFT 또는 저온 다결정 실리콘 TFT 등일 수 있다.
아래에서는, 도 8 내지 도 10을 참조하여 제3실시예에 따른 트랜지스터(800)를 설명한다.
도 8은 제3실시예에 따른 트랜지스터(800)의 평면도이고, 도 9는 제3실시예에 따른 트랜지스터(800)의 일체형 바디(900)를 나타낸 도면이며, 도 10은 제3실시예에 따른 트랜지스터(800)의 단면도이다.
도 8을 참조하면, 제3실시예에 따른 트랜지스터(800)는, 제1전압(V1)이 인가되며 2개의 제1전극 역할을 하는 제1전극부(810)와, 제2전압(V2)이 형성되며 2개의 제2전극 역할을 하는 제2전극부(820)와, 제3전압(V3)이 인가되며 공통 제3전극 역할을 하며 제1전극부(810)와 제2전극부(820) 사이에 구부러져 형성된 제3전극부(830)와, 제3전극부(830)의 일단부와 타단부가 위치한 지점에 이격되어 형성되며, 제1전극부(810)의 2개의 제1전극과 제2전극부(820)의 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널(CH1, CH2) 등으로 이루어진다.
도 8을 참조하면, 제3실시예에 따른 트랜지스터(800)의 제3전극부(830)는, ㄷ 자형 모양으로 구부러져 있으며, 2번 구부러진 2 벤트 게이트 타입(Double Bent Gate Type)이다.
도 8을 참조하면, 제3전극부(830)의 구부러진 지점 중 한 지점(예: P1)은, 제3전압(V3)이 인가되는 지점이다.
도 8을 참조하면, 제3전극부(830)는 구부러진 지점 중 한 지점(예: P1)에서 컨택홀을 통해 캐패시터의 제1플레이트(840)와 연결되고, 제2전극부(820)는 캐패시터의 제2플레이트와 연결됨으로서, 캐패시터를 형성할 수 있다.
도 8을 참조하면, 제1전극부(810)는 P2 지점에서 컨택홀을 통해 제1전압을 공급하는 신호 배선(850)과 연결된다.
도 8 및 도 9를 참조하면, 제1전극부(810)에는 제1전극 바디(910)와, 2개의 제1전극 역할을 하는 2개의 제1전극 돌출부(911, 912)가 형성되어 있으며, 제2전극부(820)에는 제2전극 바디(920)와, 2개의 제2전극 역할을 하는 2개의 제2전극 돌출부(921, 922)가 형성된다.
도 8 및 도 9와 도 3을 비교해보면, 도 8에서 제1전극부(810), 제2전극부(820) 및 제3전극부(830)는, 도 2에서 제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)에 각각 대응된다. 또한, 도 9에서 2개의 제1전극 돌출부(911, 912)는 도 2에서 제1트랜지스터(TR1)의 제1전극(e1)과 제2트랜지스터(TR2)의 제1전극(e1')에 대응되며, 도 9에서 2개의 제2전극 돌출부(921, 922)는 도 2에서 제1트랜지스터(TR1)의 제2전극(e2)과 제2트랜지스터(TR2)의 제2전극(e2')에 대응된다.
도 8 및 도 9를 참조하면, 제1전극부(810)에 형성된 2개의 제1전극 돌출부(911, 912)와, 제2전극부(820)에 형성된 2개의 제2전극 돌출부(921, 922)가 서로 대응되어 마주보는 위치에 2개의 채널(CH1, CH2)이 형성된다.
도 8 및 도 9를 참조하면, 제1전극부(810)에 형성된 2개의 제1전극 돌출부(911, 912) 각각의 끝단부는 서로 평행하고, 제2전극부(820)에 형성된 2개의 제2전극 돌출부(921, 922) 각각의 끝단부는 서로 평행하다. 따라서, 2개의 채널(CH1, CH2)이 평행하게 형성될 수 있다.
한편, 도 9를 참조하면, 제3실시예에 따른 트랜지스터(800)의 제1전극부(810), 제2전극부(820) 및 2개의 채널(CH1, CH2)은 일체형 바디(900)에서 함께 형성될 수 있다.
이러한 일체형 바디(900)는, 일 예로, 반도체 물질로 이루어져 있다.
이와 같이, 반도체 물질로 이루어진 일체형 바디(900)에서 2개의 채널(CH1, CH2)을 형성할 영역을 제외한 나머지 영역만을 도체화 시킴으로써, 제1전극부(810) 및 제2전극부(820)가 형성된다.
여기서, 반도체 물질은, 일 예로, 금속 산화물 반도체 물질일 수 있다.
금속 산화물 반도체 물질은, 일 예로, 징크-옥사이드 계열 물질일 수 있으며, 인듐을 포함하는 징크-옥사이드 게열 물질일 수도 있다. 구체적으로, 금속 산화물 반도체 물질은, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Zinc Oxide) 등 일 수 있다.
이에, 제1전극부(810) 및 제2전극부(820)는, 위에서 언급된 금속 산화물 반도체 물질로 이루어진 일체형 바디(900)가 플라즈마 처리 또는 이온도핑 처리 등에 따라 도체화 되어 형성된 것일 수 있다.
전술한 바와 같이, 일체형 바디(900)에서 도체화 된 영역에서 제1전극부(810) 및 제2전극부(820)가 형성되면, 도체화 되지 않은 영역이 2개의 채널(CH1, CH2)에 해당한다.
도 10을 참조하여, 도 8에 도시된 제3실시예에 따른 트랜지스터(800)를 형성하는 과정을 설명한다. 단, 도 10은 도 8의 C-C' 단면도이다.
먼저, 기판(1010)상에 반도체 층(1020)을 형성한다. 여기서, 반도체 층(1020)은 도 9의 일체형 바디(900)에 해당한다.
반도체 층(1020)에서, 2개의 채널(CH1, CH2)이 형성될 영역을 제외한 나머지 영역을 도체화 시켜 제1전극부(810 및 제2전극부(820)를 형성한다.
이러한 반도체 층(520)의 도체화 처리 후, 반도체 층(520)의 도체화 된 영역에서 제1전극부(810 및 제2전극부(820)가 형성되고, 도체화 되지 않은 영역은 2개의 채널(CH1, CH2)이 된다.
도체화 처리가 된 반도체 층(1020) 상에 게이트 절연층(1030)을 형성한다.
게이트 절연층(1030) 상에 게이트 전극에 해당하는 제3전극부(830)을 형성한다.
제3전극부(830)는, 도 8의 평면도에서 보면, ㄷ 자형 모양으로 구부러져 있어, 일체형 바디(900)에 해당하는 반도체 층(1020)과 2 군데 지점에서 오버랩 된다.
게이트 전극에 해당하는 제3전극부(830)가 형성된 이후, 층간 절연층(1040)이 형성된다.
한편, 2개의 채널(CH1, CH2)은 평행하게 형성되는데, 이와 관련한 구조를 도 9를 참조하여 더욱 상세하게 설명한다.
도 9를 참조하면, 일체형 바디(900)는 ㅁ 자형 섹션을 포함한다. 즉, 도 9는 일체형 바디(900)에 포함된 ㅁ 자형 섹션을 나타낸 것이다.
도 9를 참조하면, 일체형 바디(900)에 포함된 ㅁ 자형 섹션은, 몸통부(930), 몸통부(930)와 연결된 사이드 바들(940, 950), 몸통부(930)와 연결된 사이드 바들(940, 950)을 연결해주는 사이드 바(960), 그리고, 몸통부(930)와 연결된 사이드 바들(940, 950) 중 하나의 사이드 바(940)의 중앙에서 연결된 돌출부(970) 등을 이루어져 있다.
도 9를 참조하면, 돌출부(970)에 제1전극부(810)가 형성되고, 돌출부(970)가 연결된 지점(P)을 기준으로 나누어지는 1개의 사이드 바(940)의 일단부와 타단부에 2개의 채널(CH1, CH2)이 평행하게 형성된다.
제3실시에에 따른 트랜지스터(800)는, 일 예로, 옥사이드(Oxide) TFT라고도 할 수 있다.
아래에서는, 도 11 및 도 12를 참조하여 제4실시예에 따른 트랜지스터(1100)를 설명한다.
아래에서 설명하게 될 제4실시예에 따른 트랜지스터(600)는, 게이트 전극에 해당하는 제3전극부(630)가 2번 구부러져 있는 2 벤트 게이트 타입(Double Bent Gate Type)이라는 점에서는 제3실시예에 따른 트랜지스터(800)와 동일하나, 반도체 물질이 금속 산화물 반도체 물질이 아니라, 비정질 실리콘(a-Si:H, Amorphous Silicon) 또는 저온 다결정 실리콘(LTPS: Low Temperature Polycrystalline Silicon) 등으로 이루어져 있다는 점에서는, 제3실시예에 따른 트랜지스터(800)와 차이점이 있다. 따라서, 아래 설명에서는, 제3실시예에 따른 트랜지스터(800)와 차이점이 있는 내용을 위주로 설명한다.
도 11은 제4실시예에 따른 트랜지스터(1100)의 평면도이고, 도 12는 제4실시예에 따른 트랜지스터(1100)의 단면도이다.
도 11을 참조하면, 제4실시예에 따른 트랜지스터(1100)는, 제1전압(V1)이 인가되며 2개의 제1전극 역할을 하는 제1전극부(1110)와, 제2전압(V2)이 형성되며 2개의 제2전극 역할을 하는 제2전극부(1120)와, 제3전압(V3)이 인가되며 공통 제3전극 역할을 하며, 제1전극부(1110)와 제2전극부(1120) 사이에 구부러져 형성된 제3전극부(1130)와, 제3전극부(1130)의 일단부와 타단부가 위치한 지점에 이격되어 형성되며, 제1전극부(1110)의 2개의 제1전극과 제2전극부(1120)의 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널(CH1, CH2)로 이루어져 있다.
제4실시예에 따른 트랜지스터(1100)의 제3전극부(1130)는, ㄷ 자형 모양으로 구부러져 있으며, 2번 구부러져 있는 2 벤트 게이트 타입(Double Bent Gate Type)이다.
제4실시예에 따른 트랜지스터(1100)의 제3전극부(1130)의 구부러진 지점 중 한 지점(P1)은, 제3전압(V3)이 인가되는 지점일 수 있다.
제3전극부(1130)는 구부러진 지점 중 한 지점(P1)에서 컨택홀을 통해 캐패시터의 제1플레이트(1150))와 연결되고, 제2전극부(1120)는 캐패시터의 제2플레이트와 연결되거나 제2플레이트 역할을 함으로써, 캐패시터를 형성할 수 있다.
한편, 도 11을 참조하면, 제1전극부(1110)에는 2개의 제1전극 역할을 하는 2개의 제1전극 돌출부(1111, 1112)가 형성되고, 제2전극부(1120)에는 2개의 제2전극 역할을 하는 2개의 제2전극 돌출부(1121, 1122)가 형성되어 있다.
제1전극부(1110)에 형성된 2개의 제1전극 돌출부(1111, 1112)와, 제2전극부(1120)에 형성된 2개의 제2전극 돌출부(1121, 1122)가 서로 대응되어 마주보는 위치에 2개의 채널(CH1, CH2)이 형성될 수 있다.
제1전극부(1110)에 형성된 2개의 제1전극 돌출부(1111, 1112) 각각의 끝단부는 서로 평행하고, 또한, 제2전극부(1120)에 형성된 2개의 제2전극 돌출부(1121, 1122) 각각의 끝단부는 서로 평행할 수 있다. 이에 따라, 2개의 채널(CH1, CH2)이 평행하게 형성될 수 있다.
한편, 도 11을 참조하면, 제4실시예에 따른 트랜지스터(1110)는, 제3실시예에 따른 트랜지스터(800)와 다르게, 제1전극부(1110)와 제2전극부(1120)가 각기 다른 바디(Body)에 형성된다.
또한, 제4실시예에 따른 트랜지스터(1110)는, 제3실시예에 따른 트랜지스터(800)와 다르게, 2개의 채널(CH1, CH2)이 제1전극부(1110)와 제2전극부(1120)가가 형성된 층과는 다른 층이고 비정질 실리콘 또는 저온 다결정 실리콘으로 되어 있는 반도체 층에 형성될 수 있다.
또한, 제4실시예에 따른 트랜지스터(1110)에서, 제2전극부(1120)는, 제3전극부(1130)의 구부러진 형상과 동일한 형상으로 구부러진 부분을 포함할 수 있다.
따라서, 제2전극부(1120)는 ㄷ 자형 모양으로 구부러진 부분을 포함할 수 있다.
만약, 제2전극부(1120)가 ㄷ 자형 모양으로 구부러진 부분을 포함하는 경우, 제1전극부(1110)는 제2전극부(1120)의 일단부와 타단부 사이로 인입되어 형성되고, 제2전극부(1120)의 일단부, 제1전극부의 인입된 부분, 제2전극부(1120)의 타단부를 걸쳐서 1개 또는 2개의 ㅣ 자형의 반도체 층(1140)이 형성될 수 있다.
도 12를 참조하여, 도 11에 도시된 제4실시예에 따른 트랜지스터(1100)를 형성하는 과정을 설명한다. 단, 도 12는 도 11의 D-D' 단면도이다.
먼저, 기판(1210)상에 게이트 전극에 해당하는 제3전극부(1130)을 형성한다.
게이트 전극에 해당하는 제3전극부(1130)을 형성한 이후, 게이트 절연층(1220)을 형성한다.
게이트 절연층(1220) 상에 비정질 실리콘(a-Si:H) 또는 저온 다결정 실리콘(LTPS) 등으로 이루어진 반도체 층(1140)을 형성한다.
반도체 층(1140)을 형성한 이후, 층간 절연층(1230)을 형성한다.
이후, 제1전극부(1110) 및 제2전극부(1120)을 형성한다. 이때, 컨택홀을 통해, 제1전극부(1110) 및 제2전극부(1120)을 반도체 층(1140)과 연결시킨다.
이상에서 도 11 및 도 12를 참조하여 설명한 제4실시예에 따른 트랜지스터(1100)는, 일 예로, 비정질 실리콘 TFT 또는 저온 다결정 실리콘 TFT 등일 수 있다.
아래에서는, 도 13 내지 도 15를 참조하여 제5실시예에 따른 트랜지스터(1300)를 설명한다.
도 13 내지 도 15를 참조하여 설명할 제5실시예에 따른 트랜지스터(1300)는, 게이트 전극에 해당하는 제3전극부(1330)가 - 자형 모양(일자형 모양 또는 바 형 모양이라고도 함)으로 형성된 바(Bar) 게이트 타입이고, 반도체 층이 금속 산화물 물질로 이루어져 있다.
도 13은 제5실시예에 따른 트랜지스터(1300)의 평면도이고, 도 14는 제5실시예에 따른 트랜지스터(1300)의 일체형 바디(1400)를 나타낸 도면이며, 도 15는 제5실시예에 따른 트랜지스터(1500)의 단면도이다.
도 13을 참조하면, 제5실시예에 따른 트랜지스터(1300)는, 제1전압(V1)이 인가되며 2개의 제1전극 역할을 하는 제1전극부(1310)와, 제2전압(V2)이 형성되며 2개의 제2전극 역할을 하는 제2전극부(1320)와, 제3전압(V3)이 인가되며 공통 제3전극 역할을 하고 제1전극부(1310)와 제2전극부(1320) 사이에 ― 자형 모양으로 형성되는 제3전극부(1330)와, 제1전극부(1310)의 2개의 제1전극과 제2전극부(1320)의 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널(CH1, CH2) 등으로 이루어져 있다.
2개의 채널(CH1, CH2)은, 제3전극부(1330)에서 제3전압(V3)이 인가되는 지점(P1)을 기준으로 나누어지는 제3전극부(1330)의 일단부 및 타단부가 위치한 지점에 평행하여 형성된다.
제3전극부(1330)는 - 자형 모양으로 형성된 바(Bar) 게이트 타입이다.
제3전극부(1330)는 제3전압(V3)이 인가되는 지점(P1)에서 컨택홀을 통해 캐패시터(1340)의 제1플레이트와 연결되고, 제2전극부(1320)는 캐패시터의 제2플레이트와 연결되거나 제2플레이트 그 자체일 수 있으며, 이에 따라, 캐패시터가 형성될 수 있다.
제1전극부(1310)는, P2 지점에서의 컨택홀을 통해 제1전압(V1)을 공급해주는 신호배선(1350)과 연결된다.
도 14를 참조하면, 제1전극부(1310)에는 제1전극 바디(1410)와, 2개의 제1전극 역할을 하고 제1전극 바디(1410)에서 돌출된 2개의 제1전극 돌출부(1411, 1412)가 형성되어 있다.
이러한 제2전극부(1320)에는 제2전극 바디(1420)와, 2개의 제1전극 역할을 하고 제2전극 바디(1420)에서 돌출된 2개의 제2전극 돌출부(1421, 1422)가 형성되어 있다.
도 13 및 도 14와, 도 2를 비교해보면, 도 13에서 제1전극부(1310), 제2전극부(1320) 및 제3전극부(1330)는, 도 2에서 제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)에 각각 대응된다. 또한, 도 14에서 2개의 제1전극 돌출부(1411, 1412)는 도 2에서 제1트랜지스터(TR1)의 제1전극(e1)과 제2트랜지스터(TR2)의 제1전극(e1')에 대응되며, 도 14에서 2개의 제2전극 돌출부(1421, 1422)는 도 2에서 제1트랜지스터(TR1)의 제2전극(e2)과 제2트랜지스터(TR2)의 제2전극(e2')에 대응된다.
도 14를 참조하면, 제1전극부, 제2전극부 및 2개의 채널(CH1, CH2)은 일체형 바디(1400)에서 함께 형성된다.
이러한 일체형 바디(1400)는, 일 예로, 반도체 물질로 이루어져 있다.
이와 같이, 반도체 물질로 이루어진 일체형 바디(1400)에서 2개의 채널(CH1, CH2)을 형성할 영역을 제외한 나머지 영역만을 도체화 시킴으로써, 제1전극부(1310) 및 제2전극부(1320)가 형성된다.
여기서, 반도체 물질은, 일 예로, 금속 산화물 반도체 물질일 수 있다.
금속 산화물 반도체 물질은, 일 예로, 징크-옥사이드 계열 물질일 수 있으며, 인듐을 포함하는 징크-옥사이드 게열 물질일 수도 있다. 구체적으로, 금속 산화물 반도체 물질은, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Zinc Oxide)등 일 수 있다.
이에, 제1전극부(1310) 및 제2전극부(1320)는, 위에서 언급된 금속 산화물 반도체 물질로 이루어진 일체형 바디(400)가 플라즈마 처리 또는 이온도핑 처리 등에 따라 도체화 되어 형성된 것일 수 있다.
전술한 바와 같이, 일체형 바디(1400)에서 도체화 된 영역에서 제1전극부(1310) 및 제2전극부(1320)가 형성되면, 도체화 되지 않은 영역이 2개의 채널(CH1, CH2)에 해당한다.
도 15를 참조하여, 도 13에 도시된 제5실시예에 따른 트랜지스터(1300)를 형성하는 과정을 설명한다. 단, 도 15는 도 3의 E-E' 단면도이다.
먼저, 기판(1510)상에 반도체 층(1520)을 형성한다. 여기서, 반도체 층(1520)은 도 14의 일체형 바디(1400)에 해당한다.
반도체 층(1520)에서, 2개의 채널(CH1, CH2)이 형성될 영역을 제외한 나머지 영역을 도체화 시켜, 제1전극부(1310) 및 제2전극부(1320)를 형성한다.
이러한 반도체 층(1520)의 도체화 처리 후, 반도체 층(1520)의 도체화 된 영역에서 제1전극부(1310) 및 제2전극부(1320)가 형성되고, 도체화 되지 않은 영역은 2개의 채널(CH1, CH2)이 된다.
도체화 처리가 된 반도체 층(1520) 상에 게이트 절연층(1530)을 형성한다.
게이트 절연층(1530) 상에 게이트 전극에 해당하는 제3전극부(1330)을 형성한다.
도 13의 평면도에서 보면, 반도체 층(1520)에 해당하는 일체형 바디(1400)에서 | 자형 부분이 2군데가 있으며,이 2군데를 - 자형 모양의 제3전극부(1330)가 가로질러 형성됨으로써, 2개의 채널(CH1, CH2)이 만들어진다.
게이트 전극에 해당하는 제3전극부(1330)가 형성된 이후, 층간 절연층(1540)이 형성되고, P2 지점에서의 컨택홀을 통해 제1전압(V1)을 공급해주는 신호배선(1350)과 제1전극부(1310)가 연결된다.
한편, 2개의 채널(CH1, CH2) 간의 거리가 가까우면, CH1이 형성된 제1트랜지스터(TR1)과 CH2가 형성된 제2트랜지스터(TR2) 중 하나가 단락 또는 단선 되었을 경우, 단락 또는 단선이 된 트랜지스터의 제1전극과 제2전극 중 하나 이상을 정확하게 커팅시키지 못하여 리페어가 실패할 가능성이 높아진다.
따라서, 표시패널(110)의 개구율을 떨어뜨리지 않는 범위에서 리페어 성공률을 높이기 위하여, 제5실시예에서는, 도 13 및 도 14에 도시된 바와 같이, 2개의 채널(CH1, CH2)을 평행하게 형성하되, 최대한 멀어지게 형성한다.
또한, 제5실시예의 경우, 게이트 전극에 해당하는 제3전극부(1330)가 - 자형 모양을 가지기 때문에, ㄱ, ㄴ, ㄷ 자형 모양을 갖는 제1~4실시예에 비해, 트랜지스터(TR)가 배치되는 상하 방향으로의 높이(크기)를 더 줄일 수 있어, 개구율을 더욱 크게 할 수 있다.
한편, 도 14에 도시된 일체형 바디(1400)에 포함된 ㅁ 자형 섹션은, 몸통부(1430)와, 몸통부(1430)과 연결되는 사이드 바들(1440, 1450)과, 몸통부(1430)과 연결되는 사이드 바들(1440, 1450) 중 하나의 사이드 바(1440)와 연결되는 코너부분(1460)과, 코너부분(1460)과 다른 사이드 바(1450)를 연결하는 사이드 바(1470) 등으로 이루어져 있다.
이러한 일체형 바디(1400)의 ㅁ 자형 섹션의 한 코너부분(1460)에 제1전극부(1310)가 형성되고, 한 코너부분(1460)과 연결된 사이드 바(1440)와 이 사이드 바(1440)에 평행한 사이드 바(1450)에 2개의 채널(CH1, CH2)이 각각 형성된다. 이에 따라, 2개의 채널(CH1, CH2)은 평행하게 형성된다.
이상에서 도 13 내지 도 15를 참조하여 설명한 제5실시예에 따른 트랜지스터(1300)는, 일 예로, 옥사이드 TFT 라고 할 수 있다.
아래에서는, 도 16 및 도 17을 참조하여 제6실시예에 따른 트랜지스터(1600)를 설명한다.
아래에서 설명하게 될 제6실시예에 따른 트랜지스터(1600)는, 게이트 전극이 - 자형 모양으로 형성된 바(Bar) 게이트 타입이라는 점에서는 제5실시예에 따른 트랜지스터(1300)와 동일하나, 반도체 물질이 금속 산화물 반도체 물질이 아니라, 비정질 실리콘(a-Si:H, Amorphous Silicon) 또는 저온 다결정 실리콘(LTPS: Low Temperature Polycrystalline Silicon) 등으로 이루어져 있다는 점에서는, 제5실시예에 따른 트랜지스터(1300)와 차이점이 있다. 따라서, 아래 설명에서는, 제5실시예에 따른 트랜지스터(1300)와 차이점이 있는 내용을 위주로 설명한다.
도 16은 제6실시예에 따른 트랜지스터(1600)의 평면도이고, 도 17은 제6실시예에 따른 트랜지스터(1600)의 단면도이다.
도 16 및 도 17을 참조하면, 제6실시예에 따른 트랜지스터(1600)는, 제1전압(V1)이 인가되며 2개의 제1전극 역할을 하는 제1전극부(1610)와, 제2전압(V2)이 형성되며 2개의 제2전극 역할을 하는 제2전극부(1620)와, 제3전압(V3)이 인가되며 공통 제3전극 역할을 하는 제1전극부(1610)와 제2전극부(1620) 사이에 - 자형 모양으로 형성된 제3전극부(1630)와, 제3전극부(1630)에서 제3전압(V3)이 인가되는 지점(P1)을 기준으로 나누어지는 일단부 및 타단부가 위치한 지점에 평행하여 형성되며, 제1전극부(1610)의 2개의 제1전극과 제2전극부(1620)의 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널(CH1, CH2)로 이루어져 있다.
제1전극부(1610)에서 2개의 제1전극 역할을 하는 2개의 제1전극 돌출부(1611, 1612)가 형성되고, 제2전극부(1620)에는 2개의 제2전극 역할을 하는 2개의 제2전극 돌출부(1621, 1622)가 형성되어 있다.
제1전극부(1610)에 형성된 2개의 제1전극 돌출부(1611, 1612)와 제2전극부(1620)에 형성된 2개의 제2전극 돌출부(1621, 1622)가 서로 대응되어 마주보는 위치에 2개의 채널(CH1, CH2)이 평행하게 형성된다.
이와 관련하여, 제1전극부(1610)에 형성된 2개의 제1전극 돌출부(1611, 1612) 각각의 끝단부는 서로 평행하고, 제2전극부(1620)에 형성된 2개의 제2전극 돌출부(1621, 1622) 각각의 끝단부는 서로 평행하다.
도 16과 도 2를 비교해보면, 도 16에서 제1전극부(1610), 제2전극부(1620) 및 제3전극부(1630)는, 도 2에서 제1전극부(E1), 제2전극부(E2) 및 제3전극부(E3)에 각각 대응된다. 또한, 도 16에서 2개의 제1전극 돌출부(1611, 1612)는 도 2에서 제1트랜지스터(TR1)의 제1전극(e1)과 제2트랜지스터(TR2)의 제1전극(e1')에 대응되며, 도 16에서 2개의 제2전극 돌출부(1621, 1622)는 도 2에서 제1트랜지스터(TR1)의 제2전극(e2)과 제2트랜지스터(TR2)의 제2전극(e2')에 대응된다.
한편, 제6실시예에 따른 트랜지스터(1600)의 제1전극부(1610)와 제2전극부(1620)는, 제5실시예와는 다르게, 각기 다른 바디(Body)에 형성된다.
또한, 제6실시예에 따른 트랜지스터(1600)의 2개의 채널(CH1, CH2)은, 제5실시예와는 다르게, 제1전극부(1610)와 제2전극부(1620)가 형성된 층과는 다른 층이고 비정질 실리콘(a-Si:H) 또는 저온 다결정 실리콘(LTPS) 등으로 이루어진 반도체 층에 형성될 수 있다.
또한, 제6실시예에 따른 트랜지스터(1600)의 제1전극부(1610), 제3전극부(1630) 및 제2전극부(1620)가 평행하게 형성되고, 제1전극부(1610), 제3전극부(1630) 및 제2전극부(1620)와 직교하도록 2개의 반도체 층(1640, 1650)이 이격되어 형성된다.
제3전극부(1630)는 제3전압(V3)이 인가되는 지점(P1)에서 컨택홀을 통해 캐패시터(1660)의 제1플레이트와 연결되고, 제2전극부(1620)는 캐패시터의 제2플레이트와 연결되거나 제2플레이트 그 자체일 수 있으며, 이에 따라, 캐패시터가 형성될 수 있다.
도 17을 참조하여, 도 16에 도시된 제6실시예에 따른 트랜지스터(1600)를 형성하는 과정을 설명한다. 단, 도 17은 도 16의 F-F' 단면도이다.
먼저, 기판(1710)상에 게이트 전극에 해당하는 제3전극부(1630)을 형성한다.
게이트 전극에 해당하는 제3전극부(1630)을 형성한 이후, 게이트 절연층(1720)을 형성한다.
게이트 절연층(1720) 상에 비정질 실리콘(a-Si:H) 또는 저온 다결정 실리콘(LTPS) 등으로 이루어진 반도체 층(1640, 1650)을 형성한다.
반도체 층(1640, 1650)을 형성한 이후, 층간 절연층(1730)을 형성한다.
이후, 제1전극부(1610) 및 제2전극부(1620)를 형성한다. 이때, 컨택홀을 통해, 제1전극부(1610) 및 제2전극부(1620)를 반도체 층(1640, 1650)과 연결시킨다.
이상에서 도 16 및 도 17을 참조하여 설명한 제6실시예에 따른 트랜지스터(1600)는, 일 예로, 비정질 실리콘 TFT 또는 저온 다결정 실리콘 TFT 등일 수 있다.
이상에서는, 표시장치(100)의 표시패널(110)에 정의된 다수의 화소 각각에서의 트랜지스터에서 문제가 발생하여 화소 불량이 일어난 경우, 불량 화소가 정상 화소처럼 동작할 수 있도록 리페어 할 수 있는 트랜지스터 구조에 대한 6가지 실시예를 설명하였다.
표시장치(100)의 표시패널(110)에 정의된 다수의 화소 각각은, 6가지 실시예 중 적어도 하나의 실시예에 따른 트랜지스터가 배치될 수 있다.
한편, 각 화소에 배치된 트랜지스터에 공정상의 이물이 발생하는 등의 이유로 해당 화소가 휘점화 또는 암점화가 되는 화소 불량이 발생한 경우, 리페어 처리가 필요하다. 이러한 리페어(Repair)는, 제품 출하 이전에 패널 제작 공정 시에 이루어질 수도 있고, 제품 출하 이후에 고객으로부터 애프터 서비스 요청에 따라 이루어질 수도 있다.
따라서, 표시장치(100)의 표시패널(110)에 정의된 다수의 화소 중 그 어떠한 화소에서도 화소 불량이 전혀 발생한 적이 없다면, 이상에서 설명한 6가지 실시예 중 하나 또는 둘 이상의 실시예에 따른 트랜지스터가 모든 화소마다 배치되어 있을 것이다.
하지만, 표시장치(100)의 표시패널(110)에 정의된 다수의 화소 중 적어도 하나의 화소에서 화소 불량이 발생하여 리페어 처리가 되었다면, 다수의 화소 중 적어도 하나의 화소에서는, 이상에서 설명한 6가지 실시예 중 하나 또는 둘 이상의 실시예에 따른 트랜지스터가 리페어 처리가 된 형태로 존재할 것이다.
아래에서는, 리페어 처리에 대하여 도 18을 참조하여 설명하고, 6가지 실시예에 따른 트랜지스터의 리페어 처리 이후의 구조를 도 19를 참조하여 설명한다.
도 18은 실시예들에 따른 리페어 처리된 트랜지스터(TR)의 등가회로도이다.
도 18은 도 2에 도시된 트랜지스터(TR)에 대한 리페어 처리를 나타낸 도면이다.
도 18을 참조하면, 예를 들어, 제2트랜지스터(TR2)에서 공정 상의 이물이 발생하여, 제2트랜지스터(TR2)의 제1전극(e1')과 제2전극(e2')이 단락되어, 해당 화소가 휘점이 되어 화소 불량이 발생한 경우, 레이저 커팅(Laser Cutting) 처리를 통해,제2트랜지스터(TR2)의 제1전극(e1')과 제2전극(e2') 중 적어도 하나를 커팅(Cutting) 시킬 수 있다.
이에 따라, 제1트랜지스터(TR1)와 제2트랜지스터(TR2) 중 제1트랜지스터(TR1)만이 스위칭 동작을 하게 되어, 화소 불량이 리페어 되어, 해당 화소가 다시 정상 화소처럼 동작할 수 있다.
이러한 리페어 처리가 적어도 하나의 화소에서 이루어진 경우, 표시패널(110)에 정의된 다수의 화소는, 제1전극부(E1)의 2개의 제1전극 돌출부(e1, e1')와 제2전극부(E2)의 2개의 제2전극 돌출부(e2, e2')의 대응 쌍(쌍 1. e1-e2, 쌍 2. e1'-e2') 중에서 하나의 대응 쌍(쌍 1 또는 쌍 2)에서 제1전극 돌출부와 제2전극 돌출부 중 적어도 하나가 커팅되어 있는 트랜지스터(TR)가 배치된 화소를 적어도 하나 포함할 수 있다.
또한, 리페어 처리가 적어도 하나의 화소에서 이루어진 경우, 표시패널(110)에 정의된 다수의 화소는, 제3전극부(E3)의 일단부와 타단부 중 하나의 지점에만 1개의 채널(CH1 또는 CH2)이 형성된 트랜지스터(TR)가 배치된 화소를 적어도 하나 포함할 수 있다.
도 18을 참조하여 설명한 리페어 처리(커팅 처리)를 제1실시예 내지 제6실시예에 적용한 트랜지스터를 도 19에 도시한다.
도 19는 제1실시예 내지 제6실시예에 따른 리페어 처리된 트랜지스터들(300, 60, 800, 1100, 1300, 1600)의 평면도이다.
도 19의 (a) 내지 (f)를 참조하면, 제1실시예 내지 제6실시예에 따른 리페어 처리된 트랜지스터들(300, 60, 800, 1100, 1300, 1600) 각각에서, 화소 불량이 원인이 CH2가 형성된 제2트랜지스터(TR2)인 경우, 제2트랜지스터(TR2)의 제1전극(e1')과 제2전극(e2') 부분이 레이저 커팅 처리가 가능한 커팅 포인트(Cutting Point; CP1, CP2)일 수 있다.
이상에서 설명한 각 실시예에 따른 트랜지스터 구조가 적용된 표시장치(100)는, 유기발광표시장치(Organic Light Emitting Display Device) 또는 액정표시장치(Liquid Crystal Display Device) 등일 수 있다.
아래에서는, 각 실시예에 따른 트랜지스터 구조가 적용된 표시장치(100)는, 유기발광표시장치인 경우와 액정표시장치인 경우에 대하여 실시예들에 따른 트랜지스터 구조를 적용하는 방식을 간단하게 설명한다.
먼저, 도 20 및 도 21을 참조하여, 각 실시예에 따른 트랜지스터 구조가 적용된 표시장치(100)는, 유기발광표시장치인 경우, 실시예들에 따른 트랜지스터 구조를 적용하는 방식을 설명한다.
도 20은 제1실시예 내지 제6실시예에 따른 트랜지스터 구조가 구동트랜지스터(DT: Driving Transistor)에 적용된 유기발광표시장치의 화소에 대한 등가회로도이고, 도 21은 제1실시예 내지 제6실시예에 따른 트랜지스터 구조 중 제1실시예에 따른 트랜지스터 구조가 구동트랜지스터(DT)에 적용된 유기발광표시장치의 단면도이다. 단, 도 21에서는, 설명의 편의를 위해, i번 째 데이터라인(DLi)으로부터 데이터전압을 공급받는 화소와, i+1번째 데이터라인(DLi+1)으로부터 데이터전압을 공급받는 화소만을 표시한다.
도 20 및 도 21을 참조하면, 유기발광표시장치의 일반적인 각 화소, 즉, 본 실시예들에 따른 트랜지스터 구조가 적용되지 않은 각 화소는, 일 예로, 유기발광다이오드(OLED)와, 구동전압(VDD)을 공급받고 유기발광다이오드(OLED)를 구동시키기 위한 구동 트랜지스터(DT)와, 게이트 라인(GL)을 통해 공급된 스캔 신호(SCAN)에 의해 제어되며 기준전압(Vref: Reference Voltage)이 공급되는 기준전압 라인(RVL: Reference Voltage Line)과 구동 트랜지스터(DT)의 제1노드(N1) 사이에 연결되는 제1트랜지스터(T1)과, 게이트 라인(GL)을 통해 공급된 스캔 신호(SCAN)에 의해 제어되며 데이터 라인(DL)과 구동 트랜지스터(DT)의 제2노드(N2) 사이에 연결되는 제2트랜지스터(T2)와, 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결되는 스토리지 캐패시터(Cstg: Storage Capacitor) 등을 포함한다.
유기발광표시장치의 일반적인 각 화소, 즉, 본 실시예들에 따른 트랜지스터 구조가 적용되지 않은 각 화소에 포함된 3가지 트랜지스터(DT, T1, T2) 중 적어도 하나의 트랜지스터에 제1실시예 및 제6실시예에 따른 트랜지스터 구조 중 하나를 적용할 수 있다.
도 20 및 도 21은 구동트랜지스터(DT)에 제1실시예 및 제6실시예에 따른 트랜지스터 구조 중 하나를 적용한 화소의 등가회로도와 유기발광표시장치의 단면도이다.
도 20 및 도 21을 참조하면, 구동트랜지스터(DT)는 2개의 트랜지스터(TR1, TR2)가 병렬로 연결된 트랜지스터 구조를 갖는다. 여기서, 구동트랜지스터(DT)에 적용된 트랜지스터 구조는, 도 3에 도시된 제1실시예에 따른 트랜지스터 구조이다.
도 20 및 도 21을 참조하면, 구동트랜지스터(DT)를 이루는 2개의 트랜지스터(TR1, TR2) 중 제2트랜지스터(TR2)에서 이물이 발생하여 화소 불량이 발생한 경우, 레이저 커팅 처리를 통해, 제2트랜지스터(TR2)의 제1전극(e1')과 제2전극(e2') 중 적어도 하나를 커팅시킨다.
이에 따라, 구동트랜지스터(DT)를 이루는 2개의 트랜지스터(TR1, TR2) 중 제1트랜지스터(TR1)만이 스위칭 동작을 하여 유기발광다이오드(OLED)로 전류를 공급해줄 수 있다.
도 21과 도 3을 참조하면, 구동트랜지스터(DT)에서, 제3전극부(330)는 구부러져 형성되어 있고, 2개의 채널(CH1, CH2)이 평행하지 않도록 형성되어 있다.
도 21, 도 20 및 도 3을 참조하면, 구동트랜지스터(DT)의 제3전극부(330)가 구부러진 지점(P1)은, 데이터 라인(DLi)을 통해 공급된 데이터 전압(Vdata)이 온 상태의 제2트랜지스터(T2)를 통해 인가되는 지점이다. 여기서, 제2트랜지스터(T2)는 게이트 라인(GLi)을 통해 공급된 스캔신호(SCAN)에 의해 온-오프가 제어된다.
구동트랜지스터(DT)의 제3전극부(330)가 구부러진 지점(P1)은, 도 20의 제2노드(N2)에 해당한다.
구동트랜지스터(DT)의 제3전극부(330)는 구부러진 지점(P1)에서 스토리지 캐패시터(Cstg)의 제1플레이트(340)와 연결되고, 반도체 층(520)에 해당하는 일체형 바디(400)에서 도체화된 영역에 형성된 구동트랜지스터(DT)의 제2전극부(320)이 스토리지 캐패시터(Cstg)의 제2플레이트 역할을 한다. 이에 따라, 스토리지 캐패시터(Cstg)가 형성된다.
한편, 반도체 층(520)에 해당하는 일체형 바디(400)에서 도체화된 영역의 한 지점은 컨택홀을 통해 유기발광다이오드(OLED)의 제1전극(2110, 애노드 도는 캐소드)과 연결된다.
한편, 반도체 층(520)에 해당하는 일체형 바디(400)에서 도체화된 영역에는, 구동트랜지스터(DT)의 제1전극부(310)와 제2전극부(320)는 물론, 제1트랜지스터(T1)의 소스전극 및 드레인 전극이 형성된다.
또한, 반도체 층(520)에 해당하는 일체형 바디(400)에서 도체화 되지 않은 영역에는, 구동트랜지스터(DT)의 2개의 채널(CH1, CH2)은 물론, 제1트랜지스터(T1)의 채널도 형성된다.
한편, 도 21을 참조하면, 본 실시예에 따른 트랜지스터 구조가 적용된 유기발광표시장치에는, 평탄화, 보호 등의 역할을 하는 오버코트 층(Over Coat Layer, 2120)과, 빛 가림 등의 용도를 갖는 쉴드층(Shield Layer, 2130)이 형성되어 있을 수 있다.
이하에서는, 표시장치(100)가 액정표시장치인 경우, 실시예들에 따른 트랜지스터 구조를 액정표시장치에 적용하는 것을 도 22를 참조하여 간략하게 설명하였다.
도 22는 실시예들에 따른 트랜지스터 구조의 적용 전후의 액정표시장치의 평면도이다.
도 22는 액정표시장치에서 j번째 게이트 라인(GLj)과 i번째 데이터 라인(DLi)에 의해 정의되는 화소를 나타낸 도면이다.
도 22의 (a)는 실시예들에 따른 트랜지스터 구조를 적용하지 않은 화소를 나타낸 도면이고, 도 22의 (b)는 실시예들에 따른 트랜지스터 구조를 적용한 화소를 나타낸 도면이다.
도 22의 (a)를 참조하면, 각 화소는 데이터라인과 게이트라인에 의해 정의되며, 이러한 각 화소 영역에는 트랜지스터(TR)가 적어도 하나 배치된다.
도 22의 (a)를 참조하면, 이러한 트랜지스터(TR)의 게이트 전극에 해당하는 제3전극부(E3)는 게이트 라인(GLj)과 연결되고, 트랜지스터(TR)의 소스 전극(또는 드레인 전극)에 해당하는 제2전극부(E2)는 데이터 라인(DLi)과 연결되며, 트랜지스터(TR)의 드레인 전극(또는 소스 전극)은 화소 전극(2200)과 연결된다.
도 22의 (a)의 경우, 1개의 트랜지스터(TR)에 이물이 발생하여 제1전극부(E1)와 제2전극부(E2)가 단락이 되는 상황이 발생하면, 해당 화소가 휘점화 된다. 이 경우, 휘점화된 화소를 리페어 하기 위해서는, 2개의 커팅 포인트(CP1, CP2)를 커팅시켜서 암점화 시켜야 한다. 이렇게 되면, 화소는 표시역할을 하지 못하는 죽은 화소(Dead Pixel)가 된다. 이와 같이 죽은 화소가 많아지면 표시패널 자체를 쓸 수 없게 된다. 즉, 리페어 처리를 통해, 화소 불량이 발생한 화소를 정상 화소로 만들어 줄 수 없다.
도 22의 (b)를 참조하면, 도 24의 (a)에 도시된 트랜지스터(TR)에 실시예들에 따른 트랜지스터 구조를 적용하게 되면, 제1트랜지스터(TR2)와 제2트랜지스터(TR2)가 병렬로 연결된 리던던시 구조를 갖는다.
이와 같이, 본 실시예들에 따른 트랜지스터 구조를 적용하게 된 경우, 제1트랜지스터(TR2)와 제2트랜지스터(TR2) 중 어느 하나에서 이물이 발생하더라도, 이물이 발생한 트랜지스터(도 22의 (b)의 경우, TR2)를 제거하는 리페어 처리를 하여, 나머지 트랜지스터(TR1)만이 스위칭 동작을 하게 함으로써, 화소는 정상적으로 동작할 수 있다.
이물이 발생한 트랜지스터(TR2)를 제거하는 리페어 처리는 이물이 발생한 트랜지스터(TR2)의 제1전극(e1')와 제2전극(e2') 각각에 해당하는 2개의 커팅 포인트(CP1, CP2) 중 적어도 하나의 커팅 포인트를 커팅하는 것을 의미한다.
도 22의 (b)에서 등가회로도로 나타낸 리던던시 트랜지스터 구조로서는, 제1실시예 내지 제6실시예에 따른 트랜지스터 중 하나를 이용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 트랜지스터에 이물이 발생하여 화소 불량이 발생한 경우, 해당 화소가 정상 화소로 동작할 수 있도록, 리페어 처리를 가능하게 하는 리던던시 트랜지스터 구조를 갖는 표시장치(100)를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 리페어 처리를 가능하게 하는 것은 물론, 리페어 성공율을 높일 수 있는 리던던시 트랜지스터 구조를 갖는 표시장치(100)를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 리페어 처리를 가능하게 하는 것은 물론, 표시패널의 개구율을 떨어뜨리지 않는 리던던시 트랜지스터 구조를 갖는 표시장치(100)를 제공하는 효과가 있다.
즉, 본 발명에 의하면, 리페어 처리가 가능한 것은 물론, 개구율을 떨어뜨리지 않으면서도 리페어 처리의 성공 확률을 높일 수 있는 리던던시 트랜지스터 구조를 갖는 표시장치(100)를 제공할 수 있다.
또한, 본 발명에 의하면, 리던던시 트랜지스터 구조를 이용하여 리페어 처리가 된 화소가 적어도 하나 존재하는 표시장치(100)를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 유기발광표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러
300, 600, 800, 1100, 1300, 1600: 리던던시 구조를 갖는 트랜지스터
310, 610, 810, 1110, 1310, 1610: 제1전극부
320, 620, 820, 1120, 1320, 1620: 제2전극부
330, 630, 830, 1130, 1330, 1630: 제3전극부
400, 900, 1400: 일체형 바디
520, 640, 1020, 1140, 1520, 1650: 반도체 층

Claims (19)

  1. 데이터라인 및 게이트라인이 형성되어 다수의 화소가 정의된 표시패널;
    상기 데이터라인으로 데이터전압을 공급하는 데이터 구동부; 및
    상기 게이트라인으로 스캔신호를 공급하는 게이트 구동부를 포함하되,
    상기 표시패널은,
    제1전압이 인가되며 2개의 제1전극 역할을 하는 제1전극부와, 제2전압이 형성되며 2개의 제2전극 역할을 하는 제2전극부와, 제3전압이 인가되며 공통 제3전극 역할을 하고 상기 제1전극부와 상기 제2전극부 사이에 구부러져 형성된 제3전극부와, 상기 제3전극부의 일단부와 타단부가 위치한 지점에 이격되어 형성되며, 상기 2개의 제1전극과 상기 2개의 제2전극을 서로 대응시켜 연결해주는 2개의 채널로 이루어진 트랜지스터가 배치되고,
    상기 2개의 채널은 서로 평행하지 않은 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서,
    상기 제3전극부는, ㄱ 자형 또는 L 자형 모양으로 구부러진 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서,
    상기 제3전극부의 구부러진 지점 중 한 지점은, 상기 제3전압이 인가되는 지점인 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서,
    상기 제3전극부는 구부러진 지점 중 한 지점은, 캐패시터의 제1플레이트와 연결되고,
    상기 제2전극부는, 상기 캐패시터의 제2플레이트와 연결되거나 상기 제2플레이트인 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서,
    상기 제1전극부에는 상기 2개의 제1전극 역할을 하는 2개의 제1전극 돌출부가 형성되고, 상기 제2전극부에는 상기 2개의 제2전극 역할을 하는 2개의 제2전극 돌출부가 형성되며,
    상기 2개의 제1전극 돌출부와 상기 2개의 제2전극 돌출부가 서로 대응되어 마주보는 위치에 상기 2개의 채널이 형성된 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서,
    상기 2개의 제1전극 돌출부 각각의 끝단부는 서로 직교하고, 상기 2개의 제2전극 돌출부 각각의 끝단부는 서로 직교하는 것을 특징으로 하는 표시장치.
  7. 제5항에 있어서,
    상기 표시패널에 정의된 상기 다수의 화소 중에는,
    상기 2개의 제1전극 돌출부와 상기 2개의 제2전극 돌출부의 대응 쌍 중에서 하나의 대응 쌍에서 제1전극 돌출부와 제2전극 돌출부 중 적어도 하나가 커팅되어 있는 트랜지스터가 배치된 화소가 적어도 하나 포함된 것을 특징으로 하는 표시장치.
  8. 제1항에 있어서,
    상기 제1전극부, 제2전극부 및 상기 2개의 채널은 일체형 바디(Body)에서 함께 형성되되,
    상기 제1전극부와 상기 제2전극부는, 반도체 물질로 이루어진 상기 일체형 바디가 도체화 되어 형성된 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서,
    상기 제1전극부 및 상기 제2전극부는,
    금속 산화물 반도체 물질로 이루어진 상기 일체형 바디가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 되어 형성된 것을 특징으로 하는 표시장치.
  10. 제8항에 있어서,
    상기 일체형 바디는 ㅁ 자형 섹션을 포함하고,
    상기 ㅁ 자형 섹션의 한 코너부분에서 상기 제1전극부가 형성되며, 상기 한 코너부분에 연결되고 서로 평행하지 않은 2개의 사이드 바에 상기 2개의 채널이 형성된 것을 특징으로 하는 표시장치.
  11. 삭제
  12. 제1항에 있어서,
    상기 제1전극부와 상기 제2전극부는, 각기 다른 바디(Body)에 형성되고,
    상기 2개의 채널은 상기 제1전극부와 상기 제2전극부가 형성된 층과는 다른 층에 형성되며,
    상기 제2전극부는, 상기 제3전극부의 구부러진 형상과 동일한 형상으로 구부러진 부분을 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서,
    상기 제2전극부는, ㄱ 자형 또는 ㄴ 자형 모양으로 구부러진 부분을 포함하는 것을 특징으로 하는 표시장치.
  14. 제13항에 있어서,
    상기 제2전극부는 상기 제1전극부와 상기 제2전극부 사이에 ㄴ 자형 또는 ㄱ 자형 모양의 반도체 층이 형성된 것을 특징으로 하는 표시장치.
  15. 제1항에 있어서,
    상기 표시패널에 정의된 상기 다수의 화소 중에는, 상기 제3전극부의 일단부와 타단부 중 하나의 지점에만 1개의 채널이 형성된 트랜지스터가 배치된 화소가 적어도 하나 포함된 것을 특징으로 하는 표시장치.
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