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KR102181013B1 - 반도체 패키지 - Google Patents

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KR102181013B1
KR102181013B1 KR1020140118918A KR20140118918A KR102181013B1 KR 102181013 B1 KR102181013 B1 KR 102181013B1 KR 1020140118918 A KR1020140118918 A KR 1020140118918A KR 20140118918 A KR20140118918 A KR 20140118918A KR 102181013 B1 KR102181013 B1 KR 102181013B1
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KR
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substrate
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semiconductor chip
chip structure
upper substrate
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이백우
이석현
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삼성전자주식회사
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Abstract

반도체 패키지는 하부 기판 상에 배치되며, 제1 부분 및 상기 제1 부분 보다 상기 하부 기판에 가까운 제2 부분을 갖는 상부 기판을 포함한다. 상기 하부 기판 상에 실장된 하부 반도체 칩 구조체가 배치된다. 상기 하부 반도체 칩 구조체는 상기 상부 기판의 상기 제1 부분의 하부에 배치된다. 상기 상부 기판의 상기 제1 부분 상에 상부 반도체 칩 구조체가 배치된다. 상기 상부 기판의 상기 제2 부분 상에 실장되며 상기 상부 반도체 칩 구조체 보다 상기 하부 기판에 가까운 주변 부품 구조체가 배치된다. 상기 상부 기판의 상기 제2 부분과 상기 하부 기판 사이에 패키지간 연결 구조체가 배치된다.

Description

반도체 패키지{Semiconductor Package}
본 발명의 기술적 사상은 복수의 반도체 칩 구조체들 및 내장된 주변 부품 구조체를 포함하는 반도체 패키지, 상기 반도체 패키지를 채택하는 전자 장치, 의료 장치, 및 의료 시스템에 관한 것이다.
최근, 휴대용 전자 장치는 휴대의 편리성을 위하여 소형화되거나, 또는 같은 평면 크기라도 점점 얇은 두께로 디자인되면서 고성능 및 다기능이 요구되고 있다. 이러한 휴대용 전자 장치의 추세에 대응하고자 하나의 반도체 패키지 내에 여러 가지의 기능을 가진 복수의 반도체 칩들을 포함시키는 기술에 대한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 복수의 반도체 칩 구조체들 및 주변 부품 구조체를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 전체 두께를 증가시키지 않으면서도 복수의 반도체 칩 구조체들 및 주변 부품 구조체를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 복수의 반도체 칩 구조체들 사이의 데이터 전송 능력을 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 복수의 반도체 칩 구조체들 사이의 데이터 전송 능력을 향상시키면서 반도체 패키지의 기능(functionality)을 향상시킬 수 있는 주변 부품 구조체를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 패키지를 포함하는 전자 장치를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 패키지를 포함하는 의료 장치를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 패키지를 포함하는 의료 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 기판 상에 배치되며, 제1 부분 및 상기 제1 부분 보다 상기 하부 기판에 가까운 제2 부분을 갖는 상부 기판을 포함한다. 상기 하부 기판 상에 실장된 하부 반도체 칩 구조체가 배치된다. 상기 하부 반도체 칩 구조체는 상기 상부 기판의 상기 제1 부분의 하부에 배치된다. 상기 상부 기판의 상기 제1 부분 상에 상부 반도체 칩 구조체가 배치된다. 상기 상부 기판의 상기 제2 부분 상에 실장되며 상기 상부 반도체 칩 구조체 보다 상기 하부 기판에 가까운 주변 부품 구조체가 배치된다. 상기 상부 기판의 상기 제2 부분과 상기 하부 기판 사이에 패키지간 연결 구조체가 배치된다.
일 실시예에서, 상기 상부 기판의 상기 제2 부분은 상기 제1 부분의 상면 보다 상기 하부 기판에 가까운 상면을 가질 수 있다.
일 실시예에서, 상기 상부 기판의 상기 제1 부분과 상기 제2 부분은 동일한 두께를 가질 수 있다.
일 실시예에서, 상기 상부 기판은 상기 제1 부분과 상기 제2 부분 사이의 경사진 부분을 가질 수 있다.
일 실시예에서, 상기 주변 부품 구조체는 서로 다른 크기의 주변 부품들을 포함할 수 있다.
일 실시예에서, 상기 주변 부품 구조체는 상기 상부 반도체 칩 구조체의 하면 보다 상기 하부 기판에 가까운 상면을 갖는 주변 부품을 포함할 수 있다.
일 실시예에서, 상기 주변 부품 구조체는 상기 상부 기판의 상기 제1 부분의 상면 보다 상기 하부 기판으로부터 멀리 떨어진 상면을 갖는 주변 부품을 포함할 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 기판 상에 실장된 하부 반도체 칩 구조체를 포함한다.
상기 하부 기판 상에 상부 기판이 배치된다. 상기 상부 기판은 제1 부분 및 제2 부분을 갖는다. 상기 상부 기판의 상기 제1 부분은 상기 하부 반도체 칩 구조체와 중첩한다. 상기 상부 기판의 상기 제2 부분은 상기 제1 부분의 상면 보다 상기 하부 기판에 가까운 상면을 갖는다. 상기 상부 기판 상에 상부 반도체 칩 구조체가 배치된다. 상기 상부 반도체 칩 구조체는 상기 상부 기판의 상기 제1 부분과 전기적으로 연결된다. 상기 상부 기판 상에 주변 부품 구조체가 배치된다. 상기 주변 부품 구조체는 상기 상부 기판의 상기 제2 부분과 전기적으로 연결된다. 상기 상부 기판의 상기 제2 부분과 상기 하부 기판 사이에 개재된 패키지간 연결 구조체가 배치된다.
일 실시예에서, 상기 상부 기판의 상기 제1 부분은 상기 상부 기판의 가운데 부분일 수 있다.
일 실시예에서, 상기 상부 기판의 상기 제2 부분은 상기 상부 기판의 상기 가운데 부분을 둘러싸는 주변 부분일 수 있다.
일 실시예에서, 상기 상부 기판에서, 상기 제2 부분은 상기 제1 부분의 양 옆에 위치할 수 있다.
일 실시예에서, 상기 주변 부품 구조체는 상기 상부 반도체 칩 구조체와 수직하게 중첩하며 상기 상부 기판의 상기 제2 부분에 실장될 수 있다.
일 실시예에서, 상기 상부 기판 상에 배치되는 인터포저 기판을 더 포함할 수 있다. 상기 인터포저 기판은 상기 상부 반도체 칩 구조체와 상기 상부 기판 사이에 배치될 수 있고, 상기 상부 반도체 칩 구조체는 상기 인터포저 기판 상에 실장되며 상기 인터포저 기판을 경유해서 상기 상부 기판의 상기 제1 부분과 전기적으로 연결될 수 있다.
상기 주변 부품 구조체를 덮으면서 상기 상부 기판의 상기 제2 부분과 상기 인터포저 기판 사이를 채우는 기판간 몰딩 막을 더 포함할 수 있다. 상기 인터포저 기판은 상기 상부 기판의 상기 제1 부분 및 상기 몰딩 막과 접촉할 수 있다.
일 실시예에서, 상기 상기 하부 반도체 칩 구조체의 상부 상에 배치되는 방열 부재를 더 포함할 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 기판 및 상기 하부 기판 상에 실장된 하부 반도체 칩 구조체를 포함하는 하부 패키지를 포함한다. 상기 하부 패키지 상에 상부 패키지가 배치된다. 상기 상부 패키지는 제1 부분, 제2 부분, 및 상기 제1 및 제2 부분들 사이의 경사진 부분을 갖는 상부 기판, 상기 상부 기판 상에 배치되며 상기 상부 기판의 상기 제1 부분과 전기적으로 연결되는 상부 반도체 칩 구조체, 상기 상부 기판의 상기 제2 부분과 전기적으로 연결되는 주변 부품 구조체, 및 상기 상부 기판 상에 배치되며 상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체를 덮는 몰딩 막을 포함한다. 상기 상부 기판의 상기 제2 부분과 상기 하부 기판 사이에 개재되어 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 패키지간 연결 구조체가 배치된다.
일 실시예에서, 상기 하부 반도체 칩 구조체는 상기 상부 기판의 상기 제1 부분의 하부에 배치될 수 있다.
일 실시예에서, 상기 상부 반도체 칩 구조체와 상기 상부 기판의 상기 제1 부분 사이에 개재되어, 상기 상부 기판의 상기 제1 부분과 상기 상부 반도체 칩 구조체를 전기적으로 연결하는 상부 칩 연결 구조체를 포함할 수 있다.
상기 몰딩 막은 상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체를 덮으면서 상기 상부 반도체 칩 구조체와 상기 상부 기판의 상기 제1 부분 사이를 채울 수 있다.
상기 상부 반도체 칩 구조체는 관통 전극들을 갖는 복수의 상부 반도체 칩들, 및 상기 상부 반도체 칩들 사이에 개재되며 상기 상부 반도체 칩들을 전기적으로 연결하는 칩간 연결 구조체들을 포함할 수 있다. 상기 몰딩 막은 상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체를 덮으면서 상기 상부 반도체 칩들 사이를 채울 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 복수의 반도체 칩 구조체들을 포함하는 반도체 패키지를 제공할 수 있다. 상기 반도체 패키지는 두께 증가 없이 주변 부품 구조체를 포함할 수 있다. 따라서, 복수의 반도체 칩 구조체들을 포함하면서 두께를 증가시키지 않으면서도 내부 부품 구조체를 내장할 수 있는 반도체 패키지를 제공할 수 있다.
본 발명의 기술적 사상의 실시예 들에 따르면, 상부 반도체 패키지의 상부 기판의 일부와 하부 반도체 패키지의 하부 기판 사이의 거리를 최소화하여, 상기 상부 기판과 상기 하부 기판 사이에 배치되는 패키지간 연결 구조체들의 크기를 감소시킬 수 있고, 상기 패키지간 연결 구조체들의 수를 증가시킬 수 있다. 상기 패키지간 연결 구조체들의 수를 증가시킴에 따라, 상기 상부 반도체 패키지의 상부 반도체 칩 구조체와 상기 하부 반도체 패키지의 하부 반도체 칩 구조체 사이의 데이터 전송 능력을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판을 나타낸 단면도이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 상면을 나타낸 탑 뷰이다.
도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 하면을 나타낸 탑 뷰이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판 및 주변 부품 구조체를 나타낸 탑 뷰이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 상면을 나타낸 탑 뷰이다.
도 16b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 하면을 나타낸 탑 뷰이다.
도 16c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판을 나타낸 단면도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판 및 주변 부품 구조체를 나타낸 탑 뷰이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 23은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치를 나타낸 도면이다.
도 24는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 의료 시스템을 나타낸 도면이다.
도 25는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1, 도 2, 도 3a, 도 3b 및 도 4를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판을 나타낸 단면도이고, 도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 상면을 나타낸 탑 뷰이고, 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 하면을 나타낸 탑 뷰이고, 도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판 및 주변 부품 구조체를 나타낸 탑 뷰이다. 도 1 및 도 2는 도 3a, 도 3b 및 도 4의 I-I'선을 따라 취해진 영역을 나타낼 수 있다.
도 1, 도 2, 도 3a, 도 3b 및 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(1a)는 하부 반도체 칩 구조체(25)를 포함하는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되며 상부 반도체 칩 구조체(78) 및 주변 부품 구조체(68, 75)를 포함하는 상부 패키지(50), 및 상기 하부 패키지(5)와 상기 상부 패키지(50)를 전기적으로 연결하는 복수의 패키지간 연결 구조체들(93)을 포함할 수 있다.
상기 하부 패키지(5)는 상면(20a) 및 하면(20b)을 갖는 하부 기판(20), 상기 하부 기판(20)의 상기 상면(20a) 상의 상기 하부 반도체 칩 구조체(25), 상기 하부 반도체 칩 구조체(25)와 상기 하부 기판(20)의 상면(20a) 사이의 하부 칩 연결 구조체(36), 상기 하부 반도체 칩 구조체(25)와 상기 하부 기판(20) 사이를 채우면서 상기 하부 칩 연결 구조체(36)의 측면을 둘러싸는 하부 언더필 물질(39), 및 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 하부 연결 구조체들(45)을 포함할 수 있다.
상기 하부 기판(20)은 인쇄회로 기판일 수 있다. 예를 들어, 상기 하부 기판(20)은 베이스(8), 상부 패드들(10), 하부 패드들(12), 상부 표면 층(14a) 및 하부 표면 층(14b)을 포함할 수 있다. 상기 하부 기판(20)의 상기 상부 패드들(10)은 상기 하부 기판(20)의 상기 상면(20a)에 배치될 수 있다. 상기 하부 기판(20)의 상기 상부 표면 층(14a)은 상기 상부 패드들(10)을 노출시키면서 상기 하부 기판(20)의 상기 상면(20a)에 배치될 수 있다.
상기 하부 기판(20)의 상기 하부 패드들(12)은 상기 하부 기판(20)의 상기 하면(20b) 상에 배치될 수 있다. 상기 하부 기판(20)의 상기 하부 표면 층(14b)은 상기 하부 패드들(12)을 노출시키면서 상기 하부 기판(20)의 상기 하면(20b)에 배치될 수 있다. 상기 상부 및 하부 표면 층들(14a, 14b)은 솔더 레지스트 물질로 형성될 수 있다.
상기 하부 반도체 칩 구조체(25)는 상기 하부 기판(20)의 상기 상면(20a) 상에 플립 칩 구조로 실장될 수 있다. 상기 하부 반도체 칩 구조체(25)는 상기 하부 기판(20)과 마주보는 면 상에 배치된 하부 칩 패드들(30)을 포함할 수 있다.
상기 하부 칩 연결 구조체(36)는 상기 하부 반도체 칩(25)의 상기 하부 칩 패드들(30)과 상기 하부 기판(20)의 상기 상면(20a)의 상기 상부 패드들(10)을 전기적으로 연결할 수 있다. 상기 하부 칩 연결 구조체(36)는 범프 및/또는 솔더 볼 구조체를 포함할 수 있다.
상기 하부 연결 구조체들(45)은 상기 하부 기판(20)의 상기 하면(20b)의 상기 하부 패드들(12) 상에 배치될 수 있다. 상기 하부 연결 구조체들(45)은 솔더 볼들일 수 있다.
일 실시예에서, 상기 하부 반도체 칩 구조체(25)은 로직 반도체 칩(logic semiconductor chip)일 수 있다.
일 실시예에서, 상기 하부 반도체 칩 구조체(30)은 어플리케이션 프로세서(application processor) 반도체 칩일 수 있다.
상기 상부 패키지(50)는 상면(55a) 및 하면(55b)을 갖는 상부 기판(55), 상기 상부 기판(55)의 상면(55a) 상에 실장된 상기 주변 부품 구조체(68, 75), 상기 상부 기판(55)의 상기 상면(55a) 상의 상기 상부 반도체 칩 구조체(78), 상기 상부 반도체 칩 구조체(78)와 상기 상부 기판(55)을 전기적으로 연결하는 상부 칩 연결 구조체(84), 및 상기 상부 기판(55)의 상면(55a) 상에 배치된 몰딩 막(90)을 포함할 수 있다. 상기 상부 기판(55)의 상기 하면(55b)은 상기 하부 패키지(5)와 마주보는 부분일 수 있다.
상기 상부 기판(55)은 제1 부분(CP), 제2 부분(PP) 및 상기 제1 및 제2 부분들(CP, PP) 사이의 제3 부분(IP)을 포함할 수 있다. 상기 상부 기판(55)의 상기 제3 부분(IP)은 경사진 부분(inclined portion)일 수 있다. 상기 하부 반도체 칩 구조체(25)는 상기 상부 기판(55)의 상기 제1 부분(CP) 하부에 배치될 수 있다.
일 실시예에서, 상기 상부 기판(55)의 상기 제2 부분(PP)은 상기 제1 부분(CP)을 둘러싸도록 배치될 수 있다. 상기 제1 부분(CP)은 상기 상부 기판(55)의 가운데 부분일 수 있다. 상기 제2 부분(PP)은 상기 상부 기판(55)의 가운데의 상기 제1 부분(CP)의 주변 부분일 수 있다. 상기 제2 부분(PP)은 상기 제3 부분(IP)으로부터 상기 상부 기판(55)의 가장자리까지의 부분일 수 있다.
상기 제1 및 제2 부분들(CP, PP)은 서로 다른 레벨에 위치할 수 있고, 상기 제3 부분(IP)은 상기 제1 부분(CP)과 상기 제2 부분(PP)의 레벨 차이로 발생하는 경사진 부분일 수 있다. 상기 상부 기판(55)의 상기 제1 부분(CP)은 상기 제2 부분(PP) 보다 상대적으로 상기 하부 기판(20)으로부터 멀리 떨어진 부분일 수 있다. 상기 상부 기판(55)의 상기 제2 부분(PP)은 상기 상부 기판(55)의 상기 제1 부분(CP) 보다 상기 하부 기판(20)에 가까울 수 있다.
상기 상부 기판(55)의 상기 제2 부분(PP)의 상면은 상기 제1 부분(CP)의 상면 보다 상기 하부 기판(22)에 가까울 수 있다.
상기 상부 기판(55)의 상기 제1 부분(CP)의 두께(T1)와 상기 제2 부분(PP)의 두께(T2)는 동일할 수 있다.
상기 상부 기판(55)은 유리 섬유(glass fiber) 없는 인쇄회로 기판일 수 있다. 상기 상부 기판(55)은 열 및 압력에 의하여 변형될 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 상부 기판(55)은 가열 후 압력을 가하여 모양을 변형시키는 스템핑 공정에 의하여 모양이 변형될 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 상부 기판(55)을 형성하는 것은 가운데가 돌출된 금형을 준비하고, 평평한 인쇄회로 기판을 상기 금형 상에 위치시키고, 상온 보다 높은 열 분위기에서 상기 금형이 위치하는 방향으로 상기 인쇄회로 기판에 압력에 가하여 상기 인쇄회로 기판을 상기 금형의 상면의 모양에 대응하는 모양으로 변형시키는 것을 포함할 수 있다.
상기 상부 기판(55)은 베이스(57), 제1 패드들(58), 제2 패드들(59), 내부 배선 구조체(63), 제1 표면 층(65a) 및 제2 표면 층(65b)을 포함할 수 있다. 상기 상부 기판(55)의 상기 제1 패드들(58)은 상기 상부 기판(55)의 상기 제1 부분(CP)의 상기 상면(55a) 상에 배치될 수 있다. 상기 상부 기판(55)의 상기 제2 패드들(59)은 상기 상부 기판(55)의 상기 제2 부분(PP)의 상기 상면(55a) 상에 배치될 수 있다. 상기 상부 기판(55)의 상기 제1 표면 층(65a)은 상기 제1 및 제2 패드들(58, 59)을 노출시키는 개구부를 가지면서 상기 상부 기판(55)의 상기 상면(55a) 상에 배치될 수 있다.
상기 상부 기판(55)의 상기 제3 패드들(61)은 상기 상부 기판(55)의 상기 제2 부분(PP)의 상기 하면(55b) 상에 배치될 수 있다. 상기 상부 기판(55)의 상기 제2 표면 층(65b)은 상기 제3 패드들(61)을 노출시키는 개구부를 가지면서 상기 상부 기판(55)의 상기 하면(55a) 상에 배치될 수 있다.
상기 상부 기판(55)의 상기 내부 배선 구조체(63)는 상기 상부 기판(55)의 제1 및 제2 패드들(58, 59)과 상기 상부 기판(55)의 상기 제3 패드들(61)을 전기적으로 연결할 수 있다.
상기 상부 기판(55)의 상기 베이스(57)는 열 및 압력에 의하여 변형될 수 있는 물질, 예를 들어 폴리 이미드 등과 같은 물질로 형성될 수 있고, 상기 제1 내지 제3 패드들(58, 59, 61), 및 상기 내부 배선(63)은 구리 등과 같은 금속 물질로 형성될 수 있다. 상기 제1 및 제2 표면 층들(65a, 65b)은 솔더 레지스트로 형성될 수 있다.
상기 상부 반도체 칩 구조체(78)는 상기 상부 기판(55) 상에 실장될 수 있다. 상기 상부 반도체 칩 구조체(78)는 상기 상부 기판(55)의 상기 제1 부분(CP), 상기 제3 부분(IP) 및 상기 제2 부분(PP)과 중첩할 수 있다.
상기 상부 반도체 칩 구조체(78)는 상기 상부 기판(55) 상에 배치되면서 상기 상부 기판(55)의 상기 제1 부분(CP)과 전기적으로 연결될 수 있다. 상기 상부 반도체 칩 구조체(78)는 상기 상부 기판(55)의 상기 제1 부분(CP)의 상면(55a) 상에 실장될 수 있다. 상기 상부 반도체 칩 구조체(78)는 상기 상부 기판(55)의 상기 제1 부분(CP)의 상면(55a) 상에 플립칩 구조로 실장될 수 있다.
상기 상부 반도체 칩 구조체(78)은 상기 상부 기판(55)과 마주보는 면 상에 배치된 상부 칩 패드들(81)을 포함할 수 있다.
상기 상부 칩 연결 구조체(84)는 상기 상부 반도체 칩 구조체(78)의 상기 상부 칩 패드들(81)과 상기 상부 기판(55)의 상기 제1 부분(CP)의 상기 상면(55a)의 상기 제1 패드들(58)을 전기적으로 연결할 수 있다. 상기 상부 칩 연결 구조체(84)는 상기 상부 칩 패드들(81)과 상기 제1 패드들(58) 사이에 개재될 수 있다. 상기 상부 칩 연결 구조체(84)는 범프 및/또는 솔더 볼 구조체일 수 있다.
상기 주변 부품 구조체(68, 75)는 상기 상부 기판(55)의 상기 제2 부분(PP)의 상면(55a) 상에 실장될 수 있다.
상기 주변 부품 구조체(68, 75)는 상기 상부 기판(55)의 상기 제2 부분(PP)의 상면(55a) 상에 실장된 복수의 주변 부품들을 포함할 수 있다.
일 실시예에서, 상기 주변 부품 구조체(68, 75)는 상기 반도체 패키지(1a)의 기능(functionality)를 향상시키기 위한 부품들, 예를 들어 버퍼 칩, 드라이버 칩, 파워 매니지먼트 칩(power management ICs), 아날로그 소자, 통신 소자, 컨트롤러 칩(controller chip) 및/또는 수동 소자를 포함할 수 있다. 상기 통신 소자는 무선 통신 칩일 수 있다. 상기 수동 소자는 커패시터 등과 같은 수동 소자일 수 있다.
일 실시예에서, 상기 주변 부품 구조체(68, 75)는 서로 다른 크기의 복수의 주변 부품들을 포함할 수 있다. 예를 들어, 상기 주변 부품 구조체(68, 75)는 능동 소자(68) 및 수동 소자(75)를 포함할 수 있다. 예를 들어, 상기 능동 소자(68)는 서로 다른 종류의 소자들(68a, 68b, 68c, 68d, 68e)을 포함할 수 있다.
일 실시예에서, 상기 주변 부품 구조체(68, 75)는 플립칩 구조로 실장된 제1 주변 부품(68a) 및/또는 와이어 본딩 구조로 실장된 제2 주변 부품(68b)을 포함할 수 있다. 상기 제1 주변 부품(68a)은 솔더 볼(72a)을 이용하여 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장될 수 있고, 상기 제2 주변 부품(도 4의 68b)은 본딩 와이어(도 4의 72b)를 이용하여 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장될 수 있다.
상기 몰딩 막(90)은 상기 상부 기판(55)의 상기 상면(55a) 상에 배치될 수 있다. 상기 몰딩 막(90)은 상기 주변 부품 구조체(68, 75)를 덮으면서 상기 상부 기판(55) 상에 실장된 상기 상부 반도체 칩 구조체(78)를 감쌀 수 있다. 예를 들어, 상기 몰딩 막(90)은 상기 상부 반도체 칩 구조체(78)을 둘러싸면서 상기 상부 반도체 칩 구조체(78)와 상기 상부 기판(55) 사이를 채울 수 있다. 또한, 상기 몰딩 막(90)은 상기 상부 칩 연결 구조체(78)의 측면을 둘러쌀 수 있다. 상기 몰딩 막(90)은 에폭시 몰디드 언더 필 물질(Epoxy Molded Underfill material)로 형성될 수 있다.
상기 복수의 패키지간 연결 구조체들(93)은 상기 상부 패키지(50)와 상기 하부 패키지(5)를 전기적으로 연결할 수 있다. 상기 복수의 패키지간 연결 구조체들(93)은 상기 상부 기판(55)의 상기 제2 부분(PP)의 상기 제3 패드들(61)과 상기 하부 기판(20)의 상기 제1 패드들(10) 사이에 개재될 수 있다. 상기 복수의 패키지간 연결 구조체들(93)은 범프 및/또는 솔더 볼로 형성될 수 있다. 상기 반도체 패키지(1a)는 상기 하부 패키지(5)와 상기 상부 패키지(50) 사이의 빈 공간(96)을 포함할 수 있다.
본 발명의 기술적 사상의 실시예에 따르면, 상기 상부 기판(55)의 상기 제1 부분(CP)과 상기 하부 기판(20) 사이의 거리 보다 상기 상부 기판(55)의 상기 제2 부분(PP)과 상기 하부 기판(20) 사이의 거리가 작을 수 있다. 따라서, 상기 상부 기판(55)의 상기 제2 부분(PP)과 상기 하부 기판(20) 사이의 거리가 작아짐에 따라, 상기 상부 기판(55)의 상기 제2 부분(PP)과 상기 하부 기판(20) 사이에 배치되는 상기 복수의 패키지간 연결 구조체들(93)을 보다 작게 형성하면서 보다 촘촘하게 배치할 수 있다. 따라서, 상기 상부 기판(55)의 상기 제2 부분(PP)과 상기 하부 기판(20) 사이에 보다 많은 수의 상기 복수의 패키지간 연결 구조체들(93)을 배치할 수 있다.
상기 복수의 패키지간 연결 구조체들(93)은 상기 상부 패키지(50)와 상기 하부 패키지(5)를 전기적으로 연결하는 입/출력 핀들을 포함할 수 있다. 상기 복수의 패키지간 연결 구조체들(93)을 보다 많이 배치할 수 있기 때문에, 상기 상부 패키지(50)의 상기 상부 반도체 칩 구조체(78)와 상기 하부 패키지(5)의 상기 하부 반도체 칩 구조체(25) 사이의 데이터 전송 능력(data transfer rate)을 향상시킬 수 있다. 예를 들어, 상기 복수의 패키지간 연결 구조체들(93)의 수가 증가함에 따라, 상기 상부 반도체 칩 구조체(78)가 디램 등과 같은 메모리 반도체 칩이고, 상기 하부 반도체 칩 구조체(25)과 프로세서 반도체 칩인 경우에, 상기 메모리 반도체 칩과 상기 프로세서 반도체 칩 사이의 데이터 전송 능력(data transfer rate)이 향상될 수 있다.
본 발명의 기술적 사상의 실시예에 따르면, 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 상기 주변 부품 구조체(68, 75)를 실장하기 때문에, 상기 반도체 패키지(1a)는 상기 주변 부품 구조체(68, 75)를 내장하면서도 두께가 증가되지 않을 수 있다. 따라서, 상기 반도체 패키지(1a)는 상기 복수의 반도체 칩 구조체들(25, 78)을 포함하면서 전체적인 두께 증가없이 상기 주변 부품 구조체(68, 75)을 내장할 수 있다.
도 5를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다. 도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(1b)는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되는 상부 패키지(50') 및 상기 상부 패키지(50')와 상기 하부 패키지(5) 사이의 패키지간 연결 구조체들(93)을 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(45)을 포함할 수 있다.
상기 상부 패키지(50')는 도 1, 도 2, 도 3a, 도 3b 및 도 4에서 설명한 것과 같은 상기 상부 기판(55), 상기 상부 기판(55)의 제1 부분(CP) 상에 실장된 상부 반도체 칩 구조체(78), 상기 상부 기판(55)의 제2 부분(PP) 상에 실장된 주변 부품 구조체(68, 75)를 포함할 수 있다.
또한, 상기 상부 패키지(50')는 상기 상부 기판(55) 상에 배치되면서 상기 상부 반도체 칩 구조체(78) 및 상기 주변 부품 구조체(68, 75)를 덮는 몰딩 막(90')을 포함할 수 있다.
상기 몰딩 막(90')은 상기 상부 기판(55)의 상기 제2 부분(PP) 및 상기 제3 부분(IP)의 상면 상에 배치되면서 상기 주변 부품 구조체(68, 75)를 덮는 하부 몰딩 막(90a), 및 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 하부 몰딩 막(90a) 상에 배치되면서 상기 상부 반도체 칩 구조체(78)를 감싸는 상부 몰딩 막(90b)을 포함할 수 있다.
상기 패키지간 연결 구조체들(93)은, 도 1에서 설명한 것과 같이, 상기 하부 기판(20)의 상기 제1 패드들(10)과 상기 상부 기판(55)의 상기 제3 패드들(61) 사이에 배치될 수 있다. 상기 패키지간 연결 구조체들(93)은, 도 1에서 설명한 것과 같이, 상기 하부 패키지(5)와 상기 상부 패키지(50) 사이에 배치되면서, 상기 하부 패키지(5)와 상기 상부 패키지(50)를 전기적으로 연결할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 방열 부재를 포함하는 반도체 패키지를 제공할 수 있다. 도 6을 참조하여, 방열 부재를 포함하는 반도체 패키지에 대하여 설명하기로 한다. 도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(1c)는, 도 1에서 설명한 것과 같은 상기 하부 패키지(5), 상기 상부 패키지(50), 및 상기 하부 및 상부 패키지들(5, 50) 사이의 상기 패키지간 연결 구조체(93)를 포함할 수 있다.
또한, 상기 반도체 패키지(1c)는 상기 하부 패키지(5)의 상기 하부 반도체 칩 구조체(25)의 상면에 배치되는 방열 부재(42)를 포함할 수 있다. 상기 방열 부재(42)는 TIM(Thermal Interface Material)으로 형성될 수 있다. 상기 방열 부재(42)는 상기 하부 반도체 칩 구조체(25)의 내부에서 발생하는 열을 방출하는 역할을 할 수 있다.
도 7을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(100a)를 설명하기로 한다. 도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(100a)는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되는 상부 패키지(150), 및 상기 상부 패키지(150)와 상기 하부 패키지(5) 사이에 배치되며 상기 상부 패키지(150)와 상기 하부 패키지(5)를 전기적으로 연결하는 패키지간 연결 구조체(93)를 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(43)을 포함할 수 있다.
상기 상부 패키지(150)는 도 1, 도 2, 도 3a, 도 3b 및 도 4에서 설명한 것과 같은, 상기 제1 부분(CP), 상기 제2 부분(PP) 및 상기 제1 및 제2 부분들(CP, PP) 사이의 상기 제3 부분(IP)을 갖는 상기 상부 기판(55), 및 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장된 상기 주변 부품 구조체(68, 75)를 포함할 수 있다.
또한, 상기 상부 패키지(150)는 상기 상부 기판(55)의 상기 제1 부분(CP) 상에 실장된 상부 반도체 칩 구조체(178), 및 상기 상부 기판(55)의 상면(55a)을 덮으면서 상기 상부 반도체 칩 구조체(178) 및 상기 주변 부품 구조체(68, 75)를 덮는 몰딩 막(190)을 포함할 수 있다.
상기 상부 반도체 칩 구조체(178)는 복수의 상부 반도체 칩들(178a, 178b, 178c, 178d) 및 상기 상부 반도체 칩들(178a, 178b, 178c, 178d)을 전기적으로 연결하는 상부 칩간 연결 구조체들(187)을 포함할 수 있다. 예를 들어, 상기 상부 반도체 칩들(178a, 178b, 178c, 178d)은 차례로 적층된 제1 상부 반도체 칩 구조체(178a), 제2 상부 반도체 칩 구조체(178b), 제3 상부 반도체 칩 구조체(178c,) 및 제4 상부 반도체 칩 구조체(178d)을 포함할 수 있다. 상기 제1 내지 제3 상부 반도체 칩들(178a, 178b, 178c)은 상기 제1 내지 제3 상부 반도체 칩들(178a, 178b, 178c)을 관통하는 관통 전극들(179)을 포함할 수 있다. 상기 칩간 연결 구조체들(187)은 상기 관통 전극들(179)과 전기적으로 연결될 수 있다.
상기 상부 반도체 칩 구조체(178)는 플립 칩 구조로 상기 상부 기판(55)의 상기 제1 부분(CP) 상에 실장될 수 있다. 상기 상부 반도체 칩 구조체(178)는 상기 상부 반도체 칩 구조체(178)와 상기 상부 기판(55)의 상기 제1 부분(CP) 사이에 개재되는 상부 칩 연결 구조체(184)에 의하여 상기 상부 기판(55)의 상기 제1 부분(CP)과 전기적으로 연결될 수 있다.
상기 몰딩 막(190)은 상기 상부 기판(55)의 상기 상면(55a) 상에 배치될 수 있다. 상기 몰딩 막(190)은 상기 주변 부품 구조체(68, 75)를 덮으면서 상기 상부 기판(55) 상에 실장된 상기 상부 반도체 칩 구조체(178)를 둘러쌀 수 있다. 상기 몰딩 막(190)은 상기 상부 반도체 칩들(178a, 178b, 178c, 178d) 사이를 채울 수 있다.
도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지(100b)에 대하여 설명하기로 한다. 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(100b)는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되는 상부 패키지(150'), 및 상기 상부 패키지(150')와 상기 하부 패키지(5)를 전기적으로 연결하는 패키지간 연결 구조체들(93)을 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(45)을 포함할 수 있다.
상기 상부 패키지(150')는 도 1, 도 2, 도 3a, 도 3b 및 도 4에서 설명한 것과 같은 상기 상부 기판(55) 및 상기 상부 기판(55)의 제2 부분(PP) 상에 실장된 주변 부품 구조체(68, 75)를 포함할 수 있다.
또한, 상기 상부 패키지(150')는, 도 7에서 설명한 것과 같이, 상기 상부 기판(55)의 상기 제1 부분(CP) 상에 실장된 상기 상부 반도체 칩 구조체(178)를 포함할 수 있다.
또한, 상기 상부 패키지(150')는 상기 상부 기판(55) 상에 배치되면서 상기 상부 반도체 칩 구조체(178) 및 상기 주변 부품 구조체(68, 75)를 덮는 몰딩 막(190')을 포함할 수 있다.
상기 몰딩 막(190')은 상기 상부 기판(55)의 상기 제2 부분(PP) 및 상기 제3 부분(IP)의 상면 상에 배치되면서 상기 주변 부품 구조체(68, 75)를 덮는 하부 몰딩 막(190a), 및 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 하부 몰딩 막(190a) 상에 배치되면서 상기 상부 반도체 칩 구조체(178)를 감싸는 상부 몰딩 막(190b)을 포함할 수 있다.
상기 패키지간 연결 구조체들(93)은, 도 1에서 설명한 것과 같이, 상기 하부 패키지(5)와 상기 상부 패키지(150') 사이에 배치되면서, 상기 하부 패키지(5)와 상기 상부 패키지(150')를 전기적으로 연결할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 방열 부재를 포함하는 반도체 패키지를 제공할 수 있다. 도 9를 참조하여, 방열 부재를 포함하는 반도체 패키지(100c)에 대하여 설명하기로 한다. 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(100c)는, 도 7에서 설명한 것과 같은 상기 하부 패키지(5), 상기 상부 패키지(150), 및 상기 하부 및 상부 패키지들(5, 150) 사이의 상기 패키지간 연결 구조체(93)를 포함할 수 있다. 또한, 상기 반도체 패키지(100c)는 상기 하부 패키지(5)의 상기 하부 반도체 칩 구조체(25)의 상면에 배치되는 방열 부재(42)를 포함할 수 있다. 상기 방열 부재(42)는 TIM(Thermal Interface Material)으로 형성될 수 있다. 상기 방열 부재(42)는 상기 하부 반도체 칩 구조체(25)의 내부에서 발생하는 열을 방출하는 역할을 할 수 있다.
도 10을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(200a)를 설명하기로 한다. 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(200a)는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되는 상부 패키지(250), 및 상기 상부 패키지(250)와 상기 하부 패키지(5) 사이에 배치되며 상기 상부 패키지(250)와 상기 하부 패키지(5)를 전기적으로 연결하는 패키지간 연결 구조체들(93)을 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(43)을 포함할 수 있다.
상기 상부 패키지(250)는 도 1, 도 2, 도 3a 및 도 3b에서 설명한 것과 같은, 상기 제1 부분(CP), 상기 제2 부분(PP) 및 상기 제1 및 제2 부분들(CP, PP) 사이의 상기 제3 부분(IP)을 갖는 상기 상부 기판(55)을 포함할 수 있다.
상기 상부 패키지(250)는 상기 상부 기판(225)의 상기 제1 부분(CP) 상에 실장된 상부 반도체 칩 구조체(278) 및 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장된 상기 주변 부품 구조체(68, 75')를 포함할 수 있다.
또한, 상기 상부 패키지(250)는 상기 상부 기판(55)의 상면(55a)을 덮으면서 상기 상부 반도체 칩 구조체(278) 및 상기 주변 부품 구조체(68, 75')를 덮는 몰딩 막(290)을 포함할 수 있다.
상기 상부 반도체 칩 구조체(278)는 플립 칩 구조로 상기 상부 기판(55)의 상기 제1 부분(CP) 상에 실장될 수 있다. 상기 상부 반도체 칩 구조체(278)는 상기 상부 기판(55)과 마주보는 면 상에 배치되는 상부 칩 패드들(281)을 포함할 수 있다.
상기 상부 반도체 칩 구조체(278)는 상기 상부 반도체 칩 구조체(278)와 상기 상부 기판(55)의 상기 제1 부분(CP) 사이에 개재되는 상부 칩 연결 구조체(284)에 의하여 상기 상부 기판(55)의 상기 제1 부분(CP)과 전기적으로 연결될 수 있다.
상기 상부 칩 연결 구조체(284)는 상기 상부 반도체 칩 구조체(278)의 상기 상부 칩 패드들(281)과 상기 상부 기판(55)의 상기 제1 부분(CP)의 제1 패드들(58) 사이에 배치되면서, 상기 상부 반도체 칩 구조체(278)와 상기 상부 기판(55)을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 주변 부품 구조체(68, 75')는 상기 상부 기판(55)의 상기 제1 부분(CP)의 상면(55a) 보다 상기 하부 기판(20)으로부터 멀리 떨어진 상면을 갖는 두꺼운 주변 부품(75')을 포함할 수 있다. 이러한 두꺼운 주변 부품(75')은 수동 소자일 수 있다. 이러한 두꺼운 주변 부품(75')은 두꺼워지면서 용량이 증가한 커패시터일 수 있다. 이러한 두꺼운 주변 부품(75')을 채택함으로써 상기 반도체 패키지(200a)의 기능 및/또는 성능을 향상시킬 수 있다.
일 실시예에서, 상기 주변 부품 구조체(68, 75')는 서로 두께가 다른 복수의 주변 부품들(68, 75')을 포함할 수 있다. 예를 들어, 상기 주변 부품 구조체(68, 75')은 상대적으로 두께가 얇은 주변 부품(68) 및 상대적으로 두께가 두꺼운 주변 부품(75')을 포함할 수 있다.
상기 두꺼운 주변 부품(75')의 상면과 상기 하부 기판(20) 사이의 거리(H1)는 상기 상부 반도체 칩 구조체(278)의 하면과 상기 하부 기판(20) 사이의 거리(H3) 보다 클 수 있다. 상기 두꺼운 주변 부품(75')의 상면과 상기 하부 기판(20) 사이의 거리(H1)는 상기 상부 기판(55)의 상기 제1 부분(CP)의 상면(55a)과 상기 하부 기판(20) 사이의 거리(H4) 보다 클 수 있다. 상기 두꺼운 주변 부품(75')의 상면과 상기 하부 기판(20) 사이의 거리(H1)는 상기 얇은 주변 부품(68)의 상면과 상기 하부 기판(20) 사이의 거리(H2) 보다 클 수 있다. 상기 두꺼운 주변 부품(75')은 상기 상부 반도체 칩 구조체(278)과 중첩하지 않을 수 있다.
도 11을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지(200b)에 대하여 설명하기로 한다. 도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(200b)는 하부 패키지(5) 및 상기 하부 패키지(5) 상에 배치되는 상부 패키지(250'), 및 상기 상부 패키지(250')와 상기 하부 패키지(5)를 전기적으로 연결하는 패키지간 연결 구조체(93)를 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(45)을 포함할 수 있다.
상기 상부 패키지(250')는 도 1, 도 2, 도 3a 및 도 3b에서 설명한 것과 같은 상기 제1 및 제2 부분들(CP, PP), 및 상기 제1 및 제2 부분들(CP, PP) 사이의 상기 제3 부분(IP)을 갖는 상기 상부 기판(55)을 포함할 수 있다.
또한, 상기 상부 패키지(250')는, 도 10에서 설명한 것과 같은, 상기 상부 기판(55)의 상기 제1 부분(CP) 상에 실장된 상기 상부 반도체 칩 구조체(278), 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장된 상기 주변 부품 구조체(68, 75')를 포함할 수 있다.
또한, 상기 상부 패키지(250')는 상기 상부 기판(55) 상에 배치되면서 상기 상부 반도체 칩 구조체(278) 및 상기 주변 부품 구조체(68, 75')를 덮는 몰딩 막(290')을 포함할 수 있다.
상기 몰딩 막(290')은 상기 상부 기판(55)의 상기 제2 부분(PP) 및 상기 제3 부분(IP)의 상면 상에 배치되면서 상기 주변 부품 구조체(68, 75')를 덮는 하부 몰딩 막(290a), 및 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 하부 몰딩 막(290a) 상에 배치되면서 상기 상부 반도체 칩 구조체(278)를 감싸는 상부 몰딩 막(290b)을 포함할 수 있다. 상기 하부 몰딩 막(290a)은 상기 상부 기판(55)의 상기 제1 부분(CP) 보다 높은 레벨에 위치하는 상면을 가질 수 있다.
상기 패키지간 연결 구조체들(93)은, 도 1에서 설명한 것과 같이, 상기 하부 패키지(5)와 상기 상부 패키지(250') 사이에 배치되면서, 상기 하부 패키지(5)와 상기 상부 패키지(250')를 전기적으로 연결할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 방열 부재를 포함하는 반도체 패키지를 제공할 수 있다. 도 12를 참조하여, 방열 부재를 포함하는 반도체 패키지(200c)에 대하여 설명하기로 한다. 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(200c)는, 도 10에서 설명한 것과 같은 상기 하부 패키지(5), 상기 상부 패키지(250), 및 상기 하부 및 상부 패키지들(5, 250) 사이의 상기 패키지간 연결 구조체(93)를 포함할 수 있다. 또한, 상기 반도체 패키지(200c)는 상기 하부 패키지(5)의 상기 하부 반도체 칩 구조체(25)의 상면에 배치되는 방열 부재(42)를 포함할 수 있다. 상기 방열 부재(42)는 TIM(Thermal Interface Material)으로 형성될 수 있다.
도 13을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(300)를 설명하기로 한다. 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(300)는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되는 상부 패키지(350), 및 상기 상부 패키지(350)와 상기 하부 패키지(5) 사이에 배치되며 상기 상부 패키지(350)와 상기 하부 패키지(5)를 전기적으로 연결하는 패키지간 연결 구조체(93)를 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(43)을 포함할 수 있다.
상기 상부 패키지(350)는 도 1, 도 2, 도 3a, 도 3b 및 도 4에서 설명한 것과 같은, 상기 제1 부분(CP), 상기 제2 부분(PP) 및 상기 제1 및 제2 부분들(CP, PP) 사이의 상기 제3 부분(IP)을 갖는 상기 상부 기판(55), 및 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장된 상기 주변 부품 구조체(68, 75)를 포함할 수 있다.
또한, 상기 상부 패키지(350)는 상기 상부 기판(55)의 상기 제2 부분(PP) 및 상기 제3 부분(IP) 상에 배치되며 상기 주변 부품 구조체(68, 75)를 덮는 기판간 몰딩 막(303), 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 기판간 몰딩 막(303) 상에 배치되는 인터포저 기판(320), 상기 인터포저 기판(320) 상에 실장된 상부 반도체 칩 구조체(378)을 포함할 수 있다.
상기 인터포저 기판(320)은 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 기판간 몰딩 막(303)에 접촉할 수 있다. 상기 인터포저 기판(320)은 인쇄회로 기판 형성 공정을 진행하여 형성할 수 있다.
상기 인터포저 기판(320)은 베이스(306), 상기 베이스(306) 내의 배선 구조체(309), 상기 베이스(306) 상의 패드(312), 및 상기 베이스(306) 상에 배치되며 상기 패드(312)를 노출시키는 표면 층(315)을 포함할 수 있다. 상기 배선 구조체(309)는 상기 상부 기판(55)의 상기 제1 부분(CP)의 상기 패드(58)과 전기적으로 연결될 수 있다.
상기 상부 반도체 칩 구조체(378)는 상기 인터포저 기판(320) 상에 와이언 본딩 구조로 실장될 수 있다. 상부 반도체 칩 구조체(378)과 상기 인터포저 기판(320) 사이에 배치되며, 상부 반도체 칩 구조체(378)를 상기 인터포저 기판(320)에 접착시키는 접착 부재(376)가 배치될 수 있다. 상기 상부 반도체 칩 구조체(378)의 상면과 상기 인터포저 기판(320)의 상기 패드(312)를 연결하는 본딩 와이어(384)가 배치될 수 있다.
상기 인터포저 기판(320) 상에 상기 상부 반도체 칩 구조체(378)을 덮는 상부 몰딩 막(390)이 배치될 수 있다.
도 14를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 설명하기로 한다. 도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 14를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(400)는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되는 상부 패키지(450), 및 상기 상부 패키지(450)와 상기 하부 패키지(5) 사이에 배치되며 상기 상부 패키지(450)와 상기 하부 패키지(5)를 전기적으로 연결하는 패키지간 연결 구조체(93)를 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(43)을 포함할 수 있다.
상기 상부 패키지(450)는 도 1, 도 2, 도 3a, 도 3b 및 도 4에서 설명한 것과 같은, 상기 제1 부분(CP), 상기 제2 부분(PP) 및 상기 제1 및 제2 부분들(CP, PP) 사이의 상기 제3 부분(IP)을 갖는 상기 상부 기판(55), 및 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장된 상기 주변 부품 구조체(68, 75)를 포함할 수 있다.
또한, 상기 상부 패키지(450)는 상기 상부 기판(55)의 상기 제2 부분(PP) 및 상기 제3 부분(IP) 상에 배치되며 상기 주변 부품 구조체(68, 75)를 덮는 기판간 몰딩 막(403), 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 기판간 몰딩 막(403) 상에 배치되는 인터포저 기판(420), 상기 인터포저 기판(420) 상에 실장된 상부 반도체 칩 구조체(478)을 포함할 수 있다.
상기 인터포저 기판(420)은 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 기판간 몰딩 막(403)에 접촉할 수 있다. 상기 인터포저 기판(420)은 인쇄회로 기판 형성 공정을 진행하여 형성할 수 있다.
상기 인터포저 기판(420)은 베이스(406), 상기 베이스(406) 내의 배선 구조체(409), 상기 베이스(406) 상의 패드(412), 및 상기 베이스(406) 상에 배치되며 상기 패드(412)를 노출시키는 표면 층(415)을 포함할 수 있다. 상기 배선 구조체(406)는 상기 상부 기판(55)의 상기 제1 부분(CP)의 상기 패드(58)과 전기적으로 연결될 수 있다.
상기 상부 반도체 칩 구조체(478)는 상기 인터포저 기판(420) 상에 플립 칩 구조로 실장될 수 있다. 상부 반도체 칩 구조체(478)과 상기 인터포저 기판(420) 사이에 배치되며, 상부 반도체 칩 구조체(478)와 상기 인터포저 기판(420)을 전기적으로 연결하는 상부 칩 연결 구조체(484)가 배치될 수 있다.
상기 인터포저 기판(420) 상에 상기 상부 반도체 칩 구조체(478)을 덮는 상부 몰딩 막(490)이 배치될 수 있다.
도 15를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 설명하기로 한다. 도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 15를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(500)는 하부 패키지(5), 상기 하부 패키지(5) 상에 배치되는 상부 패키지(550), 및 상기 상부 패키지(550)와 상기 하부 패키지(5) 사이에 배치되며 상기 상부 패키지(550)와 상기 하부 패키지(5)를 전기적으로 연결하는 패키지간 연결 구조체(93)를 포함할 수 있다.
상기 하부 패키지(5)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면(20a) 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 상기 하면(20b) 상에 배치된 상기 하부 연결 구조체들(43)을 포함할 수 있다.
상기 상부 패키지(550)는 도 1, 도 2, 도 3a, 도 3b 및 도 4에서 설명한 것과 같은, 상기 제1 부분(CP), 상기 제2 부분(PP) 및 상기 제1 및 제2 부분들(CP, PP) 사이의 상기 제3 부분(IP)을 갖는 상기 상부 기판(55), 및 상기 상부 기판(55)의 상기 제2 부분(PP) 상에 실장된 상기 주변 부품 구조체(68, 75)를 포함할 수 있다.
또한, 상기 상부 패키지(550)는 상기 상부 기판(55)의 상기 제2 부분(PP) 및 상기 제3 부분(IP) 상에 배치되며 상기 주변 부품 구조체(68, 75)를 덮는 기판간 몰딩 막(503), 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 기판간 몰딩 막(503) 상에 배치되는 인터포저 기판(520), 상기 인터포저 기판(520) 상에 실장된 상부 반도체 칩 구조체(578)을 포함할 수 있다.
상기 인터포저 기판(520)은 상기 상부 기판(55)의 상기 제1 부분(CP) 및 상기 기판간 몰딩 막(503)에 접촉할 수 있다.
상기 인터포저 기판(520)은 베이스(506), 상기 베이스(506) 내의 배선 구조체(509), 상기 베이스(506) 상의 패드(512), 및 상기 베이스(506) 상에 배치되며 상기 패드(512)를 노출시키는 표면 층(515)을 포함할 수 있다. 상기 배선 구조체(509)는 상기 상부 기판(55)의 상기 제1 부분(CP)의 상기 패드(58)과 전기적으로 연결될 수 있다.
상기 상부 반도체 칩 구조체(578)는 복수의 상부 반도체 칩들(578a, 578b, 578c, 578d) 및 상기 상부 반도체 칩들(578a, 578b, 578c, 578d)을 전기적으로 연결하는 상부 칩간 연결 구조체들(587)을 포함할 수 있다. 예를 들어, 상기 상부 반도체 칩들(578a, 578b, 578c, 578d)은 차례로 적층된 제1 상부 반도체 칩 구조체(578a), 제2 상부 반도체 칩 구조체(578b), 제3 상부 반도체 칩 구조체(578c,) 및 제4 상부 반도체 칩 구조체(578d)을 포함할 수 있다. 상기 제1 내지 제3 상부 반도체 칩들(578a, 578b, 578c)은 상기 제1 내지 제3 상부 반도체 칩들(578a, 578b, 578c)을 관통하는 관통 전극들(579)을 포함할 수 있다. 상기 칩간 연결 구조체들(587)은 상기 관통 전극들(579)과 전기적으로 연결될 수 있다.
상기 상부 반도체 칩 구조체(578)는 플립 칩 구조로 상기 인터포저 기판(520) 상에 실장될 수 있다. 상기 상부 반도체 칩 구조체(578)는 상기 상부 반도체 칩 구조체(578)와 상기 인터포저 기판(520) 사이에 개재되는 상부 칩 연결 구조체(584)에 의하여 상기 인터포저 기판(520)과 전기적으로 연결될 수 있다.
상기 인터포저 기판(520) 상에 상기 상부 반도체 칩 구조체(578)을 덮는 상부 몰딩 막(590)이 배치될 수 있다. 상기 상부 몰딩 막(590)은 상기 상부 반도체 칩들(578a, 578b, 578c, 578d) 사이를 채울 수 있다.
다음으로, 도 16a, 도 16b 및 도 16c를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 상부 기판에 대하여 설명하기로 한다. 도 16a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 상면을 나타낸 탑 뷰이고, 도 16b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판의 하면을 나타낸 탑 뷰이고, 도 16c는 도 16a 및 도 16b의 II-II'선을 따라 취해진 영역 및 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 16a, 도 16b 및 도 16c를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 상부 기판(655)을 포함할 수 있다. 상기 상부 기판(655)은 제1 부분(CP'), 상기 제1 부분(CP') 양 옆의 제2 부분들(PP'), 및 상기 제1 부분(CP)과 및 상기 제2 부분들(PP') 사이의 제3 부분(IP')을 포함할 수 있다. 상기 상부 기판(655)에서, 상기 제1 부분(CP')은 상기 제2 부분들(PP') 사이에 배치될 수 있다. 상기 제1 부분(CP')은 상기 상부 기판(655)의 가운데 부분일 수 있다. 상기 제2 부분(PP')은 상기 상부 기판(55) 가운데 부분의 양 옆에 위치하는 주변 부분들일 수 있다.
상기 제1 및 제2 부분들(CP', PP')은 서로 다른 레벨에 위치할 수 있고, 상기 제3 부분(IP')은 상기 제1 부분(CP')과 상기 제2 부분들(PP') 사이의 레벨 차이로 발생하는 경사진 부분일 수 있다. 상기 상부 기판(655)의 상기 제1 부분(CP')의 두께와 상기 제2 부분(PP')의 두께는 동일할 수 있다.
상기 상부 기판(655)은 베이스(657), 제1 패드들(657), 제2 패드들(659), 내부 배선 구조체(663), 제1 표면 층(65a) 및 제2 표면 층(65b)을 포함할 수 있다. 상기 상부 기판(655)의 상기 제1 패드들(657)은 상기 상부 기판(655)의 상기 제1 부분(CP')의 상면(655a) 상에 배치될 수 있다. 상기 상부 기판(655)의 상기 제2 패드들(659)은 상기 상부 기판(655)의 상기 제2 부분(PP')의 상기 상면(655a) 상에 배치될 수 있다. 상기 상부 기판(655)의 상기 제1 표면 층(665a)은 상기 제1 및 제2 패드들(657, 659)을 노출시키는 개구부를 가지면서 상기 상부 기판(655)의 상기 상면(655a) 상에 배치될 수 있다. 상기 상부 기판(655)은 도 1, 도 2, 도 3a, 도 3b 및 도 4를 참조하여 설명한 상기 상부 기판(55)과 동일한 물질로 형성될 수 있다.
다음으로, 도 17 및 도 18을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다. 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 상부 기판 및 주변 부품 구조체를 나타낸 탑 뷰이다.
도 17 및 도 18을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(600)는 하부 패키지(605), 상기 하부 패키지(605) 상에 배치되는 상부 패키지(650) 및 상기 상부 패키지(650)와 상기 하부 패키지(605) 사이의 패키지간 연결 구조체(693)를 포함할 수 있다.
상기 하부 패키지(605)는, 도 1에서 설명한 것과 같은, 상기 하부 기판(20), 상기 하부 기판(20)의 상면 상에 실장된 상기 하부 반도체 칩 구조체(25), 상기 하부 기판(20)의 하면 상에 배치된 상기 하부 연결 구조체들(45)을 포함할 수 있다.
또한, 상기 하부 패키지(605)는 상기 하부 기판(20)의 상면 상에 실장된 하부 주변 부품 구조체(646, 648)를 포함할 수 있다. 상기 하부 주변 부품 구조체(646, 648)는 복수개의 주변 부품들을 포함할 수 있다. 상기 하부 주변 부품 구조체(646, 648)는 상기 하부 반도체 칩 구조체(25) 주변의 상기 하부 기판(20)의 상기 상면 상에 배치될 수 있다.
상기 상부 패키지(650)는 도 16a, 도 16b 및 도 16c에서 설명한 것과 같은, 상기 제1 부분(CP'), 상기 제2 부분(PP') 및 상기 제1 및 제2 부분들(CP', PP.) 사이의 상기 경사진 부분(IP')을 갖는 상기 상부 기판(655)을 포함할 수 있다.
또한, 상기 상부 패키지(650)는 상기 상부 기판(655)의 상기 제1 부분(CP') 상에 실장된 상부 반도체 칩 구조체(678), 상기 상부 기판(655)의 제2 부분(PP') 상에 실장된 상부 주변 부품 구조체(668, 675) 및 상기 상부 기판(655) 상에 배치되며 상기 상부 반도체 칩 구조체(678) 및 상기 상부 주변 부품 구조체(668, 675)를 덮는 몰딩 막(690)을 포함할 수 있다.
상기 상부 주변 부품 구조체(668, 675)는 서로 다른 복수의 주변 부품들을 포함할 수 있다. 상기 주변 부품 구조체(668, 675)는 능동 소자(668) 및 수동 소자(675)를 포함할 수 있다. 상기 능동 소자(668)는 복수의 소자들(668a, 668b, 668c, 668d, 668e)을 포함할 수 있다.
상기 상부 주변 부품 구조체(668, 675) 및 상기 하부 주변 부품 구조체(646, 648)는 상기 반도체 패키지(600)의 기능(functionality)를 향상시키기 위한 부품들, 예를 들어 버퍼 칩, 드라이버 칩, 파워 매니지먼트 칩(power management ICs), 아날로그 소자, 통신 소자, 컨트롤러 칩(controller chip) 및/또는 수동 소자를 포함할 수 있다. 상기 통신 소자는 무선 통신 칩일 수 있다. 상기 수동 소자는 커패시터 등과 같은 수동 소자일 수 있다.
상기 패키지간 연결 구조체들(693)은 상기 하부 패키지(605)와 상기 상부 패키지(650) 사이에 배치되면서, 상기 하부 패키지(605)와 상기 상부 패키지(650)를 전기적으로 연결할 수 있다. 상기 패키지간 연결 구조체(693)는 상기 상부 기판(655)의 상기 제2 부분(PP') 하부에 배치될 수 있다.
상기 반도체 패키지(600)는 상기 하부 패키지(605)와 상기 상부 패키지(650) 사이의 빈 공간(696)을 포함할 수 있다. 상기 하부 주변 부품 구조체(646, 648)는 상기 하부 기판(620) 상에 실장되면서 상기 빈 공간(696)에 의해 노출될 수 있다.
도 19를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(700)를 설명하기로 한다. 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(700)는 도 17에서 설명한 것과 같은 상기 하부 주변 부품 구조체(646, 648)를 포함하는 상기 하부 패키지(605)를 포함할 수 있다.
또한, 상기 반도체 패키지(700)는 상기 하부 패키지(605) 상의 상부 패키지(750) 및 상기 상부 패키지(750)와 상기 하부 패키지(605) 사이에 배치되며 상기 상부 패키지(750)와 상기 하부 패키지(605)를 전기적으로 연결하는 패키지간 연결 구조체(693)를 포함할 수 있다.
상기 상부 패키지(750)는 도 16a, 도 16b 및 도 16c에서 설명한 것과 같은 상기 제1 부분(CP'), 상기 제2 부분(PP') 및 상기 제1 및 제2 부분들(CP', PP') 사이의 상기 경사진 부분(IP')을 갖는 상기 상부 기판(655)을 포함할 수 있다.
또한, 상기 상부 패키지(750)는, 도 17 및 도 18에서 설명한 것과 같은, 상기 상부 기판(655)의 상기 제2 부분(PP') 상에 실장된 상기 주변 부품 구조체(668, 675)를 포함할 수 있다.
또한, 상기 상부 패키지(750)는 상기 상부 기판(655)의 상기 제1 부분(CP') 상에 실장된 상부 반도체 칩 구조체(178), 및 상기 상부 기판(655)의 상면(655a)을 덮으면서 상기 상부 반도체 칩 구조체(778) 및 상기 주변 부품 구조체(668, 675)를 덮는 몰딩 막(790)을 포함할 수 있다.
상기 상부 반도체 칩 구조체(178)는, 도 7에서 설명한 것과 같은, 상기 복수의 상부 반도체 칩들을 포함할 수 있다. 상기 상부 반도체 칩 구조체(178)는 플립 칩 구조로 상기 상부 기판(655)의 상기 제1 부분(CP') 상에 실장될 수 있다.
상기 몰딩 막(790)은 상기 상부 기판(655)의 상기 상면(655a) 상에 배치될 수 있다. 상기 몰딩 막(790)은 상기 상부 주변 부품 구조체(668, 675)를 덮으면서 상기 상부 기판(655) 상에 실장된 상기 상부 반도체 칩 구조체(178)를 둘러쌀 수 있다.
도 20을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(800)를 설명하기로 한다. 도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 20을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(800)는 도 17에서 설명한 것과 같은 상기 하부 패키지(605) 및 상기 하부 패키지(605)의 상기 하부 기판(620) 상에 실장된 상기 하부 주변 부품 구조체(646, 648)를 포함할 수 있다.
또한, 상기 반도체 패키지(800)는 상기 하부 패키지(605) 상의 상부 패키지(850), 및 상기 상부 패키지(850)와 상기 하부 패키지(605) 사이에 개재되어 상기 상부 패키지(850)와 상기 하부 패키지(605)를 전기적으로 연결하는 패키지간 연결 구조체들(693)을 포함할 수 있다.
상기 상부 패키지(850)는 도 16a, 도 16b 및 도 16c에서 설명한 것과 같은 상기 제1 부분(CP'), 상기 제2 부분(PP') 및 상기 제1 및 제2 부분들(CP', PP') 사이의 상기 제3 부분(IP')을 갖는 상기 상부 기판(655)을 포함할 수 있다.
또한, 상기 상부 패키지(850)는, 도 17 및 도 18에서 설명한 것과 같은, 상기 상부 기판(655)의 상기 제2 부분(PP') 상에 실장된 상기 주변 부품 구조체(668, 675)를 포함할 수 있다.
또한, 상기 상부 패키지(850)는 상기 상부 기판(655)의 상기 제2 부분(PP') 및 상기 제3 부분(IP') 상에 배치되며 상기 주변 부품 구조체(668, 675)를 덮는 기판간 몰딩 막(803)을 포함할 수 있다.
또한, 상기 상부 패키지(850)는 도 13에서 설명한 것과 같은, 상기 인터포저 기판(320), 상기 인터포저 기판(320) 상에 와이어 본딩 방식으로 실장된 상부 반도체 칩(378) 및 상기 인터포저 기판(320) 상에 배치되며 상기 상부 반도체 칩(378)을 덮는 상기 몰딩 막(390)을 포함할 수 있다.
상기 인터포저 기판(320)기판은 상기 상부 기판(655)의 상기 제1 부분(CP') 및 상기 기판간 몰딩 막(803) 상에 배치되며 상기 상부 기판(655)의 상기 제1 부분(CP') 및 상기 기판간 몰딩 막(803)과 접촉할 수 있다.
도 21을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 설명하기로 한다. 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 21을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(900)는 도 17에서 설명한 것과 같은 상기 하부 패키지(605) 및 상기 하부 패키지(605)의 상기 하부 기판(620) 상에 실장된 하부 주변 부품 구조체(646, 648)를 포함할 수 있다.
또한, 상기 반도체 패키지(900)는 상기 하부 패키지(605) 상의 상부 패키지(950), 및 상기 상부 패키지(950)와 상기 하부 패키지(605) 사이에 개재되어 상기 상부 패키지(950)와 상기 하부 패키지(605)를 전기적으로 연결하는 패키지간 연결 구조체들(693)을 포함할 수 있다.
상기 상부 패키지(950)는 도 16a, 도 16b 및 도 16c에서 설명한 것과 같은 상기 제1 부분(CP'), 상기 제2 부분(PP') 및 상기 제1 및 제2 부분들(CP', PP') 사이의 상기 제3 부분(IP')을 갖는 상기 상부 기판(655)을 포함할 수 있다.
또한, 상기 상부 패키지(950)는, 도 17 및 도 18에서 설명한 것과 같은, 상기 상부 기판(655)의 상기 제2 부분(PP') 상에 실장된 상기 주변 부품 구조체(668, 675)를 포함할 수 있다.
또한, 상기 상부 패키지(950)는 상기 상부 기판(655)의 상기 제2 부분(PP') 및 상기 제3 부분(IP') 상에 배치되며 상기 주변 부품 구조체(668, 675)를 덮는 기판간 몰딩 막(903)을 포함할 수 있다.
또한, 상기 상부 패키지(950)는 도 14에서 설명한 것과 같은, 상기 인터포저 기판(420), 상기 인터포저 기판(420) 상에 플립 칩 본딩 방식으로 실장된 상부 반도체 칩(478) 및 상기 인터포저 기판(420) 상에 배치되며 상기 상부 반도체 칩(478)을 덮는 상기 몰딩 막(490)을 포함할 수 있다.
상기 인터포저 기판(420)기판은 상기 상부 기판(655)의 상기 제1 부분(CP') 및 상기 기판간 몰딩 막(403) 상에 배치되며 상기 상부 기판(655)의 상기 제1 부분(CP') 및 상기 기판간 몰딩 막(603)과 접촉할 수 있다.
도 22를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 설명하기로 한다. 도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 22를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(1000)는 도 17에서 설명한 것과 같은 상기 하부 반도체 칩 구조체(25) 및 상기 하부 주변 부품 구조체(646, 648)를 포함하는 상기 하부 패키지(605)를 포함할 수 있다.
또한, 상기 반도체 패키지(1000)는 상기 하부 패키지(605) 상의 상부 패키지(1050), 및 상기 상부 패키지(1050)와 상기 하부 패키지(605) 사이에 개재되어 상기 상부 패키지(1050)와 상기 하부 패키지(605)를 전기적으로 연결하는 패키지간 연결 구조체(693)을 포함할 수 있다.
상기 상부 패키지(1050)는 도 16a, 도 16b 및 도 16c에서 설명한 것과 같은 상기 제1 부분(CP'), 상기 제2 부분(PP') 및 상기 제1 및 제2 부분들(CP', PP') 사이의 상기 제3 부분(IP')을 갖는 상기 상부 기판(655)을 포함할 수 있다.
또한, 상기 상부 패키지(1050)는, 도 17 및 도 18에서 설명한 것과 같은, 상기 상부 기판(655)의 상기 제2 부분(PP') 상에 실장된 상기 주변 부품 구조체(668, 675)를 포함할 수 있다.
또한, 상기 상부 패키지(1050)는 상기 상부 기판(655)의 상기 제2 부분(PP') 및 상기 제3 부분(IP') 상에 배치되며 상기 주변 부품 구조체(668, 675)를 덮는 기판간 몰딩 막(1003)을 포함할 수 있다.
또한, 상기 상부 패키지(1050)는 도 15에서 설명한 것과 같은, 상기 인터포저 기판(520), 상기 인터포저 기판(520) 상에 플립 칩 본딩 방식으로 실장된 상부 반도체 칩(578) 및 상기 인터포저 기판(520) 상에 배치되며 상기 상부 반도체 칩 구조체(578)를 덮는 상기 몰딩 막(590)을 포함할 수 있다.
상기 인터포저 기판(520)기판은 상기 상부 기판(655)의 상기 제1 부분(CP') 및 상기 기판간 몰딩 막(1003) 상에 배치되며 상기 상부 기판(655)의 상기 제1 부분(CP') 및 상기 기판간 몰딩 막(1003)과 접촉할 수 있다.
도 23을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 전자 장치를 설명하기로 한다. 도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 전자 장치를 나타낸 도면이다.
도 23을 참조하면, 휴대용 전자 장치(2000)는 칩 셋(2010), 디스플레이 부(2020) 및 전원 부(2030)을 포함할 수 있다. 상기 휴대용 전자 장치(2000)는 스마트 폰, 스마트 시계, 또는 태블릿 PC 등과 같은 전자 제품일 수 있다.
상기 칩 셋(2010)은 하부 반도체 칩 구조체, 상부 반도체 칩 구조체, 및 주변 부품 구조체를 포함하는 반도체 패키지를 포함할 수 있다. 상기 반도체 패키지는 도 1 내지 도 22에서 설명한 상기 반도체 패키지들 중 어느 하나일 수 있다.
따라서, 상기 칩 셋(2010)은 전체적인 두께 증가 없이 기능이 향상되고 하부 반도체 칩 구조체와 상부 반도체 칩 구조체 사이의 데이터 전송 능력이 향상된 반도체 패키지를 포함할 수 있다. 이러한 반도체 패키지를 부품으로 이용하는 상기 휴대용 전자 장치(2000)는 고성능 및 고기능화되면서 소형화되거나, 또는 보다 두께가 얇게 디자인될 수 있다.
도 24를 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 의료 시스템을 설명하기로 한다. 도 24는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 의료 시스템을 나타낸 도면이다.
도 24를 참조하면, 의료 시스템은 의료 장치(3000), 상기 의료 장치(3000)와 통신할 수 있는 휴대용 단말기(3100), 및 상기 휴대용 단말기(3100)와 통신할 수 있는 서버(3200)를 포함할 수 있다.
상기 의료 장치(3000)는 통신/신호 처리부(3010), 생체 신호 센서 부(3020) 및 전원 부(3030)을 포함할 수 있다. 상기 전원 부(3030)는 상기 의료 장치(3000)를 구동시킬 수 있는 배터리를 포함할 수 있다. 상기 생체 신호 센서 부(3020)는 사람의 생체 신호를 센싱할 수 있는 센서를 포함할 수 있다. 상기 생체 신호는 체온, 맥박 및/또는 혈압 등일 수 있다. 예를 들어, 상기 생체 신호 센서 부(3020)는 사람의 심전도(electrocardiogram)를 알 수 있는 센서를 포함할 수 있다.
상기 통신/신호 처리부(3010)는 하부 반도체 칩 구조체, 상부 반도체 칩 구조체, 및 통신 소자를 포함하는 반도체 패키지를 포함할 수 있다. 상기 반도체 패키지는 도 1 내지 도 22에서 설명한 상기 반도체 패키지들 중 어느 하나일 수 있다. 예를 들어, 상기 통신/신호 처리부(3010)는 도 1에서 설명한 상기 반도체 패키지(1a)를 포함할 수 있다. 상기 반도체 패키지(1a)의 상기 하부 반도체 칩 구조체(25)는 로직 반도체 칩(logic semiconductor chip)일 수 있고, 상기 반도체 패키지(1a)의 상기 상부 반도체 칩 구조체(78)는 메모리 반도체 칩(memory semiconductor chip)일 수 있고, 상기 주변 부품 구조체(68, 75)는 통신 소자를 포함할 수 있다. 상기 생체 신호 센서 부(3020)로부터 센싱된 신호를 상기 통신/신호 처리부(3010)에서 생체 데이터로 변환하고, 상기 반도체 패키지의 상기 통신 소자를 이용하여 상기 생체 데이터를 상기 휴대용 전자 장치(3100)로 송신할 수 있다. 상기 통신 소자는 무선 통신을 할 수 있는 RF 칩일 수 있다.
상기 휴대용 전자 장치(3100)는 스마트 폰, 스마트 시계, 태블릿 PC 등과 같이 디스플레이 부를 포함하는 전자 장치일 수 있다.
상기 휴대용 전자 장치(3100)는 도 23에서 설명한 상기 휴대용 전자 장치(2000)일 수 있다. 상기 휴대용 전자 장치(3100)는 상기 의료 장치(3000)로부터 수신된 생체 데이터를 디스플레이 부에 나타내어, 사용자가 생체 정보를 알 수 있게 할 수 있다.
사용자는 상기 휴대용 전자 장치(3100)를 이용하여, 사용자의 생체 데이터를 서버(3200)로 송신할 수 있다. 상기 서버(3200)는 병원 등과 같은 의료기관의 서버일 수 있다. 의료기관의 의사는 상기 서버(3200)로 수신된 사용자의 생체 데이터를 이용하여 사용자를 원격 진료할 수 있다.
도 25를 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치를 설명하기로 한다. 도 25는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치를 나타낸 도면이다.
도 25를 참조하면, 휴대용 전자 장치(4000)는 의료 장치를 포함하는 스마트 폰, 스마트 시계, 태블릿 PC 등일 수 있다. 상기 휴대용 전자 장치(4000)는 칩 셋(4010), 생체 신호 센서 부(4020), 디스플레이 부(4030) 및 전원 부(4040)을 포함할 수 있다.
상기 생체 신호 센서 부(4020)는 사람의 체온, 맥박, 혈압 등과 같은 생체 신호를 센싱할 수 있다.
상기 칩 셋(4010)은 하부 반도체 칩 구조체, 상부 반도체 칩 구조체, 및 주변 부품 구조체를 포함하는 반도체 패키지를 포함할 수 있다. 상기 반도체 패키지는 도 1 내지 도 22에서 설명한 상기 반도체 패키지들 중 어느 하나일 수 있다. 상기 칩 셋(4010)은 상기 생체 신호 센서 부(4020)로부터 센싱된 생체 신호를 데이터로 변환할 수 있다. 상기 디스플레이 부(2020)는 터치 스크린을 포함할 수 있다. 상기 디스플레이 부(2020)는 상기 생체 신호를 보여줄 수 있다. 상기 전원 부(4040)는 상기 휴대용 단말기(25)의 전원를 공급할 수 있는 배터리를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1a, 1b, 1c, 100a, 100b, 100c, 200a, 200b, 200c, 300, 400, 500, 600, 700, 900, 1000 : 반도체 패키지
5, 605 : 하부 패키지
20 : 하부 기판
320, 420, 520 : 인터포저 기판
25 : 하부 반도체 칩 구조체
42 : 방열 부재
50, 150, 250, 350, 450, 550, 650, 750, 850, 950, 1050 : 상부 패키지
55, 655 : 상부 기판
CP : 상부 기판의 제1 부분
PP : 상부 기판의 제2 부분
IP : 상부 기판의 제3 부분(=경사진 부분)
68, 75, 668, 675 : 주변 부품 구조체
648, 646 : 하부 주변 부품 구조체
78, 178, 278, 378, 478, 578, 678 : 상부 반도체 칩 구조체
90, 190, 290, 390, 490, 590, 690 : 몰딩 막
93, 693 : 패키지간 연결 구조체
96, 696 : 빈 공간

Claims (20)

  1. 하부 기판;
    상기 하부 기판 상에 배치되며, 제1 부분, 상기 제1 부분 보다 상기 하부 기판에 가까운 제2 부분 및 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분을 갖는 상부 기판;
    상기 상부 기판의 상기 제1 부분 및 상기 하부 기판 사이에 제공되며, 상기 하부 기판 상에 실장되는 하부 반도체 칩 구조체;
    상기 하부 기판의 상면 및 상기 하부 반도체 칩 구조체 사이에 배치되며, 상기 하부 반도체 칩 구조체를 상기 하부 기판에 연결하는 하부 칩 연결 구조체;
    상기 상부 기판의 상기 제1 부분 상에 배치되는 상부 반도체 칩 구조체;
    상기 상부 기판의 상기 제2 부분 상에 실장되며 상기 상부 반도체 칩 구조체 보다 상기 하부 기판에 가까운 주변 부품 구조체;
    상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체를 덮고, 상기 상부 기판과 상기 상부 반도체 칩 구조체 사이를 채우는 몰딩 막; 및
    상기 상부 기판의 상기 제2 부분과 상기 하부 기판 사이에 배치된 패키지간 연결 구조체를 포함하되,
    상기 하부 반도체 칩 구조체의 상면은 상기 상부 기판의 상기 제1 부분과 이격되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 몰딩 막은 상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체 사이로 연장되어 상기 상부 기판의 상면을 덮고,
    상기 몰딩 막의 측면들은 상기 상부 기판의 측면들과 각각 수직으로 정렬되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 상부 기판의 상기 제1 부분과 상기 제2 부분은 동일한 두께를 갖는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 상부 기판의 상기 제3 부분은 상기 하부 기판의 상면에 대해 경사진 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 주변 부품 구조체는 서로 다른 크기의 주변 부품들을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 주변 부품 구조체는 상기 상부 반도체 칩 구조체의 하면 보다 상기 하부 기판에 가까운 상면을 갖는 주변 부품을 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 주변 부품 구조체는 상기 상부 기판의 상기 제1 부분의 상면 보다 상기 하부 기판으로부터 멀리 떨어진 상면을 갖는 주변 부품을 포함하는 반도체 패키지.
  8. 하부 기판;
    상기 하부 기판 상에 실장된 하부 반도체 칩 구조체;
    상기 하부 기판의 상면 및 상기 하부 반도체 칩 구조체 사이에 배치되며, 상기 하부 반도체 칩 구조체를 상기 하부 기판에 연결하는 하부 칩 연결 구조체;
    상기 하부 기판 상에 배치되며 제1 부분, 제2 부분, 및 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분을 갖는 상부 기판, 상기 상부 기판의 상기 제1 부분은 상기 하부 반도체 칩 구조체와 중첩하고, 상기 상부 기판의 상기 제2 부분은 상기 제1 부분의 상면 보다 상기 하부 기판에 가까운 상면을 갖고;
    상기 상부 기판 상에 배치되며, 상기 상부 기판의 상기 제1 부분과 전기적으로 연결되는 상부 반도체 칩 구조체;
    상기 상부 기판 상에 배치되며, 상기 상부 기판의 상기 제2 부분과 전기적으로 연결되는 주변 부품 구조체; 및
    상기 상부 기판의 상기 제2 부분과 상기 하부 기판 사이에 개재된 패키지간 연결 구조체를 포함하되,
    상기 하부 반도체 칩 구조체는 상기 하부 기판 및 상기 하부 칩 연결 구조체를 통해 상기 상부 기판과 연결되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 상부 기판의 상기 제1 부분은 상기 상부 기판의 가운데 부분이고,
    상기 상부 기판의 상기 제2 부분은 평면적 관점에서 상기 제1 부분을 둘러싸는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 하부 반도체 칩 구조체의 상면은 상기 상부 기판과 이격되어, 상기 상부 기판과 접촉하지 않는 반도체 패키지.
  11. 제 8 항에 있어서,
    상기 하부 반도체 칩 구조체의 상면과 상기 상부 기판의 상기 제1 부분 사이에 빈 공간이 제공되는 반도체 패키지.
  12. 제 8 항에 있어서,
    상기 주변 부품 구조체는 상기 상부 반도체 칩 구조체와 수직하게 중첩하며 상기 상부 기판의 상기 제2 부분에 실장된 반도체 패키지.
  13. 제 8 항에 있어서,
    상기 상부 기판 상에 배치되는 인터포저 기판을 더 포함하되,
    상기 인터포저 기판은 상기 상부 반도체 칩 구조체와 상기 상부 기판 사이에 배치되고,
    상기 상부 반도체 칩 구조체는 상기 인터포저 기판 상에 실장되며 상기 인터포저 기판을 경유해서 상기 상부 기판의 상기 제1 부분과 전기적으로 연결되는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 주변 부품 구조체를 덮으면서 상기 상부 기판의 상기 제2 부분과 상기 인터포저 기판 사이를 채우는 기판간 몰딩 막을 더 포함하되,
    상기 인터포저 기판은 상기 상부 기판의 상기 제1 부분 및 상기 몰딩 막과 접촉하는 반도체 패키지.
  15. 제 8 항에 있어서,
    상기 하부 반도체 칩 구조체의 상부 상에 배치되는 방열 부재를 더 포함하는 반도체 패키지.
  16. 하부 기판 및 상기 하부 기판 상에 실장된 하부 반도체 칩 구조체를 포함하는 하부 패키지;
    상기 하부 패키지 상에 배치되는 상부 패키지, 상기 상부 패키지는 제1 부분, 제2 부분, 및 상기 제1 및 제2 부분들 사이의 경사진 부분을 갖는 상부 기판, 상기 상부 기판 상에 배치되며 상기 상부 기판의 상기 제1 부분과 전기적으로 연결되는 상부 반도체 칩 구조체, 상기 상부 기판의 상기 제2 부분과 전기적으로 연결되는 주변 부품 구조체, 및 상기 상부 기판 상에 배치되며 상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체를 덮는 몰딩 막을 포함하고; 및
    상기 상부 기판의 상기 제2 부분과 상기 하부 기판 사이에 개재되어 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 패키지간 연결 구조체를 포함하되,
    상기 주변 부품 구조체는 서로 다른 높이를 갖는 복수 개의 주변 부품들을 포함하고,
    상기 주변 부품들 사이에 상기 상부 기판의 상기 제1 부분이 배치되고,
    상기 상부 기판의 측면들 및 상기 하부 기판의 측면들은 외부로 노출되고,
    상기 몰딩 막의 측면들, 상기 상부 기판의 측면들, 및 상기 하부 기판의 측면들은 수직으로 정렬되는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 하부 반도체 칩 구조체는 상기 상부 기판의 상기 제1 부분 및 상기 하부 기판 사이에 배치되는 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 상부 반도체 칩 구조체와 상기 상부 기판의 상기 제1 부분 사이에 개재되어, 상기 상부 기판의 상기 제1 부분과 상기 상부 반도체 칩 구조체를 전기적으로 연결하는 상부 칩 연결 구조체를 포함하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 몰딩 막은 상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체를 덮으면서 상기 상부 반도체 칩 구조체와 상기 상부 기판의 상기 제1 부분 사이를 채우는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 상부 반도체 칩 구조체는 관통 전극들을 갖는 복수의 상부 반도체 칩들, 및 상기 상부 반도체 칩들 사이에 개재되며 상기 상부 반도체 칩들을 전기적으로 연결하는 칩간 연결 구조체들을 포함하고,
    상기 몰딩 막은 상기 주변 부품 구조체 및 상기 상부 반도체 칩 구조체를 덮으면서 상기 상부 반도체 칩들 사이를 채우는 반도체 패키지.
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