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KR102175615B1 - 얕은 트렌지 가장자리 도핑을 갖는 cmos 이미지 센서 - Google Patents

얕은 트렌지 가장자리 도핑을 갖는 cmos 이미지 센서 Download PDF

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KR102175615B1
KR102175615B1 KR1020180131967A KR20180131967A KR102175615B1 KR 102175615 B1 KR102175615 B1 KR 102175615B1 KR 1020180131967 A KR1020180131967 A KR 1020180131967A KR 20180131967 A KR20180131967 A KR 20180131967A KR 102175615 B1 KR102175615 B1 KR 102175615B1
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doped epitaxial
epitaxial material
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위에추안 리
치아찬 천
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일부 실시예들에서, 본 발명개시는 제1 도핑 유형을 갖는 반도체 기판 내에 배열된 광검출기를 갖는 집적 칩에 관한 것이다. 반도체 기판의 내면에 의해 규정된 트렌치 내에 하나 이상의 유전체 물질이 배치된다. 하나 이상의 유전체 물질과 광검출기 사이의 횡측 위치에서 트렌치 내에 도핑된 에피택셜 물질이 배열된다. 도핑된 에피택셜 물질은 제1 도핑 유형과는 상이한 제2 도핑 유형을 갖는다.

Description

얕은 트렌지 가장자리 도핑을 갖는 CMOS 이미지 센서{CMOS IMAGE SENSOR WITH SHALLOW TRENCH EDGE DOPING}
본 출원은 2017년 10월 31일에 출원된 미국 가특허 출원 제62/579,488호의 우선권을 청구하며, 이 가특허 출원의 내용은 그 전체가 참조로서 본 명세서 내에서 원용된다.
이미지 센서를 갖는 집적 회로(IC)는 예를 들어, 셀 폰 및 의료 이미징 장비와 같은 광범위한 현대 전자 디바이스에서 사용된다. 최근에, CCD(charge-coupled device) 이미지 센서를 대체하여 주로 CMOS(complementary metal-oxide semiconductor) 이미지 센서가 널리 사용되는 것을 보기 시작했다. CCD 이미지 센서와 비교하여, CMOS 이미지 센서는 낮은 전력 소모, 소형 크기, 빠른 데이터 처리, 직접 데이터 출력, 및 낮은 제조 비용으로 인해 선호되고 있다. 일부 유형의 CMOS 이미지 센서는 전면 조명(front-side illuminated; FSI) 이미지 센서와 후면 조명(back-side illuminated; BSI) 이미지 센서를 포함한다.
집적 이미지 센서는 일반적으로 반도체 기판 내에 배치된 광검출기를 각각 포함하는 픽셀 영역들의 대형 어레이를 포함한다. 픽셀 영역들은 반도체 기판 내의 트렌치 내에 배치된 격리 구조물(예를 들어, 얕은 트렌치 격리 구조물)에 의해 서로 전기적으로 격리된다. 격리 구조물의 제조 중에, 트렌치를 형성하도록 반도체 구조물은 에칭되며, 이 트렌치는 하나 이상의 유전체 물질로 나중에 채워진다. 트렌치를 형성하기 위해 사용되는 에칭 공정들은 반도체 기판을 손상시킬 수 있어서, 트렌치를 규정하는 반도체 기판의 내면을 따라 결함(예컨대, 단글링 결합(dangling bond) 등)을 초래할 수 있다. 결함은 전하 캐리어(예를 들어, 전자)를 트래핑(trap)할 수 있고, 인접한 픽셀 영역들 사이에서 원치않은 누설 전류를 흐르게 하여, 집적 이미지 센서 내에서 암전류 및 백색 픽셀 문제를 야기시킬 수 있다.
인접한 픽셀 영역들 사이에서의 이러한 원치않는 누설 전류를 방지하기 위해, 트렌치의 가장자리들을 따라 웰 영역을 형성하기 위해 주입 공정이 수행될 수 있다. 웰 영역은 전하 캐리어가 트렌치쪽으로 이동하는 것을 방지하는 도핑 유형을 갖도록 선택되어, 누설 전류를 완화시킨다. 그러나, 이러한 주입 공정은 또한 픽셀 영역 내의 전송 트랜지스터의 채널 영역 아래에서 연장되는 추가적인 웰 영역을 동시에 형성하기 위해 (예를 들어, 전송 트랜지스터의 문턱 전압을 튜닝하기 위해) 사용된다. 주입 공정이 고도핑 농도로 수행되면, 원치않는 누설 전류는 완화될 수 있지만, 전송 트랜지스터의 이미지 래그(image lag)가 증가된다. 대안적으로, 주입 공정이 저도핑 농도로 수행되면, 전송 트랜지스터의 이미지 래그는 개선될 수 있지만, 원치않는 누설 전류는 악화된다.
본 발명개시는, 일부 실시예들에서, 낮은 이미지 래그 및 누설 전류를 제공하도록 구성된 집적 이미지 센서에 관한 것이다. 집적 이미지 센서는 반도체 기판 내에 배열되고 제1 웰 영역에 의해 기판 내의 트렌치로부터 분리된 광검출기를 포함한다. 하나 이상의 유전체 물질을 포함하는 격리 구조물이 트렌치 내에 배치된다. 하나 이상의 유전체 물질과 제1 웰 영역 사이의 횡측 위치에서 트렌치 내에, 도핑된 에피택셜 물질이 또한 배열된다. 도핑된 에피택셜 물질은 제1 웰 영역의 도핑 농도를 증가 시키도록 구성된 제1 도핑 농도를 갖는다. 제1 웰 영역의 도핑 농도를 증가시킴으로써 광검출기와 트렌치 사이의 격리는 증가되고, 인접한 픽셀 영역들 사이의 원치않는 누설 전류는 감소된다. 또한, 전송 트랜지스터 아래의 제2 웰 영역은 이미지 래그를 완화시키기 위해 제1 도핑 농도보다 작은 제2 도핑 농도를 갖도록 선택될 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 2는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서의 일부 추가적인 실시예들의 단면도를 도시한다.
도 3은 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서의 일부 대안적인 실시예들의 단면도를 도시한다.
도 4a와 도 4b는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서의 일부 추가적인 실시예들을 도시한다.
도 5는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서의 일부 추가적인 대안적 실시예들의 단면도를 도시한다.
도 6 내지 도 15는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서를 형성하는 방법의 일부 실시예들의 단면도들을 도시한다.
도 16은 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서를 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1은 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서(100)의 일부 실시예들의 단면도를 도시한다.
집적 이미지 센서(100)는 기판(102) 내에 배치된 광검출기(104)를 포함한다. 일부 실시예들에서, 광검출기(104)는 광다이오드(예를 들어, PPD(pinned photodiode))를 포함할 수 있다. 이러한 실시예들에서, 광검출기(104)는 제1 도핑 영역 및 그 위에 있는 제2 도핑 영역을 가지며, 제1 도핑 영역은 제1 도핑 유형(예를 들어, n형 도핑)을 갖고, 제2 도핑 영역은 제2 도핑 유형(예를 들어, p형 도핑)을 갖는다. 일부 실시예들에서, 제1 및 제2 도핑 영역들은 둘 다 기판(102) 내에 배치될 수 있다. 다른 실시예들에서, 제1 도핑 영역은 기판(102) 내에 배치될 수 있고, 제2 도핑 영역은 기판(102) 위에 놓이는 에피택셜층을 포함할 수 있다. 일부 실시예들에서, 집적 이미지 센서(100)는 전면 조명(FSI) 이미지 센서를 포함할 수 있으며, 이 전면 조명(FSI) 이미지 센서는, 입사 방사선이 기판(102)의 제2 표면(102b)(즉, 후면)에 도달하기 전에 기판(102)의 제1 표면(102a)(즉, 전면)을 따라 입사 방사선을 받아들이도록 구성된다. 다른 실시예들에서, 집적 이미지 센서(100)는 후면 조명(BSI) 이미지 센서를 포함할 수 있으며, 이 후면 조명(BSI) 이미지 센서는, 입사 방사선이 제1 표면(102a)에 도달하기 전에 제2 표면(102b)을 따라 입사 방사선을 받아들이도록 구성된다.
게이트 구조물(108)은 기판(102) 내의 광검출기(104)와 플로우팅(floating) 확산 영역(106) 사이의 위치에서 기판(102) 위에 배치된다. 게이트 구조물(108)은 게이트 유전체층(110)에 의해 기판(102)으로부터 분리된 도전성 게이트 물질(112)을 포함한다. 일부 실시예들에서, 도전성 게이트 물질(112)은 측벽 스페이서들(118)의 옆에 위치될 수 있다. 플로우팅 확산 영역(106)은 제1 도핑 유형(예를 들어, n형 도핑)을 갖는 도핑 영역을 포함한다. 도전성 콘택트(114)가 게이트 구조물(108) 위에 배열된다. 기판(102) 위의 유전체 구조물(116)(예를 들어, 레벨간 유전체(inter-level dielectric; ILD)층)에 의해 도전성 콘택트(114)가 둘러싸인다.
기판(102)은 기판(102)의 제2 표면(102b) 내에 배치된 트렌치(120)를 규정하는 내면들(예를 들어, 측벽들과 저면)을 포함한다. 일부 실시예들에서, 트렌치(120)는 기판(102) 내의 제1 웰 영역(124a) 내에 배열될 수 있고, 플로우팅 확산 영역(106)은 기판(102) 내의 제2 웰 영역(124b) 내에 배열될 수 있다. 제1 웰 영역(124a)과 제2 웰 영역(124b)은 제2 도핑 유형(예컨대, p형 도핑)을 갖는다. 일부 실시예들에서, 제2 웰 영역(124b)은 플로우팅 확산 영역(106) 주변으로부터 게이트 구조물(108) 아래까지 연장될 수 있다. 제2 웰 영역(124b)을 게이트 구조물(108) 아래까지 연장시킴으로써, 제2 웰 영역(124b)은 게이트 구조물(108)의 문턱 전압을 튜닝하는데 사용될 수 있다.
하나 이상의 유전체 물질(122)이 트렌치(120) 내에 배치된다. 다양한 실시예들에서, 하나 이상의 유전체 물질(122)은 산화물, 질화물 등을 포함할 수 있다. 트렌치(120) 내에는 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 도핑 물질이 또한 배치된다. 일부 실시예들에서, 도핑 물질은 트렌치(120) 내에 배치된 도핑된 에피택셜 물질(126)을 포함할 수 있는 반면에, 다른 실시예들에서는 도핑 물질은 비 에피택셜 방법에 의해 형성될 수 있다. 도핑된 에피택셜 물질(126)은 트렌치(120)를 규정하는 기판(102)의 측벽들을 따라 배열된다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)의 제1 면은 기판(102)의 측벽과 횡측으로 접촉하고, 도핑된 에피택셜 물질(126)의 제2 면은 트렌치(120) 내의 하나 이상의 유전체 물질(122)과 횡측으로 접촉한다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)은 트렌치(120)로부터 기판(102) 위로 바깥쪽으로 돌출해 있다.
도핑된 에피택셜 물질(126)은 제1 웰 영역(124a) 및/또는 제2 웰 영역(124b)의 도핑 농도보다 큰 도핑 농도를 갖는다. 예를 들어, 일부 실시예들에서, 제1 웰 영역(124a)과 제2 웰 영역(124b)은 약 1x1015원자/㎤와 약 1x1017원자/㎤ 사이의 범위 내에 있는 도핑 농도를 가질 수 있는 반면에, 도핑된 에피택셜 물질(126)은 약 1x1017원자/㎤보다 큰 도핑 농도를 가질 수 있다. 도핑된 에피택셜 물질(126)의 더 높은 도핑 농도는, 제1 웰 영역(124a)이, 게이트 구조물(108) 아래의 제2 웰 영역(124b)의 도핑 농도보다 더 높은 도핑 농도를 트렌치(120)와 광검출기(104) 사이에서 갖게 한다. 이것은 도핑된 에피택셜 물질(126)의 더 높은 도핑 농도는 도핑된 에피택셜 물질(126)로부터의 도펀트가 제1 웰 영역(124a)의 주변 영역 내로 확산되도록 하여, 게이트 구조물(108) 아래의 제2 웰 영역(124b)의 도핑 농도를 증가시키지 않고서 트렌치(120) 근처의 제1 웰 영역(124a)의 도핑 농도를 증가시키기 때문이다.
트렌치(120) 근처의 제1 웰 영역(124a)의 더 높은 도핑 농도는 광검출기(104)와 트렌치(120) 사이의 격리를 증가시킴으로써 및/또는 기판(102)의 에칭 동안 트렌치(120)의 내면들을 따라 형성된 결함에 의해 트래핑된 전하 캐리어(예컨대, 전자)를 중성화함으로써 인접한 픽셀 영역들 사이의 누설 전류를 감소시킨다. 게이트 구조물(108) 아래의 제2 웰 영역(124b)의 더 낮은 도핑 농도는 문턱 전압 및 게이트 구조물(108)의 관련된 이미지 래그를 감소시킨다. 따라서, 도핑된 에피택셜 물질(126)은 게이트 구조물(108)의 이미지 래그를 향상시키면서 누설 전류를 완화시킴으로써 집적 이미지 센서(100)의 성능을 향상시킬 수 있다.
도 2는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서(200)의 일부 추가적인 실시예들의 단면도를 도시한다.
집적 이미지 센서(200)는 기판(102) 내에 배치된 광검출기(104)를 포함한다. 일부 실시예들에서, 광검출기(104)는 제1 광다이오드 영역(202)과 그 위에 있는 제2 광다이오드 영역(204)을 갖는 광다이오드를 포함한다. 제1 광다이오드 영역(202)은, 기판(102) 내에 배치되고 기판(102)의 윗면을 따라 배열된 (예를 들어, 기판(102)의 윗면과 실질적으로 동일 평면 상에 있는) 최상면을 갖는 도핑 영역이다. 제2 광다이오드 영역(204)은 기판(102)의 윗면 위에 배열된 도핑된 에피택셜 물질(126) 내에 포함된다.
광검출기(104)는 기판(102) 내에 배열된 플로우팅 확산 영역(106)으로부터 횡측으로 분리되어 있다. 일부 실시예들에서, 제1 광다이오드 영역(202)은 제1 도핑 유형(예를 들어, n형 도핑)을 가질 수 있고, 제2 광다이오드 영역(204)은 제1 도핑 유형과는 상이한 제2 도핑 유형(예를 들어, p형 도핑)을 가질 수 있고, 기판(102)은 제1 도핑 유형(예를 들어, n형 도핑)을 가질 수 있으며, 플로우팅 확산 영역(106)은 제1 도핑 유형(예를 들어, n형 도핑)을 가질 수 있다. 일부 실시예들에서, 광검출기(104)는 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 제1 웰 영역(124a)에 접하고, 플로우팅 확산 영역(106)은 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 제2 웰 영역(124b)에 의해 둘러싸인다. 제2 웰 영역(124b)은 플로우팅 확산 영역(106) 주변으로부터 게이트 구조물(108) 아래까지 연속적으로 연장될 수 있다.
게이트 구조물(108)은 광검출기(104)와 플로우팅 확산 영역(106) 사이의 위치에서 기판(102) 위에 배치된다. 게이트 구조물(108)은 게이트 유전체층(110)에 의해 기판(102)으로부터 분리된 도전성 게이트 물질(112)을 포함한다. 유전체 보호층(206)은 기판(102) 위와, 도전성 게이트 물질(112)의 대향 측면을 따라 연장된다. 일부 실시예들에서, 측벽 스페이서(118)가 도전성 게이트 물질(112)의 대향 측면을 따라 유전체 보호층(206) 위에 배열된다.
일부 실시예들에서, 도전성 게이트 물질(112)은 폴리실리콘을 포함한다. 이러한 실시예들에서, 게이트 유전체층(110)은 산화물(예를 들어, 실리콘 이산화물), 질화물(예를 들어, 실리콘 질화물) 등과 같은 유전체 물질을 포함할 수 있다. 다른 실시예들에서, 도전성 게이트 물질(112)은 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 코발트 등과 같은 금속을 포함할 수 있다. 이러한 실시예들에서, 게이트 유전체층(110)은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 탄탈륨 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이 k 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 유전체 보호층(206)은 산화물(예를 들어, 실리콘 이산화물), 질화물(예를 들어, 실리콘 질화물) 등을 포함할 수 있다. 일부 실시예들에서, 측벽 스페이서(118)는 산화물, 질화물, 탄화물 등을 포함할 수 있다.
기판(102)은 제1 웰 영역(124a) 내에 배열된 트렌치(120)를 규정하는 내면들을 갖는다. 하나 이상의 유전체 물질(122)(예를 들어, 산화물, 질화물 등)이 트렌치(120) 내에 배치된다. 도핑된 에피택셜 물질(126)이 또한 트렌치(120) 내에 배치된다. 도핑된 에피택셜 물질(126)은 제1 웰 영역(124a)보다 높은 도핑 농도를 갖는 제2 도핑 유형(예를 들어, p형 도핑)을 갖는다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)은 실리콘(예를 들어, 단결정 실리콘 또는 폴리실리콘), 게르마늄, 인듐 등과 같은 반도체 물질을 포함할 수 있다.
도핑된 에피택셜 물질(126)의 제1 측벽은 트렌치(120) 내의 하나 이상의 유전체 물질(122)과 횡측으로 접촉하고, 도핑된 에피택셜 물질(126)의 제2 측벽은 트렌치(120)를 규정하는 기판(102)의 제1 측벽(120a)과 횡측으로 접촉한다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)은 하나 이상의 유전체 물질(122)에 의해 기판(102)의 제2 측벽(120b)으로부터 분리된다. 기판(102)의 제1 측벽(120a)을 도핑된 에피택셜 물질(126)로 라이닝(lining)함으로써, 제1 웰 영역(124a)의 도핑 농도는 트렌치(120) 부근에서 증가될 수 있고, 이에 따라 광검출기(104)와 트렌치(120) 사이의 전기적 격리를 증가시키고, 인접한 픽셀 영역과 광검출기(104) 사이의 누설 전류를 감소시킨다. 일부 실시예들에서, 제1 웰 영역(124a)은 제1 광다이오드 영역(202)으로부터 트렌치(120)를 규정하는 기판(102)의 제1 측벽(120a)으로 증가하는(예를 들어, 단조 증가) 구배 도핑 농도를 가질 수 있다. 또한, 도핑된 에피택셜 물질(126)을 제2 측벽(120b)으로부터 분리시킴으로써, 하나 이상의 유전체 물질(122)이 또한 인접한 픽셀 영역과 광검출기(104) 사이의 전기적 격리를 제공할 수 있다.
일부 실시예들에서, 도핑된 에피택셜 물질(126)은 트렌치(120) 내부로부터 제1 광다이오드 영역(202) 위까지 연속적으로 연장된다. 다른 실시예들(미도시)에서, 트렌치(120) 내의 도핑된 에피택셜 물질(126)은 트렌치(120) 내부로부터 제1 광다이오드 영역(202) 위까지 불연속일 수 있다. 일부 실시예들에서, 유전체 보호층(206)은 도핑된 에피택셜 물질(126)의 측벽과 횡측으로 접촉하는 측벽을 가질 수 있다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)의 측벽은 측벽 스페이서(118)와 추가로 접촉할 수 있다.
동작 중에, 광검출기(104)와 부딪치는 전자기 방사선(210)(예를 들어, 광자)은 전하 캐리어(208)를 생성시키고, 이 전하 캐리어(208)는 제1 광다이오드 영역(202)에서 수집된다. 게이트 구조물(108)(전송 트랜지스터로서 동작하도록 구성됨)이 턴 온(turn on)될 때, 제1 광다이오드 영역(202) 내의 전하 캐리어(208)는, 광검출기(104)와 플로우팅 확산 영역(106) 사이에 존재하는 전위차의 결과로서 플로우팅 확산 영역(106)으로 전송된다. 전하는 소스 팔로워 트랜지스터(214)에 의해 전압 신호로 변환된다. 행 선택 트랜지스터(216)가 어드레싱을 위해 사용된다. 전하 전송 전에, 플로우팅 확산 영역(106)은, 리셋 트랜지스터(212)를 턴 온시킴으로써 미리 결정된 저 충전 상태로 설정되며, 이는 플로우팅 확산 영역(106) 내의 전자가 전압 소스(VDD)로 흐르게 한다. 도 2의 픽셀 영역은 기판(102) 내에 배치된 전송 트랜지스터를 갖는 것으로서 설명되었지만, (예를 들어, 도 4b에서 도시된 바와 같이) 리셋 트랜지스터(212), 소스 팔로워 트랜지스터(214), 및 행 선택 트랜지스터(216)가 또한 기판(102) 내에 배열될 수 있다는 것을 알 것이다.
도 3은 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서(300)의 일부 대안적인 실시예들의 단면도를 도시한다.
집적 이미지 센서(300)는 기판(102) 내에 배치된 플로우팅 확산 영역(106)으로부터 횡측으로 분리된 위치에서 기판(102) 내에 배치된 광검출기(104)를 포함한다. 광검출기(104)는 기판(102) 내에 둘 다 배치된 제1 도핑 영역(302) 및 제2 도핑 영역(304)을 갖는 광다이오드를 포함한다. 일부 실시예들에서, 제1 도핑 영역(302)은 제1 도핑 유형(예를 들어, n형 도핑)을 가질 수 있고, 제2 도핑 영역(304)은 제1 도핑 유형과는 상이한 제2 도핑 유형(예를 들어, p형 도핑)을 가질 수 있고, 기판(102)은 제1 도핑 유형(예를 들어, n형 도핑)을 가질 수 있으며, 플로우팅 확산 영역(106)은 제1 도핑 유형(예를 들어, n형 도핑)을 가질 수 있다.
하나 이상의 유전체 물질(122)(예를 들어, 산화물, 질화물 등)이 기판(102) 내의 트렌치(120) 내에 배치된다. 일부 실시예들에서, 트렌치(120)는 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 제1 웰 영역(124a) 내에 배열될 수 있다. 트렌치(120) 내에는 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 도핑된 에피택셜 물질(126)이 배치된다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)의 윗면은 트렌치(120) 위에 배열된 디봇(divot)(308)을 포함할 수 있다.
일부 실시예들에서, 도핑된 에피택셜 물질(126)은 트렌치(120)의 바닥으로부터 0이 아닌 거리(306)만큼 분리된 최저면을 가질 수 있다. 이러한 실시예들에서, 도핑된 에피택셜 물질(126)은 하나 이상의 유전체 물질(122)에 의해 기판(102)으로부터 횡측으로 및 수직으로 분리될 수 있다(예컨대, 도핑된 에피택셜 물질(126)은 제1 방향을 따라 그리고 제1 방향에 수직인 제2 방향을 따라 하나 이상의 유전체 물질(122)에 의해 기판(102)으로부터 분리될 수 있다).
도 4a는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서(400)의 일부 추가적인 실시예들의 단면도를 도시한다.
집적 이미지 센서(400)는 기판(102) 위에 배열된 제1 게이트 구조물(108) 및 제2 게이트 구조물(402)을 갖는 픽셀 영역(401)을 포함한다. 게이트 구조물(108)은 광검출기(104)와 플로우팅 확산 영역(106) 사이에 배열된 전송 트랜지스터와 연관된다. 제2 게이트 구조물(402)은 플로우팅 확산 영역(106)과 소스/드레인 영역(404) 사이에 배열된 리셋 트랜지스터와 연관된다. 도전성 콘택트(114)는 제1 게이트 구조물(108)과 제2 게이트 구조물(402)을, 기판(102) 위에 배치된 하나 이상의 적층형 레벨간 유전체(inter-level dielectric; ILD)층을 포함하는 유전체 구조물(116) 내에 배열된 하나 이상의 금속 상호연결층(406)에 연결시키도록 구성된다.
격자 구조물(408)이 유전체 구조물(116) 위에 배치된다. 격자 구조물(408)은 개구부(409)를 규정하는 측벽들을 포함하며, 이 개구부(409)는 기판(102)의 픽셀 영역(예를 들어, 픽셀 영역(401)) 위에 놓인다. 다양한 실시예들에서, 격자 구조물(408)은 금속(예컨대, 알루미늄, 코발트, 구리, 은, 금, 텅스텐 등) 및/또는 유전체 물질(예컨대, SiO2, SiN 등)을 포함할 수 있다. 격자 구조물(408) 내의 개구부(409) 내에는 복수의 컬러 필터들(410a~410b)이 배열된다. 복수의 컬러 필터들(410a~410b)은 입사 방사선의 특정 파장을 각각 투과시키도록 구성된다. 예를 들어, 복수의 컬러 필터들(410a~410b) 중 제1 컬러 필터(410a)는 제1 범위 내의 파장(예를 들어, 녹색광에 대응함)을 갖는 방사선을 투과시킬 수 있는 반면, 복수의 컬러 필터들(410a~410b) 중 제2 컬러 필터(410b)는 제1 범위와는 상이한 제2 범위 내의 파장(예를 들어, 적색광에 대응함)을 갖는 방사선을 투과시킬 수 있다. 복수의 마이크로렌즈들(412)이 복수의 컬러 필터들(410a~410b) 위에 배열된다. 복수의 마이크로렌즈들(412) 중 각각의 마이크로렌즈는 복수의 컬러 필터들(410a~410b)과 횡측으로 정렬된다. 복수의 마이크로렌즈들(412)은 입사 방사선(예를 들어, 광)을 아래에 있는 픽셀 영역들(예를 들어, 픽셀 영역(401))쪽으로 포커싱하도록 구성된다.
도 4b는 도 4a의 집적 이미지 센서(400)의 일부 실시예들의 평면도(414)를 도시한다. 도 4a는 평면도(414)에서의 단면 라인 A-A'를 따라 절단하여 바라본 집적 이미지 센서(400)를 도시한 것이다. 평면도(414)는 도면의 명료화를 위해 집적 이미지 센서(400)의 선택된 컴포넌트들을 도시하되 다른 컴포넌트는 배제시켰다는 것을 알 것이다. 또한, 평면도(414)는 단일 픽셀 영역(401)을 도시하지만, 픽셀 영역(401)은 픽셀 영역들의 어레이의 일부일 수 있음을 알 것이다.
평면도(414)에서 도시된 바와 같이, 트렌치(120)는 연속 구조물로서 픽셀 영역(401) 주위에서 연장된다. 도핑된 에피택셜 물질(126)은 제1 광다이오드 영역(202) 위로부터 제1 방향(416)을 따라 그리고 제2 방향(418)을 따라 트렌치(120) 내까지 연장된다. 픽셀 영역(401)은 전송 트랜지스터와 연관된 제1 게이트 구조물(108), 리셋 트랜지스터와 연관된 제2 게이트 구조물(402), 소스 팔로워 트랜지스터(214), 및 행 선택 트랜지스터(216)를 포함한다.
도 5는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서(500)의 일부 추가적인 대안적 실시예들의 단면도를 도시한다.
집적 이미지 센서(500)는 픽셀 영역(401) 내에 배치된 광검출기(104)를 포함한다. 기판(102)은 픽셀 영역(401)의 대향 측면들을 따라 기판(102)의 전면(502f) 내에 배치된 트렌치(120)를 규정하는 내면들(예를 들어, 측벽들과 저면)을 포함한다. 하나 이상의 유전체 물질(122)이 트렌치(120) 내에 배치된다. 트렌치(120) 내에는 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 도핑된 에피택셜 물질(126)이 또한 배치된다. 도핑된 에피택셜 물질(126)은 트렌치를 규정하는 기판(102)의 대향 측벽들(120a, 120b)을 따라 배열되어, 도핑된 물질은 기판(102)의 제1 측벽(120a)과 기판(102)의 제2 측벽(120b) 둘 다로부터 하나 이상의 유전체 물질(122)을 횡측으로 분리시킨다.
일부 실시예들에서, 집적 이미지 센서(500)는 후면 조명(BSI) 센서를 포함할 수 있다. 이러한 실시예들에서, 격자 구조물(408)이 기판(102)의 후면(502b)을 따라 배치된다. 복수의 컬러 필터들(410a~410b)이 격자 구조물(408) 내의 개구부 내에 배열되고, 복수의 마이크로렌즈들(412)이 복수의 컬러 필터들(410a~410b)에 의해 기판(102)으로부터 분리된다.
도 6 내지 도 15는 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서를 형성하는 방법의 일부 실시예들의 단면도들(600~1500)을 도시한다. 본 방법을 참조하여 도 6 내지 도 15에서 도시된 단면도들(600~1500)을 설명하지만, 도 6 내지 도 15에서 도시된 구조물들은 본 방법으로 제한되지 않으며, 대신에 본 방법과는 별개로 자립할 수 있다는 것을 알 것이다.
도 6의 단면도(600)에서 도시된 바와 같이, 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 제1 웰 영역(124a)과 제2 웰 영역(124b)이 제1 도핑 유형(예컨대, n형 도핑)을 갖는 기판(102) 내에 형성된다. 다양한 실시예들에서, 기판(102)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만이 아니라, 이와 연관된 임의의 다른 유형의 반도체, 에피택셜, 유전체, 및/또는 금속층들일 수 있다. 일부 실시예들에서, 제1 웰 영역(124a)과 제2 웰 영역(124b)은 도펀트 종(602)을 기판(102)에 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예들에서, 도펀트 종(602)은 제1 마스킹층(604)에 따라 기판(102)에 선택적으로 주입될 수 있다. 다양한 실시예들에서, 도펀트 종은 p형 도펀트(예를 들어, 붕소, 갈륨 등) 또는 n형 도펀트(예를 들어, 인, 비소 등)를 포함할 수 있다. 일부 실시예들에서, 기판(102) 내로 도펀트 종을 주입한 후, 도펀트 종을 기판(102) 내에 확산시키기 위해 드라이브 인 어닐링(drive-in anneal)이 수행될 수 있다. 일부 실시예들에서, 제1 웰 영역(124a)과 제2 웰 영역(124b)은 실질적으로 동일한 기판(102) 내의 깊이까지 연장될 수 있다.
도 7의 단면도(700)에서 도시된 바와 같이, 기판(102)은 제1 웰 영역(124a) 내의 기판(102)의 내면들에 의해 규정된 트렌치(120)를 형성하도록 선택적으로 에칭된다. 일부 실시예들에서, 기판(102) 위에 제2 마스킹층(702)을 형성하고, 이어서 기판(102)의 마스킹되지 않은 부분을 선택적으로 제거하여 하나 이상의 트렌치(120)를 형성하도록 구성된 제1 에천트(704)에 기판(102)을 노출시킴으로써 기판(102)은 선택적으로 에칭될 수 있다. 다양한 실시예들에서, 제1 에천트(704)는 플루오린 종(fluorine species)(예컨대, CF4, CHF3, C4F8 등)을 비롯한 에칭 화학물질을 갖는 건식 에천트, 또는 불화 수소산(HF), 수산화 칼륨(KOH)을 비롯한 습식 에천트를 포함할 수 있다. 일부 실시예들에서, 제2 마스킹층(702)은 기판(102)의 윗면을 따라 배열된 패드 산화물층 위에 형성될 수 있다.
도 8의 단면도(800)에서 도시된 바와 같이, 하나 이상의 유전체 물질(122)이 트렌치(120) 내에 형성된다. 일부 실시예들에서, 하나 이상의 유전체 물질(122)은 산화물(예컨대, 실리콘 산화물), 질화물, 탄화물 등을 포함할 수 있다.
일부 실시예들에서, 하나 이상의 유전체 물질(122)은 퇴적 공정(예를 들어, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), PE-CVD, 원자층 증착(ALD), 스퍼터링 등)에 의해 형성될 수 있다. 일부 실시예들에서, 하나 이상의 유전체 물질은 제2 마스킹층(702)을 기판(102) 위의 적소(in place)에 위치시켜서 열 산화 공정을 수행하고, 이어서, 하나 이상의 유전체 물질(122)로 트렌치(120)를 채우기 위한 퇴적 공정을 수행함으로써 형성될 수 있다. 하나 이상의 유전체 물질(122)로 트렌치(120)를 채운 후, 기판(102) 위의 제2 마스킹층(702) 및 하나 이상의 유전체 물질(122)의 과잉부분을 제거하기 위해 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)이 수행될 수 있다.
도 9의 단면도(900)에서 도시된 바와 같이, 게이트 구조물(108)이 기판(102) 위에 형성된다. 게이트 구조물(108)은 게이트 유전체층(110)에 의해 기판(102)으로부터 분리된 도전성 게이트 물질(112)을 포함한다. 일부 실시예들에서, 게이트 구조물(108)은 유전체층을 기판(102) 상에 형성하고, 이어서, 유전체층 위에 도전성 물질을 형성함으로써 형성될 수 있다. 이어서, 유전체층 및 도전성 물질이 포토리소그래피 공정에 따라 패터닝되어 게이트 구조물(108)이 형성된다.
도 10의 단면도(1000)에서 도시된 바와 같이, 제1 광다이오드 영역(202) 및 플로우팅 확산 영역(106)이 기판(102) 내에 형성된다. 제1 광다이오드 영역(202)은 제1 웰 영역(124a)에 의해 트렌치(120)로부터 분리된 위치에서 기판(102) 내에 형성된다. 일부 실시예들에서, 제1 광다이오드 영역(202)은 제1 웰 영역(124a)과 접촉할 수 있다. 제1 광다이오드 영역(202)은 제2 웰 영역(124b) 내에 형성된다. 일부 실시예들에서, 제1 광다이오드 영역(202)은 기판(102)의 도핑 유형과 동일하지만 기판(102)의 도핑 농도보다 높은 도핑 농도의 제1 도핑 유형을 가질 수 있다. 일부 실시예들에서, 플로우팅 확산 영역(106)은 제1 광다이오드 영역(202)의 도핑 농도보다 높은 도핑 농도의 제1 도핑 유형을 가질 수 있다.
일부 실시예들에서, 제1 광다이오드 영역(202)과 플로우팅 확산 영역(106)은 포토레지스트를 포함하는 하나 이상의 패터닝된 마스킹층(도시되지 않음)에 따라 도펀트 종(예를 들어, 붕소)으로 기판(102)을 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예들에서, 제1 광다이오드 영역(202)은 약 35KeV 내지 약 200KeV의 범위의 에너지, 및 약 5x1014원자/㎤ 내지 약 1x1018원자/㎤의 범위의 주입량(dose)의 제1 주입 공정을 이용하여 형성된다. 일부 실시예들에서, 플로우팅 확산 영역(106)은 제1 주입 공정의 주입량보다 높은 주입량을 갖는 제2 주입 공정을 이용하여 형성된다.
도 11의 단면도(1100)에서 도시된 바와 같이, 유전체 보호층(206)이 기판(102) 위에 그리고 게이트 구조물(108)의 측벽을 따라 형성된다. 다양한 실시예들에서, 유전체 보호층(206)은 산화물, 질화물, 탄화물 등을 포함할 수 있다. 유전체 보호층(206)은 약 1㎚ 내지 약 100㎚의 범위 내의 두께를 가질 수 있다. 다양한 실시예들에서, 유전체 보호층(206)은 급속 산화 공정, 저압 화학적 기상 증착(LPCVD) 공정, 또는 플라즈마 강화 화학적 기상 증착(PECVD) 공정을 사용하여 형성될 수 있다.
일부 실시예들에서, 측벽 스페이서(118)가 유전체 보호층(206) 위에 형성된다. 측벽 스페이서(118)는 기판(102) 및 게이트 구조물(108) 위에 스페이서층을 퇴적함으로써 형성될 수 있다. 일부 실시예들에서, 스페이서층은 약 400옹스트롬 내지 약 600옹스트롬의 범위의 두께로 퇴적 기술들(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)에 의해 퇴적될 수 있다. 이어서, 수평면으로부터 스페이서층을 제거하기 위해 스페이서층을 에칭하여, 스페이서층을 게이트 구조물(108)의 대향 측면을 따라 측벽 스페이서(118)로서 남긴다. 다양한 실시예들에서, 스페이서층은 실리콘 질화물, 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON) 등을 포함할 수 있다.
도 12의 단면도(1200)에서 도시된 바와 같이, 제3 마스킹층(1202)이 기판(102) 위에 형성된다. 제3 마스킹층(1202)은 트렌치(120)와 제1 광다이오드 영역(202) 위에 놓이는 개구부(1204)를 규정한다. 일부 실시예들에서, 제3 마스킹층(1202)은 스핀 코팅 공정에 의해 형성된 포토레지스트층을 포함할 수 있다.
도 13의 단면도(1300)에서 도시된 바와 같이, 에칭 공정이 제3 마스킹층(1202)에 따라 수행된다. 에칭 공정은 기판(102) 위로부터 유전체 보호층(206)의 일부를 제거하고, 또한 트렌치(120) 내부로부터 하나 이상의 유전체 물질(122)의 일부를 제거한다. 일부 실시예들에서, 에칭 공정은 플루오르화 수소산(HF), 테트라메틸암모늄 하이드록사이드(TMAH), 수산화 칼륨(KOH) 등과 같은 습식 에천트를 포함하는 제2 에천트(1302)를 사용할 수 있다. 다른 실시예들에서, 제2 에천트(1302)는 건식 에천트를 포함할 수 있다.
도 14의 단면도(1400)에서 도시된 바와 같이, 도핑된 에피택셜 물질(126)이 트렌치(120) 내에 형성된다. 도핑된 에피택셜 물질(126)은 실리콘(예를 들어, 단결정 실리콘 또는 폴리실리콘), 실리콘 게르마늄, 인듐 등과 같은 도핑된 반도체 물질을 포함할 수 있다. 도핑된 에피택셜 물질(126)은 제1 웰 영역(124a) 또는 제2 웰 영역(124b)보다 높은 도핑 농도를 갖는 제2 도핑 유형(예를 들어, p형 도핑)을 갖는다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)은 약 5×1015원자/㎤ 내지 약 1×1019원자/㎤의 범위 내의 도핑 농도를 가질 수 있다. 도핑된 에피택셜 물질(126)의 도핑 농도가 제1 웰 영역(124a)의 도핑 농도보다 높기 때문에, 도핑된 에피택셜 물질(126)로부터의 도펀트는 제1 웰 영역(124a)으로 확산하여 제2 웰 영역(124b)보다 높은 도핑 농도를 제1 웰 영역(124a)에게 제공한다. 일부 실시예들에서, 도핑된 에피택셜 물질(126)로부터 제1 웰 영역(124a)으로의 도펀트의 확산은, 제1 웰 영역(124a)에게, 제1 광다이오드 영역(202) 근처의 제1 농도로부터 트렌치 근처의 더 큰 제2 도핑 농도로 증가하는 구배 도핑 농도를 제공한다.
일부 실시예들에서, 도핑된 에피택셜 물질(126)은 또한 제1 광다이오드 영역(202) 위에 형성될 수 있어서, 도핑된 에피택셜 물질(126)은 제1 광다이오드 영역(202) 위의 제1 영역과 트렌치(120) 내의 제2 영역을 갖는다. 이러한 실시예들에서, 제1 영역은 광검출기(104)의 일부로서 작용하도록 구성되고, 제2 영역은 (예를 들어, 도핑된 에피택셜 물질(126)로부터 제1 웰 영역(124a)으로의 도펀트의 확산에 의해) 트렌치(120) 근처의 제1 웰 영역(124a)의 도핑 농도를 증가시키도록 구성된다.
일부 실시예들에서, 도핑된 에피택셜 물질(126)은 선택적 에피택셜 성장 및 인시츄(in-situ) 도핑 공정을 사용하여 형성될 수 있다. 선택적 에피택셜 성장 공정은 유전체 보호층(206)에 의해 덮혀있지 않은 위치에서 기판(102) 위에 도핑된 에피택셜 물질(126)을 성장시킨다.
도 15의 단면도(1500)에서 도시된 바와 같이, 도전성 콘택트(114)가 기판(102) 위에서 유전체 구조물(116)(예를 들어, ILD층) 내에 형성된다. 도전성 콘택트(114)는 유전체 구조물(116)을 뚫고 연장하여 도전성 게이트 물질(112)과 접촉한다. 일부 실시예들에서, 도전성 콘택트(114)는 다마신(damascene) 공정에 의해 형성될 수 있다. 이러한 실시예들에서, 유전체 구조물(116)은 기판(102) 위에 형성된다. 이어서, 유전체 구조물(116)은 콘택트 홀을 형성하도록 에칭되며, 이 콘택트 홀은 도전성 물질(예를 들어, 텅스텐, 구리, 및/또는 알루미늄)로 채워진다. 이어서, 유전체 구조물(116) 위로부터 도전성 물질의 과잉부분을 제거하기 위해, 화학적 기계적 평탄화(CMP) 공정이 수행된다.
도 16은 기판 내의 트렌치 내에 배열된 하나 이상의 유전체 물질 및 도핑된 에피택셜 물질을 갖는 집적 이미지 센서를 형성하는 방법(1600)의 일부 실시예들의 흐름도를 도시한다.
여기서의 방법(1600)은 일련의 동작들 또는 이벤트들로서 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 또한, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(1602)에서, 제1 도핑 유형을 갖는 기판 내에 제2 도핑 유형을 갖는 제1 및 제2 웰 영역들이 형성된다. 도 6은 동작(1602)에 대응하는 일부 실시예들의 단면도(600)를 도시한 것이다.
동작(1604)에서, 제1 웰 영역 내에 트렌치를 형성하도록 기판이 선택적으로 에칭된다. 도 7은 동작(1604)에 대응하는 일부 실시예들의 단면도(700)를 도시한 것이다.
동작(1606)에서, 하나 이상의 유전체 물질이 트렌치 내에 형성된다. 도 8은 동작(1606)에 대응하는 일부 실시예들의 단면도(800)를 도시한 것이다.
동작(1608)에서, 게이트 구조물이 기판 위에 형성된다. 도 9는 동작(1608)에 대응하는 일부 실시예들의 단면도(900)를 도시한 것이다.
동작(1610)에서, 제1 도핑 유형을 갖는 제1 광다이오드 영역이 제1 웰 영역에 인접하게 기판 내에 형성된다. 도 10은 동작(1610)에 대응하는 일부 실시예들의 단면도(1000)를 도시한 것이다.
동작(1612)에서, 제1 도핑 유형을 갖는 플로우팅 확산 영역이 제2 웰 영역 내에 형성된다. 도 10은 동작(1612)에 대응하는 일부 실시예들의 단면도(1000)를 도시한 것이다.
동작(1614)에서, 유전체 보호층이 게이트 구조물의 대향 측면들을 따라 그리고 기판 위에 형성된다. 도 11은 동작(1614)에 대응하는 일부 실시예들의 단면도(1100)를 도시한 것이다.
동작(1616)에서, 측벽 스페이서들이 유전체 보호층 위에 그리고 게이트 구조물의 대향 측면들을 따라 형성된다. 도 11은 동작(1616)에 대응하는 일부 실시예들의 단면도(1100)를 도시한 것이다.
동작(1618)에서, 트렌치 내에 있는 하나 이상의 유전체 물질의 일부가 제거된다. 도 12와 도 13은 동작(1618)에 대응하는 일부 실시예들의 단면도들(1200, 1300)을 도시한다.
동작(1620)에서, 제1 광다이오드 영역 바로 위에 있는 유전체 보호층의 일부가 제거된다. 도 12와 도 13은 동작(1620)에 대응하는 일부 실시예들의 단면도들(1200, 1300)을 도시한다.
동작(1622)에서, 제2 도핑 유형을 갖는 도핑된 에피택셜 물질이 트렌치 내에 그리고 제1 광다이오드 영역 위에 형성된다. 도핑된 에피택셜 물질은 제1 광다이오드 영역의 윗면과 접촉하는 제2 광다이오드 영역을 포함할 수 있다. 도 14는 동작(1622)에 대응하는 일부 실시예들의 단면도(1400)를 도시한 것이다.
동작(1624)에서, 도전성 콘택트가 기판 위의 유전체 구조물 내에 형성된다. 도 15는 동작(1624)에 대응하는 일부 실시예들의 단면도(1500)를 도시한 것이다.
따라서, 일부 실시예들에서, 본 발명개시는 인접한 픽셀 영역들 사이의 누설 전류를 감소시키도록 구성된, 하나 이상의 유전체 물질과 도핑된 에피택셜 물질을 포함하는 격리 트렌치를 갖는 집적 이미지 센서에 관한 것이다.
일부 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 제1 도핑 유형을 갖는 반도체 기판 내에 배열된 광검출기; 반도체 기판의 내면에 의해 규정된 트렌치 내에 배치된 하나 이상의 유전체 물질; 및 하나 이상의 유전체 물질과 광검출기 사이의 횡측 위치에서 트렌치 내에 배열된 도핑된 에피택셜 물질을 포함하고, 도핑된 에피택셜 물질은 제1 도핑 유형과는 상이한 제2 도핑 유형을 갖는다. 일부 실시예들에서, 집적 칩은, 트렌치와 광검출기 사이에서 반도체 기판 내에 배치된 제1 웰 영역을 더 포함하며, 제1 웰 영역은 제2 도핑 유형과, 도핑된 에피택셜 물질의 도핑 농도보다 작은 도핑 농도를 갖는다. 일부 실시예들에서, 집적 칩은, 반도체 기판 내에 배치된 플로우팅(floating) 확산 영역; 광검출기와 플로우팅 확산 영역 사이에서 반도체 기판 위에 배치된 게이트 구조물; 및 반도체 기판 내에 배치되고 플로우팅 확산 영역을 둘러싸는 제2 웰 영역을 더 포함하며, 제2 웰 영역은 제2 도핑 유형과, 트렌치와 광검출기 사이의 제1 웰 영역의 도핑 농도보다 작은 도핑 농도를 갖는다. 일부 실시예들에서, 도핑된 에피택셜 물질은 트렌치를 규정하는 반도체 기판의 제1 측벽으로부터 하나 이상의 유전체 물질을 분리시키며; 하나 이상의 유전체 물질은 트렌치를 규정하는 반도체 기판의 제2 측벽으로부터 도핑된 에피택셜 물질을 분리시킨다. 일부 실시예들에서, 도핑된 에피택셜 물질은 제1 측벽과 직접 접촉한다. 일부 실시예들에서, 광검출기는, 반도체 기판 내에 배치되고 제1 도핑 유형을 갖는 제1 광다이오드 영역을 포함하며; 도핑된 에피택셜 물질은 트렌치 내부로부터 제1 광다이오드 영역 바로 위까지 연속적으로 연장되고, 제1 광다이오드 영역 바로 위에 있는 도핑된 에피택셜 물질은 제2 광다이오드 영역을 규정한다. 일부 실시예들에서, 도핑된 에피택셜 물질은 제1 광다이오드 영역의 윗면과 직접 접촉한다. 일부 실시예들에서, 도핑된 에피택셜 물질은 트렌치 내부로부터 반도체 기판 위로 바깥쪽으로 돌출해 있다. 일부 실시예들에서, 집적 칩은, 트렌치 내의 하나 이상의 유전체 물질 위에 배열된 유전체 보호층을 더 포함하며, 유전체 보호층은 도핑된 에피택셜 물질의 측벽과 횡측으로 접촉한다.
다른 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 트렌치를 규정하는 내면을 갖는 기판; 트렌치와 제1 광다이오드 영역 사이에서 기판 내에 배치된 제1 웰 영역; 기판 내에 배치된 제2 웰 영역에 의해 둘러싸여 있는 플로우팅 확산 영역; 제1 광다이오드 영역과 플로우팅 확산 영역 사이에서 기판 위에 배열된 게이트 구조물; 트렌치 내에 배치된 하나 이상의 유전체 물질; 및 하나 이상의 유전체 물질과 제1 웰 영역 사이에서 트렌치 내에 배열된 도핑된 에피택셜 물질을 포함한다. 일부 실시예들에서, 도핑된 에피택셜 물질은 트렌치를 규정하는 기판의 제1 측벽으로부터 하나 이상의 유전체 물질을 분리시키며; 하나 이상의 유전체 물질은 트렌치를 규정하는 기판의 제2 측벽으로부터 도핑된 에피택셜 물질을 분리시킨다. 일부 실시예들에서, 도핑된 에피택셜 물질은 트렌치 내부로부터 연속적으로 연장되어 제1 광다이오드 영역의 최상부와 직접 접촉한다. 일부 실시예들에서, 도핑된 에피택셜 물질은 제1 웰 영역 또는 제2 웰 영역의 도핑 농도보다 큰 도핑 농도를 갖는다. 일부 실시예들에서, 집적 칩은 게이트 구조물의 대향 측면들을 따라 배열된 측벽 스페이서들을 더 포함하고, 도핑된 에피택셜 물질은 측벽 스페이서들과 횡측으로 접촉한다. 일부 실시예들에서, 기판은 제1 도핑 유형을 갖고, 제1 웰 영역 및 제2 웰 영역은 제1 도핑 유형과는 상이한 제2 도핑 유형을 갖고, 제1 광다이오드 영역은 제1 도핑 유형을 가지며, 도핑된 에피택셜 물질은 제2 도핑 유형을 갖는다.
또다른 실시예들에서, 본 발명개시는 집적 칩을 형성하는 방법에 관한 것이다. 본 방법은, 제1 도핑 유형을 갖는 기판을 도핑하여 제1 웰 영역 및 제2 웰 영역을 형성하는 단계 - 제1 웰 영역과 제2 웰 영역은 제2 도핑 유형을 가짐 -; 기판을 선택적으로 패터닝하여 제1 웰 영역 내로 연장되는 트렌치를 규정하는 단계; 트렌치를 하나 이상의 유전체 물질로 채우는 단계; 기판 내에 제1 광다이오드 영역을 도핑하는 단계 - 제1 광다이오드 영역은 제1 웰 영역에 의해 트렌치로부터 분리되어 있음 -; 트렌치 내부로부터 하나 이상의 유전체 물질의 일부분을 제거하는 단계; 및 제1 광다이오드 영역에 근접해 있는 트렌치의 측벽을 따라 도핑된 에피택셜 물질을 성장시키는 단계를 포함한다. 일부 실시예들에서, 본 방법은, 트렌치 내의 하나 이상의 유전체 물질 위에 유전체 보호층을 형성하는 단계; 및 도핑된 에피택셜 물질을 형성하는 선택적 에피택셜 성장 공정을 이용하여 유전체 보호층에 의해 덮혀있지 않은 표면들 상에 도핑된 에피택셜 물질을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 본 방법은, 제1 광다이오드 영역에 인접해 있는 위치에서 기판 위에 게이트 구조물을 형성하는 단계; 및 게이트 구조물의 대향 측면들을 따라 측벽 스페이서들을 형성하는 단계를 더 포함하며, 유전체 보호층은 기판과 측벽 스페이서들 사이에서 연장된다. 일부 실시예들에서, 도핑된 에피택셜 물질은 제1 웰 영역과 제2 웰 영역의 도핑 농도보다 큰 도핑 농도를 갖는다. 일부 실시예들에서, 본 방법은, 제2 웰 영역 내에 플로우팅 확산 영역을 형성하는 단계; 및 제1 광다이오드 영역과 플로우팅 확산 영역 사이에서 기판 위에 게이트 구조물을 형성하는 단계를 더 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
제1 도핑 유형을 갖는 반도체 기판 내에 배열된 광검출기;
상기 반도체 기판의 내면에 의해 규정된 트렌치 내에 배치된 하나 이상의 유전체 물질; 및
상기 하나 이상의 유전체 물질과 상기 광검출기 사이의 횡측 위치에서 상기 트렌치 내에 배열된 도핑된 에피택셜 물질
을 포함하고, 상기 도핑된 에피택셜 물질은 상기 제1 도핑 유형과는 상이한 제2 도핑 유형을 갖는 것인 집적 칩.
실시예 2. 실시예 1에 있어서,
상기 트렌치와 상기 광검출기 사이에서 상기 반도체 기판 내에 배치된 제1 웰 영역을 더 포함하며, 상기 제1 웰 영역은 상기 제2 도핑 유형과, 상기 도핑된 에피택셜 물질의 도핑 농도보다 작은 도핑 농도를 갖는 것인 집적 칩.
실시예 3. 실시예 2에 있어서,
상기 반도체 기판 내에 배치된 플로우팅(floating) 확산 영역;
상기 광검출기와 상기 플로우팅 확산 영역 사이에서 상기 반도체 기판 위에 배치된 게이트 구조물; 및
상기 반도체 기판 내에 배치되고 상기 플로우팅 확산 영역을 둘러싸는 제2 웰 영역을 더 포함하며, 상기 제2 웰 영역은 상기 제2 도핑 유형과, 상기 트렌치와 상기 광검출기 사이의 상기 제1 웰 영역의 도핑 농도보다 작은 도핑 농도를 갖는 것인 집적 칩.
실시예 4. 실시예 1에 있어서,
상기 도핑된 에피택셜 물질은 상기 트렌치를 규정하는 상기 반도체 기판의 제1 측벽으로부터 상기 하나 이상의 유전체 물질을 분리시키며;
상기 하나 이상의 유전체 물질은 상기 트렌치를 규정하는 상기 반도체 기판의 제2 측벽으로부터 상기 도핑된 에피택셜 물질을 분리시키는 것인 집적 칩.
실시예 5. 실시예 4에 있어서, 상기 도핑된 에피택셜 물질은 상기 제1 측벽과 직접 접촉하는 것인 집적 칩.
실시예 6. 실시예 1에 있어서,
상기 광검출기는, 상기 반도체 기판 내에 배치되고 상기 제1 도핑 유형을 갖는 제1 광다이오드 영역을 포함하며;
상기 도핑된 에피택셜 물질은 상기 트렌치 내부로부터 상기 제1 광다이오드 영역 바로 위까지 연속적으로 연장되고, 상기 제1 광다이오드 영역 바로 위에 있는 상기 도핑된 에피택셜 물질은 제2 광다이오드 영역을 규정하는 것인 집적 칩.
실시예 7. 실시예 6에 있어서, 상기 도핑된 에피택셜 물질은 상기 제1 광다이오드 영역의 윗면과 직접 접촉하는 것인 집적 칩.
실시예 8. 실시예 1에 있어서, 상기 도핑된 에피택셜 물질은 상기 트렌치 내부로부터 상기 반도체 기판 위로 바깥쪽으로 돌출해 있는 것인 집적 칩.
실시예 9. 실시예 1에 있어서,
상기 트렌치 내의 상기 하나 이상의 유전체 물질 위에 배열된 유전체 보호층을 더 포함하며, 상기 유전체 보호층은 상기 도핑된 에피택셜 물질의 측벽과 횡측으로 접촉해 있는 것인 집적 칩.
실시예 10. 집적 칩에 있어서,
트렌치를 규정하는 내면을 갖는 기판;
상기 트렌치와 제1 광다이오드 영역 사이에서 상기 기판 내에 배치된 제1 웰 영역;
상기 기판 내에 배치된 제2 웰 영역에 의해 둘러싸여 있는 플로우팅 확산 영역;
상기 제1 광다이오드 영역과 상기 플로우팅 확산 영역 사이에서 상기 기판 위에 배열된 게이트 구조물;
상기 트렌치 내에 배치된 하나 이상의 유전체 물질; 및
상기 하나 이상의 유전체 물질과 상기 제1 웰 영역 사이에서 상기 트렌치 내에 배열된 도핑된 에피택셜 물질
을 포함하는 집적 칩.
실시예 11. 실시예 10에 있어서, 상기 제1 웰 영역은 약 1x1015원자/㎤와 약 1x1017원자/㎤ 사이의 범위 내에 있는 도핑 농도를 갖는 것인 집적 칩.
실시예 12. 실시예 10에 있어서, 상기 도핑된 에피택셜 물질은 상기 트렌치 내부로부터 연속적으로 연장되어 상기 제1 광다이오드 영역의 최상부와 직접 접촉하는 것인 집적 칩.
실시예 13. 실시예 10에 있어서, 상기 도핑된 에피택셜 물질은 상기 제1 웰 영역 또는 상기 제2 웰 영역의 도핑 농도보다 큰 도핑 농도를 갖는 것인 집적 칩.
실시예 14. 실시예 10에 있어서,
상기 게이트 구조물의 대향 측면들을 따라 배열된 측벽 스페이서들을 더 포함하며, 상기 도핑된 에피택셜 물질은 상기 측벽 스페이서들과 횡측으로 접촉하는 것인 집적 칩.
실시예 15. 실시예 10에 있어서, 상기 기판은 제1 도핑 유형을 갖고, 상기 제1 웰 영역 및 상기 제2 웰 영역은 상기 제1 도핑 유형과는 상이한 제2 도핑 유형을 갖고, 상기 제1 광다이오드 영역은 상기 제1 도핑 유형을 가지며, 상기 도핑된 에피택셜 물질은 상기 제2 도핑 유형을 갖는 것인 집적 칩.
실시예 16. 집적 칩을 형성하는 방법에 있어서,
제1 도핑 유형을 갖는 기판을 도핑하여 제1 웰 영역 및 제2 웰 영역을 형성하는 단계 - 상기 제1 웰 영역과 상기 제2 웰 영역은 제2 도핑 유형을 가짐 -;
상기 기판을 선택적으로 패터닝하여 상기 제1 웰 영역 내로 연장되는 트렌치를 규정하는 단계;
상기 트렌치를 하나 이상의 유전체 물질로 채우는 단계;
상기 기판 내에 제1 광다이오드 영역을 도핑하는 단계 - 상기 제1 광다이오드 영역은 상기 제1 웰 영역에 의해 상기 트렌치로부터 분리되어 있음 -;
상기 트렌치 내부로부터 상기 하나 이상의 유전체 물질의 일부분을 제거하는 단계; 및
상기 제1 광다이오드 영역에 근접해 있는 상기 트렌치의 측벽을 따라 도핑된 에피택셜 물질을 성장시키는 단계
를 포함하는 집적 칩을 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 트렌치 내의 상기 하나 이상의 유전체 물질 위에 유전체 보호층을 형성하는 단계; 및
상기 도핑된 에피택셜 물질을 형성하는 선택적 에피택셜 성장 공정을 이용하여 상기 유전체 보호층에 의해 덮혀있지 않은 표면들 상에 상기 도핑된 에피택셜 물질을 형성하는 단계
를 더 포함하는 집적 칩을 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 광다이오드 영역에 인접해 있는 위치에서 상기 기판 위에 게이트 구조물을 형성하는 단계; 및
상기 게이트 구조물의 대향 측면들을 따라 측벽 스페이서들을 형성하는 단계
를 더 포함하며, 상기 유전체 보호층은 상기 기판과 상기 측벽 스페이서들 사이에서 연장되는 것인 집적 칩을 형성하는 방법.
실시예 19. 실시예 16에 있어서, 상기 도핑된 에피택셜 물질은 상기 제1 웰 영역 및 상기 제2 웰 영역의 도핑 농도보다 큰 도핑 농도를 갖는 것인 집적 칩을 형성하는 방법.
실시예 20. 실시예 16에 있어서,
상기 제2 웰 영역 내에 플로우팅 확산 영역을 형성하는 단계; 및
상기 제1 광다이오드 영역과 상기 플로우팅 확산 영역 사이에서 상기 기판 위에 게이트 구조물을 형성하는 단계
를 더 포함하는 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    제1 도핑 유형을 갖는 반도체 기판 내에 배열된 광검출기;
    상기 반도체 기판의 내면에 의해 규정된 트렌치 내에 배치된 하나 이상의 유전체 물질; 및
    상기 하나 이상의 유전체 물질과 상기 광검출기 사이의 횡측 위치에서 상기 트렌치 내에 배열된 도핑된 에피택셜 물질
    을 포함하고, 상기 도핑된 에피택셜 물질은 상기 제1 도핑 유형과는 상이한 제2 도핑 유형을 갖고, 상기 도핑된 에피택셜 물질은 상기 트렌치 내부로부터 상기 반도체 기판 위로 바깥쪽으로 돌출해 있는 것인 집적 칩.
  2. 제1항에 있어서,
    상기 트렌치와 상기 광검출기 사이에서 상기 반도체 기판 내에 배치된 제1 웰 영역
    을 더 포함하며, 상기 제1 웰 영역은 상기 제2 도핑 유형과, 상기 도핑된 에피택셜 물질의 도핑 농도보다 작은 도핑 농도를 갖는 것인 집적 칩.
  3. 제2항에 있어서,
    상기 반도체 기판 내에 배치된 플로우팅(floating) 확산 영역;
    상기 광검출기와 상기 플로우팅 확산 영역 사이에서 상기 반도체 기판 위에 배치된 게이트 구조물; 및
    상기 반도체 기판 내에 배치되고 상기 플로우팅 확산 영역을 둘러싸는 제2 웰 영역
    을 더 포함하며, 상기 제2 웰 영역은 상기 제2 도핑 유형과, 상기 트렌치와 상기 광검출기 사이의 상기 제1 웰 영역의 도핑 농도보다 작은 도핑 농도를 갖는 것인 집적 칩.
  4. 제1항에 있어서,
    상기 도핑된 에피택셜 물질은 상기 트렌치를 규정하는 상기 반도체 기판의 제1 측벽으로부터 상기 하나 이상의 유전체 물질을 분리시키며;
    상기 하나 이상의 유전체 물질은 상기 트렌치를 규정하는 상기 반도체 기판의 제2 측벽으로부터 상기 도핑된 에피택셜 물질을 분리시키는 것인 집적 칩.
  5. 제1항에 있어서,
    상기 광검출기는, 상기 반도체 기판 내에 배치되고 상기 제1 도핑 유형을 갖는 제1 영역을 포함하며;
    상기 도핑된 에피택셜 물질은 상기 트렌치 내부로부터 상기 제1 영역 바로 위까지 연속적으로 연장되고;
    상기 제1 영역 바로 위에 있는 상기 도핑된 에피택셜 물질은 상기 광검출기의 제2 영역을 규정하는 것인 집적 칩.
  6. 삭제
  7. 제1항에 있어서,
    상기 트렌치 내의 상기 하나 이상의 유전체 물질 위에 배열된 유전체 보호층
    을 더 포함하며, 상기 유전체 보호층은 상기 도핑된 에피택셜 물질의 측벽과 횡측으로 접촉해 있는 것인 집적 칩.
  8. 집적 칩에 있어서,
    트렌치를 규정하는 내면을 갖는 기판;
    상기 트렌치와 제1 광다이오드 영역 사이에서 상기 기판 내에 배치된 제1 웰 영역;
    상기 기판 내에 배치된 제2 웰 영역에 의해 둘러싸여 있는 플로우팅 확산 영역;
    상기 제1 광다이오드 영역과 상기 플로우팅 확산 영역 사이에서 상기 기판 위에 배열된 게이트 구조물;
    상기 트렌치 내에 배치된 하나 이상의 유전체 물질; 및
    상기 하나 이상의 유전체 물질과 상기 제1 웰 영역 사이에서 상기 트렌치 내에 배열된 도핑된 에피택셜 물질
    을 포함하고, 상기 도핑된 에피택셜 물질은 상기 트렌치 내부로부터 상기 기판 위로 바깥쪽으로 돌출해 있는 것인 집적 칩.
  9. 제8항에 있어서,
    상기 게이트 구조물의 대향 측면들을 따라 배열된 측벽 스페이서들
    을 더 포함하며, 상기 도핑된 에피택셜 물질은 상기 측벽 스페이서들과 횡측으로 접촉하는 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    제1 도핑 유형을 갖는 기판을 도핑하여 제1 웰 영역 및 제2 웰 영역을 형성하는 단계 - 상기 제1 웰 영역과 상기 제2 웰 영역은 제2 도핑 유형을 가짐 -;
    상기 기판을 선택적으로 패터닝하여 상기 제1 웰 영역 내로 연장되는 트렌치를 규정하는 단계;
    상기 트렌치를 하나 이상의 유전체 물질로 채우는 단계;
    상기 기판 내에 제1 광다이오드 영역을 도핑하는 단계 - 상기 제1 광다이오드 영역은 상기 제1 웰 영역에 의해 상기 트렌치로부터 분리되어 있음 -;
    상기 트렌치 내부로부터 상기 하나 이상의 유전체 물질의 일부분을 제거하는 단계; 및
    상기 제1 광다이오드 영역에 근접해 있는 상기 트렌치의 측벽을 따라 도핑된 에피택셜 물질을 성장시키는 단계
    를 포함하고,
    상기 도핑된 에피택셜 물질은 상기 트렌치 내부로부터 상기 기판 위로 바깥쪽으로 돌출해 있는 것인 집적 칩을 형성하는 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768453B (zh) * 2018-04-19 2024-04-26 长江存储科技有限责任公司 存储器设备及其形成方法
EP3742476B1 (en) * 2019-05-20 2024-11-06 Infineon Technologies AG Method of implanting an implant species into a substrate at different depths
CN110571301B (zh) * 2019-07-31 2021-07-09 中国科学技术大学 氧化镓基日盲探测器及其制备方法
TWI722598B (zh) * 2019-10-09 2021-03-21 晶相光電股份有限公司 影像感測器結構及其形成方法
CN113314551A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 图像传感器及其形成方法
US11721774B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Full well capacity for image sensor
US12062670B2 (en) * 2021-04-28 2024-08-13 Omnivision Technologies, Inc. Pixel layout with photodiode region partially surrounding circuitry
CN113206119B (zh) * 2021-04-29 2023-04-18 武汉新芯集成电路制造有限公司 有源像素电路、图像传感器和电子设备
US12062656B2 (en) 2021-10-29 2024-08-13 Nanya Technology Corporation Semiconductor device structure
TWI809643B (zh) * 2021-10-26 2023-07-21 南亞科技股份有限公司 半導體元件結構
US12068203B2 (en) 2021-10-26 2024-08-20 Nanya Technology Corporation Method for manufacturing semiconductor device structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130234202A1 (en) * 2012-03-08 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Image Sensor Isolation Region and Method of Forming the Same
JP2015162679A (ja) 2014-02-27 2015-09-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 負の電荷物質を含むトレンチを有するイメージセンサー及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4204298C1 (ko) * 1992-02-13 1993-03-04 Siemens Ag, 8000 Muenchen, De
JP3205306B2 (ja) * 1998-12-08 2001-09-04 松下電器産業株式会社 半導体装置およびその製造方法
KR100672663B1 (ko) * 2004-12-28 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100672666B1 (ko) * 2004-12-29 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100720503B1 (ko) * 2005-06-07 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
KR100748342B1 (ko) * 2005-09-14 2007-08-09 매그나칩 반도체 유한회사 씨모스 이미지 센서의 제조방법
US7619266B2 (en) * 2006-01-09 2009-11-17 Aptina Imaging Corporation Image sensor with improved surface depletion
CN100442531C (zh) * 2006-03-20 2008-12-10 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器及其制造方法
KR100821469B1 (ko) * 2006-10-13 2008-04-11 매그나칩 반도체 유한회사 개선된 컬러 크로스토크를 갖는 소형 ｃｍｏｓ 이미지 센서및 그 제조 방법
US8815634B2 (en) * 2008-10-31 2014-08-26 Varian Semiconductor Equipment Associates, Inc. Dark currents and reducing defects in image sensors and photovoltaic junctions
US8378398B2 (en) * 2010-09-30 2013-02-19 Omnivision Technologies, Inc. Photodetector isolation in image sensors
TWI426603B (zh) 2010-12-01 2014-02-11 Himax Imaging Inc 互補式金屬氧化物半導體影像感測器之電洞型超深光二極體及其製程方法
US8338263B1 (en) 2011-06-20 2012-12-25 Omnivision Technologies, Inc. Etching narrow, tall dielectric isolation structures from a dielectric layer
KR101997539B1 (ko) * 2012-07-13 2019-07-08 삼성전자주식회사 이미지 센서 및 이의 형성 방법
CN104167419B (zh) 2013-03-21 2017-08-25 英属开曼群岛商恒景科技股份有限公司 抑制热簇集的半导体结构、制作抑制热簇集半导体元件的方法与抑制热簇集的方法
US9099324B2 (en) * 2013-10-24 2015-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with trench isolation
US9318630B2 (en) 2013-12-18 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pixel with raised photodiode structure
CN103904092B (zh) * 2014-03-14 2017-01-25 复旦大学 一种硅基cmos图像传感器提高电子转移效率的方法
US10056293B2 (en) * 2014-07-18 2018-08-21 International Business Machines Corporation Techniques for creating a local interconnect using a SOI wafer
US9583482B2 (en) 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130234202A1 (en) * 2012-03-08 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Image Sensor Isolation Region and Method of Forming the Same
JP2015162679A (ja) 2014-02-27 2015-09-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 負の電荷物質を含むトレンチを有するイメージセンサー及びその製造方法

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