[go: up one dir, main page]

KR102161445B1 - 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서 - Google Patents

고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서 Download PDF

Info

Publication number
KR102161445B1
KR102161445B1 KR1020180171762A KR20180171762A KR102161445B1 KR 102161445 B1 KR102161445 B1 KR 102161445B1 KR 1020180171762 A KR1020180171762 A KR 1020180171762A KR 20180171762 A KR20180171762 A KR 20180171762A KR 102161445 B1 KR102161445 B1 KR 102161445B1
Authority
KR
South Korea
Prior art keywords
layer
compound semiconductor
sensor
electron mobility
high electron
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020180171762A
Other languages
English (en)
Other versions
KR20200083714A (ko
Inventor
조주영
박경호
박형호
정해용
Original Assignee
(재)한국나노기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (재)한국나노기술원 filed Critical (재)한국나노기술원
Priority to KR1020180171762A priority Critical patent/KR102161445B1/ko
Publication of KR20200083714A publication Critical patent/KR20200083714A/ko
Application granted granted Critical
Publication of KR102161445B1 publication Critical patent/KR102161445B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/403—Cells and electrode assemblies
    • G01N27/414—Ion-sensitive or chemical field-effect transistors, i.e. ISFETS or CHEMFETS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H01L29/66462—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10323—Aluminium nitride [AlN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10344—Aluminium gallium nitride [AlGaN]

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Molecular Biology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법은, 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 리프트 오프 공정을 이용하여 금속 마스크층을 형성하는 단계; 캐리어 가스를 흘리면서 상기 금속 마스크층 상에 제1 화합물 반도체를 성장시킴으로써 제1 화합물 반도체층을 형성함과 함께, 상기 금속 마스크층 하부의 상기 버퍼층 내부에는 보이드를 형성하는 단계; 및 상기 채널생성층 상에 상기 제1 화합물 반도체에 비해 큰 밴드갭과 작은 격자상수를 갖는 제2 화합물 반도체를 성장시킴으로써 제2 화합물 반도체층을 형성하는 단계를 포함한다.

Description

고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서{METHOD FOR MANUFACTURING SENSOR HAVING STRUCTURE OF HIGH ELECTRON MOBILITY TRANSISTOR AND SENSOR USING THEREOF}
본 발명은 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서에 관한 것이다.
트랜지스터 구조의 센서의 일례로 특허문헌 1에 의하면, 실리콘 기판과 실리콘 기판 표면에 형성된 게이트 절연막, 게이트 절연막 상에 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극 및 드레인 전극을 접속하는 채널과 채널이 제어 가능한 게이트 전극을 구비하고, 상기 실리콘 기판면에 배치된 반응장에서 피검출 물질 인식 분자를 고정하여 피검출 물질을 센싱하는 기술을 소개하고 있다.
또한, 특허문헌 2에 따르면, 기판 위에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막, 그리고 상기 게이트 절연막 상에 채널층을 형성하고 소스/드레인 전극을 형성하여 바이오 센서를 제조하는 기술을 소개하고 있다.
이와 같이 특허문헌 1 및 특허문헌 2와 같은 종래 기술들에 의할 경우 감지물질의 형성 영역이 전극 패턴에 의해 제한되기 때문에 감지물질의 면적을 증대시키는데 어려움이 있다.
(특허문헌 0001) 일본 공개특허번호 특개2013-148456호
(특허문헌 0002) 한국 공개특허번호 제2012-0129166호
본 발명의 실시예는, 감지물질이 형성 가능한 면적을 증대시킴으로써, 센서 감도를 향상시킬 수 있는 질화갈륨계 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서를 제시하고자 한다.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법은, 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 리프트 오프 공정을 이용하여 금속 마스크층을 형성하는 단계; 캐리어 가스를 흘리면서 상기 금속 마스크층 상에 제1 화합물 반도체를 성장시킴으로써 제1 화합물 반도체층을 형성함과 함께, 상기 금속 마스크층 하부의 상기 버퍼층 내부에는 보이드를 형성하는 단계; 및 상기 채널생성층 상에 상기 제1 화합물 반도체에 비해 큰 밴드갭과 작은 격자상수를 갖는 제2 화합물 반도체를 성장시킴으로써 제2 화합물 반도체층을 형성하는 단계를 포함한다.
상기 캐리어 가스는 수소 가스 또는 수소와 질소의 혼합 가스이고, 상기 보이드는 상기 금속 마스크층 하부의 상기 버퍼층이 수소 라디컬 반응에 의해 식각됨으로써 형성될 수 있다.
상기 보이드를 통해 질소-면(N-face)이 노출될 수 있다.
상기 제1 화합물 반도체는, GaN이고, 상기 제2 화합물 반도체는, AlxGa1-xN(0<x≤1), InxAl1-xN(0<x≤1) 및 InxAlyGa1-x-yN(0<x≤1, 0<y≤1, 그리고 0<(x+y)≤1)으로 이루어지는 군에서 선택되는 1종일 수 있다.
상기 금속 마스크층은 1000℃ 이상의 녹는점을 갖는 금속이며, 예를 들어, 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 백금(Pt), 티타늄(Ti) 및 레늄(Re) 중 어느 하나로 이루어질 수 있다.
상기 금속 마스크층의 두께는 0.1 내지 500nm일 수 있다.
상기 금속 마스크층 상에 절연층을 추가로 포함하고, 상기 제1 화합물 반도체층은 상기 절연층 상에 형성될 수 있다.
상기 제2 화합물 반도체층의 형성 후, 상기 금속 마스크층을 제거하는 단계; 를 더 포함할 수 있다.
상기 보이드가 형성된 면 상에 감지물질층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 갖는 센서는, 기판 상에 형성된 버퍼층; 상기 버퍼층 상에 형성되며, 제1 화합물 반도체로 이루어지는 제1 화합물 반도체층; 상기 제1 화합물 반도체층 상에 형성되며, 상기 제1 화합물 반도체에 비해 큰 밴드갭과 작은 격자상수를 갖는 제2 화합물 반도체로 이루어지는 제2 화합물 반도체층; 상기 버퍼층의 내부의, 상기 버퍼층과 제1 화합물 반도체층의 계면에 형성되는 보이드; 상기 보이드의 내부에 형성되는 감지물질층을 포함한다.
상기 버퍼층과 제1 화합물 반도체층의 계면의, 상기 보이드가 형성된 부분에 형성된 금속 마스크층을 추가로 포함할 수 있다.
상기 보이드를 통해 질소-면(N-face)이 노출될 수 있다.
상기 금속 마스크층 상에 절연층을 추가로 포함하고, 상기 제1 화합물 반도체층은 상기 절연층 상에 형성되고, 상기 절연층은 SiO2 또는 SiN으로 이루어질 수 있다.
본 발명의 실시예에 의하면, 감지물질이 형성 가능한 면적을 증대시킴으로써, 센서 감도를 향상시킬 수 있다.
또한, 질화갈륨의 질소-면(N-face)을 노출시킴으로써 센서 감도를 향상시킬 수 있다.
또한, 본 발명의 실시예에 의하면 기판 제거를 위한 레이저 리프트 오프 공정이 필요하지 않기 때문에, 레이저에 의한 반도체 박막의 손상이나 소자 성능의 저하를 방지할 수 있다.
또한, 보이드에 의해 반도체 박막의 격자 상수 및 열팽창계수 차이에 의해 발생된 결함이 상부 반도체층으로 전이되는 것을 물리적으로 차단할 수 있기 때문에, 상부 반도체 막질의 개선 및 소자의 특성 개선을 꾀할 수 있다.
도 1은 본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 가지는 센서를 나타내는 도면이다.
도 2의 (a)~(h)는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조 방법을 나타내는 도면이다.
도 3은 도 2의 제조 방법에 의해 제조된 고전자 이동도 트랜지스터 구조를 갖는 센서의 SEM 이미지이다.
도 4는 도 2의 제조 방법에 의해 제조된 고전자 이동도 트랜지스터 구조를 갖는 센서의 SEM 이미지이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 구체적으로 설명한다.
도 1은 본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 가지는 센서를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 갖는 센서는, 기판(100) 상에 형성된 버퍼층(10); 상기 버퍼층(10) 상에 형성되며, 제1 화합물 반도체로 이루어지는 제1 화합물 반도체층(20); 상기 제1 화합물 반도체층(10) 상에 형성되며, 상기 제1 화합물 반도체에 비해 큰 밴드갭과 작은 격자상수를 갖는 제2 화합물 반도체로 이루어지는 제2 화합물 반도체층(30); 상기 버퍼층(10)의 내부의, 상기 버퍼층(10)과 제1 화합물 반도체층(20)의 계면에 형성되는 보이드(300); 상기 보이드(300)의 내부에 형성되는 감지물질층(500)을 포함한다.
기판(100)은 Si, 유리 또는 고분자의 재료이거나 또는, 성장조건이 잘 확립되어 있고 격자 부정합이 실리콘 웨이퍼보다 작은 특성을 갖는 물질, 예를 들어 사파이어, AlN, Diamond, BN, SiC 및 GaN로 이루어지는 군에서 선택되는 어느 하나로 만들어지는 것일 수 있다. 상기 SiC 기판은 3C, 4H, 6H 및 15R 폴리타입 등이 가능하다.
버퍼층(10)은 에피택셜 성장된 것이며, 이를 위해 질화갈륨(GaN) 계열로 형성되는 것이 바람직하다.
도 1에는 도시되지 않았지만, 실시예에 따라, 버퍼층(10) 상에는 금속 마스크층(도 2의 금속마스크층(200)을 참조)이 형성될 수 있다. 금속 마스크층은, 후술하는 바와 같이, 금속 마스크층의 하부에 보이드(300)가 생성될 수 있도록 한다.
상기 버퍼층(10) 상에는 제1 화합물 반도체층(20)이 형성되고, 제1 화합물 반도체층(20) 상에는 제2 화합물 반도체층(30)이 형성된다. 제2 화합물 반도체층(30)은 제1 화합물 반도체층(20)보다 큰 밴드갭과 작은 격자상수를 갖는 층으로, 예를 들어 제1 화합물 반도체층(20)은 GaN층이고, 제2 화합물 반도체층(30)은 AlxGa1-xN층(0<x≤1), InxAl1-xN층(0<x≤1) 및 InxAlyGa1-x-yN층(0<x≤1, 0<y≤1, 그리고 0<(x+y)≤1)으로 이루어지는 군에서 선택되는 1종의 층일 수 있다.
제2 화합물 반도체층(30) 상에는 소스(Source) 전극 및 드레인(Drain) 전극(40)이 형성될 수 있다. 상기 소스 전극 및 드레인 전극(40)으로는 티타늄, 알루미늄, 바나듐, 탄탈륨, 몰리브덴, 팔라듐, 실리콘, 니켈, 금, 텅스텐 또는 이들의 합금 등이 가능하다. 소스 전극 및 드레인 전극에는 오믹 접합 부분(41)이 형성될 수 있다.
제2 화합물 반도체층(30) 상의 소스 전극 및 드레인 전극이 설치되지 않은 부분에 감지물질층(50)이 형성될 수 있다. 예를 들어, 수소 가스의 감지물질로는 Pd 또는 Pt를, CO 가스의 감지물질로는 ZnO 나노와이어를, 산소 가스의 감지물질로는 InZnO를, 클로라이드 이온의 감지물질로는 Ag/AgCl 전극을, 글루코오스 또는 젖산의 감지물질로는 ZnO 나노로드를, 수은 이온의 감지물질로는 티오글리콜산/Au를 예로 들 수 있다.
제2 화합물 반도체층(30)은 제1 화합물 반도체층(20)보다 큰 밴드갭과 작은 격자상수를 가지므로 제2 화합물 반도체층(30)과 제1 화합물 반도체층(20)의 계면에는 밴드갭의 불연속성이 존재한다. 여기에 두 물질의 격자 상수 차이에 의한 압전 분극 전하와 자연발생적으로 생성되는 분극 전하가 한정되어 2차원 전자가스 2-DEG(2-dimensional electron gas)가 형성된다.
2-DEG는 소스(source) 전극과 드레인(drain) 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 소스(source) 전극과 드레인(drain) 전극에 인가되는 전압에 따라 달라질 수 있다.
감지물질은 검출하고자 하는 가스 또는 생화학 물질과 반응하여 활성층의 전위를 변화시킨다. 이에 따라, 소스-드레인 전류를 측정함으로써 샘플 중의 검출 대상 물질의 유무의 판단 또는 그 양이나 농도의 측정이 가능하다. 예를 들면 검출 대상 물질이 없는 상태에서의 소스-드레인 전류를 미리 측정해 둔 후, 샘플의 측정 결과를 대비함으로써, 샘플 중의 검출 대상 물질의 유무를 확인할 수 있다. 또한 검출 대상 물질의 농도마다 소스-드레인 전류를 미리 측정해 두어, 그것과 샘플의 측정 결과를 대비함으로써, 샘플 중의 검출 대상물의 농도를 구할 수 있다.
본 실시예는, 버퍼층(10)의 내부의, 버퍼층(10)과 제1 화합물 반도체층(20)의 계면에 형성되는 보이드(300) 및 상기 보이드(300)의 내부에 형성되는 감지물질층(500)을 포함한다.
이에 따라, 보이드(300)에 의해 질소-면(N-face)이 노출되기 때문에 센서의 감도를 높일 수 있다.
또한, 감지물질이, 제2 화합물 반도체층(30) 상의, 소스 전극 및 드레인 전극(40)이 형성되지 않은 영역(감지물질층(50)을 참조)뿐만 아니라, 보이드(300) 내부에도 형성되기 때문에(감지물질층(500)을 참조), 넓은 영역에 걸쳐 형성될 수 있다.
또한, 버퍼층(10)에 보이드(300)를 포함하기 때문에, 반도체 박막의 격자상수 및 열팽창계수의 차이에 의해 발생된 결함이 물리적으로 차단될 수 있다. 이에 따라, 제1 화합물 반도체층(20) 및 제2 화합물 반도체층(30)의 막질 및 소자의 특성이 개선될 수 있다.
도 2의 (a)~(h)는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조 방법을 나타내는 도면이다.
먼저, 도 2의 (a)에 도시된 바와 같이, 기판(100)이 준비된다. 후술하는 바와 같이, 기판(100) 상에는 고전자 이동도 트랜지스터 구조 제작을 위한 다층의 에피택셜 박막(버퍼층(10), 제1 화합물 반도체층(20), 제2 화합물 반도체층(30))이 성장된다.
다음으로, 도 2의 (b)에 도시된 바와 같이, 기판(100) 상에 버퍼층(10)을 형성한다. 전술한 바와 버퍼층(10)은 GaN층일 수 있다. 예를 들어, 800 내지 1200℃의 온도에서 트리메틸갈륨(TMGa: Trimethylgalluim)과 암모니아를 각각 Ga과 N의 소스로 하고, 수소를 포함하는 가스, 예를 들어 수소 가스 또는 수소와 질소의 혼합 가스를 캐리어 가스로 이용하여 GaN의 에피층을 성장시킬 수 있다.
다음으로, 도 2의 (c)에 도시된 바와 같이, 버퍼층(10) 상에 금속 마스크층(200)을 형성한다. 이때, 금속 마스크층(200)은 리프트 오프 공정을 이용하여 형성된다. 금속 마스크층(200)은 1000도 이상의 녹는점을 갖는 금속으로, 예를 들어, 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 백금(Pt), 티타늄(Ti) 및 레늄(Re) 중 어느 하나일 수 있다. 금속 마스크층(200)의 두께는 0.1 내지 500nm일 수 있으며, 더욱 바람직하게는 0.1 내지 100nm일 수 있다. 금속 마스크층(200)은 소정의 패턴을 가질 수 있으며, 예를 들어 라인, 메쉬, 원 등 다양한 패턴일 수 있다.
도 2에 도시되지는 않았지만, 금속 마스크층(200) 상에 절연층을 추가로 형성할 수 있다. 절연층은 예를 들어 SiO2 또는 SiN와 같은 절연물질로 이루어질 수 있다.
다음으로, 도 2의 (d)를 참조하면, 캐리어 가스를 흘리면서 상기 금속 마스크층(200) 상에(절연층이 형성된 경우에는 절연층 상에) 제1 화합물 반도체를 성장시킴으로써 제1 화합물 반도체층(20)을 형성한다. 이때, 500℃ 이상, 더욱 바람직하게는 1000℃ 이상의 고온과, 낮은 압력(예를 들어 50 torr 정도)의 분위기에서 수소 캐리어 가스가 이용될 수 있다. 이에 따라 금속 마스크층(200) 하부의 버퍼층(10)이 수소 라디칼 반응에 의해 식각되어 보이드(300)가 형성될 수 있다. 보이드(300)는 에어-보이드 일 수 있다. 이때 압력이 낮을수록 제1 화합물 반도체의 수평방향의 성장속도가 증가하여 평탄(flat)한 박막을 얻을 수 있다. 또한, 보이드의 사이즈는 수소 가스의 양에 비례하므로, 원하는 보이드의 사이즈에 따라 수소 가스의 양을 적절히 조절할 수 있다.
다음으로, 도 2의 (e)에 도시된 바와 같이, 제1 화합물 반도체층(20) 상에 제2 화합물 반도체층(30)을 형성한다. 이때, 제2 화합물 반도체층(30)을 형성하는 제2 화합물 반도체는 제1 화합물 반도체에 비해 큰 밴드갭과 작은 격자상수를 가지므로, 제2 화합물 반도체층(30)과 제1 화합물 반도체층(20)의 계면에는 밴드갭의 불연속성이 존재한다. 두 물질의 격자 상수 차이에 의한 압전 분극 전하와 자연발생적으로 생성되는 분극 전하가 한정되어 2차원 전자가스 2-DEG (2-dimensional electron gas)가 형성된다.
제2 화합물 반도체층(30)은 에피택셜 성장 방법에 의할 수 있다. 예를 들어, 제2 화합물 반도체층(30)으로서 AlxGa1-xN층을 형성하기 위해, 900℃ 이상의 온도에서 TMGa(Trimethylgallium)와 TMA1(Trimethylalluminium), 암모니아를 각각 Ga, Al 및 N의 소스로 하는 MOCVD(Metalorganic chemical vapor deposition)에 의하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 2의 (f)에 도시된 바와 같이 금속 마스크층(200)이 제거될 수 있다. 금속 마스크층(200)은 예를 들어 습식 습각에 의해 제거될 수 있다. 본 단계는 실시예에 따라 생략될 수도 있으며, 이 경우에는 보이드(300) 상부에 금속 마스크층(200)이 그대로 존재하게 된다.
다음으로, 도 2의 (g)에 도시된 바와 같이, 제2 화합물 반도체층(30) 상에 소스 전극 및 드레인 전극(40)이 형성된다.
추가적으로, 상기 소스 전극 및 드레인 전극(40) 형성 후 오믹접합을 완성하기 위해 열처리를 하는 것이 가능하다. 열처리는 600 내지 1200℃에서 수행될 수 있으며 공정 시간 단축을 위해 급속 열처리 공정(RTP: Rapid Thermal Process)에 의하는 것이 가능하다.
실시예에 따라, 상기 소스 전극 및 드레인 전극(40)은 상기 제2 화합물 반도체층(30)의 일부가 식각되어 만들어진 리세스 영역에 형성할 수도 있다. 이를 위하여, 소스 전극 및 드레인 전극이 형성될 위치에 식각방지층을 형성하고 소정 형태로 패터닝한 후, 상기 식각방지층을 마스크로 하여 상기 제2 화합물 반도체층(30)을 식각하여 리세스를 형성시킬 수도 있다. 상기 식각방지층으로는 실리콘 산화막(SiO2, SiOx등), 실리콘 질화막(SixNy) 및 기타 Hf, Al, Ti, Zr 등의 금속 산화막 등이 가능하나 실리콘 산화막, 실리콘 질화막 또는 포토레지스트막이 바람직하다. 건식 식각, 습식 식각 또는 양자의 혼합방법으로 식각할 수 있으나 건식 식각이 바람직하다. 건식 식각 방법으로 플라즈마 에칭, 반응성 이온 에칭 및 스퍼터 이온 에칭 등이 가능하며, 식각 가스로는 BCl3, SiCl4, Cl2, HBr, SF6, CF4, C4F8, CH4, CHF3, NF3, CFCs(chlorofluorocarbons), H2, N2,Ar 및 O2 로 이루어지는 군에서 선택된 적어도 어느 하나 이상의 가스를 사용하는 것이 가능하며, 습식 식각은 KOH, NaOH, NH4OH, H2SO4, HF, HCl, H3PO4, HNO3, CH3COOH, H2O2 또는 이들의 혼합물로 이루어지는 용액 등을 사용할 수 있다.
다음으로, 도 2의 (h)에 도시된 바와 같이, 감지물질층(50, 500)이 형성된다. 실시예에 따라, 감지물질층(50)은 제2 화합물 반도체층(30)의 일부가 식각되어 만들어진 리세스 영역에 형성할 수도 있다. 리세스 영역을 형성함으로써 검출하고자 하는 가스 또는 생화학 물질이 반응하는 감지물질층(50)과 2-DEG 사이의 거리를 좁힘으로써 채널의 감도가 향상되어 효율적인 검출이 가능하다.
이를 위하여 절연층을 증착하고 패터닝한 후 리세스를 형성한다. 상기 절연층으로는 실리콘 산화막(SiO2, SiOx 등), 실리콘 질화막(SixNy), 질화갈륨막(GaN), 알루미늄나이트라이드막(AlN) 또는 적어도 이 중 어느 하나를 포함하는 물질이 바람직하며 이에 한정되는 것은 아니고 기타 금속의 산화막, 질화막, 포토레지스트막 등이 이용될 수 있다. 절연층 증착 후 패터닝하여 리세스를 하는 것은 건식 식각을 이용해 리세스를 할 때 플라즈마 입자들이 표면에 손상(damage)을 가하거나 표면에 박혀 전하(charge)로 작용할 수 있고, 또 질화물 자체의 극성에 의해 유도된 표면의 전하들이 공핍층을 형성할 수 있는데 이를 방지하기 위함이다. 상기 리세스 형성을 위한 식각 방법으로는 건식 식각, 습식 식각 또는 양자의 혼합 방법으로 식각할 수 있으나 건식 식각과 습식 식각을 혼합하는 방법이 바람직하다. 건식 식각 방법으로 플라즈마 에칭, 반응성 이온 에칭 및 스퍼터 이온 에칭 등이 가능하며, 식각 가스로는 BCl3, SiCl4, Cl2, HBr, SF6, CF4, C4F8, CH4, CHF3, NF3, CFCs(chlorofluorocarbons), H2, N2,Ar 및 O2 로 이루어지는 군에서 선택된 적어도 어느 하나 이상의 가스를 사용하는 것이 가능하며, 습식 식각은 KOH, NaOH, NH4OH, H2SO4, HF, HCl, H3PO4, HNO3, CH3COOH, H2O2 또는 이들의 혼합물로 이루어지는 용액 등을 사용할 수 있다.
감지물질층(50)의 리세스는 2-DEG가 존재하는 범위 내에서 이루어지며, 리세스 후 감지물질층(50)이 형성되는 부분의 제2 화합물 반도체층(30)의 두께에 따라 감도가 달라진다. 트랜지스터 센서의 감도는 트랜지스터의 트랜스컨덕턴스 (게이트 전압 변화에 따른 소스-드레인 전류의 변화량)로 볼 수 있다. 이러한 이유로 리세스 후 감지물질층(50)이 형성되는 부분의 제2 화합물 반도체층(30) 두께는 트랜스컨덕턴스가 최대가 되는 두께로 형성하는 것이 바람직하다.
제2 화합물 반도체층(30)과 감지물질층(50)의 사이에 감지물질과 에피층 사이의 검지 감도 향상이나 보호, 절연 등의 목적으로 별도의 물질층(P1)이 형성될 수도 있다. 즉, 검지 감도 향상층, 보호층 또는 절연층이 추가로 형성될 수 있다. 상기 검지 감도 향상층, 보호층 또는 절연층은 SiOx, SiNx, SiOxNy, AlOx, HfOx, 및 TiOx 중 어느 하나의 절연 물질을 포함할 있으나 이에 한정되지 않는다. 예를 들어, 상기 절연 물질은 Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide), 질화물(nitride), 또는 산질화물 (oxynitride)일 수 있다. 상기 별도의 물질층(P1)은 단일층 또는 둘 이상의 적층 구조로 형성될 수 있으며 그 두께는 100Å 이상, 7000Å 이하일 수 있다.
본 실시예에 의하면, 도 2의 (h)에 도시된 바와 같이, 제2 화합물 반도체층(30) 상의 소스 전극 및 드레인 전극(40)이 형성되지 않은 부분뿐만 아니라, 보이드(300)에도 감지물질층(500)이 형성된다. 감지물질층(500)은 감지물질층(50)과 동일한 물질일 수도 있고 다른 물질일 수도 있다. 또한, 감지물질층(500)은 감지물질층(50)과 동시에 형성되거나, 또는 별도로 형성될 수 있다.
도 3은 도 2의 제조 방법에 의해 제조된 고전자 이동도 트랜지스터 구조를 가지는 센서의 SEM 이미지이다. 본 실시예에서, 제1 화합물 반도체층으로서 GaN층이 사용되고, 금속 마스크층으로서 텅스텐(W)가 사용되었다. 도 3의 (a)는 금속마스크층이 형성된 상태의 평면도이고, 도 3의 (b)~(d)는 금속 마스크층 상에 제1 화합물 반도체층(GaN)을 형성한 후의 단면도이다.
도 3에 도시된 바와 같이, 금속 마스크층의 하부에 에어-보이드가 형성된 것을 확인할 수 있었으며, 금속 마스크층의 사이즈 및 제1 화합물 반도체층의 성장 조건에 따라 보이드의 모양 및 사이즈가 변경되는 것을 알 수 있다.
도 4는 도 2의 제조 방법에 의해 제조된 고전자 이동도 트랜지스터 구조를 가지는 센서의 SEM 이미지로서, 금속 마스크층 상에 절연층을 형성한 경우이다. 도 4의 (a)는 평면도이고, 도 4의 (b)는 금속 마스크층의 연장 방향(도 4의 (a)의 세로 방향)을 따른 단면도이고, 도 4의 (c)는 복수의 금속 마스크층을 가로지르는 방향(도 4의 (a)의 가로 방향)을 따른 단면도이다.
도 4에 도시된 바와 같이, 금속 마스크층 상에 절연층을 형성하는 경우, 절연층 상에 형성되는 제1 반도체 화합물층의 막질이 우수한 것을 알 수 있다. 그러나, 절연층에 의해 수소 라디컬과의 화학 반응이 감소하여 버퍼층(GaN)의 식각 속도가 감소하고, 이에 따라 보이드의 크기가 감소함을 알 수 있다.
상기 도 3 및 도 4에서 알 수 있는 바와 같이, 에어-보이드의 상부에는 질소-면(N-face)이 노출된 것을 알 수 있다.
이에 따라, 노출된 질소-면(N-face)에 감지물질층을 추가적으로 형성함으로써 센서의 감도를 높일 수 있다.
또한, 보이드를 포함하기 때문에, 반도체 박막의 격자상수 및 열팽창계수의 차이에 의해 발생된 결함이 물리적으로 차단될 수 있다. 이에 따라, 제1 화합물 반도체층 및 제2 화합물 반도체층의 막질의 개선 및 소자 특성의 개선이 이루어질 수 있다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 리프트 오프 공정을 이용하여 금속 마스크층을 형성하는 단계;
    캐리어 가스를 흘리면서 상기 금속 마스크층 상에 제1 화합물 반도체를 성장시킴으로써 제1 화합물 반도체층을 형성함과 함께, 상기 금속 마스크층 하부의 상기 버퍼층 내부에는 보이드를 형성하는 단계; 및
    상기 제1 화합물 반도체층 상에 상기 제1 화합물 반도체에 비해 큰 밴드갭과 작은 격자상수를 갖는 제2 화합물 반도체를 성장시킴으로써 제2 화합물 반도체층을 형성하는 단계
    를 포함하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  2. 제1항에 있어서,
    상기 캐리어 가스는 수소 가스 또는 수소와 질소의 혼합 가스이고,
    상기 보이드는 상기 금속 마스크층 하부의 상기 버퍼층이 수소 라디컬 반응에 의해 식각됨으로써 형성되는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  3. 제1항에 있어서,
    상기 보이드를 통해 질소-면(N-face)이 노출되는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 화합물 반도체는, GaN이고,
    상기 제2 화합물 반도체는, AlxGa1-xN(0<x≤1), InxAl1-xN(0<x≤1) 및 InxAlyGa1-x-yN(0<x≤1, 0<y≤1, 그리고 0<(x+y)≤1)으로 이루어지는 군에서 선택되는 1종인 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  5. 제1항에 있어서,
    상기 금속 마스크층은 1000℃ 이상의 녹는점을 갖는 금속인 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  6. 제1항에 있어서,
    상기 금속 마스크층은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 백금(Pt), 티타늄(Ti) 및 레늄(Re) 중 어느 하나로 이루어지는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  7. 제1항에 있어서,
    상기 금속 마스크층의 두께는 0.1 내지 500nm인 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  8. 제1항에 있어서,
    상기 금속 마스크층 상에 절연층을 추가로 포함하고,
    상기 제1 화합물 반도체층은 상기 절연층 상에 형성되는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 화합물 반도체층의 형성 후, 상기 금속 마스크층을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  10. 제1항에 있어서,
    상기 보이드가 형성된 면 상에 감지물질층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서의 제조 방법.
  11. 기판 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성되며, 제1 화합물 반도체로 이루어지는 제1 화합물 반도체층;
    상기 제1 화합물 반도체층 상에 형성되며, 상기 제1 화합물 반도체에 비해 큰 밴드갭과 작은 격자상수를 갖는 제2 화합물 반도체로 이루어지는 제2 화합물 반도체층;
    상기 버퍼층의 내부의, 상기 버퍼층과 제1 화합물 반도체층의 계면에 형성되는 보이드;
    상기 보이드의 내부에 형성되는 감지물질층
    을 포함하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  12. 제11항에 있어서,
    상기 버퍼층과 제1 화합물 반도체층의 계면의, 상기 보이드가 형성된 부분에 형성된 금속 마스크층
    을 추가로 포함하는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  13. 제11항에 있어서,
    상기 보이드를 통해 질소-면(N-face)이 노출되는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  14. 제11항에 있어서,
    상기 제1 화합물 반도체는, GaN이고,
    상기 제2 화합물 반도체는, AlxGa1-xN(0<x≤1), InxAl1-xN(0<x≤1) 및 InxAlyGa1-x-yN(0<x≤1, 0<y≤1, 그리고 0<(x+y)≤1)으로 이루어지는 군에서 선택되는 1종인 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  15. 제12항에 있어서,
    상기 금속 마스크층은 1000℃ 이상의 녹는점을 갖는 금속인 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  16. 제12항에 있어서,
    상기 금속 마스크층은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 백금(Pt), 티타늄(Ti) 및 레늄(Re) 중 어느 하나로 이루어지는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  17. 제12항에 있어서,
    상기 금속 마스크층의 두께는 0.1 내지 500nm인 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  18. 제12항에 있어서,
    상기 금속 마스크층 상에 절연층을 추가로 포함하고,
    상기 제1 화합물 반도체층은 상기 절연층 상에 형성되는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.
  19. 제18항에 있어서,
    상기 절연층은 SiO2 또는 SiN으로 이루어지는 것을 특징으로 하는 고전자 이동도 트랜지스터 구조를 갖는 센서.




KR1020180171762A 2018-12-28 2018-12-28 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서 Active KR102161445B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180171762A KR102161445B1 (ko) 2018-12-28 2018-12-28 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180171762A KR102161445B1 (ko) 2018-12-28 2018-12-28 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서

Publications (2)

Publication Number Publication Date
KR20200083714A KR20200083714A (ko) 2020-07-09
KR102161445B1 true KR102161445B1 (ko) 2020-10-06

Family

ID=71602404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180171762A Active KR102161445B1 (ko) 2018-12-28 2018-12-28 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서

Country Status (1)

Country Link
KR (1) KR102161445B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117747657B (zh) * 2024-02-08 2024-05-28 深圳天狼芯半导体有限公司 一种具有high-k/low-k复合介质结构的AlGaN/GaN HEMT及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101808683B1 (ko) * 2016-10-14 2017-12-14 (재)한국나노기술원 감지막의 면적 증대를 통한 고감도 센서와 그 센서의 제조방법
KR101862076B1 (ko) 2016-07-05 2018-05-30 (재)한국나노기술원 마이크로 히터를 구비한 센서 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101300564B1 (ko) 2011-05-19 2013-08-27 연세대학교 산학협력단 칼코지나이드 박막 트랜지스터 기반 바이오 센서 제조 방법
JP2013148456A (ja) 2012-01-19 2013-08-01 Mitsumi Electric Co Ltd バイオセンサを用いるバイオセンシング方法
KR101888742B1 (ko) * 2016-06-21 2018-09-20 단국대학교 산학협력단 식각을 이용한 질화갈륨 기반의 수소센서 및 이의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101862076B1 (ko) 2016-07-05 2018-05-30 (재)한국나노기술원 마이크로 히터를 구비한 센서 제조 방법
KR101808683B1 (ko) * 2016-10-14 2017-12-14 (재)한국나노기술원 감지막의 면적 증대를 통한 고감도 센서와 그 센서의 제조방법

Also Published As

Publication number Publication date
KR20200083714A (ko) 2020-07-09

Similar Documents

Publication Publication Date Title
US11038047B2 (en) Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof
US9136107B2 (en) Semiconductor device and method for manufacturing semiconductor device
US8450782B2 (en) Field effect transistor, method of manufacturing field effect transistor, and method of forming groove
CN112531025B (zh) 高电子迁移率晶体管
US9583608B2 (en) Nitride semiconductor device and method for manufacturing nitride semiconductor device
US20080176366A1 (en) Method for fabricating AIGaN/GaN-HEMT using selective regrowth
CN111697053A (zh) 半导体装置及其制造方法
WO2011074166A1 (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
EP2779245A2 (en) Hemt semiconductor device and a process of forming the same
KR101762907B1 (ko) 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법
US12159943B2 (en) GaN vertical-channel junction field-effect transistors with regrown p-GaN by metal organic chemical vapor deposition (MOCVD)
US20140151712A1 (en) Enhancement-mode high electron mobility transistor structure and method of making same
JP5520432B2 (ja) 半導体トランジスタの製造方法
JP6085178B2 (ja) Ｍｅｓ構造トランジスタを作製する方法、ｍｅｓ構造トランジスタ
JP2019062115A (ja) 電界効果トランジスタの製造方法及び電界効果トランジスタ
KR102161445B1 (ko) 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 및 이를 이용한 센서
JP5056206B2 (ja) Ｉｉｉ族窒化物系半導体トランジスタおよびｉｉｉ族窒化物半導体積層ウエハ
US11545550B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN113140630A (zh) 增强型HEMT的p型氮化物栅的制备方法及应用其制备增强型氮化物HEMT的方法
JP2010165783A (ja) 電界効果型トランジスタおよびその製造方法
JP2009231302A (ja) 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法
CN111952175A (zh) 晶体管的凹槽制作方法及晶体管
TWI832676B (zh) 高電子遷移率電晶體之製造方法
CN113826212B (zh) 一种半导体结构的制备方法
Gopal Thirupakuzi Vangipuram Fabrication of AlGaN/GaN High Electron Mobility Transistors

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20181228

PA0201 Request for examination
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20200312

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200921

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200924

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200924

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20230921

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee