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KR102136991B1 - 생체 이식형 디바이스를 위한 cmos 링 오실레이터 - Google Patents

생체 이식형 디바이스를 위한 cmos 링 오실레이터 Download PDF

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KR102136991B1
KR102136991B1 KR1020190046127A KR20190046127A KR102136991B1 KR 102136991 B1 KR102136991 B1 KR 102136991B1 KR 1020190046127 A KR1020190046127 A KR 1020190046127A KR 20190046127 A KR20190046127 A KR 20190046127A KR 102136991 B1 KR102136991 B1 KR 102136991B1
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KR
South Korea
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ring oscillator
cmos
delay
oscillator
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KR1020190046127A
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최광석
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조선대학교 산학협력단
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Abstract

본 발명은 생체 이식형 디바이스를 위한 CMOS 링 오실레이터에 관한 것으로, 더욱 상세하게는 180nm 기술에서 9 스테이지 CMOS 링 오실레이터를 설계하는 과정에서 링 오실레이터의 각 스테이지별 지연 시간을 정확하게 계산하여 설계하고, 상기 설계한 9 스테이지 CMOS 링 오실레이터를 통해 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시킴으로써, 평균 전력 소비, 위상 노이즈, 지터 및 지연을 개선한 저전력, 저비용의 생체 이식형 디바이스를 위한 CMOS 링 오실레이터에 관한 것이다.

Description

생체 이식형 디바이스를 위한 CMOS 링 오실레이터{A CMOS RING OSCILLATOR FOR BIOMEDICAL IMPLANTABLE DEVICE}
본 발명은 생체 이식형 디바이스를 위한 CMOS(complementary metal oxide semiconductor) 링 오실레이터에 관한 것으로, 더욱 상세하게는 180nm 기술에서 9 스테이지 CMOS 링 오실레이터를 설계하는 과정에서 링 오실레이터의 각 스테이지별 지연 시간을 정확하게 계산하여 설계하고, 상기 설계한 9 스테이지 CMOS 링 오실레이터를 통해 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시킴으로써, 평균 전력 소비, 위상 노이즈, 지터 및 지연을 개선한 저전력, 저비용의 생체 이식형 디바이스를 위한 CMOS 링 오실레이터에 관한 것이다.
최근 들어 산업기술의 급격한 발달로 인해 임베디드 통신 시스템이 개발되어 상용화되고 있으며, 이식형 통신 시스템, 특히 집적회로 기술 분야에서 저전력 소모 장치가 요구되고 있다. 또한 VLSI(very large scale integration) 기술의 발전으로 인해 전 세계의 헬스 케어 시스템은 보다 사람을 케어(care)할 수 있는 방향으로 진보되고 있다.
생체 이식형 장치(biomedical implantable device)는, 어떠한 고통 없이 사용자의 생체에 이식되어 해당 사용자의 질병 진단을 위해 체세포에서 데이터를 수집하는 것으로, 현대 과학자들의 놀라운 업적 중 하나이다.
상기 생체 이식형 장치는 많은 디바이스를 내장하고 있다. 간단한 신체 온도에서 복잡한 침습성 신경 데이터는 상기 이식형 장치의 기술로 수집된다. 따라서 현재 시대의 요구에 부응하기 위하여 이 기술은 저전력 소모와 칩 면적의 증가로 나날이 업그레이드되고 있다. 이러한 이식형 장치에서, 데이터 트랜시버는 몇 가지의 중요한 블록을 가지고 있으며, 이러한 블록 중 하나가 링 오실레이터이다. 특히, 상기 오실레이터 회로를 설계하는 설계자는, 설계의 유연성과 완전한 트랜지스터 기반의 아키텍처를 위해 링 오실레이터를 선호한다.
이식형 장치에 사용되는 IEEE 작업그룹에 의해 표준화된 MICS(Medical Implanted Communication Service, 의료 이식 통신 서비스) 밴드(402-405MHz)는 일반적으로 피부 아래에 구현된다. 방사능이 낮고 송신 전력이 낮은 경우, MICS 대역은 몸 안팎에서 데이터를 전송하는데 사용된다.
한편, 오실레이터의 적용이 수없이 많다는 것은 잘 알려져 있고, 많은 혼합 신호 및 RF 회로에서 중요한 필수적인 블록이다. 오실레이터의 주파수가 수 Hz에서 수 MHz 또는 GHz 범위까지 다양하기 때문에 응용 대상 분야에 따라 달라질 것이다. 산업계에서 링 오실레이터의 중요성은 의심의 여지가 없다. VLSI 분야에서의 광범위하고 빠른 발전과 대부분의 전자 시스템의 필수적인 사실을 고려할 때 중요성이 커졌다. 링 오실레이터를 많이 사용하는 ADC, PLL 및 VCO가 등장하였지만, 고주파 오실레이터는 저전력 위상 고정 루프(PLL), 전압 제어 오실레이터(VCO)와 같은 응용에 사용되며, 저주파 오실레이터는 이식형 생체 트랜시버(implanted biomedical transceivers)와 같이 특별히 설계된 무선통신에 사용된다. 통합 패시브 LC 오실레이터는 주파수-선택적 피드백 네트워크로 인해 우수한 주파수 안정성과 높은 스펙트럼 순도(spectral purity)를 보여준다. 그러나 저주파 LC 오실레이터에서 사용하기 위한 큰 사이즈의 패시브 소자는 경제적이지 못하다. 크리스털 오실레이터가 공급 전압, 온도 및 프로세스 변동에 대해서 우수한 안전성을 갖는 클록 신호를 제공할 수 있지만, IC 기술과의 호환성이 낮아 저비용 시스템에 적합하지 않다. 인버터 기반 링 오실레이터는 RC 오실레이터, 크리스털 오실레이터 및 이완 오실레이터와 같이 다른 유형의 오실레이터와 비교할 때, 간단하고 통합이 용이하며 전력소비가 적다.
예를 들어, 위상 노이즈가 179.1dBc/Hz인 45nm 기술을 사용하여 최대 발진 주파수 1.1V, 주파수 범위 6.62GHz의 링 오실레이터를 설계하거나, 90nm 기술을 사용하여 1Hz 범위의 매우 낮은 주파수의 링 오실레이터를 설계하거나, 전력 소비가 14.44mW인 전압 제어 오실레이터의 90nm 기술에서 링 오실레이터를 설계하거나, 350nm 기술에서 포지티브 피드백으로 300% 향상된 성능을 보인 단순하지만 향상된 링 오실레이터가 설계되는 등 지난 수십 년 동안 링 오실레이터의 다양한 구현이 수행되어 왔다.
또한 종래의 링 오실레이터는 수 MHz 주파수 범위의 발진을 생산하고, 오실레이터의 주파수는 스테이지의 수를 추가함으로써 다양해 질 수 있다.
하지만 종래의 링 오실레이터는 설계하는 과정에서 각 스테이지별 지연 시간을 정확하게 계산하여 설계하고, 이를 통해 평균 전력 소비, 위상 노이즈, 지터 및 지연을 개선할 필요가 있으며, 특히 생체 이식형 디바이스에 적용할 수 있는 저전력, 저비용의 링 오실레이터 개발이 필요한 실정이다.
따라서 본 발명에서는 180nm 기술로 9 스테이지 CMOS 링 오실레이터를 설계할 때, 각 스테이지별 지연 시간을 정확하게 계산하여 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시킬 수 있도록 함으로써, 평균 전력 소비, 위상 노이즈, 지터 및 지연을 개선하고, 저전력, 저비용의 CMOS 링 오실레이터를 생체 이식형 디바이스에 사용할 수 있는 방안을 제시하고자 한다.
다음으로 본 발명의 기술분야에 존재하는 선행기술에 대하여 간단하게 설명하고, 이어서 본 발명이 상기 선행기술에 비해서 차별적으로 이루고자 하는 기술적 사항에 대해서 기술하고자 한다.
먼저 한국공개특허 제2008-0001923호(2008.01.04.)는 반도체 소자의 링 발진기에 관한 것으로, 홀수개의 인버터를 구비하는 링 발진부, 상기 링 발진부의 각 인버터의 전원전압단을 구동하기 위한 전원전압 구동부, 및 온도에 대응하여 상기 전원전압 구동부를 제어하기 위한 온도 보상 제어부를 구비하는 반도체 소자의 링 발진기에 관한 것이다.
즉 상기 선행기술은 링 발진기의 온도 의존성을 최소화하여 온도 변화에 관계없이 일정한 주기를 갖는 발진 신호를 확보할 수 있으며, 특히 DRAM에 적용할 경우 리프레시 특성 개선을 기대할 수 있는 반도체 소자의 링 발진기에 대해 기재하고 있다.
또한 한국등록특허 제1532729호(2015.07.01.)는 링 발진기에 관한 것으로, 고리 형상으로 연결된 홀수개의 발진부를 포함하고, 상기 각각의 발진부는, 제1 P채널 트랜지스터 및 제1 N채널 트랜지스터를 포함하는 인버터, 바이어스 전압을 입력 받아 상기 인버터에 바이어스 전류를 흘려주고, 상기 제1 P채널 트랜지스터와 상기 제1 N채널 트랜지스터가 동시에 온(on) 상태가 되는 것을 방지하는 제1 트랜지스터부, 및 상기 인버터의 입력전압을 커플링시켜 상기 제1 트랜지스터부에 흐르는 전류를 제어하는 제1 커패시터부를 포함한 링 발진기에 관한 것이다.
즉 상기 선행기술은 높은 주파수 특성을 갖는 발진을 하면서, 전력 소모를 줄일 수 있는 링 발진기에 대해 기재하고 있다.
이상에서 선행기술들을 검토한 결과, 상기 선행기술들은 온도 변화에 따른 발진 신호의 주기 변화를 최소화하는 구성, 발진시에 전력소비를 줄일 수 있는 구성에 대해서 기재하고 있다.
이에 반하여 본 발명은 180nm 기술로 9 스테이지의 지연 인버터를 가지는 피드백 회로로 구성된 CMOS 링 오실레이터를 설계할 때, 각 스테이지별 지연 시간을 정확하게 계산하여 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시킬 수 있도록 함으로써, 평균 전력 소비, 위상 노이즈, 지터 및 지연을 개선하고, 저전력, 저비용의 CMOS 링 오실레이터를 생체 이식형 디바이스에 적용시켜 사용할 수 있는 것이다. 따라서 상기 선행기술들은 본 발명의 이러한 기술적 특징을 기재하거나 시사하고 있지 않다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 생체 이식형 디바이스에서 무선 통신 시스템의 트랜시버 설계를 위해 사용되는 CMOS 링 오실레이터를 저전력 및 저비용으로 설계한 생체 이식형 디바이스를 위한 CMOS 링 오실레이터를 제공하는 것을 목적으로 한다.
또한 본 발명은 폐쇄 루프를 형성하는 피드백 회로를 가지는 홀수 개의 스테이지, 특히 9 스테이지의 CMOS 링 오실레이터를 설계하는 과정에서, 상기 피드백 회로를 9 스테이지의 지연 인버터(delay inverter)를 가지고, 각 스테이지별 지연 시간을 정확하게 계산하여 설계함으로써, 평균 전력 소비(average power consumption), 위상 노이즈(phase noise), 지터(jitter) 및 지연을 개선한 생체 이식형 디바이스를 위한 CMOS 링 오실레이터를 제공하는 것을 다른 목적으로 한다.
또한 본 발명은 180nm 기술에서 설계한 9 스테이지 CMOS 링 오실레이터를 통해 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시킬 수 있는 생체 이식형 디바이스를 위한 CMOS 링 오실레이터를 제공하는 것을 또 다른 목적으로 한다.
본 발명의 일 실시예에 따른 생체 이식형 디바이스를 위한 CMOS 링 오실레이터는, 생체 이식형 디바이스를 위한 CMOS 링 오실레이터에 있어서, 상기 링 오실레이터는, 폐쇄 루프를 형성하는 9개의 인버터를 캐스케이딩으로 연결하여 구성되며, 상기 인버터는, 게이트를 통해 연결된 PMOS와 NMOS를 포함하며, 상기 인버터의 지연 시간 tdelay는,
Figure 112019040540052-pat00001
로 산출되고, 되고, Vin, VDD는 공급전압이고, Vth는 게이트 임계 전압이고, W는 채널폭이고, L은 채널길이이고, μn은 전자 이동도(mobility of electrons)이고, Cox는 게이트 옥사이드 커패시턴스이고, CL은 출력측 총 커패시턴스 부하이고, α 및 β는 PMOS 및 NMOS의 형상비(aspect ratio)인 것을 특징으로 한다.
또한 상기 PMOS와 NMOS의 폭은 480μm이고, 길이는 180nm인 것을 특징으로 한다.
또한 상기 링 오실레이터는, 0.8827V의 공급전압으로 403.5MHz의 발진 주파수를 발생시키며, 상기 공급전압을 변화시켜 발진 주파수를 변경시킬 수 있는 것을 특징으로 한다.
또한 상기 링 오실레이터는, 평균 소비 전력이 8.88μW인 것을 특징으로 한다.
또한 상기 링 오실레이터는, 위상 노이즈가 -61dBc/Hz이고, 주파수 지터 백분율이 37%인 것을 특징으로 한다.
또한 상기 링 오실레이터는, 발진 시작 시 상기 인버터의 내부 특성으로 인해 22ns의 지연이 발생하는 것을 특징으로 한다.
이상에서와 같이 본 발명의 생체 이식형 디바이스를 위한 CMOS 링 오실레이터에 따르면, 180nm 기술로 9 스테이지 CMOS 링 오실레이터를 설계하는 과정에서, 각 스테이지별 지연 시간을 정확하게 계산하여 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시킬 수 있도록 설계하였기 때문에, 평균 전력 소비가 8.88μW이고, 위상 노이즈가 -61dBc/Hz이고, 지터가 37%이며, 지연이 22ns로 개선된 CMOS 링 오실레이터를 구현할 수 있으며, 이와 같이 구현된 저전력, 저비용의 CMOS 링 오실레이터를 생체 이식형 디바이스에 용이하게 적용시켜 사용할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 생체 이식형 디바이스를 위한 CMOS 링 오실레이터가 적용되는 데이터 트랜시버 시스템의 구성을 나타낸 도면이다.
도 2는 본 발명의 링 오실레이터에 적용되는 단일 스테이지 인버터의 구성과 전달함수(transfer function)를 나타낸 도면이다.
도 3은 본 발명에 적용되는 링 오실레이터의 CMOS 인버터 회로에서 토글링을 위한 지연 그래프를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 9 스테이지 링 오실레이터 트랜시스터 레벨 디자인을 설명하기 위한 도면이다.
도 5는 본 발명에 적용되는 링 오실레이터의 발진 시작 전의 지연 시간을 나타낸 도면이다.
도 6은 본 발명에 적용되는 링 오실레이터의 연속 주파수 생성에 대한 과도상태 분석(transient analysis)을 나타낸 도면이다.
도 7은 본 발명에 적용되는 링 오실레이터의 전체 전력에 대한 파형을 나타낸 도면이다.
도 8은 본 발명에 적용되는 링 오실레이터의 출력 노이즈에 대한 파형을 나타낸 도면이다.
도 9는 본 발명에 적용되는 링 오실레이터의 위상 노이즈 대 주파수를 나타낸 도면이다.
도 10은 본 발명에 적용되는 링 오실레이터의 주파수의 다른 고조파에 대한 주파수 지터를 나타낸 도면이다.
도 11은 본 발명에 적용되는 링 오실레이터의 시뮬레이션 결과를 나타낸 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 생체 이식형 디바이스를 위한 CMOS 링 오실레이터에 대한 바람직한 실시 예를 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 또한 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는 것이 바람직하다.
도 1은 본 발명의 일 실시예에 따른 생체 이식형 디바이스를 위한 CMOS 링 오실레이터가 적용되는 데이터 트랜시버 시스템의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 생체 이식형 디바이스를 위한 데이터 트랜시버 시스템은 트랜스미터(10)와 리시버(20)로 구성된다.
상기 트랜스미터(10)는 질병이나 관찰 대상이 되는 사용자의 생체에 이식되는 부분으로서, NRZ(nonreturn to zero) 디지털 데이터(즉 생체 데이터)를 아날로그로 변환하는 컨버터, 모듈레이터에 기준 주파수원을 공급하는 링 오실레이터, 상기 컨버터를 통해 아날로그로 변환된 생체 데이터를 링 오실레이터에서 발생시킨 주파수를 참조하여 무선 신호로 변조하는 모듈레이터, 상기 모듈레이터를 통해 변조된 무선 신호를 증폭하는 전력 증폭기, 상기 전력 증폭기를 통해 증폭된 무선 신호를 리시버(20)로 송출하는 송신 안테나 등을 포함하여 구성된다.
즉 상기 트랜스미터(10)는 해당 사용자의 질병 진단이나 모니터링을 위한 생체 데이터를 수집하고, 상기 수집한 생체 데이터를 무선 신호로 변환하여 상기 리시버(20)로 전송하는 것이다. 이때 상기 생체 데이터는 사용자의 맥박, 혈압, 체온, 심전도, 혈당 등의 데이터이다.
상기 리시버(20)는 상기 트랜스미터(10)로부터 무선으로 질병이나 관찰 대상이 되는 사용자의 생체 데이터를 수신하여 디스플레이(예를 들어, 스마트 기기에 설치된 애플리케이션 프로그램을 통해 디스플레이)하거나 또는 상기 생체 데이터를 정보수집 및 관리를 수행하는 외부 장치로 제공하는 기능을 수행한다.
또한 상기 리시버(20)는 상기 트랜스미터(10)에서 전송되는 무선 신호를 수신하는 수신 안테나, 믹서, 상기 믹서에 기준 주파수원을 공급하는 링 오실레이터, 상기 믹서에서 출력되는 데이터의 노이즈 제거 등을 수행하기 위한 적분기, 상기 적분기를 통해 출력되는 생체 데이터의 모니터링 및 이상감지, 모니터링 및 이상감지에 대한 결과의 디스플레이나 외부 장치로의 출력 등을 결정하기 위한 의사 결정 블록(decision making block) 등을 포함하여 구성된다.
다음에는, 상기 도 1의 생체 이식형 디바이스에서 사용되는 본 발명의 링 오실레이터에 대하여 보다 구체적으로 설명한다.
진동 동작(oscillatory behaviour)은 모든 물리적 시스템, 특히 전자 및 광학 시스템에 편재(omnipresent)된다. 오실레이터는 무선 주파수 및 광파 통신 시스템에서 정보 신호 및 채널 선택의 주파수 변환에 사용된다. 완벽한 시간 기준, 즉 주기 신호는 이상적인 오실레이터에 의해 제공되었을 것이다. 하지만 모든 물리적 오실레이터는 원하지 않는 섭동(perturbation)/노이즈에 의해 무시된다. 따라서 실제 오실레이터에 의해 생성된 신호는 오실레이터가 노이즈가 있는 물리적 시스템이고 섭동/노이즈에 대한 응답에서 고유하기 때문에, 완벽하게 주기적이지 않다. 다양한 오실레이터가 다양한 기술 분야에서 구현되었지만, 노이즈가 있는 환경에서 작동 원리, 오실레이터의 주파수 밴드 및 성능은 오실레이터의 타입에 따라 다르다. 이제, 생체 이식형 디바이스에서 무선 통신 시스템의 트랜시버 설계를 위해서는 링 오실레이터와 같은 저전력 및 저비용의 오실레이터가 필요하다. 링 오실레이터는 수많은 유용하고 놀라운 기능으로 인해 많은 관심을 받고 있으며, 최첨단 집적회로기술로 쉽게 설계가 가능하고, 발진을 저전압으로 수행할 수 있고, 저전력으로 발진 주파수를 높일 수 있으며, 전기적으로 튜닝하기 쉽고 넓은 튜닝 범위를 제공할 수 있는 점에서 매우 매력적인 기능을 가지고 있다.
또한 RC 또는 LC 오실레이터와 이완(relaxation) 오실레이터와 같은 다른 제품과 비교하여 집적회로기술에 대한 유연성 및 구현의 용이함 때문에, 상기 링 오실레이터는 언제나 생체 이식형 디바이스의 무선 트랜시버 블록에 선택된다. 특히, 최근의 주요 경향은 다이(die) 영역 및 평균 전력 소비를 줄이는 패시브 소자의 결손과 쉽게 통합할 수 있도록 풀 트랜지스터 오실레이터로 설계하는 것이다. 이러한 특성으로 인하여 링 오실레이터가 많은 통신 시스템에 널리 사용되었다. 일반적으로 링 오실레이터의 성능은 이완 오실레이터에 비해 항상 좋았지만, 정현파 오실레이터만큼 좋지는 않았다. 그러나 통신 시스템에서 성공적으로 사용될 수 있는 더 나은 수준을 달성하기 위한 개발자들의 지속적인 노력이 링 오실레이터의 성능에 나타났으며, 속도 또는 지연 및 노이즈 성능의 두 요소에서 모두 달성되었다.
일반적으로 오실레이터는 안정성의 바크하우젠(Barkhausen) 기준, 즉 A1, A2, A3, ..., AN이 스테이지 1, 2, ..., N 각각의 증폭 요소의 이득을 완화(molify)하는데 필요하다. jw가 피드백 경로의 전달 함수이면, 회로는 루프 이득이 1(unity)인 주파수에서만 정상 상태 발진을 유지할 것이며, 다음의 수학식 1로 표현될 수 있다.
[수학식 1]
Figure 112019040540052-pat00002
일반적인 링 오실레이터는 몇 가지 지연 스테이지로 구성된다. 그러나, 홀수의 인버터의 단일-입력 단일-출력(SISO) 지연 스테이지의 경우 오실레이터를 훌륭하게 만들 수 있다. 따라서 이 인버터의 홀수 스테이지는 오실레이터를 만들 수 있다. 바크하우젠 기준에 따라 N이 홀수 스테이지인 동안, 모든 스테이지에서 180ㅀ/N 위상을 신호에 추가(또는 감소)해야 하고, 다른 180ㅀ는 인버터의 부호(sign)에 의해 제공된다.
발진 주파수의 계산을 위해 인버터의 모든 스테이지가 동일하다고 가정한다. 따라서 바크하우젠 기준을 기초로 한 방정식은 다음의 수학식 2로 표현될 수 있다.
[수학식 2]
Figure 112019040540052-pat00003
또한 위상 오실레이터에 관해서는 다음의 수학식 3으로 표현될 수 있다.
[수학식 3]
Figure 112019040540052-pat00004
발진 주파수는 위의 방정식으로부터 계산될 수 있다. 이 주파수는 실제 발진 주파수의 시작이다. 하지만, 오실레이터의 임의의 스테이지는 특정 지연 시간을 가지기 때문에, 큰 신호 분석을 사용하는 것이 더 좋으며, 여기서 스테이지는 td초의 지연시간을 갖는 인버터이다. 스테이지가 서로 유사하다고 가정할 때, 발진 주파수는 다음의 수학식 4에 의해 계산될 수 있다.
[수학식 4]
Figure 112019040540052-pat00005
스테이지 수 N 및 주어진 횟수에서, 신호가 각 스테이지를 두 번 통과하는 것이 수학식 4로부터 관찰된다. 사실, 시작 주파수는 바크하우젠 기준에 의해 결정되고, 발진의 안정된 주파수는 인버터의 지연에 의해 결정된다. 발진 주파수는 고정된 구조에서 지연시간 및 지연 스테이지의 수에 의존하기 때문에 일정하고, 이에 따라 지연시간을 계산하고 확인하는 것이 중요하다.
다음에는, 본 발명의 링 오실레이터에 적용되는 CMOS 인버터에 대하여 도 2를 참조하여 구체적으로 설명한다.
도 2는 본 발명의 링 오실레이터에 적용되는 단일 스테이지 인버터의 구성과 전달함수(transfer function)를 나타낸 도면이다.
도 2에 도시된 바와 같이, 단일 스테이지 인버터는 단일 입력을 얻기 위해 게이트를 통해 연결된 PMOS(M1)와 NMOS(M2)를 포함한다.
NMOS(M2)의 입력에 높은 에너지가 공급되면 ON(또는 1)되고, PMOS(M1)는 오프(또는 0)된다. NMOS(M2) 트랜지스터의 소스가 접지에 연결되어 있기 때문에 드레인에서 낮은 출력을 제공하고, 그러므로 인버터의 출력이 반전되어 로우가 된다.
유사하게, 인버터의 입력이 로우일 때, PMOS(M1)가 고전압이므로 출력은 하이가 된다. 인버터의 스위칭 포인트는 도 2의 (b)와 같이 DC 분석을 통해 얻을 수 있다. 도 2의 (b)로부터 입력전압이 출력전압과 같을 때, x 포인트에서 교차한다는 것을 알 수 있다. 이 포인트 x는 인버터 스위칭 포인트라 하며, 해당 전압을 인버터 스위칭 전압 Vsp라 한다. 포인트 x에서 MOSFET M1, M2는 포화 영역에 있게 된다. Vsp는 다음의 수학식 5에 의해 주어진다.
[수학식 5]
Figure 112019040540052-pat00006
여기서 βn 및 βp는 각각 NMOS 및 PMOS의 종횡비(aspect ratio)이고, VTHN 및 VTHP는 각각 NMOS 및 PMOS의 임계 전압이다.
인버터의 가장 중요한 파라미터 중의 하나는 정상 상태 특성을 특징하는 Vth이다. 또한 양 방향에서 전류를 흐르게 하기 위해서 게이트에 대한 PMOS 및 NMOS 소자의 W/L비(길이 대 폭 비율)를 설계하는 것이 중요하다. 이는 수학식 6에 의해 유도된다.
[수학식 6]
Figure 112019040540052-pat00007
요구된 Vth 이를 달성하기 위하여, 다음의 수학식 7의 Kr 방정식을 풀어야 한다.
[수학식 7]
Figure 112019040540052-pat00008
이상적인 인버터의 경우 다음의 수학식 8과 같이 나타낼 수 있다.
[수학식 8]
Figure 112019040540052-pat00009
따라서 방정식을 풀면 다음의 수학식 9와 같다.
[수학식 9]
Figure 112019040540052-pat00010
PMOS 및 NMOS 디바이스의 동작은 CMOS에서 보완적이며, 다음의 수학식 10과 같다.
Figure 112019040540052-pat00011
따라서 Kr은 다음의 수학식 11과 같이 정의된다.
[수학식 11]
Figure 112019040540052-pat00012
NMOS와 PMOS 모두 게이트의 산화물 두께가 같다고 가정하면 다음의 수학식 12와 같다.
[수학식 12]
Figure 112019040540052-pat00013
한편, 상기 도 2에 나타낸 본 발명의 CMOS 인버터 회로는 도 3에 나타낸 것처럼 게이트 지연 또는 전파 지연 Td로 알려진 중요한 양상(aspect)을 가진다.
도 3은 본 발명에 적용되는 링 오실레이터의 CMOS 인버터 회로에서 토글링을 위한 지연 그래프를 나타낸 도면이다.
도 3에 도시된 것처럼, 입력이 스위칭 임계를 교차하거나 또는 인버터의 클래스프 포인트(clasp point)(VM)의 출력이 매너클(manacle)에서 다음 인버터의 클래스프 포인트(clasp point)를 교차할 때의 시간으로 정의할 수 있다. NMOS 및 PMOS 인버터의 출력전압에 대한 예상 지연 시간은 도 3의 입력 단계에 대한 응답으로 트립(trip) 포인트를 가로지르는 다음 단계의 캐패시턴스를 구동한다. 그러나 실제 로직 매너클(manacle)의 입력 파형은 이상적인 단계는 아니지만 유한한 기울기를 가지며, 이는 이상적인 스테이지의 매너클(manacle)의 경우 반대 사인(sign)이 있는 각 인버터의 입력 및 출력에서 동일하다. 이는 입력 램프(ramp)의 유한한 기울기를 고려한 계단 응답 지연을 기반으로 한 뛰어난 계산을 가리킨다.
전파 지연의 보다 나은 평가는 계속해서 발표되고 있다. 예를 들어, NFET, PFET 및 캐패시터만을 포함한 회로를 통해 지연에 대한 분석 표현이 제시되었지만, 분석의 복잡성으로 인해 설계자는 타이밍 시뮬레이션을 통해 개선된 수작업 계산을 위한 RC 지연을 기반으로 한 간단한 평가를 지속적으로 설계하여야 한다.
도 4는 본 발명의 일 실시예에 따른 9 스테이지 링 오실레이터 트랜시스터 레벨 디자인을 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 본 발명의 링 오실레이터(100)는 종래의 CMOS 링 오실레이터에서 제시된 바와 같이 폐쇄 루프를 형성하는 홀수개의 CMOS 인버터 스테이지를 캐스케이딩(cascading)함으로써 생성된다.
보다 구체적으로, 본 발명의 링 오실레이터(100)는 9 스테이지의 CMOS 인버터로 구성되고, 상기 각각의 CMOS 인버터는 PMOS(M1 내지 M9)와 NMOS(M10 내지 M18)를 포함한다.
특히, 본 발명은 180nm 기술에서 9 스테이지 CMOS 링 오실레이터를 설계할 때, 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시킬 수 있도록, 각 스테이지별 지연 시간을 정확하게 계산하여 설계한 것이 주요한 특징이다. 즉 발진 주파수가 인버터의 지연 시간에 의해 명확하게 되기 때문에, 모델 파라미터의 관점에서 지연의 정확한 계산은 설계 절차에서 매우 중요하다.
이러한 설계 방식으로 인하여 본 발명의 링 오실레이터(100)는 평균 전력 소비, 위상 노이즈, 지터 및 지연을 개선하였고, 저전력, 저비용으로 구현할 수 있게 되었다. 이에 대한 구체적인 내용은 도 5 내지 도 11에서 보다 구체적으로 설명하기로 한다.
상기 링 오실레이터(100) 설계 과정에서의 지연의 정확한 계산을 위한 절차에 대하여 설명하면 다음과 같다.
t0 < t < t1 일 때, NMOS가 포화(saturation)되면 IDn은 다음의 수학식 13과 같다.
[수학식 13]
Figure 112019040540052-pat00014
그리고 VDD-Vth < Vout < VDD 이면, 다음의 수학식 14 내지 수학식 17이 유도된다.
[수학식 14]
Figure 112019040540052-pat00015
[수학식 15]
Figure 112019040540052-pat00016
[수학식 16]
Figure 112019040540052-pat00017
[수학식 17]
Figure 112019040540052-pat00018
또한, t1 < t < t2 일 때, NMOS가 리니어(linear) 상태가 되면 IDn은 다음의 수학식 18 및 19와 같다.
[수학식 18]
Figure 112019040540052-pat00019
[수학식 19]
Figure 112019040540052-pat00020
그리고 Vout < VDD-Vth 이면, 다음의 수학식 20 내지 수학식 22가 유도된다.
[수학식 20]
Figure 112019040540052-pat00021
[수학식 21]
Figure 112019040540052-pat00022
[수학식 22]
Figure 112019040540052-pat00023
이에 따라, 수학식 17과 수학식 22를 통해 수학식 23 및 24의 지연 시간 tdelay가 산출된다.
[수학식 23]
Figure 112019040540052-pat00024
[수학식 24]
Figure 112019040540052-pat00025
다음에는, 상기 도 4에서와 같이 설계한 각 스테이지별 지연 시간을 정확하게 계산하여 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시키는 링 오실레이터에 대한 지터 및 위상 노이즈, 평균 파워 소비의 분석에 대하여 설명한다.
먼저 링 오실레이터에서 노이즈 분석은, 정현파(sinusoidal) 오실레이터 및 이완(relaxation) 오실레이터에서와 같이 다른 오실레이터에서의 노이즈 분석과는 다르다. 2개의 에너지 저장 요소에 대응하고 공진으로 동작하는 것으로 특징되는 고조파(harmonic) 오실레이터는 주기적인 출력신호를 제공한다. 실제 공진 구성은 LC 탱크 또는 수정 크리스털일 수 있다. 또한, 이완(멀티 진동기) 오실레이터는 하나의 에너지 저장 요소에 대응하는 특징을 가지고, 추가 회로로 구성요소의 상태를 감지하고, 주기적 출력 신호를 제공하기 위해 여자(excitation)를 제어한다. 반대로, 링 오실레이터는 어떠한 종류의 공진기를 가질 필요가 없고 큰 튜닝 범위를 가진다. 그러나 링 오실레이터의 주파수 및 위상 특성은 높은 Q-공진기 기반 오실레이터의 주파수 및 위상 특성보다 다소 열악하다. 멀티 진동기와 달리, 링 오실레이터는 본질적으로 완전히 통합 가능하지만, 근본적인 차이점은 발진 회로에 존재하는 에너지 저장 요소의 수이다. 에너지 저장 요소의 수는 링 오실레이터에서는 명확하지 않다. 실제로, 링에는 멀티 스테이지가 필요하기 않기 때문에 많은 에너지 저장 요소를 사용할 수 있다. 이완 오실레이터는 본질적으로 통합되어 있지만, 링 오실레이터는 이완 오실레이터의 모델에 적합하지 않다.
또한 오실레이터는 작은 노이즈가 도입되면 주파수 스펙트럼의 변화를 유발하기 때문에, 노이즈가 오실레이터에서 큰 관심이 되고 있으며, 위상 노이즈 또는 타이밍 지터로 알려져 있다. 완벽한 오실레이터는 개별(discrete) 주파수에서 제한된 톤(tone)을 가지고 있지만, 손상된 노이즈는 이러한 완벽한 톤을 확산시켜, 이웃하는(neighboring) 주파수에서 높은 전력 레벨로 이어진다. 이 효과는 채널 간 간섭과 같은 원하지 않은 현상에 대한 주요한 공여자(donor)이고, RF 통신 시스템에서 비트에러율(BER)을 증가시킨다. 동일한 현상이 나타나는 또 다른 모습은 클록 및 샘플링 데이터 시스템에서 중요한 지터이며, 결과적으로 노이즈로 인한 스위칭 순간의 불확실성으로 인해 동기화 문제가 일어난다. 그러므로 노이즈가 오실레이터에 미치는 영향을 특성화하는 것이 실용적 응용분야에서 매우 중요하다. 오실레이터는 노이즈가 있는 물리적 시스템 사이에서 특별한 클래스를 구성하기 때문에, 상기 문제를 해결하는 것이 어렵다.
지터는 통신 시스템 및 클록 복구 회로에서 주목할 만하고 타이밍 지터라 한다. 지터는 전자기 간섭(EMI) 및 다른 신호와의 혼선으로 인해 발생할 수 있다. 지터는 디바이스의 성능에 영향을 미치며, 오디오 신호에 원치 않는 영향을 미치며, 디바이스 간에 전송되는 데이터가 손실될 수 있다. 지터는 주기 지터와 사이클 대 사이클(cycle to cycle) 지터로 나눌 수 있다.
상기 주기 지터(period jitter)는 임의의 하나의 클록 주기와 이상적인 클록 주기 사이의 차이를 말한다. 오류 없는 동작이 가능한 가장 짧은 클록 주기로 제한되는 디지털 상태 머신과 같은 동기식 회로에서 중요한 경향이 있으며, 평균 클록 주기는 회로의 성능을 제한한다.
상기 사이클 대 사이클 지터(cycle to cycle jitter)는 인접한 2개의 클록 주기의 지속시간 간의 차이를 말한다. RAM 인터페이스 및 마이크로프로세서에서 사용되는 클록 발생 회로에 중요할 수 있다.
상기 위상 노이즈는 지터에 의해 발생하는 주파수 영역의 임의의 변동(fluctuation)의 표현이다. RO의 총 위상 노이즈는
Figure 112019040540052-pat00026
일 때, 다음의 수학식 25에 의해 결정될 수 있다.
[수학식 25]
Figure 112019040540052-pat00027
여기서, Δf는 위상 노이즈가 측정된 반송파로부터의 오프셋 주파수이고, γ는 포화 상태에서 롱 채널 디바이스의 경우 2/3인 계수이고, ΔV는 게이트 오버 드라이브 전압이고, k는 볼츠만 상수이며, T는 절대 온도이다.
한편, 현재 시대는 이식형 디바이스 및 센서 네트워크용으로 제조되는 저전력 소비 디바이스를 요구한다. 회로에서 소비되는 전력은 공급전압에 의존하기 때문에 모든 회로에서 전력 소비는 가장 관심 있는 요소이다. 공급 전압이 높으면 더 많은 전력을 소비할 수 있다. 사실, 모든 스테이지에서 캐패시터를 사용하면 오실레이터가 지연 및 전력 소비를 증가시키지만 위상 노이즈 및 지터를 줄이는 것이 중요해진다. 본 발명에서는 입력공급전압이 0.8827V로 유지되고, n단계 RO의 전력은
Figure 112019040540052-pat00028
일 때, 다음의 수학식 26에 의해 주어진다.
[수학식 26]
Figure 112019040540052-pat00029
정상 상태는 회로에 대한 평형 상태이다. 주기적인 정상 상태 응답은 전자 회로에서 많은 설계 사양이 정상 상태로 주어지기 때문에 중요한 요소이며, 스몰 신호 동적 모델링을 위한 전제조건이다.
다음에는, 이와 같이 구성된 본 발명의 일 실시예에 따른 생체 이식형 디바이스를 위한 CMOS 링 오실레이터의 실험결과를 도 5 내지 도 11을 참조하여 상세하게 설명한다.
먼저, 본 발명의 링 오실레이터(100)는 180nm 기술로 설계된 9 스테이지 CMOS 링 오실레이터이다. 이때 NMOS와 PMOS의 폭은 480μm로 유지되고 길이는 180nm이다.
상기 링 오실레이터(100)는 상기 도 4에서와 같이 트랜지스터 레벨을 설계 한 후, 케이던스 버투오소로 시뮬레이션하였다. 소스 전압은 VDD가 인가된다. 그리고 주파수, 위상 노이즈 및 평균 전력을 확인하기 위해 120ns로 과도상태 분석이 적용된다. 또한 DC 분석은 트랜지스터 내부 파라미터를 확인하기 위해 적용된다.
도 5는 본 발명에 적용되는 링 오실레이터의 발진 시작 전의 지연 시간을 나타낸 도면으로서, 시작 시 인버터의 내부 특성으로 인하여 대략 22ns의 지연이 있음을 확인할 수 있다. 상기 지연은 다른 기술과 비교할 때 매우 적은데, 초기 바이어싱 전압이 발진을 시작하기 위해 적용되지 않기 때문이다.
도 6은 본 발명에 적용되는 링 오실레이터의 연속 주파수 생성에 대한 과도상태 분석(transient analysis)을 나타낸 도면으로서, VDD = 0.8827V에 따라 발진 고정 주파수 403.5MHz의 발진이 나타나는 것을 확인할 수 있다. 따라서 VDD를 조심스럽게 변화시킴으로써 원하는 대역폭을 달성할 수 있다.
도 7은 본 발명에 적용되는 링 오실레이터의 전체 전력에 대한 파형을 나타낸 도면으로서, 회로의 평균 전력은 8.88μW인 것을 확인할 수 있다.
도 8은 본 발명에 적용되는 링 오실레이터의 출력 노이즈에 대한 파형을 나타낸 도면으로서, 회로에 대한 출력 특성 노이즈 곡선은 홀수의 스테이지 때문에 입력 곡선과 같음을 확인할 수 있다. 출력이 피드백으로 입력에 연결되어 있기 때문이다.
도 9는 본 발명에 적용되는 링 오실레이터의 위상 노이즈 대 주파수를 나타낸 도면으로서, 주파수에 대해 보이는 회로의 위상 노이즈의 특성을 말해준다. 평균 노이즈는 -61dBc/Hz이다.
도 10은 본 발명에 적용되는 링 오실레이터의 주파수의 다른 고조파에 대한 주파수 지터를 나타낸 도면으로서, 주파수 지터 백분율은 주파수의 다른 고조파에 대해 연속적이며, 약 37%로 일정함을 확인할 수 있다.
또한 고정 안정 주파수가 약 15ns에서 403.5MHz로 달성된 것이 도 10으로부터 확인할 수 있다.
도 11은 본 발명에 적용되는 링 오실레이터의 시뮬레이션 결과를 나타낸 도면이다.
도 11에 도시된 바와 같이, 본 발명의 링 오실레이터(100)는 180nm 기술로 설계되었고, 공급 전압이 0.8827V일 때 403.5MHz의 발진이 일어남을 확인할 수 있다. 또한 이때의 평균 전력은 8.88μW이고, 위상 노이즈는 단지 -61dBc/Hz이고, 주파수 지터 백분율은 약 37%로 일정하며, 22ns의 지연이 있음을 확인할 수 있다.
이와 같은 본 발명의 시뮬레이션 결과를 선행기술 1 내지 선행기술 4와 비교해 보면, 본 발명의 링 오실레이터(100)가 저전력에서 높은 발진 주파수를 발생시킬 수 있으며, 평균 전력, 위상 노이즈, 지터, 지연 등이 훨씬 개선되었음을 확인할 수 있다.
즉 본 발명은 생체 이식형 디바이스용 9 스테이지 링 오실레이터를 180nm 기술로 설계한 것으로서, 기존의 전력 및 RC 또는 LC 오실레이터와 비교하여 더 나은 성능을 나타내고 있음이 분명하다.
이처럼, 본 발명은 180nm 기술로 9 스테이지 CMOS 링 오실레이터를 설계할 때, 각 스테이지별 지연 시간을 정확하게 계산하여 0.8827V의 저전력으로 403.5MHz의 높은 발진 주파수를 발생시키기 때문에, 평균 전력 소비, 위상 노이즈, 지터 및 지연이 모두 개선된 CMOS 링 오실레이터를 구현할 수 있으며, 이와 같이 구현된 저전력, 저비용의 CMOS 링 오실레이터를 생체 이식형 디바이스에 용이하게 적용시켜 사용할 수 있다.
이상에서와 같이 본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 판단되어야 할 것이다.
100 : 링 오실레이터
M1 - M9 : PMOS
M10 - M18 : NMOS

Claims (6)

  1. 생체 이식형 디바이스를 위한 CMOS 링 오실레이터에 있어서,
    상기 링 오실레이터는,
    폐쇄 루프를 형성하는 9개의 인버터를 캐스케이딩으로 연결하여 구성하며,
    상기 인버터는,
    게이트를 통해 연결된 PMOS와 NMOS를 포함하며,
    상기 인버터의 지연 시간 tdelay는,
    Figure 112020037069315-pat00030
    로 산출되며, Vin, VDD는 공급전압이고, Vth는 게이트 임계 전압이고, W는 채널폭이고, L은 채널길이이고, μn은 전자 이동도(mobility of electrons)이고, Cox는 게이트 옥사이드 커패시턴스이고, CL은 출력측 총 커패시턴스 부하이고, α 및 β는 PMOS 및 NMOS의 형상비(aspect ratio)인 것을 특징으로 하는 생체 이식형 디바이스를 위한 CMOS 링 오실레이터.
  2. 청구항 1에 있어서,
    상기 PMOS와 NMOS의 채널폭은 480μm이며, 채널길이는 180nm인 것을 특징으로 하는 생체 이식형 디바이스를 위한 CMOS 링 오실레이터.
  3. 청구항 1에 있어서,
    상기 링 오실레이터는,
    0.8827V의 공급전압으로 403.5MHz의 발진 주파수를 발생시키며,
    상기 공급전압을 변화시켜 상기 발진 주파수를 변경시킬 수 있는 것을 특징으로 하는 생체 이식형 디바이스를 위한 CMOS 링 오실레이터.
  4. 청구항 1에 있어서,
    상기 링 오실레이터의 평균 소비 전력은,
    8.88μW인 것을 특징으로 하는 생체 이식형 디바이스를 위한 CMOS 링 오실레이터.
  5. 청구항 1에 있어서,
    상기 링 오실레이터의 위상 노이즈는,
    -61dBc/Hz이며,
    상기 링 오실레이터의 주파수 지터 백분율은,
    37%인 것을 특징으로 하는 생체 이식형 디바이스를 위한 CMOS 링 오실레이터.
  6. 청구항 1에 있어서,
    상기 링 오실레이터의 발진 시작 시 지연은,
    22ns이며,
    상기 지연은 상기 인버터의 내부 특성으로 인해 발생되는 것을 특징으로 하는 생체 이식형 디바이스를 위한 CMOS 링 오실레이터.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10229166A (ja) * 1997-02-14 1998-08-25 Nec Corp 発振回路および遅延回路
JP2010087645A (ja) * 2008-09-30 2010-04-15 Fujitsu Microelectronics Ltd リング発振器

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