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KR102133208B1 - 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법 - Google Patents

펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법 Download PDF

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KR102133208B1
KR102133208B1 KR1020190011571A KR20190011571A KR102133208B1 KR 102133208 B1 KR102133208 B1 KR 102133208B1 KR 1020190011571 A KR1020190011571 A KR 1020190011571A KR 20190011571 A KR20190011571 A KR 20190011571A KR 102133208 B1 KR102133208 B1 KR 102133208B1
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KR
South Korea
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substrate
effect transistor
field effect
channel
insulating film
Prior art date
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Active
Application number
KR1020190011571A
Other languages
English (en)
Inventor
백록현
윤준식
정진수
이승환
Original Assignee
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US16/750,292 priority patent/US11387317B2/en
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Abstract

본 발명은 소스/드레인 영역과 기판 사이에 절연막을 형성함으로써 채널 아래의 누설 전류를 막아 펀치스루 스토퍼의 형성이 필요없는 전계효과 트랜지스터 및 이의 제조방법을 개시한다.

Description

펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법{Field-effect transistor without punch-through stopper and fabrication method thereof}
본 발명은 채널 하단에서의 누설 전류를 막도록 절연막이 증착된 전계효과 트랜지스터 및 이의 제조방법에 관한 것이다.
금속-산화막-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-effect transistor: 이하 'MOSFET'라 한다)는 소스, 드레인, 게이트의 세 단자로 이루어져 있는 소자이다. 상기 MOSFET은 N형 반도체나 P형 반도체 재료의 채널로 구성되어 있고, 이 재료에 따라서 크게 엔모스펫 (NMOSFET)나 피모스펫 (PMOSFET), 두 가지를 모두 가진 소자를 씨모스펫(cMOSFET, complementary MOSFET)으로 분류한다.
MOSFET은 스위치 혹은 증폭기의 기능을 하며 논리 동작을 수행하는 모든 전자기기, 일례로 컴퓨터, 핸드폰, 사물인터넷(internet of things) 등에 사용되는 핵심 소자다.
개발 현황을 보면, 상기 MOSFET은 무어의 법칙(Moore's law)에 따라 비례 축소화(scaling)를 통한 단위 셀 원가 절감, 성능 증가 및 전력소모 감소가 동시에 이루어져 왔다.
기존에 사용하는 MOSFET은 소자당 단위 면적의 크기를 줄이고 동작 전압(operation voltage)을 줄임으로써, 장치 구동에 필요한 전력 소모를 줄이고 단위 소자의 성능을 향상시킴과 동시에 단위 소자의 가격을 줄이는 방법이 채용되었다. 그러나 소자의 크기가 수십 나노미터로 감소함에 따라 게이트가 전기적으로 제어하지 못하는, 채널 아래 영역으로 흐르는 소스와 드레인 사이의 누설전류(leakage current)가 증가하여 전력 소모가 커졌다.
이에, 소스와 드레인 사이에 있는 채널을 효과적으로 제어하기 위해 채널의 구조를 3차원으로 제작하여 게이트의 채널의 구동 능력을 획기적으로 향상시키는 fin 형태의 FET(FinFET), 게이트가 채널 전 영역을 둘러쌈으로써 채널을 효과적으로 제어할 수 있는 gate-all-around(GAA) 형태의 FET가 개발되었으나, 상기 문제를 효과적으로 해소하지는 못하는 실정이다.
또 다른 방식으로, 채널 아래의 누설 전류를 효과적으로 막기 위해, 채널 아래의 소정 영역에 소스/드레인과 상반된 유형의 불순물을 고농도로 주입하는 펀치스루 스토퍼(punch-through stopper; PTS) 영역을 형성하는 펀치스루 스토퍼 공정을 도입하였다.
펀치스루 스토퍼 공정은 얕은 트랜치 분리(shallow trench isolation; 이하 'STI'라 한다) 영역을 형성하는 공정 직전에 적용한다. 이에, STI 증착 및 열처리(thermal annealing) 공정 시 채널 아래 표면에 불포화 결합(dangling bond)과 같은 계면 상태(interface states)가 나타나 소자의 성능 및 신뢰도를 저하시킨다. 상기 펀치스루 스토퍼 공정은 불순물 주입과 열처리라는 공정을 수행하여야 하는 바, 기존 전계효과 트랜지스터의 제작 공정에서 가장 다루기 어려워 공정상의 어려움이나 생산성 및 수율 저하 문제가 수반되었다.
더불어, 후속하여 소스/드레인 영역을 형성하는데, 상기 소스/드레인은 선택적 에피텍셜 성장(selective epitaxial growth; 이하 'SEG'라 한다) 공정을 통해 수행한다. 이 SEG 공정은 열 인가 공정이 수반되므로, 펀치스루 스토퍼 공정에 의해 형성된 펀치스루 스토퍼의 불순물이 채널 안쪽으로 확산하여 제작된 소자의 캐리어 이동도(mobility)를 저하시킨다.
이러한 현상은 게이트로 폴리실리콘을 사용하는 경우뿐만 아니라 대체 금속 게이트(replacement metal gate; RMG) 공정을 적용하는 경우에도 더욱 심각하게 일어난다. 즉, 상기 STI 및 SEG 공정에 의해 채널 내에 확산된 펀치스루 스토퍼의 불순물은 대체 금속 게이트에 사용하기 위한 게이트 산화물(gate oxide)의 거칠기(surface roughness)와 함께 트랩 밀도(trap density)를 증가시켜, 결과적으로 소자 신뢰성(reliability) 및 가변성(variability) 문제를 일으킨다.
대한민국 특허공개 제10-2003-0070329(2003.08.30), 셀프 얼라인 펀치스루우 스톱퍼를 가지는 모오스트랜지스터의 제조방법
상기 문제시 되는 펀치스루 스토퍼를 형성하지 않고 이를 대체할 수 있는 새로운 구조의 전계효과 트랜지스터를 제작하고자 다각적으로 연구한 결과, 소스/드레인 영역과 기판 사이에 절연막을 형성함으로써 채널 아래의 누설 전류를 막아 펀치스루 스토퍼의 배제가 가능하고, 이에 따라 종래 펀치스루 스토퍼에 의해 야기되는 문제점을 원천적으로 차단할 수 있음을 확인하였다.
따라서, 본 발명의 목적은 펀치스루 스토퍼의 형성이 필요없는 전계효과 트랜지스터 및 이의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명은
기판;
상기 기판의 상부 양측에 매립 형성된 제1절연막;
상기 양측의 제1절연막 상에 각각 위치한 한 쌍의 소스/드레인 영역;
상기 소스/드레인 영역 사이에 위치하고, 기판 상에 제1절연막의 일부를 포함하여 형성된 채널;
상기 채널 상부에 위치한 게이트; 및
상기 게이트의 양측면에 접하도록 채널 상부에 형성된 제2절연막;을 포함하는, 전계효과 트랜지스터를 제공한다.
또한, 본 발명은
기판;
상기 기판의 상부 양측에 상부 일부가 노출되도록 매립 형성된 제1절연막;
상기 양측의 제1절연막 상에 각각 위치한 한 쌍의 소스/드레인 영역;
상기 소스/드레인 영역 사이에 위치하고, 기판 상에 제1절연막의 일부를 포함하여 수평 방향으로 형성된 복수 개의 채널 및 이들 사이에 위치한 복수 개의 스페이싱;
상기 최상층의 스페이싱 상부에 위치한 게이트;
상기 소스/드레인 영역과 스페이싱이 접하도록 형성하되, 게이트의 양측면에서부터 기판까지 수직 방향으로 연장하여 충진된 제2절연막;을 포함하는, 전계효과 트랜지스터를 제공한다.
또한, 본 발명은
(a) 기판 상에 리소그래피와 식각 공정을 통해 채널, 게이트 및 제2절연막을 형성하는 단계;
(b) 상기 채널 및 제2절연막의 측면을 따라 기판의 일측 상부까지 식각하는 단계;
(c) 추가 식각 공정으로 기판을 식각하여 제1절연막 형성 영역을 확보 후 절연 물질을 이용하여 제1절연막을 형성하는 단계; 및
(d) 상기 제1절연막 상에 선택적 에피텍셜 성장을 통해 소스/드레인 영역을 형성하는 단계;를 포함하는 전계효과 트랜지스터의 제조방법을 제공한다.
또한, 본 발명은
(a) 기판 상에 채널, 스페이싱, 게이트 및 제2절연막을 형성하는 단계;
(b) 상기 제2절연막, 채널, 스페이싱의 측면을 따라 기판의 일측 상부까지 식각하여 소스/드레인 형성 영역과 제1절연막 형성 영역을 확보하는 단계;
(c) 추가 식각 공정을 수행하여 스페이싱의 양단 일부를 추가 식각하여 채널의 일부를 외부로 노출시킨 후, 그 공간에 절연 물질로 다시 채우는 공정을 수행하는 단계;
(d) 제1절연막 형성 영역에 절연 물질을 이용하여 제1절연막을 형성하는 단계; 및
(e) 상기 제1절연막 상에 채널과 접하도록 제2절연막의 측벽을 따라 선택적 에피텍셜 성장을 통해 소스/드레인 영역을 형성하는 단계;를 포함하는 전계효과 트랜지스터의 제조방법을 제공한다.
본 발명에 따른 전계효과 트랜지스터는 펀치스루 스토퍼를 도입하지 않음에 따라 종래 펀치스루 스토퍼 공정에 의해 발생하는 소자의 성능, 신뢰성 및 가변성 저하 문제를 미연에 방지할 수 있다.
또한, 펀치스루 스토퍼 공정을 수행하지 않음에 따라 전체적인 공정을 보다 단순화할 수 있고, 까다로운 공정을 배제함에 따라 전계효과 트랜지스터 제조시 높은 생산성 및 수율을 달성할 수 있다.
도 1은 본 발명의 제1구현예에 따른 전계효과 트랜지스터의 단면도이다.
도 2 내지 도 7은 제1구현예에 따른 전계효과 트랜지스터의 제조 공정을 보여주는 단면도이다.
도 8은 본 발명의 제2구현예에 따른 전계효과 트랜지스터의 단면도이다.
도 9 내지 도 15는 제2구현예에 따른 전계효과 트랜지스터의 제조 공정을 보여주는 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막으로 언급된 막이 다른 실시예에서는 제 2 막으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
전계효과 트랜지스터에서 펀치스루 스토퍼는 게이트가 제어하지 못하는 채널 아래의 누설 전류를 막는다는 이점이 있으나, 상기 펀치스루 스토퍼를 형성하기 위한 공정으로 인해 소자의 성능 및 신뢰도를 낮추고 가변성 등의 문제를 야기한다. 이에 본 발명에서는 상기 펀치스루 스토퍼 없이도 이와 채용한 경우와 동등 이상의 효과를 얻을 수 있는 새로운 구조의 전계효과 트랜지스터를 제시한다.
이하 도면을 참조하여, 더욱 상세히 설명한다.
도 1은 본 발명의 제1구현예에 따른 전계효과 트랜지스터의 단면도이다. 구체적으로, 상기 전계효과 트랜지스터는 MOSFET(금속 산화물 반도체 전계효과 트랜지스터)의 구조를 보여준다.
도 1을 참조하면, 전계효과 트랜지스터는 기판(10); 제1절연막(20); 소스/드레인 영역(30/40); 채널(50); 게이트(60); 및 제2절연막(70)을 포함한다.
기존 전계효과 트랜지스터 구조에서는 상기 채널(50)의 하단 영역에 펀치스루 스토퍼가 형성되나, 본 발명에 따른 전계효과 트랜지스터는 상기 펀치스루 스토퍼가 형성되는 대신, 기판(10)의 상부 양측에 제1절연막(20)이 위치하는 구조를 갖는다.
구체적으로, 제1절연막(20)은 기판(10)의 상부 양측에 매립 형성되고, 이의 상부에 소스/드레인 영역(30/40)이 형성된다. 상기 제1절연막(20)은 채널(50)의 양 말단과 일부 연결된 구조를 가짐으로써 상기 채널(50) 전체에 대한 스트레스 효과를 극대화할 수 있다.
또한, 제1절연막(20)은 도 1에서 도시한 바와 같이, 비등방성 식각(anisotropy etching) 공정을 통해 기판(10)에 대해 최대한 수직으로 식각하여 vertical type의 구조를 갖거나, 필요한 경우 trench type의 구조를 가질 수 있다.
본 발명에 따른 제1절연막(20)의 재질은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상의 절연 물질을 포함한다. 상기 제1절연막(20)을 구성하는 절연 물질로전계효과 트랜지스터 구동시 게이트(60)가 전기적으로 제어하지 못하는 채널(50) 아래로 흐르는 소스/드레인 영역(30/40) 사이의 누설 전류를 효과적으로 제어함으로써 전계효과 트랜지스터의 성능을 향상시킬 수 있다. 또한, 소스/드레인 영역(30/40)과 기판(10) 아래 사이에 존재하는 접합 커패시턴스(junction capacitance)와 같은 기생 커패시턴스를 줄여 소자 성능을 향상시킬 수 있다.
종래 펀치스루 스토퍼는 불순물 주입과 열처리라는 공정을 수행하여 그 공정 자체가 까다롭고, 형성된 펀치스루 스토퍼는 소자의 다른 구성 요소의 형성 공정에 여러가지 문제점을 야기한다. 이에 비해, 본 발명에 따른 제1절연막(20)은 증착 공정으로 수행하고, 이후 수행하는 공정에 거의 영향을 미치거나 별다른 영향을 받지 않는다는 이점이 있다. 그 결과 펀치스루 스토퍼 대신 제1절연막(20)을 형성함으로써, 종래 펀치스루 스토퍼 공정에 의해 야기되는 문제를 원천적으로 차단할 수 있다.
또한, 본 발명에 의해 제1절연막(20)의 형성에 의해 이후 소스/드레인 영역(30/40) 형성을 위한 SEG 공정 수행시 고농도로 주입되는 이온이 기판(10)에까지 주입되는 것을 억제할 수 있다. 그 결과 본 발명에 따른 기판(10)은 불순물의 농도가 거의 없거나, 도핑된 불순물의 농도가 1018cm-3 이하의 수치를 갖는다.
이하 도 2 내지 도 7을 참조하여 본 발명의 제1구현예에 따른 전계효과 트랜지스터의 제조 공정을 설명한다.
먼저, 기판(10) 상에 리소그래피와 식각 공정을 통해 채널(50), 게이트(60) 및 제2절연막(70)을 형성한다(도 2 참조).
기판(10)은 본 발명에서 특별히 그 종류를 한정하지 않으며, 이 분야에서 통상적으로 사용하는 기판(10)일 수 있다. 대표적으로, 탑-다운 공정이 가능한 Si, SiGe, Ge,Sn(tin), 3-5족 화합물일 수 있다.
상기 기판(10)은 도핑된 불순물이 거의 없거나, P, As, 및 Sb 중에서 선택된 1종 이상의 n형 불순물; 또는 B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 불순물;로 도핑될 수 있으며, 이때 그 농도는 1018cm-3 이하의 범위를 갖는다. 상기 기판(10)에 도입된 불순물은 소자 유형(NMOS, PMOS)에 따라 다르며, NMOS 의 경우 p 타입, PMOS 의 경우 n 타입일 수 있다. 이 도핑 농도는 이미 언급한 바와 같이, 제1절연막(20)에 의해 SEG 공정에 따른 이온의 고농도 주입을 억제하여, 초기 설정되는 기판(10)의 도핑 농도를 소자의 제작 공정 마지막까지도 그대로 유지할 수 있다는 장점이 있다.
채널(50)은 GaN, Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, 및 In2O3 중에서 선택된 1종 이상일 수 있다.
게이트(60)는 폴리실리콘 게이트, 또는 대체 금속 게이트일 수 있다. 이때 상기 폴리실리콘 게이트는 고농도 도핑된 폴리실리콘 또는 규화 폴리실리콘 등 공지의 것이 사용될 수 있다. 대체 금속 게이트는 게이트 산화물/금속 배리어 및 일함수 금속이 순차적으로 적층된 구조일 수 있다.
제2절연막(70)은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상이 가능하고, 그 재질은 제1절연막(20)과 동일하거나 다른 것일 수 있다.
기판(10) 상에 채널(50), 게이트(60) 및 제2절연막(70)의 형성은 공지의 증착 공정 이후, 리소그라피 및 식각 공정을 통해 이루어진다.
구체적으로, 기판(10) 상에 채널(50) 및 게이트(60)를 순차적으로 증착한다.
증착 공정으로는 화학 기상 증착법(Chemical Vapor Deposition), 플라즈마 스퍼터링(Plasma Sputtering), 증발 증착법(Evaporation), 및 원자층 증착법(Atomic Layer Deposition) 등의 공정이 사용될 수 있다.
증착된 게이트(60) 상에 감광막을 도포 후 리소그라피를 수행 후 식각 공정을 수행하여 패터닝된 게이트(60)를 형성하고, 이의 양측에 제2절연막(70)을 증착하는 공정을 수행한다.
리소그라피는 전자빔 리소그래피, 나노 임프린트, 이온빔 리소그래피, X-선 리소그래피, 극자외선 리소그래피, 포토 리소그래피(스테퍼, 스캐너, 컨택 얼라이너 등) 또는 무작위로 뿌려진 나노 입자 중 어느 하나의 공정이 사용될 수 있으며, 본 발명에서 특별히 한정하지 않는다.
식각 공정은 식각공정은 습식식각(Wet etching)과 건식식각(Dry etching) 공정이 사용될 수 있으며, 이때 식각 마스크 물질로는 SiO2, SiNx 등의 절연막 외에도 Cr, Ni, Al 등의 금속, 또는 포토레지스트가 사용될 수 있다.
다음으로, 소스/드레인 영역(30/40)을 형성하기 위해 리소그라피 및 식각 공정을 이용하여, 제2절연막(70), 채널(50) 및 기판(10) 일부 영역을 제거한다(도 3 참조). 구체적으로, 제2절연막(70) 및 채널(50)은 측면 식각 공정을 수행하고, 기판(10)은 상기 채널(50)과 연결되도록 양측 상부 일부에서 식각 공정을 수행한다.
다음으로, 제1절연막(20) 형성을 위해 기판(10)에 대해 추가로 식각 공정을 수행하여, 제1절연막 형성 영역(22)을 확보한다(도 4 참조). 추가 식각 공정을 통해 채널(50) 하부의 일부가 노출된다.
다음으로, 제1절연막 형성 영역(22)에 절연 물질을 증착하여, 제1절연막(20)을 형성한다(도 5 참조).
제1절연막(20) 형성은 ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법과 같이 분야에서 공지된 바의 증착 공정을 이용하여 수행할 수 있으며, 본 발명에서 특별히 한정하지 않는다.
다음으로, 제1절연막(20)의 상부에 채널(50)과 접하도록 소스/드레인 영역(30/40)를 형성한다(도 6 참조).
소스/드레인 영역(30/40)의 형성은 선택적 에피택셜 성장(SEG) 방식이 사용될 수 있으며, 상기 방법에 의해 불순물이 고농도로 주입된 소스/드레인 영역(30/40) 영역을 형성하는 단계를 나타낸다.
이때 불순물 유형은 소자 유형(NMOS, PMOS)에 따라 다르며, NMOS의 경우 n 타입, PMOS의 경우 p 타입일 수 있다. 일례로, P, As, 및 Sb 중에서 선택된 1종 이상의 n형 불순물; 또는 B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 불순물;로 도핑될 수 있다. 필요한 경우, 채널(50)의 스트레스 효과를 상승시킬 목적으로, 상기 불순물에 더하여 Si, SiGe, Ge, Sn(tin), 3-5족 화합물을 혼합하여 사용할 수 있다.
이어, 소스/드레인 영역(30/40) 각각의 상부에 위치하며, 이들과 전기적으로 연결되는 소스/드레인 금속(미도시)을 더욱 형성한다. 그 재질로는 통상적으로 사용하는 금속이 사용될 수 있으며, 일례로 Cu, Mo, Al, Ag, Ti, Nb, W, Cr, Ta 또는 이들의 합금일 수 있다. 상기 소스/드레인 금속은 상기 재질을 포함하는 단일층 또는 Ti/Cu와 같은 이중층을 포함하는 다중층일 수 있다. 이때 또한, 상기 소스/드레인 영역(30/40)과 소스/드레인 금속 사이에는 실리사이드를 더욱 형성할 수 있다.
추가적으로, 게이트(60)로 사용하는 폴리실리콘을 제거하여 대체 금속 게이트(60)를 형성할 수 있다(도 7 참조).
구체적으로, 대체 금속 게이트(60)는 이미 형성된 게이트(60)를 제거한 후, 내부에 게이트 산화물(62), 금속 배리어(64) 및 일함수 금속(66)을 순차적으로 증착한다(도 7 참조). 이 공정은 상기 언급한 리소그라피 및 식각 공정을 포함한다.
게이트 산화물(62)은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물 (perovskite oxide) 등이 될 수 있다.
금속 배리어는 Ti, TiN, 또는 Al이고, 일함수 금속은 W, Al, Cr, Ni 등이 될 수 있으며, LPCVD(Low pressure chemical vapor deposition) 방식으로 증착이 가능하다.
본 발명의 일 구현예에 따른 전계효과 트랜지스터는 펀치스루 스토퍼 대신 기판(10)의 일부에 제1절연막(20)을 매립 형성함으로서 상기 펀치스루 스토퍼의 기능을 대체함으로서 소자의 성능을 향상시킬 수 있다. 또한, 펀치스루 스토퍼의 형성 공정을 수행하지 않음에 따라 종래 펀치스루 스토퍼의 형성에 따른 여러 가지 문제를 차단할 수 있다.
제1절연막(20)의 매립 형성은 다양한 구조의 전계효과 트랜지스터에 적용될 수 있다.
도 1의 전계효과 트랜지스터는 기본적인(classical) 구조로서. 이 구조 이외에 planar double gate 구조, ultra-thin-body SOI 구조, tri- or double gate finFET과 같은 multiple gate 구조, gate-all-around 구조를 포함하고, 채널 배열 방향이 수평으로 배열된 lateral 구조 및 수직 방향으로 배열된 vertical 구조를 모두 포함한다.
그 예시 중 하나로서, 도 8은 본 발명의 제2구현예에 따른 NSFET(나노 시트 전계효과 트랜지스터, nanosheet FETs)를 보여주는 단면도이다. 도 8에서 도시한 NSFET의 구조는 편의상 나노 시트가 3층으로 적층된 싱글 스택으로 형성됨을 표시하였으나, n층 이상의 다층 구조를 포함하여 여기에 도시하지 않은 더블 스택 구조를 포함하는 n개의 스택 구조를 포함한다.
도 8을 보면, 전계효과 트랜지스터는 기판(110); 상기 기판(110)의 상부 양측에 상부 일부가 노출되도록 매립 형성된 제1절연막(120); 상기 양측의 제1절연막(120) 상에 각각 위치한 한 쌍의 소스/드레인 영역(130/140); 상기 소스/드레인 영역(130/140) 사이에 위치하고, 기판(110) 상에 제1절연막(120)의 일부를 포함하여 수평 방향으로 형성된 복수 개의 채널(150) 및 이들 사이에 위치한 복수 개의 스페이싱(180); 상기 최상층의 스페이싱(180) 상부에 위치한 게이트(160); 상기 소스/드레인 영역(130/140)와 스페이싱와 접하도록 형성하되, 게이트(160)의 양측면에서부터 기판(110)까지 수직 방향으로 연장하여 충진된 제2절연막(170);을 포함한다.
제2구현예에 따른 전계효과 트랜지스터의 구조는 채널(150)의 하단 영역에 펀치스루 스토퍼가 형성되는 대신 기판(110)의 상부 양측에 제1절연막(120)이 위치하는 구조를 갖는다. 이때 제1절연막(120)은 기판(110)에 매립되되, 상부 일측이 노출되는 구조를 갖도록 형성하여 상기 기판(110)과 소스/드레인(130/140)이 단전될 수 있도록 한다
제1절연막(120)의 형성을 통해, 전술한 제1구현예에서 언급한 바의 효과를 확보할 수 있다.
이하, 도 9 내지 도 15에 의거하여, 상기 도 8에서 도시한 전계효과 트랜지스터의 제조 공정을 도면에 의해 자세히 설명한다.
먼저, 기판(110) 상에 채널(150), 스페이싱(180), 게이트(160) 및 제2절연막(170)을 형성한다(도 9 참조).
상기 채널(150)은 복수 개의 나노 시트(nano sheet) 채널로서. 기판(110)에 대하여 수평 방향으로 배열된다. 상기 채널(150)은 나노 시트 형태를 가지며, 그 재질은 공지된 바의 나노 와이어, 나노 파이버, 나노 막대, 또는 나노 리본 형태일 수 있으며, P형 또는 N형 반도체 재질이 사용될 수 있다. 일례로, Si, SiGe, Ge 및/또는 III-V 그룹의 반도체 물질을, 예를 들어, InGaAs, InAs 또는 InSb를 포함 할 수 있으나, 본 발명에서 특별히 한정하지는 않는다.
상기 채널(150)의 폭은 기판(110)의 표면에 평행한 방향으로 10nm 내지 30nm의 범위일 수 있고, 그 두께는 2nm 내지 8nm의 범위일 수 있다.
또한, 상기 게이트(160) 및 제2절연막(170)의 재질 및 형성 방법 등은 상기 제1구현예에서 언급한 바를 따른다. 다만, 스페이싱(180)은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상이 가능하고, 그 재질은 제1절연막(120)과 동일하거나 다른 것일 수 있다.
다음으로, 소스/드레인 영역(130/140) 및 제1절연막 형성 영역(122)을 확보하기 위해 리소그라피 및 식각 공정을 이용하여, 상기 제2절연막(170), 채널(150), 스페이싱(180)의 측면을 따라 기판(110)의 일측 상부까지 식각하여 제거한다(도 10 참조).
구체적으로, 제2절연막(170) 및 채널(150)은 측면 식각 공정을 수행하고, 기판(110)은 상기 채널(150)과 연결되도록 양측 상부 일부에서 식각 공정을 수행한다. 이때 식각되는 기판(110)의 일부는 제1절연막 형성 영역(122)이 된다.
다음으로, 추가 식각 공정을 수행하여 스페이싱(180)의 양단 일부를 추가 식각하여 채널(150)의 일부가 외부로 노출되도록 한다(도 11참조).
이때 식각 공정은 채널(150)과 스페이싱(180) 사이의 물질 조성비 혹은 물질 차이에 따른 식각률(etching rate) 차이를 이용하여 노출된 스페이싱(180) 영역만을 선택적으로 식각한다. 상기 식각 공정 중 식각 표면에 발생한 표면 상태 밀도(surface state density)와 같은 성능 저하 요소를 제거하기 위해 열산화 공정을 이용하여 막을 성장시킨 후 습식 식각을 통해 제거하는 공정을 추가할 수 있다. 상기 식각되는 스페이싱(180) 영역은 상기 제2절연막(170)이 추가적으로 증착되는 제2절연막 형성 영역(172)이 된다.
이때 외부로 노출되는 채널(150)의 폭은 제2절연막(170)의 폭과 동일한 크기를 가지며, 스페이싱(180)의 추가 식각으로 인해 기판(110)의 상부 일부 또한 외부로 노출된다.
다음으로, 상기 식각에 의해 제거된 스페이싱(180) 영역, 제2절연막 형성 영역(172)에 절연 물질을 증착하여 다시 채우는 공정을 수행한다(도 12 참조). 이때 절연 물질은 제2절연막(170)과 동일한 재질의 것을 사용하거나, 공지의 절연 물질의 사용이 가능하다.
다음으로, 제1절연막 형성 영역(122)에 절연 물질을 증착하여, 제1절연막(120)을 형성한다(도 13 참조). 본 공정은 상기 스페이싱(180) 영역의 절연 물질 증착과 같이 한꺼번에 수행하거나 각각 분리하여 수행할 수 있다.
이때 제1절연막(120)의 폭은 식각된 기판(110)의 폭과 동일하며, 높이의 경우 기판(110)에서 가장 가까운 채널(150)의 하단부까지의 거리가 될 수 있다. 바람직하기로, 상기 제1절연막(120)이 채널(150)과는 접하지 않도록 하는 것이 중요하다.
다음으로, 제1절연막(120)의 상부에 채널(150)과 접하도록 제2절연막(170)의 측벽을 따라 소스/드레인 영역(130/140)를 형성한다(도 14 참조).
이때 소스/드레인 영역(130/140)의 폭은 식각된 기판(110)의 폭과 동일하거나 이보다 더 좁거나 넓을 수 있으며, 높이의 경우 제1절연막(120)에서 게이트(160) 하단부까지의 거리가 될 수 있다. 바람직하기로, 상기 소스/드레인 영역(130/140)은 복수 개의 채널(150) 모두와 접하도록 하는 것이 중요하다.
다음으로, 채널(150)을 게이트로 둘러싼 GAA(Gate-All-Around) 구조를 형성한다. 이러한 구조는 숏 채널 효과가 억제돼 누설 전류가 더욱 억제되며 게이트 폭이 넓어져 전계 효과 트랜지스터의 구동 능력이 높아진다.
GAA 구조의 형성을 위해 기존 게이트(160)와 스페이싱(180)을 제거하여, 이들에 의해 점유되었던 영역 내에 산화 공정을 통해 게이트 산화물(162)을 형성한 후, 금속 배리어(164) 및 일함수 금속(166)을 순차적으로 적층한다(도 15 참조). 이때 스페이싱(180) 영역 내에서는 금속 배리어(164) 상에 일함수 금속(166)이 도 15와 같이 존재하지 않으나, 필요한 경우 상기 일함수 금속(166)이 포함될 수도 있다(미도시).
상기 게이트(160) 및 스페이싱(180)의 제거는 식각 공정으로 수행하고, 이들은 순차적으로 수행하거나 동시에 수행할 수 있다.
또한, 게이트 산화물(162), 금속 배리어(164) 및 일함수 금속(166)의 종류 및 형성 방법은 상기 제1구현예에서 언급한 바를 따른다.
이러한 공정을 통해, 기존 게이트(160)와 스페이싱(180)에 의해 점유되었던 영역에 게이트(즉, 게이트 산화물 및 금속 배리어, 162, 164)를 형성하여 채널(150)의 상부, 하부 및/또는 측면 표면, 즉 3차원적으로 둘러싼 GAA 구조를 이룬다.
이후 상기 소스/드레인 영역(130/140)의 상부에 실리사이드, 소스/드레인 금속을 형성하는 단계와 같은 통상적인 전계효과 트랜지스터의 공정을 수행한다.
본 발명의 제2구현예에 따른 전계효과 트랜지스터는 펀치스루 스토퍼 대신 기판(110)의 일부에 제1절연막(120)을 매립 형성하되, 상기 제1절연막(120)이 기판(110)의 높이에 대해 일부 도출되도록 형성한다. 이러한 제1절연막(120)은 펀치스루 스토퍼의 기능을 대체함으로서 게이트가 제어하지 못하는 채널 하단 영역에서의 누설 전류 발생을 줄이거나 최소화함에 따라 소자의 성능을 향상시킬 수 있다. 또한, 펀치스루 스토퍼의 형성 공정을 수행하지 않음에 따라 종래 펀치스루 스토퍼의 형성에 따른 여러 가지 문제를 차단할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 110: 기판
20, 120: 제1절연막
22, 122: 제1절연막 형성 영역
30, 130: 소스
40, 140: 드레인
50, 150: 채널
60, 160: 게이트
62, 162: 게이트 산화물
64, 164: 금속 배리어
66, 166: 일함수 금속
70, 170: 제2절연막
172: 제2절연막 형성 영역
180: 스페이싱

Claims (17)

  1. 기판;
    상기 기판 상에 돌출 형성된 채널;
    상기 기판 상에 형성되고, 채널의 양측에 위치하여 에피택셜 구조를 갖는 한 쌍의 소스/드레인 영역;
    상기 채널 상부에 위치한 게이트; 및
    상기 게이트의 양 측면에 접하도록 채널 상부에 형성된 제2절연막;을 포함하고,
    상기 소스/드레인 영역 및 채널과 접하는 기판의 양측 상단부에서 하향으로 수직하는 방향의 영역에 매립 형성되되, 상기 채널 하부 영역의 일부가 기판과 접하도록 이격 형성된 제1절연막이 포함하고,
    상기 기판 내에는 펀치스루 스토퍼가 미형성된 전계효과 트랜지스터.
  2. 기판;
    상기 기판 상에 서로 이격하여 형성되며, 에피택셜 구조를 갖는 한 쌍의 소스/드레인 영역;
    상기 기판 상에 돌출 형성되며, 상기 소스/드레인 영역 사이에 수평 방향으로 형성된 복수 개의 채널 및 이들 사이에 위치한 복수 개의 스페이싱;
    상기 스페이싱 상부에 위치한 게이트; 및
    상기 소스/드레인 영역과 스페이싱이 접하도록 형성하되, 게이트의 양측면에서부터 기판까지 수직 방향으로 연장하여 충진된 제2절연막;을 포함하고,
    상기 소스/드레인 영역과 기판 사이에 이들과 접촉하여 위치하되, 상기 기판의 양측 상단부에서 하향으로 수직하는 방향의 영역에 매립되어, 상기 채널과 접하지 않는 높이까지 수직 방향으로 돌출 형성된 제1절연막을 포함하고,
    상기 기판 내에는 펀치스루 스토퍼가 미형성된 전계효과 트랜지스터.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 제1절연막 및 제2절연막은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상의 절연 물질을 포함하는, 전계효과 트랜지스터.
  5. 제1항 또는 제2항에 있어서,
    상기 기판은 실리콘, 저마늄, 틴, 3-5족 화합물 및 이형결합물을 포함하는, 전계효과 트랜지스터.
  6. 제1항 또는 제2항에 있어서,
    상기 기판은 P, As, 및 Sb 중에서 선택된 1종 이상의 n형 도핑 물질; 또는
    B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 도핑 물질;로 도핑된,
    전계효과 트랜지스터.
  7. 제6항에 있어서,
    도핑된 불순물의 농도는 1018cm-3 이하인, 전계효과 트랜지스터.
  8. 제1항 또는 제2항에 있어서,
    상기 게이트는 폴리실리콘 게이트 또는 대체 금속 게이트인, 전계효과 트랜지스터.
  9. 제1항에 있어서,
    상기 전계효과 트랜지스터는 금속 산화막 반도체 전계효과 트랜지스터인, 전계효과 트랜지스터.
  10. 제2항에 있어서,
    상기 전계효과 트랜지스터는 나노시트 전계효과 트랜지스터인, 전계효과 트랜지스터.
  11. (a) 기판 상에 리소그래피와 식각 공정을 통해 돌출 형성된 채널, 게이트 및 제2절연막을 형성하는 단계;
    (b) 상기 채널 및 제2절연막의 측면을 따라 식각하되, 상기 기판의 양측 상단부로부터 하향 방향의 일측 영역까지 식각하는 단계;
    (c) 상기 기판을 추가 식각하되, 상기 채널과 기판이 접하는 영역 일부까지 수평 연장하고, 상기 기판의 양측 상단부로부터 하향 방향으로 수직 연장하여 식각을 통해 제1절연막 형성 영역을 확보한 후, 절연 물질을 이용하여 증착 공정을 통해 제1절연막을 형성하는 단계;
    (d) 상기 제1절연막 상에 선택적 에피택셜 성장을 통해 에피택셜 구조를 갖는 한 쌍의 소스/드레인 영역을 형성하는 단계;를 포함하고,
    상기 제1절연막은 소스/드레인 영역 및 채널과 접하는 기판의 양측 상단부에서 하향으로 수직하는 방향의 제1절연막 형성 영역에 매립 형성되되, 상기 채널 하부 영역의 일부가 기판과 접하도록 이격 형성되고, 상기 기판 내에 펀치스루 스토퍼가 미형성된 전계효과 트랜지스터의 제조방법.
  12. (a) 기판 상에 리소그래피와 식각 공정을 통해 돌출 형성된 채널과, 스페이싱, 게이트 및 제2절연막을 형성하는 단계;
    (b) 상기 채널에서부터 기판의 일부까지 수직 방향으로 식각하여 소스/드레인 형성 영역과 제1절연막 형성 영역을 확보하는 단계;
    (c) 상기 채널의 측면이 노출되도록 추가로 식각한 후, 상기 노출된 채널 측면을 절연 물질로 채워 제2절연막을 연장하는 공정을 수행하는 단계;
    (d) 상기 제1절연막 형성 영역에 절연 물질을 이용하여 기판과 접하는 영역에서부터 채널과 접하지 않는 높이까지 증착 공정을 통해 제1절연막을 형성하는 단계;
    (e) 상기 제1절연막 상에 기판에 대해 수직 방향으로 선택적 에피택셜 성장을 통해 에피택셜 구조를 갖는 한 쌍의 소스/드레인 영역을 형성하는 단계;를 포함하고,
    상기 제1절연막은 상기 소스/드레인 영역과 기판 사이에 이들과 접촉하여 위치하되, 상기 기판의 양측 상단부에서 하향으로 수직하는 방향의 영역에 매립되어, 상기 채널과 접하지 않는 높이까지 수직 방향으로 돌출 형성된 구조를 갖고, 상기 기판 내에 펀치스루 스토퍼가 미형성된 전계효과 트랜지스터의 제조방법.
  13. 제11항 또는 제12항에 있어서,
    상기 식각 공정은 비등방성 식각 공정으로 수행하는 것인, 전계효과 트랜지스터의 제조방법.
  14. 삭제
  15. 삭제
  16. 제11항에 있어서,
    상기 전계효과 트랜지스터는 금속 산화막 반도체 전계효과 트랜지스터인, 전계효과 트랜지스터의 제조방법.
  17. 제12항에 있어서,
    상기 전계효과 트랜지스터는 나노시트 전계효과 트랜지스터인, 전계효과 트랜지스터의 제조방법.
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