KR102127756B1 - Electrode adaptive thin film transistor logic circuits and method for fabricating the same - Google Patents
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Abstract
본 발명은 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것이다. 본 발명의 전극가변 박막 트랜지스터 논리회로는 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 증가형 트랜지스터, 및 상기 전극들을 전기적으로 연결하는 배선부를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성될 수 있다. 본 발명에 따르면, 공핍형 트랜지스터와 증가형 트랜지스터를 모두 사용하고, 서로 다른 트랜지스터의 소스 전극과 드레인 전극의 전극 물질을 문턱 전압이 서로 다른 물질을 사용함으로써 동작 속도가 향상된 논리회로를 구현할 수 있다.The present invention relates to an electrode variable thin film transistor logic circuit and a method of manufacturing the same. The electrode variable thin film transistor logic circuit of the present invention includes a channel layer formed on a substrate, a depletion type transistor including a first source electrode and a first drain electrode formed on the channel layer, a channel layer formed on the substrate, and the channel layer And an increasing transistor including a second source electrode and a second drain electrode formed on the upper surface, and a wiring portion electrically connecting the electrodes, wherein the first source electrode and the first drain electrode are formed of a first electrode material. The second source electrode and the second drain electrode may be formed of a second electrode material having a relatively larger threshold voltage than the first electrode material. According to the present invention, it is possible to implement a logic circuit with improved operating speed by using both depletion-type transistors and incremental-type transistors, and using material having different threshold voltages for the electrode materials of the source and drain electrodes of different transistors.
Description
본 발명은 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것으로, 더욱 상세하게는 서로 다른 전극 회로를 사용하여 논리회로를 형성하는 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것이다.The present invention relates to an electrode variable thin film transistor logic circuit and a method of manufacturing the same, and more particularly, to an electrode variable thin film transistor logic circuit using different electrode circuits to form the logic circuit and a method of manufacturing the same.
트랜지스터의 동작 모드는 공핍형(depletion mode)과 증식형(enhancement mode)으로 분류될 수 있다. 게이트 전압을 인가하지 않은 상태에서도 채널이 열려 있어 전류가 흐르게 되는 트랜지스터를 공핍형 트랜지스터라고 하고, 게이트 전압을 인가하지 않으면 채널이 닫혀 있어 전류가 흐르지 않는 트랜지스터를 증식형 트랜지스터라 한다.The operation mode of the transistor may be classified into a depletion mode and an enhancement mode. A transistor in which the current flows because the channel is open even when the gate voltage is not applied is referred to as a depletion type transistor. When the gate voltage is not applied, a transistor in which the channel is closed and current does not flow is called a multiplication transistor.
공핍형 트랜지스터로만 구성된 논리회로의 경우, 누설전류가 크고, 올바른 논리회로의 동작이 어려우므로 논리회로 구현에 한계가 있다.In the case of a logic circuit composed only of depletion-type transistors, the leakage current is large and the operation of the correct logic circuit is difficult, so there is a limit to the implementation of the logic circuit.
예를 들어, 정상적인 인버터 논리회로의 동작은 입력전압이 로지컬 0일때 출력전압이 로지컬 1이 되어야 한다. 그렇지 않은 경우, 추가적인 장치가 레벨 쉬프팅 엘리먼트(level shifting element)를 장착하여 동작 전압을 조절해야 한다.For example, in normal operation of the inverter logic circuit, when the input voltage is logical 0, the output voltage should be logical 1. Otherwise, an additional device must be equipped with a level shifting element to regulate the operating voltage.
이 경우, 추가 장치로 인한 회로의 복잡성과 전력소모의 증가를 가져오게 되고, 증식형 트랜지스터만으로 구성된 인버터 회로의 경우 낮은 인버터 게인(Gain) 및 저조한 스윙(Swing) 특성을 가지므로 고성능 논리회로 구현에 한계점을 갖는다. In this case, the complexity and power consumption of the circuit are increased due to the additional device. In the case of an inverter circuit composed only of a multiplier transistor, it has low inverter gain and poor swing characteristics, so it is useful for implementing high-performance logic circuits. It has limitations.
따라서, 공핍형 트랜지스터와 증식형 트랜지스터를 함께 사용하여 고성능 논리회로를 구현하는 방법이 필요하다.Therefore, there is a need for a method of implementing a high performance logic circuit by using a depletion type transistor and a multiplication type transistor together.
본 발명은 비정질 실리콘 산화아연주석 박막을 채널층으로 사용하는 전극가변 박막 트랜지스터 논리회로 및 그 제조방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide an electrode variable thin film transistor logic circuit using an amorphous silicon zinc oxide thin film as a channel layer and a manufacturing method thereof.
상기의 목적을 달성하기 위해 본 발명의 일 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 증가형 트랜지스터, 및 상기 전극들을 전기적으로 연결하는 배선부를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성될 수 있다. In order to achieve the above object, the electrode variable thin film transistor logic circuit according to an embodiment of the present invention is a depletion type transistor including a channel layer formed on a substrate, a first source electrode and a first drain electrode formed on the channel layer , An increase transistor including a channel layer formed on the substrate, a second source electrode and a second drain electrode formed on the channel layer, and a wiring part electrically connecting the electrodes, and the first source electrode The first drain electrode may be formed of a first electrode material, and the second source electrode and the second drain electrode may be formed of a second electrode material having a threshold voltage relatively larger than that of the first electrode material.
여기서, 채널층은 비정질 X-Y-ZnO 박막으로 형성되고, 상기 X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 X 및 상기 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. Here, the channel layer is formed of an amorphous XY-ZnO thin film, wherein X is gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al), magnesium (Mg) ) Or copper (Cu), wherein Y is indium (In), or at least one of tin (Sn), or a combination thereof, wherein X and Y are 0.01wt% to 30wt %.
또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.In addition, the amorphous XY-ZnO thin film is aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti), germanium (Ge), or niobium It may be formed by further including at least one of (Nb).
또한, 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하여 구성될 수 있다. In addition, the depletion-type transistor further includes a first gate electrode and a gate insulating film between the substrate and the channel layer, and the incremental transistor further comprises a second gate electrode and a gate insulating film between the substrate and the channel layer. Can be configured.
또한, 배선부는 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 연결하여, 인버터 논리회로로 형성할 수 있다. In addition, the wiring unit may be formed as an inverter logic circuit by connecting the first source electrode and the first gate electrode to an output terminal, and connecting the first source electrode and the second drain electrode.
또한 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 제1 증가형 트랜지스터, 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제3 소스 전극과 제3 드레인 전극을 포함하는 제2 증가형 트랜지스터, 및 상기 전극들을 전기적으로 연결하는 배선부를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성될 수 있다.In addition, the electrode variable thin film transistor logic circuit according to another embodiment of the present invention, a channel layer formed on a substrate, a depletion-type transistor including a first source electrode and a first drain electrode formed on the channel layer, formed on the substrate A channel layer, a first incremental transistor including a second source electrode and a second drain electrode formed on the channel layer, a channel layer formed on the substrate, a third source electrode and a third drain electrode formed on the channel layer It includes a second increase-type transistor, and a wiring portion for electrically connecting the electrodes, the first source electrode and the first drain electrode is formed of a first electrode material, the second source electrode and the first The second drain electrode is formed of a second electrode material having a relatively larger threshold voltage than the first electrode material, and the second source electrode and the second drain electrode have a relatively larger threshold voltage than the first electrode material. The second electrode material may be formed of a third electrode material having a different threshold voltage.
여기서, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 상기 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성되고, 상기 제3 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성될 수 있다.Here, the first electrode material is at least one of gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), or molybdenum (Mo). The second electrode material may be formed of indium oxide-tin (In-SnO), and the third electrode material may be formed of indium oxide-silicon (In-SiO).
또한, 채널층은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu)와 같은 산소공급을 억제하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다. X 및 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. 또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.Further, the channel layer may be formed of an amorphous X-Y-ZnO thin film. Here, X suppresses oxygen supply such as gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al), magnesium (Mg), or copper (Cu). It can be composed of materials or combinations thereof. Further, Y may be composed of a mobility increasing material such as indium (In) or tin (Sn), or a combination thereof. X and Y may be included in an amount of 0.01wt% to 30wt%. In addition, the amorphous XY-ZnO thin film is aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti), germanium (Ge), or niobium It may be formed by further including at least one of (Nb).
또한, 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제1 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제2 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제3 게이트 전극과 게이트 절연막을 더 포함하여 구성될 수 있다. In addition, the depletion-type transistor further includes a first gate electrode and a gate insulating film between the substrate and the channel layer, and the first increase-type transistor further comprises a second gate electrode and a gate insulating film between the substrate and the channel layer. The second increase-type transistor may include a third gate electrode and a gate insulating layer between the substrate and the channel layer.
또한, 배선부는 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NAND 논리회로를 형성할 수 있다. In addition, the wiring unit connects the first drain electrode to an internal power source, connects the first gate electrode, the first source electrode, and the second drain electrode to an output terminal, and the second source electrode and the third drain electrode , And connecting the second source terminal and ground, and connecting the second gate electrode and the third gate electrode to two input terminals to form a NAND logic circuit.
또한, 배선부는 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NOR 논리회로를 형성할 수 있다. In addition, the wiring unit connects the first drain electrode to an internal power source, connects the first gate electrode to the first source electrode, the second drain electrode, the third drain electrode, and the output terminal, and the second source An NOR logic circuit may be formed by connecting an electrode and the third source electrode to ground, and connecting the second gate electrode and the third gate electrode to two input terminals.
또한, 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 인버터 논리회로의 제조방법은 기판 상에 제1, 제2 게이트 전극을 형성하는 단계, 상기 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성하는 단계, 상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계, 및 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하는 단계를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성될 수 있다. In addition, a method of manufacturing an electrode variable thin film transistor inverter logic circuit according to another embodiment of the present invention includes forming first and second gate electrodes on a substrate, and at least one gate on the first and second gate electrodes. Forming an insulating layer and first and second channel layers, forming a first source electrode and a first drain electrode on the first channel layer, and a second source electrode and a second drain electrode on the second channel layer And connecting the first source electrode and the first gate electrode to an output terminal, and electrically connecting the first source electrode and the second drain electrode, wherein the first source electrode and the first The first drain electrode may be formed of a first electrode material, and the second source electrode and the second drain electrode may be formed of a second electrode material having a relatively larger threshold voltage than the first electrode material.
여기서, 상기 제1 채널층의 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계는, 상기 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하는 단계, 광노광 공정 또는 리프트오프 공정에 의해 상기 증착된 제1 전극층에서 상기 제1 소스 전극과 상기 제1 드레인 전극을 제외한 부분을 제거하는 단계, 상기 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 50nm 두께로 스퍼터링법을 사용하여 증착하는 단계, 및 리프트오프 공정에 의해 상기 증착된 제2 전극층에서 상기 제2 소스 전극과 상기 제2 드레인 전극을 제외한 부분을 제거하는 단계를 포함하여 구성될 수 있다. Here, forming the first source electrode and the first drain electrode on the first channel layer, and the second source electrode and the second drain electrode on the second channel layer includes: a front surface of the first channel layer. Depositing a first electrode layer made of aluminum (Al) or titanium (Ti) to 10 nm or more and 40 nm or less, the first source electrode and the first in the deposited first electrode layer by a photoexposure process or a lift-off process Removing a portion except the drain electrode, depositing a second electrode layer made of indium tin oxide (In-SnO) on the front surface of the second channel layer by sputtering to a thickness of 50 nm, and by a lift-off process. And removing portions excluding the second source electrode and the second drain electrode from the deposited second electrode layer.
또한, 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 NAND 논리회로 제조방법은 기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계, 상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계, 상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계, 및 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성될 수 있다.In addition, the method of manufacturing an electrode-variable thin film transistor NAND logic circuit according to another embodiment of the present invention includes forming first, second, and third gate electrodes on a substrate, and on the first, second, and third gate electrodes. Forming at least one gate insulating film and first, second, and third channel layers, a first source electrode and a first drain electrode on the first channel layer, and a second source electrode on the second channel layer And forming a second drain electrode, a third source electrode and a third drain electrode on the third channel layer, and connecting the first drain electrode to an internal power source, the first gate electrode, and the first A source electrode and the second drain electrode are connected to an output terminal, the second source electrode and the third drain electrode are connected, the second source terminal and ground are connected, and the second gate electrode and the third gate are connected. And electrically connecting electrodes to two input terminals, wherein the first source electrode and the first drain electrode are formed of a first electrode material, and the second source electrode and the second drain electrode are the first electrode. The second electrode material is formed of a second electrode material having a relatively larger threshold voltage than the first electrode material, and the third source electrode and the third drain electrode have a relatively larger threshold voltage than the first electrode material, and the second electrode material and the threshold voltage. It can be formed of different third electrode materials.
또한, 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 NOR 논리회로 제조방법은 기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계, 상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계, 상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계, 및 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성될 수 있다.In addition, the method of manufacturing an electrode-variable thin film transistor NOR logic circuit according to another embodiment of the present invention includes forming first, second, and third gate electrodes on a substrate, and over the first, second, and third gate electrodes. Forming at least one gate insulating film and first, second, and third channel layers, a first source electrode and a first drain electrode on the first channel layer, and a second source electrode on the second channel layer And forming a second drain electrode, a third source electrode and a third drain electrode on the third channel layer, and connecting the first drain electrode to an internal power source and connecting the first gate electrode to the first Connect the source electrode, the second drain electrode, the third drain electrode, and the output terminal, connect the second source electrode and the third source electrode to ground, and connect the second gate electrode and the third gate electrode. And electrically connecting two input terminals, wherein the first source electrode and the first drain electrode are formed of a first electrode material, and the second source electrode and the second drain electrode are the first electrode. The second electrode material is formed of a second electrode material having a relatively larger threshold voltage, and the third source electrode and the third drain electrode have a relatively larger threshold voltage than the first electrode material, and the threshold voltage is different from that of the second electrode material. It may be formed of a third electrode material.
본 발명에 의하면, 공핍형 트랜지스터와 증가형 트랜지스터를 모두 사용하고, 서로 다른 트랜지스터의 소스 전극과 드레인 전극의 전극 물질을 문턴 전압이 서로 다른 물질을 사용함으로써 동작 속도가 향상된 논리회로를 구현할 수 있다.According to the present invention, it is possible to implement a logic circuit with an improved operation speed by using both depletion-type transistors and incremental-type transistors, and using different materials for different electrode voltages for the source and drain electrodes of different transistors.
도 1은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.
도 4는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.
도 7은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이다.
도 9는 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.
도 10은 본 발명의 제4 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 제조방법의 흐름도이다.
도 11은 본 발명의 실시예들에 따른 전극가변 박막 트랜지스터 논리회로에 사용되는 전극 물질의 특성을 설명하기 위한 도면이다.1 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a first embodiment of the present invention.
2 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a first embodiment of the present invention.
3 is an input/output signal of an electrode variable thin film transistor logic circuit according to a first embodiment of the present invention.
4 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.
5 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.
6 is an input/output signal of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.
7 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.
8 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.
9 is an input/output signal of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.
10 is a flowchart of a method of manufacturing an electrode variable thin film transistor logic circuit according to a fourth embodiment of the present invention.
11 is a view for explaining characteristics of electrode materials used in an electrode variable thin film transistor logic circuit according to embodiments of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 각 실시예에 따른 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 대하여 설명하도록 한다.Hereinafter, an electrode variable thin film transistor logic circuit and a method of manufacturing the same according to embodiments of the present invention will be described with reference to the accompanying drawings.
이하의 설명에서 본 발명에 대한 이해를 명확히 하기 위하여, 본 발명의 특징에 대한 공지의 기술에 대한 설명은 생략하기로 한다. 실시예들은 본 발명의 이해를 돕기 위한 상세한 설명이며, 본 발명의 권리범위를 제한하는 것은 아니다. 따라서, 본 발명과 동일한 기능을 수행하는 균등물 역시 본 발명의 권리 범위에 속한다. In the following description, in order to clarify the understanding of the present invention, descriptions of well-known technologies for the features of the present invention will be omitted. The embodiments are detailed descriptions to help understanding of the present invention, and do not limit the scope of the present invention. Accordingly, equivalents performing the same function as the present invention also fall within the scope of the present invention.
이하, 첨부된 도면들을 참조하여 구체적인 실시예들을 설명하도록 한다.Hereinafter, specific embodiments will be described with reference to the accompanying drawings.
<인버터 논리회로><Inverter logic circuit>
도 1은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.1 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a first embodiment of the present invention.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터의 논리회로는 공핍형 트랜지스터, 증가형 트랜지스터 및 배선부를 포함하여 구성된다. Referring to FIG. 1, a logic circuit of an electrode variable thin film transistor according to a first embodiment of the present invention includes a depletion type transistor, an increase type transistor, and a wiring unit.
공핍형 트랜지스터는 기판(10) 상에 형성된 제1 채널층(40a), 제1 채널층(40a) 상에 형성된 제1 소스 전극(50aS)과 제1 드레인 전극(50aD)을 포함하여 구성된다. 또한, 공핍형 트랜지스터는 기판(10)과 제1 채널층(40a) 사이에 제1 게이트 전극(20a)과, 제1 게이트 절연막(30a)을 더 포함하여 구성될 수 있다. The depletion-type transistor includes a
증가형 트랜지스터는 기판(10) 상에 형성된 제2 채널층(40b), 제2 채널층(40b) 상에 형성된 제2 소스 전극(50bS)과 제2 드레인 전극(50bD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제2 채널층(40b) 사이에 제2 게이트 전극(20b)과, 제2 게이트 절연막(30b)을 더 포함하여 구성될 수 있다. The increase-type transistor includes a
제1, 제2 채널층(40a, 40b)은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu)와 같은 산소공급을 억제하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다. X 및 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. 또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.The first and second channel layers 40a and 40b may be formed of an amorphous X-Y-ZnO thin film. Here, X suppresses oxygen supply such as gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al), magnesium (Mg), or copper (Cu). It can be composed of materials or combinations thereof. Further, Y may be composed of a mobility increasing material such as indium (In) or tin (Sn), or a combination thereof. X and Y may be included in an amount of 0.01wt% to 30wt%. In addition, the amorphous XY-ZnO thin film is aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti), germanium (Ge), or niobium It may be formed by further including at least one of (Nb).
공핍형 트랜지스터를 구성하는 제1 드레인 전극(50aD)과 제1 소스 전극(50aS)은 제1 전극 물질로 형성되고, 증가형 트랜지스터를 구성하는 제2 드레인 전극(50bD)과 제2 소스 전극(50bS)은 제2 전극 물질로 형성될 수 있다. 이때, 제2 전극 물질은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 물질을 의미한다. 구체적으로, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성될 수 있다. 또는, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 제2 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성될 수 있다. 이하, 각 전극 물질의 전기적 특성을 도 11을 참조하여 구체적으로 설명하도록 한다.The first drain electrode 50aD and the first source electrode 50aS constituting the depletion type transistor are formed of a first electrode material, and the second drain electrode 50bD and the second source electrode 50bS constituting the incremental transistor are formed. ) May be formed of a second electrode material. In this case, the second electrode material refers to a material having a relatively larger threshold voltage than the first electrode material. Specifically, the first electrode material is at least one element of gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), or molybdenum (Mo) The second electrode material may be formed of indium-tin (In-SnO). Alternatively, the first electrode material is an element of at least one of gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), or molybdenum (Mo). The second electrode material may be formed of indium oxide-silicon (In-SiO). Hereinafter, the electrical properties of each electrode material will be described in detail with reference to FIG. 11.
배선부는 제1, 제2 게이트 전극(20a, 20b), 제1, 제2 드레인 전극(50aD, 50bD), 제1, 제2 소스 전극(50aS, 50bS)을 전기적으로 연결할 수 있다. 논리소자의 특성에 따라, 각 전극들의 연결 방법이 달라질 수 있다. 배선부가 제1 소스 전극(50aS), 제1 게이트 전극(20a)을 출력 단자와 연결하고, 제1 소스 전극(50aS)과 제2 드레인 전극(50bD)을 연결하여, 인버터 논리소자를 형성할 수 있다. 이때, 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 소스 전극(50aS), 제2 드레인 전극(50bD), 제1 게이트 전극(20a)과 연결된 제1 게이트 전극 단자(60a)는 출력 단자(Vout)에 연결되고, 제2 소스 단자(50bS)는 그라운드에 연결되고, 제2 게이트 전극(20b)의 제2 게이트 전극 단자(60b)는 입력 단자(A)에 연결될 수 있다. The wiring unit may electrically connect the first and
도 2는 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이고, 도 3은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.2 is a circuit diagram of an electrode variable thin film transistor logic circuit according to the first embodiment of the present invention, and FIG. 3 is an input/output signal of an electrode variable thin film transistor logic circuit according to the first embodiment of the present invention.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터의 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)과 연결되고, 공핍형 트랜지스터(DT)의 소스 전극이 증가형 트랜지스터(ET)의 드레인 전극과 연결될 수 있다. Referring to FIG. 2, a circuit diagram of a logic circuit of an electrode variable thin film transistor according to a first embodiment of the present invention includes a drain electrode of the depletion type transistor DT and an internal power source V DD according to the connection type of the wiring unit described above. The source electrode of the depletion-type transistor DT may be connected to the drain electrode of the increase-type transistor ET.
또한, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 증가형 트랜지스터(ET)의 드레인 전극과 함께 출력 단자(Vout)로 연결될 수 있다. 증가형 트랜지스터(ET)의 게이트 전극은 입력 단자(A)와 연결되고, 증가형 트랜지스터(ET)의 소스 전극은 그라운드에 연결될 수 있다. In addition, the gate electrode of the depletion-type transistor DT may be connected to the output terminal Vout together with the source electrode of the depletion-type transistor DT and the drain electrode of the increase-type transistor ET. The gate electrode of the increased transistor ET may be connected to the input terminal A, and the source electrode of the increased transistor ET may be connected to ground.
도 3을 참조하면, 상기의 도 2의 회로도의 입력 단자(A)로 '0' 또는 '1'의 디지털 입력이 인가되면, 출력 단자(Vout)로 '1' 또는 '0'의 디지털 출력이 나오는 것을 알 수 있다. Referring to FIG. 3, when a digital input of '0' or '1' is applied to the input terminal A of the circuit diagram of FIG. 2, a digital output of '1' or '0' is output to the output terminal Vout. You can see it coming out.
제1 실시예에 따르면, 전극가변 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 인버터 논리회로로 기능하도록 형성된 것을 알 수 있다.According to the first embodiment, it can be seen that the electrode variable thin film transistor logic circuit is formed to function as an inverter logic circuit by the above wiring.
<NAND 논리회로><NAND logic circuit>
도 4는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.4 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 공핍형 트랜지스터, 제1 증가형 트랜지스터, 제2 증가형 트랜지스터 및 배선부를 포함하여 구성될 수 있다. Referring to FIG. 4, the electrode variable thin film transistor logic circuit according to the second embodiment of the present invention may include a depletion type transistor, a first increase type transistor, a second increase type transistor, and a wiring unit.
공핍형 트랜지스터는 기판(10) 상에 형성된 제1 채널층(40a), 제1 채널층(40a) 상에 형성된 제1 소스 전극(50aS)과 제1 드레인 전극(50aD)을 포함하여 구성된다. 또한, 공핍형 트랜지스터는 기판(10)과 제1 채널층(40a) 사이에 제1 게이트 전극(20a)과, 제1 게이트 절연막(30a)을 더 포함하여 구성될 수 있다. The depletion-type transistor includes a
제1 증가형 트랜지스터는 기판(10) 상에 형성된 제2 채널층(40b), 제2 채널층(40b) 상에 형성된 제2 소스 전극(50bS)과 제2 드레인 전극(50bD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제2 채널층(40b) 사이에 제2 게이트 전극(20b)과, 제2 게이트 절연막(30b)을 더 포함하여 구성될 수 있다. The first incremental transistor includes a
제2 증가형 트랜지스터는 기판(10) 상에 형성된 제3 채널층(40c), 제3 채널층(40c) 상에 형성된 제3 소스 전극(50cS)과 제3 드레인 전극(50cD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제3 채널층(40c) 사이에 제3 게이트 전극(20c)과, 제3 게이트 절연막(30c)을 더 포함하여 구성될 수 있다. The second increased transistor includes a
제1, 제2, 제3 채널층(40a, 40b, 40c)은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu)와 같은 산소공급을 억제하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다. X 및 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. 또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.The first, second, and
공핍형 트랜지스터를 구성하는 제1 드레인 전극(50aD)과 제1 소스 전극(50aS)은 제1 전극 물질로 형성되고, 제1 증가형 트랜지스터를 구성하는 제2 드레인 전극(50bD)과 제2 소스 전극(50bS)은 제2 전극 물질로 형성되고, 제2 증가형 트랜지스터를 구성하는 제3 드레인 전극(50cD)과 제3 소스 전극(50cS)은 제3 전극 물질로 형성될 수 있다. 이때, 제2, 제3 전극 물질은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 물질이며, 제2 전극 물질과 제3 전극 물질은 문턱 전압이 상이한 물질을 의미한다. 구체적으로, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성되고, 제3 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성될 수 있다. 제1, 제2, 제3 전극 물질은 각 물질을 전극으로 사용한 경우의 전기적 특성에 의해 결정될 수 있다(이하, 도 11 참조).The first drain electrode 50aD and the first source electrode 50aS constituting the depletion type transistor are formed of a first electrode material, and the second drain electrode 50bD and the second source electrode constituting the first incremental transistor are formed. (50bS) may be formed of a second electrode material, and the third drain electrode 50cD and the third source electrode 50cS constituting the second increased transistor may be formed of the third electrode material. In this case, the second and third electrode materials are materials having a relatively higher threshold voltage than the first electrode material, and the second electrode material and the third electrode material mean materials having different threshold voltages. Specifically, the first electrode material is at least one element of gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), or molybdenum (Mo) The second electrode material may be formed of indium oxide-tin (In-SnO), and the third electrode material may be formed of indium-silicon oxide (In-SiO). The first, second, and third electrode materials may be determined by electrical characteristics when each material is used as an electrode (see FIG. 11 below).
배선부는 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 게이트 전극(20a), 제1 소스 전극(50aS), 제2 드레인 전극(50bD)을 출력 단자(Vout)와 연결할 수 있다. 또한, 배선부는 제2 소스 전극(50bS)와 제3 드레인 전극(50cD)을 연결하고, 제2 소스 단자(50bS)와 그라운드(GND)를 연결하고, 제2 게이트 전극(20b)과 제3 게이트 전극(20c)을 두 개의 입력 단자(A, B)로 연결하여 NAND 논리소자를 형성할 수 있다. 이때, 각각의 게이트 전극은 게이트 전극 단자(60a, 60b, 60c)를 이용하여 배선부를 전기적으로 연결할 수 있다. The wiring unit connects the first drain electrode 50aD to the internal power source V DD , and connects the
도 5는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이고, 도 6은 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.5 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention, and FIG. 6 is an input/output signal of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 낸드(NAND) 논리회로를 형성할 수 있다.Referring to FIG. 5, a circuit diagram of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention may form a NAND logic circuit according to the connection type of the wiring unit described above.
구체적으로, NAND 논리회로의 회로도는 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)와 연결되고, 공핍형 트랜지스터(DT)의 소스 전극이 제1 증가형 트랜지스터(ET1)의 드레인 전극과 연결될 수 있다. 또한, 제1 증가형 트랜지스터(ET1)의 소스 전극은 제2 증가형 트랜지스터(ET2)의 드레인 전극과 연결되고, 제2 증가형 트랜지스터(ET2)의 소스 전극은 그라운드(GND)와 연결될 수 있다. 이때, 제1 증가형 트랜지스터(ET1)의 게이트 전극은 제1 입력 단자(A)와 연결되고, 제2 증가형 트랜지스터(ET2)의 게이트 전극은 제2 입력 단자(B)와 연결되며, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 제1 증가형 트랜지스터의 드레인 전극과 함께 출력 단자(Vout)에 연결될 수 있다. Specifically, in the circuit diagram of the NAND logic circuit, the drain electrode of the depletion-type transistor DT is connected to the internal power supply V DD , and the source electrode of the depletion-type transistor DT is the drain electrode of the first incremental transistor ET1 And can be connected. Also, the source electrode of the first increased transistor ET1 may be connected to the drain electrode of the second increased transistor ET2, and the source electrode of the second increased transistor ET2 may be connected to the ground GND. At this time, the gate electrode of the first increased transistor ET1 is connected to the first input terminal A, and the gate electrode of the second increased transistor ET2 is connected to the second input terminal B, and is depleted. The gate electrode of the transistor DT may be connected to the output terminal Vout together with the source electrode of the depletion-type transistor DT and the drain electrode of the first incremental transistor.
이러한 배선 구조로 인하여, 두 개의 입력 단자(A, B)에서 디지털 신호가 입력되면 출력 단자(Vout)로 NAND 조합의 디지털 신호가 출력될 수 있다. Due to this wiring structure, when a digital signal is input from two input terminals A and B, a digital signal of a NAND combination can be output to the output terminal Vout.
도 6을 참조하면, 상기의 도 5의 회로도의 제1 입력 단자(A)로 '0', '0'과, '1', '1'이 순차적으로 반복해서 인가되고, 제2 입력 단자(B)로 '0'과, '1'이 순차적으로 반복해서 인가되면, 출력 단자(Vout)는 제1, 제2 입력 단자(A, B)의 입력 신호를 NAND 조합하여 출력할 수 있다. 아래 [표 1]는 두 개의 입력 신호에 대한 NAND 조합한 출력 신호를 나타낸 것이다. Referring to FIG. 6, '0', '0', and '1' and '1' are sequentially applied to the first input terminal A of the circuit diagram of FIG. 5, and the second input terminal ( If '0' and '1' are sequentially applied to B), the output terminals Vout may output the input signals of the first and second input terminals A and B by combining NAND. [Table 1] below shows the output signal combined with NAND for two input signals.
제1, 제2 입력 신호(A, B)의 NAND 조합에 의해, 제1 입력 신호(A)도 '1'이 인가되고, 제2 입력 신호(B)도 '1'이 인가된 경우에만, 출력 신호(Vout)는 '0'이 출력되고, 나머지 경우는 모두 '1'이 출력되는 것을 알 수 있다.Only when '1' is applied to the first input signal A and '1' is applied to the NAND combination of the first and second input signals A and B, It can be seen that '0' is output as the output signal Vout, and '1' is output in all other cases.
제2 실시예에 따르면, 전극가변 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 NAND 논리회로로 기능하도록 형성된 것을 알 수 있다.According to the second embodiment, it can be seen that the electrode variable thin film transistor logic circuit is formed to function as a NAND logic circuit by the above wiring.
<NOR 논리회로><NOR logic circuit>
도 7은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.7 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 공핍형 트랜지스터, 제1 증가형 트랜지스터, 제2 증가형 트랜지스터 및 배선부를 포함하여 구성될 수 있다. 제2 실시예와 구성요소는 동일하며, 배선부의 배선 구조만 상이하다.Referring to FIG. 7, an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention may include a depletion type transistor, a first increase type transistor, a second increase type transistor, and a wiring unit. The components and the second embodiment are the same, and only the wiring structure of the wiring portion is different.
공핍형 트랜지스터, 제1 증가형 트랜지스터, 및 제2 증가형 트랜지스터는 제2 실시예와 동일하므로 구체적인 설명은 생략하도록 한다. Since the depletion-type transistor, the first increase-type transistor, and the second increase-type transistor are the same as the second embodiment, a detailed description will be omitted.
배선부는 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 게이트 전극(20a), 제1 소스 전극(50aS), 제2 드레인 전극(50bD), 제3 드레인 전극(50cD)을 출력 단자(Vout)와 연결할 수 있다. 또한, 배선부는 제2 소스 전극(50bS)와 제3 소스 전극(50cS)을 그라운드(GND)로 연결하고, 제2 게이트 전극(20b)과 제3 게이트 전극(20c)을 두 개의 입력 단자(A, B)로 연결하여 NOR 논리소자를 형성할 수 있다. 이때, 각각의 게이트 전극은 게이트 전극 단자(60a, 60b, 60c)를 이용하여 배선부를 전기적으로 연결할 수 있다. The wiring unit connects the first drain electrode 50aD to the internal power source V DD , and the
도 8은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이고, 도 9는 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.8 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention, and FIG. 9 is an input/output signal of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 노아(NOR) 논리회로를 형성할 수 있다.Referring to FIG. 8, a circuit diagram of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention may form a NOR logic circuit according to the connection type of the wiring unit described above.
구체적으로, NOR 논리회로의 회로도는 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)와 연결되고, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 제1 증가형 트랜지스터(ET1)의 드레인 전극, 제2 증가형 트랜지스터(ET2)의 드레인 전극과 연결되어 출력 단자(Vout)가 될 수 있다. 또한, 제1 증가형 트랜지스터(ET1)의 소스 전극과 제2 증가형 트랜지스터(ET2)의 소스 전극과 함께 그라운드(GND)로 연결될 수 있다. 이때, 제1 증가형 트랜지스터(ET1)의 게이트 전극은 제1 입력 단자(A)와 연결되고, 제2 증가형 트랜지스터(ET2)의 게이트 전극은 제2 입력 단자(B)로 사용될 수 있다. Specifically, in the circuit diagram of the NOR logic circuit, the drain electrode of the depletion-type transistor DT is connected to the internal power supply V DD , and the gate electrode of the depletion-type transistor DT is the source electrode of the depletion-type transistor DT. The drain electrode of the 1 increase transistor ET1 and the drain electrode of the second increase transistor ET2 may be connected to become an output terminal Vout. Also, the source electrode of the first increased transistor ET1 and the source electrode of the second increased transistor ET2 may be connected to the ground GND. At this time, the gate electrode of the first increased transistor ET1 is connected to the first input terminal A, and the gate electrode of the second increased transistor ET2 can be used as the second input terminal B.
이러한 배선 구조로 인하여, 두 개의 입력 단자(A, B)에서 디지털 신호가 입력되면 출력 단자(Vout)로 NOR 조합의 디지털 신호가 출력될 수 있다. Due to this wiring structure, when a digital signal is input from two input terminals A and B, a digital signal of a NOR combination can be output to the output terminal Vout.
도 9를 참조하면, 상기의 도 8의 회로도의 제1 입력 단자(A)로 '0', '0'과, '1', '1'이 순차적으로 반복해서 인가되고, 제2 입력 단자(B)로 '0'과, '1'이 순차적으로 반복해서 인가되면, 출력 단자(Vout)는 제1, 제2 입력 단자(A, B)의 입력 신호를 NOR 조합하여 출력할 수 있다. 아래 [표 2]는 두 개의 입력 신호에 대한 NOR 조합한 출력 신호를 나타낸 것이다. Referring to FIG. 9, '0', '0', and '1' and '1' are sequentially applied to the first input terminal A of the circuit diagram of FIG. 8, and the second input terminal ( If '0' and '1' are sequentially applied to B), the output terminals Vout may output the input signals of the first and second input terminals A and B by combining NOR. [Table 2] below shows the output signal combined with NOR for two input signals.
제1, 제2 입력 신호(A, B)의 NOR 조합에 의해, 제1 입력 신호(A)도 '0'이 인가되고, 제2 입력 신호(B)도 '0'이 인가된 경우에만, 출력 신호(Vout)는 '1'이 출력되고, 나머지 경우는 모두 '0'이 출력되는 것을 알 수 있다.Only when '0' is applied to the first input signal A and '0' is applied to the NOR combination of the first and second input signals A and B, It can be seen that '1' is output as the output signal Vout, and '0' is output in all other cases.
제3 실시예에 따르면, 전극가변 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 NOR 논리회로로 기능하도록 형성된 것을 알 수 있다.According to the third embodiment, it can be seen that the electrode variable thin film transistor logic circuit is formed to function as a NOR logic circuit by the above wiring.
도 10은 본 발명의 제4 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 제조방법의 흐름도이다.10 is a flowchart of a method of manufacturing an electrode variable thin film transistor logic circuit according to a fourth embodiment of the present invention.
도 10을 참조하면, 본 발명의 제4 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 제조방법은 기판 상에 게이트 전극을 형성하고(S1010), 게이트 절연막과 채널층을 순차적으로 형성하고(S1020), 각 채널층 상에 소스 전극, 드레인 전극을 형성하고(S1030), 각 전극들에 배선을 연결하여(S1040) 논리회로를 형성할 수 있다.Referring to FIG. 10, a method of manufacturing an electrode variable thin film transistor logic circuit according to a fourth embodiment of the present invention forms a gate electrode on a substrate (S1010), sequentially forms a gate insulating film and a channel layer (S1020). , A source circuit and a drain electrode are formed on each channel layer (S1030), and wiring is connected to each electrode (S1040) to form a logic circuit.
<인버터 논리회로의 제조방법><Method of manufacturing an inverter logic circuit>
구체적으로, 인버터 논리회로의 제조방법은 기판 상에 제1, 제2 게이트 전극을 형성한 후, 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성할 수 있다. 이때, 제1, 제2 게이트 전극은 동일한 물질로 동시에 형성될 수 있다. 마찬가지로, 제1, 제2 게이트 절연막도 동일한 물질로 동시에 형성될 수 있고, 제1, 제2 채널층도 동일한 물질로 동시에 형성될 수 있다. 상기의 게이트 전극, 게이트 절연막 및 채널층 형성 방법은 펄스 레이저 증착 공정, 열증착 공정, 전자빔증착 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다. Specifically, in the method of manufacturing an inverter logic circuit, after forming the first and second gate electrodes on the substrate, at least one gate insulating layer and first and second channel layers are formed on the first and second gate electrodes. Can. At this time, the first and second gate electrodes may be simultaneously formed of the same material. Similarly, the first and second gate insulating films may be simultaneously formed of the same material, and the first and second channel layers may also be simultaneously formed of the same material. The method for forming the gate electrode, gate insulating film and channel layer may be formed by a pulse laser deposition process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, or other suitable processes.
다음으로, 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극을 형성하고, 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성할 수 있다. 제1, 2 소스/드레인 전극의 생성 과정은 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하고, 광노광 공정 또는 리프트오프 공정에 의해 증착된 제1 전극층에서 제1 소스 전극과 제1 드레인 전극을 제외한 부분을 제거할 수 있다. 다음으로, 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제2 전극층에서 제2 소스 전극과 제2 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다.Next, a first source electrode and a first drain electrode may be formed on the first channel layer, and a second source electrode and a second drain electrode may be formed on the second channel layer. In the process of generating the first and second source/drain electrodes, a first electrode layer composed of aluminum (Al) or titanium (Ti) is deposited on the front surface of the first channel layer to 10 nm or more and 40 nm or less, and is subjected to a photoexposure process or a lift-off process. A portion of the first electrode layer deposited by removing the first source electrode and the first drain electrode may be removed. Next, a second electrode layer made of indium tin oxide (In-SnO) is deposited on the front surface of the second channel layer by sputtering to a thickness of 50 nm, and the second source electrode in the second electrode layer deposited by a lift-off process. And a portion excluding the second drain electrode.
마지막으로, 제1 소스 전극, 제1 게이트 전극을 출력 단자와 연결하고, 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하여 인버터 논리회로를 제조할 수 있다. 이때, 제1 소스 전극과 제1 드레인 전극은 제1 전극 물질(예: Ti/Al)로 형성되고, 제2 소스 전극과 제2 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질(예: In-SnO 또는 In-SiO)로 형성되어야 한다. Finally, an inverter logic circuit can be manufactured by connecting the first source electrode and the first gate electrode to the output terminal, and electrically connecting the first source electrode and the second drain electrode. In this case, the first source electrode and the first drain electrode are formed of a first electrode material (for example, Ti/Al), and the second source electrode and the second drain electrode have a second threshold voltage that is relatively larger than the first electrode material. It must be formed of an electrode material (eg In-SnO or In-SiO).
<NAND/NOR 논리회로의 제조방법><Manufacturing method of NAND/NOR logic circuit>
구체적으로, NAND 논리회로와 NOR 논리회로의 제조방법은 기판 상에 제1, 제2, 제3 게이트 전극을 형성한 후, 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성할 수 있다. 이때, 제1, 제2, 제3 게이트 전극은 동일한 물질로 동시에 형성될 수 있다. 마찬가지로, 제1, 제2, 제3 게이트 절연막도 동일한 물질로 동시에 형성될 수 있고, 제1, 제2, 제3 채널층도 동일한 물질로 동시에 형성될 수 있다. 상기의 게이트 전극, 게이트 절연막 및 채널층 형성 방법은 펄스 레이저 증착 공정, 열증착 공정, 전자빔증착 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다. Specifically, a method for manufacturing a NAND logic circuit and a NOR logic circuit includes forming at least one gate insulating film on the first, second, and third gate electrodes after forming the first, second, and third gate electrodes on the substrate. The first, second, and third channel layers can be formed. At this time, the first, second, and third gate electrodes may be simultaneously formed of the same material. Similarly, the first, second, and third gate insulating films may be simultaneously formed of the same material, and the first, second, and third channel layers may also be simultaneously formed of the same material. The method for forming the gate electrode, gate insulating layer and channel layer may be formed by a pulse laser deposition process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, or other suitable processes.
다음으로, 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극을 형성하고, 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하고, 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성할 수 있다. 제1, 2, 3 소스/드레인 전극의 생성 과정은 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하고, 광노광 공정 또는 리프트오프 공정에 의해 증착된 제1 전극층에서 제1 소스 전극과 제1 드레인 전극을 제외한 부분을 제거할 수 있다. 다음으로, 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 대략 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제2 전극층에서 제2 소스 전극과 제2 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다. 또한, 제3 채널층의 전면에 산화 인듐 실리콘(In-SiO)으로 구성된 제3 전극층을 대략 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제3 전극층에서 제3 소스 전극과 제3 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다. Next, a first source electrode and a first drain electrode are formed on the first channel layer, a second source electrode and a second drain electrode are formed on the second channel layer, and a third source is formed on the third channel layer. An electrode and a third drain electrode can be formed. In the process of generating the first, second and third source/drain electrodes, a first electrode layer composed of aluminum (Al) or titanium (Ti) is deposited on the front surface of the first channel layer to 10 nm or more and 40 nm or less, and a photoexposure process or lift-off is performed. The portion excluding the first source electrode and the first drain electrode may be removed from the first electrode layer deposited by the process. Next, a second electrode layer composed of indium tin oxide (In-SnO) is deposited on the front surface of the second channel layer using a sputtering method to a thickness of approximately 50 nm, and the second source from the second electrode layer deposited by a lift-off process. It may be formed by removing portions excluding the electrode and the second drain electrode. In addition, a third electrode layer made of indium silicon oxide (In-SiO) is deposited on the front surface of the third channel layer using a sputtering method to a thickness of approximately 50 nm, and the third source electrode in the third electrode layer deposited by the lift-off process. And a portion except the third drain electrode.
마지막으로, 제1 드레인 전극을 내부 전원과 연결하고, 제1 게이트 전극, 제1 소스 전극, 제2 드레인 전극을 출력 단자와 연결하고, 제2 소스 전극와 제3 드레인 전극을 연결하고, 제2 소스 단자와 그라운드를 연결하고, 제2 게이트 전극과 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하여 NAND 논리회로를 제조할 수 있다. 이때, 제1 소스 전극과 제1 드레인 전극은 제1 전극 물질(예: Ti/Al)로 형성되고, 제2 소스 전극과 제2 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질(예: In-SnO)로 형성되고, 제3 소스 전극과 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 제2 전극 물질과 문턱 전압이 상한 제3 전극 물질(예: In-SiO)로 형성되어야 한다.Finally, the first drain electrode is connected to the internal power source, the first gate electrode, the first source electrode, and the second drain electrode are connected to the output terminal, the second source electrode and the third drain electrode are connected, and the second source is A NAND logic circuit may be manufactured by connecting a terminal and a ground, and electrically connecting the second gate electrode and the third gate electrode to two input terminals. In this case, the first source electrode and the first drain electrode are formed of a first electrode material (for example, Ti/Al), and the second source electrode and the second drain electrode have a second threshold voltage that is relatively larger than the first electrode material. It is formed of an electrode material (eg, In-SnO), and the third source electrode and the third drain electrode have a relatively higher threshold voltage than the first electrode material, and a second electrode material and a third electrode material having a threshold voltage upper limit (eg : In-SiO).
또한, NOR 논리회로 제조방법은 상기의 마직막 배선하는 과정만이 상이하다. NOR 논리회로 제조를 위해서, 제1 드레인 전극을 내부 전원과 연결하고, 제1 게이트 전극을 제1 소스 전극, 제2 드레인 전극, 제3 드레인 전극, 출력 단자와 연결하고, 제2 소스 전극, 제3 소스 전극을 그라운드와 연결하고, 제2 게이트 전극과 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하여 NOR 논리회로를 제조할 수 있다. 이 경우에도, NAND 논리회로와 마찬가지로, 제1, 제2, 제3 전극 물질을 서로 다른 문턱 전압을 가지는 물질을 사용하여 형성하여햐 한다.In addition, in the NOR logic circuit manufacturing method, only the above-described last wiring is different. For manufacturing the NOR logic circuit, the first drain electrode is connected to the internal power supply, the first gate electrode is connected to the first source electrode, the second drain electrode, the third drain electrode, and the output terminal, and the second source electrode, the first 3 The NOR logic circuit can be manufactured by connecting the source electrode to the ground and electrically connecting the second gate electrode and the third gate electrode to two input terminals. Also in this case, like the NAND logic circuit, the first, second, and third electrode materials must be formed using materials having different threshold voltages.
도 11은 본 발명의 실시예들에 따른 전극가변 박막 트랜지스터 논리회로에 사용되는 전극 물질의 특성을 설명하기 위한 도면이다. 11 is a view for explaining characteristics of electrode materials used in an electrode variable thin film transistor logic circuit according to embodiments of the present invention.
도 11을 참조하면, 소스 전극과 드레인 전극을 타이타늄(Ti)/알루미늄(Al)으로 한 경우, 산화 인듐 실리콘(ISO)으로 한 경우, 산화 인듐 주석(ITO)으로 한 경우의 전기적 특성을 나타낸다. 즉, 전극 물질에 따라 전기적 특성과 문턱전압이 달라지는 것을 알 수 있다. 아래 [표 3]은 각각의 물질을 소스 전극과 드레인 전극으로 사용한 경우의 전기적 특성을 나타낸 것이다.Referring to FIG. 11, electrical characteristics when the source electrode and the drain electrode are made of titanium (Ti)/aluminum (Al), indium silicon oxide (ISO), and indium tin oxide (ITO) are shown. That is, it can be seen that the electrical characteristics and threshold voltages differ depending on the electrode material. [Table 3] below shows the electrical characteristics when each material is used as a source electrode and a drain electrode.
[표 3]에 도시된 바와 같이, 가장 작은 문턱전압을 가지는 소자를 제1 전극 물질로, 상대적으로 큰 문턱전압을 가지는 소자를 제2 전극 물질로 사용하는 것이 구동 속도를 빠르게 할 수 있다. 또한, 제3 전극 물질은 제1 전극 물질보다 상대적으로 큰 문턱전압을 가지면서, 제2 전극 물질과 문턱 전압이 상이한 물질을 선택할 수 있다. 예를 들어, 제1 전극 물질은 Ti/Al을 선택하고, 제2 전극 물질은 ITO를 선택하고, 제3 전극 물질은 ISO를 선택할 수 있다. As shown in [Table 3], using a device having the smallest threshold voltage as the first electrode material and a device having a relatively large threshold voltage as the second electrode material may increase the driving speed. In addition, the third electrode material may have a threshold voltage that is relatively larger than that of the first electrode material, and select a material having a different threshold voltage from the second electrode material. For example, Ti/Al may be selected as the first electrode material, ITO may be selected as the second electrode material, and ISO may be selected as the third electrode material.
따라서, 본 발명에 따르면, 공핍형 트랜지스터와 증가형 트랜지스터(제1, 제2 증가형 트랜지스터) 각각의 소스/드레인 전극의 전극 물질을 다르게 선택함으로써 구동속도가 향상된 논리회로, 즉, 인버터, 낸드(NAND), 노아(NOR) 논리회로를 구현할 수 있다. Therefore, according to the present invention, the depletion-type transistor and the incremental transistor (the first and second incremental transistors) have different driving material speeds by differently selecting the electrode materials of the source/drain electrodes, that is, an inverter, a NAND ( NAND), Noah (NOR) logic circuit.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and variations without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the claims below, and all technical spirits within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.
10: 기판
20a, 20b, 20c: 제1, 제2, 제3 게이트 전극
30a, 30b, 30c: 게이트 절연층
40a, 40b, 40c: 제1, 제2, 제3 채널층
50aD, 50bD, 50cD: 제1, 제2, 제3 드레인 전극
50aS, 50bS, 50cS: 제1, 제2, 제3 소스 전극
60a, 60b, 60c: 게이트 전극 단자
A, B: 입력 단자 Vout: 출력 단자
VDD: 내부 전원 GND: 그라운드10: substrate
20a, 20b, 20c: first, second, and third gate electrodes
30a, 30b, 30c: gate insulating layer
40a, 40b, 40c: first, second, and third channel layers
50aD, 50bD, 50cD: first, second, and third drain electrodes
50aS, 50bS, 50cS: first, second, and third source electrodes
60a, 60b, 60c: gate electrode terminal
A, B: Input terminal V out : Output terminal
V DD : Internal power supply GND: Ground
Claims (15)
상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 제1 증가형 트랜지스터;
상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제3 소스 전극과 제3 드레인 전극을 포함하는 제2 증가형 트랜지스터; 및
상기 전극들을 전기적으로 연결하는 배선부;를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고,
상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되고,
상기 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 상기 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성되고, 상기 제3 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
A depletion type transistor including a channel layer formed on a substrate, a first source electrode and a first drain electrode formed on the channel layer;
A first incremental transistor including a channel layer formed on the substrate, a second source electrode and a second drain electrode formed on the channel layer;
A second increased transistor including a channel layer formed on the substrate, a third source electrode and a third drain electrode formed on the channel layer; And
Includes; wiring portion for electrically connecting the electrodes;
The first source electrode and the first drain electrode are formed of a first electrode material, and the second source electrode and the second drain electrode are formed of a second electrode material having a threshold voltage relatively larger than that of the first electrode material. Become,
The third source electrode and the third drain electrode have relatively higher threshold voltages than the first electrode material, and are formed of a third electrode material having a different threshold voltage from the second electrode material.
The first electrode material is formed of at least one element of gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), or molybdenum (Mo) The second electrode material is formed of indium oxide-tin (In-SnO), and the third electrode material is formed of indium oxide-silicon (In-SiO).
상기 채널층은 비정질 X-Y-ZnO 박막으로 형성되고, 상기 X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 X 및 상기 Y는 0.01wt% 내지 30wt%의 함량으로 포함되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method of claim 6,
The channel layer is formed of an amorphous XY-ZnO thin film, and X is gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al), magnesium (Mg) Or at least one of copper (Cu) or a combination thereof, and Y is composed of at least one of indium (In) or tin (Sn) or a combination thereof, wherein X and Y are 0.01wt% to 30wt% Electrode variable thin film transistor logic circuit, characterized in that included as the content of.
상기 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제1 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제2 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제3 게이트 전극과 게이트 절연막을 더 포함하여 구성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method of claim 6,
The depletion-type transistor further includes a first gate electrode and a gate insulating layer between the substrate and the channel layer, and the first increase-type transistor further includes a second gate electrode and a gate insulating layer between the substrate and the channel layer. And the second increased transistor further comprises a third gate electrode and a gate insulating layer between the substrate and the channel layer.
상기 배선부는, 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제3 소스 전극과 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NAND 논리회로를 형성하는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method of claim 9,
The wiring unit connects the first drain electrode to an internal power source, connects the first gate electrode, the first source electrode, and the second drain electrode to an output terminal, and the second source electrode and the third drain electrode And connecting the third source electrode and the ground, and connecting the second gate electrode and the third gate electrode to two input terminals to form a NAND logic circuit. Circuit.
상기 배선부는, 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NOR 논리회로를 형성하는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method of claim 9,
The wiring unit connects the first drain electrode to an internal power source, connects the first gate electrode to the first source electrode, the second drain electrode, the third drain electrode, and the output terminal, and the second source An electrode variable thin film transistor logic circuit characterized by forming an NOR logic circuit by connecting an electrode and the third source electrode to ground, and connecting the second gate electrode and the third gate electrode to two input terminals.
상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계;
상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계; 및
상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제3 소스 전극과 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계;
를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 NAND 논리회로 제조방법.
Forming first, second, and third gate electrodes on the substrate;
Forming at least one gate insulating layer and first, second, and third channel layers on the first, second, and third gate electrodes;
A first source electrode and a first drain electrode on the first channel layer, a second source electrode and a second drain electrode on the second channel layer, and a third source electrode and a third drain on the third channel layer Forming an electrode; And
Connecting the first drain electrode to an internal power source, connecting the first gate electrode, the first source electrode, and the second drain electrode to an output terminal, and connecting the second source electrode and the third drain electrode, Connecting the third source electrode and ground, and electrically connecting the second gate electrode and the third gate electrode to two input terminals;
Including,
The first source electrode and the first drain electrode are formed of a first electrode material, and the second source electrode and the second drain electrode are formed of a second electrode material having a threshold voltage relatively larger than that of the first electrode material. The electrode variable thin film is characterized in that the third source electrode and the third drain electrode are formed of a third electrode material having a relatively larger threshold voltage than the first electrode material, and a different threshold voltage from the second electrode material. Transistor NAND logic circuit manufacturing method.
상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계;
상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계; 및
상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계;
를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 NOR 논리회로 제조방법.Forming first, second, and third gate electrodes on the substrate;
Forming at least one gate insulating layer and first, second, and third channel layers on the first, second, and third gate electrodes;
A first source electrode and a first drain electrode on the first channel layer, a second source electrode and a second drain electrode on the second channel layer, and a third source electrode and a third drain on the third channel layer Forming an electrode; And
The first drain electrode is connected to an internal power source, the first gate electrode is connected to the first source electrode, the second drain electrode, the third drain electrode, and the output terminal, and the second source electrode and the first 3 connecting the source electrode to ground, and electrically connecting the second gate electrode and the third gate electrode to two input terminals;
Including,
The first source electrode and the first drain electrode are formed of a first electrode material, and the second source electrode and the second drain electrode are formed of a second electrode material having a threshold voltage relatively larger than that of the first electrode material. The electrode variable thin film is characterized in that the third source electrode and the third drain electrode are formed of a third electrode material having a relatively larger threshold voltage than the first electrode material, and a different threshold voltage from the second electrode material. Transistor NOR logic circuit manufacturing method.
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