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KR102117614B1 - 박막트랜지스터 기판 및 기판의 신호선 리페어 방법 - Google Patents

박막트랜지스터 기판 및 기판의 신호선 리페어 방법 Download PDF

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KR102117614B1
KR102117614B1 KR1020130124926A KR20130124926A KR102117614B1 KR 102117614 B1 KR102117614 B1 KR 102117614B1 KR 1020130124926 A KR1020130124926 A KR 1020130124926A KR 20130124926 A KR20130124926 A KR 20130124926A KR 102117614 B1 KR102117614 B1 KR 102117614B1
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Abstract

본 발명은 박막트랜지스터 기판 및 기판의 신호선을 리페어하는 방법을 개시한다.
본 발명의 박막트랜지스터 기판은, 주사 신호를 전달하는 주사선; 발광 제어 신호를 전달하는 발광 제어선; 및 제1전극 및 제2전극을 포함하는 커패시터;를 포함하고, 상기 커패시터 제2전극이 복수의 분할 영역들, 상기 복수의 분할 영역들을 서로 연결하는 브릿지들 및 상기 주사선과 발광 제어선에 중첩하는 돌출부들을 구비할 수 있다.

Description

박막트랜지스터 기판 및 기판의 신호선 리페어 방법{Thin film transistor substrate and method of repairing signal line of the substrate}
본 발명은 박막트랜지스터 기판 및 기판의 신호선을 리페어하는 방법에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목받고 있다. 유기 발광 표시 장치는 기판 상에 배치된 다수의 신호선에 연결된 화소 회로 및 화소 회로와 연결된 유기발광소자를 포함한다.
본 발명의 실시예는 고해상도 표시 장치의 공간 제약 조건 하에서 신호선의 리페어가 가능한 박막 트랜지스터 기판 및 이를 포함하는 유기발광표시장치를 제공하고자 한다.
본 발명의 실시예에 따른 박막트랜지스터 기판은, 주사 신호를 전달하는 주사선; 발광 제어 신호를 전달하는 발광 제어선; 및 제1전극 및 제2전극을 포함하는 커패시터;를 포함하고, 상기 커패시터 제2전극이 복수의 분할 영역들, 상기 복수의 분할 영역들을 서로 연결하는 브릿지들 및 상기 주사선과 발광 제어선에 중첩하는 돌출부들을 구비할 수 있다.
상기 커패시터 제2전극의 분할 영역은 제1영역, 상기 주사선에 인접하고 상기 제1영역과 제1브릿지에 의해 연결된 제2영역, 상기 발광 제어선에 인접하고 상기 제1영역과 제2브릿지에 의해 연결된 제3영역을 포함할 수 있다.
상기 주사선이 단선된 경우, 상기 제1브릿지가 절단되어 상기 제2영역이 상기 커패시터 제2전극에서 분리되고, 상기 주사선의 단선 영역의 좌우측에서 상기 주사선과 중첩하는 상기 커패시터 제2전극의 돌출부들이 상기 주사선과 연결될 수 있다.
상기 발광 제어선이 단선된 경우, 상기 제2브릿지가 절단되어 상기 제3영역이 상기 커패시터 제2전극에서 분리되고, 상기 발광 제어선의 단선 영역의 좌우측에서 상기 발광 제어선과 중첩하는 상기 커패시터 제2전극의 돌출부들이 상기 발광 제어선과 연결될 수 있다.
상기 주사선 및 발광 제어선과 상기 커패시터 제2전극의 돌출부들은 절연층을 사이에 두고 절연될 수 있다.
상기 커패시터 제2전극의 각 분할 영역은 수평 방향으로 인접하는 화소들의 대응하는 분할 영역과 연결될 수 있다.
상기 커패시터 제2전극은 수평 방향으로 인접하는 화소들의 제1영역들을 연결하는 제1연결부, 제2영역들을 연결하는 제2연결부 및 제3영역들을 연결하는 제3연결부를 포함할 수 있다.
상기 주사선이 단선된 경우, 상기 제1브릿지 및 제1연결부가 절단되어 상기 제2영역이 상기 커패시터 제2전극에서 분리되고, 상기 주사선의 단선 영역의 좌우측에서 상기 주사선과 중첩하는 상기 커패시터 제2전극의 돌출부들이 상기 주사선과 연결될 수 있다.
상기 발광 제어선이 단선된 경우, 상기 제2브릿지 및 제3연결부가 절단되어 상기 제3영역이 상기 커패시터 제2전극에서 분리되고, 상기 발광 제어선의 단선 영역의 좌우측에서 상기 발광 제어선과 중첩하는 상기 커패시터 제2전극의 돌출부들이 상기 발광 제어선과 연결될 수 있다.
상기 커패시터 제2전극은 구동 전압선과 연결될 수 있다.
상기 구동 전압선은 인접하는 두 개의 화소가 공유할 수 있다.
상기 박막트랜지스터 기판은, 상기 커패시터와 수직으로 배치되며, 상기 제1전극을 게이트 전극으로 구비하고, 굴곡을 갖는 활성층을 포함하는 구동 박막 트랜지스터;를 더 포함할 수 있다.
본 발명의 실시예에 따른 박막트랜지스터 기판은, 단선된 신호선; 및 제1전극 및 제2전극을 포함하는 커패시터;를 포함하고, 상기 커패시터 제2전극이 제1영역 및 상기 신호선에 인접하고 상기 제1영역과 제1브릿지에 의해 연결된 제2영역을 포함하고, 상기 제1브릿지가 절단되어 상기 제2영역이 상기 커패시터 제2전극에서 분리되고, 상기 신호선의 단선 영역의 좌우측에서 상기 신호선과 중첩하는 상기 커패시터 제2전극의 돌출부들이 상기 신호선과 연결될 수 있다.
상기 신호선은 주사 신호를 인가하는 주사선 또는 발광 제어 신호를 인가하는 발광 제어선일 수 있다.
상기 커패시터 제2전극의 제1영역은 수평 방향으로 인접하는 화소들의 제1영역과 연결될 수 있다.
상기 커패시터 제2전극은 구동 전압선과 연결될 수 있다.
상기 구동 전압선은 인접하는 두 개의 화소가 공유할 수 있다.
상기 박막트랜지스터 기판은, 상기 커패시터와 수직으로 배치되며, 상기 제1전극을 게이트 전극으로 구비하고, 굴곡을 갖는 활성층을 포함하는 구동 박막 트랜지스터;를 더 포함할 수 있다.
본 발명의 실시예에 따른 박막트랜지스터 기판은, 제1전극 및 복수의 분할 영역들과, 상기 복수의 분할 영역들을 서로 연결하는 브릿지들과, 신호선에 중첩하는 돌출부들을 구비하는 제2전극을 포함하는 커패시터가 형성되고, 상기 박막트랜지스터 기판에서 단선된 신호선을 리페어하는 방법은, 상기 복수의 분할 영역들 중 상기 단선된 신호선과 인접한 제1 분할 영역과 나머지 분할 영역들을 연결하는 제1브릿지를 절단하여 상기 제1 분할 영역을 상기 커패시터 제2전극에서 분리하는 단계; 및 상기 단선된 신호선의 단선 영역의 좌우측에서 상기 단선된 신호선과 상기 커패시터 제2전극의 돌출부들을 연결하는 단계;를 포함할 수 있다.
본 발명의 실시예는 추가 리페어선의 삽입 없이 신호선의 리페어가 가능하여, 고해상도 표시 장치의 공간 제약을 해소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 등가 회로도이다.
도 2는 도 1에 도시된 화소를 구비하는 박막트랜지스터 기판을 나타내는 평면도 평면도이다.
도 3은 도 2의 커패시터의 제2전극을 나타낸 도면이다.
도 4는 도 2에 도시된 박막트랜지스터 기판에서 단선된 주사선을 리페어하는 방법을 개략적으로 나타낸 도면이다.
도 5는 도 1에 도시된 화소를 구비하는 박막트랜지스터 기판을 나타내는 평면도 평면도이다.
도 6은 도 5의 커패시터의 제2전극을 나타낸 도면이다.
도 7은 도 5에 도시된 박막트랜지스터 기판에서 단선된 발광 제어선을 리페어하는 방법을 개략적으로 나타낸 도면이다.
도 8은 도 1에 도시된 화소를 구비하는 박막트랜지스터 기판을 나타내는 평면도 평면도이다.
도 9는 도 8의 커패시터의 제2전극을 나타낸 도면이다.
도 10은 도 8에 도시된 박막트랜지스터 기판에서 단선된 주사선을 리페어하는 방법을 개략적으로 나타낸 도면이다.
도 11은 도 10의 A-A'를 따라 절단한 단면도이다.
도 12는 도 2에 도시된 박막트랜지스터 기판에서 단선된 발광 제어선을 리페어하는 방법을 개략적으로 나타낸 도면이다.
도 13은 도 12의 B-B'를 따라 절단한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 등가 회로도이다.
도 1에 도시된 화소(1)는 n번째 행 라인에 포함된 복수의 화소 중 하나로서, n번째 행 라인에 대응하는 주사선(SLn)과 n번째 행 라인 이전의 n-1번째 행 라인에 대응하는 주사선(SLn-1)에 각각 연결되어 있다. 본 발명의 실시예에 따른 화소(1)는 해당 행 라인에 대응하는 주사선과 그 이전 행 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니며, 복수의 주사선 중 두 개의 주사선에 연결될 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)와 연결되어 발광하는 유기발광소자(organic light emitting diode, OLED)를 포함한다.
박막 트랜지스터는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5), 제2 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)를 포함한다.
화소(1)는 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1 주사 신호(Sn)를 전달하는 제1 주사선(SLn), 초기화 박막 트랜지스터(T4)에 이전 주사 신호인 제2 주사 신호(Sn-1)를 전달하는 제2 주사선(SLn-1), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(ELn), 제1 주사선(SLn)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(DLm), 제1 전원전압(ELVDD)을 전달하며 데이터선(DLm)과 거의 평행하게 형성되어 있는 구동 전압선(PL), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하며 제2 주사선(SLn-1)과 거의 평행하게 형성되어 있는 초기화 전압선(VL), 및 바이패스 박막 트랜지스터(T7)에 바이패스 신호(BP)를 전달하는 바이패스 제어선(BPL)을 포함한다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 제1전극(Cst1)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광소자(OLED)에 구동 전류(Ioled)를 공급한다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 제1 주사선(SLn)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(DLm)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 이러한 스위칭 박막 트랜지스터(T2)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 제1 주사선(SLn)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 커패시터(Cst)의 제1 전극(Cst1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 제2 주사선(SLn-1)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(VL)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 커패시터(Cst)의 제1전극(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 초기화 박막 트랜지스터(T4)는 제2 주사선(SLn-1)을 통해 전달받은 제2 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1 발광 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(ELn)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(PL)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)과 연결되어 있다.
제2 발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(ELn)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기발광소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어선(ELn)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1 전원전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동 전류(Ioled)가 흐르게 된다.
바이패스 박막 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 제어선(BPL)과 연결되어 있고, 바이패스 박막 트랜지스터(T7)의 소스 전극(S7)은 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6) 및 유기발광소자(OLED)의 애노드 전극과 함께 연결되어 있고, 바이패스 박막 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압선(VL) 및 초기화 박막 트랜지스터(T4)의 소스 전극(S4)에 함께 연결되어 있다.
바이패스 박막 트랜지스터(T7)는 바이패스 제어선(BPL)으로부터 바이패스 신호(BP)를 전달받는다. 바이패스 신호(BP)는 바이패스 박막 트랜지스터(T7)를 항상 오프시킬 수 있는 소정 레벨의 전압이다. 바이패스 박막 트랜지스터(T7)는 오프 레벨의 전압을 게이트 전극(G7)에 전달받게 됨으로써, 바이패스 박막 트랜지스터(T7)가 항상 오프되고, 오프된 상태에서 구동 전류(Ioled)의 일부는 바이패스 전류(Ibp)로 바이패스 박막 트랜지스터(T7)를 통해 빠져나가게 한다.
블랙 영상을 표시하는 구동 박막 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 유기발광소자(OLED)가 발광하게 된다면 제대로 블랙 영상이 표시되지 않는다. 따라서, 본 발명의 실시예에 따른 유기 발광 표시 장치의 바이패스 박막 박막 트랜지스터(T7)는 구동 박막 트랜지스터(T1)의 최소 전류의 일부를 바이패스 전류(Ibp)로서 유기발광소자(OLED) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 구동 박막 트랜지스터(T1)의 최소 전류란 구동 박막 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 구동 박막 트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 이렇게 구동 박막 트랜지스터(T1)를 오프시키는 조건에서의 최소 구동 전류(예를 들어, 10pA 이하의 전류)가 유기발광소자(OLED)에 전달되어 블랙 휘도의 영상으로 표현된다.
블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 바이패스 전류(Ibp)의 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우에는 바이패스 전류(Ibp)의 영향이 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 유기발광소자(OLED)의 구동 전류(Ioled)는 바이패스 박막 트랜지스터(T7)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 전류로서, 블랙 영상을 확실하게 표현할 수 있는 수준으로 최소의 전류량을 가지게 된다. 따라서, 바이패스 박막 트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현하여 콘트라스트비를 향상시킬 수 있다.
커패시터(Cst)의 제2전극(Cst2)은 구동 전압선(PL)과 연결되어 있다. 커패시터(Cst)의 제1전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 함께 연결되어 있다.
유기발광소자(OLED)의 캐소드(cathode) 전극은 제2 전원전압(ELVSS)과 연결되어 있다. 유기발광소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Ioled)를 전달받아 발광함으로써 화상을 표시한다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다.
도 2는 도 1에 도시된 화소를 구비하는 박막트랜지스터 기판을 나타내는 평면도 평면도이다. 도 3은 도 2의 커패시터(Cst)의 제2전극(Cst2)을 나타낸 도면이다. 도 3은 설명의 편의를 위해 커패시터(Cst)의 제2전극(Cst2), 데이터선(DLm, DLm+1) 및 구동 전압선(PL)만을 도시하였다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 박막트랜지스터 기판에는 제1 주사 신호(Sn), 제2 주사 신호(Sn-1), 발광 제어 신호(En), 초기화 전압(Vint) 및 바이패스 신호(BP)를 각각 인가하며 행 방향을 따라 형성되어 있는 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(ELn), 초기화 전압선(VL) 및 바이패스 제어선(BPL)을 포함하고, 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(ELn), 초기화 전압선(VL) 및 바이패스 제어선(BPL) 모두와 교차하고 있으며 화소에 데이터 신호(Dm) 및 제1 전원전압(ELVDD)을 각각 인가하는 데이터선(DLm) 및 구동 전압선(PL)을 포함한다.
도 2의 박막트랜지스터 기판에는 인접하는 두 개의 제1화소(Pn,m)와 제2화소(Pn,m+1)가 도시되어 있다. 제1화소(Pn,m)와 제2화소(Pn,m+1)는 구동 전압선(PL)을 공유하고, 구동 전압선(PL)을 기준으로 대칭 구조를 갖는다.
본 발명의 일 실시예에 따른 박막트랜지스터 기판 상의 제1화소(Pn,m)와 제2화소(Pn,m+1) 각각에는 복수의 박막 트랜지스터(T1 내지 T7) 및 커패시터(Cst)가 형성되어 있으며, 도시하지 않았지만 비아홀(VIA)에 대응되는 영역에 유기발광소자(OLED)가 형성될 수 있다.
복수의 박막 트랜지스터(T1 내지 T7)는 활성층(112)을 따라 형성되어 있으며, 활성층(112)은 다양한 형상으로 굴곡되어 형성되어 있다. 이러한 활성층(112)은 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
구동 박막 트랜지스터(T1)는 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함한다. 소스 전극(S1)은 활성층에서 불순물이 도핑된 소스 영역에 해당하고, 드레인 전극(D1)은 활성층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G1)은 채널 영역과 중첩한다. 게이트 전극(G1)은 컨택홀들(41, 42)을 통해 제2 연결 부재(130)에 의해 커패시터(Cst)의 제1전극(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3), 및 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)과 연결된다. 구동 박막 트랜지스터(T1)의 활성층은 굴곡되어 있다. 도 2의 예에서는 구동 박막 트랜지스터(T1)의 활성층이 'ㄹ' 형상으로 배치되어 있다.
이와 같이, 굴곡된 활성층을 형성함으로써, 좁은 공간 내에 길게 활성층을 형성할 수 있다. 따라서, 구동 박막 트랜지스터(T1)의 활성층은 채널 영역을 길게 형성할 수 있으므로 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 된다. 따라서, 게이트 전압의 구동 범위가 넓으므로 게이트 전압의 크기를 변화시켜 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있으며, 그 결과 유기 발광 표시 장치의 해상도를 높이고 표시 품질을 향상시킬 수 있다. 이러한 구동 박막 트랜지스터(T1)의 활성층은 'S', 'M', 'W' 등의 다양한 실시예가 가능하다.
스위칭 박막 트랜지스터(T2)는 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함한다. 소스 전극(S2)은 활성층에서 불순물이 도핑된 소스 영역에 해당하고, 드레인 전극(D2)은 활성층에서 불순물이 도핑된 드레인 영역(D2)에 해당한다. 게이트 전극(G2)은 채널 영역과 중첩한다. 소스 전극(S2)은 컨택홀(43)을 통해 데이터선(DLm)과 연결된다. 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 제1 발광 제어 박막 트랜지스터(T5)의 드레인 전극(D5)과 연결되어 있다. 게이트 전극(G2)은 제1 주사선(SLn)의 일부에 의해 형성된다.
보상 박막 트랜지스터(T3)는 게이트 전극(G3), 소스 전극(S3) 및 드레인 전극(D3)을 포함한다. 소스 전극(S3)은 활성층에서 불순물이 도핑된 소스 영역에 해당하고, 드레인 전극(D3)은 활성층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G3)은 채널 영역과 중첩하고, 제1 주사선(SLn)의 일부에 의해 형성된다.
초기화 박막 트랜지스터(T4)는 게이트 전극(G4), 소스 전극(S4) 및 드레인 전극(D4)을 포함한다. 소스 전극(S4)은 활성층에서 불순물이 도핑된 소스 영역에 해당하고, 드레인 전극(D4)은 활성층에서 불순물이 도핑된 드레인 영역에 해당한다. 소스 전극(S4)은 컨택홀(45)을 통해 제3 연결 부재(140)에 의해 초기화 전압선(VL)과 연결될 수 있다. 게이트 전극(G4)은 채널 영역과 중첩한다. 게이트 전극(G4)은 제2 주사선(SLn-1)의 일부에 의해 듀얼 게이트 전극으로 형성되어 누설 전류(leakage current)를 방지한다.
제1 발광 제어 박막 트랜지스터(T5)는 게이트 전극(G5), 소스 전극(S5) 및 드레인 전극(D5)을 포함한다. 소스 전극(S5)은 활성층에서 불순물이 도핑된 소스 영역에 해당하고, 드레인 전극(D5)은 활성층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G5)은 채널 영역과 중첩한다. 소스 전극(S5)은 컨택홀들(44, 48)을 통해 구동 전압선(PL)과 연결될 수 있다. 게이트 전극(G5)은 발광 제어선(ELn)의 일부에 의해 형성된다.
제2 발광 제어 박막 트랜지스터(T6)는 게이트 전극(G6), 소스 전극(S6) 및 드레인 전극(D6)을 포함한다. 소스 전극(S6)은 활성층에서 불순물이 도핑된 소스 영역에 해당하고, 드레인 전극(D6)은 활성층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G6)은 채널 영역과 중첩한다. 드레인 전극(D6)은 컨택홀(46)을 통해 제1 연결 부재(120) 및 비아홀(VIA)을 통해 유기발광소자(OLED)의 애노드 전극과 연결된다. 게이트 전극(G6)은 발광 제어선(ELn)의 일부에 의해 형성된다.
바이패스 박막 트랜지스터(T7)는 게이트 전극(G7), 소스 전극(S7) 및 드레인 전극(D7)을 포함한다. 소스 전극(S7)은 활성층에서 불순물이 도핑된 소스 영역에 해당하고, 드레인 전극(D7)은 활성층에서 불순물이 도핑된 드레인 영역에 해당한다. 게이트 전극(G7)은 바이패스 제어선(BLP)과 연결되어 있다. 게이트 전극(G7)은 채널 영역과 중첩한다. 소스 전극(S7)은 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)과 직접 연결되어 있다. 드레인 전극(D7)은 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)과 직접 연결되어 있다.
커패시터(Cst)의 제1전극(Cst1)은 컨택홀(41)과 연결된 연결 부재(130)에 의해 보상 박막 트랜지스터(T3)의 드레인 전극(D3), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)과 함께 연결되어 있다. 커패시터(Cst)의 제1전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 역할을 동시에 한다. 커패시터(Cst)의 제2전극(Cst2)은 컨택홀(47)을 통해 구동 전압선(PL)과 연결되어, 구동 전압선(PL)으로부터 제1 전원전압(ELVDD)을 인가받는다.
커패시터(Cst)의 제1전극(Cst1)은 인접한 화소와 분리되어 사각 형상으로 형성되어 있으며, 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(ELn), 박막 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7)과 동일한 물질로 동일한 층에 형성되어 있다.
커패시터(Cst)의 제2전극(Cst2)은 인접한 화소와 연결되어 있으며, 초기화 전압선(VL)과 동일한 물질로 동일한 층에 형성되어 있다. 커패시터(Cst)의 제2전극(Cst2)은 제1전극(Cst1) 전체와 중첩하고, 구동 박막 트랜지스터(T1)와 수직으로 중첩하는 구조를 갖는다. 굴곡 형태를 가지는 구동 박막 트랜지스터(T1)의 활성층에 의해 줄어든 커패시터(Cst)의 영역을 확보하기 위해 구동 박막 트랜지스터(T1)의 활성층과 중첩하여 커패시터(Cst)를 형성함으로써, 고해상도에서도 커패시턴스의 확보가 가능하다.
도 3을 함께 참조하면, 커패시터(Cst)의 제2전극(Cst2)은 서로 분리된 면적을 갖는 분할 영역들인 제1영역(141)과 제2영역(142), 제1영역(141)과 제2영역(142)을 서로 연결하는 제1브릿지(144) 및 제1 주사선(SLn)에 중첩하는 제1돌출부(161)와 제2돌출부(162)를 구비한다.
인접하는 화소들의 제1영역(141)은 제1연결부(151)에 의해 서로 연결된다. 인접하는 화소들의 제2영역(142)은 제2연결부(152)에 의해 서로 연결된다.
커패시터(Cst)의 제2전극(Cst2)은 컨택홀(47)에 의해 수직 방향으로 연장된 구동 전압선(PL)과 연결될 수 있다. 예를 들어, 커패시터(Cst)의 제2전극(Cst2)의 제1연결부(151)가 컨택홀(47)을 통해 구동 전압선(PL)과 연결될 수 있다. 이에 따라, 구동 전압선(PL)은 커패시터(Cst)의 제2전극(Cst2)을 이용하여 수직 방향 및 수평 방향으로 상호 연결되는 메쉬 구조를 가질 수 있다. 또한 커패시터(Cst)의 제2전극(Cst2)은 제1 주사선(SLn)의 단선을 리페어하기 위해 사용될 수 있다.
데이터선(DLm)은 화소의 좌측 또는 우측에 수직 방향(세로 방향)으로 배치된다. 데이터선(DLm)은 컨택홀(43)을 통해 스위칭 박막 트랜지스터(T2)와 연결된다.
구동 전압선(PL)은 인접하는 제1화소(Pn,m)와 제2화소(Pn,m+1)의 사이에 수직 방향으로 데이터선(DLm)과 평행하게 배치된다. 구동 전압선(PL)은 인접하는 두 개의 제1화소(Pn,m)와 제2화소(Pn,m+1)가 공유한다. 구동 전압선(PL)은 컨택홀(47)에 의해 커패시터(Cst)의 제2전극(Cst2)과 연결된다.
도 4는 도 2에 도시된 박막트랜지스터 기판에서 단선된 주사선을 리페어하는 방법을 개략적으로 나타낸 도면이다.
도 4는 설명의 편의를 위해 커패시터(Cst)의 제2전극(Cst2), 데이터선(DLm, DLm+1) 및 구동 전압선(PL)만을 도시하였다.
도 4에 도시된 바와 같이, 제1화소(Pn,m)에 배치된 제1 주사선(SLn)이 단선된 경우, 제1 주사선(SLn)에 인접한 커패시터(Cst) 제2전극(Cst2)의 제2영역(142)을 제2전극(Cst2)으로부터 분리하고, 분리된 제2영역(142)을 제1 주사선(SLn)과 연결한다.
예를 들어, 제2전극(Cst2)의 제2영역(142)과 제1영역(141)을 연결하는 제1브릿지(144)와, 제1화소(Pn,m)와 수평 방향으로 인접하는 화소들(Pn,m-1, Pn,m+1)의 제2영역(142)과 연결된 좌우측의 제2연결부(152)들에 레이저 등을 조사하여 절단(cut)한다. 그리고, 제1 주사선(SLn)의 단선 영역 좌우측에 위치한 커패시터(Cst) 제2전극(Cst2)의 제1돌출부(161)와 제2돌출부(162)에 레이저 등을 조사하여 각각 제1 주사선(SLn)과 쇼트시켜 연결한다.
이에 따라, 커패시터(Cst) 제2전극(Cst2)의 제2영역(142)은 제1 주사선(SLn)이 제1 주사 신호(Sn)를 정상적으로 전달하는 경로 역할을 할 수 있다. 그리고, 나머지 제1영역(141)과 제3영역(143)은 커패시터(Cst) 제2전극(Cst2)의 역할 및 수평 방향으로 제1전원전압(ELVDD)을 전달하는 구동 전압선(PL)의 역할을 유지할 수 있다.
본 발명의 실시예에서, 제2전극(Cst2)은 커패시터(Cst)의 일 전극이면서 구동 전압선(PL)의 역할을 하고, 제1 주사선(SLn)에 단선 등의 결함이 발생한 경우에는 제1 주사선(SLn)의 리페어선으로 역할을 할 수 있다.
도 5는 도 1에 도시된 화소를 구비하는 박막트랜지스터 기판을 나타내는 평면도 평면도이다. 도 6은 도 5의 커패시터(Cst)의 제2전극(Cst2)을 나타낸 도면이다. 도 6은 설명의 편의를 위해 커패시터(Cst)의 제2전극(Cst2), 데이터선(DLm, DLm+1) 및 구동 전압선(PL)만을 도시하였다.
도 5에 도시된 실시예는 커패시터(Cst)의 제2전극(Cst2)이 도 2에 도시된 실시예와 상이하고, 그 외 구성은 동일하다. 이하에서는, 도 2와 동일한 구성에 대한 상세한 설명은 생략하겠다.
도 5 및 도 6을 함께 참조하면, 커패시터(Cst)의 제2전극(Cst2)은 서로 분리된 면적을 갖는 분할 영역들인 제1영역(141)과 제3영역(143), 제1영역(141)과 제3영역(143)을 서로 연결하는 제2브릿지(145) 및 발광 제어선(ELn)에 중첩하는 제3돌출부(171)와 제4돌출부(172)를 구비한다.
인접하는 화소들의 제1영역(141)은 제1연결부(151)에 의해 서로 연결된다. 인접하는 화소들의 제3영역(143)은 제3연결부(153)에 의해 서로 연결된다.
커패시터(Cst)의 제2전극(Cst2)은 컨택홀(47)에 의해 수직 방향으로 연장된 구동 전압선(PL)과 연결될 수 있다. 예를 들어, 커패시터(Cst)의 제2전극(Cst2)의 제1연결부(151)가 컨택홀(47)을 통해 구동 전압선(PL)과 연결될 수 있다. 이에 따라, 구동 전압선(PL)은 커패시터(Cst)의 제2전극(Cst2)을 이용하여 수직 방향 및 수평 방향으로 상호 연결되는 메쉬 구조를 가질 수 있다. 또한 커패시터(Cst)의 제2전극(Cst2)은 발광 제어선(ELn)의 단선을 리페어하기 위해 사용될 수 있다.
도 7은 도 5에 도시된 박막트랜지스터 기판에서 단선된 발광 제어선을 리페어하는 방법을 개략적으로 나타낸 도면이다.
도 7은 설명의 편의를 위해 커패시터(Cst)의 제2전극(Cst2), 데이터선(DLm, DLm+1) 및 구동 전압선(PL)만을 도시하였다.
도 7에 도시된 바와 같이, 제1화소(Pn,m)에 배치된 발광 제어선(ELn)이 단선된 경우, 발광 제어선(ELn)에 인접한 커패시터(Cst) 제2전극(Cst2)의 제3영역(143)을 제2전극(Cst2)으로부터 분리하고, 분리된 제3영역(143)을 발광 제어선(ELn)과 연결한다.
예를 들어, 제2전극(Cst2)의 제3영역(143)과 제1영역(141)을 연결하는 제2브릿지(145)와, 제1화소(Pn,m)와 수평 방향으로 인접하는 화소들(Pn,m-1, Pn,m+1)의 제3영역(143)과 연결된 좌우측의 제3연결부(153)들에 레이저 등을 조사하여 절단(cut)한다. 그리고, 발광 제어선(ELn)의 단선 영역 좌우측에 위치한 커패시터(Cst) 제2전극(Cst2)의 제3돌출부(171)와 제4돌출부(172)에 레이저 등을 조사하여 각각 발광 제어선(ELn)과 쇼트시켜 연결한다.
이에 따라, 커패시터(Cst) 제2전극(Cst2)의 제3영역(143)은 발광 제어선(ELn)이 발광 제어신호(En)를 정상적으로 전달하는 경로 역할을 할 수 있다. 그리고 나머지 제1영역(141)과 제2영역(142)은 커패시터(Cst) 제2전극(Cst2)의 역할 및 수평 방향으로 제1전원전압(ELVDD)을 전달하는 구동 전압선(PL)의 역할을 유지할 수 있다.
본 발명의 실시예에서, 제2전극(Cst2)은 커패시터(Cst)의 일 전극이면서 구동 전압선(PL)의 역할을 하고, 발광 제어선(ELn)에 단선 등의 결함이 발생한 경우에 발광 제어선(ELn)의 리페어선으로 역할을 할 수 있다.
도 8은 도 1에 도시된 화소를 구비하는 박막트랜지스터 기판을 나타내는 평면도 평면도이다. 도 9는 도 8의 커패시터(Cst)의 제2전극(Cst2)을 나타낸 도면이다. 도 9는 설명의 편의를 위해 커패시터(Cst)의 제2전극(Cst2), 데이터선(DLm, DLm+1) 및 구동 전압선(PL)만을 도시하였다.
도 8에 도시된 실시예는 커패시터(Cst)의 제2전극(Cst2)이 도 2에 도시된 실시예와 상이하고, 그 외 구성은 동일하다. 이하에서는, 도 2와 동일한 구성에 대한 상세한 설명은 생략하겠다.
도 8 및 도 9를 함께 참조하면, 커패시터(Cst)의 제2전극(Cst2)은 서로 분리된 면적을 갖는 복수의 분할 영역들(141, 142, 143), 복수의 분할 영역들(141, 142, 143)을 서로 연결하는 복수의 브릿지들(144, 145) 및 제1 주사선(SLn)과 발광 제어선(ELn)에 중첩하는 복수의 돌출부들(161, 162, 171, 172)를 구비한다.
복수의 분할 영역들은 중앙에 배치된 제1영역(141), 제1 주사선(SLn)에 인접한 제2영역(142), 발광 제어선(ELn)에 인접하는 제3영역(143)을 포함한다. 복수의 브릿지들은 제1영역(141)과 제2영역(142)을 서로 연결하는 제1브릿지(144)와 제1영역(141)과 제3영역(143)을 서로 연결하는 제2브릿지(145)를 포함한다. 복수의 돌출부들은 제1 주사선(SLn)에 각각 중첩하는 제1돌출부(161)와 제2돌출부(162), 발광 제어선(ELn)에 중첩하는 제3돌출부(171)와 제4돌출부(172)를 포함한다.
인접하는 화소들의 제1영역(141)은 제1연결부(151)에 의해 서로 연결된다. 인접하는 화소들의 제2영역(142)은 제2연결부(152)에 의해 서로 연결된다. 인접하는 화소들의 제3영역(143)은 제3연결부(153)에 의해 서로 연결된다.
커패시터(Cst)의 제2전극(Cst2)은 컨택홀(47)에 의해 수직 방향으로 연장된 구동 전압선(PL)과 연결될 수 있다. 예를 들어, 커패시터(Cst)의 제2전극(Cst2)의 제1연결부(151)가 컨택홀(47)을 통해 구동 전압선(PL)과 연결될 수 있다. 이에 따라, 구동 전압선(PL)은 커패시터(Cst)의 제2전극(Cst2)을 이용하여 수직 방향 및 수평 방향으로 상호 연결되는 메쉬 구조를 가질 수 있다. 또한 커패시터(Cst)의 제2전극(Cst2)은 제1 주사선(SLn) 및 발광 제어선(ELn)의 단선을 리페어하기 위해 사용될 수 있다.
도 10은 도 8에 도시된 박막트랜지스터 기판에서 단선된 주사선을 리페어하는 방법을 개략적으로 나타낸 도면이다. 도 11은 도 10의 A-A'를 따라 절단한 단면도이다.
도 10은 설명의 편의를 위해 커패시터(Cst)의 제2전극(Cst2)만을 도시하였으며, 도 11은 도 10의 A-A'를 따라 박막트랜지스터 기판을 절단한 단면을 도시하였다.
도 10 및 도 11을 함께 참조하면, 박막트랜지스터 기판(이하, '기판'이라 함)(100) 상에 버퍼층(101)을 형성한다. 기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 기판(100)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재 또는 금속 재 등, 다양한 재질의 기판을 이용할 수 있다. 버퍼층(101)은 선택에 의해 생략할 수 있다.
버퍼층(101) 상부에는 활성층(112)이 형성된다. 활성층(112)은 반도체를 포함할 수 있고, 산화물 반도체로 형성될 수 있다. 활성층(112)은 기판(100) 상에 반도체층을 증착시키고, 활성층 패턴에 따라 반도체층을 패터닝 및 결정화시켜 형성된다. 이때 반도체층을 먼저 패터닝한 후 결정화시킬 수 있고, 반대로 반도체층을 먼저 결정화시킨 후 패터닝하는 것도 가능하다. 결정화는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법, ASLS(advanced sequential lateral solidification)법 등 다양한 방법에 의해 수행될 수 있다. 활성층(112)을 따라 박막 트랜지스터가 형성된다.
활성층(112)이 형성된 기판(100) 상에는 제1절연막(102)이 형성된다. 제1절연막(102)은 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
제1절연막(102) 상부에는 구동 박막 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 제1전극(Cst1), 제1 주사선(SLn)을 포함하는 제1 게이트 배선이 형성된다. 도시되지 않았으나, 제1 게이트 배선은 그 외 박막 트랜지스터(T2 내지 T7)의 게이트 전극(G2 내지 G7), 제2 주사선(SLn-1), 발광 제어선(ELn), 바이패스 제어선(BPL)을 더 포함한다.
제1 게이트 배선은 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 이들의 합금 등과 같은 금속 물질을 포함하여 단일층 또는 복수층 구조로 형성할 수 있다.
제1 게이트 배선이 형성된 기판(100) 상의 활성층(112)에 불순물을 도핑하여, 각 박막 트랜지스터(T1 내지 T7)의 활성층에 불순물이 도핑되지 않은 채널 영역, 채널 영역의 양 옆으로 불순물이 도핑된 소스 영역 및 드레인 영역을 형성한다. 소스 영역 및 드레인 영역은 각각 소스 전극 및 드레인 전극에 해당한다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 도핑은 제2절연막(103) 형성 후에 수행될 수도 있다.
도 11에는 구동 박막 트랜지스터(T1)의 활성층(112)의 일부가 도시되어 있다.
제1 게이트 배선 상부에 제2절연막(103)이 형성된다. 제2절연막(103)은 커패시터(Cst)의 유전체로서의 기능도 한다. 제2절연막(103)은 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
제2절연막(103) 상부에 커패시터(Cst)의 제2전극(Cst2)을 포함하는 제2 게이트 배선을 형성한다. 제2 게이트 배선은 초기화 전압선(VL)을 더 포함한다. 제2 게이트 배선은 제1 게이트 배선과 유사하게 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 이들의 합금 등과 같은 금속 물질을 포함하여 단일층 또는 복수층 구조로 형성할 수 있다.
제2 게이트 배선이 형성된 기판(100) 상에 제3절연막(104)이 형성된다. 제3절연막(104)은 제1절연막(102) 및 제2절연막(103)과 마찬가지로, 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
제3절연막(104)이 형성된 기판(100) 상에 데이터선(DLm)을 포함하는 데이터 배선이 형성된다. 데이터 배선은 구동 전압선(PL), 제1 내지 제3 연결 부재(120, 130, 140)를 더 포함한다. 데이터 배선은 제1 게이트 배선 및 제2 게이트 배선과 유사하게, 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 이들의 합금 등과 같은 금속 물질을 포함하여 단일층 또는 복수층 구조로 형성할 수 있다.
제3절연막(104) 상부에는 데이터 배선을 덮는 보호막(105)이 형성된다.
제1화소(Pn,m)에 배치된 제1 주사선(SLn)이 단선(open)된 경우, 제1 주사선(SLn)에 인접한 커패시터(Cst) 제2전극(Cst2)의 제2영역(142)을 제2전극(Cst2)으로부터 분리하고, 분리된 제2영역(142)을 제1 주사선(SLn)과 연결한다.
예를 들어, 커패시터(Cst)의 제2전극(Cst2)의 제1영역(141)과 제2영역(142)을 연결하는 제1브릿지(144)와, 제1화소(Pn,m)와 수평 방향으로 인접하는 화소들(Pn,m-1, Pn,m+1)의 제2영역(142)을 연결하는 좌우측의 제2연결부(152)들에 레이저 등을 조사하여 절단(cut)한다. 그리고, 제1 주사선(SLn)의 단선 영역 좌우측에 위치한 커패시터(Cst) 제2전극(Cst2)의 제1돌출부(161)와 제2돌출부(162)에 레이저 등을 조사하여 각각 제1 주사선(SLn)과 쇼트시켜 연결한다.
이에 따라, 커패시터(Cst) 제2전극(Cst2)의 제2영역(142)은 제1 주사선(SLn)이 제1 주사 신호(Sn)를 정상적으로 전달하는 경로 역할을 할 수 있다. 그리고, 나머지 제1영역(141)과 제3영역(143)은 커패시터(Cst) 제2전극(Cst2)의 역할 및 수평 방향으로 제1전원전압(ELVDD)을 전달하는 구동 전압선(PL)의 역할을 유지할 수 있다.
본 발명의 실시예에서, 제2전극(Cst2)은 커패시터(Cst)의 일 전극이면서 구동 전압선(PL)의 역할을 하고, 제1 주사선(SLn)에 단선 등의 결함이 발생한 경우에 제1 주사선(SLn)의 리페어선으로 역할을 할 수 있다.
도 12는 도 2에 도시된 박막트랜지스터 기판에서 단선된 발광 제어선을 리페어하는 방법을 개략적으로 나타낸 도면이다. 도 13은 도 12의 B-B'를 따라 절단한 단면도이다.
도 12는 설명의 편의를 위해 커패시터(Cst)의 제2전극(Cst2)만을 도시하였으며, 도 13은 도 12의 B-B'를 따라 박막트랜지스터 기판을 절단한 단면을 도시하였다.
도 12를 참조하면, 발광 제어선(ELn)이 단선(open)된 경우, 커패시터(Cst) 제2전극(Cst2)의 제1영역(141)과 제3영역(143)을 연결하는 제2브릿지(145)와 좌우측 제3결부(153)를 절단(cut)한다. 그리고, 발광 제어선(ELn)과 중첩하는 제3 및 제4 돌출부(171, 172)를 각각 발광 제어선(ELn)과 쇼트(short)시켜 연결한다.
도 13을 함께 참조하면, 제2화소(Pn,m+1)에 배치된 발광 제어선(ELn)이 단선된 경우, 발광 제어선(ELn)에 인접한 커패시터(Cst) 제2전극(Cst2)의 제3영역(143)을 제2전극(Cst2)으로부터 분리하고, 분리된 제3영역(143)을 발광 제어선(ELn)과 연결한다.
예를 들어, 제2전극(Cst2)의 제3영역(143)과 제1영역(141)을 연결하는 제2브릿지(145)와 제2화소(Pn,m+1)와 수평 방향으로 인접하는 화소 간의 제3영역(143)을 연결하는 좌우측의 제3연결부(153)들에 레이저 등을 조사하여 절단(cut)한다. 그리고, 발광 제어선(ELn)의 단선 영역 좌우측에 위치한 커패시터(Cst) 제2전극(Cst2)의 제3돌출부(171)와 제4돌출부(172)에 레이저 등을 조사하여 각각 발광 제어선(ELn)과 쇼트시켜 연결한다.
본 발명의 실시예에서, 제2전극(Cst2)은 커패시터(Cst)의 일 전극이면서 구동 전압선(PL)의 역할을 하고, 발광 제어선(ELn)에 단선 등의 결함이 발생한 경우, 발광 제어선(ELn)의 리페어선으로 역할을 할 수 있다.
도시되지 않았으나, 보호막(105)에는 비아홀(VIA)이 형성된다. 보호막(105) 상부에는 비아홀(VIA)을 덮으며 유기발광소자(OLED)의 애노드 전극(화소 전극)이 형성된다.
화소 전극의 가장자리 및 보호막(105) 위에는 화소 정의막이 형성되고, 화소 정의막은 화소 전극을 드러내는 화소 개구부를 가진다. 화소 정의막은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 유기물 또는 실리카 계열의 무기물 등으로 만들 수 있다. 화소 개구부로 노출된 화소 전극 위에는 유기 발광층이 형성되고, 유기 발광층 상에는 캐소드 전극(공통 전극)이 기판(100) 전면에 형성된다. 이와 같이, 화소 전극, 유기 발광층 및 공통 전극을 포함하는 유기발광소자(OLED)가 형성된다. 여기서, 유기 발광 표시 장치의 구동 방법에 따라 화소 전극이 캐소드 전극이 되고, 공통 전극이 애노드 전극이 될 수도 있다.
도 10 및 도 11에서는 각각 제1 주사선(SLn)과 발광 제어선(ELn)의 단선을 리페어하는 방법을 개시하고 있으나, 본 발명의 실시예는 이에 한정되지 않고, 한 화소에서 제1 주사선(SLn)과 발광 제어선(ELn)이 모두 단선된 경우, 제1영역(141)만을 커패시터(Cst) 제2전극(Cst2) 및 구동 전압선(PL)의 역할을 수행하도록 하고, 그 외 제2영역(142)과 제3영역(143)을 각각 제1 주사선(SLn)과 발광 제어선(ELn)의 리페어에 이용할 수 있다.
본 발명의 실시예에서는 화소에 7개의 박막 트랜지스터(thin film transistor, TFT)와 1개의 커패시터(capacitor)를 구비하는 구조의 유기 발광 표시 장치를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 표시 장치는 하나의 화소에 복수 개의 박막 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (20)

  1. 제1방향으로 연장된 제1신호선;
    상기 제1방향으로 연장되고 상기 제1신호선과 이격된 제2신호선; 및
    평면상 상기 제1신호선과 상기 제2신호선 사이에 배치되고, 제1전극 및 상기 제1전극 상부의 제2전극을 포함하는 커패시터;를 포함하고,
    상기 커패시터의 제2전극이 복수의 분할 영역들, 상기 복수의 분할 영역들을 서로 연결하는 브릿지들 및 상기 복수의 분할 영역들 중 상기 제1신호선과 상기 제2신호선에 인접한 분할영역들로부터 돌출되어 상기 제1신호선과 상기 제2신호선에 중첩하는 돌출부들을 구비하는, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 커패시터의 제2전극의 분할 영역들은 제1영역, 상기 제1신호선에 인접하고 상기 제1영역과 제1브릿지에 의해 연결된 제2영역, 상기 제2신호선에 인접하고 상기 제1영역과 제2브릿지에 의해 연결된 제3영역을 포함하는, 박막트랜지스터 기판.
  3. 제2항에 있어서,
    상기 제1신호선 및 상기 제1브릿지가 단선되고,
    상기 커패시터의 제2전극의 상기 제2영역이 상기 커패시터의 제2전극의 상기 제1영역과 전기적으로 분리되고, 상기 제1신호선의 단선 영역의 좌측 및 우측에서 상기 제1신호선과 중첩하는 상기 커패시터의 제2전극의 돌출부들이 상기 제1신호선과 전기적으로 연결된, 박막트랜지스터 기판.
  4. 제2항에 있어서,
    상기 제2신호선 및 상기 제2브릿지가 단선되고,
    상기 커패시터의 제2전극의 상기 제3영역이 상기 커패시터의 제2전극의 상기 제1영역과 전기적으로 분리되고, 상기 제2신호선의 단선 영역의 좌측 및 우측에서 상기 제2신호선과 중첩하는 상기 커패시터의 제2전극의 돌출부들이 상기 제2신호선과 전기적으로 연결된, 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1신호선 및 상기 제2신호선과 상기 커패시터의 제2전극의 돌출부들은 절연층을 사이에 두고 절연된, 박막트랜지스터 기판.
  6. 제1항에 있어서,
    상기 커패시터의 제2전극의 각 분할 영역은 수평 방향으로 인접하는 화소들의 대응하는 분할 영역과 연결된, 박막트랜지스터 기판.
  7. 제2항에 있어서,
    상기 커패시터의 제2전극은 수평 방향으로 인접하는 화소들의 제1영역들을 연결하는 제1연결부, 제2영역들을 연결하는 제2연결부 및 제3영역들을 연결하는 제3연결부를 포함하는, 박막트랜지스터 기판.
  8. 제7항에 있어서,
    상기 제1신호선, 상기 제1브릿지 및 상기 제1연결부가 단선되고,
    상기 커패시터의 제2전극의 상기 제2영역이 상기 커패시터의 제2전극의 상기 제2영역과 전기적으로 분리되고, 상기 제1신호선의 단선 영역의 좌측 및 우측에서 상기 제1신호선과 중첩하는 상기 커패시터의 제2전극의 돌출부들이 상기 제1신호선과 전기적으로 연결된, 박막트랜지스터 기판.
  9. 제7항에 있어서,
    상기 제2신호선, 상기 제2브릿지 및 상기 제3연결부가 단선되고,
    상기 커패시터의 제2전극의 제3영역이 상기 커패시터의 제2전극의 상기 제2영역과 분리되고, 상기 제2신호선의 단선 영역의 좌측 및 우측에서 상기 제2신호선과 중첩하는 상기 커패시터 제2전극의 돌출부들이 상기 제2신호선과 전기적으로 연결된, 박막트랜지스터 기판.
  10. 제1항에 있어서,
    상기 커패시터의 제2전극은 구동 전압선과 연결된, 박막트랜지스터 기판.
  11. 제10항에 있어서,
    상기 구동 전압선은 인접하는 두 개의 화소가 공유하는, 박막트랜지스터 기판.
  12. 제1항에 있어서,
    상기 커패시터와 수직으로 배치되며, 상기 커패시터의 제1전극을 게이트 전극으로 구비하고, 굴곡을 갖는 활성층을 포함하는 구동 박막 트랜지스터;를 더 포함하는, 박막트랜지스터 기판.
  13. 단선된 신호선;
    제1전극 및 상기 제1전극 상부의 제2전극을 포함하는 커패시터; 및
    평면상, 상기 커패시터의 제2전극과 동일층에, 상기 신호선 및 상기 커패시터의 제2전극 사이에 배치되고, 상기 신호선의 단선 영역의 좌측 및 우측에서 상기 신호선과 중첩하는 돌출부들이 상기 신호선과 각각 전기적으로 연결된 도전층;을 포함하는, 박막트랜지스터 기판.
  14. 제13항에 있어서,
    상기 신호선이 주사 신호를 인가하는 주사선인, 박막트랜지스터 기판.
  15. 제13항에 있어서,
    상기 신호선이 발광 제어 신호를 인가하는 발광 제어선인, 박막트랜지스터 기판.
  16. 제13항에 있어서,
    상기 커패시터의 제2전극은 수평 방향으로 인접하는 화소들의 커패시터의 제2전극과 연결된, 박막트랜지스터 기판.
  17. 제16항에 있어서,
    상기 커패시터의 제2전극은 구동 전압선과 연결된, 박막트랜지스터 기판.
  18. 제17항에 있어서,
    상기 구동 전압선은 인접하는 두 개의 화소가 공유하는, 박막트랜지스터 기판.
  19. 제13항에 있어서,
    상기 커패시터와 수직으로 배치되며, 상기 커패시터의 제1전극을 게이트 전극으로 구비하고, 굴곡을 갖는 활성층을 포함하는 구동 박막 트랜지스터;를 더 포함하는, 박막트랜지스터 기판.
  20. 제1전극 및 복수의 분할 영역들과, 상기 복수의 분할 영역들을 서로 연결하는 브릿지들과, 신호선에 중첩하는 돌출부들을 구비하는 제2전극을 포함하는 커패시터가 형성된 박막트랜지스터 기판에서 단선된 신호선을 리페어하는 방법에 있어서,
    상기 복수의 분할 영역들 중 상기 단선된 신호선과 인접한 제1 분할 영역과 나머지 분할 영역들을 연결하는 제1브릿지를 절단하여 상기 제1 분할 영역을 상기 커패시터의 제2전극에서 분리하는 단계; 및
    상기 단선된 신호선의 단선 영역의 좌측 및 우측에서 상기 단선된 신호선과 상기 커패시터 제2전극의 돌출부들을 전기적으로 연결하는 단계;를 포함하는 박막트랜지스터 기판에서 단선된 신호선을 리페어하는 방법.
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