KR102111459B1

KR102111459B1 - Nitride semiconductor and method thereof

Info

Publication number: KR102111459B1
Application number: KR1020130073271A
Authority: KR
Inventors: 황의진; 장태훈; 김준호; 김재무; 조성무
Original assignee: 엘지전자 주식회사
Priority date: 2013-06-25
Filing date: 2013-06-25
Publication date: 2020-05-15
Anticipated expiration: 2033-06-25
Also published as: KR20150000753A

Abstract

본 명세서는, 핵생성층 및 채널층 사이에 InAlGaN 중간층을 성장시켜, 기판과 핵생성층 사이의 격자상수 차에 의해 발생하는 결함과 전위들의 진행을 억제하는 구조를 가지는 반도체 소자 및 그 제조방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, AlN 층; 상기 AlN 층 상에 형성된 InAlGaN 중간층; 상기 InAlGaN 중간층 상에 형성된 GaN 채널층; 및 상기 GaN 채널층 상에 형성된 AlGaN 장벽층을 포함할 수 있다.In this specification, a semiconductor device having a structure for inhibiting the progress of defects and dislocations caused by a lattice constant difference between a substrate and a nucleation layer by growing an InAlGaN intermediate layer between the nucleation layer and the channel layer and a method of manufacturing the same to provide.
To this end, a semiconductor device according to an embodiment includes an AlN layer; An InAlGaN intermediate layer formed on the AlN layer; A GaN channel layer formed on the InAlGaN intermediate layer; And an AlGaN barrier layer formed on the GaN channel layer.

Description

Nitride semiconductor device and its manufacturing method {Nitride semiconductor and method thereof}

본 명세서는 반도체 소자 및 그 제조방법에 관한 것이다.This specification relates to a semiconductor device and its manufacturing method.

Green energy 가 강조되면서 전력 반도체의 중요성이 더 높아지고 있다. 전기 자동차, 에어컨, 냉장고등의 인버터에 사용되는 전력 반도체는 현재 Silicon으로 제작 되고 있다. 하지만 새로운 물질의 질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온과 고주파 동작 특성이 주목되는 것으로써 차세대 전력 반도체 소자의 재료로 선행 연구되고 있다.As green energy is emphasized, the importance of power semiconductors is increasing. Power semiconductors used in inverters such as electric vehicles, air conditioners, and refrigerators are currently made of Silicon. However, a nitride semiconductor of a new material is being studied as a material for a next-generation power semiconductor device because of its high critical electric field, low on-resistance, high temperature and high-frequency operation characteristics, compared to silicon.

고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다. High output power devices are mainly mainstream, mainly MOSFET and IGBT, and GaN series devices such as HEMT, HFET, and MOSFET are being studied.

HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.In the case of HEMT, it is used in a high-frequency communication device or the like using high electron mobility.

또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다. In addition, HEMTs are used in power semiconductors and high-frequency communication devices. In recent years, the development of hybrid / fuel cell vehicles is in progress, and several foreign companies are launching hybrid vehicles. Voltage booster converters that connect motors and generators in hybrid vehicles and semiconductor switches in inverters require reliable operation at high temperatures due to the heat generated by the engine. GaN enables reliable high-temperature operation due to the wide band gap, and is suitable as a next-generation semiconductor switch in a hybrid vehicle.

그 중 일본 Furukawa Electric이 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT) discrete를 발표하였으며, 750 V의 높은 항복 전압과 6.3 mΩ-cm2의 낮은 온-저항을 가져 기존 Si MOSFET, Si superjunction MOSFET 및 SiC MESFET에 비하여 우수한 특성을 가짐을 증명하였다. 또한 발표된 GaN discrete는 225℃의 고온에서도 안정적인 스위칭 동작을 하였다.Among them, Furukawa Electric of Japan has announced an AlGaN / GaN high-electron-mobility transistor (HEMT) discrete, and has a high breakdown voltage of 750 V and a low on-resistance of 6.3 mΩ-cm2, resulting in a conventional Si MOSFET. , Si superjunction MOSFET and SiC MESFET proved to have excellent properties. In addition, the announced GaN discrete has a stable switching operation even at a high temperature of 225 ° C.

도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.1 is an exemplary view showing a general structure of a heterojunction field effect transistor (HFET).

도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.Referring to FIG. 1, a typical HFET may switch 2DEG current flowing from a drain electrode to a source electrode through a Schottky gate electrode.

일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.The general HFET 10 includes a substrate (not shown), a first GaN layer 11 formed on the substrate, an AlGaN layer 12 formed on the first GaN layer, and a second GaN formed on the AlGaN layer. It may include a layer 13, a gate electrode 14 formed on the second GaN layer, a source electrode 15 and a drain electrode 16.

한편, GaN를 이용한 소자의 경우 기판 선정에 따라서 가격과 소자의 특성이 달라지기도 한다. GaN on Silicon은 낮은 가격과 Silicon 공정 프로세스의 확립으로 가장 많이 쓰이는 구조이지만 높은 Lattice mismatch로 인해서 에피(Epi)가 defective 해질 수 있고, 실리콘(Silicon) 기판이 stress를 받음으로써 높은 bow와 surface crack이 발생하는 경우가 있을 수 있으며, GaN를 직접 Silicon 위에 성장할 경우 melting back현상에 의해서 Silicon이 GaN에 etching되는 현상이 발생할 수 있는 문제점이 있을 수 있다.On the other hand, in the case of a device using GaN, the price and characteristics of the device may vary depending on the substrate selection. GaN on Silicon is the most commonly used structure due to its low price and establishment of a silicon process process, but due to high lattice mismatch, the epi can be defective, and the silicon substrate is stressed, resulting in high bow and surface crack. There may be a case, and when GaN is directly grown on silicon, there may be a problem that silicon may be etched into GaN due to a melting back phenomenon.

본 명세서는 핵생성층 및 채널층 사이에 InAlGaN 중간층을 성장시켜, 기판과 핵생성층 사이의 격자상수 차에 의해 발생하는 결함과 전위들의 진행을 억제하는 구조를 가지는 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.The present specification provides a semiconductor device having a structure for growing an InAlGaN intermediate layer between a nucleation layer and a channel layer to suppress the progress of defects and dislocations caused by a lattice constant difference between the substrate and the nucleation layer, and a method for manufacturing the same. It has its purpose.

상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, AlN 층; 상기 AlN 층 상에 형성된 InAlGaN 중간층; 상기 InAlGaN 중간층 상에 형성된 GaN 채널층; 및 상기 GaN 채널층 상에 형성된 AlGaN 장벽층을 포함할 수 있다.A semiconductor device according to the present specification for achieving the above objects, an AlN layer; An InAlGaN intermediate layer formed on the AlN layer; A GaN channel layer formed on the InAlGaN intermediate layer; And an AlGaN barrier layer formed on the GaN channel layer.

본 명세서와 관련된 일 예로서, InAlGaN 중간층의 조성은, In_xAl_yGa₁ _-x- _yN으로 표현되고, 0 < x <0.1, 0 ≤ y < 1인 것일 수 있다.As an example related to the present specification, the composition of the InAlGaN intermediate layer is represented by In _x Al _y Ga ₁ _-x- _y N, and may be 0 <x <0.1, 0 ≤ y <1.

본 명세서와 관련된 일 예로서, 상기 InAlGaN 중간층의 In의 조성 x는, 상기 InAlGaN 중간층의 성장 방향으로 유지되거나 감소되는 것일 수 있다.As an example related to the present specification, the composition x of In in the InAlGaN intermediate layer may be maintained or decreased in the growth direction of the InAlGaN intermediate layer.

본 명세서와 관련된 일 예로서, 상기 InAlGaN 중간층의 Al의 조성 y는, 상기 InAlGaN 중간층의 성장 방향으로 유지되거나 감소되는 것일 수 있다.As an example related to the present specification, the composition y of Al in the InAlGaN intermediate layer may be maintained or decreased in the growth direction of the InAlGaN intermediate layer.

본 명세서와 관련된 일 예로서, 상기 x 및 y 중 적어도 하나는, 상기 InAlGaN 중간층의 성장 방향으로 불연속적으로 감소되는 것일 수 있다.As an example related to the present specification, at least one of x and y may be discontinuously reduced in the growth direction of the InAlGaN intermediate layer.

본 명세서와 관련된 일 예로서, 상기 InAlGaN 중간층의 성장 방향은, [0 0 1] 격자 방향인 것일 수 있다.As an example related to the present specification, the growth direction of the InAlGaN intermediate layer may be a [0 0 1] lattice direction.

본 명세서와 관련된 일 예로서, 상기 InAlGaN 중간층의 두께는, 100nm ~ 1000nm인 것일 수 있다.As an example related to the present specification, the thickness of the InAlGaN intermediate layer may be 100 nm to 1000 nm.

본 명세서와 관련된 일 예로서, 상기 반도체 소자는, 상기 InAlGaN 중간층 및 상기 GaN 채널층 사이에 위치하는 초격자층을 더 포함할 수 있다.As an example related to the present specification, the semiconductor device may further include a superlattice layer positioned between the InAlGaN intermediate layer and the GaN channel layer.

본 명세서와 관련된 일 예로서, 상기 초격자층은, 서로 다른 2개의 제 1 박막층 및 제 2 박막층이 적층된 초격자 박막층이 복수개 적층되어 형성되는 것일 수 있다.As an example related to the present specification, the superlattice layer may be formed by stacking a plurality of superlattice thin film layers in which two different first thin film layers and second thin film layers are stacked.

본 명세서와 관련된 일 예로서, 상기 제 1 박막층은, AlN으로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.As an example related to the present specification, the first thin film layer may be made of AlN, and the second thin film layer may be made of GaN.

본 명세서와 관련된 일 예로서, 상기 제 1 박막층에 포함된 Al의 조성은, 50% ~ 99%인 것일 수 있다.As an example related to the present specification, the composition of Al included in the first thin film layer may be 50% to 99%.

본 명세서와 관련된 일 예로서, 상기 제 1 박막층의 두께는, 2nm ~ 10nm이고, 상기 제 2 박막층의 두께는, 2nm ~ 100nm인 것일 수 있다.As an example related to the present specification, the thickness of the first thin film layer may be 2 nm to 10 nm, and the thickness of the second thin film layer may be 2 nm to 100 nm.

본 명세서와 관련된 일 예로서, 상기 적층되는 초격자 박막층의 개수는, 10 ~ 300인 것일 수 있다.As an example related to the present specification, the number of superlattice thin film layers to be stacked may be 10 to 300.

본 명세서와 관련된 일 예로서, 상기 초격자층은, p형 도펀트로 도핑되는 것일 수 있다.As an example related to the present specification, the superlattice layer may be doped with a p-type dopant.

본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.As an example related to the present specification, the p-type dopant may be at least one of Mg, C, and Fe.

본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 1e¹⁶/cm³ ~ 5e²⁰/cm³ 인 것일 수 있다.As an example related to the present specification, the concentration of the p-type dopant may be 1e ¹⁶ / cm ³ ~ 5e ²⁰ / cm ³ .

본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 상기 초격자층의 적층 방향으로 점층적으로 감소되는 것일 수 있다.As an example related to the present specification, the concentration of the p-type dopant may be gradually reduced in a stacking direction of the superlattice layer.

본 명세서와 관련된 일 예로서, 상기 AlN층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.As an example related to the present specification, the AlN layer may include a plurality of layers made of AlN grown at different temperatures.

본 명세서와 관련된 일 예로서, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.As an example related to the present specification, the number of a plurality of layers made of AlN grown at different temperatures may be 2 to 5.

본 명세서와 관련된 일 예로서, 상기 AlN층의 두께는, 1 nm ~ 20 nm인 것일 수 있다.As an example related to the present specification, the thickness of the AlN layer may be 1 nm to 20 nm.

본 명세서와 관련된 일 예로서, 상기 GaN 채널층의 두께는, 0.01um ~ 1um인 것일 수 있다.As an example related to the present specification, the thickness of the GaN channel layer may be 0.01 um to 1 um.

본 명세서와 관련된 일 예로서, 상기 GaN 채널층은, C, Fe, Mg 및 Mn 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.As an example related to the present specification, the GaN channel layer may be doped with at least one dopant of C, Fe, Mg, and Mn.

본 명세서와 관련된 일 예로서, 상기 적어도 하나의 도펀트 농도는, 1e¹⁸/cm³~ 5e²⁰/cm³인 것일 수 있다.As an example related to the present specification, the concentration of the at least one dopant may be 1e ¹⁸ / cm ³ to 5e ²⁰ / cm ³ .

본 명세서와 관련된 일 예로서, 상기 AlGaN 장벽층의 Al의 조성은, 10% ~ 30%인 것일 수 있다.As an example related to the present specification, the composition of Al in the AlGaN barrier layer may be 10% to 30%.

본 명세서와 관련된 일 예로서, 상기 AlGaN 장벽층의 두께는, 10nm ~ 50nm인 것일 수 있다.As an example related to the present specification, the thickness of the AlGaN barrier layer may be 10 nm to 50 nm.

본 명세서와 관련된 일 예로서, 상기 AlN층은, 기판 상에 형성되는 것일 수 있다.As an example related to the present specification, the AlN layer may be formed on a substrate.

본 명세서와 관련된 일 예로서, 상기 기판은, Si, SiC, Sapphire 및 AlN 중 적어도 하나로 이루어지는 것일 수 있다.As an example related to the present specification, the substrate may be made of at least one of Si, SiC, Sapphire, and AlN.

상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 본 명세서와 관련된 일 예로서, 기판 상에 AlN층을 형성시키는 단계; 상기 AlN 층 상에 InAlGaN 중간층을 형성시키는 단계; 상기 InAlGaN 중간층 상에 GaN 채널층을 형성시키는 단계; 및 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device according to the present specification for achieving the above objects includes, as an example related to the present specification, forming an AlN layer on a substrate; Forming an InAlGaN intermediate layer on the AlN layer; Forming a GaN channel layer on the InAlGaN intermediate layer; And forming an AlGaN barrier layer on the GaN channel layer.

본 명세서와 관련된 일 예로서, 상기 AlN층, 상기 InAlGaN 중간층, 상기 GaN 채널층 및 상기 AlGaN 장벽층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.As an example related to the present specification, at least one of the AlN layer, the InAlGaN intermediate layer, the GaN channel layer, and the AlGaN barrier layer, an organic metal vapor deposition method (MOCVD), a molecular beam epitaxial growth method (MBE), a halide vapor phase It may be formed on the basis of at least one of a growth method (HVPE), PECVD (Plasma-enhanced chemical vapor deposition), sputtering (Sputtering) and atomic layer deposition (ALD).

본 명세서에 개시된 일 실시예에 따르면, 핵생성층 및 채널층 사이에 InAlGaN 중간층을 성장시켜, 기판과 핵생성층 사이의 격자상수 차에 의해 발생하는 결함과 전위들의 진행을 억제하는 구조를 가지는 반도체 소자 및 그 제조방법을 제공한다.According to one embodiment disclosed in the present specification, a semiconductor having a structure for inhibiting the progress of defects and dislocations caused by a lattice constant difference between the substrate and the nucleation layer by growing an InAlGaN intermediate layer between the nucleation layer and the channel layer. A device and a method of manufacturing the same are provided.

특히, 본 명세서에 개시된 반도체 소자에 따르면, 핵생성층으로부터 진행되는 결함을 감소시키고, compressive stress를 줌으로서 cooling down 시에 발생하는 tensile stress를 억제하여 웨이퍼의 휨을 억제하고 GaN층의 크랙 생성을 막아 양질의 GaN 층을 기판 위에 성장시킬 수 있는 장점이 있을 수 있다.Particularly, according to the semiconductor device disclosed in the present specification, defects from the nucleation layer are reduced, and compressive stress is applied to suppress tensile stress generated during cooling down to suppress warpage of the wafer and prevent generation of cracks in the GaN layer. There may be an advantage that a good quality GaN layer can be grown on a substrate.

도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 초격자층을 포함하는 반도체 소자를 나타내는 예시도이다.
도 4는 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 5는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 6은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 7a ~ 도 7e는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.1 is an exemplary view showing a general structure of a heterojunction field effect transistor (HFET).
2 is an exemplary view showing a structure of a semiconductor device according to an embodiment disclosed in the present specification.
3 is an exemplary view illustrating a semiconductor device including a superlattice layer according to an embodiment disclosed in the present specification.
4 is a graph showing a doping profile of a Fe dopant according to an embodiment disclosed herein.
5 is a graph showing a doping profile of Fe dopant according to another embodiment disclosed herein.
6 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment disclosed herein.
7A to 7E are exemplary views illustrating a method of manufacturing a semiconductor device according to an embodiment disclosed herein.

본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.The technology disclosed herein can be applied to a heterojunction field effect transistor and a method of manufacturing the same. However, the technology disclosed in this specification is not limited thereto, and may be applied to all nitride-based semiconductor devices to which the technical spirit of the technology can be applied and a method of manufacturing the same.

최근, 질화물(Nitride) 반도체의 성장 기술에 따라, 자외선에서 적색 파장밴드를 포괄하는 발광 다이오드 및 청자색 레이저 다이오드의 개발이 완료되어 이미 신호등, 전광판, 핸드폰 등에 널리 사용되고 있다. Recently, according to the growth technology of nitride semiconductors, the development of light emitting diodes and blue-violet laser diodes covering red wavelength bands in ultraviolet light has been completed, and has been widely used in traffic lights, electronic displays, and mobile phones.

질화물 반도체를 이용한 전력소자는 Si 에 기반을 둔 소자에 비해 switching 속도나 내전압 특성이 우수하고 전류 포화속도가 커서 고출력 고전압용으로 Si 기반소자 들에 비해 많은 장점을 가지고 있다. Power devices using nitride semiconductors have superior switching speeds or withstand voltage characteristics and higher current saturation rates than Si-based devices, which have many advantages over Si-based devices for high-power and high-voltage applications.

즉, 질화물 반도체의 대표격인 GaN은 밴드갭 에너지가 크고 이종 접합을 통해 2차원 2DEG 채널을 형성할 수 있기 때문에 임계 전압이 크고 고속 동작을 할 수 있다. That is, GaN, a representative semiconductor of nitride semiconductors, has a large band gap energy and can form a two-dimensional 2DEG channel through heterojunction, so that a threshold voltage is large and high-speed operation is possible.

이러한 고출력, 고속 특성은 높은 동작 전압 및 스위칭 상의 적은 에너지 손실이 요구되는 전력 반도체에 매우 적합하기 때문에 차세대 전력 반도체 재료로써 주목받고 있다. This high-power, high-speed characteristic is attracting attention as a next-generation power semiconductor material because it is very suitable for power semiconductors requiring high operating voltage and low energy loss on switching.

이런 질화물 기반으로 하는 HFET 를 만들기 위해서는 2DEG 구조를 가지는 에피층을 성장하여야 하는데 이때 사용되는 보통의 기판들은 주로 사파이어, Si, SiC, AlN 등의 기판을 사용한다.In order to make a nitride-based HFET, an epitaxial layer having a 2DEG structure must be grown, and usually used substrates include sapphire, Si, SiC, and AlN.

여기서 Si 기판은 대량화가 가능하고 가격이 싼 장점때문에 질화물 전력반도체의 기판으로 많은 장점이 있다. 그러나 Si는 GaN에 비해 열팽창계수가 작아 성장후 cooling down 시에 GaN 층이 tensile stress를 받아 크랙이 발생할 확률이 커지게 된다. Here, the Si substrate has many advantages as a substrate of a nitride power semiconductor because of the advantages of being capable of mass-production and low cost. However, Si has a smaller coefficient of thermal expansion than GaN, which increases the probability of cracking due to the tensile stress of the GaN layer upon cooling down after growth.

즉, 화합물 반도체는 일반적으로 이종 기판 위에 사용되므로 격자 상수 차이로 인한 스트레스 및 결함이 발생할 수 있으며, 화합물의 불완전한 결합으로 생기는 결정 결함 등으로 인해 고품질의 에피층을 성장하기 어렵고, 다양한 누설 전류의 경로가 존재하는 단점이 있을 수 있다.That is, since compound semiconductors are generally used on dissimilar substrates, stress and defects may occur due to differences in lattice constants, and it is difficult to grow high-quality epilayers due to crystal defects caused by incomplete bonding of compounds, and various leakage current paths There may be disadvantages that exist.

이러한 크랙을 방지하기 위한 일 방법으로는, Si 기판과 GaN 의 중간정도의 열팽창계수를 가지는 AlN층을 삽입하여 tensile stress를 완화시키는 구조가 일반적인 질화물계 전력소자의 에피구조를 들 수 있다.As one method for preventing such cracks, an epi structure of a nitride-based power device having a structure in which a tensile stress is relieved by inserting an AlN layer having an intermediate thermal expansion coefficient between a Si substrate and GaN is a common one.

본 명세서에 개시된 기술은, 질화물 반도체 HFET 소자의 제작 방법에 관한 것으로, High power device를 만들기 위한 소자 제작 방법 및 구조에 대한 것이다.The technology disclosed herein relates to a method for manufacturing a nitride semiconductor HFET device, and to a device manufacturing method and structure for making a high power device.

구체적으로, 본 명세서에 개시된 기술은, HFET 전력소자를 제조하기 위한 질화물 반도체 성장방법에 관한 것으로 Si 기판위에 GaN 질화물을 성장할 때 열팽창계수의 차이에 의한 크랙의 발생을 억제하고 기판으로부터의 전위의 생성 및 성장을 최소화하는 성장방법에 관한 것이다. Specifically, the technology disclosed herein relates to a nitride semiconductor growth method for manufacturing an HFET power device, suppressing the occurrence of cracks due to a difference in thermal expansion coefficient when growing GaN nitride on a Si substrate and generating dislocations from the substrate And a growth method to minimize growth.

기판 위에 2DEG층을 만드는 HFET 소자 구조를 성장하기 위해 Si 기판위에 핵생성층인 AlN 를 성장한 후에 InAlGaN 중간층을 성장시켜 Si와 AlN 의 격자상수 차에 의해 발생하는 결함과 전위들의 진행을 억제하는 구조가 개시된다.In order to grow the HFET device structure that makes the 2DEG layer on the substrate, after growing the nucleation layer AlN on the Si substrate, the InAlGaN intermediate layer is grown to suppress the progress of defects and dislocations caused by the lattice constant difference between Si and AlN. Is disclosed.

본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다. It should be noted that the technical terms used in this specification are only used to describe specific embodiments, and are not intended to limit the spirit of the technology disclosed herein. In addition, technical terms used in this specification should be interpreted as meanings generally understood by those of ordinary skill in the field to which the technology disclosed in this specification belongs, unless otherwise defined in the specification. It should not be interpreted as a comprehensive meaning or an excessively reduced meaning. In addition, when the technical term used in this specification is a wrong technical term that does not accurately represent the spirit of the technology disclosed in this specification, it should be understood as being replaced by a technical term that can be correctly understood by those skilled in the art. In addition, the general terms used in this specification should be interpreted as defined in the dictionary or in context before and after, and should not be interpreted as an excessively reduced meaning.

또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. In addition, the singular expression used in this specification includes the plural expression unless the context clearly indicates otherwise. In this specification, the terms "consisting of" or "comprising" should not be construed as including all of the various components, or various steps described in the specification, among which some components or some steps It may not be included, or it should be construed to further include additional components or steps.

또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. Further, terms including ordinal numbers such as first and second used in the present specification may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components. For example, the first component may be referred to as a second component without departing from the scope of the present invention, and similarly, the second component may also be referred to as a first component.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter, exemplary embodiments disclosed herein will be described in detail with reference to the accompanying drawings, but the same or similar elements are assigned the same reference numbers regardless of the reference numerals, and overlapping descriptions thereof will be omitted.

또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다. In addition, in the description of the technology disclosed in the present specification, when it is determined that the detailed description of the related known technology may obscure the gist of the technology disclosed herein, the detailed description will be omitted. In addition, it should be noted that the accompanying drawings are only for easily understanding the spirit of the technology disclosed in the present specification, and should not be interpreted as limiting the spirit of the technology by the accompanying drawings.

질화물계 반도체 소자에 있어서의 In nitride-based semiconductor devices 버퍼층에On the buffer layer 대한 설명 About

전력 반도체에서 질화물 반도체 즉, GaN는 높은 Breakdown voltage와 낮은 on저항의 소자로써 각광받고 있다. In power semiconductors, nitride semiconductors, that is, GaN, have been spotlighted as high breakdown voltage and low on-resistance devices.

하지만 GaN을 defective하지 않으면서 적은 lattice mismatch를 유지하게 성장하기에는 그 기판의 단가가 높고, 제작하기가 어려워서 소자 성장에 어려움이 있을 수 있다.However, the cost of the substrate is high in order to grow to maintain a small lattice mismatch without defective GaN, and it may be difficult to fabricate, thereby making it difficult to grow the device.

또한, Sapphire나 SiC를 성장 후 공정하는데 있어서 기존 반도체 공정으로는 할 수가 없어 새로운 공정 프로세스를 개발해야 할 수 있다.In addition, in the process of growing Sapphire or SiC after growth, it is not possible to do it with existing semiconductor processes, and new process processes may be required.

이런 이유로 단가가 낮고, 이미 반도체 공정 방법이 확립되어 있는 기판인 Silicon을 사용하게 되는데, Silicon의 경우에는 질화물 반도체인 GaN과의 Lattice mismatch가 커서 바로 위에 성장하게 될 경우 Epi가 defective하게 성장이 될 것이고, 소자를 제작하게 될 경우에는 defect들이 leakage path로 작용하여 소자의 leakage current를 증가될 수 있다.For this reason, silicon, which is a low-cost, already-established semiconductor processing method, is used. In the case of silicon, when the growth mismatch with the nitride semiconductor GaN is large, the epi growth will be defective. When manufacturing devices, defects can act as a leakage path, increasing the leakage current of the device.

따라서, GaN과 Silicon 기판 사이에 AlGaN등의 버퍼층(buffer) 층을 삽입하게 될 경우에는 Lattice mismatch를 줄여주어서 defect density를 줄여 줄 수 있고, GaN과 Silicon의 Lattice constant의 차이로 인한 Epi stress가 줄어들어서, thicker GaN을 성장하여도, Crack의 발생을 막아주게 될 수 있다.Therefore, when a buffer layer such as AlGaN is inserted between a GaN and a silicon substrate, defect density can be reduced by reducing lattice mismatch and epi stress due to a difference in lattice constant between GaN and silicon is reduced. , Even if thicker GaN is grown, cracks can be prevented.

또한, Grade AlGaN buffer를 이용한 소자의 경우에는 1 ~ 5개의 Al 조성이 다른 AlGaN 층을 AlN Nucleaiton 층 위에 성장하는 것으로써, Silicon과 GaN buffer layer 사이에 Latitice mismatch를 줄이고, 두꺼운 GaN buffer 층을 성장 시키기 위해 성장하게 되는 장점이 있을 수 있다.In addition, in the case of a device using a grade AlGaN buffer, by growing AlGaN layers with different Al compositions of 1 to 5 on the AlN Nucleaiton layer, reducing the lattice mismatch between the Silicon and GaN buffer layers and growing a thick GaN buffer layer. There may be an advantage to grow in order to.

이하에서는 본 명세서에 개시된 일 실시예에 따른 질화물계 반도체 소자에 있어서의 버퍼층에 대해 보다 구체적으로 설명한다.Hereinafter, a buffer layer in a nitride-based semiconductor device according to an embodiment disclosed in the present specification will be described in more detail.

lll-V족 화합물 반도체는 이종접합으로 인한 2차원 전자 가스 채널 (2-dimentional electron gas, 2DEG)로 고이동도 및 높은 전류 밀도를 가지는 소자를 제작 가능하기 때문에 고속, 고출력 소자에 유리한 장점을 가지고 있다. The lll-V group compound semiconductor has the advantage of high-speed and high-power devices because it can manufacture devices with high mobility and high current density through 2-dimentional electron gas (2DEG) due to heterojunction. have.

그러나 구조적인 특성에 의해 발생하는 2DEG 때문에 소자는 노멀리-온 특성을 가지게 되며, 오프 상태를 위해서 추가적인 전압을 가해주어야 하기 때문에 소자의 대기 상태도 전력을 소모하는 단점을 가지고 있다. However, due to the 2DEG generated by the structural characteristics, the device has a normally-on characteristic, and since an additional voltage must be applied for the off state, the standby state of the device also has a drawback of consuming power.

GaN와 같은 화합물 반도체는 Gallium과 Nitride 같의 결합 과정에서 발생하는 N-vacancy 및 반응 챔버에 존재하는 불순물에서 유래하는 도너 등으로 인해 의도적인 도핑을 하지 않아도 약한 수준의 n-type 도핑된 효과가 있다.Compound semiconductors such as GaN have a weak level of n-type doped effect without intentional doping due to N-vacancy generated during the bonding process of Gallium and Nitride, and donors derived from impurities present in the reaction chamber. .

이러한 결함 및 불순물의 GaN의 저항률을 낮추는 역할을 하며, 이로 인해 활성층 이 외 영역으로의 누설전류 문제가 발생할 수 있다. These defects and impurities serve to lower the resistivity of GaN, which may cause leakage current problems to regions other than the active layer.

MOCVD 공정은 전형적으로 1 x 10¹⁶ cm^-3의 전자농도를 가지는 GaN을 형성하는 것으로 알려져 있다. MOCVD processes are typically known to form GaN with electron concentrations of 1 x 10 ¹⁶ cm ^-3 .

또한 sapphire, SiC, Si 등 이종의 기판 위에 성장되기 때문에 기판과의 격자 상수 차이로 인한 결함이 발생하여 Si과 같은 전도성 기판을 사용할 경우 누설 전류에 취약한 부분이 된다. 따라서 소자의 노멀리-오프 특성과 완충층(또는 버퍼층)을 통한 결함 감소 및 누설전류 억제를 위한 방안이 필요하다.In addition, since it is grown on heterogeneous substrates such as sapphire, SiC, and Si, defects are generated due to differences in lattice constant with the substrate, and when a conductive substrate such as Si is used, it becomes a part vulnerable to leakage current. Therefore, there is a need for a method for reducing defects and suppressing leakage current through the normally-off characteristics of the device and the buffer layer (or buffer layer).

이종 접합 구조의 질화물 반도체 전력 소자에서 에피 박막에서 오는 누설 전류를 줄이기 위해 여러 방법이 있을 수 있다.In a nitride semiconductor power device having a heterojunction structure, there are various methods to reduce leakage current from the epitaxial film.

특히, 상기 누설 전류를 감소시키기 위해 기판 및 GaN층 사이에 적어도 하나의 버퍼층을 성장시키는 방법이 있을 수 있다.In particular, there may be a method of growing at least one buffer layer between the substrate and the GaN layer to reduce the leakage current.

또한, 버퍼층을 통해 효율적으로 누설 전류를 줄이기 위해서는 GaN 채널의 semi-insulating 기능을 강화해야 할 뿐만 아니라 이를 성장하기 위한 버퍼(buffer)층의 결정 결함도 최소화하고 semi-insulating 특성 또한 증대시켜 소자 active 영역에서 오는 vertical과 lateral 누설전류를 최소화해야 할 수 있다.In addition, in order to efficiently reduce leakage current through the buffer layer, not only the semi-insulating function of the GaN channel must be strengthened, but also the crystal defect of the buffer layer for growing it is minimized and the semi-insulating property is also increased to increase the device active region. It may be necessary to minimize the vertical and lateral leakage currents from.

이는 특히, 고전력 소자의 동작에 있어서 필요한 부분이라고 할 수 있다.In particular, it can be said that it is a necessary part in the operation of the high power device.

본 명세서에 개시된 기술은 GaN 성장을 위한 버퍼(buffer)층의 누설 전류를 줄이기 한 효과적인 에피 구조에 대해서 제안하고자 한다. The technique disclosed herein is intended to propose an effective epi structure that reduces leakage current in a buffer layer for GaN growth.

본 명세서에 개시된 일 실시예에 따르면, 기판(예를 들어, Si기판) 위에 GaN를 성장하기 위한 버퍼층의 종류에는 3가지가 있을 수 있다. 예를 들어, 상기 버퍼층은 AlN층, AlGaN층, InAlGaN층 및 초격자(superlattice)층 중 적어도 하나를 포함하는 구조로 이루어질 수 있다.According to an embodiment disclosed in the present specification, there may be three types of buffer layers for growing GaN on a substrate (eg, Si substrate). For example, the buffer layer may be formed of a structure including at least one of an AlN layer, an AlGaN layer, an InAlGaN layer, and a superlattice layer.

일 실시예에 따르면, 상기 AlN층(또는 AlN 핵생성층)은 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.According to an embodiment, the AlN layer (or AlN nucleation layer) may include a plurality of layers made of AlN grown at different temperatures.

예를 들어, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.For example, the number of the plurality of layers made of AlN grown at different temperatures may be 2 to 5.

또한, 예를 들어, AlN 버퍼(buffer)는 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다. 이 경우, 상기 AlN층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.Also, for example, an AlN buffer can be used in a combination of low temperature and high temperature. That is, the lower portion of the AlN buffer may be formed by low temperature growth, and the upper portion of the AlN buffer may be formed by high temperature growth. In this case, the AlN layer may include a first AlN layer grown to a low temperature and a second AlN layer formed on the first AlN layer and grown to a high temperature.

또한, 일 실시예에 따르면, 상기 AlGaN 버퍼는, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.Further, according to an embodiment, the AlGaN buffer may include a plurality of layers of AlGaN having different Al compositions.

예를 들어, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다. For example, the number of layers of AlGaN having different Al compositions may be 2 to 5.

또한, 예를 들어, AlGaN 버퍼의 하부 층에는 Al 조성이 높고 상부 층에는 Al 조성이 낮은 연속 graded 또는 단계별 graded 버퍼가 사용될 수 있다.Further, for example, a continuous graded or stepped graded buffer having a high Al composition and a low Al composition in the lower layer of the AlGaN buffer may be used.

본 명세서에 개시된 일 실시예에 따르면, 상기 버퍼층은, 상기 AlN층 및 상기 AlN층 상에 형성된 상기 InAlGaN층(또는 InAlGaN 중간층)을 포함하는 구조일 수 있다.According to an embodiment disclosed in the present specification, the buffer layer may be a structure including the AlN layer and the InAlGaN layer (or InAlGaN intermediate layer) formed on the AlN layer.

상기 InAlGaN 중간층의 역할은 기판의 휨 억제와 성장 완료후 상온으로 냉각시에 발생하는 tensile stress를 감소시켜 주는 역할을 할 수 있다.The role of the InAlGaN intermediate layer may suppress bending of the substrate and reduce tensile stress generated during cooling to room temperature after completion of growth.

일 실시예에 따르면, InAlGaN 중간층의 조성은, In_xAl_yGa₁ _-x- _yN으로 표현될 수 있다.According to one embodiment, the composition of the InAlGaN intermediate layer may be expressed as In _x Al _y Ga ₁ _-x- _y N.

여기서, 상기 x 및 y가 가질 수 있는 값의 범위는 각각 0 < x <0.1, 0 ≤ y < 1인 것일 수 있다.Here, the range of values that x and y can have may be 0 <x <0.1, 0 ≤ y <1, respectively.

또한, 일 실시예에 따르면, 상기 InAlGaN 중간층의 In의 조성 x는, 상기 InAlGaN 중간층의 성장 방향으로 유지되거나 감소되는 것일 수 있다.Further, according to an embodiment, the composition x of In in the InAlGaN intermediate layer may be maintained or decreased in the growth direction of the InAlGaN intermediate layer.

또한, 일 실시예에 따르면, 상기 InAlGaN 중간층의 Al의 조성 y는, 상기 InAlGaN 중간층의 성장 방향으로 유지되거나 감소되는 것일 수 있다.Further, according to an embodiment, the composition y of Al in the InAlGaN intermediate layer may be maintained or decreased in the growth direction of the InAlGaN intermediate layer.

또한, 일 실시예에 따르면, 상기 x 및 y 중 적어도 하나는, 상기 InAlGaN 중간층의 성장 방향으로 불연속적으로 감소되는 것일 수 있다.Further, according to an embodiment, at least one of x and y may be discontinuously decreased in the growth direction of the InAlGaN intermediate layer.

또한, 일 실시예에 따르면, 상기 InAlGaN 중간층의 성장 방향은, [0 0 1] 격자 방향인 것일 수 있다.Further, according to an embodiment, the growth direction of the InAlGaN intermediate layer may be a lattice direction.

또한, 일 실시예에 따르면, 상기 InAlGaN 중간층의 두께는, 100nm ~ 1000nm인 것일 수 있다.Further, according to an embodiment, the thickness of the InAlGaN intermediate layer may be 100 nm to 1000 nm.

즉, 전술된 구조는, 기판위에 2DEG층을 만드는 HFET 소자 구조를 성장하기 위해 Si 기판 위에 핵생성층인 상기 AlN층을 성장시킨 후에 상기 InAlGaN 중간층을 성장시켜 Si와 AlN의 격자상수 차에 의해 발생하는 결함과 전위들의 진행을 억제하는 구조일 수 있다.That is, the above-described structure is caused by the lattice constant difference between Si and AlN by growing the InAlGaN intermediate layer after growing the AlN layer, which is a nucleation layer, on the Si substrate to grow the HFET device structure that makes the 2DEG layer on the substrate. It may be a structure that suppresses the progress of defects and dislocations.

일 실시예에 따르면, 상기 버퍼층은 초격자 버퍼(superlattice buffer) 구조를 구비할 수 있다.According to one embodiment, the buffer layer may have a superlattice buffer structure.

상기 초격자 버퍼 구조는 서로 다른 2개의 박막층(또는 초박막층)이 적층된 구조일 수 있다.The superlattice buffer structure may be a structure in which two different thin film layers (or ultra thin layers) are stacked.

예를 들어, 상기 초격자 버퍼(superlattice buffer) 구조의 종류에는 AlN/GaN 또는 AlGaN/GaN 조합이 사용될 수 있다. For example, an AlN / GaN or AlGaN / GaN combination may be used for the type of superlattice buffer structure.

따라서, 상기 버퍼층이 초격자 버퍼 구조를 구비한 경우(또는 초격자층인 경우), 상기 초격자 구조를 가지는 버퍼층(또는 초격자층)은 서로 다른 2개의 박막층이 교번하여 적층되어 형성되는 것일 수 있다.Accordingly, when the buffer layer has a superlattice buffer structure (or a superlattice layer), the buffer layer (or superlattice layer) having the superlattice structure may be formed by alternately stacking two different thin film layers. have.

상기 3가지 buffer 중에 superlattice 구조가 누설 전류 측면에서는 가장 낮은 특성을 보일 수 있다.Among the three buffers, the superlattice structure can exhibit the lowest characteristics in terms of leakage current.

본 명세서에 개시된 일 실시예에 따르면, 상기 세가지 종류의 버퍼층은, 단일 버퍼층으로 사용될 수도 있지만, 서로 조합되어 하나의 반도체 소자에 구비될 수 있다.According to an embodiment disclosed in the present specification, the three types of buffer layers may be used as a single buffer layer, but may be combined with each other to be provided in one semiconductor device.

예를 들어, 일 실시예에 따른 반도체 소자는, 상기 AlN 버퍼(또는 AlN 버퍼층)가 기판상에 형성되고, 상기 AlN 버퍼층 상에 InAlGaN 중간층이 형성되고, 상기 InAlGaN 중간층 상에 초격자 버퍼(다른 말로는, 초격자 버퍼층 또는 초격자층)가 형성되는 구조를 포함할 수 있다.For example, in a semiconductor device according to an embodiment, the AlN buffer (or AlN buffer layer) is formed on a substrate, an InAlGaN intermediate layer is formed on the AlN buffer layer, and a superlattice buffer (in other words, an InAlGaN intermediate layer) , A superlattice buffer layer or a superlattice layer) may be formed.

이 경우, 상기 AlN 버퍼층은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.In this case, the AlN buffer layer may be referred to as a nucleation layer as a seed layer for growing GaN on a substrate.

즉, InAlGaN 4종의 화합물에서 Al 조성을 성장방향으로 감소시키는 층을 성장한 후에 AlN와 GaN을 교대로 적층한 초격자층을 GaN 채널층 아래에 성장시켜 GaN 와 Si의 열팽창계수차이를 완충시켜주고 격자상수차에 의해 발생하는 결함이 감소되는 구조일 수 있다.That is, after growing a layer that reduces the Al composition in the growth direction of the four InAlGaN compounds, a superlattice layer of AlN and GaN alternately stacked is grown under the GaN channel layer to buffer the difference in thermal expansion coefficient between GaN and Si and lattice. It may be a structure in which defects caused by a constant difference are reduced.

일반적으로, 상기 기판의 종류는 Si, SiC, 절연성 기판(예를 들어, Sapphire 기판), GaN 기판 등이 사용될 수 있다.In general, the type of the substrate may be used Si, SiC, insulating substrate (eg, Sapphire substrate), GaN substrate, and the like.

예를 들어, 상기 기판이 Si 기판인 경우, Si 기판상에 곧바로 상기 GaN층을 성장(또는 증착, 적층)시키는 경우, Si 및 GaN의 격자 상수 차이로 인해 GaN층의 결정성이 떨어지고 격자 결함등으로 인한 누설 전류 증가 및 항복 전압 특성이 저하되는 문제점이 있을 수 있다.For example, when the substrate is a Si substrate, when the GaN layer is directly grown (or deposited, deposited) on a Si substrate, the crystallinity of the GaN layer is deteriorated due to a difference in lattice constant between Si and GaN, lattice defects, etc. Due to the leakage current increase and breakdown voltage characteristics may be lowered.

따라서, 전술한 바와 같이, 상기 Si 기판상에 곧바로 상기 GaN층을 성장시키는 대신, 중간에 적어도 하나의 버퍼층을 성장시킴으로써 상기 GaN층의 결정성을 높이고, 누설 전류 특성 및 항복 전압 특성을 개선시킬 수 있다.Therefore, as described above, instead of directly growing the GaN layer on the Si substrate, by growing at least one buffer layer in the middle, the crystallinity of the GaN layer can be increased, and the leakage current characteristic and breakdown voltage characteristic can be improved. have.

이하에서는 도 2 내지 도 5를 참조하여 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조에 대해 설명한다.Hereinafter, a structure of a semiconductor device according to an exemplary embodiment disclosed herein will be described with reference to FIGS. 2 to 5.

본 명세서에 개시된 일 What is disclosed herein 실시예에Example 따른 반도체 소자에 대한 설명 Semiconductor device description

본 명세서에 개시된 일 실시예에 따른 반도체 소자는, AlN 층, 상기 AlN 층 상에 형성된 InAlGaN 중간층, 상기 InAlGaN 중간층 상에 형성된 GaN 채널층 및 상기 GaN 채널층 상에 형성된 AlGaN 장벽층을 포함할 수 있다.A semiconductor device according to an embodiment disclosed herein may include an AlN layer, an InAlGaN intermediate layer formed on the AlN layer, a GaN channel layer formed on the InAlGaN intermediate layer, and an AlGaN barrier layer formed on the GaN channel layer. .

일 실시예에 따르면, InAlGaN 중간층의 조성은, In_xAl_yGa₁ _-x- _yN으로 표현되고, 0 < x <0.1, 0 ≤ y < 1인 것일 수 있다.According to one embodiment, the composition of the InAlGaN intermediate layer is represented by In _x Al _y Ga ₁ _-x- _y N, and may be 0 <x <0.1, 0 ≤ y <1.

또한, 일 실시예에 따르면, 상기 x 및 y 중 적어도 하나는, 상기 InAlGaN 중간층의 성장 방향으로 불연속적으로 감소되는 것일 수 있다.Further, according to an embodiment, at least one of x and y may be discontinuously reduced in the growth direction of the InAlGaN intermediate layer.

또한, 일 실시예에 따른 반도체 소자는, 상기 InAlGaN 중간층 및 상기 GaN 채널층 사이에 위치하는 초격자층을 더 포함할 수 있다.In addition, the semiconductor device according to an embodiment may further include a superlattice layer positioned between the InAlGaN intermediate layer and the GaN channel layer.

또한, 일 실시예에 따르면, 상기 초격자층은, 서로 다른 2개의 제 1 박막층 및 제 2 박막층이 적층된 초격자 박막층이 복수개 적층되어 형성되는 것일 수 있다.Further, according to an embodiment, the superlattice layer may be formed by stacking a plurality of superlattice thin film layers in which two different first thin film layers and second thin film layers are stacked.

또한, 일 실시예에 따르면, 상기 제 1 박막층은, AlN으로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.Further, according to an embodiment, the first thin film layer may be made of AlN, and the second thin film layer may be made of GaN.

또한, 일 실시예에 따르면, 상기 제 1 박막층에 포함된 Al의 조성은, 50% ~ 99%인 것일 수 있다.Further, according to an embodiment, the composition of Al included in the first thin film layer may be 50% to 99%.

또한, 일 실시예에 따르면, 상기 제 1 박막층의 두께는, 2nm ~ 10nm이고, 상기 제 2 박막층의 두께는, 2nm ~ 100nm인 것일 수 있다.Further, according to an embodiment, the thickness of the first thin film layer may be 2 nm to 10 nm, and the thickness of the second thin film layer may be 2 nm to 100 nm.

또한, 일 실시예에 따르면, 상기 적층되는 초격자 박막층의 개수는, 10 ~ 300인 것일 수 있다.Further, according to an embodiment, the number of superlattice thin film layers to be stacked may be 10 to 300.

또한, 일 실시예에 따르면, 상기 초격자층은, p형 도펀트로 도핑되는 것일 수 있다.Further, according to an embodiment, the superlattice layer may be doped with a p-type dopant.

또한, 일 실시예에 따르면, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.Further, according to an embodiment, the p-type dopant may be at least one of Mg, C, and Fe.

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e¹⁶/cm³ ~ 5e²⁰/cm³ 인 것일 수 있다.Further, according to an embodiment, the concentration of the p-type dopant may be 1e ¹⁶ / cm ³ ~ 5e ²⁰ / cm ³ .

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자층의 적층 방향으로 점층적으로 감소되는 것일 수 있다.In addition, according to an embodiment, the concentration of the p-type dopant may be reduced gradually in the stacking direction of the superlattice layer.

또한, 일 실시예에 따르면, 상기 AlN층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.In addition, according to an embodiment, the AlN layer may include a plurality of layers made of AlN grown at different temperatures.

또한, 일 실시예에 따르면, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.Further, according to an embodiment, the number of the plurality of layers made of AlN grown at different temperatures may be 2 to 5.

또한, 일 실시예에 따르면, 상기 AlN층의 두께는, 1 nm ~ 20 nm인 것일 수 있다.Further, according to an embodiment, the thickness of the AlN layer may be 1 nm to 20 nm.

또한, 일 실시예에 따르면, 상기 GaN 채널층의 두께는, 0.01um ~ 1um인 것일 수 있다.Further, according to an embodiment, the thickness of the GaN channel layer may be 0.01 um to 1 um.

또한, 일 실시예에 따르면, 상기 GaN 채널층은, C, Fe, Mg 및 Mn 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.Further, according to an embodiment, the GaN channel layer may be doped with at least one dopant of C, Fe, Mg, and Mn.

또한, 일 실시예에 따르면, 상기 적어도 하나의 도펀트 농도는, 1e¹⁸/cm³ ~ 5e²⁰/cm³인 것일 수 있다.Further, according to one embodiment, the concentration of the at least one dopant is 1e ¹⁸ / cm ³ It may be ~ 5e ²⁰ / cm ³ .

또한, 일 실시예에 따르면, 상기 AlGaN 장벽층의 Al의 조성은, 10% ~ 30%인 것일 수 있다.Further, according to an embodiment, the composition of Al in the AlGaN barrier layer may be 10% to 30%.

또한, 일 실시예에 따르면, 상기 AlGaN 장벽층의 두께는, 10nm ~ 50nm인 것일 수 있다.Further, according to an embodiment, the thickness of the AlGaN barrier layer may be 10 nm to 50 nm.

또한, 일 실시예에 따르면, 상기 AlN층은, 기판 상에 형성되는 것일 수 있다.Further, according to an embodiment, the AlN layer may be formed on a substrate.

또한, 일 실시예에 따르면, 상기 기판은, Si, SiC, Sapphire 및 AlN 중 적어도 하나로 이루어지는 것일 수 있다.Further, according to one embodiment, the substrate may be made of at least one of Si, SiC, Sapphire and AlN.

도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.2 is an exemplary view showing a structure of a semiconductor device according to an embodiment disclosed in the present specification.

도 2를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 AlN층(110), InAlGaN 중간층(120), GaN 채널층(140) 및 AlGaN 장벽층(150)을 포함할 수 있다.Referring to FIG. 2, the semiconductor device 100 according to an embodiment disclosed herein may include an AlN layer 110, an InAlGaN intermediate layer 120, a GaN channel layer 140, and an AlGaN barrier layer 150. have.

또한, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(150) 상에 형성되는 GaN층 캡층(미도시)을 더 포함할 수 있다.In addition, the semiconductor device 100 may further include a GaN layer cap layer (not shown) formed on the AlGaN barrier layer 150.

또한, 상기 반도체 소자(100)는 표면 누설 전류를 막기 위한 산화막 층(미도시)을 더 포함할 수 있다.In addition, the semiconductor device 100 may further include an oxide layer (not shown) for preventing surface leakage current.

또한, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(150)의 일부 영역 상에 형성되는 소스 전극(미도시), 드레인 전극(미도시) 및 게이트 전극(미도시)을 더 포함할 수 있다.In addition, the semiconductor device 100 may further include a source electrode (not shown), a drain electrode (not shown) and a gate electrode (not shown) formed on a partial region of the AlGaN barrier layer 150.

본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극에서 소스 전극으로 흐르는 2DEG(CDEG) 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.The semiconductor device 100 according to an embodiment disclosed in the present specification may switch 2DEG (CDEG) current flowing from the drain electrode to the source electrode through a Schottky gate electrode.

여기서, 상기 AlN층(110)은 기판(101) 상에 형성되는 것일 수 있다. Here, the AlN layer 110 may be formed on the substrate 101.

일 실시예에 따르면, 상기 기판(101)은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판(101)은 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판, AlN 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.According to one embodiment, the substrate 101 may be n-type, p-type, or may be made of various types of materials. For example, the substrate 101 may be at least one of an insulating substrate, a sapphire substrate, a GaN substrate, a SiC substrate, an AlN substrate, and a Si substrate. In addition, it is apparent to those skilled in the art that various types of substrates can be applied to the semiconductor devices disclosed in the present specification.

또한, 상기 기판(101)은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판이 없는 구조일 수 있다.In addition, the substrate 101 may be removed after fabrication of the semiconductor device 100. Therefore, the final structure of the semiconductor device may be a structure without the substrate.

상기 AlN층(110)은, 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.The AlN layer 110 may be referred to as a nucleation layer as a seed layer for growing GaN on a substrate.

일 실시예에 따르면, 상기 AlN층의 두께는, 1 nm ~ 20 nm인 것일 수 있다.According to an embodiment, the thickness of the AlN layer may be 1 nm to 20 nm.

또한, 일 실시예에 따르면, 상기 AlN층(110)은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.In addition, according to an embodiment, the AlN layer 110 may include a plurality of layers made of AlN grown at different temperatures.

이 경우, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.In this case, the number of the plurality of layers made of AlN grown at different temperatures may be 2 to 5.

즉, 상기 AlN층(110)은 다양한 조건에서 성장될 수 있다. 예를 들어, 상기 AlN층(110)은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.That is, the AlN layer 110 may be grown under various conditions. For example, the AlN layer 110 may include a first AlN layer grown at a low temperature and a second AlN layer formed on the first AlN layer and grown at a high temperature.

상기 InAlGaN 중간층(120)의 조성은, In_xAl_yGa₁ _-x- _yN으로 표현될 수 있다.The composition of the InAlGaN intermediate layer 120 may be represented by In _x Al _y Ga ₁ _-x- _y N.

여기서, 상기 x 및 y가 가질 수 있는 값의 범위는 각각 0 < x <0.1, 0 ≤ y < 1일 수 있다.Here, the range of values that x and y can have may be 0 <x <0.1, 0 ≤ y <1, respectively.

특히, 상기 x의 범위는 0 < x <0.01일 수 있다.In particular, the range of x may be 0 <x <0.01.

상기 InAlGaN 중간층(120)은, AlN nucleation층(핵생성층)으로부터 진행되는 결함을 감소시키고, compressive stress를 줌으로서 cooling down시에 발생하는 tensile stress를 억제하여 웨이퍼의 휨을 억제하고 GaN층의 크랙 생성을 막아 양질의 GaN 층을 Si 기판 위에 성장시킬 수 있는 이점이 있을 수 있다.The InAlGaN intermediate layer 120 reduces defects from the AlN nucleation layer (nucleation layer), suppresses tensile stress generated during cooling down by giving compressive stress, suppresses warpage of the wafer, and generates cracks in the GaN layer. It may have the advantage of growing a good quality GaN layer on the Si substrate.

상기 InAlGaN 중간층(120)의 In의 조성 x는, 상기 InAlGaN 중간층(120)의 성장 방향으로 유지되거나 감소되는 것일 수 있다.The composition x of In in the InAlGaN intermediate layer 120 may be maintained or decreased in the growth direction of the InAlGaN intermediate layer 120.

또한, 상기 InAlGaN 중간층(120)의 Al의 조성 y는, 상기 InAlGaN 중간층(120)의 성장 방향으로 유지되거나 감소되는 것일 수 있다.In addition, the composition y of Al in the InAlGaN intermediate layer 120 may be maintained or reduced in the growth direction of the InAlGaN intermediate layer 120.

또한, 상기 x 및 y 중 적어도 하나는, 상기 InAlGaN 중간층(120)의 성장 방향으로 불연속적으로 감소되는 것일 수 있다.Further, at least one of x and y may be discontinuously decreased in the growth direction of the InAlGaN intermediate layer 120.

예를 들어, 상기 x 및 y 중 적어도 하나는 연속적이고, 점층적으로 감소하는 것일 수 있다.For example, at least one of x and y may be continuous and gradually decrease.

또한, 예를 들어, 상기 x 및 y 중 적어도 하나는 계단식(또는 단계식)으로 점층적으로 감소되는 것일 수 있다. Further, for example, at least one of the x and y may be reduced stepwise (or stepwise).

상기 x 및 y의 변화 모양은 후술될 도 4 내지 도 5에 개시된 초격자층(130)의 Fe 도핑 농도 프로파일과 유사할 수 있다.The shape of the change of x and y may be similar to the Fe doping concentration profile of the superlattice layer 130 disclosed in FIGS. 4 to 5 to be described later.

여기서, 상기 InAlGaN 중간층(120)의 성장 방향은, [0 0 1] 격자 방향인 것일 수 있다.Here, the growth direction of the InAlGaN intermediate layer 120 may be a [0 0 1] lattice direction.

일 실시예에 따르면, 상기 InAlGaN 중간층(120)의 두께는, 100nm ~ 1000nm인 것일 수 있다.According to an embodiment, the thickness of the InAlGaN intermediate layer 120 may be 100 nm to 1000 nm.

이외에도 다양한 물질, 조성비 및 성장 조건을 근거로 상기 InAlGaN 중간층(120)이 형성될 수 있음이 본 기술분야의 당업자에게 자명하다.In addition, it is apparent to those skilled in the art that the InAlGaN intermediate layer 120 may be formed based on various materials, composition ratios, and growth conditions.

상기 InAlGaN 중간층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 InAlGaN 중간층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 InAlGaN 중간층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The InAlGaN intermediate layer 120 may be formed in various ways (or methods). For example, the InAlGaN intermediate layer 120 may be formed through a method of selectively growing nitride semiconductor crystals, an organic metal vapor deposition method (MOCVD), a molecular beam epitaxial growth method (MBE), and a hydride vapor deposition method ( HVPE) may be formed on the basis of at least one. However, considering the crystallinity of the InAlGaN intermediate layer 120, it may be common to use a MOCVD method for device fabrication.

도 3은 본 명세서에 개시된 일 실시예에 따른 초격자층을 포함하는 반도체 소자를 나타내는 예시도이다.3 is an exemplary view illustrating a semiconductor device including a superlattice layer according to an embodiment disclosed in the present specification.

도 3을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100')는 상기 InAlGaN 중간층(120) 및 상기 GaN 채널층(140) 사이에 위치하는 초격자층(130)을 더 포함할 수 있다.Referring to FIG. 3, the semiconductor device 100 ′ according to an embodiment disclosed herein further includes a superlattice layer 130 positioned between the InAlGaN intermediate layer 120 and the GaN channel layer 140. Can be.

즉, 도 3에 개시된 반도체 소자는 도 2에 개시된 반도체 소자에 초격자층이 더 포함된 구조라고 할 수 있다.That is, the semiconductor device disclosed in FIG. 3 may be said to have a structure in which the superlattice layer is further included in the semiconductor device illustrated in FIG. 2.

일 실시예에 따르면, 상기 초격자층(130)은, 서로 다른 2개의 제 1 박막층(131) 및 제 2 박막층(132)이 적층된 초격자 박막층(133)이 복수개 적층되어 형성되는 것일 수 있다.According to an embodiment, the superlattice layer 130 may be formed by stacking a plurality of superlattice thin film layers 133 in which two different first thin film layers 131 and second thin film layers 132 are stacked. .

다른 말로 표현하면, 상기 초격자층(130)은 서로 다른 2개의 박막층인 제 1 박막층(131) 및 제 2 박막층(132)가 교번하여 적층되어 형성되는 것일 수 있다.In other words, the superlattice layer 130 may be formed by alternately stacking the first thin film layer 131 and the second thin film layer 132, which are two different thin film layers.

상기 초격자 박막층(133)은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 초격자 박막층(133)은, AlN/GaN 초격자 구조로 이루어질 수 있다.The superlattice thin film layer 133 may be made of various materials. For example, the superlattice thin film layer 133 may be formed of an AlN / GaN superlattice structure.

즉, 일 실시예에 따르면, 상기 제 1 박막층(131)은, AlN으로 이루어지고, 상기 제 2 박막층(132)은, GaN으로 이루어지는 것일 수 있다.That is, according to an embodiment, the first thin film layer 131 may be made of AlN, and the second thin film layer 132 may be made of GaN.

이외에도 다양한 물질로 상기 초격자 박막층(133)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.It is apparent to those skilled in the art that the superlattice thin film layer 133 may be made of various materials.

일 실시예에 따르면, 상기 제 1 박막층(131)에 포함된 Al의 조성은, 50% ~ 99%인 것일 수 있다.According to an embodiment, the composition of Al included in the first thin film layer 131 may be 50% to 99%.

또한, 일 실시예에 따르면, 상기 AlN에서의 Al 조성은 적층 방향에 따라 변화할 수 있다. 예를 들어, 상기 Al 조성은 후술될 도 4 내지 도 5에 개시된 초격자층(130)의 Fe 도핑 농도 프로파일과 유사할 수 있다(도 4 내지 도 5 참조).In addition, according to one embodiment, the Al composition in the AlN may vary depending on the stacking direction. For example, the Al composition may be similar to the Fe doping concentration profile of the superlattice layer 130 disclosed in FIGS. 4 to 5 to be described later (see FIGS. 4 to 5).

일 실시예에 따르면, 상기 제 1 박막층(131) 및 상기 제 2 박막층(132)의 두께는 1 ~ 100nm일 수 있다.According to an embodiment, the thickness of the first thin film layer 131 and the second thin film layer 132 may be 1 to 100 nm.

예를 들어, 상기 제 1 박막층(131)의 두께는, 2nm ~ 10nm인 것일 수 있다.For example, the thickness of the first thin film layer 131 may be 2 nm to 10 nm.

또한, 예를 들어, 상기 제 2 박막층(132)의 두께는, 2nm ~ 200nm인 것일 수 있다.In addition, for example, the thickness of the second thin film layer 132 may be 2 nm to 200 nm.

또한, 일 실시예에 따르면, 상기 초격자층(130) 내에서 적층되는 초격자 박막층(133)의 개수는, 10 ~ 300인 것일 수 있다. 특히, 상기 초격자층(130) 내에서 적층되는 초격자 박막층(133)의 개수는, 50 ~ 150인 것일 수 있다.Further, according to an embodiment, the number of superlattice thin film layers 133 stacked in the superlattice layer 130 may be 10 to 300. In particular, the number of superlattice thin film layers 133 stacked in the superlattice layer 130 may be 50 to 150.

즉, 상기 초격자층(130)은, 10 ~ 300 개의 초격자 박막층(133)을 포함하는 것일 수 있다. 다른 의미로는, 상기 초격자층(130)은 10 ~ 300 페어(pair)의 상기 서로 다른 2개의 박막층(131, 132)을 구비하는 것일 수 있다. 또 다른 의미로는, 상기 초격자층(130)은 상기 서로 다른 2개의 박막층(131. 132)이 19 ~ 599 회 교번하여 적층되어 형성되는 것일 수 있다.That is, the superlattice layer 130 may include 10 to 300 superlattice thin film layers 133. In other words, the superlattice layer 130 may be provided with two different thin film layers 131 and 132 of 10 to 300 pairs. In another sense, the superlattice layer 130 may be formed by alternately stacking two different thin film layers 131. 132 19 to 599 times.

상기 초격자층(130)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 초격자층(130)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 초격자층(130)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The superlattice layer 130 may be formed in various ways (or methods). For example, the superlattice layer 130 may be formed through a method of selectively growing a nitride semiconductor crystal, an organic metal vapor phase growth method (MOCVD), a molecular beam epitaxial growth method (MBE), and a heligate vapor phase growth method. (HVPE) may be formed on the basis of at least one. However, considering the crystallinity of the superlattice layer 130, it may be common to use a MOCVD method for device fabrication.

본 명세서에 개시된 일 실시예에 따르면, 상기 초격자 버퍼 구조(또는 초격자층, 130)는 특정 도펀트가 도핑되어 형성되는 것일 수 있다. According to one embodiment disclosed herein, the superlattice buffer structure (or superlattice layer 130) may be formed by doping a specific dopant.

일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.According to one embodiment, the specific dopant may be a p-type dopant. For example, the p-type dopant may be at least one of Mg, C and Fe.

상기 p형 도펀트는 다양한 방식(또는 방법)으로 상기 초격자층(130)에 도핑될 수 있다.The p-type dopant may be doped into the superlattice layer 130 in various ways (or methods).

예를 들어, 상기 p형 도펀트가 C인 경우, 상기 초격자 층(130)에 carbon doping을 하기 위해서 GaN의 성장 속도를 높여서 TMGa 소스 자체에 있는 carbon 함량을 GaN 결정 내부에 높게 형성시키는 방법(또는 도핑 시키는 방법)으로 상기 p형 도펀트가 상기 초격자층(130)에 도핑되는 것일 수 있다.For example, when the p-type dopant is C, in order to carbon doping the superlattice layer 130, the growth rate of GaN is increased to increase the carbon content in the TMGa source itself inside the GaN crystal (or Doping method) may be that the p-type dopant is doped into the superlattice layer 130.

또한, 예를 들어, 상기 p형 도펀트가 Fe인 경우, Cp2Fe 소스를 사용하여(또는 근거로) 의도적으로 Fe doping을 하여 새로운 trap을 생성함으로써 박막의 품질을 저하시키지 않고, semi-insulating효과도 가져올 수 있는 superlattice buffer 구조가 형성될 수 있다.In addition, for example, when the p-type dopant is Fe, a new trap is generated by intentionally Fe doping using a Cp2Fe source (or as a basis) without deteriorating the quality of the thin film and also bringing a semi-insulating effect. A superlattice buffer structure can be formed.

상기 p형 도펀트가 Fe인 경우, 상기 초격자층(130)의 GaN 성장 속도를 최대한 낮춰서 계면의 결정성을 향상시킬 수 있다. 즉, Fe(iron) doping을 사용할 경우에는 GaN 본연의 저속 성장에 따른 고품질의 결정성을 유지하면서 Fe dopant에 의한 새로운 trap을 형성시킴으로써 semi-insulating 효과도 가져오고 누설전류를 더욱 효율적으로 줄일 수 있는 이점을 가질 수 있다.When the p-type dopant is Fe, it is possible to improve the crystallinity of the interface by lowering the GaN growth rate of the superlattice layer 130 as much as possible. That is, in the case of using Fe (iron) doping, while maintaining high-quality crystallinity due to the slow growth of GaN in nature, by forming a new trap by Fe dopant, it also brings a semi-insulating effect and can reduce leakage current more efficiently. It can have an advantage.

본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e¹⁶/cm³ ~ 5e²⁰/cm³인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e¹⁷/cm³ ~ 1e²⁰/cm³인 것일 수 있다.According to one embodiment disclosed in the present specification, the concentration of the p-type dopant may be 1e ¹⁶ / cm ³ to 5e ²⁰ / cm ³ . In particular, the concentration of the p-type dopant may be 3e ¹⁷ / cm ³ ~ 1e ²⁰ / cm ³ .

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자층(130)의 적층 방향으로 점층적으로 감소되는 것일 수 있다. 예를 들어, 상기 p형 도펀트의 농도는 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 p형 도펀트의 농도는 계단식으로 점층적으로 감소되는 것일 수 있다.Further, according to an embodiment, the concentration of the p-type dopant may be gradually reduced in a stacking direction of the superlattice layer 130. For example, the concentration of the p-type dopant may be continuous and decrease gradually. In addition, for example, the concentration of the p-type dopant may be gradually reduced stepwise.

다른 의미로, 상기 p형 도펀트는, 상기 초격자층(130)의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것일 수 있다.In other words, the p-type dopant may be doped based on a doping profile indicating an amount of doping for the p-type dopant in the stacking direction of the superlattice layer 130.

여기서, 상기 도핑 프로파일은, 상기 초격자층(130)의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 특정 기울기로 줄어드는 형태의 도핑 프로파일인 것일 수 있다.Here, the doping profile may be a doping profile in a form in which the doping amount of the p-type dopant is reduced to a specific slope in a stacking direction from a specific position of the superlattice layer 130.

또한, 상기 도핑 프로파일은, 상기 초격자층(130)의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 계단식으로(또는 단계적으로) 줄어드는 형태의 도핑 프로파일인 것일 수 있다.Further, the doping profile may be a doping profile in a form in which the doping amount of the p-type dopant is reduced stepwise (or stepwise) in a stacking direction from a specific position of the superlattice layer 130.

또한, 일 실시예에 따르면, 상기 p형 도펀트의 도핑량은, 상기 초격자 층(130)의 상부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것일 수 있다.Further, according to an embodiment, the doping amount of the p-type dopant may be less than or equal to a minimum doping amount from an upper portion of the superlattice layer 130 to a specific depth.

상기 특정 깊이는, 1nm ~ 50nm일 수 있다. 또한, 상기 최소 도핑량은, 1e¹⁶/cm³ ~ 1e¹⁷/cm³인 것일 수 있다.The specific depth may be 1 nm to 50 nm. Further, the minimum doping amount may be 1e ¹⁶ / cm ³ ~ 1e ¹⁷ / cm ³ .

도 4는 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.4 is a graph showing a doping profile of a Fe dopant according to an embodiment disclosed herein.

도 4는 상기 p형 도펀트가 Fe인 경우를 나타낸다.4 shows the case where the p-type dopant is Fe.

도 4를 참조하면, 상기 초격자층(130) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.Referring to FIG. 4, a doping profile for Fe doping concentration in the superlattice layer 130 can be confirmed.

상기 Fe 도핑 농도는 상기 초격자층(130) 내의 제 2 지점(P2)에서 제 1 지점(P1)까지 연속적이고, 점층적으로 감소됨을 확인할 수 있다.It can be seen that the Fe doping concentration is continuously and gradually decreased from the second point P2 in the superlattice layer 130 to the first point P1.

일 실시예에 따르면, 상기 제 2 지점(P2)에서의 Fe 도핑 농도는 5e²⁰/cm³ 일 수 있다.According to an embodiment, the concentration of Fe doping at the second point P2 may be 5e ²⁰ / cm ³ .

또한, 일 실시예에 따르면, 상기 제 1 지점(P1)에서의 Fe 도핑 농도는 1e¹⁶/cm³ 일 수 있다.Further, according to an embodiment, the Fe doping concentration at the first point P1 may be 1e ¹⁶ / cm ³ .

또한, 일 실시예에 따르면, 상기 초격자 층(130)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. 예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.In addition, according to an embodiment, from the top of the superlattice layer 130 to a certain depth (Δl) may be less than the minimum doping amount. For example, the specific depth (Δl) may be 2 nm to 50 nm, and FIG. 4 shows a case in which the specific depth (Δl) is 50 nm.

도 5는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.5 is a graph showing a doping profile of Fe dopant according to another embodiment disclosed herein.

도 5는 상기 p형 도펀트가 Fe인 경우를 나타낸다.5 shows the case where the p-type dopant is Fe.

도 5를 참조하면, 상기 초격자층(130) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.Referring to FIG. 5, a doping profile for Fe doping concentration in the superlattice layer 130 can be confirmed.

상기 Fe 도핑 농도는 상기 초격자층(130) 내의 제 6 지점에서 제 3 지점(P6 ~ P3)까지 계단식으로 점층적으로 감소됨을 확인할 수 있다.It can be seen that the Fe doping concentration is gradually decreased stepwise from the sixth point to the third point (P6 to P3) in the superlattice layer 130.

도 4와 마찬가지로 상기 제 6 지점(P6)에서의 Fe 도핑 농도는 5e²⁰/cm³ 일 수 있고, 제 3 지점에서의 Fe 도핑 농도는 1e¹⁶/cm³ 일 수 있다.As in FIG. 4, the Fe doping concentration at the sixth point P6 may be 5e ²⁰ / cm ³ , and the Fe doping concentration at the third point may be 1e ¹⁶ / cm ³ .

또한, 상기 초격자 층(130)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. 예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.In addition, from the top of the superlattice layer 130 to a certain depth (Δl) may be less than the minimum doping amount. For example, the specific depth (Δl) may be 2 nm to 50 nm, and FIG. 4 shows a case in which the specific depth (Δl) is 50 nm.

다시 도 2 내지 도 3을 참조하면, 상기 GaN 채널층(140)은 0.01um ~ 1.0um의 두께를 가질 수 있다.Referring to FIGS. 2 to 3 again, the GaN channel layer 140 may have a thickness of 0.01um to 1.0um.

상기 GaN 채널층(140)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 GaN 채널층(140)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 GaN 채널층(140)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The GaN channel layer 140 may be formed in various ways (or methods). For example, the GaN channel layer 140 may be formed through a method of selectively growing nitride semiconductor crystals, an organic metal vapor deposition method (MOCVD), a molecular beam epitaxial growth method (MBE), and a helide vapor deposition method. (HVPE) may be formed on the basis of at least one. However, considering the crystallinity of the GaN channel layer 140, it may be common to use a MOCVD method for device fabrication.

일 실시예에 따르면, 상기 반도체 소자(100, 100')는 상기 GaN 채널층(140) 상에 C, Fe, Mg 및 Mn 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 GaN 채널의 semi-insulating 특성을 나타내기 위한 고-저항 GaN층(미도시)을 더 포함할 수 있다. According to one embodiment, the semiconductor device 100, 100 'is formed by injecting at least one dopant of C, Fe, Mg and Mn dopants on the GaN channel layer 140 to semi-insulating properties of the GaN channel. A high-resistance GaN layer (not shown) may be further included.

여기서, 상기 적어도 하나의 도펀트의 농도는, 1e¹⁶/cm³ ~ 5e²⁰/cm³인 것일 수 있다. 특히, 상기 적어도 하나의 도펀트의 농도는 3e¹⁷/cm³ ~ 1e²⁰/cm³인 것일 수 있다.Here, the concentration of the at least one dopant may be 1e ¹⁶ / cm ³ ~ 5e ²⁰ / cm ³ . In particular, the concentration of the at least one dopant may be 3e ¹⁷ / cm ³ ~ 1e ²⁰ / cm ³ .

특히, 상기 적어도 하나의 도펀트가 C인 경우, 1e¹⁸/cm³ 이상의 도핑이 일반적일 수 있다.In particular, when the at least one dopant is C, doping of 1e ¹⁸ / cm ³ or more may be common.

또한, 전술된 바와 같이, 전류가 흐르는 채널층을 형성하기 위해 GaN 채널층(140)의 끝부분은 불순물의 도핑이 최소화되어야 할 수 있고, 특히 C 농도는 1e¹⁷/cm³ 이하로 도핑이 되어야 할 수 있다.In addition, as described above, in order to form a channel layer through which current flows, the doping of the impurity of the GaN channel layer 140 may be minimized, and particularly, the C concentration should be doped to 1e ¹⁷ / cm ³ or less. can do.

일 실시예에 따르면, 상기 GaN층(140)은, 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층을 포함할 수 있다.According to an embodiment, the GaN layer 140 may include a plurality of layers made of GaN grown at different temperatures.

또한, 일 실시예에 따르면, 상기 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.Further, according to an embodiment, the number of the plurality of layers made of GaN grown at different temperatures may be 2 to 5.

상기 GaN 채널층(140) 위에는 상기 AlGaN 장벽층(150)이 형성되어 채널층에 2DEG가 형성될 수 있다. The AlGaN barrier layer 150 may be formed on the GaN channel layer 140 to form 2DEG in the channel layer.

즉, 상기 AlGaN 장벽층(150)은 상기 GaN층(140) 상에 형성될 수 있고, 상기 AlGaN 장벽층(150)은 활성층의 역할을 할 수 있다.That is, the AlGaN barrier layer 150 may be formed on the GaN layer 140, and the AlGaN barrier layer 150 may serve as an active layer.

또한, 상기 AlGaN 장벽층(150)의 두께는, 10nm ~ 50nm 범위인 것일 수 있다.In addition, the thickness of the AlGaN barrier layer 150 may be in the range of 10nm ~ 50nm.

상기 AlGaN 장벽층(150)은 다양한 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN 장벽층(150)의 Al의 조성은, 10% ~ 30%인 것일 수 있다. 이외에도 다양한 조성비로써 상기 AlGaN 장벽층(150)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.The AlGaN barrier layer 150 may be made of various compositions. For example, the composition of Al in the AlGaN barrier layer 150 may be 10% to 30%. In addition, it is apparent to those skilled in the art that the AlGaN barrier layer 150 may be formed in various composition ratios.

특히, 상기 AlGaN 장벽층(150)의 Al 조성은 25%이고 두께는 25nm일 수 있다.Particularly, the Al composition of the AlGaN barrier layer 150 may be 25% and the thickness may be 25 nm.

상기 AlGaN 장벽층(150)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 AlGaN 장벽층(150)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 AlGaN 장벽층(150)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The AlGaN barrier layer 150 may be formed in various ways (or methods). For example, the AlGaN barrier layer 150 may be formed through a method of selectively growing nitride semiconductor crystals, an organic metal vapor deposition method (MOCVD), a molecular beam epitaxial growth method (MBE), and a helide vapor deposition method. (HVPE) may be formed on the basis of at least one. However, considering the crystallinity of the AlGaN barrier layer 150, it may be common to use a MOCVD method for device fabrication.

상기 GaN 캡층은 상기 AlGaN 장벽층(150) 상에 형성되고, GaN을 얇게 성장시킴으로써 형성될 수 있다.The GaN cap layer is formed on the AlGaN barrier layer 150 and can be formed by growing GaN thinly.

일 실시예에 따르면, 상기 GaN 캡층의 두께는 0nm ~ 100nm 범위, 특히, 2nm ~ 10nm인 것일 수 있다. 상기 GaN 캡층은 표면 누설 전류를 막는 역할을 할 수 있다.According to an embodiment, the thickness of the GaN cap layer may be in the range of 0 nm to 100 nm, in particular, 2 nm to 10 nm. The GaN cap layer may serve to prevent surface leakage current.

상기 소스 전극, 상기 드레인 전극 및 게이트 전극은 상기 AlGaN 장벽층(150)의 일부 영역 상에 형성되는 것일 수 있다. 또한, 상기 반도체 소자(100, 100')가 상기 GaN 캡층을 더 포함하는 경우, 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다. The source electrode, the drain electrode, and the gate electrode may be formed on a portion of the AlGaN barrier layer 150. Further, when the semiconductor devices 100 and 100 'further include the GaN cap layer, it may be formed on a partial region of the GaN cap layer.

전술한 바와 같이, 상기 드레인 전극에서 소스 전극으로 흐르는 2DEG(CDEG) 전류가 쇼트키(schottky) 게이트 전극의 제어를 통해 발생할 수 있다.As described above, 2DEG (CDEG) current flowing from the drain electrode to the source electrode may be generated through control of a Schottky gate electrode.

또한, 일 실시예에 따르면, 상기 반도체 소자(100, 100')는 상기 AlGaN 장벽층(150), 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 형성되는 산화막층(미도시)을 더 포함할 수 있다.In addition, according to an embodiment, the semiconductor devices 100 and 100 ′ are oxide layers formed on a portion of the AlGaN barrier layer 150, the source electrode, the drain electrode, and the gate electrode (not shown). It may further include.

또한, 상기 반도체 소자(100, 100')가 상기 GaN 캡층을 더 포함하는 경우, 상기 산화막층은 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다.In addition, when the semiconductor devices 100 and 100 'further include the GaN cap layer, the oxide layer may be formed on a portion of the GaN cap layer.

상기 산화막층은 표면 누설 전류를 감소시키는 역할을 할 수 있다. The oxide layer may serve to reduce surface leakage current.

여기서, 상기 산화막층은, 상기 소스 전극 또는 상기 드레인 전극과 상기 게이트 전극 사이에 형성되는 것일 수 있다. Here, the oxide layer may be formed between the source electrode or the drain electrode and the gate electrode.

상기 산화막층은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 산화막층은, SiO2, Si_xN_y(예를 들어, Si3N4), HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나의 물질로 이루어질 수 있다.The oxide layer may be made of various materials or composition ratios. For example, the oxide layer may be made of at least one of SiO 2, Si _x N _y (eg, Si 3 N 4), HfO 2, Al 2 O 3, ZnO, and Ga 2 O 3.

일 실시예에 따르면, 상기 산화막층의 두께는, 2nm ~ 200nm 범위이며, 특히 2nm ~ 100nm일 수 있다.According to one embodiment, the thickness of the oxide layer, 2nm ~ 200nm range, may be in particular 2nm ~ 100nm.

또한, 상기 산화막층은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 산화막층은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.In addition, the oxide layer may be formed in a variety of ways, for example, the oxide layer is an organic metal vapor deposition method (MOCVD), molecular beam epitaxial growth method (MBE), Heide vapor phase growth method (HVPE), PECVD ( It may be formed on the basis of at least one of plasma-enhanced chemical vapor deposition (Plasma-enhanced chemical vapor deposition), sputtering (Sputtering) and ALD (atomic layer deposition).

본 명세서에 개시된 일 What is disclosed herein 실시예에Example 따른 반도체 소자의 제조방법에 대한 설명 Description of the manufacturing method of the semiconductor device according to

본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.A method of manufacturing a semiconductor device according to an embodiment disclosed in the present specification may be implemented as a part or a combination of the configurations or steps included in the above-described embodiments, or may be implemented as a combination of the embodiments, hereinafter, disclosed in the present specification Redundant portions may be omitted for a clear expression of a method for manufacturing a semiconductor device according to an embodiment.

AlGaN/GaN 이종 접합 구조의 질화물 반도체를 Si 기판위에 성장하기 위해서는 Si와 GaN의 열팽창계수에 의한 크랙의 발생 및 웨이퍼가 휘는 현상과 격자상수 차이에 의한 결함밀도가 증가하는 등의 문제를 해결해야 할 수 있다.In order to grow AlGaN / GaN heterojunction nitride semiconductors on Si substrates, problems such as cracks caused by thermal expansion coefficients of Si and GaN, wafer warping, and defect density due to differences in lattice constants must be solved. Can be.

이런 문제를 최소화하기 위한 일 방법으로는 Si 기판과 GaN 층 사이에 Al 성분이 들어가는 층을 삽입하여 이를 최소화하는 방법이 있을 수 있다.One method for minimizing this problem may be a method of minimizing this by inserting a layer containing an Al component between the Si substrate and the GaN layer.

예를 들어, 이런 문제를 최소화하는 방법은, Si 기판위에 AlN nucleation 층을 형성하고 AlGaN 층을 기판에서부터 성장방향으로 Al조성을 grading 주는 방법으로 중간버퍼층을 사용하는 방법일 수 있다.For example, a method of minimizing this problem may be a method of forming an AlN nucleation layer on a Si substrate and using an intermediate buffer layer as a method of grading the Al composition from the substrate to the AlGaN layer in the growth direction.

본 명세서에 개시된 일 실시예에 따르면, AlN 핵생성층 상에 InAlGaN의 중간층을 성장시켜 전위가 연속적으로 생성 및 진행하는 것을 억제해 결함밀도가 자고 성장후 크랙 발생을 억제하는 HFET 소자 구조가 개시된다.According to one embodiment disclosed in the present specification, an HFET device structure is disclosed in which an intermediate layer of InAlGaN is grown on an AlN nucleation layer to suppress the generation and progress of dislocations, thereby reducing defect density and suppressing crack generation after growth. .

상기 InAlGaN 중간층 위에는 GaN 채널층이 성장될 수도 있고, AlN와 GaN가 교대로 적층되는 초격자 구조의 층이 10~300 주기의 복수층을 성장후 GaN 채널층이 형성될 수 있다.A GaN channel layer may be grown on the InAlGaN intermediate layer, and a GaN channel layer may be formed after a superlattice structure layer in which AlN and GaN are alternately stacked by growing multiple layers of 10 to 300 cycles.

본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 AlN층을 형성시키는 단계, 상기 AlN 층 상에 InAlGaN 중간층을 형성시키는 단계, 상기 InAlGaN 중간층 상에 GaN 채널층을 형성시키는 단계 및 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device according to an embodiment disclosed in the present disclosure includes forming an AlN layer on a substrate, forming an InAlGaN intermediate layer on the AlN layer, and forming a GaN channel layer on the InAlGaN intermediate layer. And forming an AlGaN barrier layer on the GaN channel layer.

일 실시예에 따르면, 상기 InAlGaN 중간층의 조성은, In_xAl_yGa₁ _-x- _yN으로 표현되고, 0 < x <0.1, 0 ≤ y < 1인 것일 수 있다.According to one embodiment, the composition of the InAlGaN intermediate layer is represented by In _x Al _y Ga ₁ _-x- _y N, and may be 0 <x <0.1, 0 ≤ y <1.

또한, 일 실시예에 따르면, 상기 AlN층, 상기 InAlGaN 중간층, 상기 GaN 채널층 및 상기 AlGaN 장벽층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.In addition, according to an embodiment, at least one of the AlN layer, the InAlGaN intermediate layer, the GaN channel layer, and the AlGaN barrier layer, an organic metal vapor deposition method (MOCVD), a molecular beam epitaxial growth method (MBE), a halide vapor phase It may be formed on the basis of at least one of a growth method (HVPE), PECVD (Plasma-enhanced chemical vapor deposition), sputtering (Sputtering) and atomic layer deposition (ALD).

또한, 일 실시예에 따른 반도체 소자는, 상기 InAlGaN 중간층 및 상기 GaN 채널층 사이에 초격자층을 형성시키는 단계를 더 포함할 수 있다.In addition, the semiconductor device according to an embodiment may further include forming a superlattice layer between the InAlGaN intermediate layer and the GaN channel layer.

도 6은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.6 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment disclosed herein.

도 6을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.Referring to FIG. 6, a method of manufacturing a semiconductor device according to an embodiment disclosed in the present specification may be performed in the following steps.

먼저, 기판 상에 AlN층을 형성시킬 수 있다(S110).First, an AlN layer may be formed on a substrate (S110).

다음으로, 상기 AlN 층 상에 InAlGaN 중간층을 형성시킬 수 있다(S120).Next, an InAlGaN intermediate layer may be formed on the AlN layer (S120).

다음으로, 상기 InAlGaN 중간층 상에 GaN 채널층을 형성시킬 수 있다(S130).Next, a GaN channel layer may be formed on the InAlGaN intermediate layer (S130).

다음으로, 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시킬 수 있다(S140).Next, an AlGaN barrier layer may be formed on the GaN channel layer (S140).

여기서, 상기 InAlGaN 중간층은, 상기 InAlGaN 중간층의 조성은, In_xAl_yGa_1-x-yN으로 표현되고, 0 < x <0.1, 0 ≤ y < 1인 것일 수 있다.Here, the InAlGaN intermediate layer, the composition of the InAlGaN intermediate layer is represented by In _x Al _y Ga _1-xy N, may be 0 <x <0.1, 0 ≤ y <1.

도 7a ~ 도 7e는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.7A to 7E are exemplary views illustrating a method of manufacturing a semiconductor device according to an embodiment disclosed herein.

도 7a ~ 도 7e를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 기판(101) 상에 차례로 AlN층(110), InAlGaN 중간층(120), 초격자층(130), GaN 채널층(140) 및 AlGaN 장벽층(150)을 형성시키는 단계로 이루어질 수 있다.7A to 7E, a method of manufacturing a semiconductor device according to an exemplary embodiment disclosed in the present specification sequentially includes an AlN layer 110, an InAlGaN intermediate layer 120, and a superlattice layer 130 on a substrate 101, The GaN channel layer 140 and the AlGaN barrier layer 150 may be formed.

또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(150)의 일부 영역 상에 게이트 전극(미도시), 소스 전극(미도시), 드레인 전극(미도시)을 형성시키는 단계를 더 포함할 수 있다. In addition, a method of manufacturing a semiconductor device according to an embodiment disclosed in the present disclosure includes a gate electrode (not shown), a source electrode (not shown), and a drain electrode (not shown) on a portion of the AlGaN barrier layer 150. It may further include the step of forming.

또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(150), 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 산화막층(미도시)을 형성시키는 단계를 더 포함할 수 있다.In addition, a method of manufacturing a semiconductor device according to an embodiment disclosed in the present specification is to form an oxide layer (not shown) on a portion of the AlGaN barrier layer 150, the source electrode, the drain electrode and the gate electrode It may further include a step.

자세한 공정 순서를 도 7a ~ 도 7e를 참조하여 구체적으로 상술하면, 먼저, 기판(101)상에 MOCVD 박막 성장 장비를 가지고 AlN층(110)을 형성(또는 성장)시킬 수 있다(도 7a).If the detailed process procedure is described in detail with reference to FIGS. 7A to 7E, first, an AlN layer 110 may be formed (or grown) with MOCVD thin film growth equipment on the substrate 101 (FIG. 7A).

상기 기판(101)은 n형이 될 수도 있고, p형이 될 수도 있으며, 기판의 종류는 Si, SiC, Sapphire, GaN(예를 들어, Freestanding GaN) 기판, AlN 기판 등이 될 수 있다.The substrate 101 may be n-type or p-type, and the type of the substrate may be Si, SiC, Sapphire, GaN (eg, Freestanding GaN) substrate, AlN substrate, or the like.

상기 AlN층(110)은 단일 layer(또는 층)가 될 수도 있고, 온도가 다른 2 ~ 5개 layer로 성장될 수도 있다. The AlN layer 110 may be a single layer (or layer), or may be grown in 2 to 5 layers with different temperatures.

AlN의 원료로는 TMAl이 사용될 수 있으며, N의 원료는 NH3가 사용될 수 있다. TMAl may be used as the raw material of AlN, and NH3 may be used as the raw material of N.

일 실시예에 따르면, AlN 층(110, 또는 AlN 핵생성층)은 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다(전술된 제 1 AlN층 및 제 2 AlN층 참조).According to an embodiment, the AlN layer 110 (or AlN nucleation layer) may be used in a combination of low temperature and high temperature. That is, the lower portion of the AlN buffer may be formed by low temperature growth, and the upper portion of the AlN buffer may be formed by high temperature growth (see the first AlN layer and the second AlN layer described above).

상기 AlN층(110)의 형성에 있어서 결정 성장 방법에는 유기금속 박막성장 장비(MOCVD)가 이용될 수 있으며, 원료는 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 암모니아(NH3)가 사용되고, 고온의 환경에서 합성이 되어 에피로 성장 됨에 의해 III-V족 박막이 형성될 수 있다. 준비된 기판에 따라 GaN 성장을 위한 통상적인 방법의 핵생성 층이 성장될 수 있다.In the formation of the AlN layer 110, an organic metal thin film growth equipment (MOCVD) may be used as a crystal growth method, and raw materials include trimethylgallium (TMGa), trimethylaluminum (TMAl), and ammonia (NH3), and high temperature. Synthesized in the environment of the group III-V thin film can be formed by growing epi. Depending on the prepared substrate, a nucleation layer of a conventional method for GaN growth can be grown.

다음으로, 상기 AlN층(110) 상에 InAlGaN 중간층(120)을 형성시킬 수 있다(도 7b).Next, an InAlGaN intermediate layer 120 may be formed on the AlN layer 110 (FIG. 7B).

즉, 상기 InAlGaN 중간층(120)이 상기 AlN층(110) 상에 버퍼로서 형성될 수 있다.That is, the InAlGaN intermediate layer 120 may be formed as a buffer on the AlN layer 110.

여기서, 상기 InAlGaN 중간층은, 상기 InAlGaN 중간층의 조성은, In_xAl_yGa₁ _-x-yN으로 표현되고, 0 < x <0.1, 0 ≤ y < 1인 것일 수 있다.Here, the InAlGaN intermediate layer, the composition of the InAlGaN intermediate layer is represented by In _x Al _y Ga ₁ _-xy N, may be 0 <x <0.1, 0 ≤ y <1.

일 실시예에 따르면, 상기 In의 조성 x 및 상기 Al의 조성 y 중 적어도 하나는 상기 InAlGaN 중간층(120)이 성장하는 [001] 방향으로 조성이 변하지 않거나 연속적 또는 불연속적으로 감소할 수 있다.According to an embodiment, at least one of the composition x of In and the composition y of Al may not change in composition in the [001] direction in which the InAlGaN intermediate layer 120 grows or may decrease continuously or discontinuously.

다음으로, 상기 InAlGaN 중간층(120) 상에 초격자층(130)을 형성시킬 수 있다(도 7c).Next, a superlattice layer 130 may be formed on the InAlGaN intermediate layer 120 (FIG. 7C).

구체적으로, 상기 초격자층(130)은, 서로 다른 2개의 제 1 박막층(131) 및 제 2 박막층(132)이 적층된 초격자 박막층(133)이 복수개 적층되어 형성되는 것일 수 있다.Specifically, the superlattice layer 130 may be formed by stacking a plurality of superlattice thin film layers 133 in which two different first thin film layers 131 and second thin film layers 132 are stacked.

즉, 상기 InAlGaN 중간층(120) 위에는 AlN(131)와 GaN(132)층이 교대로 적층되는 초격자층(130)이 형성될 수 있고, 그 위에 GaN 채널층(140)이 상기 초격자층(130)상에 형성될 수 있다. That is, a superlattice layer 130 in which AlN 131 and GaN 132 layers are alternately stacked may be formed on the InAlGaN intermediate layer 120, and a GaN channel layer 140 may be formed on the superlattice layer ( 130).

상기 초격자층(130)에서, AlN의 Al 조성비는 50% ~ 99%로 성장될 수 있으며, AlN 및 GaN의 초격자(Super-Lattice)층(130)의 총 두께는 0.3 ~ 4.0um로 성장될 수 있다.In the superlattice layer 130, the Al composition ratio of AlN can be grown to 50% to 99%, and the total thickness of the superlattice layer 130 of AlN and GaN grows to 0.3 to 4.0um. Can be.

본 명세서에 개시된 일 실시예에 따르면, 상기 초격자 버퍼 구조(또는 초격자층, 130)는 semi-insulating 특성을 가지기 위해 특정 도펀트가 도핑될 수 있다.According to one embodiment disclosed herein, the superlattice buffer structure (or superlattice layer 130) may be doped with a specific dopant to have semi-insulating properties.

다음으로, 상기 초격자층(130) 상에 GaN 채널층(140)을 형성시킬 수 있다(도 7d).Next, a GaN channel layer 140 may be formed on the superlattice layer 130 (FIG. 7D).

상기 GaN 채널층(140)을 이루는 GaN은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.The GaN constituting the GaN channel layer 140 may be manufactured by an organic metal vapor phase growth method called MOCVD.

이 경우, Ga의 원료인 TMGa, N의 원료인 NH₃를 리액터 안에서 고온으로 합성시켜 상기 GaN층(140)이 에피 성장으로 형성될 수 있다.In this case, the GaN layer 140 may be formed by epitaxial growth by synthesizing TMGa, a raw material of Ga, and NH ₃ , a raw material of N, at a high temperature in a reactor.

상기 GaN 채널층(140)은 0.01um ~ 1.0um의 두께를 가질 수 있다.The GaN channel layer 140 may have a thickness of 0.01um to 1.0um.

여기서, 상기 GaN 채널층(140)에는 semi-insulating한 특성을 만들어 주기 위해서 Fe, Mg 또는 Carbon이 도핑될 수 있다. 상기 GaN 채널층(140) 또한 한가지의 온도로 성장되거나 2~5가지 연속적 혹은 불연속적인 온도로 성장될 수 있다. Here, the GaN channel layer 140 may be doped with Fe, Mg, or Carbon to create semi-insulating properties. The GaN channel layer 140 may also be grown at one temperature or at two to five continuous or discontinuous temperatures.

다음으로, 상기 GaN 채널층(140)을 성장시킨 후에는 이종접합 부분의 2DEG 층을 만들기 위한 활성층인 AlGaN 장벽층(150)을 10% ~ 30% Al 조성비로 성장시킬 수 있다(도 7e).Next, after the GaN channel layer 140 is grown, the AlGaN barrier layer 150, which is an active layer for making a 2DEG layer of a heterojunction portion, can be grown at a composition ratio of 10% to 30% Al (FIG. 7E).

추가적으로, 상기 AlGaN 장벽층(150)의 일부 영역 상에 소스 전극, 드레인 전극 및 게이트 전극을 형성시킬 수 있으며, passivation을 위하여 상기 AlGaN 장벽층(150), 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 산화막층을 형성시킬 수 있다.Additionally, a source electrode, a drain electrode, and a gate electrode may be formed on a portion of the AlGaN barrier layer 150, and the AlGaN barrier layer 150, the source electrode, the drain electrode, and the gate electrode for passivation An oxide layer may be formed on some regions.

상기 AlGaN 장벽층(150)의 두께는 10 nm ~ 50 nm일 수 있다.The AlGaN barrier layer 150 may have a thickness of 10 nm to 50 nm.

상기 AlGaN 장벽층(150)은 상기 GaN 채널층(140)과의 격자 상수 차이로 인한 piezo-polarization등으로 2DEG를 형성해주는 층으로써 Al 조성과 두께에 따라서 2DEG density가 결정될 수 있다. The AlGaN barrier layer 150 is a layer that forms 2DEG by piezo-polarization due to a difference in lattice constant with the GaN channel layer 140, and 2DEG density may be determined according to the Al composition and thickness.

소스 전극, 드레인 전극 및 게이트 전극의 증착은 오믹 전극을 E-beam을 이용하여 이루어질 수 있다.The deposition of the source electrode, the drain electrode and the gate electrode may be performed using the E-beam for the ohmic electrode.

전술된 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구성 및 그 제조방법에 대해 간략히 정리하면 다음과 같다.The configuration of the semiconductor device and the method of manufacturing the semiconductor device according to the embodiment disclosed in the above specification are briefly described as follows.

도 3은 본 명세서에 개시된 질화물 반도체 소자의 적층단면 구조를 모식적으로 표현한 것으로, III족 질화물 반도체 소자의 에피텍셜 적층순서는 먼저 기판(101) 위에 AlN로 이뤄진 nucleation 층(110)이 형성되고, 그 위에 InAlGaN 중간층(120)이 버퍼로서 형성될 수 있다.3 is a schematic representation of a stacked cross-sectional structure of a nitride semiconductor device disclosed in the present specification, the epitaxial stacking order of a group III nitride semiconductor device is first formed on the substrate 101, a nucleation layer 110 made of AlN is formed, The InAlGaN intermediate layer 120 may be formed as a buffer thereon.

이 중간층(120)의 In 조성은 0≤x<0.1의 값을 가질 수 있다. 특히, 상기 x의 범위는 0 < x <0.01일 수 있다.The In composition of the intermediate layer 120 may have a value of 0≤x <0.1. In particular, the range of x may be 0 <x <0.01.

In의 조성은 성장하는 [001] 방향으로 조성이 변하지 않거나 연속적 또는 불연속적으로 감소할 수 있다. The composition of In may not change in the direction of the growing [001] or may decrease continuously or discontinuously.

중간층(120)에서 Al의 조성은 0≤y<1의 조성 값을 가질 수 있고, Al 조성 또한 성장방향인 [001] 방향으로 조성이 변하지 않거나 연속적 혹은 불연속적으로 감소할 수 있다. The composition of Al in the intermediate layer 120 may have a composition value of 0≤y <1, and the composition of Al may not change in the direction of [001], which is a growth direction, or may decrease continuously or discontinuously.

이 InAlGaN 중간층 위에는 AlN(131)과 GaN층(132)이 교대로 적층되는 초격자층(130)이 형성되고 그 위에 GaN 채널층(140)이 초격자층(130)상에 형성된다. 이 초격자층의 반복 주기는 10 ~ 300의 반복주기를 갖고 50 ~ 150 주기가 바람직하다.A superlattice layer 130 in which AlN 131 and a GaN layer 132 are alternately stacked is formed on the InAlGaN intermediate layer, and a GaN channel layer 140 is formed on the superlattice layer 130 thereon. The superlattice layer has a repetition cycle of 10 to 300, and preferably 50 to 150 cycles.

AlN(131)와 GaN(132)의 각 층의 두께는 1 ~ 50nm의 두께로 적층이 되어 질 수 있다.The thickness of each layer of the AlN (131) and GaN (132) can be laminated to a thickness of 1 ~ 50nm.

초격자층(130) 상에 형성되는 GaN 체널층(140)은 내전압을 높이기 위해 C, Fe, Mg, Mn등의 물질로 도핑이 되고, 특히 C 도핑의 경우 1e¹⁸/cm³ 이상의 도핑이 바람직하다. The GaN channel layer 140 formed on the superlattice layer 130 is doped with a material such as C, Fe, Mg, and Mn to increase the withstand voltage. In particular, in the case of C doping, doping of 1e ¹⁸ / cm ³ or more is preferable. Do.

전류가 흐르는 채널층을 형성하기 위해 GaN 채널층(140)의 끝부분은 불순물의 도핑이 최소화 되야하고 특히 C 농도는 1e¹⁷/cm³ 이하로 도핑이 되어야 할 수 있다. In order to form the channel layer through which the current flows, doping of the impurity of the GaN channel layer 140 should be minimized, and particularly, the C concentration may be doped to 1e ¹⁷ / cm ³ or less.

이 채널층의 두께는 0.01um~ 1um의 두께범위를 갖고 C 도핑의 최소화를 위해 200mbar 이상의 고압에서 성장하고 성장속도는 3um/hr 이하로 최소화해서 성장하는 것이 바람직하다. The thickness of the channel layer has a thickness range of 0.01um to 1um, and it is preferable to grow at a high pressure of 200 mbar or more to minimize C doping and to grow with a growth rate of 3 um / hr or less.

GaN 채널층(140)위에는 AlGaN 장벽층(150)이 형성되어 채널층에 2DEG을 형성시키게 된다. 이때 AlGaN(150)의 Al 조성은 10 ~ 30% 의 조성을 갖고 두께는 10 ~ 50nm의 두께를 가질 수 있다.An AlGaN barrier layer 150 is formed on the GaN channel layer 140 to form 2DEG in the channel layer. At this time, the Al composition of AlGaN 150 has a composition of 10 to 30% and the thickness may have a thickness of 10 to 50 nm.

특히, AlGaN층의 Al 조성은 25%이고 두께는 25nm 가질 수 있다.In particular, the Al composition of the AlGaN layer is 25% and may have a thickness of 25 nm.

기판으로 쓰이는 물질은 Si, SiC, 사파이어, AlN 등의 물질을 사용할 수 있고, Si의 경우는 (001),(111),(100)등의 면을 가진 Si 기판을 사용하고 [001] 방향으로 표면이 거칠지 않은 (111) Si 기판이 사용될 수 있다.As the material used as the substrate, materials such as Si, SiC, sapphire, and AlN can be used. In the case of Si, a Si substrate having surfaces such as (001), (111), and (100) is used, and in the [001] direction A (111) Si substrate having a rough surface may be used.

중간층으로의 InAlGaN에서 In은 표면이동도가 작은 Al의 표면이동도를 높이기 위한 surfactant 역할로서도 사용되어지고, In의 조성은 tensile stress를 방지하기 위해 최소량만 들어갈 수 있다.In InAlGaN as an intermediate layer, In is also used as a surfactant to increase the surface mobility of Al with a small surface mobility, and the composition of In can only enter a minimum amount to prevent tensile stress.

도 2에서는 InAlGaN 층위에 초격자층이 형성되지 않고 바로 GaN buffer 층이 형성되는 구조를 나타내는 모식도가 개시되었다. 도 3과 다른 점은 중간층인 InAlGaN 층위에 바로 GaN buffer층(또는 GaN 채널층, 140)이 성장이 되는 구조라는 점이다.In FIG. 2, a schematic diagram showing a structure in which a superlattice layer is not formed on an InAlGaN layer but a GaN buffer layer is formed is disclosed. The difference from FIG. 3 is that the GaN buffer layer (or GaN channel layer 140) is directly grown on the InAlGaN layer, which is an intermediate layer.

전술된 바와 같이, Si 기판위에 GaN를 성장하기 위해서는 AlN nucleation 층이 중간에 성장되어 GaN와 Si 기판과의 melt-back 반응을 억제하고 Si와 GaN의 열팽창계수 차이에 의한 냉각시의 크랙 발생이 억제될 수 있다. As described above, in order to grow GaN on the Si substrate, the AlN nucleation layer is grown in the middle to suppress the melt-back reaction between the GaN and the Si substrate and crack generation during cooling due to the difference in the thermal expansion coefficient between Si and GaN is suppressed. Can be.

본 명세서에 개시된 기술에 따르면, AlN 핵생성층 상에 InAlGaN 중간층을 형성시켜 전위의 진행을 막고 열팽창계수차이를 줄여 전위밀도가 낮고 크랙발생을 억제하는 HFET 소자구조가 개시된다.According to the technology disclosed in the present specification, an InAlGaN intermediate layer is formed on an AlN nucleation layer to prevent the progression of dislocation and to reduce the thermal expansion coefficient difference, thereby lowering dislocation density and suppressing crack generation.

본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.The scope of the present invention is not limited to the embodiments disclosed herein, and the present invention can be modified, changed, or improved in various forms within the scope described in the spirit and claims of the present invention.

100: 반도체 소자 101: 기판
110: AlN층 120: InAlGaN 중간층
130: 초격자층 140: GaN 채널층
150: AlGaN 장벽층 100: semiconductor element 101: substrate
110: AlN layer 120: InAlGaN intermediate layer
130: superlattice layer 140: GaN channel layer
150: AlGaN barrier layer

Claims

AlN layer;
An InAlGaN intermediate layer formed on the AlN layer;
A GaN channel layer formed on the InAlGaN intermediate layer; And
AlGaN barrier layer formed on the GaN channel layer,
Further comprising a superlattice layer located between the InAlGaN intermediate layer and the GaN channel layer,
The superlattice layer,
A plurality of superlattice thin film layers in which two different first thin film layers and second thin film layers are laminated are formed,
The AlN layer,
It includes a plurality of layers of AlN grown at different temperatures,
The number of the plurality of layers made of AlN grown at different temperatures,
Semiconductor device characterized in that 2 to 5.

According to claim 1, The composition of the InAlGaN intermediate layer,
In _x Al _y Ga ₁ _-x- _y N,
A semiconductor device, characterized in that 0 <x <0.1, 0 ≤ y <1.

The composition x of In of the InAlGaN intermediate layer,
A semiconductor device that is maintained or reduced in the growth direction of the InAlGaN intermediate layer.

The composition y of Al of the InAlGaN intermediate layer,
A semiconductor device that is maintained or reduced in the growth direction of the InAlGaN intermediate layer.

According to claim 2, At least one of the x and y,
A semiconductor device that is discontinuously reduced in the growth direction of the InAlGaN intermediate layer.

The growth direction of the InAlGaN intermediate layer according to any one of claims 3 to 5,
[0 0 1] A semiconductor device having a lattice direction.

The thickness of the InAlGaN intermediate layer,
A semiconductor device that is 100 nm to 1000 nm.

delete

The method of claim 1, wherein the first thin film layer,
Made of AlN,
The second thin film layer,
A semiconductor device made of GaN.

11. The method of claim 10, The composition of Al contained in the first thin film layer,
A semiconductor device that is 50% to 99%.

The thickness of the first thin film layer,
2nm ~ 10nm,
The thickness of the second thin film layer,
A semiconductor device that is 2 nm to 100 nm.

According to claim 1, The number of superlattice thin film layer to be stacked,
A semiconductor device of 10 to 300.

According to claim 1, The superlattice layer,
A semiconductor device doped with a p-type dopant.

The method of claim 14, wherein the p-type dopant,
A semiconductor device that is at least one of Mg, C, and Fe.

15. The method of claim 14, The concentration of the p-type dopant,
1e16 / cm ³ ~ 5e20 / cm ^{3 The} semiconductor device.

15. The method of claim 14, The concentration of the p-type dopant,
A semiconductor device that is gradually reduced in a stacking direction of the superlattice layer.

delete

According to claim 1, The thickness of the AlN layer,
A semiconductor device of 1 nm to 20 nm.

The thickness of the GaN channel layer,
A semiconductor device that is 0.01um to 1um.

According to claim 1, The GaN channel layer,
A semiconductor device that is doped with at least one dopant of C, Fe, Mg and Mn.

The method of claim 22, wherein the at least one dopant concentration is,
1e18 / cm ³ ~ 5e20 / cm ^{3 The} semiconductor device.

According to claim 1, The composition of Al in the AlGaN barrier layer,
A semiconductor device that is 10% to 30%.

According to claim 1, The thickness of the AlGaN barrier layer,
A semiconductor device that is 10 nm to 50 nm.

According to claim 1, The AlN layer,
A semiconductor device formed on a substrate.

27. The method of claim 26, The substrate,
A semiconductor device comprising at least one of Si, SiC, Sapphire and AlN.

Forming an AlN layer on the substrate;
Forming an InAlGaN intermediate layer on the AlN layer;
Forming a GaN channel layer on the InAlGaN intermediate layer; And
And forming an AlGaN barrier layer on the GaN channel layer,
Further comprising the step of forming a superlattice layer between the InAlGaN intermediate layer and the GaN channel layer,
The superlattice layer,
A plurality of superlattice thin film layers in which two different first thin film layers and second thin film layers are laminated are formed,
The AlN layer,
It includes a plurality of layers of AlN grown at different temperatures,
The number of the plurality of layers made of AlN grown at different temperatures,
Method of manufacturing a semiconductor device, characterized in that 2 to 5.

The composition of the InAlGaN intermediate layer according to claim 28,
In _x Al _y Ga ₁ _-x- _y N,
Method of manufacturing a semiconductor device, characterized in that 0 <x <0.1, 0 ≤ y <1.

The AlN layer, the InAlGaN intermediate layer, the GaN channel layer and at least one of the AlGaN barrier layer,
At least one of organic metal vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), helide vapor deposition (HVPE), plasma-enhanced chemical vapor deposition (PECVD), sputtering and atomic layer deposition (ALD) Method for manufacturing a semiconductor device that is formed on the basis of.

delete

The method of claim 28, wherein the first thin film layer,
Made of AlN,
The second thin film layer,
Method of manufacturing a semiconductor device consisting of GaN.