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KR102103276B1 - 무선 통신 시스템에서 피크 대 평균 비율 감소를 위한 장치 및 방법 - Google Patents

무선 통신 시스템에서 피크 대 평균 비율 감소를 위한 장치 및 방법 Download PDF

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KR102103276B1
KR102103276B1 KR1020140001768A KR20140001768A KR102103276B1 KR 102103276 B1 KR102103276 B1 KR 102103276B1 KR 1020140001768 A KR1020140001768 A KR 1020140001768A KR 20140001768 A KR20140001768 A KR 20140001768A KR 102103276 B1 KR102103276 B1 KR 102103276B1
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Abstract

본 발명은 송신 신호의 PAR(Peak to Average Ratio)를 감소시키기 위한 것으로, 송신 장치는, 송신 신호의 피크(peak) 성분을 검출하는 검출부와, 상기 피크 성분에 대응하는 제거 펄스(cancellation pulse)를 생성하는 생성부와, 상기 제거 펄스를 이용하여 상기 피크 성분을 감쇄시키는 제거부를 포함한다. 또한, 본 발명은 상술한 실시 예와 다른 실시 예들도 포함한다.

Description

무선 통신 시스템에서 피크 대 평균 비율 감소를 위한 장치 및 방법{APPARATUS AND METHOD FOR REDUCING PEAK TO AVERAGE RATIO IN WIRELESS COMMUNICATION SYSTEM}
본 발명은 무선 통신 시스템에서 PAR(Peak-to-Average Ratio) 감소에 관한 것이다.
신호의 PAR(Peak-to-average ratio) 또는 파고율(crest factor)은 상기 신호의 평균 레벨(average level) 및 상기 신호의 최대 크기 간 비율이다. 도 1은 무선 통신 시스템에서 송신 신호의 예를 도시한다. 상기 도 1은 시간 축에서의 신호 s(t)를 나타낸다. 상기 PAR 또는 상기 파고율은 상기 s(t)의 평균 레벨 대비 최대값(110)의 비율을 의미한다. 상기 파고율은 일반적으로 dB 스케일(scale)로 계산될 수 있다. 따라서, 상기 PAR 또는 상기 파고율은 평균 신호 레벨 및 피크(peak) 간 비율의 로그(logarithm) 형태로 주어질 수 있다.
신호가 높은 PAR을 가지는 경우, 큰 크기의 입력 백오프(input back-off)를 가지고 동작하는 높은 전력 증폭기가 요구된다. 따라서, 상기 높은 PAR을 가지는 신호의 증폭은 효율적이지 못한 것이 일반적이다. 그러므로, 상기 PAR을 감소시키기 위한 효율적인 대안이 제시되어야 한다.
본 발명의 일 실시 예는 무선 통신 시스템에서 신호의 PAR(Peak-to-Average Ratio)을 감소시키기 위한 장치 및 방법을 제공한다.
본 발명의 다른 실시 예는 무선 통신 시스템에서 신호의 피크 성분을 제거 또는 감쇄시키기 위한 장치 및 방법을 제공한다.
본 발명의 또 다른 실시 예는 무선 통신 시스템에서 신호의 피크 성분을 제거하기 위한 제거 펄스(cancellation pulse)를 생성하기 위한 장치 및 방법을 제공한다.
본 발명의 또 다른 실시 예는 무선 통신 시스템에서 제거 펄스의 생성 시간을 감소시키기 위한 장치 및 방법을 제공한다.
본 발명의 또 다른 실시 예는 무선 통신 시스템에서 제거 펄스를 위한 기본 파형의 대칭 특성을 이용하여 상기 제거 펄스를 생성하기 위한 장치 및 방법을 제공한다.
본 발명의 실시 예에 따른 무선 통신 시스템에서 송신 장치는, 송신 신호의 피크(peak) 성분을 검출하는 검출부와, 상기 피크 성분에 대응하는 제거 펄스(cancellation pulse)를 생성하는 생성부와, 상기 제거 펄스를 이용하여 상기 피크 성분을 감쇄시키는 제거부를 포함하며, 상기 생성부는, 상기 제거 펄스의 일부인 제1부분을 생성하고, 상기 제거 펄스를 위한 기본 파형의 대칭 특성을 이용하여 나머지 일부인 제2부분을 생성하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 무선 통신 시스템에서 송신 장치의 동작 방법은, 송신 신호의 피크 성분을 검출하는 과정과, 상기 피크 성분에 대응하는 제거 펄스를 생성하는 과정과, 상기 제거 펄스를 이용하여 상기 피크 성분을 감쇄시키는 과정을 포함하며, 상기 제거 펄스를 생성하는 과정은, 상기 제거 펄스의 일부인 제1부분을 생성하는 과정과, 상기 제거 펄스를 위한 기본 파형의 대칭 특성을 이용하여 나머지 일부인 제2부분을 생성하는 과정을 포함하는 것을 특징으로 한다.
무선 통신 시스템에서 제거 펄스(cancellation pulse)를 위한 기본 파형의 대칭 특성을 이용하여 상기 제거 펄스를 생성함으로써, 상기 제거 펄스의 생성 시간이 단축된다. 이에 따라, 시간 축에서 연속적으로 발생하는 다수의 피크(peak) 성분들이 모두 처리될 수 있다.
도 1은 무선 통신 시스템에서 송신 신호의 예를 도시한다.
도 2는 본 발명의 실시 예에 따른 무선 통신 시스템에서 PAR(Peak to Average Ratio) 감소의 방식을 도시한다.
도 3은 본 발명의 실시 예에 따른 무선 통신 시스템에서 PAR 감소 수단의 블록 구성을 도시한다.
도 4는 본 발명의 실시 예에 따른 무선 통신 시스템에서 연속적인 피크에 대한 처리 결과의 일 예를 도시한다.
도 5는 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스를 위한 기본 파형의 특성을 도시한다.
도 6은 본 발명의 실시 예에 따른 무선 통신 시스템에서 메모리 버퍼(memory buffer)를 이용한 제거 펄스 생성을 도시한다.
도 7은 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스 생성 수단의 블록 구성을 도시한다.
도 8은 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스의 생성 과정을 개념적으로 도시한다.
도 9은 본 발명의 실시 예에 따른 무선 통신 시스템에서 연속적인 피크에 대한 처리 결과의 다른 예를 도시한다.
도 10은 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스 생성 절차를 도시한다.
도 11은 본 발명의 실시 예에 따른 무선 통신 시스템에서 송신 장치의 동작 절차를 도시한다.
도 12는 본 발명의 실시 예에 따른 무선 통신 시스템에서 송신 장치의 블록 구성을 도시한다.
도 13은 본 발명의 실시 예에 따른 PAR 감소 기법의 모의 실험 결과를 도시한다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하 본 발명은 무선 통신 시스템에서 신호의 PAR(Peak to Average Ratio)를 감소시키기 위한 기술에 대해 설명한다.
이하 설명에서, 신호는 복소 숫자들(complex numbers), 예를 들어, 실수(real) 성분 및 허수(imaginary) 성분으로 구성될 수 있다. 상기 실수 성분은 'I 성분'으로 지칭되고, 상기 허수 성분은 'Q 성분'으로 지칭될 수 있다. 상기 복소 신호는 전송을 위해, 하나는 I 성분을, 다른 하나는 Q 성분을 위한, 2개의 분리된 선로들(wires)을 필요로 한다. 따라서, 이하 설명되는 도면에서, 신호의 경로가 하나의 경로로 도시되더라도, 상기 하나의 경로는 I 성분을 위한 선로 및 Q 성분을 위한 선로를 포함하는 것으로 이해될 수 있다.
또한, 일반적으로, 상기 복소 신호들은 크기 포락선(magnitude envelope)으로서 표현된다. 상기 포락선은 규칙성을 가지는 곡선들 모두에 접하는 곡선으로, RF(Radio Frequency) 신호의 포락선은 고주파 신호를 제외한 저주파 성분의 크기의 변화를 나타낸다. 따라서, 이하 설명되는 도면에 도시된 신호는 포락선을 도시한 것으로 이해될 수 있다.
PAR은 주어진 신호에서 피크(peak)를 검색하고, 상기 피크를 감쇄(attenuation) 또는 제거(cancellation)하는 것을 통해 감소될 수 있다. 이에, 본 발명의 다양한 실시 예들은 상기 피크를 제거함으로써 상기 PAR이 감소시키기 위한 기술에 대해 설명한다.
도 2는 본 발명의 실시 예에 따른 무선 통신 시스템에서 PAR 감소의 방식을 도시한다. 상기 도 2에서, (a)는 최초 신호(210), (b)는 피크를 제거하기 위한 제거 펄스(cancellation pulse)(220), (c)는 피크를 제거한 신호(230)를 도시한다.
상기 도 2를 참고하면, 상기 (a)와 같은 상기 최초 신호(210)가 생성되는 경우, 피크 검출을 통해, 상기 신호에서 미리 정의된 임계치(threshold)(212)을 초과하는 피크(214)가 검출된다. 상기 피크(214)의 위치 및 크기가 검출되면, 상기 (b)에 도시된 바와 같이, 상기 피크(214)의 크기 및 위치에 대응하는 상기 제거 펄스(220)가 생성된다. 상기 제거 펄스(230)의 구체적인 파형은 시스템의 신호 특성에 따라 미리 정의된다. 즉, 상기 제거 펄스(220)는 미리 정의된 신호 패턴을 상기 피크(214)에 비례하는 복소 이득(complex gain)에 의해 스케일링(scaling)함으로써 생성될 수 있다. 이후, 상기 (a)와 같은 최초의 신호(210)에서 상기 (b)와 같은 제거 펄스(220)를 감산함으로써, 상기 (c)와 같은 피크가 제거된 신호(230), 다시 말해, PAR이 감소된 신호(230)가 얻어진다.
도 3은 본 발명의 실시 예에 따른 무선 통신 시스템에서 PAR 감소 수단의 블록 구성을 도시한다. 상기 도 3은 상기 도 2에 도시된 바와 같은 방식으로 PAR을 감소시키기 위한 장치의 블록 구성을 예시한다.
상기 도 3을 참고하면, 상기 PAR 감소 수단은 피크 검출부(310), CPG(Cancellation Pulse Generator)(320), 감산기들(332 및 334)을 포함한다.
상기 피크 검출부(310)는 입력 신호의 I 성분 및 Q 성분을 제공받고, 상기 I 성분 및 Q 성분을 이용하여 신호 크기(magnitude)를 계산한 후, 적어도 하나의 피크를 검출한다. 상기 피크는 임계치를 초과하는 크기의 신호 샘플들을 의미한다. 즉, 상기 피크 검출부(310)는 상기 입력 신호에서 상기 임계치를 초과하는 크기의 신호 구간을 검출한다. 구체적으로, 상기 피크 검출부(310)은 상기 피크의 위치 및 상기 피크의 크기를 검출한다. 그리고, 상기 피크 검출부(310)는 상기 피크의 위치 및 상기 피크의 크기에 대응하는 복소 이득을 상기 CPG(320)로 제공한다.
상기 CPG(320)는 상기 피크를 제거하기 위한 제거 펄스를 생성한다. 상기 제거 펄스의 구체적인 파형은 시스템의 신호 특성에 따라 미리 정의된다. 즉, 상기 CPG(320)는 상기 제거 펄스의 기본 파형을 상기 복소 이득에 따라 스케일링하는 모듈을 포함한다. 상기 기본 파형은 '잡음 쉐이핑 필터(noise shaping filter)'라 지칭될 수 있다. 상기 스케일링하는 모듈은 적어도 하나의 복소 곱셈기를 포함할 수 있다. 이에 따라, 상기 CPG(320)는 상기 제거 펄스의 기본 파형에 상기 복소 이득을 곱함으로써, 상기 피크 검출부(310)에 의해 검출된 피크를 감쇄 또는 제거하기 위한 상기 제거 펄스를 생성한다.
상기 감산기들(332 및 334) 각각은 I 성분 및 Q 성분에 대응하며, 입력 신호에서 상기 제거 펄스를 감산한다. 이에 따라, 상기 입력 신호에서 상기 피크가 감쇄 또는 제거될 수 있다. 즉, 상기 감산기들(332 및 334)의 감산 연산에 의해, 상기 도 2의 (c)와 같이, 피크가 제거된다.
상기 도 3에 도시된 바와 같이, 본 발명의 실시 예에 따른 PAR 감소 수단은 입력 신호에 임계치를 초과하는 피크 발생 시, 상기 피크에 대응하는 제거 펄스를 생성하고, 상기 입력 신호에서 상기 제거 펄스를 감산함으로써 상기 신호의 PAR을 감소시킬 수 있다. 이때, 상기 PAR 감소 수단은 하나 하나 씩의 순차적인 방식으로(one-by-one basis) 피크들을 처리한다. 즉, 상기 PAR 감소 수단에 포함되는 CPG는 하나의 시간 구간 동안, 다시 말해, 일정한 시간 동안 하나의 피크에 전용된다(dedicated).
상기 CPG는 각 피크에 대하여 순차적으로 동작하고, 모든 주어진 순간에서 오직 하나의 피크만을 처리할 수 있다. 이에 따라, 제거 펄스 또한 순차적으로 생성되며, 예를 들어, 하나의 시점에 하나의 제거 펄스만이 생성될 수 있다. 이는, 상기 제거 펄스는 시간 축에서 중첩(overlap)되지 못함을 의미한다. 새로운 피크는 현재 처리 중인 하나의 피크에 대한 처리가 종료되기 전까지 수용(accept)될 수 없다. 순차적인 동작 방식으로 인해, 하나의 피크를 위한 처리 시간은 제거 펄스의 길이와 동일하다. 예를 들어, 상기 제거 펄스가 N개의 샘플(sample)들을 포함하는 경우, 상기 N개의 샘플 시간 이내에 발생한 새로운 피크는 수용될 수 없다. 이에 따라, 다수의 피크들이 시간 축에서 인접하여 연속적으로 발생하는 경우, 피크 제거 성능이 악화될 수 있다.
도 4는 본 발명의 실시 예에 따른 무선 통신 시스템에서 연속적인 피크에 대한 처리 결과의 일 예를 도시한다. 상기 도 4에서, (a)는 최초 신호(410), (b)는 제거 펄스들(420-1, 420-2), (c)는 피크를 제거한 신호(430)를 도시한다.
상기 도 4를 참고하면, 상기 (a)와 같이, 최초의 신호(410)는 임계치(412)를 초과하는 4개의 피크들(414-1 내지 414-4)을 포함한다. 피크#1(414-1)이 검출되고, 성공적으로 수용된다. 이에 따라, (b)와 같이, 상기 피크#1(414-1)를 제거하기 위한 제거 펄스#1(420-1)이 생성된다. 상기 제거 펄스#1(420-1)은 상기 피크#1(414-1)과 시간 정렬(time alignment)을 유지하는 방식으로 생성된다. 그러나, 상기 피크#1(414-1)의 처리 시간 내에 피크#2(414-2)가 나타나므로, 상기 피크#2(414-2)는 간과(ignore)된다. 다시 말해, 상기 피크#1(414-1)을 위한 상기 제거 펄스#1(420-1)의 생성이 아직 완료되지 아니하므로, 상기 피크#2(414-2)는 수용될 수 없다.
상기 제거 펄스#1(420-1)의 처리 시간(예: N 샘플 시간)이 경과하면, CPG는 다른 피크의 처리를 위해 다시 개방(open)될 수 있다. 이에 따라, 피크#3(414-3)이 수용되고, 상기 피크#3(414-1)을 위한 제거 펄스#2(420-2)가 생성된다. 그러나, 다시, 상기 피크#3(414-3) 이후 N 샘플들의 처리 시간 내에 피크#4(414-4)가 발생하므로, 상기 피크#4(414-4)는 간과된다. 즉, 4개의 피크들(414-1 내지 414-4)이 발생하나, 2개의 제거 펄스들(420-1 및 420-2)만이 생성된다.
결과적으로, 상기 최초 신호(410)에서 상기 2개의 제거 펄스들(420-1 및 420-2)만이 감산되므로, 상기 (c)와 같이, 상기 피크#1(414-1) 및 상기 피크#3(414-3)은 제거된다. 그러나, 상기 피크#2(414-2) 및 상기 피크#4(414-4)를 위한 제거 펄스들이 생성되지 아니하였으므로, 상기 피크#2(414-2) 및 상기 피크#4(414-4)는 여전히 손상 없이 유지된다.
상술한 바와 같이, 피크들이 연속하여 발생하는 경우, 제거 펄스를 상기 피크들의 간격만큼 빈번하게 생성할 수 없으므로, 모든 피크들이 제거될 수 없다. 상기 모든 피크들을 제거하기 위한 하나의 해결책은, 상기 제거 펄스를 생성하는 CPG를 다수 구비하는 것이다, 그러나, 이는 하드웨어 자원의 양적 증가를 요구하고, 결국 비용의 증가를 야기할 수 있다. 이에 따라, 본 발명은 상기 CPG의 증가 없이 모든 피크들을 제거할 수 있는 다양한 실시 예들을 제안한다.
본 발명의 다양한 실시 예들은 CPG의 처리 시간을 감소시킨다. 상술한 바와 같이, 제거 펄스를 생성하기 위해, 상기 CPG는 잡음 쉐이핑 필터의 계수(coefficient)들에 복소 이득을 곱한다. 상기 제거 펄스는 상기 잡음 쉐이핑 필터의 길이와 동일하다. 모든 계수들에 대한 곱셈이 종료될 때까지 작업이 완료되지 아니하며, 이는 상기 CPG의 처리 시간 및 제거 펄스의 길이 간 관계를 나타낸다. 상기 잡음 쉐이핑 필터의 길이를 감소시키면 처리 시간이 감소할 것이나, 이는 신호 품질을 악화시킨다.
도 5는 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스를 위한 기본 파형의 특성을 도시한다. 상기 기본 파형은 '잡음 쉐이핑 필터'로 지칭될 수 있다.
상기 도 5를 참고하면, 기본 파형(520)는 N개의 샘플들로 구성된다. 상기 기본 파형(520)의 구체적인 파형은 시스템의 신호 특성에 따라 미리 정의된다. 상기 기본 파형(520)는 최대 값을 중심으로 제1부분(522) 및 제2부분(524)으로 구분된다. 상기 제1부분(522)은 '제거 펄스의 첫번째 절반', 상기 제2부분(524)은 '제거 펄스의 두번째 절반'으로 지칭될 수 있다.
상기 도 5에 도시된 바와 같이, 상기 제1부분(522) 및 상기 제2부분(524)은 대칭 특성(symmetry property)을 가진다. 다시 말해, 상기 제1부분(522) 및 상기 제2부분(524)은 서로 대칭이다. 단, 상기 제1부분(522) 및 상기 제2부분(524)은 켤레(conjugate)의 관계를 가진다. 결과적으로, 상기 제1부분(522)에 속하는 각 샘플의 계수들 및 상기 제2부분(524)에 속하는 각 샘플의 계수들은 켤레 연산을 제외하고, 서로 역순으로 동일하다. 상기 켤레 연산은 복소 숫자의 허수 성분을 인버팅(invert)함을 의미한다.
상기 도 5를 참고하여 설명한 제거 펄스를 위한 기본 파형의 대칭 특성을 이용하여, 본 발명의 실시 예에 따른 송신 장치는 상기 제거 펄스의 첫번째 절반 및 두번째 절반을 동시에 생성할 수 있다. 구체적으로, 본 발명의 실시 예에 따른 제거 펄스 생성 방안은 2개의 단계들을 포함할 수 있다.
제1단계에서, 상기 잡음 쉐이핑 필터의 절반이 복소 이득과 곱셈된다. 이때, 상기 잡음 쉐이핑 필터 및 상기 복소 이득의 곱셈 결과가 생성되고, 동시에, 켤레 연산된 상기 잡음 쉐이핑 필터 및 상기 복소 이득의 곱셈 결과가 생성된다. 여기서, 상기 잡음 쉐이핑 필터 및 상기 복소 이득의 곱셈 결과는 상기 제거 펄스의 첫번째 절반, 상기 켤레 연산된 상기 잡음 쉐이핑 필터 및 상기 복소 이득의 곱셈 결과는 상기 제거 펄스의 두번째 절반이다. 단, 상기 두번째 절반에 속하는 계수들은 역순으로 생성된다. 이때, 상기 역순으로 생성된 상기 두번째 절반은 메모리 버퍼(memory buffer)에 저장된다. 제2단계에서, 상기 메모리 버퍼에 저장된 값들이 입력의 순서와 반대의 순서로 출력된다. 이에 따라, 상기 제거 펄스의 두번째 절반이 최종적으로 생성된다.
도 6은 본 발명의 실시 예에 따른 무선 통신 시스템에서 메모리 버퍼를 이용한 제거 펄스 생성을 도시한다.
상기 도 6을 참고하면, 즉, 상기 송신 장치는 검출된 피크의 크기에 대응하는 복소 이득에 기초한 스케일링을 통해 제거 펄스의 첫번째 절반(622)을 생성하고, 상기 첫번째 절반에 속하는 계수 값들을 켤레 연산 후, 상기 메모리 버퍼(640)에 저장한다. 이후, 상기 송신 장치는 상기 메모리 버퍼(640)에서 역순으로 상기 계수 값들을 출력한다. 여기서, 상기 켤레 연산은 상기 메모리 버퍼(640)에 저장되는 때 수행될 수 있다. 상기 두번째 절반(624)은 상기 제거 펄스의 첫번째 절반(622)과 연결 점(concatenation point)이 일치하는 적절한 시간 크기 만큼 지연된다. 이후, 상기 첫번째 절반(622) 및 상기 두번째 절반(624)을 연결(concatenation)함으로써, 전체 제거 펄스(620)가 얻어질 수 있다. 상기 메모리 버퍼(640)는 입력의 역순으로 출력을 수행하므로, LIFO(Last In First Out) 메모리로 지칭될 수 있으며, 스택(stack)을 이용하여 구현될 수 있다.
상기 도 6에 도시된 바와 같이, 메모리 버퍼를 이용함으로써, 상기 제거 펄스의 두번째 절반을 생성하기 위한 스케일링, 즉, 복소 이득의 곱셈 연산들이 제외될 수 있다. 이로 인해, 상기 제거 펄스를 생성하기 위한 처리 지연(processing delay)은 1/2이 되며, 예를 들어, 상기 처리 지연은 제거 펄스 길이의 반(N/2 샘플 시간)이 된다. 이에 따라, 상기 송신 장치는 피크 검출 후 N 샘플들의 처리 시간 내에 다른 피크가 발생하더라도, 상기 다른 피크를 처리할 수 있다.
상기 도 6과 같은 원리에 따라 제거 펄스를 생성하는 제거 펄스 생성 수단은 이하 도 7과 같이 구성될 수 있다. 도 7은 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스 생성 수단의 블록 구성을 도시한다. 상기 도 7은 상기 도 3의 CPG(320)의 구성을 예시한다.
상기 도 7을 참고하면, 상기 제거 펄스 생성 수단은 스케일링 및 켤레 연산부(scaling and conjugate unit)(710), 제1버퍼링부(buffering unit)(722), 제2버퍼링부(724), 덧셈기들(732 및 744)을 포함한다.
상기 스케일링 및 켤레 연산부(710)는 검출된 피크의 크기에 대응하는 복소 이득에 따라 상기 제거 펄스의 기본 파형을 스케일링한다. 상기 기본 파형의 구체적인 값은 시스템의 신호 특성에 따라 미리 정의된다. 이때, 본 발명의 실시 예에 따라, 상기 기본 파형은 전체 제거 펄스의 첫번째 절반에 대응되는 부분만을 포함한다. 그리고, 상기 스케일링 및 켤레 연산부(710)는 스케일링된 기본 파형을 켤레 연산한다. 상기 스케일링된 제거 펄스는 상기 덧셈기들(732 및 744)로 제공되고, 상기 스케일링 및 켤레 연산된 제거 펄스는 상기 제1버퍼링부(722) 및 상기 제2버퍼링부(724)로 제공된다. 상기 스케일링은 상기 복소 이득을 상기 기본 파형의 값에 곱함으로써 수행된다. 따라서, 상기 스케일링 및 켤레 연산부(710)는 '복소 연산을 수행하는 복소 곱셈부(complex muliplier with conjugate)'로 지칭될 수 있다. 이때, 본 발명의 실시 예에 따라, 상기 스케일링 및 켤레 연산부(710)는 상기 제거 펄스의 첫번째 절반만을 생성한다. 상기 첫번째 절반만을 생성하기 때문에, 상기 스케일링 및 켤레 연산부(710)는 두번째 절반을 위한 연산을 수행하지 아니한다. 따라서, 상기 스케일링 및 켤레 연산부(710)는 이어지는 다음의 피크를 위한 제거 펄스를 위한 연산을 수행할 수 있다.
상기 제1버퍼링부(722)는 I 성분을 위한 제거 펄스의 두번째 절반을 생성한다. 상기 제1버퍼링부(722)는 상기 스케일링 및 켤레 연산부(710)로부터 제공되는 상기 제거 펄스의 켤레 연산된 첫번째 절반의 샘플 값들을 메모리에 저장하고, 저장된 순서와 반대의 순서로 상기 샘플 값들을 출력한다. 상기 제1버퍼링부(722)는 다수의 메모리 뱅크(memory bank)들을 이용하여 동시에 하나의 제거 신호의 두번째 절반을 생성하고 다른 하나의 제거 신호의 첫번째 절반을 저장할 수 있다. 이를 위해, 상기 제1버퍼링부(722)는 스위치#1, 스위치#2, LIFO 메모리#1, LIFO 메모리#2를 포함할 수 있다. 상기 스위치#1 및 상기 스위치#2는 개념적 의미로서, 상기 제1버퍼링부(722)는 메모리에 접근하기 위한 주소를 변경함으로써 스위치의 기능을 수행할 수 있다. 또한, 상기 LIFO 메모리#1 및 상기 LIFO 메모리#2는 물리적으로 분리된 다수의 메모리들로 도시되었으나, 물리적으로 하나의 메모리 장치로 구성될 수 있다.
상기 제2버퍼링부(724)는 Q 성분을 위한 제거 펄스의 두번째 절반을 생성한다. 상기 제2버퍼링부(724)는 상기 스케일링 및 켤레 연산부(710)로부터 제공되는 상기 제거 펄스의 켤레 연산된 첫번째 절반의 샘플 값들을 메모리에 저장하고, 저장된 순서와 반대의 순서로 상기 샘플 값들을 출력한다. 상기 제2버퍼링부(724)는 다수의 메모리 뱅크들을 이용하여 동시에 하나의 제거 신호의 두번째 절반을 생성하고 다른 하나의 제거 신호의 첫번째 절반을 저장할 수 있다. 이를 위해, 상기 제2버퍼링부(724)는 스위치#3, 스위치#4, LIFO 메모리#3, LIFO 메모리#4를 포함할 수 있다. 상기 스위치#3 및 상기 스위치#4는 개념적 의미로서, 상기 제2버퍼링부(724)는 메모리에 접근하기 위한 주소를 변경함으로써 스위치의 기능을 수행할 수 있다. 또한, 상기 LIFO 메모리#3 및 상기 LIFO 메모리#4는 물리적으로 분리된 다수의 메모리들로 도시되었으나, 물리적으로 하나의 메모리 장치로 구성될 수 있다.
상기 덧셈기들(732 및 744)은 상기 스케일링 및 켤레 연산부(710)로부터 제공되는 제거 펄스의 첫번째 절반 및 상기 제1버퍼링부(722) 및 상기 제2버퍼링부(724)로부터 제공되는 제거 펄스의 두번째 절반을 연결한다. 즉, 상기 덧셈기들(732 및 744) 각각은 I 성분 및 Q 성분에 대응하며, 상기 첫번째 절반의 이후에 상기 두번째 절반을 합산함으로써, 전체 제거 펄스를 생성한다.
2개의 피크들이 연속적으로 발생한 경우, 상기 제1버퍼링부(722) 및 상기 제2버퍼링부(724)의 동작 예를 살펴보면 다음과 같다. 2개의 피크들이 연속적으로 발생하면, 2개의 제거 펄스들이 연속적으로 요구된다. 최초, 상기 스위치#1은 상기 LIFO 메모리#1에, 상기 스위치#2는 상기 LIFO 메모리#2에, 상기 스위치#3은 상기 LIFO 메모리#3에, 상기 스위치#4는 상기 LIFO 메모리#4에 연결된 상태이다. 이에 따라, 제1제거 펄스의 켤레 연산된 첫번째 절반의 I 성분 및 Q 성분이 제공되면, 상기 I 성분은 상기 LIFO 메모리#1에, 상기 Q 성분은 상기 LIFO 메모리#3에 저장되고, 출력되지 아니한다. 초기 상태에서, 상기 LIFO 메모리#2 및 상기 LIFO 메모리#4에 저장된 값이 없으므로, 상기 스위치#2 및 상기 스위치#4를 통해 어떠한 값도 출력되지 아니한다.
상기 제1제거 펄스의 첫번째 절반이 상기 스케일링 및 켤레 연산부(710)에 의해 스케일링된 후, 상기 스위치#1, 상기 스위치#2, 상기 스위치#3, 상기 스위치#4의 연결 상태가 반대로 변경된다. 즉, 상기 스위치#1은 상기 LIFO 메모리#2에, 상기 스위치#2는 상기 LIFO 메모리#1에, 상기 스위치#3은 상기 LIFO 메모리#4에, 상기 스위치#4는 상기 LIFO 메모리#3에 연결된다. 이에 따라, 상기 LIFO 메모리#1에 저장된 값들이 상기 스위치#2를 통해 입력의 역순으로 출력되고, 상기 LIFO 메모리#3에 저장된 값들이 상기 스위치#4를 통해 입력의 역순으로 출력된다. 이에 따라, 상기 제1제거 펄스의 두번째 절반이 생성된다.
이때, 제2제거 펄스의 첫번째 절반에 대한 스케일링이 시작된다. 이에 따라, 상기 제2제거 펄스의 켤레 연산된 첫번째 절반의 I 성분 및 Q 성분이 제공된다. 현재 스위치들의 연결 상태에 따라, 상기 제1제거 펄스의 두번째 절반이 출력되는 동안, 상기 I 성분은 상기 LIFO 메모리#2에, 상기 Q 성분은 상기 LIFO 메모리#4에 저장되고, 출력되지 아니한다. 이후, 상기 스위치들의 연결 상태가 반대로 변경되고, 상기 LIFO 메모리#2에 저장된 값들이 상기 스위치#2를 통해 입력의 역순으로 출력되고, 상기 LIFO 메모리#4에 저장된 값들이 상기 스위치#4를 통해 입력의 역순으로 출력된다. 이에 따라, 상기 제2제거 펄스의 두번째 절반이 생성된다.
도 8은 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스의 생성 과정을 개념적으로 도시한다. 상기 도 8은 상기 도 7과 같은 구조에서 곱셈 연산들 및 합산 연산들을 도시한다.
상기 도 8을 참고하면, 잡음 쉐이핑 필터의 실수 성분(871) 및 복소 이득의 실수 성분(881) 간 곱셈이, 잡음 쉐이핑 필터의 허수 성분(873) 및 복소 이득의 허수 성분(883) 간 곱셈이, 상기 잡음 쉐이핑 필터의 실수 성분(871) 및 상기 복소 이득의 허수 성분(883) 간 곱셈이, 상기 잡음 쉐이핑 필터의 허수 성분(873) 및 상기 복소 이득의 실수 성분(881) 간 곱셈이 수행된다. 여기서, 상기 잡음 쉐이핑 필터의 실수 성분(871) 및 상기 잡음 쉐이핑 필터의 허수 성분(873)은 전체 제거 펄스의 첫번째 절반만을 포함한다. 상기 잡음 쉐이핑 필터의 실수 성분(871) 및 상기 복소 이득의 실수 성분(881) 간 곱셈 결과는 'A'로, 상기 잡음 쉐이핑 필터의 허수 성분(873) 및 상기 복소 이득의 허수 성분(883) 간 곱셈 결과는 'B'로, 상기 잡음 쉐이핑 필터의 실수 성분(871) 및 상기 복소 이득의 허수 성분(883) 간 곱셈 결과는 'C'로, 상기 잡음 쉐이핑 필터의 허수 성분(873) 및 상기 복소 이득의 실수 성분(881) 간 곱셈 결과는 'D'로 표현되었다. 여기서, 상기 곱셈 연산은 켤레 연산을 포함할 수 있다.
이후, 곱셈 결과 A 및 곱셈 결과 B가 감산됨으로써, 첫번째 절반의 실수 성분(891)이 생성된다. 곱셈 결과 C 및 곱셈 결과 D가 합산됨으로써, 첫번째 절반의 허수 성분(893)이 생성된다. 곱셈 결과 A 및 곱셈 결과 B가 합산됨으로써, 두번째 절반의 실수 성분(895)이 생성된다. 곱셈 결과 C 및 곱셈 결과 D가 감산됨으로써, 두번째 절반의 허수 성분(897)이 생성된다.
상술한 바와 같이 메모리 버퍼를 이용하여 제거 펄스를 생성하는 경우, 연속적인 피크들은 이하 도 9와 같이 처리될 수 있다. 도 9는 본 발명의 실시 예에 따른 무선 통신 시스템에서 연속적인 피크에 대한 처리 결과의 다른 예를 도시한다. 상기 도 9에서, (a)는 최초 신호(910), (b)는 복소 이득 곱셈에 의해 생성된 제거 펄스의 첫번째 절반들(922-1 내지 922-4), (c)는 켤레 연산에 의해 생성된 제거 펄스의 두번째 절반들(924-1 내지 924-4), (d)는 전체 제거 펄스들(920-1 내지 920-4), (e)는 피크를 제거한 신호(930)를 도시한다.
상기 도 9을 참고하면, 상기 (a)와 같이, 최초의 신호(910)는 임계치(912)를 초과하는 4개의 피크들(914-1 내지 914-4)을 포함한다. 송신 장치는 피크#1(914-1)를 검출하고, 상기 (b)와 같이, 상기 피크#1(914-1)를 제거하기 위한 제거 펄스#1의 첫번째 절반(922-1)을 생성한다. 상기 제거 펄스#1의 첫번째 절반(922-1)은 N/2개 샘플들을 포함한다. 이때, 제거 펄스#1의 첫번째 절반(922-1)은 메모리 버퍼에 저장된다. 그리고, 상기 (c)와 같이, 제거 펄스#1의 두번째 절반(924-1)이 상기 메모리 버퍼로부터 출력됨으로써 생성된다. 이에 따라, 상기 (d)와 같이 상기 제거 펄스#1(920-1)이 생성될 수 있다. 즉, 상기 제거 펄스#1의 첫번째 절반(922-1) 생성 후, 상기 송신 장치의 제거 펄스 생성 수단은 상기 제거 펄스#1의 두번째 절반(924-1)을 생성하지 아니한다. 이에 따라, 상기 제거 펄스 생성 수단은 다음의 피크#2(914-2)를 위해 동작할 수 있다.
상기 (c)와 같이 상기 제거 펄스#1의 두번째 절반(924-1)이 상기 메모리 버퍼로부터 출력되는 동안, 상기 송신 장치는, 상기 (b)와 같이, 상기 피크#2(914-2)를 위한 제거 펄스#2의 첫번째 절반(922-2)을 생성한다. 제거 펄스#2의 첫번째 절반(922-2)은 메모리 버퍼에 저장되고, 상기 (c)와 같이, 제거 펄스#2의 두번째 절반(924-2)이 상기 메모리 버퍼로부터 출력됨으로써 생성된다. 이에 따라, 상기 (d)와 같이 상기 제거 펄스#2(920-2)가 생성될 수 있다.
상기 (c)와 같이 상기 제거 펄스#2의 두번째 절반(924-2)이 상기 메모리 버퍼로부터 출력되는 동안, 상기 송신 장치는, 상기 (b)와 같이, 상기 피크#3(914-3)를 위한 제거 펄스#3의 첫번째 절반(922-3)을 생성한다. 제거 펄스#3의 첫번째 절반(922-3)은 메모리 버퍼에 저장되고, 상기 (c)와 같이, 제거 펄스#3의 두번째 절반(924-3)이 상기 메모리 버퍼로부터 출력됨으로써 생성된다. 이에 따라, 상기 (d)와 같이 상기 제거 펄스#3(920-3)이 생성될 수 있다.
상기 (c)와 같이 상기 제거 펄스#3의 두번째 절반(924-3)이 상기 메모리 버퍼로부터 출력되는 동안, 상기 송신 장치는, 상기 (b)와 같이, 상기 피크#4(914-4)를 위한 제거 펄스#4의 첫번째 절반(922-4)을 생성한다. 제거 펄스#4의 첫번째 절반(922-4)은 메모리 버퍼에 저장되고, 상기 (c)와 같이, 제거 펄스#4의 두번째 절반(924-4)이 상기 메모리 버퍼로부터 출력됨으로써 생성된다. 이에 따라, 상기 (d)와 같이 상기 제거 펄스#4(920-4)이 생성될 수 있다.
상술한 과정을 통해, 상기 (d)와 같이, 4개의 피크들(914-1 내지 914-4)를 제거하기 위한 4개의 제거 펄스들(920-1 내지 920-4)이 생성된다. 이에 따라, 상기 4개의 피크들(914-1 내지 914-4)이 상기 임계치(930) 미만으로 감쇄 또는 제거될 수 있다.
도 10은 본 발명의 실시 예에 따른 무선 통신 시스템에서 제거 펄스 생성 절차를 도시한다. 이하 설며에서, 상기 제거 펄스를 생성하는 주체는 CPG라 지칭된다.
상기 도 10을 참고하면, 상기 CPG는 1001단계에서 파라미터들 및 메모리를 초기화한다. 상기 파라미터들은 이진 스위치(binary switch)의 상태(status)를 나타내는 'S', 메모리의 인덱스(idex) 또는 주소(adress)를 나타내는 'm', 잡음 쉐이핑 필터의 계수 인덱스를 나타내는 'n'을 포함한다. 상기 스위치 상태 S는 메모리 인덱스 m을 위한 방향을 정의하며, 상기 스위치 상태 S의 값에 따라, 상기 메모리 인덱스 m의 값은 증가하거나 또는 감소할 수 있다. 데이터가 기록되는 경우, 상기 메모리 인덱스 m은 한 방향으로 나아가나, 상기 데이터가 추출되는 경우, 상기 메모리 인덱스 m은 반대 방향으로 나아간다. 상기 1001단계에서, 상기 스위치 상태 S는 '1'로, 상기 메모리 인덱스 m은 '0'으로, 상기 계수 인덱스 'n'은 [N/2]로 초기화된다. 상기 N은 상기 잡음 쉐이핑 필터의 계수 개수, 즉, 길이로서, 제거 펄스의 길이와 동일하다. 상기 메모리는 상기 제거 펄스의 두번째 절반을 저장하기 위한 것으로, 실수 성분을 위한 IM 및 허수 성분을 위한 QM으로 구분되고, IM(m)은 실수 성분을 위한 메모리의 m번째 저장 공간, QM(m)은 허수 성분을 위한 메모리의 m번째 저장 공간을 지칭한다. 여기서, 상기 메모리 인덱스 m은 0 이상 [N/2]-1 이하의 정수이다. 상기 스위치 상태 S, 상기 메모리 인덱스 m, 상기 메모리 IM 및 QM은 LIFO 기능을 구현한다. 이어, 클록 주기(clock cycle)의 상승 엣지(rising edge)가 도래하면, 상기 CPG는 이하 1003단계 내지 이하 1039단계를 실행한다. 즉, 클록의 매 상승 엣지마다, 이하 1003단계 내지 이하 1039단계가 1회 수행된다.
상기 CPG는 1003단계로 진행하여 계수 인덱스 n이 [N/2]보다 작은지 판단한다. 상기 계수 인덱스 n이 [N/2]보다 작지 아니하면, 상기 CPG는 1005단계로 진행하여 피크가 검출되는지 판단한다. 만일, 상기 피크가 검출되지 아니하면, 상기 CPG는 이하 1011단계로 진행한다. 반면, 상기 피크가 검출되면, 상기 CPG는 1007단계로 진행하여 복소 이득을 결정한다. 상기 복소 이득은 상기 피크를 검출하기 위한 수단으로부터 제공될 수 있다. 이어, 상기 CPG는 1009단계로 진행하여 상기 계수 인덱스 n을 '0'으로 설정한다. 상기 CPG는 1011단계로 진행하여 제거 펄스의 첫번째 절반 및 두번째 절반의 값을 '0'으로 초기화한다. 상기 도 10에서, 상기 제거 펄스의 첫번째 절반의 실수 성분은 I1, 상기 제거 펄스의 두번째 절반의 허수 성분은 Q1, 상기 제거 펄스의 두번째 절반의 실수 성분은 I2, 상기 제거 펄스의 두번째 절반의 허수 성분은 Q2로 표현되었다.
상기 1003단계에서, 상기 계수 인덱스 n이 [N/2]보다 작으면, 상기 CPG는 1013단계로 진행하여 상기 잡음 쉐이핑 필터의 n번째 계수를 읽는다. 상기 도 10에서, 상기 잡음 쉐이핑 필터의 n번째 계수의 실수 성분은 IF(n), 상기 잡음 쉐이핑 필터의 n번째 계수의 허수 성분은 QF(n)으로 표현되었다. 이어, 상기 CPG는 1015단계로 진행하여 상기 잡음 쉐이핑 필터의 n번째 계수 및 복소 이득을 이용하여, 제거 펄스의 첫번째 절반의 n번째 계수를 결정한다. 상기 도 10에서, 상기 복소 이득의 실수 성분은 IG, 상기 복소 이득의 허수 성분은 QG로 표현되었다. 구체적으로, 상기 CPG는 상기 잡음 쉐이핑 필터의 n번째 계수의 실수 성분 및 상기 복소 이득의 실수 성분의 곱에서 상기 잡음 쉐이핑 필터의 n번째 계수의 허수 성분 및 상기 복소 이득의 허수 성분의 곱을 감산함으로써 상기 제거 펄스의 첫번째 절반의 n번째 계수의 실수 성분을 결정하고, 상기 잡음 쉐이핑 필터의 n번째 계수의 실수 성분 및 상기 복소 이득의 허수 성분의 곱과 상기 잡음 쉐이핑 필터의 n번째 계수의 허수 성분 및 상기 복소 이득의 실수 성분의 곱을 합산함으로써 상기 제거 펄스의 첫번째 절반의 n번째 계수의 허수 성분을 결정할 수 있다. 이어, 상기 CPG는 1017단계로 진행하여 상기 잡음 쉐이핑 필터의 n번째 계수 및 복소 이득을 이용하여 제거 펄스의 두번째 절반의 n번째 계수를 결정한다. 구체적으로, 상기 CPG는 상기 잡음 쉐이핑 필터의 n번째 계수의 실수 성분 및 상기 복소 이득의 실수 성분의 곱과 상기 잡음 쉐이핑 필터의 n번째 계수의 허수 성분 및 상기 복소 이득의 허수 성분의 곱을 합산함으로써 상기 제거 펄스의 두번째 절반의 n번째 계수의 실수 성분을 결정하고, 상기 잡음 쉐이핑 필터의 n번째 계수의 실수 성분 및 상기 복소 이득의 허수 성분의 곱에서 상기 잡음 쉐이핑 필터의 n번째 계수의 허수 성분 및 상기 복소 이득의 실수 성분의 곱을 감산함으로써 상기 제거 펄스의 두번째 절반의 n번째 계수의 허수 성분을 결정할 수 있다. 이후, 상기 CPG는 1019단계로 진행하여 상기 n이 [N/2]-1과 동일한지 판단한다. 만일, 상기 n이 [N/2]-1과 동일하지 아니하면, 상기 CPG는 이하 1023단계로 진행한다. 반면, 상기 n이 [N/2]-1과 동일하면, 상기 CPG는 1021단계로 진행하여 스위치 상태 S를 토글(toggle)한 후, 이하 1023단계로 진행한다.
1023단계에서, 상기 CPG는 메모리에 저장된 값 및 복소 곱셈 결과를 이용하여 CPG 출력을 결정한다. 상기 도 10에서, 상기 CPG 출력의 실수 성분은 IOUT, 상기 CPG 출력의 허수 성분은 QOUT으로 표현되었다. 구체적으로, 상기 CPG는 실수 성분을 위한 메모리의 주소 m에 저장된 값 및 제거 펄스의 실수 성분을 합산함으로써 출력의 실수 성분을 결정하고, 허수 성분을 위한 메모리의 주소 m에 저장된 값 및 제거 펄스의 허수 성분을 합산함으로써 출력의 실수 성분을 결정할 수 있다. 이어, 상기 CPG는 1025단계로 진행하여 상기 제거 펄스의 두번째 절반을 메모리에 저장한다. 구체적으로, 상기 CPG는 상기 제거 펄스의 실수 성분을 상기 실수 성분을 위한 메모리의 주소 m에, 상기 제거 펄스의 허수 성분을 상기 허수 성분을 위한 메모리의 주소 m에 저장할 수 있다.
이후, 상기 CPG는 1027단계로 진행하여 상기 스위치 상태 S가 1인지 확인한다. 상기 스위치 상태 S가 1이 아니면, 상기 CPG는 1029단계로 진행하여 상기 주소 인덱스 m을 1 감소시킨 후, 1031단계로 진행하여 상기 m이 0보다 작은지 판단한다. 만일, 상기 m이 0보다 작지 아니하면, 상기 CPG는 상기 1003단계로 되돌아간다. 반면, 상기 m이 0보다 작으면, 상기 CPG는 1033단계로 진행하여 상기 m을 [N/2]-1로 설정한 후, 상기 1003단계로 되돌아간다. 상기 1027단계에서, 상기 스위치 상태 S가 1이면, 상기 CPG는 1035단계로 진행하여 상기 주소 인덱스 m을 1 증가시킨 후, 1037단계로 진행하여 상기 m이 [N/2]-1보다 큰지 판단한다. 만일, 상기 m이 [N/2]-1보다 크지 아니하면, 상기 CPG는 상기 1003단계로 되돌아간다. 반면, 상기 m이 [N/2]-1보다 크면, 상기 CPG는 1039단계로 진행하여 상기 m을 0으로 설정한 후, 상기 1003단계로 되돌아간다.
도 11은 본 발명의 실시 예에 따른 무선 통신 시스템에서 송신 장치의 동작 절차를 도시한다.
상기 도 11을 참고하면, 상기 송신 장치는 1101단계에서 피크의 크기에 대응하는 제거 펄스의 첫번째 절반을 생성한다. 상기 제거 펄스는 송신 신호에서 검출된 피크를 제거 또는 감쇄하기 위한 신호이며, 상기 피크의 크기에 대응하는 크기를 가진다. 상기 제거 펄스의 크기는 상기 피크의 크기에 대응하는 복소 이득에 따라 결정된다. 상기 첫번째 절반은 상기 제거 펄스의 일부이다. 예를 들어, 상기 송신 장치는 미리 정의된 제거 펄스의 기본 파형에 상기 복소 이득을 곱함으로써 상기 제거 펄스의 첫번째 절반을 생성할 수 있다.
예를 들어, 상기 송신 장치는 상기 기본 파형의 n번째 계수의 실수 성분 및 상기 복소 이득의 실수 성분의 곱에서 상기 기본 파형의 n번째 계수의 허수 성분 및 상기 복소 이득의 허수 성분의 곱을 감산함으로써 상기 제거 펄스의 첫번째 절반의 각 계수의 실수 성분을 결정할 수 있다. 또한, 상기 송신 장치는 상기 기본 파형의 각 계수의 실수 성분 및 상기 복소 이득의 허수 성분의 곱과 상기 기본 파형의 각 계수의 허수 성분 및 상기 복소 이득의 실수 성분의 곱을 합산함으로써 상기 제거 펄스의 첫번째 절반의 각 계수의 허수 성분을 결정할 수 있다.
이어, 상기 송신 장치는 1103단계로 진행하여 상기 제거 펄스를 위한 기본 파형의 대칭 특성에 기초하여 상기 첫번째 절반으로부터 두번째 절반을 생성한다. 상기 두번째 절반은 상기 제거 펄스에서 상기 첫번째 절반에 해당하는 일부를 제외한 나머지 일부를 의미한다. 상기 제거 펄스는 최대값을 중심으로 좌우 대칭 특성을 가지며, 단, 상기 첫번째 절반 및 상기 두번째 절반은 켤레 관계, 다시 말해, 허수 성분의 부호가 반대인 관계를 가진다. 따라서, 상기 송신 장치는 상기 첫번째 절반에 속한 계수들에 켤레 연산을 적용하고, 역순으로 정렬함으로써, 상기 두번째 절반을 생성할 수 있다.
본 발명의 실시 예에 따라, 상기 송신 장치는 상기 첫번째 절반에 속한 계수들의 허수 성분 부호를 변경함으로써, 상기 켤레 연산을 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신 장치는 상기 기본 파형 및 상기 복소 이득으로부터 직접 상기 켤레 연산된 계수들을 결정할 수 있다. 예를 들어, 상기 송신 장치는 상기 기본 파형의 각 계수의 실수 성분 및 상기 복소 이득의 실수 성분의 곱과 상기 기본 파형의 각 계수의 허수 성분 및 상기 복소 이득의 허수 성분의 곱을 합산함으로써 상기 제거 펄스의 두번째 절반의 각 계수의 실수 성분을 결정할 수 있다. 또한, 상기 송신 장치는 상기 기본 파형의 각 계수의 실수 성분 및 상기 복소 이득의 허수 성분의 곱에서 상기 기본 파형의 각 계수의 허수 성분 및 상기 복소 이득의 실수 성분의 곱을 감산함으로써 상기 제거 펄스의 두번째 절반의 각 계수의 허수 성분을 결정할 수 있다.
이후, 상기 송신 장치는 1105단계로 진행하여 상기 송신 신호에서 상기 피크를 제거한다. 즉, 상기 송신 장치는 상기 송신 신호에서 상기 제거 펄스를 감산함으로써, 상기 피크를 제거한다. 이를 위해, 상기 송신 장치는 상기 제거 펄스를 상기 피크의 위치와 시간 축에서 일치시킬 수 있다. 예를 들어, 상기 송신 장치는 상기 제거 펄스의 생성을 위한 처리 시간 만큼 상기 송신 신호를 지연시킬 수 있다.
상기 도 11에 도시되지 아니하였으나, 상기 송신 장치는 상기 송신 신호에서 피크를 검출하고, 상기 피크의 크기를 측정한 후, 상기 크기에 대응하는 복소 이득을 결정할 수 있다. 상기 복소 이득은 상기 제거 펄스의 생성에 이용된다.
상기 도 11에 도시된 실시 예에서, 상기 송신 장치는 상기 제거 펄스의 두번째 절반을 생성하기 위해 첫번째 절반에 속한 계수들을 역순으로 정렬한다. 여기서, 상기 역순으로의 정렬은 메모리 버퍼를 이용하여 수행될 수 있다. 즉, 상기 역순으로의 정렬은 입력 순서의 반대로 데이터를 출력하는 스택 구조의 메모리를 이용하여 수행될 수 있다. 이를 위해, 상기 1101단계에서, 상기 송신 장치는 상기 첫번째 절반에 속하는 계수들 각각이 결정될 때마다 상기 계수들을 상기 메모리에 저장할 수 있다. 이때, 본 발명의 실시 예에 따라, 상기 송신 장치는, 상기 메모리에 저장하기 전, 상기 계수들에 대해 켤레 연산을 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신 장치는 상기 계수를 메모리에서 추출한 후, 상기 켤레 연산을 수행할 수 있다.
도 12는 본 발명의 실시 예에 따른 무선 통신 시스템에서 송신 장치의 블록 구성을 도시한다. 상기 도 12에 예시된 구성은 상기 송신 장치의 일부로서, 디지털 신호를 처리하는 수단의 일부로서 포함될 수 있다.
상기 도 12를 참고하면, 상기 송신 장치는 피크 검출부(1210), 제거 펄스 생성부(1220), 피크 제거부(1230)를 포함한다.
상기 피크 검출부(1210)는 송신 신호에서 피크를 검출하고, 상기 피크의 크기를 측정한 후, 상기 크기에 대응하는 복소 이득을 결정할 수 있다. 상기 복소 이득은 상기 제거 펄스의 생성에 이용된다. 따라서, 상기 피크 검출부(1210)는 상기 복소 이득을 상기 제거 펄스 생성부(1220)로 제공한다.
상기 제거 펄스 생성부(1220)는 상기 피크를 제거하기 위한 제거 펄스를 생성한다. 상기 제거 펄스의 구체적인 파형은 시스템의 신호 특성에 따라 미리 정의된다. 즉, 상기 제거 펄스 생성부(1220)는 상기 제거 펄스의 기본 파형을 저장하고 있으며, 상기 피크 검출부(1210)로부터 제공되는 복소 이득에 따라 상기 기본 파형으로부터 상기 피크에 대응하는 제거 펄스를 생성한다. 본 발명의 실시 예에 따라, 상기 제거 펄스 생성부(1220)는 상기 기본 파형 및 상기 복소 이득을 이용하여 상기 제거 펄스의 일부를 생성하고, 상기 제거 펄스를 위한 기본 파형의 대칭 특성에 기초하여 나머지 일부를 생성한다. 예를 들어, 상기 제거 펄스 생성부(1220)는 상기 기본 파형 및 상기 복소 이득 간 곱셈을 통해 상기 제거 펄스의 첫번째 절반을 생성하고, 상기 첫번째 절반에 속한 계수들에 대한 켤레 연산 및 역순 정렬을 통해 두번째 절반을 생성할 수 있다. 상기 역순으로의 정렬은 입력 순서의 반대로 데이터를 출력하는 스택 구조의 메모리를 이용하여 수행될 수 있다. 이를 위해, 상기 제거 펄스 생성부(1220)는 적어도 하나의 메모리를 포함할 수 있다. 이 경우, 상기 제거 펄스 생성부(1220)는 상기 첫번째 절반에 속하는 계수들 각각이 결정될 때마다 상기 계수들을 상기 메모리에 저장할 수 있다. 이때, 본 발명의 실시 예에 따라, 상기 제거 펄스 생성부(1220)는, 상기 메모리에 저장하기 전, 각 계수에 대해 켤레 연산을 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 제거 펄스 생성부(1220)는, 각 계수를 메모리에서 추출한 후, 상기 켤레 연산을 수행할 수 있다.
상기 피크 제거부(1230)는 상기 송신 신호에서 상기 피크를 제거 또는 감쇄한다. 예를 들어, 상기 피크 제거부(1230)는 상기 송신 신호에서 상기 제거 펄스를 감산함으로써, 상기 피크를 제거할 수 있다. 이를 위해, 상기 피크 제거부(1230)는 적어도 하나의 감산기를 포함할 수 있다. 나아가, 상기 피크 제거부(1230)는 상기 제거 펄스를 상기 피크의 위치와 시간 축에서 일치시키기 위해, 적어도 하나의 지연 소자를 더 포함할 수 있다.
상기 도 12에 도시되지 아니하였으나, 상기 송신 장치는 상기 피크를 제거한 송신 신호를 증폭하기 위한 적어도 하나의 증폭기를 더 포함할 수 있다. 또한, 상기 송신 장치는 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital to Analog Convertor)를 더 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 PAR 감소 기법의 모의 실험 결과를 도시한다. 상기 도 13은 신호의 PAR 변화에 따른 CCDF(Complementary Cumulative Distribution Function)을 나타낸다. 상기 도 13에서, 상기 CCDF는 로그(log) 스케일로 표현된다. 상기 도 13은 4 개의 피크 제거 수단들이 연결된 4 단(4-stage) 구조를 이용한 모의 실험 결과이다.
상기 도 13에서, '버퍼 이용'은 대칭 특성을 이용하여 제거 펄스를 생성하는 경우이고, '버퍼 미이용'은 전체 제거 펄스를 기본 파형 및 복소 이득의 곱을 통해 생성하는 경우를 의미한다. 1점 쇄선은 2개의 CPG를 구비하고 버퍼를 이용하지 아니한 경우의 성능을, 점선은 2개의 CPG들을 구비하고 버퍼를 이용한 경우의 성능을, 실선은 4개의 CPG들을 구비하고 버퍼를 이용하지 아니한 경우의 성능을 도시한다.
상기 도 13을 참고하면, 상기 버퍼를 이용한 경우의 성능이 보다 우수함이 확인된다. 상기 버퍼를 이용한 경우, 2개의 CPG들만 구비되었음에 불구하고, 4개의 CPG들을 구비한 경우와 유사한 성능이 확인된다. 4개의 CPG들이 구비된 경우 2개의 CPG들을 구비한 경우 대비 2배의 곱셈기들이 요구되므로, 버퍼를 이용하는 방식의 성능이 더 우수함이 확인된다.
상기 CCDF 측정 결과 외, 대칭 특성을 이용한 경우 및 상기 대칭 특성을 이용하지 아니한 경우를 비교하면 다음과 같다.
첫째, 저장해야하는 기본 파형, 즉, 잡음 쉐이핑 필터의 길이가 1/2이 된다. 이는 제거 펄스 생성의 지연이 감소를 의미한다. 둘째, 켤례 연산된 제어 펄스의 순서를 반전시키기 위한 추가적인 LIFO 메모리 블록들이 요구된다. 셋째, 켤례 연산 및 곱셈을 제공하는 복소 곱셈기의 구조가 상이하다.
정리하면, 상기 대칭 특성을 이용하는 경우, CPG의 처리 시간이 1/2로 감소하나, 추가적인 곱셈기가 요구되지 아니한다. 나아가, 강화된 처리 지연으로 인해, CPG 유닛들의 개수가 감소할 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(ROM: Read Only Memory), 전기적 삭제가능 프로그램가능 롬(EEPROM: Electrically Erasable Programmable Read Only Memory), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 상기 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(Local Area Network), WLAN(Wide LAN), 또는 SAN(Storage Area Network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 발명의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 발명의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 발명의 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 발명이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 무선 통신 시스템에서 송신 장치에 있어서,
    송신 신호의 피크(peak) 성분을 검출하는 검출부와,
    상기 피크 성분에 대응하는 제거 펄스(cancellation pulse)를 생성하는 생성부와,
    상기 제거 펄스를 이용하여 상기 피크 성분을 감쇄시키는 제거부를 포함하며,
    상기 생성부는,
    상기 피크 성분의 크기에 대응하는 이득 값에 기반하여 상기 제거 펄스의 일부인 제1부분을 생성하고,
    상기 제거 펄스를 위한 기본 파형의 대칭 특성을 이용하여, 상기 제1부분에 대응하는 계수들을 저장하고, 역순으로 저장된 계수들을 출력함으로써 나머지 일부인 제2부분을 생성하는 장치.
  2. 제1항에 있어서,
    상기 제거 펄스는, 최대값을 중심으로 상기 제1부분 및 상기 제2부분으로 구분되며,
    상기 제2부분은, 상기 제1부분의 켤레(conjuate)의 역순과 동일한 장치.
  3. 제1항에 있어서,
    상기 생성부는, 상기 제거 펄스의 기본 파형에 이득(gain)을 곱함으로써 상기 제1부분을 생성하고, 상기 제1부분에 대한 켤레 연산 및 역순 정렬을 통해 상기 제2부분을 생성하는 장치.
  4. 제3항에 있어서,
    상기 이득은, 상기 피크 성분의 크기에 비례하는 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 생성부는, 상기 제1부분에 속한 계수들의 허수 성분 부호를 변경함으로써 상기 제2부분에 속한 계수들을 역순으로 생성하는 장치.
  8. 제1항에 있어서,
    상기 생성부는, 상기 제거 펄스의 기본 파형에 이득을 곱함으로써 상기 제2부분에 속한 계수들을 역순으로 생성하는 장치.
  9. 제8항에 있어서,
    상기 생성부는, 상기 기본 파형의 각 계수의 실수 성분 및 복소 이득의 실수 성분의 곱과 상기 기본 파형의 각 계수의 허수 성분 및 상기 복소 이득의 허수 성분의 곱을 합산함으로써 상기 제2부분의 계수들의 실수 성분을 결정하고, 상기 기본 파형의 각 계수의 실수 성분 및 상기 복소 이득의 허수 성분의 곱에서 상기 기본 파형의 각 계수의 허수 성분 및 상기 복소 이득의 실수 성분의 곱을 감산함으로써 상기 제2부분의 계수들의 허수 성분을 결정하는 장치.
  10. 제1항에 있어서,
    상기 생성부는, 상기 제1부분에 속하는 계수들을 역순으로 정렬한 후, 상기 계수들에 대한 켤레 연산을 수행함으로써 상기 제2부분을 생성하는 장치.
  11. 무선 통신 시스템에서 송신 장치의 동작 방법에 있어서,
    송신 신호의 피크(peak) 성분을 검출하는 과정과,
    상기 피크 성분에 대응하는 제거 펄스(cancellation pulse)를 생성하는 과정과,
    상기 제거 펄스를 이용하여 상기 피크 성분을 감쇄시키는 과정을 포함하며,
    상기 제거 펄스를 생성하는 과정은,
    상기 피크 성분의 크기에 대응하는 이득 값에 기반하여 상기 제거 펄스의 일부인 제1부분을 생성하는 과정과,
    상기 제거 펄스를 위한 기본 파형의 대칭 특성을 이용하여, 상기 제1부분에 대응하는 계수들을 저장하고, 역순으로 저장된 계수들을 출력함으로써 나머지 일부인 제2부분을 생성하는 과정을 포함하는 방법.
  12. 제11항에 있어서,
    상기 제거 펄스는, 최대값을 중심으로 상기 제1부분 및 상기 제2부분으로 구분되며,
    상기 제2부분은, 상기 제1부분의 켤레(conjuate)의 역순과 동일한 방법.
  13. 제11항에 있어서,
    상기 제1부분을 생성하는 과정은,
    상기 제거 펄스의 기본 파형에 이득(gain)을 곱함으로써 상기 제1부분을 생성하는 과정을 포함하고,
    상기 제2부분을 생성하는 과정은,
    상기 제1부분에 대한 켤레 연산 및 역순 정렬을 통해 상기 제2부분을 생성하는 과정을 포함하는 방법.
  14. 제13항에 있어서,
    상기 이득은, 상기 피크 성분의 크기에 비례하는 방법.
  15. 삭제
  16. 삭제
  17. 제11항에 있어서,
    상기 제2부분을 생성하는 과정은,
    상기 제1부분에 속한 계수들의 허수 성분 부호를 변경함으로써 상기 제2부분에 속한 계수들을 역순으로 생성하는 과정을 포함하는 방법.
  18. 제11항에 있어서,
    상기 제2부분을 생성하는 과정은,
    상기 제거 펄스의 기본 파형에 이득을 곱함으로써 상기 제2부분에 속한 계수들을 역순으로 생성하는 과정을 포함하는 방법.
  19. 제18항에 있어서,
    상기 제2부분을 생성하는 과정은,
    상기 기본 파형의 각 계수의 실수 성분 및 복소 이득의 실수 성분의 곱과 상기 기본 파형의 각 계수의 허수 성분 및 상기 복소 이득의 허수 성분의 곱을 합산함으로써 상기 제2부분의 계수들의 실수 성분을 결정하는 과정과,
    상기 기본 파형의 각 계수의 실수 성분 및 상기 복소 이득의 허수 성분의 곱에서 상기 기본 파형의 각 계수의 허수 성분 및 상기 복소 이득의 실수 성분의 곱을 감산함으로써 상기 제2부분의 계수들의 허수 성분을 결정하는 과정을 포함하는 방법.
  20. 제11항에 있어서,
    상기 제2부분을 생성하는 과정은,
    상기 제1부분에 속하는 계수들을 역순으로 정렬하는 과정과,
    상기 계수들에 대한 켤레 연산을 수행함으로써 상기 제2부분을 생성하는 과정을 포함하는 방법.
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