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KR102101840B1 - Universal serial interface and semiconductor device comprising the same - Google Patents

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KR102101840B1
KR102101840B1 KR1020140007475A KR20140007475A KR102101840B1 KR 102101840 B1 KR102101840 B1 KR 102101840B1 KR 1020140007475 A KR1020140007475 A KR 1020140007475A KR 20140007475 A KR20140007475 A KR 20140007475A KR 102101840 B1 KR102101840 B1 KR 102101840B1
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transceiver
serial interface
interface
transceivers
universal serial
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Abstract

본 발명의 예시적 실시예에 따른 범용 직렬 인터페이스는 복수개의서로 다른 직렬 통신 표준들을 각각 지원하는 적어도 2개의 트랜시버들, 상기 적어도 2개의 트랜시버들과 연결된 트랜시버 컨트롤러 및 수신된 데이터 및 송신할 데이터를 저장하는 버퍼를 포함할 수 있다. 트랜시버 컨트롤러는 범용 직렬 인터페이스의 외부로부터 수신된 설정 신호에 기초하여 적어도 2개의 트랜시버들 중 하나의 트랜시버를 버퍼와 연결할 수 있다.A universal serial interface according to an exemplary embodiment of the present invention stores at least two transceivers each supporting a plurality of different serial communication standards, a transceiver controller connected to the at least two transceivers, and data received and data to be transmitted. It may include a buffer. The transceiver controller may connect one of the at least two transceivers to the buffer based on a configuration signal received from the outside of the universal serial interface.

Figure R1020140007475
Figure R1020140007475

Description

범용 직렬 인터페이스 및 이를 포함하는 반도체 장치{Universal serial interface and semiconductor device comprising the same}Universal serial interface and semiconductor device comprising the same

본 발명의 기술적 사상은 범용 직렬 인터페이스(universal serial interface; USI) 및 이를 포함하는 반도체 장치에 관한 것으로서, 자세하게는 복수개의 직렬 통신 표준들을 지원하는 범용 직렬 인터페이스 및 이를 포함하는 반도체 장치에 관한 것이다.The technical idea of the present invention relates to a universal serial interface (USI) and a semiconductor device including the same, and more particularly, to a universal serial interface supporting a plurality of serial communication standards and a semiconductor device including the same.

반도체 집적 기술이 발달함에 따라, 종래에 별개의 독립적인 칩으로 구현되던 기능들을 각각 수행하는 블록들을 하나의 칩에 포함시키는 시스템 온 칩(system on chip; SOC)이 등장하였다. 시스템 온 칩은 다양한 전자기기에 사용될 수 있고, 특히 크기 및 전력 소비가 중요한 모바일 전자기기에 사용될 수 있다. 시스템 온 칩은 프로세서 및 프로세서와 연결된 주변 블록들을 포함할 수 있다. 시스템 온 칩은 프로세서 및 주변 블록들을 연결하는 버스를 포함할 수 있고, SRAM과 같은 메모리도 포함할 수 있다.With the development of semiconductor integrated technology, a system on chip (SOC) has appeared that includes blocks that perform functions respectively implemented in separate independent chips in a single chip. The system on chip can be used for a variety of electronic devices, particularly for mobile electronic devices where size and power consumption are important. The system on chip may include a processor and peripheral blocks connected to the processor. The system on chip may include a bus connecting the processor and peripheral blocks, and may also include memory such as SRAM.

시스템 온 칩에 포함된 주변 블록들 중에 하나는 시스템 온 칩에 포함된 다른 주변 블록 또는 시스템 온 칩의 외부에 있는 칩(또는 반도체 장치)과 직렬 통신을 수행할 수 있다. 이와 같이, 직렬 통신을 수행하는 블록을 직렬 통신 인터페이스라고 부를 수 있다. 직렬 통신 인터페이스는 다른 주변 블록 또는 시스템 온 칩의 외부에 있는 칩과 미리 약속된 직렬 통신 표준을 준수하면서, 직렬 통신을 수행할 수 있다.One of the peripheral blocks included in the system on chip may perform serial communication with another peripheral block included in the system on chip or a chip (or semiconductor device) external to the system on chip. As such, a block performing serial communication may be referred to as a serial communication interface. The serial communication interface can perform serial communication while complying with a pre-promised serial communication standard with other peripheral blocks or chips external to the system on chip.

본 발명의 기술적 사상은 범용 직렬 인터페이스 및 이를 포함하는 반도체 장치에 관한 것으로서, 복수개의 직렬 통신 표준들을 지원하는 범용 직렬 인터페이스 및 이를 포함하는 반도체 장치를 제공한다.The technical idea of the present invention relates to a general-purpose serial interface and a semiconductor device including the same, and provides a general-purpose serial interface supporting a plurality of serial communication standards and a semiconductor device including the same.

본 발명의 기술적 사상의 일면에 따른 반도체 장치는 범용 직렬 인터페이스를 포함할 수 있고, 상기 범용 직렬 인터페이스는 복수개의 서로 다른 직렬 통신 표준들을 각각 지원하는 적어도 2개의 트랜시버들, 수신된 데이터 및 송신할 데이터를 저장하는 버퍼 및 상기 범용 직렬 인터페이스의 외부로부터 수신된 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 버퍼와 연결하는 트랜시버 컨트롤러를 포함할 수 있다.A semiconductor device according to an aspect of the inventive concept may include a universal serial interface, wherein the universal serial interface includes at least two transceivers each supporting a plurality of different serial communication standards, received data and data to be transmitted. And a transceiver controller that connects one of the at least two transceivers to the buffer based on a buffer for storing and a configuration signal received from the outside of the universal serial interface.

본 발명의 예시적 실시예에 따라, 상기 범용 직렬 인터페이스는 상기 설정신호에 따른 값을 저장하는 특수 기능 레지스터(special function register)를 더 포함할 수 있고, 상기 트랜시버 컨트롤러는 상기 특수 기능 레지스터에 저장된 값에 따라 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 버퍼와 연결할 수 있다.According to an exemplary embodiment of the present invention, the universal serial interface may further include a special function register that stores a value according to the setting signal, and the transceiver controller is a value stored in the special function register. Accordingly, one of the at least two transceivers may be connected to the buffer.

본 발명의 예시적 실시예에 따라, 상기 범용 직렬 인터페이스는 상기 범용 직렬 인터페이스의 직접 메모리 접근(direct memory acces) 동작을 제어하는 DMA 로직을 더 포함할 수 있고, 상기 트랜시버 컨트롤러는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 DMA 로직과 연결할 수 있다.According to an exemplary embodiment of the present invention, the universal serial interface may further include DMA logic to control direct memory acces operation of the universal serial interface, and the transceiver controller is based on the configuration signal. Thus, one of the at least two transceivers can be connected to the DMA logic.

본 발명의 예시적 실시예에 따라, 상기 범용 직렬 인터페이스는 클락 신호를 생성하는 클락 로직을 더 포함할 수 있고, 상기 트랜시버 컨트롤러는 상기 설정 신호에 기초하여 상기 적적어도 2개의 트랜시버들 중 하나의 트랜시버에 상기 클락 신호를 공급할 수 있다.According to an exemplary embodiment of the present invention, the universal serial interface may further include a clock logic to generate a clock signal, and the transceiver controller is based on the configuration signal, wherein at least one of the two transceivers is a transceiver. To the clock signal.

본 발명의 예시적 실시예에 따라, 상기 범용 직렬 인터페이스는 상기 범용 직렬 인터페이스 외부로 인터럽트 신호를 출력하는 인터럽트 로직을 더 포함할 수 있고, 상기 트랜시버 컨트롤러는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 인터럽트 로직과 연결할 수 있다.According to an exemplary embodiment of the present invention, the universal serial interface may further include interrupt logic to output an interrupt signal outside the universal serial interface, wherein the transceiver controller is based on the setting signal to the at least two transceivers. One of the transceivers can be connected to the interrupt logic.

본 발명의 예시적 실시예에 따라, 상기 범용 직렬 인터페이스는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 범용 직렬 인터페이스의 외부 채널에 연결하는 입출력 멀티플렉서를 더 포함할 수 있다.According to an exemplary embodiment of the present invention, the universal serial interface may further include an input / output multiplexer that connects one of the at least two transceivers to an external channel of the universal serial interface based on the configuration signal. .

본 발명의 예시적 실시예에 따라, 상기 복수개의 트랜시버들 각각은 송신기 및 수신기를 포함할 수 있고, 상기 버퍼는 송신 FIFO 및 수신 FIFO를 포함할 수 있고, 상기 트랜시버 컨트롤러는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버에 포함된 상기 송신기 및 상기 수신기를 상기 송신 FIFO 및 상기 수신 FIFO에 각각 연결할 수 있다.According to an exemplary embodiment of the present invention, each of the plurality of transceivers may include a transmitter and a receiver, the buffer may include a transmit FIFO and a receive FIFO, and the transceiver controller is based on the set signal. The transmitter and the receiver included in one of the at least two transceivers may be connected to the transmitting FIFO and the receiving FIFO, respectively.

본 발명의 예시적 실시예에 따라, 상기 적어도 2개의 트랜시버들은 IIC(inter-integrated circuit), UART(universal asynchronous receiver/transmitter) 및 SPI(serial peripheral interface) 중 적어도 2개를 지원할 수 있다.According to an exemplary embodiment of the present invention, the at least two transceivers may support at least two of an inter-integrated circuit (ICC), a universal asynchronous receiver / transmitter (UART), and a serial peripheral interface (SPI).

본 발명의 예시적 실시예에 따라, 상기 반도체 장치는 상기 범용 직렬 인터페이스를 복수개로서 포함할 수 있고, 상기 범용 직렬 인터페이스들 각각이 상기 복수개의 직렬 통신 표준 중 하나에 따라 기능하도록, 상기 범용 직렬 인터페이스들에 포함된 특수 기능 레지스터들에 미리 정해진 값들을 각각 기록하는 중앙처리부를 더 포함할 수 있다.According to an exemplary embodiment of the present invention, the semiconductor device may include a plurality of the general-purpose serial interfaces, and the general-purpose serial interface so that each of the general-purpose serial interfaces functions according to one of the plurality of serial communication standards. A central processing unit for recording predetermined values in special function registers included in the fields may be further included.

본 발명의 예시적 실시예에 따라, 상기 반도체 장치는 시스템 온 칩이고, 하나의 직렬 통신 표준을 지원하는 트랜시버를 각각 포함하는 복수개의 전용 직렬 인터페이스들을 더 포함할 수 있다.According to an exemplary embodiment of the present invention, the semiconductor device is a system-on-chip, and may further include a plurality of dedicated serial interfaces each including a transceiver supporting one serial communication standard.

본 발명의 기술적 사상의 다른 일면에 따른 범용 직렬 인터페이스는 IIC(inter-integrated circuit) 트랜시버, UART(universal asynchronous receiver/transmitter) 트랜시버 및 SPI(serial peripheral interface) 트랜시버 중 적어도 2개를 포함할 수 있고, 상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 상기 적어도 2개는 FIFO(first input first output)를 공유할 수 있다.The universal serial interface according to another aspect of the technical idea of the present invention may include at least two of an inter-integrated circuit (ICC) transceiver, a universal asynchronous receiver / transmitter (UART) transceiver, and a serial peripheral interface (SPI) transceiver, At least two of the IIC transceiver, the UART transceiver, and the SPI transceiver may share a first input first output (FIFO).

본 발명의 예시적 실시예에 따라, 상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 상기 적어도 2개는 직접 메모리 엑세스(direct memory access) 로직을 공유할 수 있다. According to an exemplary embodiment of the present invention, at least two of the IIC transceiver, the UART transceiver, and the SPI transceiver may share direct memory access logic.

본 발명의 예시적 실시예에 따라, 상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 상기 적어도 2개는 특수 기능 레지스터(special function register)의 일부를 공유할 수 있고, 상기 특수 기능 레지스터의 상기 일부는 상기 특수 기능 레지스터에서 상기 FIFO의 기능에 대응하는 부분 및 온/오프 기능에 대응하는 부분을 포함할 수 있다.According to an exemplary embodiment of the present invention, at least two of the IIC transceiver, the UART transceiver, and the SPI transceiver may share a part of a special function register, and the part of the special function register In the special function register, a part corresponding to the function of the FIFO and a part corresponding to the on / off function may be included.

본 발명의 예시적 실시예에 따라, 상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 상기 적어도 2개는 클락 로직의 일부를 공유할 수 있고, 상기 클락 로직의 상기 일부는 상기 클락 로직에서 상기 FIFO의 기능에 대응하는 부분을 포함할 수 있다.According to an exemplary embodiment of the present invention, at least two of the IIC transceiver, the UART transceiver, and the SPI transceiver may share a portion of clock logic, and the portion of the clock logic may include the FIFO in the clock logic. It may include a portion corresponding to the function of.

본 발명의 예시적 실시예에 따라, 상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 상기 적어도 2개는 인터럽트 로직의 일부를 공유할 수 있고, 상기 인터럽트 로직의 상기 일부는 상기 인터럽트 로직에서 상기 FIFO의 기능에 대응하는 부분을 포함할 수 있다.According to an exemplary embodiment of the present invention, at least two of the IIC transceiver, the UART transceiver, and the SPI transceiver may share a part of interrupt logic, and the part of the interrupt logic may include the FIFO in the interrupt logic. It may include a portion corresponding to the function of.

본 발명의 예시적 실시예에 따라, 칩 내에 직렬 통신 인터페이스의 총 개수는 칩 구성의 유연성을 변경하지 않고 감소할 수 있고, 이에 따라 칩 면적이 감소할 수 있고 생산 비용이 절감될 수 있다.According to an exemplary embodiment of the present invention, the total number of serial communication interfaces in a chip can be reduced without changing the flexibility of the chip configuration, thus reducing the chip area and reducing production cost.

도 1은 본 발명의 예시적 실시예에 따른 범용 직렬 인터페이스를 나타내는 도면이다.
도 2는 본 발명의 예시적 실시예에 따라 범용 직렬 인터페이스를 포함하는 시스템 온 칩을 나타낸다.
도 3a 내지 3c는 본 발명의 예시적 실시예에 따라 도 2의 IIC 인터페이스, UART 인터페이스 및 SPI 인터페이스의 구현예들을 각각 나타내는 도면들이다.
도 4는 본 발명의 예시적 실시예에 따라 범용 직렬 인터페이스를 나타내는 도면이다.
도 5는 본 발명의 예시적 실시예에 따라 직접 메모리 엑세스/인터럽트 로직을 나타내는 도면이다.
도 6은 본 발명의 예시적 실시예에 따른 시스템 온 칩과 대비될 수 있는 복수개의 직렬 통신 인터페이스들을 포함하는 시스템 온 칩을 나타낸다.
도 7은 본 발명의 예시적 실시예에 따라 범용 직렬 인터페이스를 포함하는 시스템을 나타내는 블록도이다.
도 8은 본 발명의 예시적 실시예에 따른 시스템 온 칩을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.1 is a diagram showing a universal serial interface according to an exemplary embodiment of the present invention.
2 shows a system-on-chip including a universal serial interface in accordance with an exemplary embodiment of the present invention.
3A to 3C are diagrams respectively illustrating implementations of the IIC interface, the UART interface, and the SPI interface of FIG. 2 according to an exemplary embodiment of the present invention.
4 is a diagram showing a universal serial interface according to an exemplary embodiment of the present invention.
5 is a diagram showing direct memory access / interrupt logic in accordance with an exemplary embodiment of the present invention.
6 shows a system on chip that includes a plurality of serial communication interfaces that can be compared to a system on chip according to an exemplary embodiment of the present invention.
7 is a block diagram illustrating a system including a universal serial interface in accordance with an exemplary embodiment of the present invention.
8 is a block diagram illustrating a computing system including a system on a chip according to an exemplary embodiment of the present invention.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, without intention other than to provide a thorough understanding of the present invention to those skilled in the art to which the present invention pertains.

도 1은 본 발명의 예시적 실시예에 따른 범용 직렬 인터페이스(universal serial interface; USI)(10)를 나타내는 도면이다. 범용 직렬 인터페이스(10)는 적어도 2개 이상의 서로 다른 직렬 통신을 지원할 수 있으며, 예컨대 IIC(inter-integrated circuit), UART(universal asynchronous receiver/transmitter) 또는 SPI(serial peripheral interface)를 지원할 수 있다. IIC는 직렬 데이터(SDA) 및 직렬 클락(SCL) 양방향 라인을 사용하는 직렬 통신 표준 중 하나로서, I2C로 표기될 수도 있다. UART는 RS-232, RS-422, RS-485와 같은 통신 표준과 함께 사용되는 하드웨어 또는 직렬 통신 표준을 말한다. SPI는 마스터-슬레이브 모드로 통신하는 직렬 통신 표준 중 하나로서, 4개의 라인(직렬 클락, 마스터 출력, 마스터 입력, 슬레이브 셀릭트)을 사용할 수 있다.1 is a diagram illustrating a universal serial interface (USI) 10 according to an exemplary embodiment of the present invention. The universal serial interface 10 may support at least two or more different serial communication, for example, an inter-integrated circuit (ICC), a universal asynchronous receiver / transmitter (UART), or a serial peripheral interface (SPI). IIC is one of serial communication standards using serial data (SDA) and serial clock (SCL) bidirectional lines, which may also be referred to as I 2 C. UART is a hardware or serial communication standard used with communication standards such as RS-232, RS-422, and RS-485. SPI is one of the serial communication standards for communicating in master-slave mode, and can use four lines (serial clock, master output, master input, and slave select).

도 1에 도시된 바와 같이, 범용 직렬 인터페이스는 직렬 통신 채널을 통해서 직렬 통신을 할 수 있다. 범용 직렬 인터페이스는 하드웨어 로직으로서 반도체 장치에 포함된 다른 로직 회로들과 직렬 통신할 수도 있고, 또는 독립적인 칩으로 구현될 수도 있다. 도 1에 도시된 바와 같이, 범용 직렬 인터페이스(10)는 제1 트랜시버(111), 제2 트랜시버(112), 트랜시버 컨트롤러(200), 특수 기능 레지스터(special function register; SFR)(300), 버퍼(400), 직접 메모리 엑세스(direct memory access; DMA)/인터럽트 로직(500), 클락 로직(600) 및 입출력 멀티플렉서(700)를 포함할 수 있다. 범용 직렬 인터페이스(10)는 범용 직렬 통신 인터페이스, 범용 직렬 통신 인터페이스 모듈 또는 범용 통신 인터페이스 모듈 등으로 지칭될 수 있다.As shown in FIG. 1, the universal serial interface may perform serial communication through a serial communication channel. The general-purpose serial interface may be serially communicated with other logic circuits included in the semiconductor device as hardware logic, or may be implemented as an independent chip. As shown in FIG. 1, the universal serial interface 10 includes a first transceiver 111, a second transceiver 112, a transceiver controller 200, a special function register (SFR) 300, a buffer 400, direct memory access (DMA) / interrupt logic 500, clock logic 600, and input / output multiplexer 700. The universal serial interface 10 may be referred to as a universal serial communication interface, a universal serial communication interface module, or a universal communication interface module.

본 발명의 예시적 실시예에 따라, 범용 직렬 인터페이스(10)는 적어도 2개의 서로 다른 직렬 통신 표준들을 각각 지원하는 트랜시버들을 포함할 수 있다. 예컨대, 도 1에 도시된 바와 같이, 범용 직렬 인터페이스(10)는 제1 트랜시버(111) 및 제2 트랜시버(112)를 포함할 수 있고, 제1 트랜시버(111) 및 제2 트랜시버(112)는 서로 다른 제1 및 제2 직렬 통신 표준들을 각각 지원한다. 예컨대, 제1 및 제2 직렬 통신 표준들은 IIC, UART 또는 SPI 중 서로 다른 2개에 각각 대응할 수 있다. 비록 도 1은 범용 직렬 인터페이스(10)가 2개의 트랜시버들(101, 102)를 포함하는 실시예를 도시하였으나, 본 발명의 예시적 실시예들은 이에 제한되지 않고 3개 이상의 트랜시버들을 포함할 수 있다.According to an exemplary embodiment of the invention, the universal serial interface 10 may include transceivers each supporting at least two different serial communication standards. For example, as shown in FIG. 1, the universal serial interface 10 may include a first transceiver 111 and a second transceiver 112, and the first transceiver 111 and the second transceiver 112 are Different first and second serial communication standards are supported respectively. For example, the first and second serial communication standards may respectively correspond to two different IIC, UART, or SPI. Although FIG. 1 shows an embodiment in which the universal serial interface 10 includes two transceivers 101 and 102, exemplary embodiments of the present invention are not limited thereto and may include three or more transceivers. .

제1 트랜시버(111)는 제1 수신기(111a) 및 제1 송신기(111b)를 포함할 수 있으며, 제2 트랜시버(112)는 제2 수신기(112a) 및 제2 송신기(112b)를 포함할 수 있다. 제1 수신기(111a)는 제1 직렬 통신 표준을 지원할 수 있고, 입출력 멀티플렉서(700)를 통해서 직렬 통신 채널로부터 데이터를 수신할 수 있다. 제1 송신기(111b)는 제1 직렬 통신 표준을 지원할 수 있고, 입출력 멀티플렉서(700)를 통해서 직렬 통신 채널을 향하여 데이터를 송신할 수 있다. 마찬가지로, 제2 수신기(112a) 및 제2 송신기(112b)는 제2 직렬 통신 표준을 지원할 수 있고, 입출력 멀티플렉서(700)를 통해서 각각 직렬 통신 채널로부터 데이터를 수신 및 직렬 통신 채널을 향하여 데이터를 송신할 수 있다.The first transceiver 111 may include a first receiver 111a and a first transmitter 111b, and the second transceiver 112 may include a second receiver 112a and a second transmitter 112b. have. The first receiver 111a may support the first serial communication standard and receive data from the serial communication channel through the input / output multiplexer 700. The first transmitter 111b may support the first serial communication standard, and may transmit data through the input / output multiplexer 700 toward the serial communication channel. Similarly, the second receiver 112a and the second transmitter 112b can support a second serial communication standard, receive data from the serial communication channel through the input / output multiplexer 700, and transmit data toward the serial communication channel, respectively. can do.

특수 기능 레지스터(300)는 범용 직렬 인터페이스(10)를 설정하는 데이터(또는 값)를 저장할 수 있다. 예컨대, 특수 기능 레지스터(300)는 범용 직렬 인터페이스(10)의 외부로부터 수신된 설정 신호에 따라 데이터를 저장할 수 있고, 특수 기능 레지스터(300)가 저장한 데이터는 범용 직렬 인터페이스(10)가 지원하는 직렬 통신 표준을 선택하는 정보, 선택된 직렬 통신 표준의 보드 레이트(baud rate)를 나타내는 정보 등에 대응할 수 있다. 또한, 특수 기능 레지스터(300)는 버퍼(400)를 제어하는 정보를 나타내는 데이터를 저장할 수 있다. 예컨대, 특수 기능 레지스터(300)는 버퍼(400)에 저장되는 데이터의 폭(예컨대, 비트의 개수)을 나타내는 데이터 및 버퍼(400)의 용량(예컨대, FIFO의 깊이)을 나타내는 데이터를 저장할 수 있다.The special function register 300 may store data (or values) for setting the universal serial interface 10. For example, the special function register 300 may store data according to a set signal received from the outside of the universal serial interface 10, and the data stored by the special function register 300 may be supported by the universal serial interface 10. It can correspond to information for selecting a serial communication standard, information indicating a baud rate of the selected serial communication standard, and the like. In addition, the special function register 300 may store data representing information controlling the buffer 400. For example, the special function register 300 may store data indicating the width (eg, the number of bits) of data stored in the buffer 400 and data indicating the capacity of the buffer 400 (eg, the depth of the FIFO). .

버퍼(400)는 범용 직렬 인터페이스(10)를 통해서 직렬 통신 채널을 향하여 송신할 데이터 및 직렬 통신 채널로부터 수신된 데이터를 저장할 수 있다. 예컨대, 버퍼(400)는 FIFO(first input first output)을 포함할 수 있고, FIFO는 수신용 및 송신용으로 구분될 수 있다. 직접 메모리 엑세스/인터럽트 로직(500)은 범용 직렬 인터페이스(10)의 직접 메모리 엑세스 동작을 제어할 수 있고, 범용 직렬 인터페이스(10)의 외부로 인터럽트 신호를 발생시킬 수 있다. 예컨대, 직접 메모리 엑세스/인터럽트 로직(500)은 버퍼(400)에 저장된 데이터를 범용 직렬 인터페이스(10)의 외부에 있는 메모리 장치에 기록하는 동작을 제어할 수 있고, 메모리 장치에 저장된 데이터를 버퍼(400)에 기록하는 동작을 제어할 수 있다. 클락 로직(600)은 적어도 하나의 클락 신호(CLK)를 생성할 수 있고, 범용 직렬 인터페이스(10)가 포함하는 구성요소들에 클락 신호(CLK)를 공급할 수 있다. 예컨대, 클락 로직(600)은 트랜시버 컨트롤러(200)를 통하여 제1 트랜시버(111) 또는 제2 트랜시버(112)에 클락 신호(CLK)를 공급할 수 있고, 버퍼(400)에 클락 신호(CLK)를 공급할 수도 있다.The buffer 400 may store data to be transmitted toward the serial communication channel through the universal serial interface 10 and data received from the serial communication channel. For example, the buffer 400 may include a first input first output (FIFO), and the FIFO may be divided into receiving and transmitting. The direct memory access / interrupt logic 500 may control the direct memory access operation of the universal serial interface 10 and may generate an interrupt signal outside the universal serial interface 10. For example, the direct memory access / interrupt logic 500 may control an operation of writing data stored in the buffer 400 to a memory device external to the universal serial interface 10, and buffer data stored in the memory device ( 400) can be controlled. The clock logic 600 may generate at least one clock signal CLK, and may supply the clock signal CLK to components included in the universal serial interface 10. For example, the clock logic 600 may supply the clock signal CLK to the first transceiver 111 or the second transceiver 112 through the transceiver controller 200, and the clock signal CLK to the buffer 400. You can also supply.

본 발명의 예시적 실시예에 따라, 범용 직렬 인터페이스(10)는 트랜시버 컨트롤러(200)를 포함할 수 있다. 트랜시버 컨트롤러(200)는 범용 직렬 인터페이스(10)의 외부로부터 수신된 설정 신호에 기초하여 제1 및 제2 트랜시버(111, 112)를 제어할 수 있다. 예컨대, 트랜시버 컨트롤러(200)는 특수 기능 레지스터(300)로부터 선택 신호(SEL)를 수신할 수 있고, 수신된 선택 신호(SEL)에 따라 제1 트랜시버(111) 및 제2 트랜시버(112) 중 어느 하나를 선택할 수 있다. 특수 기능 레지스터(300)는 범용 직렬 인터페이스(10)의 외부로부터 수신된 설정 신호에 따라 선택 신호(SEL)를 출력할 수 있다. 즉, 트랜시버 컨트롤러(200)는 범용 직렬 인터페이스(10)가 제1 및 제2 직렬 통신 표준 중 하나를 지원하도록 범용 직렬 인터페이스(10)의 외부로부터 수신된 설정 신호에 기초하여 제1 트랜시버(111) 및 제2 트랜시버(112) 중 하나를 선택할 수 있다. 트랜시버 컨트롤러(200)는 수신된 선택 신호(SEL)에 따라 제1 트랜시버(111) 및 제2 트랜시버(112)를 각각 온하거나 오프할 수 있다. 이하에서, 설명의 편의상 선택 신호(SEL)에 의해 제1 트랜시버(111)가 선택된 것으로 가정한다.According to an exemplary embodiment of the present invention, the universal serial interface 10 may include a transceiver controller 200. The transceiver controller 200 may control the first and second transceivers 111 and 112 based on the setting signal received from the outside of the universal serial interface 10. For example, the transceiver controller 200 may receive a selection signal SEL from the special function register 300, and either the first transceiver 111 or the second transceiver 112 may be received according to the received selection signal SEL. You can choose one. The special function register 300 may output a selection signal SEL according to a setting signal received from the outside of the universal serial interface 10. That is, the transceiver controller 200 is based on the set signal received from the outside of the universal serial interface 10 so that the universal serial interface 10 supports one of the first and second serial communication standards, the first transceiver 111 And a second transceiver 112. The transceiver controller 200 may turn on or off the first transceiver 111 and the second transceiver 112, respectively, according to the received selection signal SEL. Hereinafter, it is assumed that the first transceiver 111 is selected by the selection signal SEL for convenience of description.

트랜시버 컨트롤러(200)는 선택된 제1 트랜시버(111)와 버퍼(400)를 연결할 수 있다. 예컨대, 제1 트랜시버(111)가 직렬 통신 채널로부터 수신한 데이터(DATA)가 버퍼에 저장되도록, 트랜시버 컨트롤러(200)는 제1 트랜시버(111)를 버퍼(400)에 연결할 수 있다. 또한, 제1 트랜시버(111)가 버퍼에 저장된 데이터(DATA)를 직렬 통신 채널을 향하여 송신할 수 있도록, 트랜시버 컨트롤러(200)는 제1 트랜시버(111)를 버퍼(400)에 연결할 수 있다.The transceiver controller 200 may connect the selected first transceiver 111 and the buffer 400. For example, the transceiver controller 200 may connect the first transceiver 111 to the buffer 400 so that the data DATA received from the serial communication channel by the first transceiver 111 is stored in the buffer. In addition, the transceiver controller 200 may connect the first transceiver 111 to the buffer 400 so that the first transceiver 111 can transmit data DATA stored in the buffer toward the serial communication channel.

트랜시버 컨트롤러(200)는 선택된 제1 트랜시버(111)의 데이터 수신 또는 송신이 완료된 경우, 직접 메모리 엑세스/인터럽트 로직(500)으로 완료 신호(SIG)를 송신할 수 있다. 예컨대, 트랜시버 컨트롤러(200)는 제1 트랜시버(111)가 직렬 통신 채널로부터 수신된 데이터를 버퍼(400)에 저장하는 동작을 완료한 경우, 직접 메모리 엑세스/인터럽트 로직(500)으로 완료 신호(SIG)를 송신할 수 있다. 이에 따라, 직접 메모리 엑세스/인터럽트 로직(500)은 범용 직렬 인터페이스(10)의 외부로 직접 메모리 엑세스 동작을 위한 신호 또는 인터럽트 신호를 송신할 수 있다.When the data reception or transmission of the selected first transceiver 111 is completed, the transceiver controller 200 may directly transmit a completion signal (SIG) to the memory access / interrupt logic 500. For example, the transceiver controller 200, when the first transceiver 111 completes the operation of storing the data received from the serial communication channel in the buffer 400, the completion signal (SIG) to the direct memory access / interrupt logic 500 ). Accordingly, the direct memory access / interrupt logic 500 may transmit a signal or interrupt signal for a direct memory access operation to the outside of the universal serial interface 10.

트랜시버 컨트롤러(200)는 클락 로직(600)으로부터 클락 신호(CLK)를 수신하여 선택된 제1 트랜시버(111)에 공급할 수 있다. 즉, 트랜시버 컨트롤러(200)는 선택되지 않은 제2 트랜시버(112)에 공급되는 클락 신호(CLK)를 차단할 수 있다. 또한, 본 발명의 예시적 실시예에 따라, 트랜시버 컨트롤러(200)는 선택되지 않은 제2 트랜시버(112)에 공급되는 전력을 차단할 수 있다. 제2 트랜시버(112)에 공급되는 클락 신호 또는 전력을 차단함으로써, 제2 트랜시버(112)에 의해 소비되는 불필요한 전력 소모를 줄일 수 있다.The transceiver controller 200 may receive the clock signal CLK from the clock logic 600 and supply it to the selected first transceiver 111. That is, the transceiver controller 200 may block the clock signal CLK supplied to the second transceiver 112 that is not selected. Further, according to an exemplary embodiment of the present invention, the transceiver controller 200 may cut off power supplied to the second transceiver 112 that is not selected. By blocking the clock signal or power supplied to the second transceiver 112, unnecessary power consumption consumed by the second transceiver 112 can be reduced.

입출력 멀티플렉서(700)는 선택 신호(SEL)에 따라 제1 트랜시버(111) 및 제2 트랜시버(112) 중 하나를 선택하여 직렬 통신 채널과 연결할 수 있다. 예컨대, 입출력 멀티플렉서(700)는 선택 신호(SEL)에 따라 제1 트랜시버(111) 및 제2 트랜시버(112)가 출력하는 신호들 중 하나를 직렬 통신 채널에 전달할 수 있고, 직렬 통신 채널로부터 수신되는 신호를 제1 트랜시버(111) 및 제2 트랜시버(112) 중 하나에 전달할 수 있다. 예컨대, 직렬 통신 표준에 따라 통신에 필요한 신호의 라인 개수가 서로 다를 수 있고, 입출력 멀티플렉서(700)는 제1 및 제2 트랜시버(111, 112)가 지원하는 직렬 통신 표준에 따라 적절한 개수의 신호 라인으로서 제1 트랜시버(111) 또는 제2 트랜시버(112)와 직렬 통신 채널을 연결할 수 있다.The input / output multiplexer 700 may select one of the first transceiver 111 and the second transceiver 112 according to the selection signal SEL to connect to the serial communication channel. For example, the input / output multiplexer 700 may transmit one of the signals output by the first transceiver 111 and the second transceiver 112 to the serial communication channel according to the selection signal SEL, and is received from the serial communication channel. The signal may be transmitted to one of the first transceiver 111 and the second transceiver 112. For example, the number of signal lines required for communication may be different according to the serial communication standard, and the input / output multiplexer 700 has an appropriate number of signal lines according to the serial communication standards supported by the first and second transceivers 111 and 112. As such, the serial communication channel may be connected to the first transceiver 111 or the second transceiver 112.

도 2는 본 발명의 예시적 실시예에 따라 범용 직렬 인터페이스를 포함하는 시스템 온 칩(1000)을 나타낸다. 시스템 온 칩(1000)은 복수개의 직렬 통신 인터페이스를 포함할 수 있다. 예컨대, 도 2에 도시된 바와 같이, 시스템 온 칩(1000)은 IIC 인터페이스, UART 인터페이스, SPI 인터페이스 및 3개의 범용 직렬 인터페이스들(11 내지 13)을 포함할 수 있다. 복수개의 직렬 통신 인터페이스들은 BLIETOOTH, WIFI(wireless fidelity), 디버깅 기기, 배터리 파워 모니터링 모듈 및 센서 등과 통신하는데 사용될 수 있다. IIC 인터페이스, UART 인터페이스, SPI 인터페이스 및 3개의 범용 직렬 인터페이스들(11 내지 13)과 같이 하나의 직렬 통신 표준을 지원하는 직렬 통신 인터페이스를 전용 직렬 인터페이스라고 지칭할 수 있다.2 shows a system on chip 1000 that includes a universal serial interface in accordance with an exemplary embodiment of the present invention. The system-on-chip 1000 may include a plurality of serial communication interfaces. For example, as shown in FIG. 2, the system on chip 1000 may include an IIC interface, a UART interface, an SPI interface, and three general purpose serial interfaces 11 to 13. A plurality of serial communication interfaces can be used to communicate with BLIETOOTH, wireless fidelity (WIFI), debugging devices, battery power monitoring modules and sensors. A serial communication interface supporting one serial communication standard, such as an IIC interface, a UART interface, an SPI interface, and three general-purpose serial interfaces 11 to 13 may be referred to as a dedicated serial interface.

직렬 통신 인터페이스가 사용되는 어플리케이션들 및/또는 솔루션들은 모두 다르기 때문에(예컨대, 스마트 폰의 경우, 시스템 온 칩(1000)은 음성 통신 및 네비게이션에 사용될 수 있다), 각각의 솔루션에 사용되는 IIC 인터페이스, UART 인터페이스 및 SPI 인터페이스의 개수는 다를 수 있다. 일반적으로, 충분한 개수의 IIC 인터페이스 모듈들, UART 인터페이스 모듈들 및 SPI 인터페이스 모듈들이 시스템 온 칩(1000)에 배열될 수 있으나, 시스템 온 칩(1000)이 사용되는 솔루션에 따라서 IIC 인터페이스 모듈들, UART 인터페이스 모듈들 및 SPI 인터페이스 모듈들 중 대부분은 실제 동작하지 않을 수 있고, 따라서 칩 면적과 인터페이스가 낭비될 수 있으며, 그 결과 넓은 칩 면적 및 높은 생산 비용을 유발하는 점에서 문제가 발생할 수 있다.Since the applications and / or solutions where the serial communication interface is used are all different (eg, in the case of a smart phone, the system on chip 1000 can be used for voice communication and navigation), the IIC interface used for each solution, The number of UART interfaces and SPI interfaces may be different. In general, a sufficient number of IIC interface modules, UART interface modules and SPI interface modules may be arranged on the system on chip 1000, but depending on the solution on which the system on chip 1000 is used, IIC interface modules, UART Most of the interface modules and the SPI interface modules may not actually operate, so the chip area and the interface may be wasted, resulting in a problem in that a large chip area and high production cost are caused.

본 발명의 예시적 실시예에 따라, 3개의 범용 직렬 인터페이스들(11 내지 13) 각각은 시스템 온 칩(1000)의 요구사항에 따라 IIC 인터페이스, UART 인터페이스 및 SPI 인터페이스 중 어느 하나와 같이 기능할 수 있다. 이에 따라, 시스템 온 칩(1000)은 범용 직렬 인터페이스들(11 내지 13)의 사용으로 인하여 구성의 유연성을 유지하면서 직렬 통신 인터페이스들의 개수를 감소시킬 수 있다.According to an exemplary embodiment of the present invention, each of the three universal serial interfaces 11 to 13 may function as any one of an IIC interface, a UART interface, and an SPI interface according to the requirements of the system on chip 1000. have. Accordingly, the system on chip 1000 can reduce the number of serial communication interfaces while maintaining configuration flexibility due to the use of the universal serial interfaces 11 to 13.

도 3a 내지 3c는 본 발명의 예시적 실시예에 따라 도 2의 IIC 인터페이스(20), UART 인터페이스(30) 및 SPI 인터페이스(40)의 구현예들을 각각 나타내는 도면들이다. 도 3a 내지 3c에 도시된 바와 같이, IIC 인터페이스(20), UART 인터페이스(30) 및 SPI 인터페이스(40)는 각각 IIC, UART 및 SPI를 지원하도록 IIC 트랜시버(120), UART 트랜시버(130) 및 SPI 트랜시버(140)를 각각 포함할 수 있다. IIC 트랜시버(120)는 IIC 수신기(120a) 및 IIC 송신기(120b)를 포함할 수 있고, SPI 트랜시버(130)는 SPI 수신기(130a) 및 SPI 송신기(130b)를 포함할 수 있으며, UART 트랜시버(140)는 UART 수신기(140a) 및 UART 송신기(140b)를 포함할 수 있다. IIC 인터페이스(20), UART 인터페이스(30) 및 SPI 인터페이스(40) 각각은 하나의 트랜시버(120, 130 또는 140)를 포함하기 때문에 각각 하나의 직렬 통신 표준을 지원할 수 있다.3A to 3C are diagrams respectively showing implementations of the IIC interface 20, the UART interface 30, and the SPI interface 40 of FIG. 2 according to an exemplary embodiment of the present invention. 3A to 3C, the IIC interface 20, the UART interface 30, and the SPI interface 40 support IIC transceiver 120, UART transceiver 130, and SPI to support IIC, UART, and SPI, respectively. Each of the transceivers 140 may be included. The IIC transceiver 120 may include an IIC receiver 120a and an IIC transmitter 120b, the SPI transceiver 130 may include an SPI receiver 130a and an SPI transmitter 130b, and the UART transceiver 140 ) May include a UART receiver 140a and a UART transmitter 140b. Since each of the IIC interface 20, the UART interface 30, and the SPI interface 40 includes one transceiver 120, 130, or 140, one serial communication standard can be supported.

도 3a 내지 3c에 도시된 바와 같이, IIC 인터페이스(20), UART 인터페이스(30) 및 SPI 인터페이스(40)는 특수 기능 레지스터(300), 버퍼(400), 직접 메모리 엑세스/인터럽트 로직(500), 클락 로직(600) 및 입출력 로직(800)을 포함할 수 있다. 본 발명의 예시적 실시예에 따라, 특수 기능 레지스터(300), 버퍼(400), 직접 메모리 엑세스/인터럽트 로직(500) 및 클락 로직(600)은 도 1에서 설명한 바와 유사한 동작을 수행할 수 있다. 다만, 특수 기능 레지스터(300), 버퍼(400), 직접 메모리 엑세스/인터럽트 로직(500) 및 클락 로직(600)은 각각의 직렬 통신 표준에 따라 특수한 기능을 가질 수 있따. 입출력 로직(800)은 트랜시버들(120, 130, 140)을 직렬 통신 채널에 연결하는 로직으로서, 양방향(bidirectional) 버퍼 및 3상(tri-state) 버퍼 등을 포함할 수 있다.3A to 3C, the IIC interface 20, the UART interface 30, and the SPI interface 40 include special function registers 300, buffers 400, direct memory access / interrupt logic 500, Clock logic 600 and input / output logic 800 may be included. According to an exemplary embodiment of the present invention, the special function register 300, the buffer 400, the direct memory access / interrupt logic 500 and the clock logic 600 may perform similar operations as described in FIG. . However, the special function register 300, the buffer 400, the direct memory access / interrupt logic 500 and the clock logic 600 may have special functions according to respective serial communication standards. The input / output logic 800 is a logic that connects the transceivers 120, 130, and 140 to a serial communication channel, and may include a bidirectional buffer and a tri-state buffer.

특수 기능 레지스터(300)는 직렬 통신 인터페이스 모듈들(20, 30, 40) 외부의 버스와 연결될 수 있다. 예컨대, 도 3a 내지 3c에 도시된 바와 같이, 특수 기능 레지스터(300)는 직렬 통신 인터페이스 모듈들(20, 30, 40) 외부의 APB(adavanced peripheral bus)에 연결될 수 있다. 또한, 특수 기능 레지스터(300)는 각각의 구성요소들을 제어하기 위한 제어 신호들(CNT1 내지 CNT3)을 출력할 수 있다. 또한, 도 1을 같이 참조하면, 직접 메모리 엑세스/인터럽트 로직(500)은 트랜시버(120, 130 또는 140)로부터 완료 신호(SIG)를 수신할 수 있다. 이에 따라 직접 메모리 엑세스 컨트롤러에 직접 메모리 엑세스를 위한 신호를 송신하거나 중안처리부(central processing unit; CPU)를 향하여 인터럽트 신호를 송신할 수 있다.The special function register 300 may be connected to a bus outside the serial communication interface modules 20, 30, and 40. For example, as shown in FIGS. 3A to 3C, the special function register 300 may be connected to an advanced peripheral bus (APB) outside the serial communication interface modules 20, 30, and 40. In addition, the special function register 300 may output control signals CNT1 to CNT3 for controlling each component. Also, referring to FIG. 1, the direct memory access / interrupt logic 500 may receive a completion signal (SIG) from the transceivers 120, 130, or 140. Accordingly, a signal for direct memory access may be transmitted to a direct memory access controller or an interrupt signal may be transmitted to a central processing unit (CPU).

도 4는 본 발명의 예시적 실시예에 따라 범용 직렬 인터페이스(10)를 나타내는 도면이다. 도 1 및 도 4를 참조하면, 범용 직렬 인터페이스(10)는 제1, 제2 및 제3 트랜시버(111, 112 및 113)를 포함할 수 있고, 트랜시버 컨트롤러(200), 특수 기능 레지스터(300), 버퍼(400), 직접 메모리 엑세스/인터럽트 로직(500), 클락 로직(600) 및 입출력 멀티플렉서(700)를 포함할 수 있다.4 is a diagram illustrating a universal serial interface 10 in accordance with an exemplary embodiment of the present invention. 1 and 4, the universal serial interface 10 may include first, second and third transceivers 111, 112 and 113, the transceiver controller 200, the special function register 300 , Buffer 400, direct memory access / interrupt logic 500, clock logic 600 and input / output multiplexer 700.

본 발명의 예시적 실시예에 따라, 범용 직렬 인터페이스(10)는 제1, 제2 및 제3 트랜시버(111, 112 및 113)를 포함할 수 있다. 예컨대, 도 4에 도시된 바와 같이, 제1 트랜시버(111), 제2 트랜시버 (112) 및 제3 트랜시버(113)은 각각 IIC 트랜시버, SPI 트랜시버 및 UART 트랜시버일 수 있다. 제1, 제2 및 제3 트랜시버(111, 112 및 113)은 각각 수신기 및 송신기를 포함할 수 있다. 즉, IIC 트랜시버로 구현된 제1 트랜시버(111)는 IIC 수신기 및 IIC 송신기를 포함할 수 있고, SPI 트랜시버로 구현된 제2 트랜시버(112)는 SPI 수신기 및 SPI 송신기를 포함할 수 있으며, UART 트랜시버로 구현된 제3 트랜시버(113)는 UART 수신기 및 UART 송신기를 포함할 수 있다. 도 4에 도시된 바와 같이, 버퍼(400)는 직렬 통신 채널을 통해서 수신된 데이터를 저장하는 수신 FIFO(410) 및 직렬 통신 채널을 향하여 송신할 데이터를 저장하는 송신 FIFO(420)을 포함할 수 있다.According to an exemplary embodiment of the invention, the universal serial interface 10 may include first, second and third transceivers 111, 112 and 113. For example, as illustrated in FIG. 4, the first transceiver 111, the second transceiver 112, and the third transceiver 113 may be IIC transceivers, SPI transceivers, and UART transceivers, respectively. The first, second and third transceivers 111, 112 and 113 may each include a receiver and a transmitter. That is, the first transceiver 111 implemented as an IIC transceiver may include an IIC receiver and an IIC transmitter, and the second transceiver 112 implemented as an SPI transceiver may include an SPI receiver and an SPI transmitter, and a UART transceiver The third transceiver 113 implemented as may include a UART receiver and a UART transmitter. As shown in FIG. 4, the buffer 400 may include a receiving FIFO 410 storing data received through the serial communication channel and a transmitting FIFO 420 storing data to be transmitted toward the serial communication channel. have.

본 발명의 예시적 실시예에 따라, 트랜시버 컨트롤러(200)는 특수 기능 레지스터(300)로부터 수신되는 선택 신호(SEL)에 따라 제1, 제2 및 제3 트랜시버(111, 112 및 113) 중 하나의 트랜시버를 선택할 수 있다. 예컨대, 트랜시버 컨트롤러(200)는 선택 신호(SEL)에 따라 IIC 트랜시버로 구현된 제1 트랜시버(111)를 선택할 수 있다. 이에 따라, 트랜시버 컨트롤러(200)는 제1 트랜시버(111)가 직렬 통신 채널로부터 수신된 데이터(DATA)를 버퍼(400)로 전달하거나, 버퍼(400)에 저장된 데이터(DATA)를 제1 트랜시버(111)로 전달할 수 있다. 또한, 트랜시버 컨트롤러(200)는 선택된 제1 트랜시버(111)가 데이터의 수신 또는 송신을 완료함에 따라, 완료 신호(SIG)를 직접 메모리 엑세스/인터럽트 로직(500)에 전송할 수 있다. 트랜시버 컨트롤러(200)는 클락 로직(600)으로부터 수신한 클락 신호(CLK)를 선택된 제1 트랜시버(111)로 공급할 수 있다. 한편, 입출력 멀티플렉서(700)는 선택 신호(SEL)에 따라 제1, 제2 및 제3 트랜시버들(111, 112 및 113) 중 하나를 직렬 통신 채널에 연결할 수 있다. 제1, 제2 및 제3 트랜시버(11, 112 및 113)는 트랜시버 컨트롤러(200)에 의해서 특수 기능 레지스터(300), 버퍼(400), 직접 메모리 엑세스/인터럽트 로직(500) 및 클락 로직(600)을 공유할 수 있다. 이에 따라, 범용 직렬 인터페이스(10)는 적어도 하나의 트랜시버 및 트랜시버 컨트롤러를 포함하고, 다른 구성요소들을 공유함으로써 복수개의 직렬 통신 표준을 선택적으로 지원할 수 있다. 또한, 도 4는 IIC 트랜시버, SPI 트랜시버 및 UART 트랜시버를 도시하였으나, 본 발명의 예시적 실시예는 이에 제한되지 않고 다른 직렬 통신 표준을 지원하는 트랜시버를 포함할 수 있다.According to an exemplary embodiment of the present invention, the transceiver controller 200 is one of the first, second and third transceivers 111, 112 and 113 according to the selection signal SEL received from the special function register 300. You can choose the transceiver. For example, the transceiver controller 200 may select the first transceiver 111 implemented as an IIC transceiver according to the selection signal SEL. Accordingly, the transceiver controller 200 transfers the data DATA received from the serial communication channel by the first transceiver 111 to the buffer 400 or transmits the data DATA stored in the buffer 400 to the first transceiver ( 111). In addition, the transceiver controller 200 may directly transmit a completion signal (SIG) to the memory access / interrupt logic 500 as the selected first transceiver 111 completes reception or transmission of data. The transceiver controller 200 may supply the clock signal CLK received from the clock logic 600 to the selected first transceiver 111. Meanwhile, the input / output multiplexer 700 may connect one of the first, second, and third transceivers 111, 112, and 113 to the serial communication channel according to the selection signal SEL. The first, second, and third transceivers 11, 112, and 113 are special function registers 300, buffers 400, direct memory access / interrupt logic 500 and clock logic 600 by the transceiver controller 200. ). Accordingly, the universal serial interface 10 includes at least one transceiver and a transceiver controller, and can selectively support a plurality of serial communication standards by sharing other components. In addition, FIG. 4 shows an IIC transceiver, an SPI transceiver, and a UART transceiver, the exemplary embodiment of the present invention is not limited thereto and may include a transceiver supporting other serial communication standards.

도 5는 본 발명의 예시적 실시예에 따라 직접 메모리 엑세스/인터럽트 로직(500)을 나타내는 도면이다. 선행하는 도면들을 참조하면, 직접 메모리 엑세스/인터럽트 로직(500)은 트랜시버 컨트롤러(200)로부터 완료 신호(SIG)를 수신할 수 있고, 범용 직렬 인터페이스(10)의 직접 메모리 엑세스 동작을 제어할 수 있고, 범용 직렬 인터페이스(10)의 외부로 인터럽트 신호(INT_S)를 생성할 수 있다.5 is a diagram illustrating direct memory access / interrupt logic 500 in accordance with an exemplary embodiment of the present invention. Referring to the preceding drawings, the direct memory access / interrupt logic 500 can receive the completion signal (SIG) from the transceiver controller 200, and can control the direct memory access operation of the universal serial interface 10, , It is possible to generate an interrupt signal (INT_S) to the outside of the universal serial interface (10).

도 5에 도시된 바와 같이, 직접 메모리 엑세스/인터럽트 로직(500)은 직접 메모리 엑세스 로직(510) 및 인터럽트 로직(520)을 포함할 수 있다. 직접 메모리 엑세스 로직(510)은 트랜시버 컨트롤러(200)로부터 완료 신호(SIG)를 수신할 수 있고, 범용 직렬 인터페이스(10) 외부의 직접 메모리 엑세스 컨트롤러와 직접 메모리 엑세스 동작을 위한 신호(DMA_S)를 송수신할 수 있다. 한편, 인터럽트 로직(520)은 트랜시버 컨트롤러(200)로부터 완료 신호(SIG)를 수신할 수 있고, 범용 직렬 인터페이스(10) 외부의 중앙처리부(CPU)로 인터럽트 신호(INT_S)를 송신할 수 있다.As shown in FIG. 5, the direct memory access / interrupt logic 500 may include direct memory access logic 510 and interrupt logic 520. The direct memory access logic 510 may receive a completion signal (SIG) from the transceiver controller 200, and transmit and receive a signal (DMA_S) for direct memory access operation with a direct memory access controller external to the universal serial interface 10 can do. Meanwhile, the interrupt logic 520 may receive a completion signal (SIG) from the transceiver controller 200 and may transmit an interrupt signal (INT_S) to the central processing unit (CPU) outside the general-purpose serial interface 10.

도 6은 본 발명의 예시적 실시예에 따른 시스템 온 칩(1000)과 대비될 수 있는 복수개의 직렬 통신 인터페이스들을 포함하는 시스템 온 칩(1000a)을 나타낸다. 시스템 온 칩(1000a)는 각각 하나의 직렬 통신 표준을 지원하는 복수개의 직렬 통신 인터페이스들을 포함할 수 있다. 예컨대, 도 6에 도시된 바와 같이, 시스템 온 칩(1000a)은 2개의 IIC 인터페이스(21, 22), 2개의 SPI 인터페이스(31, 32) 및 4개의 UART 인터페이스(31 내지 34)를 포함할 수 있다. 각각의 직렬 통신 인터페이스들은 시스템 온 칩(1000a)의 내부에 있거나 외부에 있는, BLUETOOTH, WIFI(wireless fidelity), 디버깅 기기, 배터리 파워 모니터링 모듈 및 센서 등과 통신하는데 사용될 수 있다.6 illustrates a system on chip 1000a that includes a plurality of serial communication interfaces that can be contrasted with a system on chip 1000 according to an exemplary embodiment of the present invention. The system-on-chip 1000a may include a plurality of serial communication interfaces, each supporting one serial communication standard. For example, as shown in FIG. 6, the system on chip 1000a may include two IIC interfaces 21 and 22, two SPI interfaces 31 and 32, and four UART interfaces 31 to 34. have. Each of the serial communication interfaces can be used to communicate with BLUETOOTH, wireless fidelity (WIFI), debugging devices, battery power monitoring modules and sensors, either inside or outside the system on chip 1000a.

시스템 온 칩(1000a)가 사용되는 복수개의 어플리케이션들은 요구되는 직렬 통신 채널의 개수 및 종류가 서로 다를 수 있다. 따라서, 시스템 온 칩(1000a)은 어플리케이션들을 고려하여, 많은 수의 다양한 직렬 통신 인터페이스들을 포함할 수 있다. 어플리케이션에 따라서 직렬 통신 인터페이스들 중 일부는 사용되지 않을 수 있고, 특정 종류의 직렬 통신 표준을 지원하는 직렬 통신 인터페이스가 부족할 수도 있다. 예컨대, 시스템 온 칩(1000a)을 사용하는 어플리케이션에서 2개의 UART 채널들이 요구되는 경우, UART 인터페이스들(41 내지 44) 중 2개는 낭비될 수 있다. 또한, 시스템 온 칩(1000a)을 사용하는 어플리케이션에서 3개의 SPI 채널들이 요구되는 경우, 상기 어플리케이션은 시스템 온 칩(1000a) 뿐만 아니라 별도의 SPI 인터페이스를 포함하는 반도체 장치(또는 칩)를 구비하여야 할 수 있다.The plurality of applications in which the system on chip 1000a is used may have different numbers and types of serial communication channels required. Accordingly, the system on chip 1000a may include a large number of various serial communication interfaces in consideration of applications. Depending on the application, some of the serial communication interfaces may not be used, and a serial communication interface supporting a specific kind of serial communication standard may be insufficient. For example, when two UART channels are required in an application using the system on chip 1000a, two of the UART interfaces 41 to 44 may be wasted. In addition, when three SPI channels are required in an application using the system on chip 1000a, the application should include a semiconductor device (or chip) including a separate SPI interface as well as the system on chip 1000a. You can.

도 2 및 6을 참조하면, 도 2에 도시된 시스템 온 칩(1000)은 하나의 특정 직렬 통신 표준을 각각 지원하는 직렬 통신 인터페이스들(20, 30, 40)과 함께, 복수개의 범용 직렬 인터페이스들(11 내지 13)을 포함함으로써, 어플리케이션은 시스템 온 칩(1000)을 사용하는데 있어서 유연성을 가질 수 있다. 즉, 어플리케이션은 필요에 따라 범용 직렬 인터페이스들(11 내지 13) 각각을 특정 직렬 통신 표준을 지원하도록 사용할 수 있다. 따라서, 시스템 온 칩(1000)에서 직렬 통신 인터페이스들이 차지하는 면적이 감소될 수 있고, 시스템 온 칩(1000)의 생산 비용이 절감될 수 있다.2 and 6, the system on chip 1000 illustrated in FIG. 2 includes a plurality of general-purpose serial interfaces, along with serial communication interfaces 20, 30, and 40, each supporting one specific serial communication standard. By including (11 to 13), the application may have flexibility in using the system on chip 1000. That is, the application can use each of the universal serial interfaces 11 to 13 to support a specific serial communication standard, if necessary. Accordingly, the area occupied by the serial communication interfaces in the system on chip 1000 may be reduced, and the production cost of the system on chip 1000 may be reduced.

도 7은 본 발명의 예시적 실시예에 따라 범용 직렬 인터페이스(10)를 포함하는 시스템(2000)을 나타내는 블록도이다. 도 7에 도시된 바와 같이, 시스템은 범용 직렬 인터페이스(10), 중앙처리부(50), 메모리 컨트롤러(60), 직접 메모리 엑세스 컨트롤러(70), 주변 장치(80) 및 버스(90)를 포함할 수 있다. 인터페이스(10), 중앙처리부(50), 메모리 컨트롤러(60) 및 직접 메모리 엑세스 컨트롤러(70)는 버스(90)를 통해서 전기적으로 연결될 수 있다.7 is a block diagram illustrating a system 2000 including a universal serial interface 10 in accordance with an exemplary embodiment of the present invention. As shown in FIG. 7, the system may include a universal serial interface 10, a central processing unit 50, a memory controller 60, a direct memory access controller 70, a peripheral device 80, and a bus 90. You can. The interface 10, the central processing unit 50, the memory controller 60 and the direct memory access controller 70 may be electrically connected through the bus 90.

중앙처리부(50)는 프로그램을 수행할 수 있고, 시스템(2000)을 제어할 수 있다. 또한, 도 1을 같이 참조하면 중앙처리부(50)는 범용 직렬 인터페이스(10)에 포함된 특수 기능 레지스터(300)에 데이터를 저장할 수 있다. 예컨대, 중앙처리부(50)는 범용 직렬 인터페이스(10)가 제1 트랜시버(111) 또는 제2 트랜시버(112) 중 하나가 지원하는 직렬 통신 표준에 따라 동작하도록 특수 기능 레지스터(300)에 미리 정해진 데이터를 기록할 수 있다. 범용 직렬 인터페이스(10)의 트랜시버 컨트롤러(200)는 특수 기능 레지스터(300)가 저장하는 데이터에 따라 선택 신호(SEL)를 수신할 수 있고, 선택 신호(SEL)에 기초하여 제1 트랜시버(111) 또는 제2 트랜시버(112) 중 하나를 선택할 수 있다.The central processing unit 50 may execute a program and control the system 2000. Also, referring to FIG. 1 together, the central processing unit 50 may store data in a special function register 300 included in the universal serial interface 10. For example, the central processing unit 50 pre-determined data in the special function register 300 so that the universal serial interface 10 operates according to the serial communication standard supported by either the first transceiver 111 or the second transceiver 112. Can record. The transceiver controller 200 of the universal serial interface 10 may receive a selection signal SEL according to data stored by the special function register 300, and the first transceiver 111 based on the selection signal SEL. Alternatively, one of the second transceivers 112 may be selected.

메모리 컨트롤러(60)는 시스템(2000)에 연결된 메모리(예컨대, DRAM)를 제어할 수 있고, 버스(90)를 통해서 수신된 데이터를 메모리에 저장하거나 메모리에 저장된 데이터를 버스(90)를 통해서 송신할 수 있다. 직접 메모리 엑세스(70) 컨트롤러는 직접 메모리 엑세스 동작을 제어할 수 있다. 예컨대, 도 5를 같이 참조하면, 직접 메모리 엑세스(70) 컨트롤러는 범용 직렬 인터페이스(10)와 신호(DMA_S)를 송수신할 수 있고, 범용 직렬 인터페이스(10)가 직렬 통신 채널을 통해서 수신된 데이터를 메모리 컨트롤러(60)를 통하여 메모리에 직접 기록하는 동작을 제어할 수 있다.The memory controller 60 may control a memory (eg, DRAM) connected to the system 2000, and store data received through the bus 90 in memory or transmit data stored in the memory through the bus 90. can do. The direct memory access 70 controller may control the direct memory access operation. For example, referring to FIG. 5, the direct memory access 70 controller may transmit and receive signals (DMA_S) with the universal serial interface 10, and the universal serial interface 10 may receive data received through the serial communication channel. Through the memory controller 60, an operation of directly writing to the memory can be controlled.

범용 직렬 인터페이스(10)는 직렬 통신 채널을 통해서 주변 장치(80)와 연결될 수 있다. 예컨대, 범용 직렬 인터페이스(10)는 중앙처리부(50)가 특수 기능 레지스터(300)에 저장한 데이터에 따라, 예컨대 IIC, UART 및 SPI 등과 같은 하나의 직렬 통신 표준을 지원할 수 있다. 주변 장치(80)는, 예컨대 BLIETOOTH, WIFI(wireless fidelity), 디버깅 기기, 배터리 파워 모니터링 모듈 및 센서 등을 포함할 수 있고, 직렬 통신 채널을 통하여 범용 직렬 인터페이스(10)와 통신할 수 있다.The universal serial interface 10 can be connected to the peripheral device 80 through a serial communication channel. For example, the universal serial interface 10 may support one serial communication standard, such as IIC, UART, and SPI, according to data stored by the central processing unit 50 in the special function register 300. The peripheral device 80 may include, for example, BLIETOOTH, wireless fidelity (WIFI), debugging device, battery power monitoring module and sensor, etc., and may communicate with the universal serial interface 10 through a serial communication channel.

본 발명의 예시적 실시예에 따라, 시스템(2000)은 도 7에 도시된 구성요소들이 하나의 반도체 칩에 구현된 시스템 온 칩 또는 도 7에 도시된 구성요소들이 2개 이상의 반도체 장치(또는 칩)에 포함되어 기판(board)상에 구현된 모듈일 수 있다. 비록 도 7에서 시스템(2000)은 하나의 범용 직렬 인터페이스(10)를 포함하는 것으로 도시되었지만, 본 발명의 실시예는 이에 제한되지 않고 2개 이상의 범용 직렬 인터페이스(10)들 및 각각 하나의 직렬 통신 표준을 지원하는 복수개의 전용 직렬 인터페이스들을 포함할 수 있다.According to an exemplary embodiment of the present invention, the system 2000 includes a system on chip in which the components shown in FIG. 7 are implemented on one semiconductor chip, or two or more semiconductor devices (or chips) on the components shown in FIG. 7. ) May be a module implemented on a board. Although the system 2000 in FIG. 7 is shown to include one universal serial interface 10, embodiments of the present invention are not limited to this, and two or more universal serial interfaces 10 and one serial communication each. It can include multiple dedicated serial interfaces that support the standard.

도 8은 본 발명의 예시적 실시예에 따른 시스템 온 칩(3100)을 포함하는 컴퓨팅 시스템(3000)을 나타내는 블록도이다. 모바일 기기, 데스크 탑 컴퓨터 또는 서버와 같은 컴퓨팅 시스템(3000)에서 본 발명의 예시적 실시예들 중 하나에 따른 시스템 온 칩(3100)이 장착될 수 있다.8 is a block diagram illustrating a computing system 3000 including a system on a chip 3100 according to an exemplary embodiment of the present invention. A system on chip 3100 according to one of the exemplary embodiments of the present invention may be mounted in a computing system 3000 such as a mobile device, a desktop computer or a server.

본 발명의 예시적 실시예에 따른 컴퓨팅 시스템(3000)은 시스템 온 칩(3100), 메모리 장치(3200), 입출력 장치(3300), 디스플레이 장치(3400)를 포함할 수 있으며, 이들 구성요소들은 각각 버스(3500)에 전기적으로 연결될 수 있다. 도 8의 컴퓨팅 시스템(3000)에서, 전술한 본 발명의 예시적 실시예에 따른 범용 직렬 인터페이스는 시스템 온 칩(3100)에 포함될 수 있다.The computing system 3000 according to an exemplary embodiment of the present invention may include a system on a chip 3100, a memory device 3200, an input / output device 3300, and a display device 3400, each of these components. It may be electrically connected to the bus 3500. In the computing system 3000 of FIG. 8, a universal serial interface according to the exemplary embodiment of the present invention described above may be included in the system on chip 3100.

도 7을 같이 참조하면, 시스템 온 칩(3100)은 중앙처리부(50)를 포함할 수 있고, 컴퓨팅 시스템(3000) 전체를 제어할 수 있다. 또한, 입출력 장치(3300)를 통해서 입력된 유저의 명령에 대응하는 연산을 수행할 수도 있다. 메모리 장치(3200)는, 예컨대 DRAM을 포함할 수 있으며 시스템 온 칩(3100)의 데이터 메모리 기능을 할 수 있다. 뿐만 아니라, 메모리 장치(3200)는 비휘발성 메모리, 예컨대 플래시 메모리를 포함할 수 있다. 디스플레이 장치(3400)는 버스(3500)로부터 수신되는 데이터에 기초하여 영상 또는 음성에 대응하는 신호를 컴퓨팅 시스템(3000)의 외부로 출력할 수 있다.Referring to FIG. 7, the system-on-chip 3100 may include a central processing unit 50 and control the entire computing system 3000. Also, an operation corresponding to a user's command input through the input / output device 3300 may be performed. The memory device 3200 may include, for example, DRAM, and function as a data memory of the system on chip 3100. In addition, the memory device 3200 may include a non-volatile memory, such as a flash memory. The display device 3400 may output a signal corresponding to an image or audio to the outside of the computing system 3000 based on data received from the bus 3500.

한편, 컴퓨팅 시스템(3000)의 구성요소들, 예컨대 입출력 장치(3300) 또는 디스플레이 장치(3400)는 시스템 온 칩(3100)과 직렬 통신 채널을 형성할 수 있다. 즉, 시스템 온 칩(3100)은 시스템 온 칩(3100)에 포함된 범용 직렬 인터페이스(10)를 통해서 입출력 장치(3300) 또는 디스플레이 장치(3400)와 직렬 통신을 할 수 있다. 예컨대, 입출력 장치(3300)는 이미지 센서를 포함할 수 있고, 시스템 온 칩(3100)은 이미지 센서의 동작을 제어하기 위하여 범용 직렬 인터페이스(10)를 통해서 이미지 센서와 직렬 통신을 할 수 있다.Meanwhile, the components of the computing system 3000, such as the input / output device 3300 or the display device 3400, may form a serial communication channel with the system on chip 3100. That is, the system on chip 3100 may perform serial communication with the input / output device 3300 or the display device 3400 through the universal serial interface 10 included in the system on chip 3100. For example, the input / output device 3300 may include an image sensor, and the system on chip 3100 may perform serial communication with the image sensor through the universal serial interface 10 to control the operation of the image sensor.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.The description of the above embodiment is merely an example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art to which the present invention pertains that various changes and modifications are possible without departing from the basic principles of the present invention.

Claims (10)

범용 직렬 인터페이스를 포함하고,
상기 범용 직렬 인터페이스는
복수개의 서로 다른 직렬 통신 표준들을 각각 지원하는 적어도 2개의 트랜시버들,
수신된 데이터 및 송신할 데이터를 저장하는 버퍼 및
상기 범용 직렬 인터페이스의 외부로부터 수신된 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 선택하고, 선택된 상기 트랜시버만 상기 버퍼와 연결하는 트랜시버 컨트롤러를 포함하는 것을 특징으로 하는 반도체 장치.Includes a universal serial interface,
The universal serial interface
At least two transceivers, each supporting a plurality of different serial communication standards,
Buffer that stores received data and data to be transmitted, and
And a transceiver controller that selects one of the at least two transceivers based on a configuration signal received from the outside of the universal serial interface and connects only the selected transceiver to the buffer. 제1항에 있어서,
상기 범용 직렬 인터페이스는 상기 설정 신호에 따른 값을 저장하는 특수 기능 레지스터(special function register)를 더 포함하고,
상기 트랜시버 컨트롤러는 상기 특수 기능 레지스터에 저장된 값에 따라 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 버퍼와 연결하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The universal serial interface further includes a special function register for storing a value according to the setting signal,
And the transceiver controller connects one of the at least two transceivers to the buffer according to a value stored in the special function register. 제1항에 있어서,
상기 범용 직렬 인터페이스는 상기 범용 직렬 인터페이스의 직접 메모리 접근(direct memory acces) 동작을 제어하는 DMA 로직을 더 포함하고,
상기 트랜시버 컨트롤러는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 DMA 로직과 연결하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The general-purpose serial interface further includes DMA logic to control direct memory acces operation of the general-purpose serial interface,
And the transceiver controller connects one of the at least two transceivers to the DMA logic based on the setting signal. 제1항에 있어서,
상기 범용 직렬 인터페이스는 클락 신호를 생성하는 클락 로직을 더 포함하고,
상기 트랜시버 컨트롤러는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버에 상기 클락 신호를 공급하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The general-purpose serial interface further includes clock logic for generating a clock signal,
And the transceiver controller supplies the clock signal to one of the at least two transceivers based on the setting signal. 제1항에 있어서,
상기 범용 직렬 인터페이스는 상기 범용 직렬 인터페이스 외부로 인터럽트 신호를 출력하는 인터럽트 로직을 더 포함하고,
상기 트랜시버 컨트롤러는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 인터럽트 로직과 연결하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The general-purpose serial interface further includes interrupt logic to output an interrupt signal outside the general-purpose serial interface,
And the transceiver controller connects one of the at least two transceivers to the interrupt logic based on the setting signal. 제2항에 있어서,
상기 범용 직렬 인터페이스는 상기 설정 신호에 기초하여 상기 적어도 2개의 트랜시버들 중 하나의 트랜시버를 상기 범용 직렬 인터페이스의 외부 채널에 연결하는 입출력 멀티플렉서를 더 포함하는 것을 특징으로 하는 반도체 장치.According to claim 2,
The general-purpose serial interface further comprises an input / output multiplexer connecting one of the at least two transceivers to an external channel of the general-purpose serial interface based on the setting signal. 제1항에 있어서,
상기 적어도 2개의 트랜시버들은 IIC(inter-integrated circuit), UART(universal asynchronous receiver/transmitter) 및 SPI(serial peripheral interface) 중 적어도 2개를 지원하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The at least two transceivers support at least two of an inter-integrated circuit (ICC), a universal asynchronous receiver / transmitter (UART), and a serial peripheral interface (SPI). 제1항에 있어서, 상기 반도체 장치는
상기 범용 직렬 인터페이스를 복수개로서 포함하고,
상기 범용 직렬 인터페이스들 각각이 상기 복수개의 직렬 통신 표준 중 하나에 따라 기능하도록, 상기 범용 직렬 인터페이스들에 포함된 특수 기능 레지스터들에 미리 정해진 값들을 각각 기록하는 중앙처리부를 더 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 1, wherein the semiconductor device
It includes a plurality of the universal serial interface,
It characterized in that it further comprises a central processing unit for recording predetermined values in special function registers included in the general-purpose serial interfaces, such that each of the general-purpose serial interfaces functions in accordance with one of the plurality of serial communication standards. Semiconductor devices. IIC(inter-integrated circuit) 트랜시버, UART(universal asynchronous receiver/transmitter) 트랜시버 및 SPI(serial peripheral interface) 트랜시버 중 적어도 2개를 포함하고,
상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 상기 적어도 2개는 전체 FIFO(first input first output) 및 특수 기능 레지스터(special function register)의 일부를 공유하고,
상기 특수 기능 레지스터의 공유된 상기 일부는 상기 FIFO의 기능에 대응하는 부분 및 상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 적어도 2개의 온/오프 기능에 대응하는 부분을 포함하는 것을 특징으로 하는 범용 직렬 인터페이스.And at least two of an inter-integrated circuit (ICC) transceiver, a universal asynchronous receiver / transmitter (UART) transceiver, and a serial peripheral interface (SPI) transceiver,
The at least two of the IIC transceiver, the UART transceiver, and the SPI transceiver share a portion of the entire first input first output (FIFO) and special function register,
The shared part of the special function register includes a part corresponding to a function of the FIFO and a part corresponding to on / off functions of at least two of the IIC transceiver, the UART transceiver, and the SPI transceiver. Serial interface. 제9항에 있어서,
상기 IIC 트랜시버, 상기 UART 트랜시버 및 상기 SPI 트랜시버 중 상기 적어도 2개는 전체 직접 메모리 엑세스(direct memory access) 로직을 공유하는 것을 특징으로 하는 범용 직렬 인터페이스. The method of claim 9,
The universal serial interface, characterized in that at least two of the IIC transceiver, the UART transceiver, and the SPI transceiver share the entire direct memory access (direct memory access) logic.
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