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KR102084400B1 - 유기전계 발광장치 및 그 제조방법 - Google Patents

유기전계 발광장치 및 그 제조방법 Download PDF

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KR102084400B1
KR102084400B1 KR1020130104356A KR20130104356A KR102084400B1 KR 102084400 B1 KR102084400 B1 KR 102084400B1 KR 1020130104356 A KR1020130104356 A KR 1020130104356A KR 20130104356 A KR20130104356 A KR 20130104356A KR 102084400 B1 KR102084400 B1 KR 102084400B1
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Abstract

본 발명은 유기전계 발광장치 및 그 제조방법에 관한 것으로, 개시된 발명은 기판상에 배치되는 박막 트랜지스터; 상기 박막 트랜지스터 상에 픽셀마다 형성되는 제1 전극; 상기 제1 전극의 가장자리부를 덮도록 형성되는 제1 화소 정의막; 상기 화소 정의막 상에 형성되는 제2 화소 정의막; 상기 제1 전극상에 형성되는 유기층; 및 상기 유기층 상에 형성되는 상기 제2 전극을 포함하여 구성된다.

Description

유기전계 발광장치 및 그 제조방법{ORGANIC ELECTROLUMINESCENT DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 유기전계 발광소자(Organic Electroluminescent Device, 이하 "OLED"라 칭함)에 관한 것으로서, 보다 구체적으로는 용액 공정(soluble process)을 이용한 유기층 형성시에 잉크의 퍼짐을 개선하여 픽셀의 발광 균일성을 향상시킬 수 있는 유기전계 발광장치 및 그 제조방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다.
이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치로 유기층의 발광량을 제어하여 영상을 표시하는 유기 전계 발광표시장치 등이 각광받고 있다.
유기 전계 발광 표시장치(Organic Light Emitting Device: OLED)는 전극 사이의 얇은 발광층을 이용한 자발광 소자로 종이와 같이 박막화가 가능하다는 장점을 갖고 있다.
이러한 특성을 갖는 유기전계 발광 표시장치(OLED)는 크게 능동형 매트릭스 OLED(PM-OLED)와 수동형 매트릭스(AM-OLED)로 구분된다. 이때, 수동형 매트릭스 OLED(AM-OLED)는 3색(R, G, B) 서브 화소로 구성된 화소들이 매트릭스 형태로 배열되어 화상을 표시하게 된다.
각 서브 화소는 유기 전계 발광소자와, 그 유기 전계 발광소자를 구동하는 셀 구동부를 포함한다. 셀 구동부는 스캔 신호를 공급하는 게이트 라인과 비디오 데이터 신호를 공급하는 데이터 라인과, 공통 전원 신호를 공급하는 공통 전원 라인 사이에 접속된 적어도 2개의 박막 트랜지스터와 스토리지 캐패시터로 구성되어 유기발광소자의 양극을 구동한다.
유기 전계 발광소자는 양극(anode), 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 전자 주입층(Electro Injection Layer; EIL), 및 음극 (cathode)을 포함한다.
특히, 상기 유기 전계 발광소자를 구성하는 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 전자 주입층(Electro Injection Layer; EIL)은 용액 공정(Soluble Process)을 통해 형성하게 된다.
이때 상기 용액 공정을 통해 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 전자 주입층(Electro Injection Layer; EIL)을 형성하는 경우에, 용액의 퍼짐 등의 현상이 발생함으로 인해 상기 층들의 두께가 불균일하게 된다.
이러한 관점에서, 용액 공정(Soluble Process)을 이용한 종래기술에 따른 유기전계 발광장치에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 유기전계 발광장치의 개략적인 단면도이다.
도 2는 종래기술에 따른 유기층 형성시의 개략적인 단면도이다.
도 1을 참조하면, 기판(11) 상에는 절연물질, 예를 들면 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 버퍼층(미도시)이 구비되어 있으며, 상기 버퍼층(미도시) 상부의 표시영역 (미도시) 내의 각 화소영역(P)에 채널을 이루는 제1 영역(13a)과 상기 제1 영역(13a) 양 측면으로 고농도의 불순물이 도핑된 제2 영역(13b, 13c)으로 구성된 반도체층(13)이 형성되어 있다.
상기 반도체층(13)을 포함한 버퍼층(미도시) 상에는 게이트 절연막(15)이 형성되어 있으며, 상기 게이트 절연막(15) 위로는 상기 구동 영역(미도시) 및 스위칭 영역(미도시)에 있어 상기 각 반도체층(13)의 제1 영역(13a)에 대응하여 게이트 전극(17)이 형성되어 있다.
또한, 상기 게이트 절연막(15) 위로는 상기 스위칭 영역(미도시)에 형성된 게이트 전극(17)과 연결되며 일 방향으로 연장하며 게이트 배선(미도시)이 형성되어 있다.
한편, 상기 게이트 전극(17)과 게이트 배선(미도시) 상부의 표시영역 전면에 는 층간절연막(19)이 형성되어 있다. 이때, 상기 층간절연막(19)과 그 하부의 게이트 절연막(15)에는 상기 각 반도체층의 제1 영역(13a) 양 측면에 위치한 상기 제2 영역(13b, 15c) 각각을 노출시키는 반도체층 콘택홀(미도시)이 구비되어 있다.
또한, 상기 반도체층 콘택홀(미도시)을 포함하는 상기 층간절연막(19) 상부에는 게이트 배선(미도시)과 교차하며, 상기 화소영역(P)을 정의하며 제2 금속물질로 이루어진 데이터배선(미도시)과, 이와 이격하여 전원배선(미도시)이 형성되어 있다. 이때, 상기 전원배선(미도시)은 상기 게이트 배선(미도시)이 형성된 층, 즉 게이트 절연막 상에 상기 게이트 배선(미도시)과 이격하며 나란히 형성될 수도 있다.
그리고, 상기 층간절연막(19) 위로는 상기 각 구동영역(미도시) 및 스위칭 영역(미도시)에는 서로 이격하며 상기 반도체층 콘택홀(미도시)을 통해 노출된 상기 제2 영역(13b, 13c)과 각각 접촉하며 상기 데이터 배선(미도시)과 동일한 제2 금속물질로 이루어진 소스전극(23a) 및 드레인전극(23b)이 형성되어 있다. 이때, 상기 구동영역(미도시)에 순차적으로 적층된 상기 반도체층(13)과 게이트 절연막 (15) 및 게이트 전극(17)과 층간절연막(19)과 서로 이격하며 형성된 상기 소스전극 (23a) 및 드레인 전극(23b)은 박막트랜지스터(T), 예를 들어 구동 박막트랜지스터를 이룬다.
한편, 상기 박막트랜지스터(T) 및 스위칭 박막트랜지스터(미도시) 위로는 상기 박막트랜지스터(미도시)의 드레인 전극(23b)을 노출시키는 드레인 콘택홀(미도시)을 갖는 평탄화막(25)이 형성되어 있다.
또한, 상기 평탄화막(25) 위로는 상기 구동 박막트랜지스터(미도시)의 드레인 전극(23b)과 상기 드레인 콘택홀(미도시)을 통해 접촉되며, 각 화소영역(P) 별로 분리된 형태를 가지는 제1 전극(29)이 형성되어 있다. 이때, 상기 제1 전극(29)은 친수성으로 유기 물질이 잘 묻게 된다.
그리고, 상기 제1 전극(29) 위로는 무기물질로 구성되며, 각 화소영역(P)을 분리 형성하는 화소 정의막(33)이 형성되어 있다. 이때, 상기 화소 정의막(33)은 인접하는 화소영역(P)들 사이뿐만 아니라, 그 일부는 패널 외곽부에 위치한다. 상기 화소 정의막(33)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하여, 건조 이후에 유기 물질이 상기 제1 전극(29) 위에 잘 안착되도록 한다.
상기 화소 정의막(33)으로 둘러싸인 각 화소영역(P) 내의 상기 제1 전극(29) 위로는 적, 녹 및 청색을 발광하는 유기 물질로 이루어진 유기층(35)이 각각 형성되어 있다. 이때, 상기 유기층(35)은 패턴 정밀도를 향상시키기 위해 잉크젯(Ink-jet) 인쇄방법 등과 같은 용액 공정(soluble process)에 의해 형성된다.
또한, 상기 유기층(35)과 상기 화소 정의막(33)의 상부에는 제2 전극 (37)이 형성되어 있다. 이때, 상기 제1 전극(29)과 제2 전극(37) 및 이들 두 전극 (29, 37) 사이에 개재된 유기층(35)은 유기전계 발광소자(E)를 이룬다.
그러나, 종래기술에 따른 유기전계 발광장치에 따르면, 소수성의 유기 화소 정의막(33)과 친수성의 제1 전극으로 뱅크를 구성하게 되는데, 특히, 제1 전극(29)은 친수성으로 유기 물질이 잘 묻고, 유기 화소 정의막(33)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하여, 건조 이후 유기 물질이 제1 전극(29) 위에 잘 안착되도록 한다.
도 2는 종래기술에 따른 유기층 형성시의 개략적인 단면도이다.
그런데, 도 2에 도시된 바와 같이, 유기층(35)의 건조 과정에서 픽셀 내의 유기층(35)의 테두리 영역(A)이 유기 화소 정의막(33)의 측벽으로 말려 올라가면서 화소영역(P) 내의 유기층(35)의 두께(t1) 편차가 생기게 되고, 이로 인하여 픽셀의 테두리 영역에 불량이 발생하게 된다. 즉, 잉크젯 공정 특성상 잉크젯 인쇄시에 잉크 퍼짐이 발생하여 화소 정의막(33)의 측벽, 즉 경사면에 잉크가 쌓여지는 현상(Pile-up)이 발생하게 됨으로써, 픽셀 내의 유기층의 두께 균일성이 떨어지게 된다.
따라서, 종래기술에 따른 유기전계 발광장치는, 잉크젯 인쇄방식을 통한 용액 공정에 의해 유기층을 형성하기 때문에, 화소 정의막의 측벽에 잉크가 쌓여지는 현상(Pile-up)이 발생하게 됨으로써 사용되는 잉크의 양이 증가하게 되어 유기전계 발광장치의 제조 원가가 증가하게 된다.
또한, 종래기술에 따른 유기전계 발광장치는, 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 유기 화소 정의막의 측벽으로 말려 올라가면서 화소영역(P) 내의 유기층의 두께(t1) 편차가 생기게 되어, 유기층의 두께 균일성이 감소하게 됨으로써 픽셀의 발광 균일성(uniformity)이 떨어지게 된다.
그리고, 종래기술에 따른 유기전계 발광장치의 화소 정의막 형성시에 건식 식각(Dry etch) 또는 습식 식각(Wet etch) 공정을 적용하기 때문에, 하부 막인 제1 전극을 구성하는 ITO층 표면에 데미지(damage)가 생기게 되는데, 이러한 ITO 표면의 데미지는 용액(Soluble) OLED의 수명을 저하시키는 원인이 된다.
본 발명은 종래기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 2단 화소 정의막을 적용하여 화소 정의막 형성시의 ITO 표면의 데미지를 최소화하여 유기전계 발광장치(OLED)의 수명을 향상시킴은 물론 2단 화소 정의막 형성시에 리프트 오프(lift-off) 공정을 적용하여 제조 공정 수를 줄임으로써 제조 원가를 감소시킬 수 있는 유기전계 발광장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 유기전계 발광장치는, 기판상에 배치되는 박막 트랜지스터; 상기 박막 트랜지스터 상에 픽셀마다 형성되는 제1 전극; 상기 제1 전극의 가장자리부를 덮도록 형성되는 제1 화소 정의막; 상기 화소 정의막 상에 형성되는 제2 화소 정의막; 상기 제1 전극상에 형성되는 유기층; 및 상기 유기층 상에 형성되는 상기 제2 전극을 포함하여 구성되는 것을 특징으로 합니다.
상기 목적을 달성하기 위한 본 발명에 따른 유기전계 발광장치 제조방법은, 기판과, 상기 기판상에 반도체 활성층과, 상기 반도체 활성층에 절연된 게이트 전극과, 상기 반도체 활성층에 각각 접하는 소스전극 및 드레인 전극을 구비한 박막 트랜지스터(thin film transistor; TFT)를 형성하는 단계; 상기 박막 트랜지스터를 포함한 기판 전면에 투명 도전층을 형성하는 단계; 상기 투명 도전층 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 투명 도전층을 식각하여 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극을 형성하는 단계; 애싱 공정을 실시하여 상기 감광막패턴을 식각하여 상기 제1 전극 상면 가장자리부를 노출시키는 단계; 상기 제1 전극과 감광막패턴을 포함한 기판 전면에 무기 물질층을 형성하여 상기 무기 물질층 표면에 크랙을 형성시키는 단계; 리프트 오프(lift-off) 공정을 실시하여 상기 감광막패턴과 이 감광막패턴 상부에 형성된 무기 물질층을 제거하여 상기 제1 전극의 가장자리부를 덮는 제1 화소 정의막을 형성하는 단계; 상기 제1 화소 정의막 상에 제2 화소 정의막을 형성하는 단계; 및 상기 제1 전극 상에 유기층을 형성하는 단계; 및 상기 유기층 상에 제2 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 합니다.
상기 목적을 달성하기 위한 본 발명에 따른 유기전계 발광장치 제조방법은, 기판상에 반도체 활성층과, 상기 반도체 활성층에 절연된 게이트 전극과, 상기 반도체 활성층에 각각 접하는 소스전극 및 드레인 전극을 구비한 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 포함한 기판 전면에 상기 박막 트랜지스터의 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계; 상기 제1 전극 상에 역 테이퍼 형태의 감광막패턴을 형성하는 단계; 상기 감광막패턴을 포함한 기판 전면에 무기 물질층을 형성하는 단계; 리프트 오프(lift-off) 공정을 실시하여 상기 감광막패턴과 이 감광막패턴 상부에 형성된 무기 물질층을 제거하여 상기 제1 전극의 가장자리부를 덮는 제1 화소 정의막을 형성하는 단계; 상기 제1 화소 정의막 상에 제2 화소 정의막을 형성하는 단계; 및 상기 제1 전극 상에 유기층을 형성하는 단계; 및 상기 유기층 상에 제2 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 합니다.
본 발명에 따른 유기전계 발광장치 및 그 제조방법은, 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있음으로써, 제1 전극의 ITO 표면 또는 하부층의 데미지를 최소화할 수 있으며, 그로 인해 픽셀의 발광 균일성(uniformity) 및 수명을 향상시킬 수 있다.
또한, 본 발명에 따른 유기전계 발광장치 및 그 제조방법은, 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있으므로 제조 공정 수를 줄임으로써 제조 원가를 감소시킬 수 있다.
그리고, 본 발명에 따른 유기전계 발광장치 및 그 제조방법은, 용액 공정을 통해 형성되는 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 상부 화소 정의막의 측벽으로 말려 올라가는 현상이 그 아래의 화소 정의막에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성(uniformity)이 개선된다.
도 1은 종래기술에 따른 유기전계 발광장치의 개략적인 단면도이다.
도 2는 종래기술에 따른 유기전계 발광장치의 개략적인 단면도로서, 유기층의 형성시에 픽셀 내의 유기층의 테두리 영역이 화소 정의막의 측벽으로 말려 올라가서 형성된 상태를 개략적으로 확대 도시한 도면이다.
도 3은 본 발명에 따른 유기전계 발광장치의 개략적인 단면도이다.
도 4는 본 발명에 따른 유기전계 발광장치의 개략적인 단면도로서, 유기층의 형성시에 픽셀 내의 유기층의 테두리 영역이 상부 화소 정의막의 측벽으로 말려 올라가는 형태가 하부 화소 정의막에 의해 완화된 상태를 개략적으로 확대 도시한 도면이다.
도 5a 내지 5o는 본 발명에 따른 유기전계 발광장치 제조 방법의 제1 실시 예의 제조 공정 단면도들이다.
도 6a 내지 6o는 본 발명에 따른 유기전계 발광장치 제조 방법의 제2 실시 예의 제조 공정 단면도들이다.
도 7a 내지 7o는 본 발명에 따른 유기전계 발광장치 제조 방법의 제1 실시 예의 제조 공정 단면도들이다.
이하, 본 발명의 바람직한 실시 예에 따른 유기전계 발광장치에 대해 상세히 설명한다.
본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성요소에 대해서는 다른 도면상에 표시되더라도 가능한 동일한 부호로 표시되며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
본 발명에 따른 유기전계 발광장치는 발광된 빛의 투과 방향에 따라 상부 발광방식(top emission type)과 하부 발광방식(bottom emission type)으로 나뉘게 되는데, 이하 본 발명에서는 하부 발광방식을 일례로 설명하도록 하겠다.
이하, 본 발명의 바람직한 실시 예에 따른 유기전계 발광장치에 대해 도 3 및 4를 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 유기전계 발광장치의 개략적인 단면도이다.
도 3에 도시된 바와 같이, 글라스(glass) 재질 또는 플라스틱재의 기판(101) 상에 버퍼층(미도시)이 형성되어 있고, 이 위에 박막트랜지스터(Thin Film Transistor; TFT)와, 유기전계 발광소자(E)가 형성된다.
상기 기판(101) 상에는 버퍼층(미도시)이 형성되고, 상기 버퍼층 상에는 반도체 소재로 형성된 활성층(103)이 구비된다. 이때, 상기 기판(101) 상에 형성되는 활성층(103)은 무기 반도체 또는 유기 반도체로부터 선택되어 형성될 수 있는 것으로, 소스영역(103b) 및 드레인 영역(103c)에 n형 또는 p형 불순물이 도핑되어 있고, 이들 소스 영역(103b)과 드레인 영역(103c)을 연결하는 채널영역(103a)을 구비한다.
상기 활성층(103)을 형성하는 무기 반도체는 CdS, GaS, ZnS, CdSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 그리고, 상기 활성층(103)을 형성하는 유기 반도체로는 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-테오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로델리틱 디이미드 및 이들의 유도체, 피릴렌테트라키르복시산 디안하이드라이드 또는 피릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.
상기 활성층(103)을 덮도록 게이트 절연막(105)이 형성되며, 상기 게이트 절연막(105) 상부에는 게이트 전극(107)이 형성된다. 이때, 상기 게이트 전극(107)은 박막 트랜지스터(T)의 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 이때, 상기 게이트 전극(107)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(107)으로 사용될 수 있다. 게이트 전극(107)은 활성층(103)의 채널 영역(103a)에 대응되는 영역을 커버하도록 형성된다.
그리고, 상기 게이트 전극(107)을 덮도록 층간 절연막(109)이 기판 전면에 형성되며, 상기 층간 절연막(109) 상에는 소스전극(111a) 및 드레인 전극(111b)이 형성된다. 이때, 상기 소스전극(111a) 및 드레인 전극(111b)은 상기 게이트 절연막 (105) 및 층간 절연막(109)에 형성된 콘택홀(미도시)을 통해 상기 활성층(103)의 소스영역(103b) 및 드레인 영역(103c)에 각각 접촉된다.
더욱이, 상기 소스전극(111a) 및 드레인 전극(111b) 상부로는 SiO2, SiNx 등으로 이루어진 패시베이션막(115)이 형성된다. 이때, 상기 패시베이션막(115)은 박막 트랜지스터(T)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수 있다.
한편, 상기 패시베이션막(115)에 소정의 개구부(미도시)를 형성한 후, 패시베이션막(115) 및 층간 절연막(109)의 상부에는 유기 발광소자(E)의 애노드 전극이 되는 제1 전극(119a)이 형성된다. 이때, 상기 제1 전극(119a)은 애노드 전극의 기능을 하고, 후술하는 제2 전극(131)은 캐소드 전극의 기능을 하는데, 이들 제1 전극(119a)과 제2 전극(131)의 극성은 반대로 되어도 무방하다.
상기 제1 전극(119a)은 투명 전극 및 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 경우에는 ITO, IZO, ZnO, 또는 In2O3 로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 를 형성할 수 있다.
도 3에 도시된 바와 같이, 상기 제1 전극(119a)는 인접하는 픽셀의 박막트랜지스터의 일부 영역까지 연장되어 상기 제1 전극(119a)이 인접하는 픽셀의 박막트랜지스터의 소스전극(111a)과 중첩된다.
상기 제1 전극(119a)의 가장자리부를 덮도록 친수성의 무기물로 이루어진 제1 화소 정의막(Pixel define layer; 125a)이 형성되며, 상기 제1 화소 정의막 (125a) 상부에는 소수성의 유기물로 이루어진 제2 화소 정의막(127a)이 형성된다. 이때, 상기 제2 화소 정의막(127a)은 상기 제1 화소 정의막(127a)의 폭보다 작은 폭을 가지며, 상기 제1 화소 정의막(127a)의 상면 가장자리부에는 형성되지 않는다.
또한, 도 3에 도시된 바와 같이, 상기 제1 화소 정의막(125a)는 하부에 배치되는 박막트랜지스터 보다 작은 폭으로 형성되므로, 제1 화소 정의막(125a)이 박막트랜지스터 상부에 배치된다.
제1, 2 화소 정의막(125a, 127a)은 유기 발광 디스플레이 장치를 제작함에 있어, 발광 영역을 보다 정확하게 정의해 주는 역할을 하는 패터닝된 절연층을 의미한다. 기존의 유기 발광 디스플레이 장치의 화소 정의막은 유기 물질로 이루어진 단층막으로 형성되는 것이 일반적이었고, 이와 같은 화소 정의막 상에 유기층을 형성하기 위해 종래에는 증착 방법이 일반적으로 사용되었으나, 본 발명에서는 마스크 공정을 줄이고 패턴 정밀도를 향상시키기 위해 잉크젯(Ink-Jet) 또는 노즐 프린팅(Nozzle Printing) 등의 인쇄 기술을 사용한다.
이와 같은 인쇄 기술을 이용하는 유기층 패터닝 공정에서는 가용성(Soluble) 재료나 폴리머(Polymer) 계열의 액상 물질을 화소 정의막이 형성하는 뱅크(bank) 사이에 주입하고, 이를 건조(Dry)하여 유기층을 형성한다.
이때, 상기 제1 전극(119a) 위에 처음으로 프린트되는 물질로는, 발광 재료와 제1 전극(119a) 간의 전류 흐름을 이어 주기 위한 도전 물질인 전자 수송층 (ETL)이 사용되는데, 일반적으로 PEDOT 등의 재료를 사용한다.
이러한 물질은 물과 같은 성질의 재료로서, 화소 정의막의 재료 특성에 따라 그 인쇄되는 양상이 달라진다. 예를 들어, 화소 정의막이 친수성의 물질이면 유기 재료는 넓게 퍼지며 잘 묻게 되고, 화소 정의막이 소수성의 물질이면 유기 재료가 둥굴게 뭉치게 되며 잘 묻지 않게 된다.
본 발명에서는 친수성의 ITO 등의 투명 도전물질로 이루어진 제1 전극(119a) 및 친수성의 무기물로 이루어진 제1 화소 정의막(125a)과, 소수성의 유기물로 이루어진 제2 화소 정의막(127a)으로 뱅크를 구성한다. 즉, 상기 제1 화소 정의막 (125a) 및 제1 전극(119a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(127a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하여, 건조 이후에 유기 물질이 상기 제1 전극 (119a) 위에 잘 안착되도록 한다.
따라서, 인쇄 기술을 이용하는 유기층 패터닝 공정의 불량 중 가장 많은 부분을 차지하는 항목이 테두리 불량인데, 기존의 단일 구조의 화소 정의막 형성시에는 유기층의 건조 과정에서 픽셀 내에 유기층의 테두리 영역이 말려 올라가면서 유기층 내에 두께 편차가 생기며, 이로 인하여 픽셀의 테두리 영역에 불량이 발생하는 것이다.
그러나, 본 발명에서는 이와 같은 기존의 픽셀의 테두리 영역에서의 불량을 방지하기 위해, 무기막으로 이루어진 제1 화소 정의막(125a)과 그 위에 유기막으로 이루어진 제2 화소 정의막(127a)이 형성되되, 상기 제1 화소 정의막(125a)은 상기 제1 전극(119a) 사이에 형성되고, 상기 제2 화소 정의막(127a)은 상기 제1 화소 정의막(125a)의 상면 가장자리부를 제외한 상면에 형성된다.
도 4는 본 발명에 따른 유기전계 발광장치의 개략적인 단면도로서, 유기층의 형성시에 픽셀 내의 유기층의 테두리 영역이 상부 화소 정의막의 측벽으로 말려 올라가는 형태가 하부 화소 정의막에 의해 완화된 상태를 개략적으로 확대 도시한 도면이다.
도 4에 도시된 바와 같이, 유기층(129)이 상기 제1 전극(119a) 상에 형성되는 경우에, 상기 제1 화소 정의막(125a) 및 제1 전극(119a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(127a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하기 때문에, 건조 이후에 유기 물질이 상기 제1 전극(119a) 위에 잘 안착 됨으로써, 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 제2 화소 정의막(127a)의 측벽으로 말려 올라가지만, 그 아래의 제1 화소 정의막 (125a)에 의해 상부측으로 볼록하게 말려 올라가는 것이 아니라 상부측으로 오목하게 말려 올라 간다. 따라서, 제2 화소 정의막(127a)의 측벽으로 말려 올라가는 정도가 종래에 비해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성(uniformity)이 개선된다.
한편, 상기 제1 화소 정의막(125a)에 소정의 개구, 즉 화소영역(P)이 형성되고, 제1 화소 정의막(125a)에 의해 형성된 상기 개구 하부의 상기 제1 전극(119a) 상에 유기층(129)이 형성된다. 이때, 상기 유기층(129)은 발광층(미도시)을 포함한다. 이때, 본 발명은 반드시 이와 같은 구조로 한정되는 것은 아니며, 다양한 유기 발광 디스플레이 장치의 구조가 그대로 적용될 수 있다.
상기 유기층(129)은 저분자 또는 고분자의 유기층이 사용될 수 있는데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 재료도 구리 프탈로시아닌 (CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N, N'-니페닐-벤지딘 (N,N'-Di(naphthalene-1-y1)-N,N'-dipheny1-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조로 가질 수 있으며, 이때, 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄(Screen Printing) 또는 잉크젯(Ink-Jet Printing) 등으로 형성할 수 있다.
이와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시 예들이 적용될 수 있음은 물론이다.
한편, 제2 전극(131)은 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 제2 전극(131)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기층(129)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
유기 전계 발광 소자(E)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터의 드레인 전극(111b)과 연결되어 이로부터 플러스 전원을 공급하는 제1 전극(119a)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제2 전극(131) 및 이들 제1 전극(119a)과 제2 전극(131)의 사이에 배치되어 발광하는 유기층(129)으로 구성된다.
상기 제1 전극(119a) 및 제2 전극(131)은 유기층(129)에 의해 서로 절연되어 있으며, 상기 유기층(129)에 서로 다른 극성의 전압을 가해 유기층(129)에서 발광이 이루어지게 된다.
이와 같이, 본 발명에 따른 유기전계 발광장치는, 친수성의 제1 화소 정의막과 소수성의 제2 화소 정의막을 적층 구조로 적용하여 용액 공정을 통해 형성되는 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 상부 화소 정의막의 측벽으로 말려 올라가는 현상이 그 아래의 화소 정의막에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성(uniformity)이 개선된다.
한편, 본 발명에 따른 유기전계 발광장치 제조방법의 제1 실시 예에 대해 도 5a 내지 5o를 참조하여 설명하면 다음과 같다.
도 5a 내지 5o는 본 발명에 따른 유기전계 발광장치 제조 방법의 제1 실시 예의 제조 공정 단면도들이다.
도 5a를 참조하면, 먼저 기판(101) 상에 버퍼층(미도시)을 형성하고, 이어 상기 버퍼층(미도시) 상에 반도체 소재로 이루어지는 활성층(103)을 형성한다. 이때, 상기 기판(101) 상에 형성되는 활성층(103)은 무기 반도체 또는 유기 반도체로부터 선택되어 형성될 수 있는 것으로, 소스영역(103b) 및 드레인 영역(103c)에 n형 또는 p형 불순물이 도핑되어 있고, 이들 소스 영역(103b)과 드레인 영역(103c)을 연결하는 채널영역(103a)을 구비한다.
상기 활성층(103)을 형성하는 무기 반도체는 CdS, GaS, ZnS, CdSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 그리고, 상기 활성층(103)을 형성하는 유기 반도체로는 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-테오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로델리틱 디이미드 및 이들의 유도체, 피릴렌테트라키르복시산 디안하이드라이드 또는 피릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.
그 다음, 상기 활성층(103)을 포함한 기판 전면에 이 활성층(103)을 덮도록 게이트 절연막(105)을 형성한다.
이어서, 상기 게이트 절연막(105) 상부에 게이트 전극(107)을 형성한다. 이때, 상기 게이트 전극(107)은 박막 트랜지스터(T)의 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 이때, 상기 게이트 전극(107)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(107)으로 사용될 수 있다. 상기 게이트 전극(107)은 활성층(103)의 채널 영역(103a)에 대응되는 영역을 커버하도록 형성된다.
그 다음, 상기 게이트 전극(107)을 포함한 기판 전면에, 상기 게이트 전극 (107)을 덮도록 층간 절연막(109)을 형성한다.
이어서, 상기 층간 절연막(109)과 그 아래의 게이트 절연막(105)에 상기 활성층(103)의 소스영역(103b) 및 드레인 영역(103c)을 노출시키는 콘택홀(미도시)을 형성한다.
그 다음, 상기 층간 절연막(109) 상에 상기 게이트 절연막(105) 및 층간 절연막(109)에 형성된 콘택홀(미도시)을 통해 상기 활성층(103)의 소스영역(103b) 및 드레인 영역(103c)에 각각 접촉하는 소스전극(111a) 및 드레인 전극(111b)을 형성한다. 이때, 상기 소스전극(111a) 및 드레인 전극(111b)은 상기 게이트 전극(107)과 마찬가지로 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 소스전극 (111a) 및 드레인 전극(111b)으로 사용될 수 있다. 상기 소스전극(111a) 및 드레인 전극(111b)은 활성층(103)의 채널 영역(103a) 만큼 이격되어 분리 형성된다.
이어서, 도 5b를 참조하면, 상기 소스전극(111a) 및 드레인 전극(111b) 상부로는 SiO2, SiNx 등으로 이루어진 패시베이션막(115)을 형성한다. 이때, 상기 패시베이션막(115)은 박막 트랜지스터(T)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수 있다.
그 다음, 마스크 공정을 통해 상기 패시베이션막(115)에 상기 드레인 전극 (111b)을 노출시키는 드레인 콘택홀(117)를 형성한다.
이어서, 도 5c 및 5d를 참조하면, 상기 패시베이션막(115) 상부에는 유기 발광소자 (E)의 애노드 전극이 되는 제1 전극 형성용 도전 물질층(119)을 형성한다. 이때, 상기 도전 물질층(119)은 투명 전극 및 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 경우에는 ITO, IZO, ZnO, 또는 In2O3 로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 를 형성할 수 있다.
그 다음, 도 5e를 참조하면, 상기 도전 물질층(119) 상에 감광막(121)을 도포한 후, 마스크를 이용한 노광 및 현상 공정을 통해 상기 감광막(121)을 패터닝하여 감광막패턴 (121a)을 형성한다.
이어서, 도 5f를 참조하면, 상기 감광막패턴(121a)을 식각 마스크로 상기 도전 물질층(119)을 선택적으로 식각하여, 상기 드레인 전극(111b)과 전기적으로 접촉하는 제1 전극(119a)을 형성한다. 이때, 상기 제1 전극 (119a)은 애노드 전극의 기능을 하고, 후술하는 제2 전극(131)은 캐소드 전극의 기능을 하는데, 이들 제1 전극(119a)과 제2 전극(131)의 극성은 반대로 되어도 무방하다.
그 다음, 도 5g 및 5h를 참조하면, 잔류하는 상기 감광막패턴(121a)을 애싱 공정을 통해 상기 제1 전극(119a)의 상면 가장자리부가 노출될 때까지 선택적으로 식각하여, 상기 제1 전극(119a)의 상면 가장자리부를 소정의 폭(W1)만큼 노출시킨다.
이어서, 도 5i를 참조하면, 상기 감광막패턴(121a)을 포함한 기판 전면에 고온, 예를 들어 약 220 내지 300도에서 무기 물질층(125)을 형성한다. 이때, 상기 무기 물질층(125)은 절연 특성을 갖는 SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 재료로 형성될 수 있다. 또한, 상기 무기 물질층(125)은 스퍼터법, 화학진공증착(CVD: chemical vapor deposition)법, 증착법 등에 의해 형성될 수 있다. 상기 무기 물질층(125)은 상기 제1 전극(119a)의 상면 가장자리부를 포함한 인접한 상기 제1 전극(119a)들 사이에 위치하는 잔류패턴부 (즉, 후속 공정에서의 제1 화소 정의막) (125a)와 상기 감광막패턴(121a) 표면에 형성된 희생패턴부(125b)를 포함한다.
그리고, 상기 무기 물질층(125)은 약 220 내지 300도의 고온에서 형성되기 때문에, 도 5j에서와 같이, 감광막패턴(121a)의 부피가 상승하게 되어 이로 인해 상기 감광막패턴(121a)의 표면에 형성되는 상기 무기 물질층(125)의 희생패턴부 (125b)의 표면에 크랙(crack; C)이 발생하게 되고, 이 크랙(C)으로 인해 상기 감광막패턴(121a)의 표면이 외부로 노출됨으로써 후속 공정에서 감광막 제거용 스트리퍼(stripper)의 침투가 용이하게 된다.
그 다음, 도 5j 및 5k를 참조하면, 리프트-오프(Lift Off) 공정을 통해 상기 감광막패턴(121a)을 제거함과 동시에, 이 감광막패턴(121a) 표면에 형성된 무기 물질층(125)의 희생패턴부(125b)도 함께 제거됨으로써, 상기 제1 전극(119a)의 상면 가장자리부를 포함한 인접한 상기 제1 전극(119a)들 사이에 제1 화소 정의막(125a)이 형성된다. 이때, 상기 제1 화소 정의막(Pixel define layer; 125a)은 친수성의 무기물로 이루어진다.
이어서, 도 5l를 참조하면, 상기 제1 화소 정의막(125a)을 포함한 기판 전면에 유기 물질층(127)을 형성한다. 이때, 상기 유기 물질층(127)은 절연 특성을 갖는 소수성의 유기계로서 폴리아크릴(polyacryl), 폴리이미드(polyimide), 폴리아마이드(PA), 벤조사이클로부텐(BCB) 및 페놀수지로 이루어진 군에서 선택되는 하나로 형성될 수 있다. 상기 유기 물질층(127)은 스핀 코팅, 슬롯 코팅 등의 코팅법에 의하여 형성될 수 있다.
그 다음, 도 5m을 참조하면, 마스크를 이용한 노광 공정 및 현상 공정을 통해 상기 유기 물질층 (127)을 선택적으로 패터닝하여, 상기 제1 화소 정의막(125a) 상에 소수성의 유기물로 이루어진 제2 화소 정의막(127a)을 형성한다. 이때, 상기 제2 화소 정의막(127a)은 상기 제1 화소 정의막(127a)의 폭보다 작은 폭을 가지며, 상기 제1 화소 정의막(127a)의 상면 가장자리부를 제외한 상면에 형성되지 않는다. 상기 제1, 2 화소 정의막(125a, 127a)은 유기 발광 디스플레이 장치를 제작함에 있어, 발광 영역을 보다 정확하게 정의해 주는 역할을 하는 패터닝된 절연층을 의미한다. 또한, 상기 제2 화소 정의막(127a)은 잉크젯 등의 방법으로 형성할 수도 있다.
이어서, 도 5n을 참조하면, 가용성(Soluble) 재료나 폴리머(Polymer) 계열의 액상 물질을 상기 제1 및 2 화소 정의막(125a, 127a)이 형성하는 뱅크(bank) 사이, 즉 상기 제1 전극(119a) 상에 주입하고, 이를 건조(Dry)하여 유기층(129)을 형성한다. 이때, 상기 유기층(129)은 마스크 공정을 줄이고 패턴 정밀도를 향상시키기 위해 잉크젯(Ink-Jet) 또는 노즐 프린팅(Nozzle printing) 등의 프린팅 기술을 사용하여 형성할 수 있다.
여기서, 상기 유기층(129)은 발광층(미도시)을 포함한다. 이때, 본 발명은 반드시 이와 같은 구조로 한정되는 것은 아니며, 다양한 유기 발광 디스플레이 장치의 구조가 그대로 적용될 수 있다.
상기 유기층(129)은 저분자 또는 고분자의 유기층이 사용될 수 있는데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 재료도 구리 프탈로시아닌 (CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N, N'-니페닐-벤지딘 (N,N'-Di(naphthalene-1-y1)-N,N'-dipheny1-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조로 가질 수 있으며, 이때, 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄(Screen Printing) 또는 잉크젯(Ink-Jet Printing) 등으로 형성할 수 있다.
이와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시 예들이 적용될 수 있음은 물론이다.
한편, 상기 제1 전극(119a) 위에 처음으로 프린트되는 물질로는, 발광 재료와 제1 전극(119a) 간의 전류 흐름을 이어 주기 위한 도전 물질인 전자 수송층 (ETL)이 사용되는데, 일반적으로 PEDOT 등의 재료를 사용한다. 이러한 물질은 물과 같은 성질의 재료로서, 화소 정의막의 재료 특성에 따라 그 인쇄되는 양상이 달라진다. 예를 들어, 화소 정의막이 친수성의 물질이면 유기 재료는 넓게 퍼지며 잘 묻게 되고, 화소 정의막이 소수성의 물질이면 유기 재료가 둥굴게 뭉치게 되며 잘 묻지 않게 된다.
본 발명에서는 친수성의 ITO 등의 투명 도전물질로 이루어진 제1 전극(119a) 및 친수성의 무기물로 이루어진 제1 화소 정의막(125a)과, 소수성의 유기물로 이루어진 제2 화소 정의막(127a)으로 뱅크를 구성한다. 즉, 상기 제1 화소 정의막 (125a) 및 제1 전극(119a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(127a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하여, 건조 이후에 유기 물질이 상기 제1 전극(119a) 위에 잘 안착되도록 한다.
따라서, 인쇄 기술을 이용하는 유기층 패터닝 공정의 불량 중 가장 많은 부분을 차지하는 항목이 테두리 불량인데, 기존의 단일 구조의 화소 정의막 형성시에는 유기층의 건조 과정에서 픽셀 내에 유기층의 테두리 영역이 말려 올라가면서 유기층 내에 두께 편차가 생기며, 이로 인하여 픽셀의 테두리 영역에 불량이 발생하는 것이다.
그러나, 본 발명에서는 이와 같은 기존의 픽셀의 테두리 영역에서의 불량을 방지하기 위해, 무기막으로 이루어진 제1 화소 정의막(125a)과 그 위에 유기막으로 이루어진 제2 화소 정의막(127a)이 형성되되, 상기 제1 화소 정의막(125a)은 상기 제1 전극(119a) 사이에 형성되고, 상기 제2 화소 정의막(127a)은 상기 제1 화소 정의막(125a)의 상면 가장자리부를 제외한 상면에 형성된다.
따라서, 상기 유기층(129)이 상기 제1 전극(119a) 상에 형성되는 경우에, 상기 제1 화소 정의막(125a) 및 제1 전극(119a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(127a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하기 때문에, 건조 이후에 유기 물질이 상기 제1 전극(119a) 위에 잘 안착 됨으로써, 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 제2 화소 정의막 (127a)의 측벽으로 말려 올라가는 현상이 그 아래의 제1 화소 정의막(125a)에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성(uniformity)이 개선된다.
그 다음, 도 5o를 참조하면, 상기 유기층(129)을 포함한 기판 전면에 제2 전극(131)을 형성한다. 이때, 상기 제2 전극(131)은 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 제2 전극(131)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기층(129)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
따라서, 유기 전계 발광 소자(E)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터의 드레인 전극 (111b)과 연결되어 이로부터 플러스 전원을 공급하는 제1 전극(119a)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제2 전극(131) 및 이들 제1 전극 (119a)과 제2 전극(131)의 사이에 배치되어 발광하는 유기층(129)으로 구성된다.
상기 제1 전극(119a) 및 제2 전극(131)은 유기층(129)에 의해 서로 절연되어 있으며, 상기 유기층(129)에 서로 다른 극성의 전압을 가해 유기층(129)에서 발광이 이루어지게 된다.
이렇게 하여, 본 발명에 따른 유기전계 발광장치 제조방법의 제1 실시 예의 공정이 완료된다.
이와 같이, 본 발명에 따른 유기전계 발광장치 제조방법의 제1 실시 예는, 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있음으로써, 제1 전극의 ITO 표면 또는 하부층의 데미지를 최소화할 수 있으며, 그로 인해 픽셀의 발광 균일성(uniformity) 및 수명을 향상시킬 수 있다.
또한, 본 발명에 따른 유기전계 발광장치 제조방법의 제1 실시 예는, 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있어 제조 공정 수를 줄임으로써 제조 원가를 감소시킬 수 있다.
그리고, 본 발명에 따른 유기전계 발광장치 제조방법의 제1 실시 예는, 용액 공정을 통해 형성되는 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 상부 화소 정의막의 측벽으로 말려 올라가는 현상이 그 아래의 화소 정의막에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성 (uniformity)이 개선된다.
또 한편, 본 발명에 따른 유기전계 발광장치 제조방법의 제2 실시 예에 대해 도 6a 내지 6o를 참조하여 설명하면 다음과 같다.
도 6a 내지 6o는 본 발명에 따른 유기전계 발광장치 제조 방법의 제2 실시 예의 제조 공정 단면도들이다.
도 6a를 참조하면, 먼저 기판(201) 상에 버퍼층(미도시)을 형성하고, 이어 상기 버퍼층(미도시) 상에 반도체 소재로 이루어지는 활성층(203)을 형성한다. 이때, 상기 기판(201) 상에 형성되는 활성층(203)은 무기 반도체 또는 유기 반도체로부터 선택되어 형성될 수 있는 것으로, 소스영역(203b) 및 드레인 영역(203c)에 n형 또는 p형 불순물이 도핑되어 있고, 이들 소스 영역(203b)과 드레인 영역(203c)을 연결하는 채널영역(203a)을 구비한다.
상기 활성층(203)을 형성하는 무기 반도체는 CdS, GaS, ZnS, CdSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 그리고, 상기 활성층(203)을 형성하는 유기 반도체로는 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-테오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로델리틱 디이미드 및 이들의 유도체, 피릴렌테트라키르복시산 디안하이드라이드 또는 피릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.
그 다음, 상기 활성층(203)을 포함한 기판 전면에 이 활성층(203)을 덮도록 게이트 절연막(205)을 형성한다.
이어서, 상기 게이트 절연막(205) 상부에 게이트 전극(207)을 형성한다. 이때, 상기 게이트 전극(207)은 박막 트랜지스터(T)의 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 이때, 상기 게이트 전극(207)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(207)으로 사용될 수 있다. 상기 게이트 전극(207)은 활성층(203)의 채널 영역(203a)에 대응되는 영역을 커버하도록 형성된다.
그 다음, 상기 게이트 전극(207)을 포함한 기판 전면에, 상기 게이트 전극 (207)을 덮도록 층간 절연막(209)을 형성한다.
이어서, 상기 층간 절연막(209)과 그 아래의 게이트 절연막(205)에 상기 활성층(203)의 소스영역(203b) 및 드레인 영역(203c)을 노출시키는 콘택홀(미도시)을 형성한다.
그 다음, 상기 층간 절연막(209) 상에 상기 게이트 절연막(205) 및 층간 절연막(209)에 형성된 콘택홀(미도시)을 통해 상기 활성층(203)의 소스영역(203b) 및 드레인 영역(203c)에 각각 접촉하는 소스전극(211a) 및 드레인 전극(211b)을 형성한다. 이때, 상기 소스전극(211a) 및 드레인 전극(211b)은 상기 게이트 전극(207)과 마찬가지로 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 소스전극 (211a) 및 드레인 전극(211b)으로 사용될 수 있다. 상기 소스전극(211a) 및 드레인 전극(211b)은 활성층(203)의 채널 영역(203a) 만큼 이격되어 분리 형성된다.
이어서, 도 6b를 참조하면, 상기 소스전극(211a) 및 드레인 전극(211b) 상부로는 SiO2, SiNx 등으로 이루어진 패시베이션막(215)을 형성한다. 이때, 상기 패시베이션막(215)은 박막 트랜지스터(T)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수 있다.
그 다음, 마스크 공정을 통해 상기 패시베이션막(215)에 상기 드레인 전극 (211b)을 노출시키는 드레인 콘택홀(217)를 형성한다.
이어서, 도 6c 및 6d를 참조하면, 상기 패시베이션막(215) 상부에는 유기 발광소자(E)의 애노드 전극이 되는 제1 전극 형성용 도전 물질층(219)을 형성한다. 이때, 상기 도전 물질층(219)은 투명 전극 및 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 경우에는 ITO, IZO, ZnO, 또는 In2O3 로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 를 형성할 수 있다.
그 다음, 상기 도전 물질층(219) 상에 감광막(221)을 도포한 후, 회절 현상을 회절 마스크(223)을 이용한 노광 공정을 실시한다. 이때, 상기 회절 마스크 (223)는 광이 차단되는 광차단부(223a)와, 광의 일부가 투과되는 반투과부(223b) 및 광 전체가 투과되는 투과부(223c)를 포함한다. 또한, 상기 회절 마스크(223) 이외에 하프톤 마스크(Half-Ton Mask) 또는 기타 광의 회절 또는 투과 정도 차이를 이용하는 마스크를 사용할 수도 있다.
이어서, 도 6e를 참조하면, 상기 노광 공정을 실시한 이후에 상기 감광막 (221)의 광 조사 부분을 현상 공정을 통해 제거하여, 서로 다른 제1 두께를 갖는 제1 감광막패턴(221a)과, 상기 제1 두께보다 작은 두께를 갖는 제2 감광막패턴 (221b)을 형성한다.
그 다음, 도 6f를 참조하면, 상기 제1, 2 감광막패턴(221a, 221b)을 식각 마스크로 상기 도전 물질층(219)을 선택적으로 식각하여, 상기 드레인 전극(211b)과 전기적으로 접촉하는 제1 전극(219a)을 형성한다. 이때, 상기 제1 전극(219a)은 애노드 전극의 기능을 하고, 후술하는 제2 전극(231)은 캐소드 전극의 기능을 하는데, 이들 제1 전극(219a)과 제2 전극(231)의 극성은 반대로 되어도 무방하다.
이어서, 도 6g 및 6h를 참조하면, 애싱 공정을 통해 잔류하는 상기 제1, 2 감광막패턴(221a, 221b) 중 상기 제1 전극(219a)의 상면 가장자리부가 노출될 때까지 상기 제2 감광막패턴(221b)을 선택적으로 식각하여, 상기 제1 전극(219a)의 상면 가장자리부를 소정의 폭(미도시)만큼 노출시킨다.
그 다음, 도 6i를 참조하면, 상기 제1 감광막패턴(221a)을 포함한 기판 전면에 고온, 예를 들어 약 220 내지 300도에서 무기 물질층(225)을 형성한다. 이때, 상기 무기 물질층(225)은 절연 특성을 갖는 SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 재료로 형성될 수 있다. 또한, 상기 무기 물질층 (225)은 스퍼터법, 화학진공증착(CVD: chemical vapor deposition)법, 증착법 등에 의해 형성될 수 있다. 상기 무기 물질층(225)은 상기 제1 전극(219a)의 상면 가장자리부를 포함한 인접한 상기 제1 전극(219a)들 사이에 위치하는 잔류패턴부 (즉, 후속 공정에서의 제1 화소 정의막) (225a)와 상기 감광막패턴(221a) 표면에 형성된 희생패턴부(225b)를 포함한다.
그리고, 상기 무기 물질층(225)은 약 220 내지 300도의 고온에서 형성되기 때문에, 제1 감광막패턴(221a)의 부피가 상승하게 되어 이로 인해 상기 제1 감광막패턴(221a)의 표면에 형성되는 상기 무기 물질층(225)의 희생패턴부(225b)의 표면에 크랙(crack)이 발생하게 되고, 이 크랙으로 인해 상기 제1 감광막패턴(221a)의 표면이 외부로 노출됨으로써 후속 공정에서 감광막 제거용 스트리퍼(stripper)의 침투가 용이하게 된다.
이어서, 도 6j 및 6k를 참조하면, 리프트-오프(Lift Off) 공정을 통해 상기 제1 감광막패턴(221a)을 제거함과 동시에, 이 제1 감광막패턴(221a) 표면에 형성된 무기 물질층(225)의 희생패턴부(225b)도 함께 제거됨으로써, 상기 제1 전극(219a)의 상면 가장자리부를 포함한 인접한 상기 제1 전극(219a)들 사이에 제1 화소 정의막(225a)이 형성된다. 이때, 상기 제1 화소 정의막(Pixel define layer; 225a)은 친수성의 무기물로 이루어진다.
그 다음, 도 6l를 참조하면, 상기 제1 화소 정의막(225a)을 포함한 기판 전면에 유기 물질층(227)을 형성한다. 이때, 상기 유기 물질층(227)은 절연 특성을 갖는 소수성의 유기계로서 폴리아크릴(polyacryl), 폴리이미드(polyimide), 폴리아마이드(PA), 벤조사이클로부텐(BCB) 및 페놀수지로 이루어진 군에서 선택되는 하나로 형성될 수 있다. 상기 유기 물질층(227)은 스핀 코팅, 슬롯 코팅 등의 코팅법에 의하여 형성될 수 있다.
이어서, 도 6m을 참조하면, 마스크를 이용한 노광 공정 및 현상 공정을 통해 상기 유기 물질층(227)을 선택적으로 패터닝하여, 상기 제1 화소 정의막(225a) 상에 소수성의 유기물로 이루어진 제2 화소 정의막(227a)을 형성한다. 이때, 상기 제2 화소 정의막(227a)은 상기 제1 화소 정의막(227a)의 폭보다 작은 폭을 가지며, 상기 제1 화소 정의막(227a)의 상면 가장자리부를 제외한 상면에 형성되지 않는다. 상기 제1, 2 화소 정의막(225a, 227a)은 유기 발광 디스플레이 장치를 제작함에 있어, 발광 영역을 보다 정확하게 정의해 주는 역할을 하는 패터닝된 절연층을 의미한다. 또한, 상기 제2 화소 정의막(227a)은 잉크젯 등의 방법으로 형성할 수도 있다.
그 다음, 도 6n을 참조하면, 가용성(Soluble) 재료나 폴리머(Polymer) 계열의 액상 물질을 상기 제1 및 2 화소 정의막(225a, 227a)이 형성하는 뱅크(bank) 사이, 즉 상기 제1 전극(219a) 상에 주입하고, 이를 건조(Dry)하여 유기층(229)을 형성한다. 이때, 상기 유기층(229)은 마스크 공정을 줄이고 패턴 정밀도를 향상시키기 위해 잉크젯(Ink-Jet) 또는 노즐 프린팅(Nozzle printing) 등의 프린팅 기술을 사용하여 형성할 수 있다.
여기서, 상기 유기층(229)은 발광층(미도시)을 포함한다. 이때, 본 발명은 반드시 이와 같은 구조로 한정되는 것은 아니며, 다양한 유기 발광 디스플레이 장치의 구조가 그대로 적용될 수 있다.
상기 유기층(229)은 저분자 또는 고분자의 유기층이 사용될 수 있는데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 재료도 구리 프탈로시아닌 (CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N, N'-니페닐-벤지딘 (N,N'-Di(naphthalene-1-y1)-N,N'-dipheny1-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조로 가질 수 있으며, 이때, 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄(Screen Printing) 또는 잉크젯(Ink-Jet Printing) 등으로 형성할 수 있다.
이와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시 예들이 적용될 수 있음은 물론이다.
한편, 상기 제1 전극(219a) 위에 처음으로 프린트되는 물질로는, 발광 재료와 제1 전극(219a) 간의 전류 흐름을 이어 주기 위한 도전 물질인 전자 수송층 (ETL)이 사용되는데, 일반적으로 PEDOT 등의 재료를 사용한다. 이러한 물질은 물과 같은 성질의 재료로서, 화소 정의막의 재료 특성에 따라 그 인쇄되는 양상이 달라진다. 예를 들어, 화소 정의막이 친수성의 물질이면 유기 재료는 넓게 퍼지며 잘 묻게 되고, 화소 정의막이 소수성의 물질이면 유기 재료가 둥굴게 뭉치게 되며 잘 묻지 않게 된다.
본 발명에서는 친수성의 ITO 등의 투명 도전물질로 이루어진 제1 전극(219a) 및 친수성의 무기물로 이루어진 제1 화소 정의막(225a)과, 소수성의 유기물로 이루어진 제2 화소 정의막(227a)으로 뱅크를 구성한다. 즉, 상기 제1 화소 정의막 (225a) 및 제1 전극(219a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(227a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하여, 건조 이후에 유기 물질이 상기 제1 전극(219a) 위에 잘 안착되도록 한다.
따라서, 인쇄 기술을 이용하는 유기층 패터닝 공정의 불량 중 가장 많은 부분을 차지하는 항목이 테두리 불량인데, 기존의 단일 구조의 화소 정의막 형성시에는 유기층의 건조 과정에서 픽셀 내에 유기층의 테두리 영역이 말려 올라가면서 유기층 내에 두께 편차가 생기며, 이로 인하여 픽셀의 테두리 영역에 불량이 발생하는 것이다.
그러나, 본 발명에서는 이와 같은 기존의 픽셀의 테두리 영역에서의 불량을 방지하기 위해, 무기막으로 이루어진 제1 화소 정의막(225a)과 그 위에 유기막으로 이루어진 제2 화소 정의막(227a)이 형성되되, 상기 제1 화소 정의막(225a)은 상기 제1 전극(219a) 사이에 형성되고, 상기 제2 화소 정의막(227a)은 상기 제1 화소 정의막(225a)의 상면 가장자리부를 제외한 상면에 형성된다.
따라서, 상기 유기층(229)이 상기 제1 전극(219a) 상에 형성되는 경우에, 상기 제1 화소 정의막(225a) 및 제1 전극(219a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(227a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하기 때문에, 건조 이후에 유기 물질이 상기 제1 전극(219a) 위에 잘 안착 됨으로써, 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 제2 화소 정의막 (227a)의 측벽으로 말려 올라가는 현상이 그 아래의 제1 화소 정의막(225a)에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성(uniformity)이 개선된다.
이어서, 도 6o를 참조하면, 상기 유기층(229)을 포함한 기판 전면에 제2 전극(231)을 형성한다. 이때, 상기 제2 전극(231)은 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 제2 전극(231)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기층(229)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
따라서, 유기 전계 발광 소자(E)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터의 드레인 전극 (211b)과 연결되어 이로부터 플러스 전원을 공급하는 제1 전극(219a)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제2 전극(231) 및 이들 제1 전극 (219a)과 제2 전극(231)의 사이에 배치되어 발광하는 유기층(229)으로 구성된다.
상기 제1 전극(219a) 및 제2 전극(231)은 유기층(229)에 의해 서로 절연되어 있으며, 상기 유기층(229)에 서로 다른 극성의 전압을 가해 유기층(229)에서 발광이 이루어지게 된다.
이렇게 하여, 본 발명에 따른 유기전계 발광장치 제조방법의 제2 실시 예의 공정이 완료된다.
이와 같이, 본 발명에 따른 유기전계 발광장치 제조방법의 제2 실시 예는, 제1 실시 예와 마찬가지로 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있음으로써, 제1 전극의 ITO 표면 또는 하부층의 데미지를 최소화할 수 있으며, 그로 인해 픽셀의 발광 균일성(uniformity) 및 수명을 향상시킬 수 있다.
또한, 본 발명에 따른 유기전계 발광장치 제조방법의 제2 실시 예는, 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있어 제조 공정 수를 줄임으로써 제조 원가를 감소시킬 수 있다.
그리고, 본 발명에 따른 유기전계 발광장치 제조방법의 제2 실시 예는, 용액 공정을 통해 형성되는 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 상부 화소 정의막의 측벽으로 말려 올라가는 현상이 그 아래의 화소 정의막에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성 (uniformity)이 개선된다.
또 한편, 본 발명에 따른 유기전계 발광장치 제조방법의 제3 실시 예에 대해 도 7a 내지 7o를 참조하여 설명하면 다음과 같다.
도 7a 내지 7o는 본 발명에 따른 유기전계 발광장치 제조 방법의 제3 실시 예의 제조 공정 단면도들이다.
도 7a를 참조하면, 먼저 기판(301) 상에 버퍼층(미도시)을 형성하고, 이어 상기 버퍼층(미도시) 상에 반도체 소재로 이루어지는 활성층(303)을 형성한다. 이때, 상기 기판(301) 상에 형성되는 활성층(303)은 무기 반도체 또는 유기 반도체로부터 선택되어 형성될 수 있는 것으로, 소스영역(303b) 및 드레인 영역(303c)에 n형 또는 p형 불순물이 도핑되어 있고, 이들 소스 영역(303b)과 드레인 영역(303c)을 연결하는 채널영역(303a)을 구비한다.
상기 활성층(303)을 형성하는 무기 반도체는 CdS, GaS, ZnS, CdSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 그리고, 상기 활성층(303)을 형성하는 유기 반도체로는 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-테오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로델리틱 디이미드 및 이들의 유도체, 피릴렌테트라키르복시산 디안하이드라이드 또는 피릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.
그 다음, 상기 활성층(303)을 포함한 기판 전면에 이 활성층(303)을 덮도록 게이트 절연막(305)을 형성한다.
이어서, 상기 게이트 절연막(305) 상부에 게이트 전극(307)을 형성한다. 이때, 상기 게이트 전극(307)은 박막 트랜지스터(T)의 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 이때, 상기 게이트 전극(307)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(307)으로 사용될 수 있다. 상기 게이트 전극(307)은 활성층(303)의 채널 영역(303a)에 대응되는 영역을 커버하도록 형성된다.
그 다음, 상기 게이트 전극(307)을 포함한 기판 전면에, 상기 게이트 전극 (207)을 덮도록 층간 절연막(309)을 형성한다.
이어서, 상기 층간 절연막(309)과 그 아래의 게이트 절연막(305)에 상기 활성층(303)의 소스영역(303b) 및 드레인 영역(303c)을 노출시키는 콘택홀(미도시)을 형성한다.
그 다음, 상기 층간 절연막(309) 상에 상기 게이트 절연막(305) 및 층간 절연막(309)에 형성된 콘택홀(미도시)을 통해 상기 활성층(303)의 소스영역(303b) 및 드레인 영역(303c)에 각각 접촉하는 소스전극(311a) 및 드레인 전극(311b)을 형성한다. 이때, 상기 소스전극(311a) 및 드레인 전극(311b)은 상기 게이트 전극(307)과 마찬가지로 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 소스전극 (311a) 및 드레인 전극(311b)으로 사용될 수 있다. 상기 소스전극(311a) 및 드레인 전극(311b)은 활성층(303)의 채널 영역(303a) 만큼 이격되어 분리 형성된다.
이어서, 도 7b를 참조하면, 상기 소스전극(311a) 및 드레인 전극(311b) 상부로는 SiO2, SiNx 등으로 이루어진 패시베이션막(315)을 형성한다. 이때, 상기 패시베이션막(315)은 박막 트랜지스터(T)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수 있다.
그 다음, 마스크 공정을 통해 상기 패시베이션막(315)에 상기 드레인 전극 (311b)을 노출시키는 드레인 콘택홀(317)를 형성한다.
이어서, 도 7c 및 7d를 참조하면, 상기 패시베이션막(315) 상부에는 유기 발광소자(E)의 애노드 전극이 되는 제1 전극 형성용 도전 물질층(319)을 형성하고, 그 위에 제1 감광막(321)을 도포한다. 이때, 상기 도전 물질층(319)은 투명 전극 및 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 경우에는 ITO, IZO, ZnO, 또는 In2O3 로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 를 형성할 수 있다.
그 다음, 도 7e를 참조하면, 제1 노광 마스크(미도시)를 이용한 제1 노광 공정을 실시한 이후에 상기 제1 감광막(321)의 광 조사 부분을 제1 현상 공정을 통해 제거하여, 제1 감광막패턴(321a)을 형성한다.
이어서, 도 7f를 참조하면, 상기 제1 감광막패턴(221a)을 식각 마스크로 상기 도전 물질층(319)을 선택적으로 식각하여, 상기 드레인 전극(311b)과 전기적으로 접촉하는 제1 전극(319a)을 형성한다. 이때, 상기 제1 전극(319a)은 애노드 전극의 기능을 하고, 후술하는 제2 전극(331)은 캐소드 전극의 기능을 하는데, 이들 제1 전극(319a)과 제2 전극(331)의 극성은 반대로 되어도 무방하다.
이어서, 도 7g를 참조하면, 잔류하는 상기 제1 감광막패턴(321a)을 제거하고, 상기 제1 전극(219a)을 포함한 기판 전면에 제2 감광막(323)을 도포한다.
그 다음, 도 7h를 참조하면, 상기 제1 노광 마스크(미도시)를 이용한 제2 노광 공정을 통해 상기 제2 감광막(323)을 광을 조사한 이후에 광이 조사된 부분을 제2 현상 공정에 의해 제거하고 상기 제2 감광막(323)이 역 테이퍼진 형태가 되도록 형성하여, 역테이퍼진 형태의 제2 감광막패턴(323a)을 형성한다. 이때, 상기 역테이퍼진 형태의 제2 감광패턴(323a)은, 상기 제1 노광 공정시의 노광 에너지 대비 약 100%~150%로 진행하거나, 또는 제1 현상 공정시의 현상 시간 대비 약 100%~200% 진행함으로써 가능하게 된다.
상기 역 테이퍼진 형태의 제2 감광막패턴(323a)의 경사면 표면에는 후속 공정에서 형성되는 무기 물질층이 형성되지 않게 된다. 따라서, 상기 제2 감광막패턴 (323a)의 역테이퍼진 형태의 경사면 표면은 외부로 노출되게 되어 감광막 제거용 스트리퍼(stripper)의 침투가 용이하게 된다.
이어서, 도 7i를 참조하면, 상기 제2 감광막패턴(323a)을 포함한 기판 전면에 고온, 예를 들어 약 220 내지 300도에서 무기 물질층(325)을 형성한다. 이때, 상기 무기 물질층(325)은 절연 특성을 갖는 SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 재료로 형성될 수 있다. 또한, 상기 무기 물질층 (325)은 스퍼터법, 화학진공증착(CVD: chemical vapor deposition)법, 증착법 등에 의해 형성될 수 있다. 상기 무기 물질층(325)은 상기 제1 전극(319a)의 상면 가장자리부를 포함한 인접한 상기 제1 전극(319a)들 사이에 위치하는 잔류패턴부 (즉, 후속 공정에서의 제1 화소 정의막) (325a)와 상기 제2 감광막패턴(323a) 표면에 형성된 희생패턴부(325b)를 포함한다.
그리고, 상기 무기 물질층(325)은 약 220 내지 300도의 고온에서 형성되기 때문에, 제2 감광막패턴(321a)의 부피가 상승하게 되어 이로 인해 상기 제2 감광막패턴(321a)의 표면에 형성되는 상기 무기 물질층(325)의 희생패턴부(325b)의 표면에 크랙(crack)이 발생하게 되고, 이 크랙으로 인해 상기 제1 감광막패턴(321a)의 표면이 외부로 노출됨으로써 후속 공정에서 감광막 제거용 스트리퍼(stripper)의 침투가 용이하게 된다. 또한, 전술한 바와 같이, 상기 제2 감광막패턴(323a)의 역테이퍼진 형태의 경사면 표면이 외부로 노출되어 있어 감광막 제거용 스트리퍼 (stripper)의 침투가 용이하게 된다.
그 다음, 도 7j 및 7k를 참조하면, 리프트-오프(Lift Off) 공정을 통해 상기 제2 감광막패턴(323a)을 제거함과 동시에, 이 제2 감광막패턴(323a) 표면에 형성된 무기 물질층(325)의 희생패턴부(325b)도 함께 제거됨으로써, 상기 제1 전극(319a)의 상면 가장자리부를 포함한 인접한 상기 제1 전극(319a)들 사이에 제1 화소 정의막(325a)이 형성된다. 이때, 상기 제1 화소 정의막(Pixel define layer; 325a)은 친수성의 무기물로 이루어진다.
이어서, 도 7l를 참조하면, 상기 제1 화소 정의막(325a)을 포함한 기판 전면에 유기 물질층(327)을 형성한다. 이때, 상기 유기 물질층(327)은 절연 특성을 갖는 소수성의 유기계로서 폴리아크릴(polyacryl), 폴리이미드(polyimide), 폴리아마이드(PA), 벤조사이클로부텐(BCB) 및 페놀수지로 이루어진 군에서 선택되는 하나로 형성될 수 있다. 상기 유기 물질층(327)은 스핀 코팅, 슬롯 코팅 등의 코팅법에 의하여 형성될 수 있다.
그 다음, 도 7m을 참조하면, 마스크를 이용한 노광 공정 및 현상 공정을 통해 상기 유기 물질층(327)을 선택적으로 패터닝하여, 상기 제1 화소 정의막(325a) 상에 소수성의 유기물로 이루어진 제2 화소 정의막(327a)을 형성한다. 이때, 상기 제2 화소 정의막(327a)은 상기 제1 화소 정의막(327a)의 폭보다 작은 폭을 가지며, 상기 제1 화소 정의막(327a)의 상면 가장자리부를 제외한 상면에 형성되지 않는다. 상기 제1, 2 화소 정의막(325a, 327a)은 유기 발광 디스플레이 장치를 제작함에 있어, 발광 영역을 보다 정확하게 정의해 주는 역할을 하는 패터닝된 절연층을 의미한다. 또한, 상기 제2 화소 정의막(327a)은 잉크젯 등의 방법으로 형성할 수도 있다.
이어서, 도 7n을 참조하면, 가용성(Soluble) 재료나 폴리머(Polymer) 계열의 액상 물질을 상기 제1 및 2 화소 정의막(325a, 327a)이 형성하는 뱅크(bank) 사이, 즉 상기 제1 전극(319a) 상에 주입하고, 이를 건조(Dry)하여 유기층(329)을 형성한다. 이때, 상기 유기층(329)은 마스크 공정을 줄이고 패턴 정밀도를 향상시키기 위해 잉크젯(Ink-Jet) 또는 노즐 프린팅(Nozzle printing) 등의 프린팅 기술을 사용하여 형성할 수 있다.
여기서, 상기 유기층(329)은 발광층(미도시)을 포함한다. 이때, 본 발명은 반드시 이와 같은 구조로 한정되는 것은 아니며, 다양한 유기 발광 디스플레이 장치의 구조가 그대로 적용될 수 있다.
상기 유기층(329)은 저분자 또는 고분자의 유기층이 사용될 수 있는데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 재료도 구리 프탈로시아닌 (CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N, N'-니페닐-벤지딘 (N,N'-Di(naphthalene-1-y1)-N,N'-dipheny1-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조로 가질 수 있으며, 이때, 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄(Screen Printing) 또는 잉크젯(Ink-Jet Printing) 등으로 형성할 수 있다.
이와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시 예들이 적용될 수 있음은 물론이다.
한편, 상기 제1 전극(319a) 위에 처음으로 프린트되는 물질로는, 발광 재료와 제1 전극(319a) 간의 전류 흐름을 이어 주기 위한 도전 물질인 전자 수송층 (ETL)이 사용되는데, 일반적으로 PEDOT 등의 재료를 사용한다. 이러한 물질은 물과 같은 성질의 재료로서, 화소 정의막의 재료 특성에 따라 그 인쇄되는 양상이 달라진다. 예를 들어, 화소 정의막이 친수성의 물질이면 유기 재료는 넓게 퍼지며 잘 묻게 되고, 화소 정의막이 소수성의 물질이면 유기 재료가 둥굴게 뭉치게 되며 잘 묻지 않게 된다.
본 발명에서는 친수성의 ITO 등의 투명 도전물질로 이루어진 제1 전극(319a) 및 친수성의 무기물로 이루어진 제1 화소 정의막(325a)과, 소수성의 유기물로 이루어진 제2 화소 정의막(327a)으로 뱅크를 구성한다. 즉, 상기 제1 화소 정의막 (325a) 및 제1 전극(319a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(327a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하여, 건조 이후에 유기 물질이 상기 제1 전극(319a) 위에 잘 안착되도록 한다.
따라서, 인쇄 기술을 이용하는 유기층 패터닝 공정의 불량 중 가장 많은 부분을 차지하는 항목이 테두리 불량인데, 기존의 단일 구조의 화소 정의막 형성시에는 유기층의 건조 과정에서 픽셀 내에 유기층의 테두리 영역이 말려 올라가면서 유기층 내에 두께 편차가 생기며, 이로 인하여 픽셀의 테두리 영역에 불량이 발생하는 것이다.
그러나, 본 발명에서는 이와 같은 기존의 픽셀의 테두리 영역에서의 불량을 방지하기 위해, 무기막으로 이루어진 제1 화소 정의막(325a)과 그 위에 유기막으로 이루어진 제2 화소 정의막(327a)이 형성되되, 상기 제1 화소 정의막(325a)은 상기 제1 전극(319a) 사이에 형성되고, 상기 제2 화소 정의막(327a)은 상기 제1 화소 정의막(325a)의 상면 가장자리부를 제외한 상면에 형성된다.
따라서, 상기 유기층(329)이 상기 제1 전극(319a) 상에 형성되는 경우에, 상기 제1 화소 정의막(325a) 및 제1 전극(319a)은 친수성으로 유기 물질이 잘 묻고, 제2 유기 화소 정의막(327a)은 소수성으로 유기 물질이 픽셀 내에만 잘 모여 있도록 하기 때문에, 건조 이후에 유기 물질이 상기 제1 전극(319a) 위에 잘 안착 됨으로써, 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 제2 화소 정의막 (327a)의 측벽으로 말려 올라가는 현상이 그 아래의 제1 화소 정의막(325a)에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성(uniformity)이 개선된다.
그 다음, 도 7o를 참조하면, 상기 유기층(329)을 포함한 기판 전면에 제2 전극(331)을 형성한다. 이때, 상기 제2 전극(331)은 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 제2 전극(331)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기층(229)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
따라서, 유기 전계 발광 소자(E)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터의 드레인 전극 (311b)과 연결되어 이로부터 플러스 전원을 공급하는 제1 전극(319a)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제2 전극(331) 및 이들 제1 전극 (319a)과 제2 전극(331)의 사이에 배치되어 발광하는 유기층(329)으로 구성된다.
상기 제1 전극(319a) 및 제2 전극(331)은 유기층(329)에 의해 서로 절연되어 있으며, 상기 유기층(329)에 서로 다른 극성의 전압을 가해 유기층(329)에서 발광이 이루어지게 된다.
이렇게 하여, 본 발명에 따른 유기전계 발광장치 제조방법의 제3 실시 예의 공정이 완료된다.
이와 같이, 본 발명에 따른 유기전계 발광장치 제조방법의 제3 실시 예는, 제1 실시 예와 마찬가지로 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있음으로써, 제1 전극의 ITO 표면 또는 하부층의 데미지를 최소화할 수 있으며, 그로 인해 픽셀의 발광 균일성(uniformity) 및 수명을 향상시킬 수 있다.
또한, 본 발명에 따른 유기전계 발광장치 제조방법의 제3 실시 예는, 리프트 오프 공정을 통해 제1 화소 정의막을 형성함으로 인해 기존의 건식 식각 또는 습식 식각 공정을 생략할 수 있어 제조 공정 수를 줄임으로써 제조 원가를 감소시킬 수 있다.
그리고, 본 발명에 따른 유기전계 발광장치 제조방법의 제3 실시 예는, 용액 공정을 통해 형성되는 유기층의 건조 과정에서 픽셀 내의 유기층의 테두리 영역이 상부 화소 정의막의 측벽으로 말려 올라가는 현상이 그 아래의 화소 정의막에 의해 완화됨으로써 화소영역(P) 내의 유기층의 두께(t2) 균일성이 유지되어 픽셀의 발광 균일성 (uniformity)이 개선된다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
101: 기판 103: 반도체층
103a: 채널 영역 103b, 103c: 소스영역/드레인 영역
105: 게이트 절연막 107: 게이트 전극
109: 층간 절연막 111a: 소스 전극
111b: 드레인 전극 115: 패시베이션막
119a: 제1 전극 125a: 제1 화소 정의막
127a: 제2 화소 정의막 129: 유기층
131: 제2 전극 P: 화소 영역

Claims (20)

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  5. 기판상에 반도체 활성층과, 상기 반도체 활성층에 절연된 게이트 전극과, 상기 반도체 활성층에 각각 접하는 소스전극 및 드레인 전극을 구비한 박막 트랜지스터(thin film transistor; TFT)를 형성하는 단계;
    상기 박막 트랜지스터를 포함한 기판 전면에 도전 물질층을 형성하는 단계;
    상기 도전 물질층 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각 마스크로 상기 도전 물질층을 식각하여 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극을 형성하는 단계;
    애싱 공정을 실시하여 상기 감광막패턴을 식각하여 상기 제1 전극의 상면 가장자리부를 노출시키는 단계;
    상기 제1 전극과 감광막패턴을 포함한 기판 전면에 제1 절연 물질층을 형성하여 상기 제1 절연 물질층 표면에 크랙을 형성시키는 단계;
    리프트 오프(lift-off) 공정을 실시하여 상기 감광막패턴과 이 감광막패턴 상부에 형성된 제1 절연 물질층을 제거하여 상기 제1 전극의 가장자리부를 덮는 제1 화소 정의막을 형성하는 단계;
    상기 제1 화소 정의막 상에 제2 절연 물질층으로 이루어진 제2 화소 정의막을 형성하는 단계;
    상기 제1 전극 상에 유기층을 형성하는 단계; 및
    상기 유기층 상에 제2 전극을 형성하는 단계를 포함하여 구성되는 유기전계 발광장치 제조방법
  6. 제5 항에 있어서, 상기 제2 화소 정의막은 상기 제1 화소 정의막의 상면 가장자리부를 제외한 상기 제1 화소 정의막의 상면에 형성되는 것을 특징으로 하는 유기전계 발광장치 제조방법.
  7. 제5 항에 있어서, 상기 제1 절연 물질층은 무기 물질을 포함하고, 상기 제2 절연 물질층은 유기 물질을 포함하는 것을 특징으로 하는 유기전계 발광장치 제조방법.
  8. 제5 항에 있어서, 상기 제1 절연 물질층은 친수성 재료를 포함하고, 상기 제2 절연 물질층은 소수성 재료를 포함하는 것을 특징으로 하는 유기전계 발광장치 제조방법.
  9. 제5 항에 있어서, 상기 제1 전극과 감광막패턴을 포함한 기판 전면에 제1 절연 물질층을 형성하여 상기 제1 절연 물질층 표면에 크랙을 형성시키는 단계는,
    상기 제1 전극과 감광막패턴을 포함한 기판 전면에 220 내지 300도의 온도에서 절연 물질층을 형성하여, 상기 감광막패턴의 부피가 증가하도록 하여 상기 제1 절연 물질층 표면에 크랙이 형성되는 것을 특징으로 하는 유기전계 발광장치 제조방법.
  10. 제9 항에 있어서, 상기 리프트 오프(lift-off) 공정을 통해 상기 감광막패턴과 이 감광막패턴 상부에 형성된 제1 절연 물질층을 제거하는 단계는,
    상기 감광막패턴의 부피가 증가하도록 하여 상기 제1 절연 물질층 표면에 크랙이 형성되면서 이 크랙으로 인해 상기 감광막패턴의 일부가 노출되어 감광막 제거용 스트리퍼의 침투가 이루어지는 것을 특징으로 하는 유기전계 발광장치 제조방법.
  11. 제5 항에 있어서, 상기 제1 전극과 화소 정의막 및 유기층을 형성하는 단계는, 한 번의 마스크 공정을 통해 이루어지는 것을 특징으로 하는 유기전계 발광장치 제조방법.
  12. 제5 항에 있어서, 상기 도전 물질층 상에 감광막패턴을 형성하는 단계는, 일반 노광 마스크, 회절 현상을 이용하는 회절 마스크 또는 하프톤 마스크를 이용하여 이루어지는 것을 특징으로 하는 유기전계 발광장치 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11678527B2 (en) 2020-05-25 2023-06-13 Samsung Display Co., Ltd. Display device and method of fabricating the same

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102381391B1 (ko) * 2015-04-16 2022-03-31 삼성디스플레이 주식회사 표시 장치
KR102337889B1 (ko) * 2015-02-16 2021-12-10 삼성디스플레이 주식회사 표시 장치
KR102512713B1 (ko) * 2015-04-20 2023-03-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그의 제조 방법
CN105826355B (zh) * 2016-05-03 2017-03-08 京东方科技集团股份有限公司 一种显示面板的制作方法
CN105914223B (zh) * 2016-05-04 2019-08-13 上海天马有机发光显示技术有限公司 显示面板的制造方法和显示面板
KR102581258B1 (ko) * 2016-06-10 2023-09-22 삼성디스플레이 주식회사 유기발광표시장치 및 유기발광표시장치의 제조방법
KR102797598B1 (ko) * 2016-09-22 2025-04-18 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
CN107046048B (zh) * 2016-09-30 2020-09-04 广东聚华印刷显示技术有限公司 像素界定层及其制备方法和应用
KR102721457B1 (ko) * 2016-12-28 2024-10-23 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
KR20180077439A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
CN108695434B (zh) * 2017-04-07 2021-10-26 元太科技工业股份有限公司 有机薄膜晶体管及其制作方法
CN107146807B (zh) * 2017-05-12 2019-09-06 京东方科技集团股份有限公司 像素界定层的制备方法、oled及制备方法和显示装置
KR102300028B1 (ko) * 2017-06-08 2021-09-09 삼성디스플레이 주식회사 유기발광표시장치의 제조방법
CN107393939B (zh) * 2017-08-30 2020-04-17 京东方科技集团股份有限公司 像素界定层及制造方法、显示面板及制造方法、显示装置
CN108364975A (zh) * 2017-08-30 2018-08-03 广东聚华印刷显示技术有限公司 显示基板、显示面板、显示器及其制作方法
US10297780B2 (en) * 2017-10-18 2019-05-21 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Organic light-emitting display panel, method for fabricating the same, and organic light-emitting display device
CN109698215B (zh) * 2017-10-23 2024-06-25 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
KR102577043B1 (ko) * 2017-12-11 2023-09-08 엘지디스플레이 주식회사 전계발광 표시장치
KR102474205B1 (ko) 2017-12-26 2022-12-06 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR102577233B1 (ko) * 2017-12-28 2023-09-08 엘지디스플레이 주식회사 전계발광 표시 장치
US10985226B2 (en) * 2018-01-09 2021-04-20 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Ink jet printing organic light emitting diode display panel and manufacturing method thereof
KR20190090902A (ko) * 2018-01-25 2019-08-05 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN108630734B (zh) 2018-05-11 2021-01-15 京东方科技集团股份有限公司 像素界定结构及其制备方法以及显示面板和显示装置
KR102650273B1 (ko) * 2018-07-31 2024-03-22 삼성디스플레이 주식회사 유기발광 표시 장치 및 그 제조방법
CN110212007A (zh) * 2019-06-21 2019-09-06 京东方科技集团股份有限公司 显示基板、显示装置以及制作显示基板的方法
CN110620133B (zh) * 2019-09-25 2022-09-09 京东方科技集团股份有限公司 一种透明显示面板及其制备方法和显示装置
CN110808274B (zh) * 2019-11-14 2022-05-27 京东方科技集团股份有限公司 一种显示面板的制备方法、显示面板及显示装置
KR20210074060A (ko) * 2019-12-11 2021-06-21 엘지디스플레이 주식회사 유기발광표시장치
KR20210086042A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 표시 장치
US11980046B2 (en) * 2020-05-27 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming an isolation structure having multiple thicknesses to mitigate damage to a display device
CN112420973A (zh) * 2020-12-04 2021-02-26 深圳市芯视佳半导体科技有限公司 一种可以提高亮度的硅基oled微显示器制备方法和微显示器
KR102820854B1 (ko) * 2020-12-31 2025-06-16 엘지디스플레이 주식회사 표시 장치 및 그의 제조 방법
WO2025030412A1 (zh) * 2023-08-09 2025-02-13 纳晶科技股份有限公司 发光装置、其制备方法以及包括发光装置的电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001043981A (ja) * 1999-05-24 2001-02-16 Toray Ind Inc 表示装置およびその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705264B2 (ja) * 2001-12-18 2005-10-12 セイコーエプソン株式会社 表示装置及び電子機器
JP3915806B2 (ja) * 2003-11-11 2007-05-16 セイコーエプソン株式会社 電気光学装置および電子機器
JP4815761B2 (ja) * 2003-11-27 2011-11-16 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、電子機器
JP4876415B2 (ja) * 2005-03-29 2012-02-15 セイコーエプソン株式会社 有機ｅｌ装置の製造方法、デバイスの製造方法
JP4479642B2 (ja) * 2005-10-27 2010-06-09 セイコーエプソン株式会社 発光素子の製造方法
CN101325181B (zh) * 2008-08-05 2010-06-09 友达光电股份有限公司 薄膜晶体管阵列基板及其制作方法
KR20100050303A (ko) * 2008-11-05 2010-05-13 주식회사 동진쎄미켐 패턴 형성방법
KR101065317B1 (ko) * 2009-11-13 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101084177B1 (ko) * 2009-11-30 2011-11-17 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그의 제조 방법
JP5463882B2 (ja) * 2009-12-01 2014-04-09 ソニー株式会社 発光素子及びその製造方法
CN102884479B (zh) * 2010-05-04 2015-04-15 株式会社Lg化学 负性光致抗蚀剂组合物和器件的图案化方法
KR20130023643A (ko) * 2011-08-29 2013-03-08 삼성디스플레이 주식회사 유기 발광 디스플레이 패널 제조 장치와, 이를 이용한 유기 발광 디스플레이 패널의 제조 방법
CN102655116B (zh) * 2011-09-28 2014-03-26 京东方科技集团股份有限公司 阵列基板的制造方法
KR102009727B1 (ko) * 2012-11-26 2019-10-22 삼성디스플레이 주식회사 표시 장치, 표시 장치의 제조 방법 및 표시 장치를 제조하기 위한 캐리어 기판
KR102009357B1 (ko) * 2012-11-26 2019-08-09 엘지디스플레이 주식회사 유기전계 발광소자 및 이의 제조 방법
TWI559525B (zh) * 2012-12-27 2016-11-21 Ｌｇ顯示器股份有限公司 有機發光二極體顯示裝置及其製造方法
KR101989056B1 (ko) * 2013-01-03 2019-06-14 삼성디스플레이 주식회사 유기 발광 표시 장치
CN103187434A (zh) * 2013-04-01 2013-07-03 京东方科技集团股份有限公司 有机电致发光器件及制备有机电致发光器件的方法
KR102038817B1 (ko) * 2013-06-28 2019-11-01 엘지디스플레이 주식회사 유기전계 발광소자 및 이의 제조 방법
KR102069193B1 (ko) * 2013-07-22 2020-01-23 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조 방법
KR102120896B1 (ko) * 2013-07-25 2020-06-10 삼성디스플레이 주식회사 대향 타겟 스퍼터링 장치를 이용한 유기발광표시장치 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001043981A (ja) * 1999-05-24 2001-02-16 Toray Ind Inc 表示装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11678527B2 (en) 2020-05-25 2023-06-13 Samsung Display Co., Ltd. Display device and method of fabricating the same

Also Published As

Publication number Publication date
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