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KR102082322B1 - 자기 기억 소자의 제조 방법 - Google Patents

자기 기억 소자의 제조 방법 Download PDF

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KR102082322B1
KR102082322B1 KR1020130094925A KR20130094925A KR102082322B1 KR 102082322 B1 KR102082322 B1 KR 102082322B1 KR 1020130094925 A KR1020130094925 A KR 1020130094925A KR 20130094925 A KR20130094925 A KR 20130094925A KR 102082322 B1 KR102082322 B1 KR 102082322B1
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켄 토카시키
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삼성전자주식회사
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Abstract

자기 기억 소자의 제조 방법이 제공된다. 기판 상에 제 1 자성층, 터널배리어, 및 제 2 자성층을 차례로 증착되고, 상기 제 2 자성층, 상기 터널배리어, 및 상기 제 1 자성층을 식각하여 자기 터널 접합 구조체들이 형성된다. 산소를 포함하는 반응성 소스 가스로 이온 빔 식각(Ion Beam Etch) 공정을 수행하여, 상기 자기 터널 접합 구조체들의 측벽 상의 식각 잔류물을 제거함과 동시에 상기 자기 터널 접합 구조체들의 측벽을 산화시킨다.

Description

자기 기억 소자의 제조 방법{METHOD OF FORMING MAGNETIC MEMORY DEVICES}
본 발명은 자기 기억 소자에 관한 것으로, 보다 상세하게는, 자기 기억 소자의 제조 방법에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광받고 있다.
자기 기억 소자는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기 터널 접합은 두 개의 자성체들과 그 사이에 개재된 터널 배리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 상기 자기 터널 접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행하는 경우에 자기 터널 접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우에 자기 터널 접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 자기 기억 소자의 형성 시 발생되는 식각 잔류물을 용이하게 제거함과 동시에 그 측벽에 산화막을 형성할 수 있는 제조 방법을 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자의 제조 방법은, 기판 상에 제 1 자성층, 터널배리어, 및 제 2 자성층을 차례로 증착하는 것; 상기 제 2 자성층, 상기 터널배리어, 및 상기 제 1 자성층을 식각하여 자기 터널 접합 구조체들을 형성하는 것; 및 산소를 포함하는 반응성 소스 가스로 이온 빔 식각(Ion Beam Etch) 공정을 수행하여, 상기 자기 터널 접합 구조체들의 측벽 상의 식각 잔류물을 제거함과 동시에 상기 자기 터널 접합 구조체들의 측벽을 산화시키는 것을 포함할 수 있다.
상기 산소를 포함하는 반응성 소스 가스는 수소를 포함하지 않을 수 있다.
상기 산소를 포함하는 반응성 소스 가스는 O2, O3, NO, NO2, N2O, CO, CO2 중 적어도 하나를 포함할 수 있다.
상기 이온 빔의 입사 에너지는 1 keV 이하일 수 있다.
상기 이온 빔 식각 공정은 불활성 기체를 소스 가스로 하는 공정을 더 포함할 수 있다.
상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 제논(Xe) 중 적어도 하나를 포함할 수 있다.
상기 이온 빔 식각 공정은 상기 기판의 온도가 약10℃ 내지 약 300℃에서 수행될 수 있다.
상기 자기 터널 접합 구조체들의 측벽의 산화에 의하여 금속 산화물층이 형성될 수 있다.
상기 금속 산화물층의 두께는 약 1nm 내지 약 6nm일 수 있다.
상기 제 2 자성층, 상기 터널배리어, 및 상기 제 1 자성층을 식각하여 자기 터널 접합 구조체들을 형성하는 것은 반응성 이온 식각(reactive ion etching)에 의하여 수행될 수 있다.
기판 상에 자성층을 형성하는 것; 상기 자성층을 패터닝하여 서로 분리된 자성 패턴들 형성하는 것; 산소를 포함하는 반응성 소스 가스로 이온 빔 식각(Ion Beam Etch) 공정을 수행하여 상기 패터닝에 의하여 상기 자성 패턴들의 측벽 상에 형성된 도전성 식각 잔류물을 제거함과 동시에 상기 자성 패턴들의 측벽에 금속-산화물층을 형성하는 것을 포함할 수 있다.
상기 산소를 포함하는 반응성 소스 가스는 수소를 포함하지 않을 수 있다.
상기 산소를 포함하는 반응성 소스 가스는 O2, O3, NO, NO2, N2O, CO, CO2 중 적어도 하나를 포함할 수 있다.
상기 이온 빔의 입사 에너지는 1 keV 이하일 수 있다.
상기 이온 빔 식각 공정은 불활성 기체를 소스 가스로 하는 공정을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 자기 기억 소자의 형성 시 발생되는 식각 잔류물을 용이하게 제거함과 동시에 그 측벽에 산화층을 형성할 수 있다. 그 결과, 자기 기억 소자의 신뢰성이 향상될 수 있고 자기 기억 소자의 제조 방법이 단순화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 이온 빔 식각 공정을 설명하기 위한 개념도이다.
도 7은 본 발명의 실시예들에 따른 자기 터널 접합 구조체들을 포함하는 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 공정 흐름도이다. 도 2 내지 도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하여, 기판(100) 상에 자성 구조체(MLS)가 형성될 수 있다(S1). 상기 기판(100)은 실리콘 표면을 가지는 임의의 반도체 기반 구조일 수 있다. 상기 기판(100)은, 예를 들어 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs), 또는 반도체 구조에 의해 지지되는 실리콘 에피택셜층 중 하나일 수 있다.
일 예로, 상기 자성 구조체(MLS)는 차례로 형성된 제 1 전극층(111), 제 1 자성층(121), 터널 배리어층(131), 제 2 자성층(141), 제 2 전극층(151)을 포함할 수 있다. 상기 제 1 전극층(111) 및 상기 제 2 전극층(151)은 전이금속, 도전성 전이금속질화물 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성될 수 있다. 상기 제 1 자성층(121) 및 상기 제 2 자성층(141) 중 하나는 이하 설명될 자기 터널 접합(magnetic tunnel junction:MTJ)의 자유층을 형성하기 위한 층이고 다른 하나는 자기 터널 접합의 고정층을 형성하기 위한 층일 수 있다. 이하, 설명의 간소화를 위하여 상기 제 1 자성층(121)이 고정층을 형성하기 위한 층이고 상기 제 2 자성층(141)이 자유층을 형성하기 위한 층으로 설명되나, 이와 반대로, 상기 제 1 자성층(121)이 자유층을 형성하기 위한 층이고 상기 제 2 자성층(141)이 고정층을 형성하기 위한 층일 수 있다.
일 실시예에 있어서, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 자화 방향이 상기 터널 배리어층(131)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 본 실시예에서, 상기 제 1 자성층(121)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 상기 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.
상기 제 2 자성층(141)은 변화가능한 자화방향을 갖는 물질을 포함할 수 있다. 상기 제 2 자성층(141)은 강자성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 자성층(141)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 제 2 자성층(141)은 복수의 층으로 구성될 수 있다. 예를 들어, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
다른 실시예에 있어서, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 자화 방향이 상기 터널 배리어층(131)의 상면과 실질적으로 수직한 수직 자화 구조를 형성하기 위한 자성층들일 수 있다. 본 실시예에 있어서, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 "내재적 수평 자화 특성"은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 예를 들면, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)의 포화 자화량을 낮추기 위해, 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 상기 제 1 자성층(121) 및 상기 제 2 자성층(141)은 스퍼터링 또는 PECVD로 형성될 수 있다.
상기 터널 배리어층(131)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 터널 배리어층(131)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 상기 터널 배리어층(131)은 복수의 층들을 포함할 수 있다. 상기 터널 배리어층(131)은 화학 기상 증착으로 형성될 수 있다.
도 1 및 도 3을 참조하여, 상기 자성 구조체(MLS)를 패터닝하여 복수의 자기 터널 접합 구조체들(MS)이 형성될 수 있다(S2). 상기 패터닝 공정은 상기 제 2 전극층(151) 상에 마스크 패턴(162)을 형성한 후, 이를 식각 마스크로 이용하는 식각 공정에 의하여 수행될 수 있다. 일 예로, 상기 마스크 패턴(162)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 자기 터널 접합 구조체들(MS) 각각은 하부 전극(BE), 제 1 자성 패턴(ML1), 터널 배리어(TL), 제 2 자성 패턴(ML2), 및 상부 전극(TE)을 포함할 수 있다. 상기 식각 공정은 이온 스퍼터링(ion sputtering) 및/또는 반응성 이온 식각(Reactive ion etch: RIE)일 수 있다.
상기 패터닝 공정 시, 식각 부산물이 발생할 수 있다. 상기 자기 터널 접합 구조체들(MS)은 Pt, Pd, Co, Mg, Fe, 또는 희유 금속과 같은 금속 물질들을 다량 포함하고 있고, 그 결과, 상기 자기 터널 접합 구조체들(MS)을 형성하기 위한 식각 공정은 실리콘이나 절연막 등의 식각 공정에 비하여 식각 속도가 느리고 다수의 식각 부산물들을 발생시킬 수 있다. 또한, 식각 부산물들은 포화 증기압이 실리콘이나 실리콘 산화물과 같은 비금속 재료들을 식각할 때 발생되는 식각 부산물에 비하여 포화 증기압이 낮다. 그 결과, 식각 부산물들이 상기 자기 터널 접합 구조체들(MS)의 측벽에 잔류하여 다량의 도전성 식각 잔류물(171)이 생성될 수 있다. 설명의 간소화를 위하여, 상기 도전성 식각 잔류물(171)은 상기 자기 터널 접합 구조체들(MS)이 형성된 상기 기판(100) 상에 연속적으로 형성된 것으로 도시되었으나, 이에 한정되지 않는다. 특히, 상기 도전성 식각 잔류물(171)이 상기 터널 배리어(TL)의 측벽에 부착되는 경우, 자기 메모리 셀의 동작 시 상기 제 1 자성 패턴(ML1)과 상기 제 2 자성 패턴(ML2) 사이에 단락이 발생될 수 있으며, 상기 도전성 식각 잔류물(171)이 인접 자기 터널 접합 구조체들(MS)사이에 잔류되는 경우 인접 자기 터널 접합 구조체들(MS)이 원하지 않게 전기적으로 연결될 수 있다. 이와 같은 현상은 소자의 집적화에 따라 인접 자기 터널 접합 구조체들(MS) 사이의 간격이 약100nm 이하로 줄어듦에 따라 증가될 수 있다.
도 1 및 도 4를 참조하여, 상기 자기 터널 접합 구조체들(MS)에 산소를 포함하는 소스 가스로 이온 빔 식각(Ion Beam Etching: IBE)하는 건식 세정(cleaning) 공정이 수행될 수 있다. 그 결과, 상기 자기 터널 접합 구조체들(MS)의 측벽 상의 상기 도전성 식각 잔류물(171)이 제거됨과 동시에 상기 자기 터널 접합 구조체들(MS)의 측벽이 산화되어 측벽 산화막(SP)이 형성될 수 있다. 상기 측벽 산화막(SP)은 이 후의 공정에 의한 상기 제 1 자성 패턴(ML1)과 상기 제 2 자성 패턴(ML2) 사이의 단락 또는 인접 자기 터널 접합 구조체들(MS) 간의 단락을 방지할 수 있다.
일 예로, 상기 측벽 산화막(SP)은 금속 산화물을 포함할 수 있다. 상기 측벽 산화막(SP)의 두께는 약 1nm 내지 약 6nm일 수 있다. 이하, 도 6을 참조하여 상기 이온 빔 식각 공정이 보다 상세히 설명된다.
도 6은 본 발명의 일 실시예에 따른 이온 빔 식각 공정을 설명하기 위한 개념도이다. 본 발명의 일 실시예에 따른 이온 빔 식각은 이온 빔 반응기(200)에서 수행될 수 있다. 일 예로, 상기 이온 빔 식각 공정은 상기 기판(100)의 온도가 약 10℃ 내지 약 300℃ 에서 수행될 수 있다. 상기 이온 빔 반응기(200)는 공정 챔버(206) 내의 플라즈마 챔버(205)로 소스 가스(201)를 도입하는 가스 인렛(inlet, 202)과 전자를 발생시켜 도입된 소스 가스(201)로부터 플라즈마를 형성하는 고온 필라멘트(203)를 포함할 수 있다. 본 발명의 실시예들에 있어서, 상기 소스 가스(201)는 산소를 포함하는 반응성 가스일 수 있다. 일 예로, 상기 소스 가스(201)는 O2, O3, NO, NO2, N2O, CO, 및 CO2 중 적어도 하나를 포함할 수 있다. 상기 소스 가스(201)는 식각 손상을 줄이기 위하여 수소를 포함하지 않을 수 있다. 상기 소스 가스(201) 내의 산소 원자들은 고온 필라멘트(203)로부터 발생된 전자들에 의하여 이온 형태로 변경될 수 있다. 일 예로, 상기 소스 가스(201)로부터 형성된 플라즈마는 O+ 또는 O2 + 와 같은 산소 이온들을 포함할 수 있다. 상기 산소 이온들의 발생은 플라즈마 챔버(205) 내에서 수행될 수 있으며, 상기 플라즈마 챔버(205)의 외벽에는 전자석이 배치되어 상기 산소 이온의 발생을 촉진시킬 수 있다.
상기 산소 이온들은 그리드(grid, 211)에 의하여 상기 플라즈마 챔버(205) 밖으로 추출되고 가속되어 이온 빔(209)을 형성할 수 있다. 일 예로, 상기 그리드(211)는 상기 산소 이온들을 추출하기 위한 추출 그리드(extracting grid) 및 추출된 산소 이온들을 가속하기 위한 가속 그리드(accelerating grid)를 포함할 수 있다. 일 예로, 상기 추출 그리드에는 음전압이 인가되고 상기 가속 그리드에는 양전압이 인가될 수 있다. 상기 이온 빔(209)은 중화 필라멘트(neutralizer filament, 221)을 지나서 기판(100)에 도달할 수 있다. 일 예로, 상기 이온 빔(209)의 입사 에너지는 1keV 이하일 수 있다. 상기 중화 필라멘트(221)는 상기 산소 이온과 재결합하는 전자를 방출할 수 있다.
상기 기판(100)는 테이블(231) 상에 배치될 수 있으며, 상기 테이블(231)은 각도 조절이 가능하여 상기 이온 빔(209)이 상기 기판(100)에 충돌되는 각도가 조절될 수 있다. 일 예로, 상기 이온 빔(209)과 상기 기판(100) 사이의 각도는 약 0~60도일 수 있다. 상기 공정 챔버(206)는 진공 펌프(241)에 의하여 진공 상태를 유지할 수 있다.
일 예로, 상기 이온 빔 식각 공정은 상기 산소를 포함하는 소스 가스로 수행되는 제 1 공정에 추가하여 불활성 가스를 소스 가스로 수행되는 제 2 공정을 더 포함할 수 있다. 일 예로, 상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 및 크립톤(Xr) 중 적어도 하나를 포함할 수 있다. 상기 제 2 공정에서 입사 에너지는 상기 제 1 공정보다 작은 약 200eV 이하일 수 있다. 상기 제 2 공정은 상기 제 1 공정 전 또는 후에 수행될 수 있다.
본 발명의 실시예들에 따르면, 산소를 포함하는 소스 가스로 이온 빔 식각 공정을 수행하여 자기 터널 접합 구조체들의 측벽에 형성된 식각 부산물을 제거함과 동시에 상기 자기 터널 접합 구조체들의 측벽을 산화시킬 수 있다. 그 결과, 개별적인 공정없이 한 번의 공정으로 자성층들 사이 또는 인접 자기 터널 접합 구조체들 사이의 단락이 용이하게 방지될 수 있다.
도 5를 참조하여, 상기 자기 터널 접합 구조체들(MS) 사이를 채우는 층간 절연막(181)이 형성될 수 있다. 일 예로, 상기 층간 절연막(181)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 층간 절연막(181)을 형성하는 것은 상기 기판(100) 상에 절연막을 증착 한 후 평탄화 공정을 수행하여 상기 상부 전극(TE)을 노출하는 공정을 포함할 수 있다.
상기 자기 터널 접합 구조체들(MS) 상에 배선들(102)이 형성될 수 있다. 상기 배선들(102)은 전이금속, 도전성 전이금속질화물 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성될 수 있다. 상기 배선들(102)은 스퍼터링(Sputtering) 또는 플라즈마강화-화학기상증착(Plasma-Enhanced Chemical Vapor Deposition:PECVD)으로 형성될 수 있다.
도 7은 본 발명의 실시예들에 따른 자기 터널 접합 구조체들을 포함하는 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 7을 참조하면, 단위 메모리 셀(UMC)은 서로 교차하는 제 1 배선(L1) 및 제 2 배선(L2) 사이에서 이들을 연결한다. 상기 단위 메모리 셀(UMC)은 선택 소자(SW) 및 자기 터널 접합 구조체(MS)를 포함할 수 있다. 상기 선택 소자(SW) 및 상기 자기 터널 접합 구조체(MS)는 전기적으로 직렬로 연결될 수 있다. 상기 제 1 및 제 2 배선들(L1, L2) 중의 하나는 워드라인으로 사용되고 다른 하나는 비트라인으로 사용될 수 있다.
상기 선택 소자(SW)는 자기 터널 접합 구조체(MS)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SW)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SW)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SW)에 연결될 수 있다.
상기 자기 터널 접합 구조체(MS)는 제 1 자성 패턴(ML1), 제 2 자성 패턴(ML2) 및 이들 사이의 터널 배리어(TL)를 포함할 수 있다. 상기 제 1 및 제 2 자성 패턴들(ML1, ML2) 각각은 적어도 하나의 자성층을 포함할 수 있다. 일 실시예에 따르면, 상기 자기 터널 접합 구조체(MS)는 상기 제 1 자성 패턴(ML1)과 상기 선택 소자(SW) 사이에 개재되는 하부 전극(BE) 및 상기 제 2 자성 패턴(ML2)와 상기 제 2 배선(L2) 사이에 개재되는 상부 전극(TE)을 포함할 수 있다.
상기 제 1 자성 패턴(ML1) 및 제 2 자성 패턴(ML2) 중의 하나의 자화 방향는, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 본 명세서에서, 이러한 고정된 자화 특성을 갖는 자성층을 고정층이라 부를 것이다. 상기 제 1 자성 패턴(ML1) 또는 제 2 자성 패턴(ML2) 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 본 명세서에서, 이러한 가변적인 자화 특성을 갖는 자성층을 자유층이라 부를 것이다. 상기 자기 터널 접합 구조체(MS)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기 터널 접합 구조체(MS)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기 터널 접합 구조체(MS)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 기억 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 자기 기억 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따른 자기 기억 소자는 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 자기 기억 소자를 포함할 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
100:기판 101:제 1 배선
111:제 1 전극층 102:하부 전극층
121:제 1 자성층 131:터널 배리어층
141:제 2 자성층 151:제 2 전극층
162:마스크 패턴 171:도전성 식각 잔류물
200:이온 빔 반응기 201:소스 가스
MS:자기 터널 접합 구조체 SP:측벽 산화막
TL:터널 배리어

Claims (10)

  1. 기판 상에 제 1 자성층, 터널배리어, 및 제 2 자성층을 차례로 증착하는 것;
    상기 제 2 자성층, 상기 터널배리어, 및 상기 제 1 자성층을 식각하여 자기 터널 접합 구조체들을 형성하는 것; 및
    산소를 포함하는 반응성 소스 가스로 이온 빔 식각(Ion Beam Etch) 공정을 수행하여, 상기 자기 터널 접합 구조체들의 측벽 상의 식각 잔류물을 제거함과 동시에 상기 자기 터널 접합 구조체들의 측벽을 산화시키는 것을 포함하고,
    상기 이온 빔 식각 공정에 의하여 상기 제 1 자성층, 상기 터널배리어, 및 상기 제 2 자성층의 측벽들에 산화막이 형성되는 자기 기억 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산소를 포함하는 반응성 소스 가스는 수소를 포함하지 않는 자기 기억 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산소를 포함하는 반응성 소스 가스는 O2, O3, NO, NO2, N2O, CO, CO2 중 적어도 하나를 포함하는 자기 기억 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 이온 빔의 입사 에너지는 1 keV 이하인 자기 기억 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 이온 빔 식각 공정은 불활성 가스를 소스 가스로 수행되는 공정을 더 포함하는 자기 기억 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 제논(Xe) 중 적어도 하나를 포함하는 자기 기억 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 이온 빔 식각 공정은 상기 기판의 온도가 10℃ 내지 300℃에서 수행되는 자기 기억 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 자기 터널 접합 구조체들의 측벽의 산화에 의하여 금속 산화물층이 형성되는 자기 기억 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 금속 산화물층의 두께는 1nm 내지 6nm인 자기 기억 소자의 제조 방법.
  10. 삭제
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