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KR102059896B1 - 양자우물 구조를 갖는 1t 디램 셀 소자 - Google Patents

양자우물 구조를 갖는 1t 디램 셀 소자 Download PDF

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KR102059896B1
KR102059896B1 KR1020180127746A KR20180127746A KR102059896B1 KR 102059896 B1 KR102059896 B1 KR 102059896B1 KR 1020180127746 A KR1020180127746 A KR 1020180127746A KR 20180127746 A KR20180127746 A KR 20180127746A KR 102059896 B1 KR102059896 B1 KR 102059896B1
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KR
South Korea
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heterojunction
source region
channel length
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Inventor
조성재
유은선
이재윤
Original Assignee
가천대학교 산학협력단
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Publication date
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Abstract

본 발명은 1T 디램 셀 소자에 관한 것으로, 채널길이 방향과 수직하게 둘 이상의 이종접합면을 형성하고, 이를 통해 드레인 영역 쪽에 양자우물을 형성함으로써, GIDL이나 band-to-band tunneling 등으로도 구동할 수 있어, 저전압, 고속동작이 가능하며, retention time과 read current margin을 획기적으로 높일 수 있고, 높은 온도의 열악한 환경에서도 메모리 소자로 구동할 수 있다. 나아가, 실리콘 등 반도체 기판에서 수직으로 에피택시 등으로 적층하며 이종접합면을 형성할 수 있기 때문에, 기존의 CMOS 공정 기술을 이용할 수 있음은 물론, 채널길이에 따른 제한이 없이 소자가 차지하는 면적을 얼마든지 줄일 수 있는 효과도 있다.

Description

양자우물 구조를 갖는 1T 디램 셀 소자{ONE-TRANSISTOR DRAM CELL DEVICE HAVING QUANTUM WELL STRUCTURE}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 커패시터 없이 이종접합에 의한 양자우물 구조를 갖는 1T 디램 셀 소자에 관한 것이다.
현재 상용되는 디램(DRAM)의 단위 셀(unit cell)은 하나의 트랜지스터와 하나의 커패시터(1T1C)로 구성된다. 커패시터가 차지하는 면적은 트랜지스터의 면적 대비 매우 크며 charge sharing 효과로 커패시터를 스케일링을 하는데에는 큰 제약이 따른다.
그래서 고유전율을 갖는 커패시터 절연체 개발, 커패시터의 aspect ratio의 증가 등의 방향으로 DRAM 스케일링이 이루어지고 있지만, 실리콘(Si)과 집적 가능한 물질의 수가 적으며 신물질에 대한 연구 시간과 데이터 축적이 필요하고, high-level의 공정 기술이 요구되는 등 capacitor scaling에 따르는 여러 가지 어려움들이 DRAM의 스케일링을 저해하는 요소로 작용한다.
이러한 capacitor 스케일링의 어려움을 해결하기 위해 2001년에 capacitor-less 1T DRAM 소자가 최초로 제안되었으며, 이후로 지속적으로 연구되어 오고 있다. 그 중에 한국등록특허 제10-1085155호 및 제10-1835611호 등이 있다.
하지만 지금껏 제안된 1T DRAM 소자들은 DRAM의 중요한 지표인 retention time과 read current margin 측면에서 기존의 1T1C cell보다 비슷한 수준이거나 열화된 특성을 가지고 있다. 또한 대부분의 소자들이 SOI 기판 기반이며 cell size 축소에 어려움이 있어 현재 DRAM을 대체하는데 많은 제약이 있다.
본 발명은 종래 1T DRAM 소자가 갖는 문제점을 해소하기 위하여 제안된 것으로, 특히 벌크 실리콘 기판에서 CMOS 기술을 이용하여 제조할 수 있고, 채널을 수직으로 이종접합으로 드레인측에 양자우물을 형성하여 이를 전하저장 공간으로 이용함으로써, 채널길이에 따른 제한이 없고, 소자가 차지하는 면적을 현재보다 얼마든지 줄일 수 있고, GIDL이나 band-to-band tunneling으로 쓰기 동작을 할 수 있어 저전압, 고속동작이 가능하며, retention time과 read current margin을 획기적으로 향상시킬 수 있는 양자우물 구조를 갖는 1T 디램 셀 소자를 제공하자 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 1T 디램 셀 소자는 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성하되, 상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면을 갖고, 상기 제 1 반도체층은 상기 소스 영역과 동일한 반도체물질로 형성되어 동종접합되고, 상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고, 상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면과 상기 제 2 이종접합면으로 형성된 양자우물에 저장되는 것을 특징으로 한다.
상기 제 2 반도체층은 상기 제 1 반도체층과 상기 드레인 영역보다 작은 에너지 밴드갭을 갖는 것일 수 있다.
상기 제 1 반도체층은 상기 소스 영역 상에 수직하게 돌출되어 형성되고, 상기 제 2 반도체층과 상기 드레인 영역은 상기 제 1 반도체층 상에 순차적으로 적층되어 형성될 수 있다.
상기 바디 영역은 상기 소스 영역 상에 다각형 기둥형상으로 상기 제 1 반도체층과 상기 제 2 반도체층이 수직으로 적층되어 형성되고, 상기 게이트는 상기 다각형 기둥형상의 측면 상에 둘레로 이격되며 둘 이상 형성될 수 있다.
상기 소스 영역과 상기 드레인 영역은 반도체 기판에 수평으로 이격되어 형성되고, 상기 제 1 반도체층과 제 2 반도체층은 상기 소스 영역과 상기 드레인 영역의 사이에서 수평으로 형성될 수 있다.
상기 소스 영역과 상기 드레인 영역은 반도체 기판에 수평으로 이격되어 형성되고, 상기 바디 영역은 상기 소스 영역과 상기 드레인 영역의 사이에서 상기 제 1 반도체층과 제 2 반도체층이 다각형 수평막대 형상으로 형성되고, 상기 게이트는 상기 다각형 수평막대 형상의 측면 상에 둘레로 이격되며 둘 이상 형성될 수 있다.
상기 게이트는 상기 제 1 이종접합면과 상기 제 2 이종접합면을 덮으며, 상기 소스 영역으로부터 일정 거리 떨어진 위치에 둘 이상 형성될 수 있다.
상기 제 1 반도체층은 상기 소스 영역과 반대 도전형을 갖는 실리콘층이고, 상기 제 2 반도체층은 상기 제 1 반도체층과 같은 도전형으로 상기 제 1 반도체층보다 높은 농도로 도핑된 실리콘게르마늄층일 수 있다.
상기 실리콘층은 상기 소스 영역과 함께 벌크 실리콘기판으로 형성될 수 있다.
본 발명에 의한 1T 디램 셀 소자의 다른 실시 예로, 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성하되, 상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면을 갖고, 상기 제 1 반도체층은 상기 소스 영역과 동일한 반도체물질로 형성되어 동종접합되고, 상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고, 상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면과 상기 제 2 이종접합면으로 형성된 양자우물에 저장되고, 상기 게이트는 상기 소스 영역으로부터 상기 제 1 반도체층만큼 떨어진 위치에서 상기 제 2 반도체층 상에 둘 이상 형성될 수 있다.
본 발명에 의한 1T 디램 셀 소자의 다른 실시 예로, 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성하되, 상기 바디 영역은 채널길이 방향으로 제 1 반도체층 속에 일측에서 일정 길이로 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면, 상기 채널길이 방향과 평행하게 제 3 이종접합면을 갖고, 상기 제 1 반도체층은 상기 소스 영역과 동일한 반도체물질로 형성되어 동종접합되고, 상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고, 상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면, 상기 제 2 이종접합면 및 상기 제 3 이종접합면으로 형성된 양자우물에 저장될 수 있다.
본 발명에 의한 1T 디램 셀 소자의 다른 실시 예로, 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성하되, 상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 교대로 반복 형성되어 상기 채널길이 방향과 수직하게 둘 이상의 이종접합면을 갖고, 상기 소스 영역과 상기 드레인 영역은 상기 제 1 반도체층 또는 상기 제 2 반도체층과 동일한 반도체물질로 형성될 수 있다.
상기 드레인 영역과 접하는 반도체층은 상기 게이트 절연막의 두께와 같거나 작은 두께로 형성될 수 있다.
본 발명에 의한 1T 디램 셀 소자의 다른 실시 예로, 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성하되, 상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면을 갖고, 상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고, 상기 제 1 반도체층은 상기 소스 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 3 이종접합면으로 접하고, 상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면과 상기 제 2 이종접합면으로 형성된 양자우물에 저장되고, 상기 게이트는 상기 소스 영역으로부터 상기 제 1 반도체층만큼 떨어진 위치에서 상기 제 2 반도체층 상에 둘 이상 형성될 수 있다.
상기 드레인 영역은 상기 제 1 반도체층과 동일한 반도체물질로 형성되고, 상기 제 2 반도체층은 상기 제 1 반도체층과 상기 드레인 영역보다 작은 에너지 밴드갭을 가질 수 있다.
상기 제 1 반도체층은 상기 소스 영역과 동일한 도전형을 가질 수 있다.
상기 바디 영역은 상기 소스 영역 상에 사각 기둥형상으로 상기 제 1 반도체층과 상기 제 2 반도체층이 수직으로 적층되어 형성되고, 상기 게이트는 상기 사각 기둥형상의 측면 상에 둘레로 이격되며 네개 형성되고, 상기 네개 중 적어도 하나는 상기 전하를 상기 양자우물에서 유지하기 위한 유지전압이 인가되는 유지 게이트일 수 있다.
상기 제 1 반도체층은 실리콘탄소층이고, 상기 제 2 반도체층은 상기 제 1 반도체층과 반대 도전형의 실리콘층일 수 있다.
본 발명은 채널길이 방향과 수직하게 둘 이상의 이종접합면을 형성하고, 이를 통해 드레인 영역 쪽에 양자우물을 형성함으로써, GIDL이나 band-to-band tunneling 등으로도 구동할 수 있어, 저전압, 고속동작이 가능하며, retention time과 read current margin을 획기적으로 높일 수 있고, 높은 온도의 열악한 환경에서도 메모리 소자로 구동할 수 있는 효과가 있다.
또한, 실리콘 등 반도체 기판에서 수직으로 에피택시 등으로 적층하며 이종접합면을 형성할 수 있기 때문에, 기존의 CMOS 공정 기술을 이용할 수 있음은 물론, 채널길이에 따른 제한이 없이 소자가 차지하는 면적을 얼마든지 줄일 수 있는 효과도 있다.
도 1과 도 2는 본 발명의 제 1 실시 예에 의한 1T 디램 셀 소자의 구조를 보여주는 사시도 및 단면도이다.
도 3은 본 발명의 제 2 실시 예에 의한 1T 디램 셀 소자의 구조를 보여주는 단면도이다.
도 4는 본 발명의 제 3 실시 예에 의한 1T 디램 셀 소자의 구조를 보여주는 단면도이다.
도 5는 본 발명의 제 4 실시 예에 의한 1T 디램 셀 소자의 구조를 보여주는 단면도이다.
도 6은 본 발명의 제 5 실시 예에 의한 1T 디램 셀 소자의 구조를 보여주는 사시도이다.
도 7은 본 발명의 제 6 실시 예에 의한 1T 디램 셀 소자의 구조를 보여주는 단면도이다.
도 8은 본 발명의 제 7 실시 예에 의한 1T 디램 셀 소자의 구조를 보여주는 사사도이다.
도 9 내지 도 15는 도 1에 의한 1T 디램 셀 소자의 구조로 시뮬레이션한 결과로 얻은 전기적 특성도이다.
도 16 및 도 17은 도 7에 의한 1T 디램 셀 소자의 구조로 시뮬레이션한 결과로 얻은 전기적 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
<제 1 실시 예>
본 발명의 제 1 실시 예에 의한 1T 디램 셀 소자는, 도 1 및 도 2와 같이, 소스 영역(10)과 드레인 영역(20)을 연결하며 전하를 저장하는 바디 영역(30)과, 상기 바디 영역 상에 게이트 절연막(42, 44)을 사이에 두고 형성된 하나 이상의 게이트(52, 54)를 포함하여 구성되되, 상기 바디 영역(30)은 채널길이 방향으로 제 1 반도체층(32)과 제 2 반도체층(34)이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면(31a)을 갖는다.
여기서, 상기 제 1 반도체층(32)은 상기 소스 영역(10)과 동일한 반도체물질로 형성되어 동종접합되고, 상기 제 2 반도체층(34)은 상기 드레인 영역(20)과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면(31b)으로 접한다. 상기 채널길이 방향이란 상기 소스 영역(10)과 상기 드레인 영역(20)을 연결하는 방향을 말한다.
또한, 상기 전하는 상기 제 2 반도체층(34)에서 상기 제 1 이종접합면(31a)과 상기 제 2 이종접합면(31b)으로 형성된 양자우물에 저장되도록 함으로써, 상기 양자우물이 상기 드레인 영역(20)에 인접하여 형성되어, GIDL(gate-induced drain leakage)이나 band-to-band tunneling 등으로도 구동할 수 있고, 그 결과로 저전압 및 고속동작이 가능하게 된다.
상기 양자우물은 바디 영역(30)에 과잉 반송자(excess carrer)를 가두기 위한 것으로, 본 실시 예에서는 상기 채널길이 방향에 수직하게 형성된 제 1, 2 이종접합면(31a, 31b)을 이용한다. 이를 구현하기 위해 상기 제 2 반도체층(34)은 상기 제 1 반도체층(32)과 상기 드레인 영역(20)보다 작은 에너지 밴드갭을 갖도록 함이 바람직하다. 특히, 소자의 구동 반송자가 전자(electron)이고, 양자우물에 저장할 과잉 반송자가 정공(hole)일 경우에, 상기 에너지 밴드갭의 차이는 가전도대 옵셋(valence-band offset; VBO)이 큰 것에 기인하도록 상기 제 1, 2 반도체층(32, 34) 및 드레인(20) 물질을 선택함이 바람직하다.
상기 에너지 밴드갭의 조건을 만족하는 반도체물질이면, 상기 제 1, 2 반도체층(32, 34)으로 형성할 수 있다. 구체적인 예로, 상기 제 1 반도체층(32)은 상기 소스 영역(10)과 반대 도전형을 갖는 실리콘층이고, 상기 제 2 반도체층(34)은 상기 제 1 반도체층(32)과 같은 도전형으로 상기 제 1 반도체층(32)보다 높은 농도로 도핑된 실리콘게르마늄층일 수 있다. 여기서, 상기 제 1 반도체층(32)인 실리콘층은 상기 소스 영역(10)과 함께 벌크 실리콘기판에 일체로 형성될 수 있다.
도 9는 더욱 구체적인 실시 예로, 상기 소스 영역(10)은 n+ 실리콘 기판, 상기 제 1 반도체층(32)은 p형 실리콘층, 상기 제 2 반도체층(34)은 p+ 실리콘게르마늄층, 그리고 상기 드레인 영역(20)은 n+ 실리콘층으로 하여, 드레인 영역(20)에 인접한 p+ 실리콘게르마늄층에 정공 저장영역(hole storage region)으로 양자우물이 형성됨을 에너지 밴드도로 보여준다.
구조적인 측면에서, 도 1 및 도 2와 같이, 상기 제 1 반도체층(32)은 상기 소스 영역(10) 상에 수직하게 돌출되어 형성되고, 상기 제 2 반도체층(34)과 상기 드레인 영역(20)은 상기 제 1 반도체층(32) 상에 에피택시 등에 의하여 순차적으로 적층되어 형성될 수 있다. 이렇게 함으로써, 기존의 CMOS 공정 기술을 이용할 수 있음은 물론, 채널길이 방향과 수직인 이종접합면을 용이하게 형성할 수 있고, 채널길이에 따른 제한없이 소자가 차지하는 면적을 얼마든지 줄일 수 있는 장점이 있게 된다.
도 1 및 도 2에서는, 사각 기둥형상의 바디 영역(30) 상의 양 측면에 게이트 절연막(42, 44)을 사이에 두고 두개의 게이트(52, 54)가 형성된 예를 보여주나, 이에 한정되지 아니하고, 하나의 게이트 또는, 도 6과 같이, 각 측면에 하나씩 4개의 게이트(52, 54, 56, 58)를 형성할 수도 있다.
또한, 상기 바디 영역(30)은 사각 기둥형상에 제한되지 않고, 3각 이상의 다각형 기둥형상으로 상기 소스 영역(10) 상에 상기 제 1 반도체층(32)과 상기 제 2 반도체층(34)이 수직으로 적층되어 형성될 수도 있다. 이때, 상기 게이트는 상기 다각형 기둥형상의 측면 상에, 도 6과 같은 방식으로, 둘레로 이격되며 둘 이상 형성될 수 있다.
상기 실시 예에서, 상기 게이트가 둘 이상 형성될 경우, 적어도 하나는 양자우물에 저장된 전하를 유지하기 위한 유지전압이 인가되는 유지 게이트로 사용할 수 있게 되어, retention time과 read current margin을 획기적으로 높일 수 있고, 높은 온도의 열악한 환경에서도 메모리 소자로 구동할 수 있게 되는 장점이 있다.
도면에는 미첨부되었으나, 상기 실시 예의 응용으로, 상기 바디 영역(30)을 수평구조로 할 수도 있다. 이를 위해, 상기 소스 영역과 상기 드레인 영역은 반도체 기판에 수평으로 이격되어 형성되고, 상기 제 1 반도체층과 제 2 반도체층은 상기 소스 영역과 상기 드레인 영역의 사이에서 수평으로 형성하게 된다.
이 응용 예에서도, 상기 바디 영역은 상기 소스 영역과 상기 드레인 영역의 사이에서 상기 제 1 반도체층과 제 2 반도체층이 다각형 수평막대 형상으로 형성되고, 상기 게이트는 상기 다각형 수평막대 형상의 측면 상에 둘레로 이격되며 둘 이상 형성될 수 있다.
상술한 실시 예에서, 상기 게이트(52, 54; 56, 58)는 제 1 이종접합면(31a)과 제 2 이종접합면(31b)을 덮으며(오버랩), 소스 영역(10)으로부터 일정 거리(32a) 떨어진 위치(언더랩된 위치)에서 하나 또는 둘 이상 형성됨이 바람직하다. 물론, 상기 제 2 이종접합면(31b)은, 도 2와 같이, 게이트(52, 54)의 일측선상에 위치하도록 할 수 있으나, 게이트(52, 54)의 내측에 위치하게 함이, GIDL 등으로 구동시 쓰기전압을 낮출 수 있게 되어 바람직하다.
도 9 내지 도 15는 도 1에 의한 1T 디램 셀 소자의 구조로 시뮬레이션한 결과로 얻은 전기적 특성도이다.
도 9는 소스 영역(10)과 드레인 영역(20) 사이 채널방향의 상대적 거리에 따른 전자 전위 에너지로 표현한 에너지 밴드도이고, 도 10은 전하 저장노드로 양자우물이 형성되는 드레인쪽의 제 2 반도체층(34)이 실리콘(Si)으로 형성된 경우와 실리콘게르마늄(SiGe)으로 형성된 경우의 동작 대비도이다.
도 9에 의하면, 드레인쪽의 제 2 반도체층(34)에 Si과 SiGe간의 큰 가전자대 오프셋으로 양자우물을 형성하고, 여기에 정공들을 가두는 방식으로 데이터를 저장하며 채널 전위에 영향을 주는 양자우물의 구조를 동작에 이용함으로써, 상기 구조 만으로도 DRAM의 중요한 성능 지표 중 하나인 정보 저장 시간(retention time)과 읽기 전류 마진(read current margin)을 향상시킬 수 있음을 알 수 있다(도 9에서 SiGe는 Si0.7Ge0.3으로 하였음).
도 10에 의하면, 드레인쪽의 제 2 반도체층(34)을 SiGe으로 형성하여 채널의 일부인 SiGe에 정공의 양자우물을 형성하는 경우가 채널 모두를 Si으로 형성하는 경우보다 쓰기와 지우기 이후의 읽기 전류비가 107배 증가함을 알 수 있다.
도 11은 쓰기 동작과 지우기 동작시의 에너지 밴드도를 보여주고, 도 12는 상태 1을 읽을 때(Read "1", 실선)와 상태 0을 읽을 때(Read "0", 점선)의 읽기 동작시 에너지 밴드의 대비도이다.
도 11에 의하면, 제 2 반도체층(34)인 p+ SiGe와 드레인 영역(20)인 n+ Si 사이의 제 2 이종접합면(31b)에는 공핍층이 형성되고, 여기에 게이트(52, 54)를 포함한 소스 영역(10)과 드레인 영역(20)에 쓰기 전압이 인가된 경우(쓰기 동작), 도 11의 위의 에너지 밴드도와 같이, p+ SiGe 영역(34)의 가전자대(valence band)의 전자들이 n+ Si 드레인 영역(20)의 전도대(conduction band)의 빈자리로 터널링(tunneling)되고, p+ SiGe 영역(34)에는 정공들이 쌓이게 됨을 알 수 있다. 상기 정공들은 p+ SiGe 영역(34)에서 제 1 이종접합면(31a)과 제 2 이종접합면(31b)에서 가전도대 옵셋(valence-band offset; VBO)의 전위장벽으로 만들어진 양자우물에 갖히게 되면서 '상태 1'로 저장하게 된다.
한편, 지우기 동작시엔, 도 11의 아래 에너지 밴드도와 같이, p+ SiGe 영역(34)의 양자우물에 저장된 정공들을 드레인 영역(20)으로 drift와 diffusion을 통해 빼내면서 '상태 0'으로 된다.
도 11의 위의 에너지 밴드도는 도 9의 구조에서 쓰기 전압으로 VGS=-0.4V, VDS=1.2, 인가시간 5㎲로 한 경우로, GIDL이 생길 정도면 충분하므로, 저전압 구동이 가능하다. 도 11의 아래 에너지 밴드도는 도 9의 구조에서 지우기 전압으로 VGS=0V, VDS=-2.0V, 인가시간 5㎲로 한 경우이다.
도 12에 의하면, 쓰기 동작으로 정공들이 SiGe 영역(34)의 양자우물에 저장되어 있는 상태(즉, 상태 1)에서, 상기 저장된 정공들은 채널영역에 양의 전압을 인가하는 역할을 하여, SiGe 영역(34)의 에너지 밴드가 내려감을 알 수 있다(실선 참조). 즉, 지우기 동작으로 SiGe 영역(34)의 양자우물에 저장된 정공들을 배낸 경우의 상태(즉, 상태 0; 점선)보다 SiGe 영역(34)에서 에너지 밴드가 최대 0.93eV 내려감을 알 수 있다.
여기서, SiGe 영역(34)의 양자우물에 정공을 저장하는 효과로 동일한 읽기 전압에서 상태 1을 읽을 때(Read "1")와 상태 0을 읽을 때(Read "0")의 에너지 밴드가 달라지게 되어, 이로 인해 감지(detect)되는 드레인 전류의 양이 달라지는데, 이를 통해 메모리 셀(cell)의 저장 상태(state)를 구분하게 된다.
도 12의 에너지 밴드도는 도 9의 구조에서 읽기 전압으로 VGS=-0.37V, VDS=0.2, 인가시간 10㎲로 한 경우이다.
따라서, 도 11 및 도 12에서 확인되는 바와 같이, 쓰기 전압을 저전압으로 하였음에도 상태 1과 0에 대해 SiGe 영역(34)에서의 에너지 밴드를 최대 0.93eV로 차이나게 함으로써, 읽기 전류 마진(read current margin)을 획기적으로 높일 수 있고, 이는 후술하는 바와 같이 높은 온도의 열악한 환경에서도 1T 디램 소자로 구동할 수 있음을 예상할 수 있다.
도 13은 도 9의 구조에서 쓰기, 홀드(hold), 읽기, 홀드, 지우기, 홀드, 읽기, 홀드 8개 동작을 한 사이클로 하여 5사이클 반복한 경우의 전압 인가 조건과 각 동작시 드레인 전류를 보여준다. 도 13에 의하면, 쓰기와 지우기 동작은 5ns로10ns 이하임에도 상태 1과 0의 읽기 전류비가 109으로 큰 값을 얻을 수 있어, 저전압 구동뿐만 아니라 고속동작도 가능함을 알 수 있다.
도 14는 쓰기 동작 후 일정시간 간격으로 읽기 동작을 반복하여 측정한 상태 1의 읽기 전류(Read "1")와 지우기 동작 후의 상태 0의 읽기 전류(Read "0")의 비의 시간 특성인 리텐션(retention) 특성을 보여준다. 이에 의하면, 1.12초(s)이나 긴 시간동안 통상 참조되는 101 배 이상을 유지함을 알 수 있다. 따라서, 도 9의 구조는 양자우물의 전하 보유 특성인 리텐션 특성도 향상시킬 수 있음을 알 수 있다.
도 15는 도 9의 구조를 갖는 소자의 동작 환경에 따른 특성 대비도로, 25℃(점선)와 85℃(실선)에서 동일한 조건으로 동작하고 측정하여 그 결과를 대비한 것이다. 이에 의하면, 25℃(점선)와 85℃(실선) 양자의 Read "1"에는 차이가 거의 없고, Read "0"에 차이가 남을 알 수 있다. 그 결과로, 양자의 Read "1"과 Read "0"의 전류비는 102 이상 유지됨을 알 수 있다. 이로로부터, 도 9의 구조는 쓰기 동작으로 양자우물에 정공이 저장된 상태(상태 1)에서는 소자의 동작 환경이 85℃로 열악하더라도 우수한 리텐션(retention) 특성을 유지하여 메모리 소자로 구동할 수 있음을 알 수 있다.
<제 2 실시 예>
본 발명의 제 2 실시 예에 의한 1T 디램 셀 소자는, 도 3과 같이, 소스 영역(10)과 드레인 영역(20)을 연결하며 전하를 저장하는 바디 영역(30)과, 상기 바디 영역 상에 게이트 절연막(42, 44)을 사이에 두고 형성된 하나 이상의 게이트(52, 54)를 포함하여 구성되되, 상기 바디 영역(30)은 채널길이 방향으로 제 1 반도체층(32)과 제 2 반도체층(34)이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면(31a)을 갖고, 상기 게이트(52, 54)는 상기 소스 영역(10)으로부터 상기 제 1 반도체층(32a)만큼 떨어진 위치에서 상기 제 2 반도체층(34a) 상에 둘 이상 형성된다.
나머지 구성 및 응용 예는 상술한 제 1 실시 예와 동일하다.
<제 3 실시 예>
본 발명의 제 3 실시 예에 의한 1T 디램 셀 소자는, 도 4와 같이, 소스 영역(10)과 드레인 영역(20)을 연결하며 전하를 저장하는 바디 영역(30)과, 상기 바디 영역 상에 게이트 절연막(42, 44)을 사이에 두고 형성된 하나 이상의 게이트(52, 54)를 포함하여 구성되되, 상기 바디 영역(30)은 채널길이 방향으로 제 1 반도체층(32) 속에 드레인 쪽의 일측에서 일정 길이로 제 2 반도체층(34)이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면(31a), 상기 채널길이 방향과 평행하게 제 3 이종접합면(31c, 31d)을 갖고, 상기 제 2 반도체층(34)은 상기 드레인 영역(20)과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면(31b)으로 접하고, 상기 전하는 상기 제 2 반도체층(34)에서 상기 제 1 이종접합면(31a), 상기 제 2 이종접합면(31b) 및 상기 제 3 이종접합면(31c, 31d)으로 형성된 양자우물에 저장하게 된다.
여기서, 상기 제 3 이종접합면(31c, 31d)은 각 게이트(52)(54) 밑에 게이트 절연막(42, 44)의 두께와 같거나 작은 깊이로 제 1 반도체층(32)의 표면에서 떨어진 위치에 개별적으로 형성될 수도 있고, 하나의 원통형 또는 바디 영역(30)의 측면 형상에 맞추어 하나의 다각형으로 형성될 수도 있다.
나머지 구성 및 응용 예는 상술한 제 1 실시 예와 동일하다.
<제 4 실시 예>
본 발명의 제 4 실시 예에 의한 1T 디램 셀 소자는, 도 5와 같이, 소스 영역(10)과 드레인 영역(20)을 연결하며 전하를 저장하는 바디 영역(30)과, 상기 바디 영역 상에 게이트 절연막(42, 44)을 사이에 두고 형성된 하나 이상의 게이트(52, 54)를 포함하여 구성되되, 상기 바디 영역(30)은 채널길이 방향으로 제 1 반도체층(32)과 제 2 반도체층(34)이 이종접합으로 교대로 반복 형성되어 상기 채널길이 방향과 수직하게 둘 이상의 이종접합면(31a, 31e)을 갖고, 상기 소스 영역(10)과 상기 드레인 영역(20)은 각각 상기 제 1 반도체층(32) 및 상기 제 2 반도체층(34) 중에 접한 반도체층과 동일한 반도체물질로 형성된다.
도 5에서는 상기 바디 영역(30)으로 제 2 반도체층(34)에 제 1 반도체층(32d)이 한번 더 반복된 구조를 보여주나, 제 1 반도체층(32d)상에 제 2 반도체층(미도시)이 더 형성되며, 교대로 반복되어, 복수 개의 이종접합면(31a, 31e)이 형성되게 할 수도 있다.
이때, 상기 드레인 영역(20)과 접하는 반도체층(32d)은, 도 5와 같이, 상기 게이트 절연막(42, 44)의 두께와 같거나 작은 두께로 형성됨이 바람직하다. 이렇게 함으로써, 드레인 영역(20)에 인접한 이종접합면(31e)이 게이트(52, 54) 밑에 형성하게 되어, GIDL 등으로 구동시 쓰기전압을 낮출 수 있게 된다.
나머지 구성 및 응용 예는 상술한 제 1 실시 예와 동일하다.
<제 5 실시 예>
본 발명의 제 5 실시 예에 의한 1T 디램 셀 소자는, 도 6과 같이, 상술한 각 실시 예의 바디 영역(30)을 소스 영역(10) 상에 사각 기둥형상으로 형성하고, 상기 사각 기둥형상의 측면 상에 둘레로 이격되며 네개의 게이트(52, 54, 56, 58)가 형성된다. 제 1 실시 예에서 언급한 바와 같이, 바디 영역(30)의 형상은 사각 기둥형상에 제한되지 않고, 게이트도 4개에 한정되지 않는다.
여기서도, 상기 네개의 게이트(52, 54, 56, 58) 중 적어도 하나는 상기 바디 영역(30)에 형성되는 양자우물에 전하를 유지하기 위한 유지전압이 인가되는 유지 게이트로 사용될 수 있어, retention time과 read current margin을 획기적으로 높일 수 있고, 높은 온도의 열악한 환경에서도 메모리 소자로 구동할 수 있게 된다.
나머지 구성 및 응용 예는 상술한 제 1 실시 예와 동일하다.
<제 6 실시 예>
본 발명의 제 6 실시 예에 의한 1T 디램 셀 소자는, 도 7과 같이, 소스 영역(10)과 드레인 영역(20)을 연결하며 전하를 저장하는 바디 영역(30)과, 상기 바디 영역 상에 게이트 절연막(42, 44)을 사이에 두고 형성된 하나 이상의 게이트(52, 54)를 포함하여 구성되되, 상기 바디 영역(30)은 채널길이 방향으로 제 1 반도체층(33)과 제 2 반도체층(34b)이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면(31a)을 갖고, 상기 제 2 반도체층(34b)은 상기 드레인 영역(23)과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면(31b)으로 접하고, 상기 제 1 반도체층(33)은 상기 소스 영역(10)과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 3 이종접합면(31f)으로 접하고, 상기 전하는 상기 제 2 반도체층(34b)에서 상기 제 1 이종접합면(31a)과 상기 제 2 이종접합면(31b)으로 형성된 양자우물에 저장되고, 상기 게이트(52, 54)는 상기 소스 영역(10)으로부터 상기 제 1 반도체층(33)만큼 떨어진 위치에서 상기 제 2 반도체층(34b) 상에 둘 이상 형성된다.
여기서, 상기 드레인 영역(23)은 상기 제 1 반도체층(33)과 동일한 반도체물질로 형성되고, 상기 제 2 반도체층(34b)은 상기 제 1 반도체층(33)과 상기 드레인 영역(23)보다 작은 에너지 밴드갭을 갖는 것이 바람직하다. 특히, 소자의 구동 반송자가 전자(electron)이고, 양자우물에 저장할 과잉 반송자가 정공(hole)일 경우에, 상기 에너지 밴드갭 차이는 가전도대 옵셋(valence-band offset; VBO)이 큰 것에 기인하도록 상기 제 1, 2 반도체층(33, 34b) 및 드레인(20) 물질을 선택함이 바람직하다.
상기 에너지 밴드갭의 조건을 만족하는 반도체물질이면, 상기 제 1, 2 반도체층(33, 34b)으로 형성할 수 있다. 구체적인 예로, 상기 제 1 반도체층(33)은 상기 소스 영역(10)과 동일한 도전형을 갖는 실리콘탄소층이고, 상기 제 2 반도체층(34b)은 상기 제 1 반도체층(33)과 반대 도전형의 실리콘층일 수 있다.
상기 게이트 절연막(42, 44)은 하프늄옥사이드(HfO2)등 실리콘산화막(SiO2)보다 유전율이 높은 고유전물질로 형성할 수도 있다.
도 16는 더욱 구체적인 실시 예로, 상기 제 1 반도체층(33)은 소스 확장 영역으로 n+ 실리콘탄소층, 상기 제 2 반도체층(34b)은 p+ 실리콘층, 그리고 상기 드레인 영역(20)은 n+ 실리콘탄소층으로 하여, 드레인 영역(20)에 인접한 p+ 실리콘층에 정공 저장영역(hole storage region)으로 양자우물이 형성됨을 에너지 밴드도로 보여준다.
도 16에 의하면, n+ 실리콘탄소층과 p+ 실리콘층 간의 큰 가전도대 옵셋으로정공을 저장하기 위한 양자우물이 깊게 형성되어, 실리콘만으로 채널 영역을 형성하는 일반 Si 소자보다 retention 특성과 read margin을 크게 향상시킬 수 있음을 알 수 있다.
도 17은 도 16의 구조를 갖는 소자의 기본적인 메모리 동작을 보여주는 것으로, 동작 주기가 반복되더라도 약 106배의 큰 read margin을 유지하는 것을 알 수 있다.
<제 7 실시 예>
본 발명의 제 7 실시 예에 의한 1T 디램 셀 소자는, 도 8과 같이, 제 6 실시 예의 바디 영역(30)을 소스 영역(10) 상에 사각 기둥형상으로 형성하고, 상기 사각 기둥형상의 측면 상에 둘레로 이격되며 네개의 게이트(52, 54, 56, 58)가 형성된다. 제 1 실시 예에서 언급한 바와 같이, 바디 영역(30)의 형상은 사각 기둥형상에 제한되지 않고, 게이트도 4개에 한정되지 않는다.
여기서도, 상기 네개의 게이트(52, 54, 56, 58) 중 적어도 하나는 상기 바디 영역(30)에 형성되는 양자우물에 전하를 유지하기 위한 유지전압이 인가되는 유지 게이트로 사용될 수 있어, retention time과 read current margin을 획기적으로 높일 수 있고, 높은 온도의 열악한 환경에서도 메모리 소자로 구동할 수 있게 된다.
나머지 구성 및 응용 예는 상술한 제 1 실시 예 및 제 6 실시 예와 동일하다.
상술한 각 실시 예는 공통적으로 채널길이 방향과 수직하게 둘 이상의 이종접합면을 형성하고, 이를 통해 드레인 영역 쪽에 양자우물을 형성함으로써, GIDL이나 band-to-band tunneling 등으로도 구동할 수 있다. 그 결과로 저전압(1V 이하), 고속동작(5~7ns 쓰기/지우기 동작과 10ns 읽기 동작)이 가능하다.
또한, 채널 두께를 10nm로 retention time 열화(degradation) 없이 스케일링 가능하고, 드레인 영역에 인접하여 양자우물을 형성함으로써, 현재 상용중인 디램(DRAM) 셀에 버금가거나 우수한 긴 retention time(1s 이상)과 큰 read current margin(106 이상) 확보 가능하다.
나아가, 실리콘 등 반도체 기판에서 수직으로 에피택시 등으로 적층하며 이종접합면을 형성할 수 있기 때문에, 기존의 CMOS 공정 기술을 이용할 수 있음은 물론, 채널길이에 따른 제한이 없이 소자가 차지하는 면적을 얼마든지 줄일 수 있는 장점도 있다.
10: 소스 영역 20, 23: 드레인 영역
30: 바디 영역 31a, 31b, 31c, 31d, 31e, 31f: 이종접합
32, 33: 제 1 반도체층 34, 34a, 34b: 제 2 반도체층
42, 44: 게이트 절연막 52, 54, 56, 58: 게이트

Claims (18)

  1. 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성된 1T 디램 셀 소자에 있어서,
    상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면을 갖고,
    상기 제 1 반도체층은 상기 소스 영역과 동일한 반도체물질로 형성되어 동종접합되고,
    상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고,
    상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면과 상기 제 2 이종접합면으로 형성된 양자우물에 저장되는 것을 특징으로 하는 1T 디램 셀 소자.
  2. 제 1 항에 있어서,
    상기 제 2 반도체층은 상기 제 1 반도체층과 상기 드레인 영역보다 작은 에너지 밴드갭을 갖는 것을 특징으로 하는 1T 디램 셀 소자.
  3. 제 2 항에 있어서,
    상기 제 1 반도체층은 상기 소스 영역 상에 수직하게 돌출되어 형성되고,
    상기 제 2 반도체층과 상기 드레인 영역은 상기 제 1 반도체층 상에 순차적으로 적층되어 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  4. 제 2 항에 있어서,
    상기 바디 영역은 상기 소스 영역 상에 다각형 기둥형상으로 상기 제 1 반도체층과 상기 제 2 반도체층이 수직으로 적층되어 형성되고,
    상기 게이트는 상기 다각형 기둥형상의 측면 상에 둘레로 이격되며 둘 이상 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  5. 제 2 항에 있어서,
    상기 소스 영역과 상기 드레인 영역은 반도체 기판에 수평으로 이격되어 형성되고,
    상기 제 1 반도체층과 제 2 반도체층은 상기 소스 영역과 상기 드레인 영역의 사이에서 수평으로 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  6. 제 2 항에 있어서,
    상기 소스 영역과 상기 드레인 영역은 반도체 기판에 수평으로 이격되어 형성되고,
    상기 바디 영역은 상기 소스 영역과 상기 드레인 영역의 사이에서 상기 제 1 반도체층과 제 2 반도체층이 다각형 수평막대 형상으로 형성되고,
    상기 게이트는 상기 다각형 수평막대 형상의 측면 상에 둘레로 이격되며 둘 이상 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 게이트는 상기 제 1 이종접합면과 상기 제 2 이종접합면을 덮으며, 상기 소스 영역으로부터 일정 거리 떨어진 위치에 둘 이상 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  8. 제 7 항에 있어서,
    상기 제 1 반도체층은 상기 소스 영역과 반대 도전형을 갖는 실리콘층이고,
    상기 제 2 반도체층은 상기 제 1 반도체층과 같은 도전형으로 상기 제 1 반도체층보다 높은 농도로 도핑된 실리콘게르마늄층인 것을 특징으로 하는 1T 디램 셀 소자.
  9. 제 8 항에 있어서,
    상기 실리콘층은 상기 소스 영역과 함께 벌크 실리콘기판으로 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  10. 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성된 1T 디램 셀 소자에 있어서,
    상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면을 갖고,
    상기 제 1 반도체층은 상기 소스 영역과 동일한 반도체물질로 형성되어 동종접합되고,
    상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고,
    상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면과 상기 제 2 이종접합면으로 형성된 양자우물에 저장되고,
    상기 게이트는 상기 소스 영역으로부터 상기 제 1 반도체층만큼 떨어진 위치에서 상기 제 2 반도체층 상에 둘 이상 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  11. 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성된 1T 디램 셀 소자에 있어서,
    상기 바디 영역은 채널길이 방향으로 제 1 반도체층 속에 일측에서 일정 길이로 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면, 상기 채널길이 방향과 평행하게 제 3 이종접합면을 갖고,
    상기 제 1 반도체층은 상기 소스 영역과 동일한 반도체물질로 형성되어 동종접합되고,
    상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고,
    상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면, 상기 제 2 이종접합면 및 상기 제 3 이종접합면으로 형성된 양자우물에 저장되는 것을 특징으로 하는 1T 디램 셀 소자.
  12. 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성된 1T 디램 셀 소자에 있어서,
    상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 교대로 반복 형성되어 상기 채널길이 방향과 수직하게 둘 이상의 이종접합면을 갖고,
    상기 소스 영역과 상기 드레인 영역은 상기 제 1 반도체층 또는 상기 제 2 반도체층과 동일한 반도체물질로 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  13. 제 12 항에 있어서,
    상기 드레인 영역과 접하는 반도체층은 상기 게이트 절연막의 두께와 같거나 작은 두께로 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  14. 소스 영역과 드레인 영역을 연결하며 전하를 저장하는 바디 영역과, 상기 바디 영역 상에 게이트 절연막을 사이에 두고 형성된 하나 이상의 게이트를 포함하여 구성된 1T 디램 셀 소자에 있어서,
    상기 바디 영역은 채널길이 방향으로 제 1 반도체층과 제 2 반도체층이 이종접합으로 형성되어 상기 채널길이 방향과 수직하게 제 1 이종접합면을 갖고,
    상기 제 2 반도체층은 상기 드레인 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 2 이종접합면으로 접하고,
    상기 제 1 반도체층은 상기 소스 영역과 서로 다른 반도체물질로 형성되어 상기 채널길이 방향과 수직하게 제 3 이종접합면으로 접하고,
    상기 전하는 상기 제 2 반도체층에서 상기 제 1 이종접합면과 상기 제 2 이종접합면으로 형성된 양자우물에 저장되고,
    상기 게이트는 상기 소스 영역으로부터 상기 제 1 반도체층만큼 떨어진 위치에서 상기 제 2 반도체층 상에 둘 이상 형성된 것을 특징으로 하는 1T 디램 셀 소자.
  15. 제 14 항에 있어서,
    상기 드레인 영역은 상기 제 1 반도체층과 동일한 반도체물질로 형성되고,
    상기 제 2 반도체층은 상기 제 1 반도체층과 상기 드레인 영역보다 작은 에너지 밴드갭을 갖는 것을 특징으로 하는 1T 디램 셀 소자.
  16. 제 15 항에 있어서,
    상기 제 1 반도체층은 상기 소스 영역과 동일한 도전형을 갖는 것을 특징으로 하는 1T 디램 셀 소자.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 바디 영역은 상기 소스 영역 상에 사각 기둥형상으로 상기 제 1 반도체층과 상기 제 2 반도체층이 수직으로 적층되어 형성되고,
    상기 게이트는 상기 사각 기둥형상의 측면 상에 둘레로 이격되며 네개 형성되고, 상기 네개 중 적어도 하나는 상기 전하를 상기 양자우물에서 유지하기 위한 유지전압이 인가되는 유지 게이트인 것을 특징으로 하는 1T 디램 셀 소자.
  18. 제 17 항에 있어서,
    상기 제 1 반도체층은 실리콘탄소층이고,
    상기 제 2 반도체층은 상기 제 1 반도체층과 반대 도전형의 실리콘층인 것을 특징으로 하는 1T 디램 셀 소자.
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