[go: up one dir, main page]

KR102059101B1 - 터널 전계 효과 트랜지스터 - Google Patents

터널 전계 효과 트랜지스터 Download PDF

Info

Publication number
KR102059101B1
KR102059101B1 KR1020187008668A KR20187008668A KR102059101B1 KR 102059101 B1 KR102059101 B1 KR 102059101B1 KR 1020187008668 A KR1020187008668 A KR 1020187008668A KR 20187008668 A KR20187008668 A KR 20187008668A KR 102059101 B1 KR102059101 B1 KR 102059101B1
Authority
KR
South Korea
Prior art keywords
nanowire
compound semiconductor
layer
substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020187008668A
Other languages
English (en)
Other versions
KR20180042411A (ko
Inventor
다카시 후쿠이
가쓰히로 도미오카
Original Assignee
고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 filed Critical 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
Publication of KR20180042411A publication Critical patent/KR20180042411A/ko
Application granted granted Critical
Publication of KR102059101B1 publication Critical patent/KR102059101B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H01L29/812—
    • H01L27/095—
    • H01L29/06—
    • H01L29/66—
    • H01L29/778—
    • H01L29/78—
    • H01L29/808—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/021—Manufacture or treatment of gated diodes, e.g. field-controlled diodes [FCD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/123—Nanowire, nanosheet or nanotube semiconductor bodies comprising junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/86—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of Schottky-barrier gate FETs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명에 따른 터널 전계 효과 트랜지스터는, 채널과, 상기 채널의 일단(一端)에 직접 또는 간접적으로 접속된 소스 전극과, 상기 채널의 타단(他端)에 직접 또는 간접적으로 접속된 드레인 전극과, 상기 채널에 전계를 작용시켜, 상기 채널의 상기 소스 전극측의 접합부에 터널 현상을 발생시킴과 동시에, 상기 채널에 이차원 전자 가스를 발생시키는 게이트 전극을 가진다.

Description

터널 전계 효과 트랜지스터
본 발명은, 터널 전계 효과 트랜지스터(TFET) 구조와 고전자이동도 트랜지스터(HEMT) 구조를 포함한 터널 전계 효과 트랜지스터에 관한 것이다.
반도체 마이크로 프로세서 및 고집적 회로는, 금속-산화막-반도체(MOS) 전계 효과 트랜지스터(FET) 등의 소자를 반도체 기판상에 집적하여 제조된다. 일반적으로는, 상보형 MOSFET(CMOS)가 집적회로의 기본 소자(스위치 소자)가 된다. 반도체 기판의 재료에는, IV족 반도체인 실리콘이 주로 사용된다. CMOS를 구성하는 트랜지스터를 소형화함으로써, 반도체 마이크로 프로세서 및 고집적 회로의 집적도 및 성능을 향상시킬 수 있다. CMOS를 소형화할 때의 과제의 하나는, 전력 소비량의 증대이다. 전력 소비량 증대의 주된 원인으로서는, 1개의 마이크로칩에 탑재 가능한 CMOS의 수가 증가하는 것, 및 단채널 효과에 의한 리크 전류가 증대하는 것의 두가지를 들 수 있다. 이 들 중, 리크 전류의 증대는, 공급 전압의 증대를 초래하게 된다. 따라서, 각 CMOS에 대해서, 리크 전류를 억제하여, 구동 전압을 저감 시킬 필요가 있다.
CMOS의 스위치 특성을 나타내는 지표로서 서브스레숄드(subthreshold) 계수(mV/dec.)가 이용된다. 서브스레숄드 계수는, MOSFET를 ON상태로 하기 위한 최저 구동 전압에 상당한다. 종래의 MOSFET의 스위치 특성은, 전자 및 정공(캐리어)의 확산 현상에 기초하는 것이다. 따라서, 종래의 MOSFET에서는, 서브스레숄드 계수의 이론적인 최소값은 60 mV/dec.이고, 이것보다 작은 서브 스레숄드를 나타내는 스위치 특성을 실현할 수 없었다.
이 물리적인 이론 한계를 초과하여, 보다 작은 서브스레숄드 계수로 동작하는 스위치 소자로서 터널 전계 효과 트랜지스터(TFET)가 보고되고 있다. 터널 전계 효과 트랜지스터는, 단채널 효과가 없고, 그러면서 또 높은 ON/OFF비를 저전압으로 실현할 수 있기 때문에, 차세대 스위치 소자의 유력한 후보라고 생각되고 있다. 최근, III－V족 화합물 반도체 나노와이어를 이용한 터널 전계 효과 트랜지스터가 보고되어 있다(예를 들면, 비특허 문헌 1 참조).
비특허 문헌 1에는, p형 실리콘 (111) 기판과, 실리콘 기판의 (111)면상에 기판면에 대해서 법선 방향을 따라 배치된 InAs 나노와이어와, 실리콘 기판에 접속된 소스 전극과, InAs 나노와이어에 접속된 드레인 전극과, 실리콘 기판과 InAs 나노와이어와의 계면에 효과를 미칠 수 있는 위치에 배치된 게이트 전극을 가지는 터널 전계 효과 트랜지스터가 기재되어 있다. 이 터널 전계 효과 트랜지스터는, 작은 서브스레숄드 계수(60mV/dec. 이하)로 동작 가능하다고 보고되어 있다.
비특허 문헌 1: Tomioka, K., Yoshimura, M. and Fukui, T., "Sub 60 mV/decade Switch Using an InAs Nanowire-Si Heterojunction and Turn-on Voltage Shift with a Pulsed Doping Technique", Nano Lett., Vol.13, pp.5822-5826.
그렇지만, 종래의 터널 전계 효과 트랜지스터에는, 터널 수송을 이용하기 때문에, 전류치가 MOSFET에 비해 현저하게 작다고 하는 문제가 있다.
본 발명의 목적은, 작은 서브스레숄드 계수(60mV/dec. 이하)로 동작 가능하고, 그러면서 또 전류치가 종래의 터널 전계 효과 트랜지스터보다 큰 터널 전계 효과 트랜지스터를 제공하는 것이다.
본 발명자는, 터널 전계 효과 트랜지스터(TFET) 구조와 고전자이동도 트랜지스터(HEMT) 구조를 조합시켜, 1개의 게이트 전극으로 터널 현상 및 이차원 전자 가스를 동시에 발생시킴으로써, 상기 과제를 해결할 수 있는 것을 발견하여, 한층 더 검토를 가하여 본 발명을 완성시켰다.
즉, 본 발명은, 이하의 터널 전계 효과 트랜지스터 및 스위치 소자에 관한 것이다.
［1］ 채널과, 상기 채널의 일단(一端)에 직접 또는 간접적으로 접속된 소스 전극과, 상기 채널의 타단(他端)에 직접 또는 간접적으로 접속된 드레인 전극과, 상기 채널에 전계를 작용시켜, 상기 채널의 상기 소스 전극측의 접합부에 터널 현상을 발생시킴과 동시에, 상기 채널에 이차원 전자 가스를 발생시키는 게이트 전극을 가지는, 터널 전계 효과 트랜지스터.
［2］ ［1］에 있어서,
(111)면을 가지고, 제1 도전형으로 도프(dope)된 IV족 반도체로 되어있는 기판과, 상기 기판의 (111)면을 피복한, 개구부를 가지는 절연막과, 상기 개구부내에 노출한 상기 기판의 (111)면 및 해당 개구부의 주위의 상기 절연막상에 배치된, III－V족 화합물 반도체로 되어있는 코어 멀티 쉘 나노와이어와, 상기 기판에 접속된, 상기 소스 전극 및 상기 드레인 전극의 한쪽과, 상기 코어 멀티 쉘 나노와이어에 접속된, 상기 소스 전극 및 상기 드레인 전극의 다른쪽과, 상기 코어 멀티 쉘 나노와이어의 측면에 배치된 게이트 절연막과, 상기 게이트 절연막상에 배치된, 상기 코어 멀티 쉘 나노와이어의 적어도 일부에 전계를 작용시키는 상기 게이트 전극을 가지고, 상기 코어 멀티 쉘 나노와이어는, 상기 개구부내에 노출한 상기 기판의 (111)면에 접속된 제1 영역과, 상기 제1 영역에 접속된, 상기 제1 도전형과 다른 제2 도전형으로 도프된 제2 영역을 포함한, III－V족 화합물 반도체로 되어있는, 상기 채널로서의 중심 나노와이어와, 그 밴드 갭이 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체보다 큰 III－V족 화합물 반도체로 되어있는, 상기 중심 나노와이어의 측면을 피복하는 배리어(barrier)층과, 그 밴드 갭이 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체보다 크고, 그러면서 또 상기 배리어층을 구성하는 III－V족 화합물 반도체보다 작은, 상기 제2 도전형의 III－V족 화합물 반도체로 되어있는, 상기 배리어층을 피복하는 변조 도프층과, 그 밴드 갭이 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체의 밴드 갭 이상인 III－V족 화합물 반도체로 되어있는, 상기 변조 도프층을 피복하는 캡층을 가지고, 상기 제1 영역은, 진성 반도체이거나, 또는 상기 제2 영역의 불순물 밀도보다 낮고 상기 제2 도전형으로 도프되어 있고, 상기 배리어층 및 상기 캡층은, 각각, 진성 반도체이거나, 또는 상기 변조 도프층의 불순물 밀도보다 낮고 상기 제2 도전형으로 도프되어 있고, 상기 소스 전극 및 드레인 전극의 다른쪽은, 상기 중심 나노와이어의 상기 제2 영역에 접속되어 있고, 상기 게이트 전극은, 상기 기판의 (111)면과 상기 중심 나노와이어와의 접합계면과, 상기 중심 나노와이어의 상기 제1 영역에 전계를 작용시켜, 상기 접합계면에 터널 현상을 발생시킴과 동시에, 상기 제1 영역에 이차원 전자 가스를 발생시키는, 터널 전계 효과 트랜지스터.
［3］ ［2］에 있어서,
상기 코어 멀티 쉘 나노와이어는, 상기 배리어층 및 상기 변조 도프층의 사이에 배치되어 있는, 상기 변조 도프층을 구성하는 III－V족 화합물 반도체와 동일한 조성의 III－V족 화합물 반도체로 되어있는 제1 스페이서층과, 상기 변조 도프층 및 상기 캡층의 사이에 배치되어 있는, 상기 변조 도프층 및 상기 제1 스페이서층을 구성하는 III－V족 화합물 반도체와 동일한 조성의 III－V족 화합물 반도체로 되어있는 제2 스페이서층을 더 가지고, 상기 제1 스페이서층 및 상기 제2 스페이서층의 밴드 갭은, 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체의 밴드 갭보다 크고, 그러면서 또 상기 배리어층을 구성하는 III－V족 화합물 반도체의 밴드 갭보다 작은, 터널 전계 효과 트랜지스터.
［4］ ［2］또는［3］에 있어서,
상기 변조 도프층의 불순물 밀도는, 1017~1021cm－3의 범위내인, 터널 전계 효과 트랜지스터.
［5］ ［1］~［4］의 어느것인가 1항에 기재된 터널 전계 효과 트랜지스터를 포함하는 스위치 소자.
본 발명에 의하면, 작은 서브스레숄드 계수(60mV/dec. 이하)로 동작 가능하고, 그러면서 또 전류치가 큰 터널 전계 효과 트랜지스터 및 스위치 소자를 제공할 수 있다. 본 발명에 따른 터널 전계 효과 트랜지스터를 이용함으로써, 반도체 마이크로 프로세서 및 고집적 회로의 전력 소비량의 증대를 억제하면서, 반도체 마이크로 프로세서 및 고집적 회로의 집적도 및 성능을 향상시킬 수 있다.
도 1은, 본 발명에 따른 터널 전계 효과 트랜지스터의 등가 회로의 일례를 나타내는 도면이다.
도 2는, 본 발명의 한 실시형태에 따른 터널 전계 효과 트랜지스터의 구성을 나타내는 단면 모식도이다.
도 3a는, 도 2에 나타나는 터널 전계 효과 트랜지스터의 코어 멀티 쉘 나노와이어의 확대 단면도이다. 도 3a는, 코어 멀티 쉘 나노와이어의 변형 예의 확대 단면도이다.
도 4는, 도 2에 나타나는 터널 전계 효과 트랜지스터의 밴드 구조의 모식도이다.
도 5는, 도 2에 나타나는 터널 전계 효과 트랜지스터의 밴드 구조의 모식도이다.
도 6a~도 6c는, 도 2에 나타나는 터널 전계 효과 트랜지스터의 제조 방법의 일례를 나타내는 단면 모식도이다.
도 7a, 도 7b는, 도 2에 나타나는 터널 전계 효과 트랜지스터의 제조 방법의 일례를 나타내는 단면 모식도이다.
도 8은, 기판 온도를 상승시켰을 때, 및 기판 온도를 고온으로부터 저하시켰을 때에 생기는 실리콘 표면의 재구성 구조(표면 원자의 배열 주기가 변화하는 현상)의 분류도이다.
도 9a는, (111)면을 나타내는 모식도이다. 도 9b는, (111)1×1면을 나타내는 모식도이다.
도 10은, TFET－1용의 코어 멀티 쉘 나노와이어가 주기적으로 배열된 실리콘 기판의 주사 전자현미경 사진이다.
도 11은, TFET－1에 포함되는 HEMT 구조의 밴드 도면이다.
도 12는, TFET－1 및 TFET－2에 있어서의 드레인 전류와 서브스레숄드 계수와의 관계를 나타내는 그래프이다.
도 13a는, TFET－1에 있어서의 게이트 전압과 드레인 전류와의 관계를 나타내는 그래프이다. 도 13b는, TFET－1에 있어서의 드레인 전압과 드레인 전류와의 관계를 나타내는 그래프이다.
도 14a는, TFET－2에 있어서의 게이트 전압과 드레인 전류와의 관계를 나타내는 그래프이다. 도 14b는, TFET－2에 있어서의 드레인 전압과 드레인 전류와의 관계를 나타내는 그래프이다.
1. 터널 전계 효과 트랜지스터
본 발명에 따른 터널 전계 효과 트랜지스터(TFET)는, 채널과 채널의 일단에 직접 또는 간접적으로 접속된 소스 전극과, 채널의 타단에 직접 또는 간접적으로 접속된 드레인 전극과, 채널에 전계를 작용시키는 게이트 전극을 가진다. 게이트 전극은, 채널에 전계를 작용시켜, 채널의 소스 전극측의 접합부에 터널 현상을 발생시킴과 동시에, 채널에 이차원 전자 가스를 발생시킨다. 본 발명에 따른 터널 전계 효과 트랜지스터는, 터널 전계 효과 트랜지스터(TFET) 구조 및 고전자이동도 트랜지스터(HEMT) 구조의 양쪽을 가지는 것을 특징으로 한다. 도 1은, 본 발명에 따른 터널 전계 효과 트랜지스터의 등가 회로의 일례를 나타내는 도면이다. 이하, 본 발명에 따른 터널 전계 효과 트랜지스터의 일례로서 IV족 반도체로 되어있는 기판과, III－V족 화합물 반도체로 되어있는 코어 멀티 쉘 나노와이어를 포함하는 터널 전계 효과 트랜지스터에 대해 설명한다.
도 2는, 본 발명의 한 실시형태에 따른 터널 전계 효과 트랜지스터(100)의 구성을 나타내는 단면 모식도이다. 도 2에 나타나는 것처럼, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)는, 기판(110), 절연막(120), 코어 멀티 쉘 나노와이어(130), 소스 전극(140), 드레인 전극(150), 게이트 절연막(160), 게이트 전극(170) 및 절연 보호막(180)을 가진다. 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)에서는, 게이트 전극(170)에 전압을 인가(印加)했을 때에, 기판(110)의 (111)면과 코어 멀티 쉘 나노와이어(130)의 중심 나노와이어(131)와의 접합계면에 있어서 터널 현상이 발생함과 동시에, 중심 나노와이어(131)의 외주부에 있어서 이차원 전자 가스가 발생한다. 이하, 각 구성요소에 대해 설명한다.
기판(110)은, 실리콘이나 게르마늄 등의 IV족 반도체로 되어있고, (111)면을 가진다. 기판(110)은, 제1 도전형(n형 또는 p형)으로 도프되어 있다. 예를 들면, 기판은, n형 실리콘 (111) 기판 또는 p형 실리콘 (111) 기판이다.
절연막(120)은, 기판(110)의 (111)면을 피복하고 있고, 1또는 2이상의 개구부(開口部)를 가지고 있다. 절연막(120)은, 중심 나노와이어(131)를 기판(110)의 (111)면으로부터 성장시킬 때에 마스크 패턴으로서 기능한다. 절연막(120)의 재료는, 중심 나노와이어의 성장을 저해할 수 있고, 그러면서 또 절연체이면 특히 한정되지 않는다. 절연막(120)의 재료의 예에는, 산화 실리콘(SiO2), 질화 실리콘(SiN), 산화 알루미늄(Al2O3) 등이 포함된다. 절연막(120)은, 1층이어도 좋고, 2층 이상으로 되어 있어도 좋다. 절연막(120)의 막두께는, 절연 성능을 적절히 발휘할 수 있는 한 특히 한정되지 않는다. 예를 들면, 절연막(120)은, 막두께 20 nm의 산화 실리콘막이다.
절연막(120)의 개구부는, 기판(110)의 (111)면까지 관통해 있고, 개구부내에서는 기판(110)의 (111)면이 노출해 있다. 개구부는, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)를 제조할 때에, 중심 나노와이어(131)의 성장 위치, 굵기 및 형상을 규정한다. 개구부의 형상은, 특히 한정되지 않고, 임의로 결정할 수 있다. 개구부의 형상의 예에는, 삼각형, 사각형, 육각형 및 원형이 포함된다. 개구부의 외접원(外接圓)의 직경은, 2~500nm정도이면 좋다. 개구부의 수가 2 이상일 경우, 개구부의 중심간 거리는, 수십nm~수μm정도이면 좋다.
코어 멀티 쉘 나노와이어(130)는, III－V족 화합물 반도체로 되어있는, 직경 7.6nm~1μm, 길이 100nm~100μm의 코어 멀티 쉘 구조의 구조체이다. 코어 멀티 쉘 나노와이어(130)는, 절연막(120)의 개구부내에 노출한 기판(110)의 (111)면 및 그 주위의 절연막(120)상에, 그 장축(長軸)이 기판의 (111)면에 수직이 되도록 배치되어 있다. 보다 구체적으로는, 코어 멀티 쉘 나노와이어(130)의 중심 나노와이어(131)는, 절연막(120)의 개구부내에 노출한 기판(110)의 (111)면상에 배치되어 있고, 중심 나노와이어(131)의 측면을 피복하는 배리어층(134), 변조 도프층(135) 및 캡층(136)은, 개구부의 주위의 절연막(120)상에 배치되어 있다. 이와 같이, 기판(110)의 (111)면상에 중심 나노와이어(131)를 형성함으로써, 중심 나노와이어(131)를 (111)면에 수직이 되도록 배치할 수 있다.
도 3a는, 코어 멀티 쉘 나노와이어(130)의 확대 단면도이다. 도 3a에 나타나는 것처럼, 코어 멀티 쉘 나노와이어(130)는, 중심 나노와이어(131)와, 중심 나노와이어(131)의 측면(축방향으로 연장하는 중심선과 교차하지 않는 면)을 피복하는 배리어층(134)과, 배리어층(134)을 피복하는 변조 도프층(135)과, 변조 도프층(135)을 피복하는 캡층(136)을 가진다. 모든 피복층(배리어층134, 변조 도프층135 및 캡층136)은, 중심 나노와이어(131)의 측면을 피복하고 있지만, 중심 나노와이어(131)의 2개의 단면(축방향으로 연장하는 중심선과 교차하는 면)을 피복하고 있지 않다. 피복층 전체의 막두께는, 특히 한정되지 않지만, 2.8~250nm정도이면 좋다.
중심 나노와이어(131)는, III－V족 화합물 반도체로 되어있고, 기판(110)의 (111)면으로부터 절연막(120)의 개구부를 통해 윗쪽으로 뻗어 있다. 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체는, 2원 화합물 반도체, 3원 화합물 반도체, 4원 화합물 반도체, 그 이상의 원소로 되어있는 반도체의 어느것이라도 좋다. 2원 화합물 반도체의 예에는, InAs, InP, GaAs, GaN, InSb, GaSb 및 AlSb가 포함된다. 3원 화합물 반도체의 예에는, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb가 포함된다. 4원 화합물 반도체의 예에는, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 및 AlInGaPSb가 포함된다. 중심 나노와이어(131)의 굵기(축방향에 직교하는 단면의 외접원의 직경)는, 2~500nm정도이면 좋다. 또, 중심 나노와이어(131)의 길이는, 100nm~100μm정도이면 좋다. 예를 들면, 중심 나노와이어(131)는, 굵기 30nm 또는 70nm인 In0.7Ga0.3As 나노와이어 이다.
중심 나노와이어(131)는, 기판(110)의 (111)면에 접속된, 채널로서 기능하는 제1 영역(132)과, 제1 영역(132)에 접속된, 기판(110)의 도전형(제1 도전형)과 다른 제2 도전형(p형 또는 n형)으로 도프된 제2 영역(133)을 포함한다. 제1 영역(132)은, 진성 반도체이거나, 또는 제2 영역(133)의 불순물 밀도보다 낮고 제2 도전형(p형 또는 n형)으로 도프되어 있다. 바람직한 것은, 제1 영역(132)은, 진성 반도체이다. 예를 들면, 기판(110)이 p형 실리콘(111) 기판인 경우, 제1 영역(132)은, 논 도프의 In0.7Ga0.3As나노와이어로 되어 있고, 제2 영역(133)은, n형으로 도프된 In0.7Ga0.3As나노와이어로 되어있다. 또, 기판(110)이 n형 실리콘 (111) 기판인 경우, 제1 영역(132)은, 논 도프의 In0.7Ga0.3As나노와이어로 되어 있고, 제2 영역(133)은, p형으로 도프된 In0.7Ga0.3As나노와이어로 되어있다. 제2 영역(133)은, 드레인 전극(150)에 접속되어 있다. 중심 나노와이어(131)의 제1 영역(132)과 기판(110)의 (111)면과는, 기본적으로 무전위 이면서 무결함의 접합계면을 형성한다.
배리어층(134)은, 중심 나노와이어(131)의 측면을 피복하고 있다. 배리어층(134)은, 고전자이동도 트랜지스터(HEMT)의 역치를 정(+)으로 하는(게이트 전극170에 정(+)의 게이트 전압을 인가했을 경우에, 중심 나노와이어131내에 이차원 전자 가스를 형성하는) 기능을 담당하고 있다. 배리어층(134)은, 절연막(120)에 접촉하고 있지만, 기판(110)에는 접촉하고 있지 않다. 배리어층(134)은, 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체보다 밴드 갭이 크고, 그러면서 또 변조 도프층(135)을 구성하는 III－V족 화합물 반도체보다 밴드 갭이 큰 III－V족 화합물 반도체로 되어있다. 또, 배리어층(134)을 구성하는 III－V족 화합물 반도체는, 진성 반도체이거나, 또는 변조 도프층(135)의 불순물 밀도보다 낮고 제2 도전형(p형 또는 n형)으로 도프되어 있다. 바람직한 것은, 배리어층(134)은, 진성 반도체이다. 배리어층(134)을 구성하는 III－V족 화합물 반도체는, 이러한 조건을 만족시키면 특히 한정되지 않는다. 배리어층(134)을 구성하는 III－V족 화합물 반도체의 예는, 전술한 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체의 예와 동일하다. 배리어층(134)의 막두께는, 특히 한정되지 않고, 예를 들면 0.5~10nm정도이면 좋다. 예를 들면, 중심 나노와이어(131)가 InGaAs 나노와이어인 경우, 배리어층(134)은, 막두께 8nm의 도프되지 않은 InP층이다.
변조 도프층(135)은, 배리어층(134)을 피복하고 있다. 변조 도프층(135)은, 절연막(120)에 접촉하고 있지만, 기판(110)에는 접촉하고 있지 않다. 변조 도프층(135)은, 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체보다 밴드 갭이 크고, 그러면서 또 배리어층(134)을 구성하는 III－V족 화합물 반도체보다 밴드 갭이 작은 III－V족 화합물 반도체로 되어있다. 변조 도프층(135)을 구성하는 III－V족 화합물 반도체의 예는, 전술한 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체의 예와 동일하다. 변조 도프층(135)을 구성하는 III－V족 화합물 반도체는, 제2 도전형으로 도프되어 있다. 변조 도프층(135)의 불순물 밀도는, 1017~1020cm－3의 범위내인 것이 바람직하다. 변조 도프층(135)의 막두께는, 특히 한정되지 않고, 0.3~10nm정도이면 좋다. 예를 들면, 중심 나노와이어(131)가 InGaAs 나노와이어이고, 배리어층(134)이 InP층인 경우, 변조 도프층(135)은, 막두께 5nm의 Si가 도프된 InAlAs층이다.
캡층(136)은, 변조 도프층(135)을 피복하고 있다. 캡층(136)은, 코어 멀티 쉘 나노와이어(130)의 표면을 불활성화하는 기능 및 게이트 절연막(160)과 양호한 접합계면을 형성하는 기능을 담당하고 있다. 캡층(136)은, 절연막(120)에 접촉하고 있지만, 기판(110)에는 접촉하고 있지 않다. 캡층(136)은, 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체의 밴드 갭 이상의 밴드 갭의 III－V족 화합물 반도체로 되어있다. 또, 캡층(136)을 구성하는 III－V족 화합물 반도체는, 진성 반도체이거나, 또는 변조 도프층(135)의 불순물 밀도보다 낮고 제2 도전형(p형 또는 n형)으로 도프되어 있다. 바람직한 것은, 캡층(136)은, 진성 반도체이다. 캡층(136)을 구성하는 III－V족 화합물 반도체는, 이러한 조건을 만족시키면 특히 한정되지 않는다. 예를 들면, 캡층(136)을 구성하는 III－V족 화합물 반도체는, 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체와 동일해도 좋다. 캡층(136)을 구성하는 III－V족 화합물 반도체의 예는, 전술한 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체의 예와 동일하다. 캡층(136)의 막두께는, 특히 한정되지 않고, 1~10nm정도이면 좋다. 예를 들면, 중심 나노와이어(131)가 InGaAs 나노와이어인 경우, 캡층(136)은, 막두께 7nm의 도프되지 않은 InGaAs층이다.
도 3a는, 코어 멀티 쉘 나노와이어(130)의 변형 예의 확대 단면도이다. 도 3a에 나타나는 것처럼, 코어 멀티 쉘 나노와이어(130)는, 배리어층(134) 및 변조 도프층(135)의 사이에 배치된 제1 스페이서층(137)과, 변조 도프층(135) 및 캡층(136)의 사이에 배치된 제2 스페이서층(138)을 더 가지고 있어도 좋다. 제1 스페이서층(137) 및 제2 스페이서층(138)은, 어느것도 절연막(120)에 접촉하고 있지만, 기판(110)에는 접촉하고 있지 않다. 또, 제1 스페이서층(137) 및 제2 스페이서층(138)은, 어느것도 변조 도프층(135)을 구성하는 III－V족 화합물 반도체와 동일한 조성의 III－V족 화합물 반도체로 되어있다. 제1 스페이서층(137)을 구성하는 III－V족 화합물 반도체의 밴드 갭은, 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체의 밴드 갭보다 크고, 그러면서 또 배리어층(134)을 구성하는 III－V족 화합물 반도체의 밴드 갭보다 작다. 제1 스페이서층(137) 및 제2 스페이서층(138)의 막두께는, 예를 들면 1~10nm정도이면 좋다. 예를 들면, 중심 나노와이어(131)가 InGaAs 나노와이어이고, 배리어층(134)이 InP층이고, 변조 도프층(135)이 InAlAs층인 경우, 제1 스페이서층(137) 및 제2 스페이서층(138)은, 각각 막두께 10nm의 도프되지 않은 InAlAs층이다.
소스 전극(140)은, 터널 전계 효과 트랜지스터(100)의 소스 영역에 접속되고, 드레인 전극(150)은, 터널 전계 효과 트랜지스터(100)의 드레인 영역에 접속된다. 예를 들면, 기판(110)이 소스 영역으로서 기능하고, 중심 나노와이어(131)의 제1 영역(132)이 채널로서 기능하고, 중심 나노와이어(131)의 제2 영역(133)이 드레인 영역으로서 기능하는 경우는, 도 2에 나타나는 것처럼, 소스 전극(140)은 기판(110)에 접속되고, 드레인 전극(150)은 중심 나노와이어(131)의 제2 영역(133)에 접속된다. 한편, 중심 나노와이어(131)의 제2 영역(133)이 소스 영역으로서 기능하고, 중심 나노와이어(131)의 제1 영역(132)이 채널로서 기능하고, 기판(110)이 드레인 영역으로서 기능하는 경우는, 소스 전극(140)은 중심 나노와이어(131)의 제2 영역(133)에 접속되고, 드레인 전극(150)은 기판(110)에 접속된다. 기판(110)에 접속되는 전극의 종류는, 특히 한정되지 않지만, 기판(110)에 오믹 접촉할 수 있는 금속막, 합금막, 금속 다층막 또는 실리사이드 금속막이 바람직하다. 기판(110)에 오믹 접촉할 수 있는 금속 다층막의 예에는, Ti/Au다층막 및 Ni/Au다층막이 포함된다. 기판(110)에 오믹 접촉할 수 있는 실리사이드 금속막의 예에는, NiSi막 및 TiSi막이 포함된다. 중심 나노와이어(131)의 제2 영역(133)에 접속되는 전극의 종류는, 특히 한정되지 않지만, 제2 영역(133)에 오믹 접촉할 수 있는 금속막, 합금막 또는 금속 다층막이 바람직하다. 제2 영역(133)에 오믹 접촉할 수 있는 금속막의 예에는, Mo가 포함된다. 제2 영역(133)에 오믹 접촉할 수 있는 다층 금속막의 예에는, Ti/Au다층막, Ni/Ge/Au다층막, Ge/Au/Ni/Au다층막, Ti/Pt/Au다층막 및 Ti/Pd/Au다층막이 포함된다. 본 실시형태에서는, 소스 전극(140)은, 기판(110)상에 형성된 Ti/Au다층막이고, 드레인 전극(150)은, 코어 멀티 쉘 나노와이어(130) 및 절연 보호막(180) 상에 배치된 Ti/Au다층막 또는 Ge/Au/Ni/Au다층막이다.
게이트 절연막(160)은, 코어 멀티 쉘 나노와이어(130)의 측면(양단면을 제외한 모든 면)을 피복하고 있다. 게이트 절연막(160)의 재료는, 절연체이면 특히 한정되지 않지만, 고유전체인 것이 바람직하다. 게이트 절연막(160)의 재료의 예에는, 산화 실리콘(SiO2), 산화 알루미늄(Al2O3), 하프늄 알루미네이트(HfAlOx), 산화 지르코늄(ZrO2) 및 산화 랜턴(La2O3)이 포함된다. 예를 들면, 게이트 절연막(160)은, 막두께 14nm의 하프늄 알루미네이트막이다.
게이트 전극(170)은, 코어 멀티 쉘 나노와이어(130)의 제1 영역(132)의 주위를 덮듯이 게이트 절연막(160)상에 배치되어 있다. 본 실시형태에서는, 게이트 전극(170)은, 게이트 절연막(160) 상에 배치되어 있다. 게이트 전극(170)은, 채널(중심 나노와이어131의 제1 영역132)에 전계를 작용시켜 터널 현상 및 이차원 전자 가스를 동시에 발생시킨다. 구체적으로는, 게이트 전극(170)은, 기판(110)의 (111)면과 중심 나노와이어(131)와의 접합계면과, 중심 나노와이어(131)의 제1 영역(132)에 전계를 작용시킨다. 게이트 전극(170)은, 기판(110)과 중심 나노와이어(131)와의 접합계면에 전계를 작용시킴으로써, 이 접합계면에 있어서 터널 현상을 발생시킨다. 동시에, 게이트 전극(170)은, 중심 나노와이어(131)의 제1 영역(132)에 전계를 작용시킴으로써, 중심 나노와이어(131)의 외주부에 있어서 이차원 전자 가스를 발생시킨다. 게이트 전극(170)의 상단(上端)의 위치와, 중심 나노와이어(131)에 있어서의 제1 영역(132) 및 제2 영역(133)의 경계 위치와의 관계는, 도 2의 개략도에 나타나는 것처럼 게이트 전극(170)의 상단(上端)이 제1 영역(132) 및 제2 영역(133)의 경계보다 아래 쪽(기판110측)에 위치하는 것이 바람직하지만, 특히 한정되지 않는다.
게이트 전극(170)의 종류는, 도전성을 가지고 있으면 특히 한정되지 않고, 예를 들면 금속막, 금속 다층막, 금속 화합물막 또는 그 이외의 도전성막이다. 금속막을 구성하는 금속의 예에는, W, Ti, Pt, Au 및 Mo가 포함된다. 금속 다층막의 예에는, Ti/Au다층막이 포함된다. 금속 화합물막의 예에는, 질화 탄탈(TaN) 막 및 질화 텅스텐(WN) 막이 포함된다. 본 실시형태에서는, 게이트 전극(170)은, 게이트 절연막(160) 상에 형성된 Ti/Au다층막이다.
절연 보호막(180)은, 코어 멀티 쉘 나노와이어(130), 게이트 절연막(160) 및 게이트 전극(170)을 피복하는, 절연 수지로 되어있는 막이다.
본 실시형태에 따른 터널 전계 효과 트랜지스터(100)에서는, IV족 반도체로 되어있는 기판(110)의 (111)면과 III－V족 화합물 반도체로 되어있는 중심 나노와이어(131)와의 접합계면은, 무전위 이면서 무결함인 것이 바람직하지만, 소수의 전위 또는 결함을 포함하고 있어도 좋다. 구체적으로는, 상기 접합계면에 있어서의 미스피트 전위의 주기는, 기판(110)을 구성하는 IV족 반도체와 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체와의 격자 부정합으로부터 계산되는 미스피트 전위의 주기보다 크면 된다. 또, 상기 접합계면에 있어서의 관통전위의 밀도는, 0~1010개/cm2의 범위내이면 좋다. 후술하는 제조 방법으로 중심 나노와이어(131)를 형성함으로써, 기본적으로 무전위 이면서 무결함의 접합계면을 가지는 본 실시형태의 터널 전계 효과 트랜지스터(100)를 제조할 수 있다.
본 실시형태에 따른 터널 전계 효과 트랜지스터(100)에서는, IV족 반도체로 되어있는 기판(110)의 (111)면과 III－V족 화합물 반도체로 되어있는 중심 나노와이어(131)와의 접합계면이 터널층으로서 기능한다. 예를 들면, 기판(110)이 소스 영역으로서 기능할 때는, 게이트 전극(170)에 정(+)의 전압을 인가함으로써, 소스 영역(기판110) 내의 캐리어가 터널 현상에 의해 채널 영역(중심 나노와이어131의 제1 영역132) 내로 이동한다(ON상태가 된다). 한편, 중심 나노와이어(131)의 제2 영역(133)이 소스 영역으로서 기능할 때는, 채널 영역(중심 나노와이어의 제1 영역) 내의 캐리어가 터널 현상에 의해 드레인 영역(기판110) 내로 이동한다(ON상태가 된다). 이 동작은, CMOS 스위치의 n형 또는 p형 MOSFET의 스위치 동작에 상당한다. 중심 나노와이어(131)를 구성하는 III－V족 화합물 반도체의 종류에 의해 접합계면의 에너지 장벽의 높이가 바뀌기 때문에, III－V족 화합물 반도체의 종류를 바꿈으로써, ON상태에 필요한 공급 전압을 임의로 제어할 수 있다.
또, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)에서는, 게이트 전극(170)에 정(+)의 전압을 인가함으로써, 채널 영역(중심 나노와이어131의 제1 영역132)의 외주부에 고이동도의 이차원 전자 가스가 발생하고, 소스 영역(기판110 또는 중심 나노와이어131의 제2 영역133) 내의 캐리어가 채널 영역(중심 나노와이어131의 제1 영역132)의 이차원 전자 가스를 경유하여 드레인 영역(중심 나노와이어131의 제2 영역133 또는 기판110)으로 이동한다(ON상태가 된다). 즉, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)는, 터널 전계 효과 트랜지스터(TFET)로서 뿐만이 아니라 고전자이동도 트랜지스터(HEMT) 로서도 동작한다. 따라서, 본 실시형태의 터널 전계 효과 트랜지스터(100)는, 종래의 터널 전계 효과 트랜지스터보다 큰 전류치를 실현할 수 있다.
도 4는, 기판(110)이 p형 실리콘 (111) 기판이며, 중심 나노와이어(131)의 제2 영역(133)이 n형으로 도프되어 있는 경우에 있어서의, 터널 전계 효과 트랜지스터(100)의 밴드 구조의 모식도이다. 도 5는, 기판(110)이 n형 실리콘 (111) 기판이며, 중심 나노와이어(131)의 제2 영역(133)이 p형으로 도프되어 있는 경우에 있어서의, 터널 전계 효과 트랜지스터(100)의 밴드 구조의 모식도이다. 이들 도면에 나타나는 것처럼, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)에서는, 게이트 전극(170)에 정(+)의 전압을 인가함으로써, 기판(110)내의 캐리어가 터널 현상에 의해 중심 나노와이어(131)내로 이동함과 동시에, 중심 나노와이어(131)내로 이동한 캐리어가 이차원 전자 가스내를 고속으로 이동한다(ON상태가 된다). 이와 같이, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)는, 터널 수송 및 이차원 전자 가스에 의한 스위칭을 동시에 실현함으로써, 작은 서브스레숄드 계수(60 mV/dec. 이하)와 전류치의 증대를 양립할 수 있다(실시예 참조).
본 실시형태에 따른 터널 전계 효과 트랜지스터(100)를 스위치 소자로서 이용함으로써, 반도체 디바이스의 소비 전력을 삭감할 수 있다. 그 결과, 에너지 절약 및 환경 부하 저감도 실현할 수 있다.
2. 터널 전계 효과 트랜지스터의 제조 방법
다음에, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)의 제조 방법에 대해 설명한다. 도 6a~도 6c 및 도 7a, 도 7b는, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)의 제조 방법의 일례를 나타내는 단면 모식도이다. 이들 도면에 나타나는 것처럼, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)는, 예를 들면, 1) 기판(110)을 준비하는 제1 스텝(도 6a)과, 2) 코어 멀티 쉘 나노와이어(130)를 형성하는 제2 스텝(도 6b 및 도 6c)과, 3) 게이트 전극(170)을 형성하는 제3 스텝(도 7a)과, 4) 소스 전극(140) 및 드레인 전극(150)을 형성하는 제4 스텝(도 7b)에 의해 제조될 수 있다. 이하, 각 공정에 대해 설명한다.
1) 기판의 준비
제1 스텝에서는, 개구부를 가지는 절연막(120)으로 피복된 기판(110)을 준비한다(도 6a). 기판(110)의 종류는, (111)면을 가지는 IV족 반도체로 되어있는 기판이면 특히 한정되지 않는다. 기판(110)은, 제1 도전형(n형 또는 p형)으로 도프되어 있다. 예를 들면, 기판(110)은, n형 실리콘 (111) 기판 또는 p형 실리콘 (111) 기판이다. 기판(110)이 (111)면을 갖지 않는 기판(실리콘100 기판 등)인 경우는, 이방성 에칭 등에 의해 (111)면을 노출시킨다.
절연막(120)의 재료는, 무기 절연 재료이면 특히 한정되지 않는다. 무기 절연 재료의 예에는, 산화 실리콘, 질화 실리콘 등이 포함된다. (111)면을 피복하는 절연막(120)의 두께는, 특히 한정되지 않지만, 예를 들면 20nm정도이면 좋다. 산화 실리콘막은, 예를 들면 실리콘 기판을 열산화함으로써 형성될 수 있다. 물론, 절연막(120)은, 스팩터법 등의 일반적인 박막 형성법에 의해 형성되어도 좋다.
절연막(120)에는, 중심 나노와이어(131)를 성장시키기 위한 1또는 2이상의 개구부가 형성된다. 개구부는, 전자빔 리소그래피나, 포토 리소그래피, 나노임프린트 리소그래피 등의 미세 패턴 가공 기술을 이용함으로써 형성될 수 있다. 기판(110)의 (111)면은, 개구부를 통해 외부로 노출한다. 개구부의 형상은, 특히 한정되지 않고, 임의로 결정할 수 있다. 개구부의 형상의 예에는, 삼각형, 사각형, 육각형 및 원형이 포함된다. 개구부의 외접원의 직경은, 예를 들면 2~100nm정도이면 좋다. 개구부가 너무 크면, 기판(110)의 (111)면과 중심 나노와이어(131)와의 접합계면에 다수의 전위 또는 결함이 형성될 염려가 있다. 1개의 기판(110) 상에 복수의 개구부를 주기적으로 배열할 경우, 개구부의 간격은 10nm~수μm정도이면 좋다.
통상, 기판(110)의 표면에는, 자연 산화막이 형성되어 있다. 이 자연 산화막은, 중심 나노와이어(131)의 성장을 저해하므로, 제거되는 것이 바람직하다. 그래서, 기판(110)의 (111)면을 덮는 절연막(120)에 개구부를 마련한 후, 고온 열처리 함으로써, 개구부내에서 노출해 있는 (111)면에 형성된 자연 산화막을 제거하는 것이 바람직하다. 고온 열처리는, 예를 들면 수소 가스나 질소 가스, 아르곤 가스 등의 불활성 가스 분위기 중에서 약 900℃의 조건에서 열처리 하면 좋다. 이와 같이 고온 열처리를 행함으로써, 개구부를 통해 노출한 (111)면을 피복하는 자연 산화막이 제거됨과 동시에, IV족 반도체와 자연 산화막과의 계면에 있어서의 결정 구조로부터, 산소 원자가 제거된다. 이 산소 원자가 제거된 자리에는, 산소 원자 대신에 III족 원자 또는 V족 원자가 흡착한다(후술).
고온 열처리 후의 (111)면은, 1×1 구조로 구성된다. 그런데, 그대로 기판(110)의 온도를 내리면, 도 8에 나타나는 분류(화합물 반도체 성장 온도 범위)와 같이 불규칙한 원자 배열이 기판(110)의 표면에 형성된다. 그렇지만, 온도를 400℃정도로까지 더 내리면, 다시 기판(110)의 표면이 1×1 구조로 회복한다. 그래서, 본 실시형태에 따른 제조 방법에서는, 고온 열처리 후에, 기판(110)의 온도를 일단 저온(약 400℃정도)으로 내린다. 여기서 「저온」이란, 중심 나노와이어(131)를 성장시키는데 필요한 온도보다 낮은 온도를 말한다. 이와 같이 기판(110)의 온도를 저하시킴으로써, 기판(110)의 (111) 2×1면을 (111) 1×1면으로 변환할 수 있다. 「(111) 2×1면」이란, 도 9a에 나타나는 것처럼, 원자 배열을 구성하는 최소단위가 2 원자 간격×1 원자 간격으로 되어 있는 면을 말한다. 한편, 「(111) 1×1면」이란, 도 9b에 나타나는 것처럼, 원자 배열을 구성하는 최소단위가 1 원자 간격×1 원자 간격으로 되어 있는 면을 말한다.
후술하는 것처럼, 기판(110)의 (111) 1×1면은, III족 원소 또는 V족 원소에 의해, (111) A면 또는 (111) B면으로 변환된다. 여기서, 「(111) A면」이란, 최표면의 IV족 원자에 V족 원자가 붙은 구조, 또는 최표면의 IV족 원자가 III족 원자로 치환된 구조를 말한다. 또, 「(111) B면」이란, 최표면의 IV족 원자에 III족 원자가 붙은 구조, 또는 최표면의 IV족 원자가 V족 원자로 치환된 구조를 말한다.
기판(110)의 (111) 1×1면을 (111) A면 또는 (111) B면으로 함으로써, 그 면으로부터 III－V족 화합물 반도체를 성장시키기 쉽게 할 수 있다. III－V족 화합물 반도체의 (111) A면 또는 (111) B면은, (111) 2×2면, 즉 최소단위가 2원자 간격×2원자 간격의 주기로 구성된 구조이다. 따라서, IV족 반도체 기판의 표면에, 2원자 간격×2원자 간격보다 작은 최소단위로 III족 원소 또는 V족 원소가 배치되어 있으면, 그 표면에 III－V족 화합물 반도체가 성장하기 쉽다.
한편, 실리콘 기판을 열처리 함으로써 발생하기 쉬운 (111)면의 안정 구조는, (111) 7×7면이라고 보고되어 있다(Surf. Sci. Vol.164, (1985), p.367-392). (111) 7×7면을, (111) A면 또는 (111) B면으로 변환하더라도, 최소단위가 7원자 간격×7원자 간격의 배열 주기가 된다. 이 최소단위는, III－V족 화합물 반도체의 결정 구조에 있어서의 배열 주기의 최소단위보다 크다. 따라서, 그 표면에 III－V족 화합물 반도체가 성장하기 어렵다.
기판(110)의 (111) 2×1면을 (111) 1×1면으로 하기 위한 저온 열처리는, 약 350~450℃(예를 들면, 약 400℃)의 온도에서 행하면 좋다. 저온 열처리는, 수소 가스, 질소 가스, 아르곤 가스, 헬륨 가스 등의 불활성 가스 분위기 하에서 행하는 것이 바람직하다.
기판(110)의 (111) 2×1면을 저온 열처리에 의해 (111) 1×1면으로 변환함과 동시에, III족 원료 또는 V족 원료를 기판(110)의 표면에 공급하여 (111) A면 또는 (111) B면으로 변환한다. III족 원료는, 붕소, 알루미늄, 갈륨, 인듐 또는 티탄(유기 금속 화합물이어도 좋다)을 포함한 가스인 것이 바람직하다. III족 원료는, 예를 들면 트리메틸인듐 등의 유기 알킬 금속 화합물이다. V족 원료는, 질소, 인, 비소, 안티몬 또는 비스머스(유기 금속 화합물이어도 좋다)를 포함한 가스인 것이 바람직하다. V족 원료는, 예를 들면 수소화 비소(아르신；AsH3)이다. III족 원료 또는 V족 원료의 공급은, 400~500℃에서 행해지는 것이 바람직하다.
기판(110)의 표면을 (111) A면 또는 (111) B면으로 변환하는 공정은, 기판(110)의 표면을 (111) 1×1면으로 변환하는 공정의 뒤에 행해도 좋지만, (111) 1×1면으로 변환하는 공정과 동시에 행해도 좋다. 즉, 기판(110)의 (111)면을 약 400℃에서의 저온 열처리에 의해 (111) 1×1면으로 변환하면서, III족 원료 또는 V족 원료도 공급하여 (111) A면 또는 (111) B면으로 변환해도 좋다.
상술한 것처럼, 기판(110)을 고온(예를 들면 900℃)에서 열처리 하여 자연 산화막을 제거할 경우에, (111)면으로부터 산소 원자가 제거된다. 산소 원자가 제거된 상태에서 (111) 1×1면으로 하면, IV족 원소끼리의 결합이 끊어져 있는 부분이 형성된다. 도 8에 나타나는 것처럼, 고온 열처리 한 후의 (111)면은 1×1 구조로 구성되고, 그대로 온도를 내리면, 여러가지 불규칙한 주기의 원자 배열이 표면에 형성된다. 온도를 400℃정도까지 더 내림으로써, (111)면은 1×1 구조로 회복한다. 회복한 1×1 구조는, 열역학적으로 불안정하여, 이 상태로 III족 원소 또는 V족 원소를 공급하면, III족 원소 또는 V족 원소는, 최표면의 IV족 원자(예를 들면 실리콘 원자)와 치환되듯이 III족 원자 또는 V족 원자가 표면 흡착하여, (111) A면 또는 (111) B면을 형성한다. 이 때문에, 비교적 용이하게 (111) A면 또는 (111) B면이 얻어진다.
2) 코어 멀티 쉘 나노와이어의 제작
제2 스텝에서는, 코어 멀티 쉘 나노와이어(130)를 형성한다(도 6b 및 도 6c). 보다 구체적으로는, 절연막(120)의 개구부내에 노출한 기판(110)의 (111)면으로부터 중심 나노와이어(131)를 성장시키고(도 6b), 그 다음에 중심 나노와이어(131)의 측면에 복수의 피복층을 형성한다(도 6c). 이 때, 중심 나노와이어(131)를 성장시키기 전에, 교호(交互) 원료 공급 변조법에 의해 기판(110)의 (111)면에 III－V족 화합물 반도체의 박막을 형성하는 것이 바람직하다.
［교호 원료 공급 변조법］
기판(110)에 III족 원소를 포함한 원료 가스와 V족 원소를 포함한 원료 가스를 교대로 제공하여(이하 「교호 원료 공급 변조법」이라고 함), 절연막(120)의 개구부내에 노출한 (111) A면 또는 (111) B면에 III－V족 화합물 반도체의 박막을 형성한다. 이 교호 원료 공급 변조법에 의한 박막 형성은, 중심 나노와이어(131)를 성장시키기 위해 필요한 온도보다 낮은 온도에서 행해지는 것이 바람직하다. 예를 들면, 교호 원료 공급 변조법에 의한 박막 형성은, 약 400℃에서 행하거나, 또는 400℃로부터 승온(昇溫)하면서 행하면 좋다.
구체적으로는, 기판(110)에 (111) A면이 형성되어 있는 경우는, 우선 III족 원소를 포함한 원료 가스를 공급하고, 그 후 V족 원소를 포함한 원료 가스를 공급한다. 또, III족 원소를 포함한 원료 가스와 V족 원소를 포함한 원료 가스를 교대로 반복하여 공급한다. 한편, 기판(110)에 (111) B면이 형성되어 있는 경우는, 우선 V족 원소를 포함한 원료 가스를 공급하고, 그 후 III족 원소를 포함한 원료 가스를 공급한다. 또, V족 원소를 포함한 원료 가스와 III족 원소를 포함한 원료 가스를 교대로 반복하여 공급한다.
V족 원소를 포함한 원료 가스의 공급 시간 및 III족 원소를 포함한 원료 가스의 공급 시간은, 각각 수 초 정도이면 좋다. 또, V족 원소를 포함한 원료 가스 공급과 III족 원소를 포함한 원료 가스 공급의 사이에, 수 초의 인터발(Interval)을 마련하는 것이 바람직하다. III－V족 화합물 반도체의 박막이 원하는 두께가 될 때까지, V족 원소를 포함한 원료 가스와 III족 원소를 포함한 원료 가스를 교대로 공급하면 좋다. 수차례 정도 반복하여 가스를 공급함으로써, III－V화합물 반도체의 박막이 형성된다.
이 교호 원료 공급 변조법은, 기판(110)의 (111) 1×1면을 (111) A면 또는 (111) B면으로 변환했을 때에 변환하지 못했던 부위가 있었다 하더라도, (111) A면 또는 (111) B면을 재형성할 수 있다고 하는 보상 효과도 있다. 교호 원료 공급 변조법에 의해, IV족 원소와 III족 원소 또는 V족 원소가 결합하기 때문이다.
이 후, 중심 나노와이어(131)를 성장시키기 위해서 기판 온도를 올리지만, 교호 원료 공급 변조법에 의해 형성된 III－V화합물 반도체의 박막은, 기판에 흡착한 III족 원소나 IV족 원소가 열로 괴리(乖離)하는 것을 방지한다.
［중심 나노와이어의 형성］
III－V화합물 반도체의 박막을 형성한 후에, 기판(110)의 (111)면으로부터 절연막(120)의 개구부를 통하여 III－V족 화합물 반도체로 되어있는 중심 나노와이어(131)를 성장시킨다(도 6b). 중심 나노와이어(131)의 성장은, 예를 들면 유기금속화학 기상 에피택시법(이하 「MOVPE법」이라고도 말함)이나, 분자선 에피택시법(이하 「MBE법」이라고도 말함) 등에 의해 행해진다. 바람직한 것은, 중심 나노와이어(131)의 성장은, MOVPE법에 의해 행해진다. 또한, 절연막(120)의 개구부 이외의 영역에서는, 절연막(120)에 의해 중심 나노와이어(131)의 성장은 저해된다.
MOVPE법에 의한 중심 나노와이어(131)의 형성은, 통상의 MOVPE 장치를 이용해 행할 수 있다. 즉, 소정의 온도 및 감압 조건하에서, III족 원소를 포함한 원료 가스 및 V족 원소를 포함한 원료 가스를 제공하면 된다. 예를 들면, InAs 나노와이어를 형성할 때는, 약 540℃에서 트리메틸인듐 및 수소화 비소를 포함한 가스를 제공하면 된다. 또, GaAs 나노와이어를 형성할 때는, 약 750℃에서 트리메틸갈륨 및 수소화 비소를 포함한 가스를 제공하면 된다. 또, InGaAs 나노와이어를 형성할 때는, 약 670℃에서 트리메틸인듐, 트리메틸갈륨 및 수소화 비소를 포함한 가스를 제공하면 된다.
이상의 절차에 의해 III－V족 화합물 반도체로 되어있는 중심 나노와이어(131)를, 그 장축(長軸)이 (111)면에 대해서 수직이 되도록 기판(110)의 (111)면상에 형성할 수 있다. 이와 같이 하여 형성된 중심 나노와이어(131)와 기판(110)의 (111)면과의 접합계면은, 기본적으로 무전위 이면서 또 무결함이다.
형성된 중심 나노와이어(131)의 적어도 제2 영역(133)은, 기판(110)과는 다른 제2 도전형(p형 또는 n형)으로 도프된다. 예를 들면, MOVPE법으로 III－V족 화합물 반도체 나노와이어를 형성하고 있는 사이에 도핑 가스 또는 도핑 유기금속을 공급함으로써, 중심 나노와이어(131)에 p형 도펀트(dopant) 또는 n형 도펀트를 도프할 수 있다. 도핑 가스 및 도핑 유기 금속의 종류는, p형으로 도프하는 경우는 C, Zn 또는 Te를 포함하는 것이면 특히 한정되지 않고, n형으로 도프하는 경우는 C, Si, Ge, Sn, O, S, Se 또는 Te를 포함하는 것이면 특히 한정되지 않는다. 예를 들면, 중심 나노와이어(131)의 제1 영역(132)을 형성한 후에, VI족 원자를 포함한 가스 또는 유기 금속재료와 중심 나노와이어(131)의 재료를 동시에 공급함으로써, 제2 영역(133)이 되는 p형의 III－V족 화합물 반도체 나노와이어를 형성할 수 있다. 마찬가지로, MOVPE법으로 중심 나노와이어(131)의 제1 영역(132)을 형성한 후에, IV족 원자를 포함한 가스 또는 유기 금속재료와 중심 나노와이어(131)의 재료를 동시에 공급함으로써, 제2 영역(133)이 되는 n형의 III－V족 화합물 반도체 나노와이어를 형성할 수 있다. 이 외에도, 중심 나노와이어(131)의 제2 영역(133)이 되는 부분에 대해서 VI족 원자로 되어있는 이온을 주입함으로써, 제2 영역(133)을 p형으로 할 수 있다. 마찬가지로, 중심 나노와이어(131)의 제2 영역(133)이 되는 부분에 대해서 IV족 원자로 되어있는 이온을 이온 주입법으로 주입함으로써, 제2 영역(133)을 n형으로 할 수 있다.
본 실시형태에 따른 터널 전계 효과 트랜지스터(100)에서는, 터널 전계 효과 트랜지스터(TFET) 구조에 있어서의 시작 전압과, 고전자이동도 트랜지스터(HEMT) 구조에 있어서의 역치 전압이 일치할 필요가 있다. 이것을 달성하기 위해서, 중심 나노와이어(131)의 제1 영역(132)의 불순물 밀도를 제어하여, HEMT 구조에 있어서의 역치 전압과 일치하도록 TFET 구조에 있어서의 시작 전압을 조정한다. 예를 들면, 중심 나노와이어(131)의 제1 영역(132)을 형성하고 있는 사이에 제1 도전형의 도펀트를 단속적으로 도프함으로써(펄스 도핑), TFET 구조에 있어서의 시작 전압을 시프트시킬 수 있다(국제 공개 제 2015/022777호). 이 경우, 제1 영역(132)에 있어서의 제1 도전형의 도펀트의 밀도는, 제1 영역(132)에 있어서의 제2 도전형의 도펀트의 밀도 미만이다. 이와 같이 펄스 도핑을 이용하여 제1 영역(132)의 불순물 밀도를 제어함으로써, TFET 구조에 있어서의 시작 전압을 조정할 수 있다.
［피복층의 형성］
중심 나노와이어(131)를 형성한 후에, 중심 나노와이어(131)의 측면에 피복층을 형성한다(도 6c). 보다 구체적으로는, 중심 나노와이어(131)의 측면에 배리어층(134)를 형성하고, 그 다음에 배리어층(134)의 위에 변조 도프층(135) 및 캡층(136)(또는, 제1 스페이서층137, 변조 도프층135, 제2 스페이서층138 및 캡층136)을 이 순서로 적층시킨다. 피복층의 형성은, 예를 들면 유기 금속 화학 기상 에피택시법(이하 「MOVPE법」이라고도 말함)이나, 분자선 에피택시법(이하 「MBE법」이라고도 말함) 등에 의해 행해진다. 작업 공정을 줄이는 관점에서는, 피복층의 형성 방법은, 중심 나노와이어(131)의 제조 방법과 동일한 것이 바람직하다.
중심 나노와이어(131)의 측면에 피복층을 형성하기 위해서는, 중심 나노와이어(131)의 길이 방향보다 동경(動徑) 방향의 성장을 촉진시키는 것이 바람직하다. 동경 방향의 성장을 촉진시키려면, 기판(110)의 온도를 중심 나노와이어(131)를 성장시켰을 때의 온도로부터 50~200℃정도 저하시키면 좋다. 이것에 의해, 중심 나노와이어(131)의 측면에 있어서의 성장 속도가 중심 나노와이어(131)의 길이 방향의 성장 속도보다 커지게 되어, 중심 나노와이어(131)의 측면에 피복층을 형성하는 가로(橫) 방향 성장을 실현할 수 있다. 세로(縱) 방향의 성장은, 완전히 저해되지 않으면 안되는 것은 아니다. 중심 나노와이어(131)의 상측(上側)의 단면(端面)을 피복하듯이 피복층이 형성되었을 경우는, 기계 연마 등에 의해 중심 나노와이어(131) 및 각 피복층의 단면을 노출시키면 된다.
배리어층(134)(, 제1 스페이서층137), 변조 도프층(135)(, 제2 스페이서층138) 및 캡층(136)을 차례로 형성하려면, 피복층의 형성 과정에 있어서 공급하는 원료 가스의 종류를 바꾸면 된다. 예를 들면, InGaAs로 되어있는 중심 나노와이어(131)측으로부터 동경 방향으로 InP(배리어층134), δ－도핑 InAlAs(변조 도프층135), InGaAs(캡층136)의 순서로 적층한 구조(도 3a참조)의 피복층을 형성하려면, 트리메틸인듐 가스 및 터셔리 부틸 포스핀 가스를 공급하여 580℃에서 InP(배리어층134)를 성장시키고； 그 다음에 트리메틸인듐 가스, 트리메틸 알루미늄 가스, 수소화 비소 가스 및 모노실란 가스를 공급하여 580℃에서 InAlAs(변조 도프층135)를 성장시키고； 그 다음에 트리메틸인듐 가스, 트리메틸갈륨 가스 및 수소화 비소 가스를 공급하여 580℃에서 InGaAs(캡층136)를 성장시키면 된다. 또, InGaAs로 되어있는 중심 나노와이어(131)측으로부터 동경 방향으로 InP(배리어층134), InAlAs(제1 스페이서층137), δ－도핑 InAlAs(변조 도프층135), InAlAs(제2 스페이서층138), InGaAs(캡층136)의 차례로 적층한 구조(도 3a참조)의 피복층을 형성하려면, 트리메틸인듐 가스 및 터셔리 부틸 포스핀 가스를 공급하여 580℃에서 InP(배리어층134)를 성장시키고； 그 다음에 트리메틸인듐 가스, 트리메틸 알루미늄 가스 및 수소화 비소 가스를 공급하여 580℃에서 InAlAs(제1 스페이서층137)를 성장시키고； 그 다음에 트리메틸인듐 가스, 트리메틸 알루미늄 가스, 수소화 비소 가스 및 모노실란 가스를 공급하여 580℃에서 InAlAs(변조 도프층135)를 성장시키고； 그 다음에 트리메틸인듐 가스, 트리메틸 알루미늄 가스 및 수소화 비소 가스를 공급하여 580℃에서 InAlAs(제2 스페이서층138)를 성장시키고； 그 다음에 트리메틸인듐 가스, 트리메틸갈륨 가스 및 수소화 비소 가스를 공급하여 580℃에서 InGaAs(캡층136)를 성장시키면 된다.
변조 도프층(135)은, 제2 도전형(n형 또는 p형)으로 도프된다. 배리어층(134) 및 캡층(136)은, 제2 도전형(p형 또는 n형)으로 도프되는 것도 있고, 도프되지 않는 것도 있다. 제1 스페이서층(137) 및 제2 스페이서층(138)은, 제1 도전형(n형 또는 p형) 또는 제2 도전형(p형 또는 n형)으로 도프되는 것도 있고, 도프되지 않는 것도 있다. MOVPE법으로 IV족 원자를 포함한 가스 또는 유기 금속재료와 피복층의 재료를 동시에 공급함으로써, n형의 피복층을 형성할 수 있다. 마찬가지로, VI족 원자를 포함한 가스 또는 유기 금속재료와 피복층의 재료를 동시에 공급함으로써, p형의 피복층을 형성할 수 있다. 도핑 가스 및 도핑 유기 금속의 종류는, n형으로 도프하는 경우는 C, Si, Ge, Sn, O, S, Se 또는 Te를 포함하는 것이면 특히 한정되지 않고, p형으로 도프하는 경우는 C, Zn 또는 Te를 포함하는 것이면 특히 한정되지 않는다. 캐리어의 농도는, 특히 한정되지 않고, 1×1016~5×1020cm－3 정도이면 좋다.
제3 스텝에서는, 게이트 전극(170)을 형성한다(도 7a). 구체적으로는, 중심 나노와이어(131)의 측면에 게이트 절연막(160)을 형성하고, 그 위에 게이트 전극(170)을 형성한다. 게이트 절연막(160)을 형성하는 방법은, 특히 한정되지 않는다. 예를 들면, ALD법 등을 이용하여 산화 실리콘(SiO2), 산화 알루미늄(Al2O3), 산화 하프늄(HfO2), 산화 지르코늄(ZrO2) 또는 산화 랜턴(La2O3)으로 되어있는 막을 형성하면 된다. 또, 게이트 전극(160)을 형성하는 방법도, 특히 한정되지 않는다. 예를 들면, 포토 리소그래피법을 이용하여, 전극 형성 예정 부위 이외의 영역을 레지스터막으로 마스크 하고, 금이나 백금, 티탄, 크롬, 알루미늄, 페러디엄, 몰리브덴 등의 금속 또는 폴리 실리콘 등의 반도체를 증착시켜, 레지스터막을 제거(리프트 오프)하면 된다. 또, 티탄을 증착시킨 후, 다시 금을 더 증착시켜서 중층하여, 2층 구조의 전극으로 해도 된다. 게이트 전극(170)을 형성한 후에, 코어 멀티 쉘 나노와이어(130), 게이트 절연막(160) 및 게이트 전극(170)을 보호하는 절연 보호막(180)을 형성해도 된다. 절연 보호막(180)은, 예를 들면 절연 수지로 되어있는 막이다.
4) 소스 전극 및 드레인 전극의 형성
제4 스텝에서는, 소스 전극(140) 및 드레인 전극(150)을 형성한다(도 7b). 소스 전극(140) 및 드레인 전극(150)을 형성하는 방법은, 특히 한정되지 않는다. 예를 들면, 게이트 전극(170)과 마찬가지로 포토 리소그래피법을 이용하여 형성하면 된다.
이상의 절차로, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)를 제조할 수 있다.
본 실시형태에 따른 터널 전계 효과 트랜지스터(100)의 제조 방법은, 금속 촉매를 이용하지 않고 코어 멀티 쉘 나노와이어(130)를 형성하기 때문에, 금속 오염의 영향을 받는 일 없이 고품위의 결정(結晶) 구조로 디바이스를 형성할 수 있다. 또, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)의 제조 방법은, IV족 반도체 및 III－V족 화합물 반도체의 종류를 적절히 선택함으로써, 정밀한 도핑 기술을 이용하는 일 없이 소망하는 특성을 가진 터널 전계 효과 트랜지스터를 제조할 수 있다. 게다가, 본 실시형태에 따른 터널 전계 효과 트랜지스터(100)의 제조 방법에서는, InGaAs등의 혼정 반도체로 되어있는 중심 나노와이어(131)를 형성하는 경우, In조성을 변화시키는 것 만으로 접합계면의 밴드 불연속성이 서로 반대의 성질을 나타내게 된다. 따라서, 이 성질을 이용함으로써, III－V족 화합물 반도체로 되어있는 중심 나노와이어(131)를 1회 성장시키는 것 만으로, 다른 스위치 특성을 나타내는 터널 전계 효과 트랜지스터(100)를 제조할 수 있다.
또한, 여기까지, 본 발명에 따른 터널 전계 효과 트랜지스터의 일례로서 IV족 반도체로 되어있는 기판과, III－V족 화합물 반도체로 되어있는 코어 멀티 쉘 나노와이어를 포함한 전계 효과 트랜지스터에 대해 설명해 왔지만, 본 발명에 따른 터널 전계 효과 트랜지스터는, 이것으로 한정되지 않는다. 전술한 바와 같이, 본 발명에 따른 터널 전계 효과 트랜지스터는, 터널 전계 효과 트랜지스터(TFET) 구조 및 고전자이동도 트랜지스터(HEMT) 구조의 양쪽을 가지고 있으면, 예를 들면 FinFET나 입체 게이트 구조를 가지는 HEMT등과 같은 구조이어도 좋다. 본 발명에 따른 터널 전계 효과 트랜지스터는, 예를 들면, 현재 시판되고 있는 통신용 HEMT나 차재용 AlGaN/GaN 파워 HEMT등의 대신으로 사용될 수 있다.
[실시예]
이하, 본 발명에 대해 실시예를 참조하여 상세하게 설명하지만, 본 발명은 이러한 실시예에 의해 한정되지 않는다.
1. 본 발명에 따른 터널 전계 효과 트랜지스터의 제작
(1) TFET－1의 제작 (실시예)
p형 실리콘 (111) 기판(캐리어 농도：7×1018cm－3)을, 열산화 처리하여, 표면에 막두께 20nm의 산화 실리콘막을 형성했다. 전자빔 리소그래피 및 웨트 케미컬 에칭에 의해 산화 실리콘막에 주기적으로 개구부를 형성하여, 실리콘 기판의 표면을 노출시켰다. 개구부의 형상은 육각형으로 하고, 개구부의 크기(외접원의 직경)는 30nm로 했다.
개구부를 형성한 기판을 감압 횡형MOVPE 장치(HR2339； 타이요닛산 주식회사(大陽日酸株式會社))에 세트했다. 실리콘 기판의 온도를 925℃로 상승시켜서 5분간 유지함으로써, 실리콘 기판의 개구부 표면에 형성된 자연 산화막을 제거했다. 그 다음에, 실리콘 기판의 온도를 925℃에서 400℃로 저하시켰다. 수소화 비소를 수소 가스(캐리어 가스)와 함께 공급했다. 수소화 비소의 분압은 1.3×10－4atm으로 했다.
다음에, 교호 원료 공급 변조법에 의해 실리콘 기판의 개구부에 InGaAs의 박막을 형성했다. 구체적으로는, 트리메틸인듐 및 트리메틸갈륨의 공급을 1초간, 수소 가스에 의한 인터발을 2초간, 수소화 비소의 공급을 1초간, 수소 가스에 의한 인터발을 2초간의 조합을 1 사이클로 하여, 2분간에 걸쳐 20회 반복했다. 트리메틸인듐의 분압은 4.7×10－7atm으로 하고, 트리메틸갈륨의 분압은 5.7×10－7atm으로 하고, 수소화 비소의 분압은 1.3×10－4atm으로 했다.
다음에, 실리콘 기판의 온도를 상승시킨 후, MOVPE법에 의해, 굵기(외접원의 직경) 30nm, 길이 1.2μm의 In0.7Ga0.3As나노와이어(중심 나노와이어)를 성장시켰다. 구체적으로는, 실리콘 기판의 온도를 400℃에서 670℃로 상승시킨 후, 트리메틸인듐, 트리메틸갈륨 및 수소화 비소를 수소 가스와 함께 공급하여, 길이 100nm의 In0.7Ga0.3As 나노와이어(제1 영역)를 성장시켰다. 이 때, 트리메틸인듐, 트리메틸갈륨 및 수소화 비소의 연속 공급과 아울러, 디에틸 아연을 단속적으로 공급했다. 디에틸 아연의 공급에서는, 디에틸 아연의 공급을 1초간, 인터발을 29초간의 조합을 1 사이클로 하여, 30회 사이클을 반복했다. 트리메틸인듐의 분압은 4.7×10－7atm으로 하고, 트리메틸갈륨의 분압은 5.7×10－7atm으로 하고, 수소화 비소의 분압은 1.3×10－4atm으로 하고, 디에틸 아연의 분압은 3.0×10－7atm으로 했다. 제1 영역에 있어서의 도펀트(Zn)의 농도는 1×1015cm－3이었다. 계속 하여, 트리메틸인듐, 트리메틸갈륨, 수소화 비소 및 모노실란을 수소 가스와 함께 공급하여, 길이 1.1μm의 n형 In0.7Ga0.3As나노와이어(제2 영역)를 성장시켰다. 트리메틸인듐의 분압은 4.9×10－7atm으로 하고, 트리메틸갈륨의 분압은 5.7×10－7atm으로 하고, 수소화 비소의 분압은 1.3×10－4atm으로 하고, 모노실란의 분압은 7×10－8atm으로 했다. 제2 영역에 있어서의 도펀트(Si)의 농도는 5×1018cm－3이었다.
다음에, In0.7Ga0.3As나노와이어(중심 나노와이어)의 주위(주로 측면)에, InP층(배리어층), In0.5Al0.5As층(제1 스페이서층), δ－도핑 InAlAs층(변조 도프층), In0.5Al0.5As층(제2 스페이서층), In0.7Ga0.3As층(캡층)을 이 순서로 형성했다(도 3a참조). 구체적으로는, 실리콘 기판의 온도를 580℃로 하고, 트리메틸인듐 가스 및 터셔리 부틸 포스핀 가스를 수소 가스와 함께 공급하여, In0.7Ga0.3As나노와이어(중심 나노와이어)의 측면에 막두께 5nm의 InP층(배리어층)을 형성했다. 그 다음에, 트리메틸인듐 가스, 트리메틸 알루미늄 가스 및 수소화 비소 가스를 수소 가스와 함께 공급하여, InP층(배리어층)의 위에 막두께 2.5nm의 In0.5Al0.5As층(제1 스페이서층)을 형성했다. 그 다음에, 트리메틸인듐 가스, 트리메틸 알루미늄 가스, 수소화 비소 가스 및 모노실란 가스를 수소 가스와 함께 공급하여, In0.5Al0.5As층(제1 스페이서층) 위에 막두께 5nm의 δ－도핑 InAlAs층(변조 도프층)을 형성했다. 그 다음에, 트리메틸인듐 가스, 트리메틸 알루미늄 가스 및 수소화 비소 가스를 수소 가스와 함께 공급하여, δ－도핑 InAlAs층(변조 도프층) 위에 막두께 2.5nm의 In0.5Al0.5As층(제2 스페이서층)을 형성했다. 마지막으로, 트리메틸인듐 가스, 트리메틸갈륨 가스 및 수소화 비소 가스를 수소 가스와 함께 공급하여, In0.5Al0.5As층(제2 스페이서층)의 위에 막두께 5nm의 In0.7Ga0.3As층(캡층)을 형성했다. 트리메틸인듐의 분압은 3.6×10－6atm으로 하고, 터셔리 부틸 포스핀의 분압은 1.2×10－4atm으로 하고, 트리메틸 알루미늄의 분압은 7.5×10－7atm으로 하고, 수소화 비소의 분압은 1.3×10－4atm으로 하고, 모노실란의 분압은 1.2×10－7atm으로 하고, 트리메틸갈륨의 분압은 8.2×10－7atm으로 했다. δ－도핑 InAlAs층(변조 도프층)의 캐리어 농도는, 1×1019cm－3으로 했다.
이러한 공정에 의해, 굵기(외접원의 직경) 70nm, 길이 1.2μm의 코어 멀티 쉘 나노와이어가 실리콘 기판 표면에 형성되었다. 도 10은, 코어 멀티 쉘 나노와이어가 주기적으로 배열된 실리콘 기판의 주사 전자현미경 사진(사시상(斜視像))이다. 도 10에 나타나는 것처럼, 코어 멀티 쉘 나노와이어의 장축은, 실리콘 기판의 표면에 대해서 수직이었다.
코어 멀티 쉘 나노와이어의 측면에 게이트 절연막을 형성하고, 다시 그 위에 게이트 전극을 형성했다. 구체적으로는, ALD법에 의해, 막두께 14nm의 Hf0.8Al0.2O막(게이트 절연막)을 형성했다. 그 후, 고주파 스패터링법에 의해, 코어 멀티 쉘 나노와이어의 실리콘 기판측 부분에 막두께 100nm의 W막(게이트 전극)을 형성했다. 코어 멀티 쉘 나노와이어의 장축 방향을 따른 게이트 전극의 길이는, 150nm이었다.
다음에, 실리콘 기판상에 절연 수지(BCB 수지) 막을 형성하고, 실리콘 기판상의 코어 멀티 쉘 나노와이어 등을 절연 수지중에 포매 했다. 그 다음에, 반응성 이온 에칭에 의해 절연 수지의 위쪽의 일부를 제거하고, In0.7Ga0.3As나노와이어(중심 나노와이어)의 선단(先端)을 노출시켰다.
다음에, In0.7Ga0.3As나노와이어(중심 나노와이어)가 노출한 면에 드레인 전극으로서 막두께 120nm의 Ti(20nm)/Pd(20nm)/Au(100nm) 다층막을 형성했다. 또, 실리콘 기판상에 소스 전극으로서 막두께 50nm의 Ti(20nm)/Au(30nm) 다층막을 형성했다.
이상의 절차에 의해, 본 발명에 따른 터널 전계 효과 트랜지스터인 TFET－1을 제작했다(도 2 및 도 3a참조). 이 터널 전계 효과 트랜지스터에 포함되는 HEMT 구조의 밴드 도면(VG=0.50V)을 도 11에 나타낸다.
(2) TFET－2의 제작(비교예)
In0.7Ga0.3As나노와이어(중심 나노와이어)의 측면상(側面上)에 변조 도프층 등의 각 피복층을 형성하지 않은 점을 제외하고는 TFET－1과 동일한 절차로, 비교용의 터널 전계 효과 트랜지스터인 TFET－2를 제작했다. In0.7Ga0.3As나노와이어(중심 나노와이어)의 굵기(외접원의 직경)는 30nm이었다.
이상의 절차에 의해, TFET－1 및 TFET－2의 2개의 터널 전계 효과 트랜지스터를 제작했다. TFET－1은, 터널 전계 효과 트랜지스터(TFET) 구조 및 고전자이동도 트랜지스터(HEMT) 구조의 양쪽을 가지고 있다. 한편, TFET－2는, 터널 전계 효과 트랜지스터(TFET) 구조를 가지지만, 고전자이동도 트랜지스터(HEMT) 구조를 갖지 않는다.
3. 전기 특성의 평가
상기 공정에 의해 제작된 2개의 터널 전계 효과 트랜지스터의 전기 특성을 측정했다.
도 12는, TFET－1(실시예) 및 TFET－2(비교예)에 있어서의 드레인 전류(IDS)와 서브스레숄드 계수와의 관계를 나타내는 그래프이다. 이 그래프에 나타나는 것처럼, 실시 예의 TFET－1의 서브스레숄드 계수는, 60mV/dec. 이하(40mV/dec.)였다. 이 결과로부터, 본 발명에 따른 터널 전계 효과 트랜지스터는, MOSFET의 서브스레숄드 계수의 이론적 최소치인 60mV/dec. 이하의 작은 서브스레숄드 계수로 동작 가능하다 라는 것을 알 수 있다.
도 13a는, TFET－1(실시예)에 있어서의 게이트 전압(VG)과 드레인 전류(IDS)와의 관계를 나타내는 그래프이다(VDS=0.05, 0.10, 0.25, 0.50, 1.00V). 도 13b는, TFET－1(실시예)에 있어서의 드레인 전압(VDS)과 드레인 전류(IDS)와의 관계를 나타내는 그래프이다(VG=－0.40~0.70V, 0.05V간격). 도 14a는, TFET－2(비교예)에 있어서의 게이트 전압(VG)과 드레인 전류(IDS)와의 관계를 나타내는 그래프이다(VDS=0.05, 0.10, 0.25, 0.50, 1.00V). 도 14b는, TFET－2(비교예)에 있어서의 드레인 전압(VDS)과 드레인 전류(IDS)와의 관계를 나타내는 그래프이다(VG=－0.8~1.20 V, 0.10V간격).
도 14a 및 도 14b에 나타나는 것처럼, 고전자이동도 트랜지스터(HEMT) 구조를 가지지 않은 비교예의 TFET－2에서는, 드레인 전압(VDS)이 0.5V일 경우, ON전류는 4nA/m정도였다. 한편, 도 13a 및 도 13b에 나타나는 것처럼, 고전자이동도 트랜지스터(HEMT) 구조를 가지고 있는 실시예의 TFET－1에서는, 드레인 전압(VDS)이 0.5V일 경우, ON전류는 3.5μA/m정도(875배)였다. 이 결과로부터, 본 발명에 따른 터널 전계 효과 트랜지스터는, 전류치가 큰 것을 알 수 있다.
본 출원은, 2015년 9월 30일에 출원한 특허출원 2015－193196에 기초하는 우선권을 주장한다. 해당 출원 명세서 및 도면에 기재된 내용은, 모두 본원 명세서에 원용된다.
[산업상의 이용 가능성]
본 발명의 전계 효과 트랜지스터는, 예를 들면 반도체 마이크로 프로세서 및 고집적 회로에 형성되는 스위치 소자로서 유용하다.
100 터널 전계 효과 트랜지스터
110 기판
120 절연막
130 코어 멀티 쉘 나노와이어
131 중심 나노와이어
132 제 1 영역
133 제 2 영역
134 배리어층
135 변조 도프층
136 캡층
137 제 1 스페이서층
138 제 2 스페이서층
140 소스 전극
150 드레인 전극
160 게이트 절연막
170 게이트 전극
180 절연 보호막

Claims (5)

  1. 채널과,
    상기 채널의 일단(一端)에 직접 또는 간접적으로 접속된 소스 전극과,
    상기 채널의 타단(他端)에 직접 또는 간접적으로 접속된 드레인 전극과,
    상기 채널에 전계를 작용시켜, 상기 채널의 상기 소스 전극측의 접합부에 터널 현상을 발생시킴과 동시에, 상기 채널에 이차원 전자 가스를 발생시키는 게이트 전극을 가지는,
    터널 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    (111)면을 가지고, 제1 도전형으로 도프된 IV족 반도체로 되어있는 기판과,
    상기 기판의 (111)면을 피복한, 개구부를 가지는 절연막과,
    상기 개구부내에 노출한 상기 기판의 (111)면 및 해당 개구부의 주위의 상기 절연막상에 배치된, III－V족 화합물 반도체로 되어있는 코어 멀티 쉘 나노와이어와,
    상기 기판에 접속된, 상기 소스 전극 및 상기 드레인 전극의 한쪽과,
    상기 코어 멀티 쉘 나노와이어에 접속된, 상기 소스 전극 및 상기 드레인 전극의 다른쪽과,
    상기 코어 멀티 쉘 나노와이어의 측면에 배치된 게이트 절연막과,
    상기 게이트 절연막상에 배치된, 상기 코어 멀티 쉘 나노와이어의 적어도 일부에 전계를 작용시키는 상기 게이트 전극을 가지고,
    상기 코어 멀티 쉘 나노와이어는,
    상기 개구부내에 노출한 상기 기판의 (111)면에 접속된 제1 영역과, 상기 제1 영역에 접속된, 상기 제1 도전형과 다른 제2 도전형으로 도프된 제2 영역을 포함한, III－V족 화합물 반도체로 되어있는, 상기 채널로서의 중심 나노와이어와,
    그 밴드 갭이 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체보다 큰 III－V족 화합물 반도체로 되어있는, 상기 중심 나노와이어의 측면을 피복하는 배리어층과,
    그 밴드 갭이 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체보다 크고, 그러면서 또 상기 배리어층을 구성하는 III－V족 화합물 반도체보다 작은, 상기 제2 도전형의 III－V족 화합물 반도체로 되어있는, 상기 배리어층을 피복하는 변조 도프층과,
    그 밴드 갭이 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체의 밴드 갭 이상인 III－V족 화합물 반도체로 되어있는, 상기 변조 도프층을 피복하는 캡층을 가지고,
    상기 제1 영역은, 진성 반도체이거나, 또는 상기 제2 영역의 불순물 밀도보다 낮고 상기 제2 도전형으로 도프되어 있고,
    상기 배리어층 및 상기 캡층은, 각각, 진성 반도체이거나, 또는 상기 변조 도프층의 불순물 밀도보다 낮고 상기 제2 도전형으로 도프되어 있고,
    상기 소스 전극 및 드레인 전극의 다른쪽은, 상기 중심 나노와이어의 상기 제2 영역에 접속되어 있고,
    상기 게이트 전극은, 상기 기판의 (111)면과 상기 중심 나노와이어와의 접합계면과, 상기 중심 나노와이어의 상기 제1 영역에 전계를 작용시켜, 상기 접합계면에 터널 현상을 발생시킴과 동시에, 상기 제1 영역에 이차원 전자 가스를 발생시키는,
    터널 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 코어 멀티 쉘 나노와이어는, 상기 배리어층 및 상기 변조 도프층의 사이에 배치되어 있는, 상기 변조 도프층을 구성하는 III－V족 화합물 반도체와 동일한 조성의 III－V족 화합물 반도체로 되어있는 제1 스페이서층과, 상기 변조 도프층 및 상기 캡층의 사이에 배치되어 있는, 상기 변조 도프층 및 상기 제1 스페이서층을 구성하는 III－V족 화합물 반도체와 동일한 조성의 III－V족 화합물 반도체로 되어있는 제2 스페이서층을 더 가지고,
    상기 제1 스페이서층 및 상기 제2 스페이서층의 밴드 갭은, 상기 중심 나노와이어를 구성하는 III－V족 화합물 반도체의 밴드 갭보다 크고, 그러면서 또 상기 배리어층을 구성하는 III－V족 화합물 반도체의 밴드 갭보다 작은,
    터널 전계 효과 트랜지스터.
  4. 제2항 또는 제3항에 있어서,
    상기 변조 도프층의 불순물 밀도는, 1017~1021cm－3의 범위내인,
    터널 전계 효과 트랜지스터.
  5. 제1항에 기재된 터널 전계 효과 트랜지스터를 포함하는 스위치 소자.
KR1020187008668A 2015-09-30 2016-09-27 터널 전계 효과 트랜지스터 Active KR102059101B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015193196 2015-09-30
JPJP-P-2015-193196 2015-09-30
PCT/JP2016/078393 WO2017057329A1 (ja) 2015-09-30 2016-09-27 トンネル電界効果トランジスタ

Publications (2)

Publication Number Publication Date
KR20180042411A KR20180042411A (ko) 2018-04-25
KR102059101B1 true KR102059101B1 (ko) 2019-12-24

Family

ID=58423584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187008668A Active KR102059101B1 (ko) 2015-09-30 2016-09-27 터널 전계 효과 트랜지스터

Country Status (7)

Country Link
US (1) US10381489B2 (ko)
EP (1) EP3358604B1 (ko)
JP (1) JP6600918B2 (ko)
KR (1) KR102059101B1 (ko)
CN (1) CN108140581B (ko)
TW (1) TWI660509B (ko)
WO (1) WO2017057329A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6981289B2 (ja) * 2017-06-16 2021-12-15 富士通株式会社 化合物半導体装置及びその製造方法、並びに受信機
CN109509793B (zh) * 2017-09-15 2020-12-01 京东方科技集团股份有限公司 薄膜晶体管、其制造方法及电子装置
JP6978669B2 (ja) * 2017-11-28 2021-12-08 富士通株式会社 化合物半導体装置及びその製造方法、並びに受信装置及び発電装置
US10374041B2 (en) 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
JP6954184B2 (ja) * 2018-03-01 2021-10-27 富士通株式会社 半導体デバイス、受信機及び半導体デバイスの製造方法
US10644150B2 (en) * 2018-06-04 2020-05-05 International Business Machines Corporation Tunnel field-effect transistor with reduced subthreshold swing
JP7139705B2 (ja) * 2018-06-14 2022-09-21 富士通株式会社 ナノワイヤ装置の製造方法
JP2020009799A (ja) * 2018-07-03 2020-01-16 日本電信電話株式会社 トンネル電界効果トランジスタ
WO2020138168A1 (ja) * 2018-12-28 2020-07-02 国立大学法人北海道大学 相補型スイッチ素子
US20220223726A1 (en) * 2019-04-12 2022-07-14 Guangdong Zhineng Technologies, Co. Ltd. High electron mobility transistor (hemt) and method of manufacturing the same
US11799035B2 (en) * 2019-04-12 2023-10-24 The Research Foundation For The State University Of New York Gate all-around field effect transistors including quantum-based features
JP7371366B2 (ja) * 2019-06-27 2023-10-31 富士通株式会社 半導体デバイス、及びこれを用いた無線受信器
US11127820B2 (en) * 2019-09-20 2021-09-21 Microsoft Technology Licensing, Llc Quantum well field-effect transistor and method for manufacturing the same
KR20240161177A (ko) * 2022-03-24 2024-11-12 국립대학법인 홋가이도 다이가쿠 전계 효과 트랜지스터 및 스위치 소자
JP2024001641A (ja) * 2022-06-22 2024-01-10 キオクシア株式会社 半導体装置及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110169012A1 (en) * 2007-10-04 2011-07-14 Hersee Stephen D NANOWIRE AND LARGER GaN BASED HEMTS

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3091113B2 (ja) 1994-11-22 2000-09-25 科学技術振興事業団 生理活性物質分泌性のハイブリッド型ゲル
JP2687907B2 (ja) * 1994-12-28 1997-12-08 日本電気株式会社 トンネルトランジスタの製造方法
WO2006135336A1 (en) * 2005-06-16 2006-12-21 Qunano Ab Semiconductor nanowire transistor
US20120025169A1 (en) * 2010-08-02 2012-02-02 Sundiode Inc. Nanostructure array transistor
JP5929115B2 (ja) * 2011-11-17 2016-06-01 富士通株式会社 半導体ナノデバイス
JP5910965B2 (ja) * 2012-03-07 2016-04-27 国立研究開発法人産業技術総合研究所 トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ
EP2870632B1 (en) * 2012-07-06 2016-10-26 QuNano AB Radial nanowire esaki diode devices and corresponding methods
CN105874574B (zh) * 2013-08-13 2019-12-06 国立研究开发法人科学技术振兴机构 隧道场效应晶体管、其制造方法以及开关元件
JP6331375B2 (ja) * 2013-12-17 2018-05-30 富士通株式会社 電界効果型半導体装置
US9768311B2 (en) * 2014-07-24 2017-09-19 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor tunneling device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110169012A1 (en) * 2007-10-04 2011-07-14 Hersee Stephen D NANOWIRE AND LARGER GaN BASED HEMTS

Also Published As

Publication number Publication date
US10381489B2 (en) 2019-08-13
JPWO2017057329A1 (ja) 2018-08-23
EP3358604A1 (en) 2018-08-08
JP6600918B2 (ja) 2019-11-06
TWI660509B (zh) 2019-05-21
CN108140581A (zh) 2018-06-08
WO2017057329A1 (ja) 2017-04-06
EP3358604A4 (en) 2019-05-08
CN108140581B (zh) 2021-09-07
EP3358604B1 (en) 2024-08-07
KR20180042411A (ko) 2018-04-25
US20180294362A1 (en) 2018-10-11
TW201712870A (zh) 2017-04-01

Similar Documents

Publication Publication Date Title
KR102059101B1 (ko) 터널 전계 효과 트랜지스터
KR101663200B1 (ko) 터널 전계 효과 트랜지스터 및 그 제조 방법
KR101729597B1 (ko) 터널 전계 효과 트랜지스터, 그 제조 방법 및 스위치 소자
KR101904626B1 (ko) Iii-v족 화합물 반도체 나노와이어, 전계효과 트랜지스터 및 스위치 소자
JP5510325B2 (ja) 電界効果トランジスタ
US10923581B2 (en) Method for forming semiconductor structure
US20250212468A1 (en) Field effect transistor and switch element

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20180327

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190429

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20191128

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20191218

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20191218

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20221107

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20231106

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20241105

Start annual number: 6

End annual number: 6