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KR102055841B1 - 출력 버퍼 회로 및 이를 포함하는 소스 구동 회로 - Google Patents

출력 버퍼 회로 및 이를 포함하는 소스 구동 회로 Download PDF

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KR102055841B1
KR102055841B1 KR1020130023462A KR20130023462A KR102055841B1 KR 102055841 B1 KR102055841 B1 KR 102055841B1 KR 1020130023462 A KR1020130023462 A KR 1020130023462A KR 20130023462 A KR20130023462 A KR 20130023462A KR 102055841 B1 KR102055841 B1 KR 102055841B1
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control signal
current control
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bias current
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권재욱
유성종
이하준
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Abstract

슬루율을 보상할 수 있는 출력 버퍼 회로 및 이를 포함하는 소스 구동 회로가 개시된다. 출력 버퍼 회로는 바이어스 전류 제어신호 발생 회로 및 채널 증폭 회로를 포함한다. 전류 제어신호 발생 회로는 기준 연산증폭기를 포함하고, 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다. 채널 증폭 회로는 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 복수의 입력 전압신호에 대해 버퍼링을 수행하여 복수의 출력 전압신호를 발생한다. 따라서, 출력 버퍼 회로를 포함하는 소스 구동 회로는 고 해상도 및 대형 패널에 사용가능하며 전력소모가 적다.

Description

출력 버퍼 회로 및 이를 포함하는 소스 구동 회로{OUTPUT BUFFER CIRCUIT AND SOURCE DRIVING CIRCUIT INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 특히 디스플레이 장치의 소스 구동회로의 출력 버퍼 회로에 관한 것이다.
LCD 장치는 음극선관(Cathode Ray Tube)에 비해 두께가 얇고 가벼우며 그 품질도 점차 개선되고 있기 때문에, 정보처리 기기로서 널리 사용되고 있다.
액티브 매트릭스형 LCD 장치는 매트릭스 내에 배열된 복수의 픽셀 전극 각각에 연결된 복수의 능동 소자를 가진다. 액티브 매트릭스형 LCD 장치는 단순 매트릭스형 LCD 장치에 비해 높은 콘트라스트 비(contrast ratio)를 가진다. 따라서, 액티브 매트릭스형 구동은 칼라 LCD 장치에 필수적으로 되고 있다. 액티브 매트릭스형 LCD 장치의 각 픽셀 전극에 연결되는 능동소자로는 박막 필름 트랜지스터(Thin Film Transistor; 이하 TFT라 함)가 널리 사용되고 있다.
본 발명의 목적은 출력 신호의 슬루율을 보상할 수 있는 출력 버퍼 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 출력 버퍼 회로를 포함하는 디스플레이 장치의 소스 구동회로를 제공하는 것이다.
본 발명의 또 다른 목적은 출력 신호의 슬루율을 보상할 수 있는 디스플레이 장치의 소스 구동 회로의 동작 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 출력 버퍼 회로는 바이어스 전류 제어신호 발생 회로 및 채널 증폭 회로를 포함한다.
전류 제어신호 발생 회로는 기준 연산증폭기를 포함하고, 상기 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다. 채널 증폭 회로는 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 복수의 입력 전압신호에 대해 버퍼링을 수행하여 복수의 출력 전압신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 출력 버퍼 회로는 디스플레이 장치의 소스 구동 회로의 계조 코드(gray code)에 응답하여 상기 슬루율을 더 보상할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 계조 코드의 비트들의 조합에 의해 상기 복수의 출력 전압신호의 테일(tail) 전류의 크기가 조절될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 테일 전류가 증가할수록 상기 슬루율이 증가할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 바이어스 전류 제어신호 발생 회로는 상기 기준 연산증폭기의 입력신호와 상기 기준 연산증폭기의 출력신호에 대해 배타적 논리합을 수행하여 상기 바이어스 전류 제어신호를 발생하는 XOR 회로를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 바이어스 전류 제어신호는 상기 기준 연산증폭기의 출력신호가 최소 전압에서 최대 전압의 절반에 이르는 천이 구간 동안 활성화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 바이어스 전류 제어신호는 상기 기준 연산증폭기의 출력신호가 접지 전압에서 전원전압의 절반에 이르는 천이 구간 동안 활성화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 바이어스 전류 제어신호 발생 회로는 제 1 기준 연산증폭기, 제 1 XOR 회로, 인버터, 제 2 기준 연산증폭기, 제 2 XOR 회로 및 OR 회로를 포함할 수 있다.
제 1 기준 연산증폭기는 제 1 기준 입력신호를 버퍼링하여 제 1 기준 출력신호를 발생한다. 제 1 XOR 회로는 상기 제 1 기준 입력신호와 상기 제 1 기준 출력신호에 대해 배타적 논리합을 수행한다. 인버터는 상기 제 1 기준 입력신호의 위상을 반전한다. 제 2 기준 연산증폭기는 상기 인버터의 출력신호를 버퍼링하여 제 2 기준 출력신호를 발생한다. 제 2 XOR 회로는 상기 인버터의 출력신호와 상기 제 2 기준 출력신호에 대해 배타적 논리합을 수행한다. OR 회로는 상기 제 1 XOR 회로의 출력신호와 상기 제 2 XOR 회로의 출력신호에 대해 논리합 연산을 수행하여 상기 바이어스 전류 제어신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 기준 연산증폭기와 상기 제 2 기준 연산증폭기는 동일한 전기적 특성을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 바이어스 전류 제어신호는 상기 제 1 XOR 회로의 출력신호와 상기 제 2 XOR 회로의 출력신호 중에서 더 큰 펄스 폭을 가지는 신호의 펄스 유지 시간 동안 활성화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 바이어스 전류 제어신호는 상기 제 1 기준 연산증폭기의 출력신호가 최소 전압에서 최대 전압의 절반으로 증가하는 제 1 천이 구간과 상기 제 2 기준 연산증폭기의 출력신호가 최대 전압에서 최대 전압의 절반으로 감소하는 제 2 천이 구간 중에서 더 긴 구간 동안 활성화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 바이어스 전류 제어신호는 상기 제 1 기준 연산증폭기의 출력신호가 접지 전압에서 전원전압의 절반으로 증가하는 제 1 천이 구간과 상기 제 2 기준 연산증폭기의 출력신호가 전원 전압에서 전원전압의 절반으로 감소하는 제 2 천이 구간 중에서 더 긴 구간 동안 활성화될 수 있다.
본 발명의 하나의 실시형태에 따른 디스플레이 장치의 소스 구동 회로는 쉬프트 레지스터, 데이터 래치 회로, 디지털-아날로그 변환기 및 출력 버퍼 회로를 포함한다.
쉬프트 레지스터는 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생한다. 데이터 래치 회로는 상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력한다. 디지털-아날로그 변환기는 계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생한다. 출력 버퍼 회로는 상기 입력 전압신호들을 버퍼링하여 소스 신호들을 발생한다. 출력 버퍼 회로는 바이어스 전류 제어신호 발생 회로 및 채널 증폭 회로를 포함한다. 전류 제어신호 발생 회로는 기준 연산증폭기를 포함하고, 상기 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다. 채널 증폭 회로는 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 복수의 입력 전압신호에 대해 버퍼링을 수행하여 복수의 출력 전압신호를 발생한다.
본 발명의 하나의 실시형태에 따른 디스플레이 장치의 소스 구동 회로의 동작 방법은 쉬프트 레지스터를 사용하여 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생하는 단계; 상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력하는 단계; 계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생하는 단계; 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생하는 단계; 및 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 상기 입력 전압신호들에 대해 버퍼링을 수행하여 소스 신호들을 발생하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 디스플레이 장치의 소스 구동 회로의 동작 방법은 상기 소스 구동 회로의 계조 코드(gray code)에 응답하여 상기 슬루율을 보상하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 소스 구동 회로의 출력 버퍼 회로는 기준 연산증폭기를 포함하는 바이어스 전류 제어신호 발생 회로를 포함하고, 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다. 채널 증폭 회로는 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 디스플레이 장치의 소스 구동 회로의 계조 코드(gray code)에 응답하여 슬루율을 더 보상한다. 따라서, 출력 버퍼 회로를 포함하는 소스 구동 회로는 고 해상도 및 대형 패널에 사용가능하며 전력소모가 적다.
도 1은 본 발명의 하나의 실시 예에 따른 소스 구동 회로를 나타내는 회로도이다.
도 2는 도 1의 소스 구동 회로에 포함된 디지털-아날로그 변환기의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 소스 구동 회로에 포함된 출력 버퍼 회로의 하나의 예를 나타내는 회로도이다.
도 4는 도 3의 출력 버퍼 회로의 채널 증폭 회로를 구성하는 하나의 채널 증폭기의 구성을 나타내는 회로도이다.
도 5는 도 3의 출력 버퍼 회로의 바이어스 전류 제어신호 발생 회로를 구성하는 기준 연산증폭기의 구성을 나타내는 회로도이다.
도 6은 도 3의 출력 버퍼 회로의 바이어스 전류 제어신호 발생 회로의 동작을 나타내는 타이밍도이다.
도 7은 도 3의 출력 버퍼 회로의 채널 증폭기의 동작을 나타내는 타이밍도이다.
도 8은 도 3의 출력 버퍼 회로의 바이어스 전류 제어신호 발생 회로의 다른하나의 구성 예를 나타내는 회로도이다.
도 9는 도 8의 바이어스 전류 제어신호 발생 회로의 동작을 나타내는 타이밍도이다.
도 10은 도 1의 소스 구동 회로에 포함된 출력 버퍼 회로의 다른 하나의 예를 나타내는 회로도이다.
도 11은 도 10의 출력 버퍼 회로의 채널 증폭 회로를 구성하는 하나의 채널 증폭기의 구성을 나타내는 회로도이다.
도 12는 도 11의 채널 증폭기에서, 계조 코드의 비트 값들에 따른 테일(tail) 전류 및 테일 전류 크기에 따른 출력 전압의 슬루율을 나타내는 도면이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 소스 구동 회로의 회로 배치들을 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 소스 구동 회로를 포함하는 LCD 장치를나타내는 회로도이다.
도 16은 본 발명의 하나의 실시예에 따른 디스플레이 장치의 소스 구동 회로의 동작 방법의 하나의 예를 나타내는 흐름도이다.
도 17은 본 발명의 하나의 실시예에 따른 디스플레이 장치의 소스 구동 회로의 동작 방법의 다른 하나의 예를 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 소스 구동 회로(100)를 나타내는 회로도이다.
도 1을 참조하면, 소스 구동 회로(100)는 쉬프트 레지스터(110), 데이터 래치 회로(120), D/A 컨버터(digital to analog converter)(130) 및 출력 버퍼 회로(140)를 포함할 수 있다.
쉬프트 레지스터(110)는 클럭신호(CLK)와 입출력 제어신호(DIO)를 수신하고, 일정 수의 클럭신호마다 펄스신호를 발생시킨다. 데이터 래치 회로(120)는 데이터(DATA)와 로드신호(TP)를 수신한다. 데이터 래치 회로(120)는 쉬프트 레지스터(110)의 쉬프트 순서에 따라 데이터(DATA)를 래치하고, 로드신호(TP)가 인가되면 데이터(DATA)를 출력한다.
D/A 컨버터(130)는 계조전압(GMA)을 사용하여, 데이터 래치 회로(120)의 출력신호들(D1 ~ Dn)에 대응하는 아날로그 신호인 입력 전압신호들(VIN1 ~ VINn)을 발생시킨다. 출력 버퍼 회로(140)는 슬루율을 보상하고, 입력 전압신호들(VIN1 ~ VINn)을 버퍼링하여 소스 신호들(Y1 ~ Yn)을 발생한다. 소스 신호들(Y1 ~ Yn)은 데이터 래치 회로(120)에 인가되는 데이터(DATA)의 순서에 따라서 각 소스라인들에 출력된다.
도 1의 소스 구동 회로(100)는 후술하는 본 발명의 실시예들에 따른 출력 버퍼 회로의 구성을 갖는다. 소스 구동 회로(100)에 포함된 출력 버퍼 회로(140)는 바이어스 전류 제어신호 발생 회로 및 채널 증폭 회로를 포함할 수 있다. 전류 제어신호 발생 회로는 기준 연산증폭기를 포함하고, 상기 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다. 채널 증폭 회로는 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 복수의 입력 전압신호에 대해 버퍼링을 수행하여 복수의 출력 전압신호를 발생한다. 상기 출력 버퍼 회로는 디스플레이 장치의 소스 구동 회로의 계조 코드(gray code)에 응답하여 슬루율을 더 보상할 수 있다. 상기 계조 코드의 비트들의 조합에 의해 상기 복수의 출력 전압신호의 테일(tail) 전류의 크기가 조절될 수 있다. 출력 전압신호의 테일 전류가 증가할수록 슬루율이 증가할 수 있다. 즉, 출력 전압신호의 테일 전류가 증가할수록 출력 전압신호의 전압 레벨 천이(transition)가 짧은 시간 내에 이루어질 수 있다.
도 2는 도 1의 소스 구동 회로에 포함된 디지털-아날로그 변환기(130)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 디지털-아날로그 변환기(130)는 저항 스트링(132) 및 스위칭 회로(134)를 포함할 수 있다.
저항 스트링(132)은 제 1 기준전압(VREF_H)과 제 2 기준전압(VREF_L) 사이에 결합되어 있고, 서로 직렬 연결된 저항들(R1~R18)을 포함하며, 감마 전압들(VGMA1~VGMA18)을 출력한다. 디지털 입력신호(D1, D2, …, Dn)가 18 비트의 데이터라면, 저항 스트링(132)은 직렬 연결된 18 개의 저항을 포함하며, 18 개의 감마 전압들(VGMA1~VGMA18)을 출력할 수 있다.
스위칭 회로(134)는 디지털 입력신호(D1, D2, …, Dn)에 대응하는 감마 전압들(VGMA1~VGMA18)을 입력 전압신호들(VIN1 ~ VINn)로서 출력한다.
도 3은 도 1의 소스 구동 회로(100)에 포함된 출력 버퍼 회로(140)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 출력 버퍼 회로(140)는 바이어스 전류 제어신호 발생 회로(150) 및 채널 증폭 회로(141)를 포함할 수 있다.
전류 제어신호 발생 회로(150)는 기준 연산증폭기(OP_REF_1)를 포함하고, 기준 연산증폭기(OP_REF_1)의 입력신호(VI_REF)와 출력신호(VO_REF)에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호(VCON_IB)를 발생한다. 채널 증폭 회로(141)는 바이어스 전류 제어신호(VCON_IB)에 응답하여 슬루율(slew-rate)을 보상하고, 입력 전압신호들(VIN1 ~ VINn)에 대해 버퍼링을 수행하여 출력 전압신호(Y1~Yn)를 발생한다. 채널 증폭 회로(141)는 출력 전압신호들(Y1~Yn)을 발생하는 채널 증폭기들(OP_CH1, OP_CH2, OP_CH3)을 포함할 수 있다.
전류 제어신호 발생 회로(150)는 바이어스 전류 제어신호 발생 회로(150)는 기준 연산증폭기(OP_REF_1) 및 XOR(exclusive OR) 회로(XOR1)을 포함할 수 있다. XOR 회로(XOR1)는 기준 연산증폭기(OP_REF_1)의 입력신호와 기준 연산증폭기(OP_REF_1)의 출력신호에 대해 배타적 논리합을 수행하여 바이어스 전류 제어신호(VCON_IB)를 발생한다.
바이어스 전류 제어신호(VCON_IB)는 기준 연산증폭기(OP_REF_1)의 출력신호가 최소 전압에서 최대 전압의 절반에 이르는 천이 구간 동안 활성화될 수 있다. 바이어스 전류 제어신호(VCON_IB)는 기준 연산증폭기(OP_REF_1)의 출력신호가 접지 전압에서 전원전압의 절반에 이르는 천이 구간 동안 활성화될 수 있다.
도 4는 도 3의 출력 버퍼 회로의 채널 증폭 회로(141)를 구성하는 하나의 채널 증폭기(OP_CH1)의 구성을 나타내는 회로도이다.
도 4를 참조하면, 채널 증폭기(OP_CH1)는 차동 입력부(146), 상부 바이어스부(142), 하부 바이어스부(144), 부하단(load stage)(147) 및 출력단(output stage)(148)을 포함할 수 있다.
차동 입력부(146)는 P형 차동 입력부와 N형 차동 입력부를 포함하고, 입력 전압신호(VIN) 및 출력 전압신호(VOUT)를 차동 모드로 수신한다. P형 차동 입력부는 PMOS 트랜지스터들(MP1, MP2)로 구성되고, N형 차동 입력부는 NMOS 트랜지스터들(MN1, MN2)로 구성된다. 상부 바이어스부(142)는 상기 P형 차동 입력부에 전기적으로 연결되고, 상기 P형 차동 입력부를 전원전압(VDD)에 연결하며 바이어스 전류 제어신호(VCON_IB)에 응답하여 상기 P형 차동 입력부에 공급되는 바이어스 전류의 크기를 조절한다. 하부 바이어스부(144)는 상기 N형 차동 입력부에 전기적으로 연결되고, 상기 N형 차동 입력부를 접지전압에 연결하며 바이어스 전류 제어신호(VCON_IB)에 응답하여 상기 N형 차동 입력부에 공급되는 바이어스 전류의 크기를 조절한다. 부하단(147)은 차동 입력부(146)에 전기적으로 연결되고, 차동 입력부(146)의 부하로서 동작한다. 출력단(148)은 부하단(147)에 전기적으로 연결되고 부하단(147)의 출력을 전원전압(VDD) 또는 접지전압에 연결한다.
기준 연산증폭기(OP_REF_1)와 채널 증폭기들(OP_CH1, OP_CH2, OP_CH3)은 동일한 전기적 특성을 가질 수 있다.
상부 바이어스부(142)는 제 1 PMOS 트랜지스터(MP3), 제 2 PMOS 트랜지스터(MP4) 및 스위치(SW1)를 포함할 수 있다.
제 1 PMOS 트랜지스터(MP3)는 전원전압(VDD)에 연결된 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 상기 P형 차동 입력부에 연결된 드레인을 갖는다. 제 2 PMOS 트랜지스터(MP4)는 전원전압(VDD)에 연결된 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트를 갖는다. 스위치(SW1)는 제 2 PMOS 트랜지스터(MP4)의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 바이어스 전류 제어신호(VCON_IB)에 응답하여 온 또는 오프된다. 제 2 PMOS 트랜지스터(MP4)의 사이즈((W/L)p)는 제 1 PMOS 트랜지스터(MP3)의 사이즈의 1/2일 수 있다.
하부 바이어스부(144)는 제 1 NMOS 트랜지스터(MN3), 제 2 NMOS 트랜지스터(MN4) 및 스위치(SW2)를 포함할 수 있다.
제 1 NMOS 트랜지스터(MN3)는 접지전압에 연결된 소스, 제 2 바이어스 전압(VB2)이 인가되는 게이트, 및 상기 N형 차동 입력부에 연결된 드레인을 갖는다. 제 2 NMOS 트랜지스터(MN2)는 접지전압에 연결된 소스, 제 2 바이어스 전압(VB2)이 인가되는 게이트를 갖는다. 스위치(SW2)는 제 2 NMOS 트랜지스터(MN4)의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 바이어스 전류 제어신호(VCON_IB)에 응답하여 온 또는 오프된다. 제 2 NMOS 트랜지스터(MN4)의 사이즈((W/L)n)는 제 1 NMOS 트랜지스터(MN3)의 사이즈의 1/2일 수 있다.
채널 증폭기(OP_CH1)는 바이어스 전류 제어신호(VCON_IB)에 응답하여 상부 바이어스부(142)에 포함된 바이어스 전류 조절부(143) 및 하부 바이어스부(144)에 포함된 바이어스 전류 조절부(145)에 의해 차동 입력부(146)에 공급되는 바이어스 전류를 조절함으로써 출력 전압의 슬루율을 보상할 수 있다. 바이어스 전류 조절부(143)는 제 2 PMOS 트랜지스터(MP4)와 스위치(SW1)로 구성되고, 바이어스 전류 조절부(145)는 제 2 NMOS 트랜지스터(MN4)와 스위치(SW2)로 구성된다. 채널 증폭기(OP_CH1)는 바이어스 전류 제어신호(VCON_IB)에 응답하여 출력신호의 천이 구간 동안 추가적인 바이어스 전류를 차동 입력부(146)에 공급한다.
도 5는 도 3의 출력 버퍼 회로의 바이어스 전류 제어신호 발생 회로(150)를 구성하는 기준 연산증폭기(OP_REF)의 구성을 나타내는 회로도이다.
도 5를 참조하면, 기준 연산증폭기(OP_REF)는 차동 입력부(156), 상부 바이어스부(152), 하부 바이어스부(154), 부하단(load stage)(157) 및 출력단(output stage)(158)을 포함할 수 있다. 도 5의 기준 연산증폭기(OP_REF)의 구성은 바이어스 전류 조절부(143, 145)만 제외하면 도 4의 채널 증폭기(OP_CH1)의 회로 구성과 동일하다. 따라서, 기준 연산증폭기(OP_REF)의 전기적 특성은 채널 증폭기(OP_CH1)의 전기적 특성과 유사하다.
도 6은 도 3의 출력 버퍼 회로의 바이어스 전류 제어신호 발생 회로의 동작을 나타내는 타이밍도이고, 도 7은 도 3의 출력 버퍼 회로의 채널 증폭기의 동작을 나타내는 타이밍도이다.
도 6을 참조하면, 기준 연산증폭기(OP_REF)의 입력신호, 즉 기준 입력신호(VI_REF)가 "0" 레벨에서 VDD 레벨로 천이할 때 기준 연산증폭기(OP_REF)의 출력신호, 즉 기준 출력신호(VO_REF)는 일정한 슬루율을 가지고 "0" 레벨에서 VDD 레벨로 천이한다. 본 발명의 실시예에 따른 출력 버퍼 회로는 도 3의 바이어스 전류 제어신호 발생 회로(150)에 의해 발생된 바이어스 전류 제어신호(VCON_IB)가 기준 연산증폭기(OP_REF)의 출력신호가 최소 전압(예를 들어 0V)에서 최대 전압(예를 들어 VDD)의 절반에 이르는 천이 구간 동안 활성화될 수 있다. 즉, 바이어스 전류 제어신호(VCON_IB)는 펄스 폭(PW1)을 가지며 이 펄스 구간 동안 추가 적인 바이어스 전류를 채널 증폭 회로의 채널 증폭기들에 제공한다.
도 7을 참조하면, 채널 증폭기의 입력 전압신호(VIN)가 최저 감마 값(VGMA1)에서 최고 감마 값(VGMA18)로 천이할 때 채널 증폭기의 출력 전압신호(VOUT)는 일정한 슬루율을 가지고 최저 감마 값(VGMA1)에서 최고 감마 값(VGMA18)으로 천이한다.
본 발명의 실시예에 따른 출력 버퍼 회로는 채널 증폭기의 출력 전압신호(VOUT)가 천이하는 동안 바이어스 전류 제어신호 발생 회로(150)에 의해 발생된 바이어스 전류 제어신호(VCON_IB)가 추가적인 바이어스 전류를 공급함으로 슬루율이 보상될 수 있다. 본 발명의 실시예에 따른 출력 버퍼 회로는 슬루율을 보상하기 때문에 슬루율 보상이 없는 출력 버퍼 회로에 비해 슬루율이 증가하고, 빠른 시간 내에 전압 레벨의 천이가 이루어질 수 있다. 기준 연산증폭기(OP_REF)의 출력신호가 최소 전압(예를 들어 0V)에서 최대 전압(예를 들어 VDD)의 절반에 이르는 천이 구간 동안 활성화될 수 있다.
도 8은 도 3의 출력 버퍼 회로의 바이어스 전류 제어신호 발생 회로의 다른하나의 구성 예를 나타내는 회로도이다.
도 8을 참조하면, 바이어스 전류 제어신호 발생 회로(150a)는 제 1 기준 연산증폭기(OP_REF_1), 제 1 XOR 회로(XOR1), 인버터(INV1), 제 2 기준 연산증폭기(OP_REF_2), 제 2 XOR 회로(XOR2) 및 OR 회로(OR1)를 포함할 수 있다.
제 1 기준 연산증폭기(OP_REF_1)는 제 1 기준 입력신호(VI_REF)를 버퍼링하여 제 1 기준 출력신호(VO_REF_1)를 발생한다. 제 1 XOR 회로(XOR1)는 제 1 기준 입력신호(VI_REF)와 제 1 기준 출력신호(VO_REF_1)에 대해 배타적 논리합을 수행한다. 인버터(INV1)는 제 1 기준 입력신호(VI_REF)의 위상을 반전한다. 제 2 기준 연산증폭기(OP_REF_2)는 인버터(INV1)의 출력신호를 버퍼링하여 제 2 기준 출력신호(VO_REF_2)를 발생한다. 제 2 XOR 회로(XOR2)는 인버터(INV1)의 출력신호와 제 2 기준 출력신호(VO_REF_2)에 대해 배타적 논리합을 수행한다. OR 회로(OR1)는 제 1 XOR 회로(XOR1)의 출력신호와 제 2 XOR 회로(XOR2)의 출력신호에 대해 논리합 연산을 수행하여 바이어스 전류 제어신호(VCON_IB)를 발생한다.
도 9는 도 8의 바이어스 전류 제어신호 발생 회로(150a)의 동작을 나타내는 타이밍도이다.
도 8 및 도 9를 참조하면, 전류 제어신호 발생 회로(150a)는 제 1 XOR 회로(XOR1)의 출력신호(VOEX1)와 제 2 XOR 회로(XOR2)의 출력신호(VOEX2)에 대해 논리합 연산을 수행하여 바이어스 전류 제어신호(VCON_IB)를 발생하기 때문에, 바이어스 전류 제어신호(VCON_IB)의 펄스 폭은 VOEX1의 펄스 폭(PW1)과 VOEX2의 펄스 폭(PW2) 중 더 큰 펄스 폭을 갖는 신호에 의해 결정될 수 있다. 도 6의 전류 제어신호 발생 회로(150a)는 기준 출력신호들(VO_REF_1, VO_REF_2)의 상승 천이와 하강 천이의 천이 시간이 다를 경우에도 충분히 추가 바이어스 전류를 공급할 수 있으므로 슬루율 보상을 보다 잘 할 수 있다.
도 10은 도 1의 소스 구동 회로에 포함된 출력 버퍼 회로의 다른 하나의 예를 나타내는 회로도이다.
도 10을 참조하면, 출력 버퍼 회로(140a)는 바이어스 전류 제어신호 발생 회로(150a) 및 채널 증폭 회로(141a)를 포함할 수 있다.
전류 제어신호 발생 회로(150a)는 도 3의 바이어스 전류 제어신호 발생 회로(150)과 동일한 구성을 가질 수 있다. 채널 증폭 회로(141a)는 바이어스 전류 제어신호(VCON_IB) 및 계조 코드(gray code)에 응답하여 슬루율(slew-rate)을 보상하고, 입력 전압신호들(VIN1 ~ VINn)에 대해 버퍼링을 수행하여 출력 전압신호(Y1~Yn)를 발생한다. 채널 증폭 회로(141a)는 출력 전압신호들(Y1~Yn)을 발생하는 채널 증폭기들(OP_CH1_a, OP_CH_a2, OP_CH3_a)을 포함할 수 있다.
도 10의 전류 제어신호 발생 회로(150a)는 바이어스 전류 제어신호(VCON_IB) 뿐만 아니라 계조 코드(gray code)의 비트들(D6, D7)에 응답하여 채널 증폭 회로(141a)의 바이어스 전류를 조절하기 때문에 슬류율이 보다 더 정밀하게 보상될 수 있다. 계조 코드(gray code)의 비트들은 도 1의 데이터 래치 회로(120)의 출력신호들(D1 ~ Dn) 중에서 선택된 코드일 수 있다.
도 11은 도 10의 출력 버퍼 회로의 채널 증폭 회로를 구성하는 하나의 채널 증폭기의 구성을 나타내는 회로도이다.
도 11을 참조하면, 채널 증폭기(OP_CH1_a)는 차동 입력부(146), 상부 바이어스부(142a), 하부 바이어스부(144a), 부하단(load stage)(147) 및 출력단(output stage)(148)을 포함할 수 있다.
차동 입력부(146)는 P형 차동 입력부와 N형 차동 입력부를 포함하고, 입력 전압신호(VIN) 및 출력 전압신호(VOUT)를 차동 모드로 수신한다. P형 차동 입력부는 PMOS 트랜지스터들(MP1, MP2)로 구성되고, N형 차동 입력부는 NMOS 트랜지스터들(MN1, MN2)로 구성된다. 상부 바이어스부(142a)는 상기 P형 차동 입력부에 전기적으로 연결되고, 상기 P형 차동 입력부를 전원전압(VDD)에 연결하며 바이어스 전류 제어신호(VCON_IB) 및 계조 코드의 비트들(D6, D7)에 응답하여 상기 P형 차동 입력부에 공급되는 바이어스 전류의 크기를 조절한다. 하부 바이어스부(144a)는 상기 N형 차동 입력부에 전기적으로 연결되고, 상기 N형 차동 입력부를 접지전압에 연결하며 바이어스 전류 제어신호(VCON_IB) 및 계조 코드의 비트들(D6, D7)에 응답하여 상기 N형 차동 입력부에 공급되는 바이어스 전류의 크기를 조절한다. 부하단(147)은 차동 입력부(146)에 전기적으로 연결되고, 차동 입력부(146)의 부하로서 동작한다. 출력단(148)은 부하단(147)에 전기적으로 연결되고 부하단(147)의 출력을 전원전압(VDD) 또는 접지전압에 연결한다.
상부 바이어스부(142a)는 제 1 PMOS 트랜지스터(MP3), 제 2 PMOS 트랜지스터(MP4), 제 3 PMOS 트랜지스터(MP5), 제 4 PMOS 트랜지스터(MP6), 제 1 스위치(SW1), 제 2 스위치(SW3) 및 제 3 스위치(SW5)를 포함할 수 있다.
제 1 PMOS 트랜지스터(MP3)는 전원전압(VDD)에 연결된 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 상기 P형 차동 입력부에 연결된 드레인을 갖는다. 제 2 PMOS 트랜지스터(MP4)는 전원전압(VDD)에 연결된 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트를 갖는다. 제 3 PMOS 트랜지스터(MP5)는 전원전압(VDD)에 연결된 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트를 갖는다. 제 4 PMOS 트랜지스터(MP6)는 전원전압(VDD)에 연결된 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트를 갖는다. 제 1 스위치(SW1)는 제 2 PMOS 트랜지스터(MP4)의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 바이어스 전류 제어신호(VCON_IB)에 응답하여 온 또는 오프된다. 제 2 스위치(SW3)는 상기 제 3 PMOS 트랜지스터(MP5)의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 계조 코드(gray code)의 제 1 비트(D6)에 응답하여 온 또는 오프된다. 제 3 스위치(SW5)는 제 4 PMOS 트랜지스터(MP6)의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 상기 계조 코드(gray code)의 제 2 비트(D7)에 응답하여 온 또는 오프된다.
제 2 PMOS 트랜지스터(MP4)의 사이즈는 상기 제 1 PMOS 트랜지스터(MP3)의 사이즈의 1/2이고, 상기 제 3 PMOS 트랜지스터(MP5)의 사이즈는 제 1 PMOS 트랜지스터(MP3)의 사이즈의 1/4이고, 상기 제 4 PMOS 트랜지스터(MP6)의 사이즈는 제 1 PMOS 트랜지스터(MP3)의 사이즈의 1/8일 수 있다.
하부 바이어스부(144a)는 제 1 NMOS 트랜지스터(MN3), 제 2 NMOS 트랜지스터(MN4), 제 3 NMOS 트랜지스터(MN5), 제 4 NMOS 트랜지스터(MN6), 제 1 스위치(SW2), 제 2 스위치(SW4) 및 제 3 스위치(SW6)를 포함할 수 있다.
제 1 NMOS 트랜지스터(MN3)는 상기 접지전압에 연결된 소스, 제 2 바이어스 전압이 인가되는 게이트, 및 상기 N형 차동 입력부에 연결된 드레인을 갖는다. 제 2 NMOS 트랜지스터(MN4)는 상기 접지전압에 연결된 소스, 상기 제 2 바이어스 전압(VB2)이 인가되는 게이트를 갖는다. 제 3 NMOS 트랜지스터(MN5)는 상기 접지전압에 연결된 소스, 제 2 바이어스 전압(VB2)이 인가되는 게이트를 갖는다. 제 4 NMOS 트랜지스터(MN6)는 접지전압에 연결된 소스, 제 2 바이어스 전압(VB2)이 인가되는 게이트를 갖는다. 제 1 스위치(SW2)는 상기 제 2 NMOS 트랜지스터(MN4)의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 바이어스 전류 제어신호(VCON_IB)에 응답하여 온 또는 오프된다. 제 2 스위치(SW4)는 상기 제 3 NMOS 트랜지스터(MN5)의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 계조 코드(gray code)의 제 1 비트(D6)에 응답하여 온 또는 오프된다. 제 3 스위치(SW6)는 상기 제 4 NMOS 트랜지스터(MN6)의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 계조 코드(gray code)의 제 2 비트(D7)에 응답하여 온 또는 오프된다.
제 2 NMOS 트랜지스터(MN4)의 사이즈는 상기 제 1 NMOS 트랜지스터(MN3)의 사이즈의 1/2이고, 상기 제 3 NMOS 트랜지스터(MN5)의 사이즈는 상기 제 1 NMOS 트랜지스터(MN3)의 사이즈의 1/4이고, 상기 제 4 NMOS 트랜지스터(MN6)의 사이즈는 상기 제 1 NMOS 트랜지스터(MN3)의 사이즈의 1/8일 수 있다.
도 12는 도 11의 채널 증폭기에서, 계조 코드의 비트 값들에 따른 테일(tail) 전류 및 테일 전류 크기에 따른 출력 전압의 슬루율을 나타내는 도면이다.
도 12를 참조하면, 계조 코드의 비트들의 조합에 의해 출력 전압신호의 테일(tail) 전류의 크기가 조절될 수 있다. 예를 들어, D6=0, D7=0이면 가장 낮은 레벨의 추가 전류를, D6=1, D7=1이면 가장 높은 레벨의 테일 전류, 즉 추가 바이어스 전류를 채널 증폭기들에 제공할 수 있다. 테일 전류(Itail1, Itail2, Itail3)가 증가할 수록 채널 증폭기의 출력 전압은 레벨 천이를 빨리 하고 있음을 알 수 있다. 즉, 테일 전류(Itail1, Itail2, Itail3)가 증가할수록 슬루율이 높아진다.
도 13 및 도 14는 본 발명의 실시예들에 따른 소스 구동 회로의 회로 배치들을 나타내는 도면이다.
도 13을 참조하면, 소스 구동 회로(200)에서 전류 제어신호 발생 회로(230)는 채널 증폭 회로(210, 220)의 사이에 위치할 수 있다. 도 14를 참조하면, 소스 구동 회로(300)에서 전류 제어신호 발생 회로(330_1, 330_2))는 채널 증폭 회로(310, 320)의 바깥 부분, 즉 소스 구동 회로(200)의 양 끝에 위치할 수 있다.
도 15는 본 발명의 실시예들에 따른 소스 구동 회로를 포함하는 LCD 장치를나타내는 회로도이다.
도 15를 참조하면, LCD 장치(10000)는 제어 회로(1100), 게이트 구동회로(1200), 소스 구동회로(1300), 액정 패널(1400), 및 계조전압 발생 회로(1500)를 구비한다.
액정 패널(1400)은 매트릭스의 각 교차점에 있는 TFT(Thin Film Transistor)를 가진다. TFT의 소스는 소스 신호("데이터 신호"라고도 함)를 수신하고, TFT의 게이트는 게이트 신호("주사 신호"라고도 함)를 수신한다. TFT의 드레인 단자와 공통전압(VCOM) 사이에 스토리지 커패시터(storage capacitor)(CST)와 액정 커패시터(CLC)가 연결되어 있다. 액정 패널(1400)은 게이트 라인(G1 ~ Gn)을 통해 게이트 신호를 수신하고, 소스 라인(D1 ~ Dm)을 통해 소스 신호를 수신한다. 게이트 구동 회로(1200)는 온 전압(Von)과 오프 전압(Voff)의 조합으로 이루어진 게이트 신호들을 게이트 라인들(G1 ~ Gn)에 인가한다.
계조전압 발생 회로(1500)는 LCD 장치(1000)의 휘도와 관련된 정극성과 부극성의 계조전압들(GMA)을 발생시킨다.
소스 구동 회로(1300)는 계조전압 발생 회로(1500)의 출력인 계조전압들(GMA)을 이용하여 제어 회로(1100)로부터 수신되는 데이터(DATA)를 D/A 변환하고 소스 라인들(D1 ~ Dm)에 인가한다.
제어 회로(1100)는 RGB 영상신호(R, G, B), 및 수직동기 신호(Vsync), 수평동기 신호(Hsync), 메인 클럭신호(MCLK), 데이터 인에이블 신호(DE) 등의 제어신호들을 수신한다. 제어 회로(1100)는 이들 제어신호들에 기초하여 소스 제어신호(CONT1) 및 게이트 제어신호(CONT2)를 발생시키고 영상신호들(DATA(R, G, B))을 액정 패널(1400)의 동작조건에 맞게 적절히 처리한 후, 게이트 제어신호(CONT2)를 게이트 구동부(1200)에 전송하고, 소스 제어신호(CONT1)와 영상신호(DATA(R, G, B))를 소스 구동부(1300)에 전송한다.
게이트 구동 회로(1200)와 소스 구동 회로(1300)는 각각 복수의 게이트 드라이브 IC(Integrated Circuit)와 복수의 소스 드라이브 IC를 구비할 수 있다(미도시). 데이터(DATA)는 각 픽셀에 대한 계조 레벨(gray level)을 결정한다. 소스 구동 회로(1300)는 소스 신호들을 액정 패널(liquid crystal panel)(1400) 상에 배열되어 있는 소스 라인에 인가하고, 게이트 구동 회로(1200)는 게이트 신호들을 액정 패널(1400)상에 배열되어 있는 게이트 라인에 인가한다.
도 15의 LCD 장치(1000)에 포함된 소스 구동 회로(1300)는 도 1의 소스 구동 회로(100)와 같은 구성을 가질 수 있다. 따라서, LCD 장치(1000)는 상기 실시예의 출력 버퍼 회로를 포함할 수 있다. LCD 장치(1000)에 포함된 출력 버퍼 회로는 바이어스 전류 제어신호 발생 회로 및 채널 증폭 회로를 포함할 수 있다. 전류 제어신호 발생 회로는 기준 연산증폭기를 포함하고, 상기 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다. 채널 증폭 회로는 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 복수의 입력 전압신호에 대해 버퍼링을 수행하여 복수의 출력 전압신호를 발생한다. 상기 출력 버퍼 회로는 디스플레이 장치의 소스 구동 회로의 계조 코드(gray code)에 응답하여 슬루율을 더 보상할 수 있다. 상기 계조 코드의 비트들의 조합에 의해 상기 복수의 출력 전압신호의 테일(tail) 전류의 크기가 조절될 수 있다. 출력 전압신호의 테일 전류가 증가할수록 슬루율이 증가할 수 있다. 즉, 출력 전압신호의 테일 전류가 증가할수록 출력 전압신호의 전압 레벨 천이(transition)가 짧은 시간 내에 이루어질 수 있다.
도 16은 본 발명의 하나의 실시예에 따른 디스플레이 장치의 소스 구동 회로의 동작 방법의 하나의 예를 나타내는 흐름도이다.
도 16을 참조하면, 본 발명의 하나의 실시예에 따른 디스플레이 장치의 소스 구동 회로의 동작 방법은 다음의 동작을 포함한다.
1) 쉬프트 레지스터를 사용하여 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생한다(S1).
2) 상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력한다(S2).
3) 계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생한다(S3).
4) 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다(S4).
5) 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상한다 (S5).
6) 상기 입력 전압신호들에 대해 버퍼링을 수행하여 소스 신호들을 발생한다(S6).
도 17은 본 발명의 하나의 실시예에 따른 디스플레이 장치의 소스 구동 회로의 동작 방법의 다른 하나의 예를 나타내는 흐름도이다.
도 17을 참조하면, 본 발명의 하나의 실시예에 따른 디스플레이 장치의 소스 구동 회로의 동작 방법은 다음의 동작을 포함한다.
1) 쉬프트 레지스터를 사용하여 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생한다(S1).
2) 상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력한다(S2).
3) 계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생한다(S3).
4) 기준 연산증폭기의 입력신호와 출력신호에 대해 배타적 논리합(exclusive OR)을 수행하여 바이어스 전류 제어신호를 발생한다(S4).
5) 상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상한다 (S5).
6) 계조 코드에 응답하여 슬루율(slew-rate)을 보상한다(S7).
7) 상기 입력 전압신호들에 대해 버퍼링을 수행하여 소스 신호들을 발생한다(S6).
상기에서는 디지털-아날로그 변환기, 이를 포함하는 소스 구동회로, 및 이를 포함하는 LCD 장치에 대해 기술하였지만, 본 발명은 LCD 장치뿐만 아니라 PDP(Plasma Display Panel), OLED(Organic Light Emitting Diode) 등 일반적인 표시 장치에 적용이 가능하다.
본 발명은 소스 구동회로 및 이를 포함하는 디스플레이 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100; 소스 구동 회로
110: 쉬프트 레지스터
120: 래치 회로
130: D/A 컨버터
140: 출력 버퍼 회로
1000: LCD 장치

Claims (20)

  1. 기준 연산증폭기를 포함하고, 상기 기준 연산증폭기의 입력신호 및 출력신호를 이용하여 배타적 논리합(exclusive OR)을 수행함으로써 바이어스 전류 제어신호를 발생하는 바이어스 전류 제어신호 발생 회로; 및
    상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 복수의 입력 전압신호에 대해 버퍼링을 수행하여 복수의 출력 전압신호를 발생하는 채널 증폭 회로를 포함하는 출력 버퍼 회로.
  2. 제 1 항에 있어서, 상기 출력 버퍼 회로는
    디스플레이 장치의 소스 구동 회로의 계조 코드(gray code)에 응답하여 상기 슬루율을 더 보상하는 것을 특징으로 하는 출력 버퍼 회로.
  3. 제 1 항에 있어서, 상기 바이어스 전류 제어신호 발생 회로는
    상기 기준 연산증폭기의 입력신호와 상기 기준 연산증폭기의 출력신호에 대해 배타적 논리합을 수행하여 상기 바이어스 전류 제어신호를 발생하는 XOR 회로를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 바이어스 전류 제어신호는 상기 기준 연산증폭기의 출력신호가 최소 전압에서 최대 전압의 절반에 이르는 천이 구간 동안 활성화되는 것을 특징으로 하는 출력 버퍼 회로.
  5. 제 3 항에 있어서,
    상기 바이어스 전류 제어신호는 상기 기준 연산증폭기의 출력신호가 접지 전압에서 전원전압의 절반에 이르는 천이 구간 동안 활성화되는 것을 특징으로 하는 출력 버퍼 회로.
  6. 제 1 항에 있어서, 상기 바이어스 전류 제어신호 발생 회로는
    제 1 기준 입력신호를 버퍼링하여 제 1 기준 출력신호를 발생하는 제 1 기준 연산증폭기;
    상기 제 1 기준 입력신호와 상기 제 1 기준 출력신호에 대해 배타적 논리합을 수행하는 제 1 XOR 회로;
    상기 제 1 기준 입력신호의 위상을 반전하는 인버터;
    상기 인버터의 출력신호를 버퍼링하여 제 2 기준 출력신호를 발생하는 제 2 기준 연산증폭기;
    상기 인버터의 출력신호와 상기 제 2 기준 출력신호에 대해 배타적 논리합을 수행하는 제 2 XOR 회로; 및
    상기 제 1 XOR 회로의 출력신호와 상기 제 2 XOR 회로의 출력신호에 대해 논리합 연산을 수행하여 상기 바이어스 전류 제어신호를 발생하는 OR 회로를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 제 1 기준 연산증폭기와 상기 제 2 기준 연산증폭기는 동일한 유형(type)의 연산증폭기로서 동일한 연산증폭기 특성을 가지는 것을 특징으로 하는 출력 버퍼 회로.
  8. 제 6 항에 있어서,
    상기 바이어스 전류 제어신호는 상기 제 1 XOR 회로의 출력신호와 상기 제 2 XOR 회로의 출력신호 중에서 더 큰 펄스 폭을 가지는 신호의 펄스 유지 시간 동안 활성화되는 것을 특징으로 하는 출력 버퍼 회로.
  9. 제 6 항에 있어서,
    상기 바이어스 전류 제어신호는 상기 제 1 기준 연산증폭기의 출력신호가 최소 전압에서 최대 전압의 절반으로 증가하는 제 1 천이 구간과 상기 제 2 기준 연산증폭기의 출력신호가 최대 전압에서 최대 전압의 절반으로 감소하는 제 2 천이 구간 중에서 더 긴 구간 동안 활성화되는 것을 특징으로 하는 출력 버퍼 회로.
  10. 제 6 항에 있어서,
    상기 바이어스 전류 제어신호는 상기 제 1 기준 연산증폭기의 출력신호가 접지 전압에서 전원전압의 절반으로 증가하는 제 1 천이 구간과 상기 제 2 기준 연산증폭기의 출력신호가 전원 전압에서 전원전압의 절반으로 감소하는 제 2 천이 구간 중에서 더 긴 구간 동안 활성화되는 것을 특징으로 하는 출력 버퍼 회로.
  11. 제 1 항에 있어서, 상기 채널 증폭 회로는 상기 복수의 출력 전압신호를 발생하는 채널 증폭기를 복수 개 포함하고,
    상기 채널 증폭기들 각각은
    P형 차동 입력부와 N형 차동 입력부를 포함하고, 입력 전압신호 및 출력 전압신호를 차동 모드로 수신하는 차동 입력부;
    상기 P형 차동 입력부에 전기적으로 연결되고, 상기 P형 차동 입력부를 전원전압에 연결하며 상기 바이어스 전류 제어신호에 응답하여 상기 P형 차동 입력부에 공급되는 바이어스 전류의 크기를 조절하는 상부 바이어스부;
    상기 N형 차동 입력부에 전기적으로 연결되고, 상기 N형 차동 입력부를 접지전압에 연결하며 상기 바이어스 전류 제어신호에 응답하여 상기 N형 차동 입력부에 공급되는 바이어스 전류의 크기를 조절하는 하부 바이어스부;
    상기 차동 입력부에 전기적으로 연결되고, 상기 차동 입력부의 부하로서 동작하는 부하 단(load stage); 및
    상기 부하 단에 전기적으로 연결되고 상기 부하 단의 출력을 상기 전원전압 또는 상기 접지전압에 연결하는 출력단(output stage)을 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  12. 제 11 항에 있어서, 상기 상부 바이어스부는
    상기 전원전압에 연결된 소스, 제 1 바이어스 전압이 인가되는 게이트, 및 상기 P형 차동 입력부에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 전원전압에 연결된 소스, 상기 제 1 바이어스 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터; 및
    상기 제 2 PMOS 트랜지스터의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 상기 바이어스 전류 제어신호에 응답하여 온 또는 오프되는 스위치를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  13. 제 12 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 사이즈는 상기 제 1 PMOS 트랜지스터의 사이즈의 1/2인 것을 특징으로 하는 출력 버퍼 회로.
  14. 제 11 항에 있어서, 상기 하부 바이어스부는
    상기 접지전압에 연결된 소스, 제 2 바이어스 전압이 인가되는 게이트, 및 상기 N형 차동 입력부에 연결된 드레인을 갖는 제 1 NMOS 트랜지스터;
    상기 접지전압에 연결된 소스, 상기 제 2 바이어스 전압이 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터; 및
    상기 제 2 NMOS 트랜지스터의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 상기 바이어스 전류 제어신호에 응답하여 온 또는 오프되는 스위치를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  15. 제 14 항에 있어서,
    상기 제 2 NMOS 트랜지스터의 사이즈는 상기 제 1 NMOS 트랜지스터의 사이즈의 1/2인 것을 특징으로 하는 출력 버퍼 회로.
  16. 제 11 항에 있어서, 상기 상부 바이어스부는
    상기 전원전압에 연결된 소스, 제 1 바이어스 전압이 인가되는 게이트, 및 상기 P형 차동 입력부에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 전원전압에 연결된 소스, 상기 제 1 바이어스 전압이 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 전원전압에 연결된 소스, 상기 제 1 바이어스 전압이 인가되는 게이트를 갖는 제 3 PMOS 트랜지스터;
    상기 전원전압에 연결된 소스, 상기 제 1 바이어스 전압이 인가되는 게이트를 갖는 제 4 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 상기 바이어스 전류 제어신호에 응답하여 온 또는 오프되는 제 1 스위치;
    상기 제 3 PMOS 트랜지스터의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 계조 코드(gray code)의 제 1 비트에 응답하여 온 또는 오프되는 제 2 스위치; 및
    상기 제 4 PMOS 트랜지스터의 드레인과 상기 P형 차동 입력부 사이에 결합되고, 상기 계조 코드(gray code)의 제 2 비트에 응답하여 온 또는 오프되는 제 3 스위치를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  17. 제 11 항에 있어서, 상기 하부 바이어스부는
    상기 접지전압에 연결된 소스, 제 2 바이어스 전압이 인가되는 게이트, 및 상기 N형 차동 입력부에 연결된 드레인을 갖는 제 1 NMOS 트랜지스터;
    상기 접지전압에 연결된 소스, 상기 제 2 바이어스 전압이 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터;
    상기 접지전압에 연결된 소스, 상기 제 2 바이어스 전압이 인가되는 게이트를 갖는 제 3 NMOS 트랜지스터;
    상기 접지전압에 연결된 소스, 상기 제 2 바이어스 전압이 인가되는 게이트를 갖는 제 4 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 상기 바이어스 전류 제어신호에 응답하여 온 또는 오프되는 제 1 스위치;
    상기 제 3 NMOS 트랜지스터의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 계조 코드(gray code)의 제 1 비트에 응답하여 온 또는 오프되는 제 2 스위치; 및
    상기 제 4 NMOS 트랜지스터의 드레인과 상기 N형 차동 입력부 사이에 결합되고, 계조 코드(gray code)의 제 2 비트에 응답하여 온 또는 오프되는 제 3 스위치를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  18. 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생하는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력하는 데이터 래치 회로;
    계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생하는 디지털-아날로그 변환기; 및
    상기 입력 전압신호들을 버퍼링하여 소스 신호들을 발생하는 출력 버퍼 회로를 포함하고, 상기 출력 버퍼 회로는
    기준 연산증폭기를 포함하고, 상기 기준 연산증폭기의 입력신호 및 출력신호를 이용하여 배타적 논리합(exclusive OR)을 수행함으로써 바이어스 전류 제어신호를 발생하는 바이어스 전류 제어신호 발생 회로; 및
    상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 복수의 입력 전압신호에 대해 버퍼링을 수행하여 복수의 출력 전압신호를 발생하는 채널 증폭 회로를 포함하는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로.
  19. 쉬프트 레지스터를 사용하여 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생하는 단계;
    상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력하는 단계;
    계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생하는 단계;
    기준 연산증폭기의 입력신호 및 출력신호를 이용하여 배타적 논리합(exclusive OR)을 수행함으로써 바이어스 전류 제어신호를 발생하는 단계; 및
    상기 바이어스 전류 제어신호에 응답하여 슬루율(slew-rate)을 보상하고, 상기 입력 전압신호들에 대해 버퍼링을 수행하여 소스 신호들을 발생하는 단계를 포함하는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로의 동작 방법.
  20. 제 19 항에 있어서, 상기 디스플레이 장치의 소스 구동 회로의 동작 방법은
    상기 소스 구동 회로의 계조 코드(gray code)에 응답하여 상기 슬루율을 보상하는 단계를 더 포함하는 것을 특징으로 하는 디스플레이 장치의 소스 구동 회로의 동작 방법.
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