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KR102050317B1 - 게이트 구동회로 및 이를 포함하는 액정표시장치 - Google Patents

게이트 구동회로 및 이를 포함하는 액정표시장치 Download PDF

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KR102050317B1
KR102050317B1 KR1020130006113A KR20130006113A KR102050317B1 KR 102050317 B1 KR102050317 B1 KR 102050317B1 KR 1020130006113 A KR1020130006113 A KR 1020130006113A KR 20130006113 A KR20130006113 A KR 20130006113A KR 102050317 B1 KR102050317 B1 KR 102050317B1
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Abstract

본 발명은 액정표시장치를 공개한다. 보다 상세하게는, 본 발명은 게이트 구동회로가 액정패널내에 박막트랜지스터 형태로 실장되는 GIP(GATE IN PANEL)구조에서 풀-다운 박막트랜지스터에 대한 지속적인 포지티브 바이어스 스트레스(positive bias stress) 인가에 따른 열화문제를 개선한 게이트 구동회로 및 이를 포함하는 액정표시장치에 관한 것이다.
본 발명의 게이트 구동회로는 게이트 배선을 통해 게이트 출력신호를 출력하는 적어도 하나의 풀-업 박막트랜지스터, 제1 및 제2 풀-다운 박막트랜지스터를 구비하고, 제1 및 제2 구동전압에 따라 가변되어 상기 제1 및 제2 풀-다운 박막트랜지스터에 네가티브 바이어스 전압을 인가하는 보상회로를 포함한다.

Description

게이트 구동회로 및 이를 포함하는 액정표시장치{GATE DRAVING CIRCUIT AND LIQUIUD CRYSTAL DISPLAY DEVICE INCULDING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 특히 게이트 구동회로가 액정패널내에 박막트랜지스터 형태로 실장되는 GIP(GATE IN PANEL)구조에서 풀-다운 박막트랜지스터에 대한 지속적인 포지티브 바이어스 스트레스(positive bias stress) 인가에 따른 열화문제를 개선한 게이트 구동회로 및 이를 포함하는 액정표시장치에 관한 것이다.
최근, 휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.
특히, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor, TFT)가 이용되는 액티브 매트릭스 방식의 액정표시장치는 동적인 영상을 표시하기에 적합하다.
도 1은 종래 액정표시장치의 일부를 개략적으로 나타낸 것으로, 액정표시장치는 박막트랜지스터(T) 및 액정캐패시터(LC)를 구비하는 복수의 화소가 정의된 액정패널(10)과, 액정패널(10)에 일 방향으로 형성된 복수의 게이트배선(GL)을 통해 화소에 게이트 출력신호(VG)를 공급하는 게이트 구동부(20) 및 게이트배선(GL)과 수직한 방향으로 형성된 복수의 데이터배선(DL)을 통해 화소에 데이터신호(VDATA)를 공급하는 데이터 구동부(30)를 포함한다.
특히, 게이트 구동부(20)는 복수의 스테이지로 구성되며, 각 스테이지는 클록신호(CLK) 및 구동전압(VDD)등에 대응하여 게이트배선(GL)을 통해 게이트 출력신호(VG)를 동일 수평선상의 화소마다 순차적으로 공급하게 된다. 이러한 스테이지는 적어도 하나의 플립플롭(22), 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)를 포함한다.
이러한 구조의 게이트 구동부(20)에서 게이트 하이전압(VGH)를 공급하는 풀-업 트랜지스터(TPU)는 달리, 게이트 로우전압(VGL)을 공급하는 풀-다운 트랜지스터(TPD)의 게이트에는 1 프레임동안 Q출력단(Q)의 출력이 하이레벨인 구간을 제외하고 Qb출력단(Qb)으로부터 직류파형(DC)의 하이레벨의 턴-온 전압이 지속적으로 인가되는 데, 이는 풀-다운 트랜지스터를 열화시켜 문턱전압 특성을 변화시키는 원인이 되어 결국 게이트 구동부의 오작동을 유발하게 된다.
도 2는 게이트 구동부의 일 스테이지에 대한 열화 전후의 출력신호 파형을 나타낸 도면이다.
도면을 참조하면, 열화전 게이트 구동부는 해당 수평선에 대하여 약 30 V 의 하이레벨의 게이트 출력신호를 출력하게 되나(a), 스트레스에 의해 풀-다운 트랜지스터가 열화된 경우, 즉 풀-다운 트랜지스터의 문턱전압이 포지티브 쉬프트(positive shift)되어 열화전 턴-온을 위한 하이레벨의 전압이 게이트에 인가되어도 턴-온되지 않아 안정적으로 로우레벨의 게이트 출력신호를 지속시키지 못하고, 1 프레임동안 2회 이상 하이레벨의 게이트 출력신호를 멀티 출력하게 된다(b).
이러한 문제를 개선하기 위해, Qb 출력단(Qb)을 복수개로 형성하고, 각각 별도의 풀-다운 트랜지스터를 구비하여 소정주기씩 교번 구동함으로서 하나의 풀-다운 트랜지스터에 집중되는 스트레스를 분산시켜 소자의 열화를 최소화하는 교번구동방법이 제안되었다.
그러나, 전술한 교번구동방법에 의해서도 액정표시장치가 장기간 구동됨에 따라 복수의 풀-다운 트랜지스터가 서서히 열화되어 발생하는 오작동 문제를 완전히 해결하는 데는 한계가 있다.
특히, 게이트 구동부의 풀-다운 트랜지스터의 열화문제는 게이트 구동부가 액정패널내에 박막트랜지스터 형태로 실장되는 GIP(GATE IN PANEL)구조의 액정표시장치에서 더 빈번하게 발생하게 된다.
이러한 게이트 구동부의 오작동은 액정표시장치의 구동 신뢰성을 저하하는 주 원인이 된다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 본 발명은 액정표시장치에 구비되는 게이트 구동회로의 특정 소자에 대하여 지속적인 직류파형(DC)의 하이레벨 전압이 인가됨에 따라 발생하는 소자의 열화문제를 해결한 게이트 구동회로 및 이를 포함하는 액정표시장치를 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 액정표시장치는, 복수의 게이트 배선 및 데이터 배선이 형성되어 복수의 화소를 정의하는 액정패널; 상기 게이트 배선을 통해 게이트 출력신호를 출력하는 적어도 하나의 풀-업 박막트랜지스터, 제1 및 제2 풀-다운 박막트랜지스터를 구비하고, 제1 및 제2 구동전압에 따라 가변되어 상기 제1 및 제2 풀-다운 박막트랜지스터에 네가티브 바이어스 전압을 인가하는 보상회로를 포함하는 게이트 구동부; 상기 데이터배선을 통해 데이터전압을 출력하는 데이터 구동부; 및 상기 게이트 구동부 및 데이터 구동부에 제어신호를 공급하는 타이밍 제어부를 포함한다.
또한, 전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 게이트 구동회로는, Q노드가 충전됨에 따라, 하이레벨의 게이트 출력신호를 출력하는 풀-업 박막트랜지스터; Qb_o노드가 충전됨에 따라, 로우레벨의 게이트 출력신호를 출력하는 제1 풀-다운 박막트랜지스터; Qb_e노드가 충전됨에 따라, 로우레벨의 게이트 출력신호를 출력하는 제2 풀-다운 박막트랜지스터; 제1 및 제2 구동전압에 따라, 상기 Q노드, Qb_o노드 및 Qb_e노드를 충방전하는 플립플롭 회로; 및 상기 제1 및 제2 구동전압에 따라 가변되어 상기 제1 및 제2 풀-다운 박막트랜지스터에 네가티브 바이어스 전압을 인가하는 보상회로를 포함한다.
상기 제1 및 제2 구동전압은, 서로 반전된 형태의 전압인 것을 특징으로 한다.
상기 보상회로는, 게이트에 접지전압이 인가되고, 드레인에 상기 제1 풀-다운 박막트랜지스터의 게이트가 연결되며, 소스에 상기 제1 가변접지전압이 인가되는 제1 보상 박막트랜지스터; 및 게이트에 접지전압이 인가되고, 드레인에 상기 제2 풀-다운 박막트랜지스터의 게이트가 연결되며, 소스에 상기 제2 가변접지전압이 인가되는 제2 보상 박막트랜지스터를 포함한다.
상기 제1 및 제2 가변접지전압은, 상기 접지전압과 동일레벨의 전압 및 상기 제1 및 제2 보상 박막트랜지스터의 게이트-소스간 전압이 10V 이상이 되도록 하는 전압으로 교번하여 설정되는 것을 특징으로 한다.
상기 플립플롭 회로는, 상기 복수의 전단 스테이지 또는 개시신호에 따라, 일반구동전압 레벨로 상기 Q노드를 충전하는 제1 박막트랜지스터; 후단 스테이지로부터 게이트 출력신호를 인가받아 상기 Q노드를 방전하는 제2 박막트랜지스터; 상기 Qb_o노드의 충전에 따라 상기 Q노드를 방전시키는 제3_o 박막트랜지스터; 상기 Qb_e노드의 충전에 따라 상기 Q노드를 방전시키는 제3_e 박막트랜지스터; 다이오드 연결되어 상기 제1 구동전압을 상기 Qb_o노드에 충전하는 제4_o 박막트랜지스터; 다이오드 연결되어 상기 제2 구동전압을 상기 Qb_e노드에 충전하는 제4_e 박막트랜지스터; 상기 Q노드의 충전에 따라 상기 Qb_o노드를 방전시키는 제5_o 박막트랜지스터; 및 상기 Q노드의 충전에 따라 상기 Qb_e노드를 방전시키는 제5_e 박막트랜지스터를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 액정표시장치의 게이트 구동회로의 풀-다운 트랜지스터에 포지티브 바이어스 전압에 대응하는 네가티브 바이어스 전압을 인가함으로, 종래 일 방향으로만 쉬프트되는 문턱전압을 보상함에 따라 게이트 구동회로의 오작동을 최소화할 수 있다. 이에 따라, 액정표시장치의 구동 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 액정표시장치의 일부를 개략적으로 나타낸 도면이다.
도 2는 게이트 구동부의 일 스테이지에 대한 열화 전후의 출력신호 파형을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 전체 구조를 나타내는 도면이다.
도 4a는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 개략적인 구조도이고, 도 4b는 도 4a의 일 보상부에 대한 등가 회로도이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가회로도이다.
도 6a 내지 도 6c는 각각 포지티브 쉬프트 상태, 네가티브 쉬프트 상태 및 보상된 상태에서의 풀-다운 박막트랜지스터의 게이트-소스전압(Vgs)에 따른 드레인-소스전류(Ids)를 나타내는 도면이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 게이트 구동회로 및 이를 포함하는 액정표시장치를 설명한다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 전체 구조를 나타내는 도면이다.
도시된 바와 같이, 본 발명의 액정표시장치는 화상을 표시하는 액정패널(100)과, 각 구동부(120, 130)를 제어하는 타이밍 제어부(110)와, 액정패널(100)의 일측에 내장되어 교번으로 인가되는 제1 및 제2 구동전압(VDD_o, VDD_e)에 게이트배선(GL)으로 게이트 출력신호(VG)를 인가하며, 특정 소자에 대한 문턱전압 보상회로(126)를 구비하는 게이트 구동부(120)와, 각 화소에 데이터신호(VDATA)를 인가하는 데이터 구동부(130)를 포함한다. 또한, 도시되어 있지는 않지만 액정패널(100)의 배면으로는 백라이트 유닛(미도시)이 구비되어 액정패널(100)에 빛을 공급하게 된다.
액정패널(100)은 투명기판 상에 다수의 게이트배선(GL)과 다수의 데이터배선(DL)이 매트릭스 형태로 교차 형성되고, 교차지점에 스위칭 박막트랜지스터(T) 및 액정캐패시터(LC)를 포함하는 다수의 화소(PX)가 정의된다.
화소(PX)는 각각 R,G,B 삼원색에 대응하며, 스위칭 소자의 역할을 하는 적어도 하나의 스위칭 박막트랜지스터(T)와, 액정층이 개재된 상하전극으로 이루어지는 액정캐패시터(LC)와, 도시되어 있지는 않지만 액정캐패시터(LC)와 병렬로 연결되어 일정기간 동안 액정캐패시터(LC)에 형성된 전계를 유지시키는 스토리지 캐패시터(미도시)가 구비되어 화상을 표시하게 된다.
전술한 스위칭 박막트랜지스터(T)는 게이트가 게이트배선(GL)에 연결되고, 소스는 데이터 배선(DL)에 연결된다. 또한, 드레인은 공통전극과 대향하는 화소전극과 연결되어 있다. 이러한 스위칭 박막트랜지스터(T)의 액티브층을 이루는 물질로는 비정질 실리콘(a-si silicon) 및 폴리 실리콘(poly silicon)등이 이용될 수 있다. 이러한 액티브층으로는 액정표시장치의 대형화 및 고화질화에 따라 소자 성능 역시 고성능이 요구되고 있어 이동도 0.5cm2/Vs 수준의 기존 비정질 실리콘 박막트랜지스터에는 한계가 있으며, 이에 산화물 실리콘(Oxide silicon)으로 대체되는 추세이다.
특히, 산화물 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비해 이동도(mobility)가 높아, 액정표시장치에 구비되는 액정패널(100)내의 스위칭 박막트랜지스터(T)뿐만 아니라, 이를 제어하기 위한 게이트 구동부(120)를 액정패널내에 박막트랜지스터 구조로 실장하는 데 유리하다.
타이밍 제어부(110)는 외부시스템으로부터 전송되는 수평동기신호(Hsync), 수직동기신호(Vsync), 데이터 인에이블 신호(DE)등의 타이밍 신호를 인가받으며, 그 신호들에 대응하여 게이트 구동부(120) 및 데이터 구동부(130)의 제어신호를 생성한다. 또한, 전송되는 디지털 형태의 영상신호(RGB)를 데이터 구동부(130)가 처리할 수 형태로 변환하여 데이터 구동부(130)에 공급한다.
게이트 구동부(120)는 액정패널(100)의 화소(PX)가 정의되는 표시영역을 제외한 비표시영역에 형성된 복수의 박막트랜지스터로 이루어지는 쉬프트 레지스터로 이루어진다. 이러한 게이트 구동부(120)는 액정패널(100)의 표시영역상의 스위칭 박막트랜지스터(T)와 동일공정에서 동시에 형성되므로, 따라서 스위칭 박막트랜지스터(T)와 동일 액티브층 및 동일 적층구조를 갖게 된다.
특히, 게이트 구동부(120)는 타이밍 제어부(110)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 액정패널(100)에 형성된 게이트배선(GL)을 통해 각 화소(PX)를 수평선 단위로 구동하기 위한 하이레벨의 게이트 구동전압(VG)을 순차적으로 출력한다. 동시에 현재 게이트 구동전압(VG)이 출력되지 않는 게이트배선(GL)에는 로우레벨이 게이트 구동전압(VG)을 출력하게 된다.
하나의 게이트배선(GL)에는 하나의 스테이지가 할당되며, 게이트 구동부(120)의 각 스테이지 중, 현재 하이레벨인 게이트 배선(GL)을 제외한 나머지 게이트 배선(GL)에는 로우레벨의 게이트 구동전압(VG)이 인가되게 된다.
이에 따라, 하이레벨의 게이트배선(GL)과 연결된 스위칭 박막트랜지스터(T)는 턴-온(turn-on)되며, 동시에 데이터 구동부(130)로부터 아날로그 파형의 데이터신호(VDATA)가 공급되고, 이는 데이터배선(DL)을 통해 스위칭 박막트랜지스터(T)에 접속된 액정캐패시터(LC)들로 인가되게 된다.
특히, 게이트 구동부(120)는 내장된 박막트랜지스터들을 소정의 프레임씩 나누어 동작하는 구조로서, 적어도 두 개의 풀-다운 박막트랜지스터를 구비하고, 제1 및 제2 게이트 구동전압(GVDD_o, GVDD_e) 중 어느 하나를 이용하여 교번구동하는 구조이다.
일 예로서, 게이트 구동부(120)를 초기 2 내지 3 프레임 동안 제1 게이트 구동전압(GVDD_o)을 이용하여 구동하고, 차기 2 내지 3 프레임 동안 제2 게이트 구동전압(GVDD_e)을 이용하여 구동하는 형태로 설정할 수 있다.
이에 따라, 각 스테이지에 구비된 두 개의 풀-다운 박막트랜지스터를 교번하여 구동함으로서 스트레스에 따른 박막트랜지스터의 열화를 억제하게 된다.
데이터 구동부(130)는 타이밍 제어부(110)로부터 입력되는 데이터 제어신호(DCS)에 대응하여 입력되는 정렬된 디지털형태의 영상신호(RGB)를 기준전압에 따라 아날로그 형태의 데이터신호(VDATA)로 변환한다. 데이터신호(VDATA)는 하나의 수평선단위로 래치되어 1수평기간(1H)마다 모든 데이터 배선(DL)을 통해 동시에 액정패널(100)로 출력된다.
이에 따라, 액정패널(100)의 화소(PX)에 구비된 액정캐패시터(LC)에는 데이터신호(VDATA)에 대응하는 전계가 형성되고, 액정물질의 광 투과율이 변화하여 화상의 계조를 표시하게 된다.
특히, 본 발명의 실시예에 따른 게이트 구동부(120)는 각 풀-다운 박막트랜지스터에는 보상 박막트랜지스터를 포함하는 보상회로(126)가 연결되어 있어 교번구동시 휴지구간(sleeping period)에서 네가티브 바이어스(negative bias)전압을 걸어주어 구동구간(driving period)에서 포지티브 쉬프트(positive shift)된 문턱전압을 네가티브 쉬프트(negative shift)시키는 것을 특징으로 한다.
이를 위해, 보상회로(126)는 제1 및 제2 구동전압(VDD_o, VDD_e)에 동기하여 전압레벨이 가변되는 제1 및 제2 가변접지전압(LVSS_o, LVSS_e)를 인가받아 풀-다운 트랜지스터의 게이트-소스간 전압(Vgs)을 제어하며, 이를 통해 풀-다운 박막트랜지스터의 게이트에 인가되는 직류파형(DC)의 전압이 교류형태(AC)로 전환되어 소자의 열화가 최소화된다. 이러한 게이트 구동부(120) 및 보상회로(126)의 구조에 대한 보다 상세한 설명은 후술한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치의 구동회로의 구조를 설명한다.
도 4a는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 개략적인 구조도이고, 도 4b는 도 4a의 일 보상부에 대한 등가 회로도이다.
도 4a 및 도 4를 참조하면, 본 발명은 게이트 구동부(120)의 일 스테이지는, 제1 및 제2 구동전압(VDD_o, VDD_e)을 인가받아 비반전 출력단(Q) 및 반전출력단(Qb_o, Qb_e)에 서로 반전된 신호를 출력하는 플립플롭(122)과, 비반전 출력단(Q)의 출력에 따라 클록신호(CLK)가 하이레벨일 때, 클록신호(CLK)를 게이트 출력신호(VG n)로서 출력하는 풀-업 박막트랜지스터(TPU)와, 제1 반전 출력단(Qb_o)의 출력에 따라, 로우레벨의 접지전압(VSS)을 게이트 출력신호로서 출력하는 제1 풀-다운 박막트랜지스터(TPD_o)와, 제2 반전 출력단(Qb_e)의 출력에 따라, 로우레벨의 접지전압(VSS)을 게이트 출력신호로서 출력하는 제2 풀-다운 박막트랜지스터(TPD_e)를 포함한다.
또한, 게이트 구동부(120)는 제1 가변접지전압(LVSS_o)에 따라, 제1 풀-다운 박막트랜지스터(TPD_o)의 게이트에 네가티브 바이어스 전압을 인가하는 ODD보상부(1261) 및, 제2 가변접지전압(LVSS_e)에 따라, 제2 풀-다운 박막트랜지스터(TPD_e)의 게이트에 역 바이어스 전압을 인가하는 EVEN보상부(1262)를 포함하는 보상회로부(126)와 더 연결된다.
ODD 보상부 및 EVEN보상부(1261, 1262)는 제1 및 제2 풀-다운 박막트랜지스터(TPD_o, TPD_e)의 게이트 및 소스에 각각 연결되는 보상 박막트랜지스터(미도시)로 구성된다. ODD 보상부(1261)의 구조의 일 예를 설명하면, 도 4b에 나타낸 바와 같이, 게이트가 제1 풀-다운 박막트랜지스터(TPD)의 소스 및 접지전압(VSS)단이 연결되고, 드레인이 제1 풀-다운 박막트랜지스터(TPD)의 게이트 및 Qb_o노드(NQb_o)에 연결되며, 소스가 제1 가변접지전압(LVSS_o)단이 연결되는 제1 보상 박막트랜지스터(Tcom_o)로 이루어진다.
또한, 도시하지는 않았지만, EVEN 보상부(1262)도 제2 풀-다운 박막트랜지스터(TPD_e)에 대하여 전술한 제1 보상 박막트랜지스터(Tcom_o)의 연결구조와 동일하게 연결되며 소스가 제2 가변접지전압(LVSS_e)단이 연결되는 제2 보상 박막트랜지스터(미도시)로 이루어져 있다.
이러한 구조에 따른 게이트 구동부(120)의 구동방법을 설명하면, 먼저 게이트 구동부(120)의 플립플롭(122)은 개시신호 또는 이전 스테이지의 게이트 출력신호(VGn-1)가 인가되면, 비반전출력단(Q)을 통해 하이레벨의 전압을 출력한다. 이에 따라, 풀-업 박막트랜지스터(TPU)가 턴-온되어 클록신호(CLK)를 게이트 출력신호(VGn)로서 게이트배선을 통해 출력하게 된다.
이때, 클록신호(CLK)는 종래의 게이트 하이전압(VGH)과 동일한 하이레벨 상태이다.
다음으로 1 수평기간(1H)이 경과되면, 클록신호(CLK)는 로우레벨로 천이하고, 또한 차기 게이트 스테이지로부터 게이트 출력신호(VGn+1)이 인가되면 플립플롭(122)은 비반전출력단(Q)을 통해 로우레벨의 전압을 출력하여 풀-업 박막트랜지스터(TPU)를 턴-오프시키고, 두 반전출력단(Qb_o, Qb_e)중 어느 하나를 통해 하이레벨의 전압을 출력하게 된다. 이때, 두 반전출력단(Qb_o, Qb_e)의 출력은 플립플롭(122)에 인가되는 제1 및 제2 구동전압(VDD_o, VDD_e) 중, 어느 하나에 의해 결정된다. 두 구동전압(VDD_o, VDD_e)은 서로 반전되는 형태일 수 있다.그리고, 제1 및 제2 풀-다운 박막트랜지스터(TPD_o, TPD_e) 중 어느 하나를 턴-온되면, 이의 소스에 인가되는 접지전압(VSS)이 로우레벨의 게이트 출력신호(VG n)로서 게이트배선을 통해 출력된다. 이때, 제1 및 제2 가변접지전압(LVSS_O, LVSS_e)은 접지전압(VSS)과 동일한 전압레벨이거나, 또는 그보다 낮은 전압레벨로 설정될 수 있다.
일 예로서, 제1 구동전압(VDD_o)이 하이레벨이고, 제2 구동전압(VDD_e)이 로우레벨 상태에서, 클록신호(CLK)가 로우레벨로 천이되어 로우레벨의 게이트 출력신호(VGn)가 출력되는 구간인 경우, 플립플롭(122)의 제1 반전출력단(Qb_o)의 출력전압은 하이레벨이 되며 이에 따라 제1 풀-다운 박막트랜지스터(TPD_o)가 턴-온되어 접지전압(VSS)레벨의 게이트 출력신호(VGn)가 출력된다.
통상적으로, 접지전압(VSS)은 -10V로 설정되며, 제1 및 제2 반전출력단(Qb_o)의 하이레벨일 때의 출력전압은 13 V으로 설정된다. 따라서 13 V 의 전압이 게이트에 인가되어 제1 제1 및 제2 풀-다운 박막트랜지스터(TPD_o, TPD_e)가 턴-온되며, 이때의 게이트-소스간 전압(Vgs)은 23V 정도가 되어 포지티브 바이어스가 걸리게 된다.
이때, 제1 보상 박막트랜지스터(Tcom_o)는 턴-오프상태를 유지하여야 하며, 제1 보상 박막트랜지스터(Tcom_o)의 게이트에는 -10V 가 인가되고 있으므로, 제1 가변접지전압(LVSS_o)는 -10V로 설정한다.
또한, 교번구동에 따라 소정 프레임 이후, 제1 구동전압(VDD_o)이 로우레벨이고, 제2 구동전압(VDD_e)이 하이레벨 상태가 되면, 플립플롭(122)은 제1 반전출력단(Qb_o)의 출력전압은 -10V 로우레벨이 되어 제1 풀-다운 박막트랜지스터(TPD_o)는 턴-오프된다.
이때, 제1 가변접지전압(LVSS_o)을 -30V 이하로 설정한다. 이에 따라, 제1 보상 박막트랜지스터(Tcom_o)의 게이트-소스간 전압(Vgs)은 20V 가 되어 턴-온되며, Qb_o노드(NQb_o)의 전압은 -30 V되어 제1 풀-다운 박막트랜지스터(TPD_o)의 게이트에는 -30 V의 전압이 인가된다. 따라서, 제1 풀-다운 박막트랜지스터(TPD_o)에 걸리는 게이트-소스간 전압(Vgs)은 -20 V가 되어 네가티브 바이어스가 걸리게 된다.
상기 실시예에서는, 제1 보상 박막트랜지스터(Tcom_o)의 게이트-소스간 전압(Vgs)를 20V로 설정하는 일 예를 개시하고 있으나, 소자 특성에 따라 상기 게이트-소스간 전압(Vgs)이 10V 이상 및 40V 이하가 되는 범위내에서 제1 가변접지전압(LVSS_o)이 결정될 수 있다.
즉, 본원발명은 제1 및 제2 가변접지전압(LVSS_o, LVSS_e)을 조절하여 보상 회로부(126)을 통해 교번구동시 두 풀-다운 박막트랜지스터(TPD_o)에 대하여 포지티브 바이어스 및 네가티브 바이어스가 교번으로 걸리게 하여 소자의 열화를 최소화 하게 된다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 보상회로를 구비한 게이트 구동부의 구조 및 구동방법을 설명한다.
도 5는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가회로도이다.
도 5를 참조하면, 본 발명의 게이트 구동부(120)의 하나의 스테이지는 복수의 박막트랜지스터로 이루어지며, 소정 프레임 단위로 교번하여 Qb_e노드(NQb_e) 및 Qb_o노드(NQb_o)가 충방전되는 쉬프트 레지스터이다.
상세하게는, 전단 스테이지(미도시)로부터 게이트 출력신호(VG n-1) 또는 개시신호를 인가받아 일반구동전압(VDD)레벨로 Q노드(NQ)를 충전하는 제1 박막트랜지스터(T1)와, 후단 스테이지(미도시)로부터 게이트 출력신호(VG n+1)을 인가받아 Q노드(NQ)를 방전하는 제2 박막트랜지스터(T2)와, Qb_o노드(NQb_o)의 충전에 따라 Q노드(NQ)를 방전시키는 제3_o 박막트랜지스터(T3_o)와, Qb_e노드(NQb_e)의 충전에 따라 Q노드(NQ)를 방전시키는 제3_e 박막트랜지스터(T3_e)와, 다이오드 연결(diode connection)되어 제1 구동전압(VDD_o)를 Qb_o노드(NQb_o)에 충전하는 제4_o 박막트랜지스터(T4_o)와, 다이오드 연결되어 제2 구동전압(VDD_e)를 Qb_e노드(NQb_e)에 충전하는 제4_e 박막트랜지스터(T4_e)와, Q노드(NQ)의 충전에 따라 Qb_o노드(NQb_o)를 방전시키는 제5_o 트랜지스터(T5_o)와, Q노드(NQ)의 충전에 따라 Qb_e노드(NQb_e)를 방전시키는 제5_e 트랜지스터(T5_e)와, Q노드(NQ)의 충전에 따라 클록신호(CLK n)의 전압레벨에 해당하는 게이트 출력신호(VG)를 출력하는 풀-업 박막트랜지스터(TPU)와, Qb_o노드(NQb_o)의 충전에 따라 접지전압 레벨의 게이트 출력신호(VG)를 출력하는 제1 풀-다운 박막트랜지스터(TPD_o)와, 제1 가변접지전압(LVSS_o)에 따라 제1 풀-다운 박막트랜지스터(TPD_o)에 네가티브 바이어스 전압을 인가하는 제1 보상 박막트랜지스터(Tcom_o)와, Qb_e노드(NQb_e)의 충전에 따라 접지전압 레벨의 게이트 출력신호(VG)를 출력하는 제2 풀-다운 박막트랜지스터(TPD_e)와, 제2 가변접지전압(LVSS_e)에 따라 제2 풀-다운 박막트랜지스터(TPD_e)에 네가티브 바이어스 전압을 인가하는 제2 보상 박막트랜지스터(Tcom_e)를 포함한다.
특히, 제1 보상 박막트랜지스터(Tcom_o)는 게이트에 접지전압(VSS)가 인가되고, 드레인이 Qb_o노드(NQb_o)에 연결되며, 소스에 제1 가변접지전압(LVSS_o)이 인가되는 구조이며, 제2 보상 박막트랜지스터(Tcom_e)는 게이트에 접지전압(VSS)가 인가되고, 드레인이 Qb_e노드(NQb_e)에 연결되며, 소스에 제2 가변접지전압(LVSS_e)이 인가되는 구조이다. 여기서, 제1 및 제2 가변접지전압(LVSS_o, LVSS_e)은 제1 및 제2 구동전압(VDD_o, VDD_e)에 대응하여 -10 V 및 -30 V 로 레벨이 가변되는 전압이다.
이러한 구조에 따른 본 발명의 게이트 구동부(120)의 동작을 설명하면, 먼저 임의의 2~3 프레임에서 전단 스테이지의 게이트 출력신호(VG n-1)에 따라 제1 박막트랜지스터(T1)가 턴-온되어 Q노드(NQ)를 충전하고, 이에 따라 풀-업 박막트랜지스터(TPU)가 턴-온되어 하이레벨의 클록신호(CLK)를 게이트 출력신호(VG n)로서 출력하게 된다. 이후, 하이레벨의 제1 게이트 구동전압(VDD_o) 및 로우레벨의 제2 게이트 구동전압(VDD_e)이 인가되면, 제4_o 박막트랜지스터(T4_o)가 턴-온되어 Qb_o노드(Qb_o)를 충전하고, 이에 따라 제3_o 박막트랜지스터(T3_o)가 턴-온되어 Q노드(Q)에 충전된 전압을 방전한다. 동시에 제2 박막트랜지스터(T2)도 턴-온되어, Q노드(Q)의 방전이 신속하게 진행되도록 한다. 이에 따라 풀-업 박막트랜지스터(TPU)은 턴-오프 된다.
이어서, Qb_o노드(Qb_o)의 충전이 완료되면, 제1 풀-다운 박막트랜지스터(TPD_o)에 포지티브 바이어스가 걸리게 되어 턴-온됨에 따라 접지전압 레벨의 게이트 출력신호(VG n)를 출력하게 된다. 이때, 제1 가변접지전압(LVSS_o)은 -10V로 설정되고, 제2 가변접지전압(LVSS_e)는 -30V로 설정된다.
따라서, 제1 보상 박막트랜지스터(TPD_o)는 턴-오프 상태를 유지하게 되고, 제2 보상 박막트랜지스터(TPD_e)는 턴-온되어 Qb_e노드(NQb_e)를 -30V로 충전하게 된다. 이에 따라, 제2 풀-다운 박막트랜지스터(TPD_e)에는 네가티브 바이어스가 걸리게 된다.
이러한 동작을 2~3 프레임 수행하고, 차기 2~3 프레임동안에는 제1 구동전압(VDD_o)이 로우레벨로 천이되고, 제2 구동전압(VDD_e)이 하이레벨로 천이됨에 따라, Qb_e노드(NQb_e)가 충전되면 전술한 과정을 거쳐 제2 풀-다운 박막트랜지스터(TPD_e)에 포지티브 바이어스를 인가하여 턴-온됨에 따라 접지전압 레벨의 게이트 출력신호(VG n)를 출력하는 단계를 진행하게 된다.
이때, 제1 가변접지전압(LVSS_o)은 -10V로 설정되고, 제2 가변접지전압(LVSS_e)는 -30V로 설정된다.
따라서, 제2 보상 박막트랜지스터(TPD_e)는 턴-오프 상태를 유지하게 되고, 제1 보상 박막트랜지스터(TPD_o)는 턴-온되어 Qb_o노드(NQb_o)를 -30V로 충전하게 된다. 이에 따라, 제1 풀-다운 박막트랜지스터(TPD_o)에는 네가티브 바이어스가 걸리게 된다.
도 6a 내지 도 6c는 각각 포지티브 쉬프트 상태, 네가티브 쉬프트 상태 및 보상된 상태에서의 풀-다운 박막트랜지스터의 게이트-소스전압(Vgs)에 따른 드레인-소스전류(Ids)를 나타내는 도면이다.
도 6a를 참조하면, 풀-다운 박막트랜지스터의 게이트-소스전압(Vgs)이 0 V 일 때, 초기(Initial) 드레인-소스전류(Ids)는 약 10.E-7 A 정도였으나, 포지티브 바이어스가 1000s 동안 걸리게 되면, 포지티브 쉬프트되어 약 10.E-9 A 이하가 되며, 10000s 이상의 시간이 지나면 약 10.E-13 A 정도까지 특성이 달라짐을 알 수 있다.
이에 따라, 도 6b를 참조하면, 포지티브 쉬프트 된 풀-다운 박막트랜지스터에 대하여 네가티브 바이어스를 걸게 되면, 게이트-소스전압(Vgs)이 0 V 일 때, 초기(Initial) 10.E-13 A의 드레인-소스전류(Ids)를 다시 초기(Initial) 드레인-소스전류(Ids)는 약 10.E-8 A 이상으로 되돌리게 된다.
따라서, 도 6c에 도시된 바와 같이, 본 발명의 보상회로를 통해 풀-다운 박막트랜지스터에 대해 포지티스 바이어스 및 네가티브 바이어스를 교번으로 걸어주면 소자 특성이 쉬프트 전 초기상태로 수렴함에 따라 쉬프트된 문턱전압 특성을 보상할 수 있다.
전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
100 : 액정패널 110 : 타이밍 제어부
120 : 게이트 구동부 126 : 보상회로
GL : 130 : 데이터 구동부 GL : 게이트배선
DL : 데이터배선 PX : 화소
T : 박막트랜지스터 LC : 액정캐패시터
R,G,B : 데이터신호 Hsync : 수평동기화신호
Vsync : 수직동기화신호 DE : 인에이블신호
GCS : 게이트 제어신호 DCS : 데이터 제어신호
VDD_o : 제1 구동전압 VDD_e : 제2 구동전압
LVSS_o : 제1 가변접지전압 LVSS_o : 제2 가변접지전압

Claims (10)

  1. 복수의 게이트 배선 및 데이터 배선이 형성되어 복수의 화소를 정의하는 액정패널;
    상기 게이트 배선을 통해 게이트 출력신호를 출력하는 적어도 하나의 풀-업 박막트랜지스터, 제1 및 제2 풀-다운 박막트랜지스터를 구비하고, 제1 및 제2 가변접지전압의 레벨에 따라 상기 제1 및 제2 풀-다운 박막트랜지스터의 게이트에 네가티브 바이어스 전압을 인가하는 보상회로를 포함하는 게이트 구동부;
    상기 데이터배선을 통해 데이터전압을 출력하는 데이터 구동부; 및
    상기 게이트 구동부 및 데이터 구동부에 제어신호를 공급하는 타이밍 제어부
    를 포함하는 액정표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 보상회로는,
    게이트에 접지전압이 인가되고, 드레인에 상기 제1 풀-다운 박막트랜지스터의 게이트가 연결되며, 소스에 상기 제1 가변접지전압이 인가되는 제1 보상 박막트랜지스터; 및
    게이트에 접지전압이 인가되고, 드레인에 상기 제2 풀-다운 박막트랜지스터의 게이트가 연결되며, 소스에 상기 제2 가변접지전압이 인가되는 제2 보상 박막트랜지스터
    를 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 가변접지전압은,
    상기 접지전압과 동일레벨의 전압 및 상기 제1 및 제2 보상 박막트랜지스터의 게이트-소스간 전압이 10V 이상이 되도록 하는 전압으로 교번하여 설정되는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 게이트 구동부는,
    상기 풀 업 박막트랜지스터의 게이트가 연결되는 Q노드;
    상기 제1 및 제2 풀-다운 박막트랜지스터의 게이트가 각각 연결되는 Qb_o노드 및 Qb_e노드;
    전단 스테이지 또는 개시신호에 따라, 일반구동전압 레벨로 상기 Q노드를 충전하는 제1 박막트랜지스터;
    후단 스테이지로부터 게이트 출력신호를 인가받아 상기 Q노드를 방전하는 제2 박막트랜지스터;
    상기 Qb_o노드의 충전에 따라 상기 Q노드를 방전시키는 제3_o 박막트랜지스터;
    상기 Qb_e노드의 충전에 따라 상기 Q노드를 방전시키는 제3_e 박막트랜지스터;
    다이오드 연결되어 제1 구동전압을 상기 Qb_o노드에 충전하는 제4_o 박막트랜지스터;
    다이오드 연결되어 제2 구동전압을 상기 Qb_e노드에 충전하는 제4_e 박막트랜지스터;
    상기 Q노드의 충전에 따라 상기 Qb_o노드를 방전시키는 제5_o 박막트랜지스터; 및
    상기 Q노드의 충전에 따라 상기 Qb_e노드를 방전시키는 제5_e 박막트랜지스터
    를 포함하는 것을 특징으로 하는 액정표시장치.
  6. Q노드가 충전됨에 따라, 하이레벨의 게이트 출력신호를 출력하는 풀-업 박막트랜지스터;
    Qb_o노드가 충전됨에 따라, 로우레벨의 게이트 출력신호를 출력하는 제1 풀-다운 박막트랜지스터;
    Qb_e노드가 충전됨에 따라, 로우레벨의 게이트 출력신호를 출력하는 제2 풀-다운 박막트랜지스터;
    제1 및 제2 구동전압에 따라, 상기 Q노드, Qb_o노드 및 Qb_e노드를 충방전하는 플립플롭 회로; 및
    제1 및 제2 가변접지전압의 레벨에 따라 상기 제1 및 제2 풀-다운 박막트랜지스터의 게이트에 네가티브 바이어스 전압을 인가하는 보상회로
    를 포함하는 게이트 구동회로.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 구동전압은, 서로 반전된 형태의 전압인 것을 특징으로 하는 게이트 구동회로.
  8. 제 6 항에 있어서,
    상기 보상회로는,
    게이트에 접지전압이 인가되고, 드레인에 상기 제1 풀-다운 박막트랜지스터의 게이트가 연결되며, 소스에 상기 제1 가변접지전압이 인가되는 제1 보상 박막트랜지스터; 및
    게이트에 접지전압이 인가되고, 드레인에 상기 제2 풀-다운 박막트랜지스터의 게이트가 연결되며, 소스에 상기 제2 가변접지전압이 인가되는 제2 보상 박막트랜지스터
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 가변접지전압은,
    상기 접지전압과 동일레벨의 전압 및 상기 제1 및 제2 보상 박막트랜지스터의 게이트-소스간 전압이 10V 이상이 되도록 하는 전압으로 교번하여 설정되는 것을 특징으로 하는 게이트 구동회로.
  10. 제 6 항에 있어서,
    상기 플립플롭 회로는,
    복수의 전단 스테이지 또는 개시신호에 따라, 일반구동전압 레벨로 상기 Q노드를 충전하는 제1 박막트랜지스터;
    후단 스테이지로부터 게이트 출력신호를 인가받아 상기 Q노드를 방전하는 제2 박막트랜지스터;
    상기 Qb_o노드의 충전에 따라 상기 Q노드를 방전시키는 제3_o 박막트랜지스터;
    상기 Qb_e노드의 충전에 따라 상기 Q노드를 방전시키는 제3_e 박막트랜지스터;
    다이오드 연결되어 상기 제1 구동전압을 상기 Qb_o노드에 충전하는 제4_o 박막트랜지스터;
    다이오드 연결되어 상기 제2 구동전압을 상기 Qb_e노드에 충전하는 제4_e 박막트랜지스터;
    상기 Q노드의 충전에 따라 상기 Qb_o노드를 방전시키는 제5_o 박막트랜지스터; 및
    상기 Q노드의 충전에 따라 상기 Qb_e노드를 방전시키는 제5_e 박막트랜지스터
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
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