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KR102038414B1 - 테스트 장치 및 그의 동작 방법 - Google Patents

테스트 장치 및 그의 동작 방법 Download PDF

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KR102038414B1
KR102038414B1 KR1020130071000A KR20130071000A KR102038414B1 KR 102038414 B1 KR102038414 B1 KR 102038414B1 KR 1020130071000 A KR1020130071000 A KR 1020130071000A KR 20130071000 A KR20130071000 A KR 20130071000A KR 102038414 B1 KR102038414 B1 KR 102038414B1
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Abstract

반도체 장치를 테스트하기 위한 테스트 장치에 관한 것으로, 테스트 대상이 되는 반도체 장치가 배치되는 코어, 상기 반도체 장치를 테스트하는데 사용되는 데이터를 저장하기 위한 래퍼 데이터 레지스터, 및 상기 코어와 상기 래퍼 데이터 레지스터 사이의 테스트 입/출력 대역폭을 제어하기 위한 대역폭 제어부를 구비하는 테스트 장치가 제공된다.

Description

테스트 장치 및 그의 동작 방법{TEST DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 장치를 테스트하기 위한 테스트 장치에 관한 것이다.
요즈음 생산되는 가전 제품은 소비자의 욕구를 충족시키기 위하여 점점 스마트한 동작을 수행하도록 설계되고 있다. 그리고, 이를 구현하기 위해서 가전 제품 내에는 마이크로프로세서, 네트워킹 칩, 메모리 등과 같은 여러 가지 반도체 칩이 구비되어 있으며, 점차 복합하고 다양한 트랜드에 따라 가전 제품 내의 반도체 칩들 간의 의사 소통 또한 긴밀해지고 있다.
이와 같이 다수의 반도체 칩을 유기적으로 연결하여 하나의 칩으로 동작하는 기술이 바로 시스템 온 칩(System on Chip : SoC) 기술이다. 시스템 온 칩은 마이크로프로세서와 디지털 처리기, 메모리, 베이스 밴드 칩 등을 하나의 칩 안에 집적시켜 칩 자체가 하나의 시스템 기능을 수행할 수 있도록 한 것이다. 시스템 온 칩은 시스템 가격이나 회로의 크기 면에서 여러 가지 이점이 있으며, 이러한 이점으로 인하여 그 사용 범위는 반도체 산업뿐 아니라 IT 산업 전반에 걸쳐 확대되고 있다.
시스템 온 칩은 시스템 구성에 필요한 메모리와 비메모리를 하나의 칩에 집적하여 설계한다. 그래서, 시스템 온 칩을 제조, 생산, 설계하는데 있어서 업체들 간의 영역 구분이 모호해 지고 있으며, 이에 따라 시스템 온 칩의 전반적인 기술 및 시장 확보를 위한 경쟁이 치열해 지고 있다. 특히, 시스템 온 칩은 나노미터급(nm) 초미세(Deep-submicron) 공정 기술과 소프트웨어 기술에 대한 확보가 필수적이기 때문에 이러한 기술들을 확보하기 위한 경쟁이 더욱 치열해질 것으로 예상된다.
한편, 반도체 공정 기술 및 설계 기술의 발전으로 인하여 고성능의 제품 생산이 가능하게 되었다. 하지만, 시스템 온 칩 내부의 회로들을 테스트하기 위해서는 아래와 같은 추가적인 사항들이 요구된다.
우선, 초미세 공정으로 인하여 노이즈, 신호 지연, 그리고 간섭 등의 문제가 더욱 중요시됨에 따라 기존의 테스트 장치를 사용할 수 없게 되었다. 따라서, 새로운 테스트 장치를 구입하기 위한 비용과 원하는 테스트를 위한 장비 개발 시간이 요구된다. 또한, 시스템 온 칩을 테스트하는 데 발생하는 어려움은 칩의 입/출력에서 코어의 입/출력으로의 테스트에 필요한 접점을 얻기가 용이하지 않다는 점에 있다. 다시 말하면, 시스템 온 칩 내에는 다수의 코어가 내장될 수 있는데 각각의 코어를 테스트하기 위한 용도의 핀을 별도로 구비하는 것은 불가능하다. 따라서, 최소한의 테스트 핀으로 시스템 온 칩 각 부분에 존재하는 코어들에 대해서 테스트 동작이 가능한 테스트 장치 및 테스트 방법이 요구된다.
결국, 시스템 온 칩 내부에 구비되는 다수의 코어를 테스트하기 위한 핀을 별도로 구비할 수 없다는 점과, 시스템 온 칩의 입출력이 다수의 코어의 입출력에 연결될 수 없다는 점으로 인하여 시스템 온 칩을 테스트하기 위한 테스트 장치는 독특한 테스트 구조를 필요로 한다.
한편, 시스템 온 칩에는 다수의 코어가 구비되어 있으며 각 코어들은 서로 많은 라인을 통해 연결되어 있다. 종래에는 연결된 라인에 대한 테스트 동작시 속도에 상관없이 데이터 전달 여부만 확인하면 되었기 때문에 고착 고장(stuck at fault), 개방 고장(open net fault) 및 단락 고장(shorted net fault) 등의 정적인 고장을 테스트하는 것으로 충분하였다. 하지만, 고속으로 동작하는 시스템 온 칩의 경우에서는 연결 선에서의 신호 지연으로 인하여 시스템 전체에 오동작을 야기할 수 있기 때문에 그에 따른 테스트 동작이 반드시 이루어져야 한다.
시스템 온 칩에 다양한 테스트 동작을 인가할 수 있는 테스트 장치를 제공하고자 한다.
본 발명의 실시예에 따른 테스트 장치는, 테스트 대상이 되는 반도체 장치가 배치되는 코어; 상기 반도체 장치를 테스트하는데 사용되는 데이터를 저장하기 위한 래퍼 데이터 레지스터; 및 상기 코어와 상기 래퍼 데이터 레지스터 사이의 테스트 입/출력 대역폭을 제어하기 위한 대역폭 제어부를 구비할 수 있다.
바람직하게, 상기 대역폭 제어부는 상기 테스트 대상이 되는 반도체 장치에 대응하는 제어 신호에 따라 상기 테스트 입/출력 대역폭을 제어하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 테스트 장치는, 테스트 대상이 되는 반도체 장치가 배치되는 코어; 다수의 반도체 장치 각각에 대응하며, 상기 다수의 반도체 장치 각각의 테스트 동작을 위한 데이터가 저장되는 다수의 래퍼 데이터 레지스터; 상기 다수의 반도체 장치의 공통 테스트 동작을 위한 데이터가 저장되는 공통 테스트 데이터 레지스터; 및 상기 다수의 래퍼 데이터 레지스터 및 공통 테스트 데이터 레지스터에 의한 테스트 동작을 제어하기 위한 래퍼 커맨드 레지스터를 구비할 수 있다.
바람직하게, 병렬 테스트 동작을 위한 래퍼 경계 레지스터; 및 바이패스 테스트 동작을 위한 래퍼 바이패스 레지스터를 더 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 테스트 장치는, 제1 반도체 장치에 대응하는 테스트 입/출력 대역폭을 통해 제1 테스트 동작을 수행하는 단계; 제2 반도체 장치에 대응하는 테스트 입/출력 대역폭을 통해 제2 테스트 동작을 수행하는 단계; 및 공통 데이터 테스트 레지스터에 저장된 데이터를 이용하여 상기 제1 및 제2 반도체 장치의 공통 테스트 동작을 수행하는 단계를 포함할 수 있다.
바람직하게, 상기 공통 테스트 데이터 레지스터는 해당 테스트 동작 시점에 대응하는 정보와, 테스트 모드를 설정하기 위한 정보, 및 입/출력되는 테스트 데이터 정보를 저장하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 테스트 장치는 시스템 온 칩에 다양한 테스트 동작을 인가해줌으로써 그에 따른 다양한 테스트 결과를 얻는 것이 가능하다.
다양한 테스트 결과를 통해 테스트 대상이 되는 반도체 장치에 대한 정확한 불량 분석이 가능한 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 테스트 장치를 설명하기 위한 블록도이다.
도 2 는 본 발명의 다른 실시예에 따른 테스트 장치를 설명하기 위한 블록도이다.
도 3 은 도 2 의 공통 테스트 데이터 레지스터(250)를 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 테스트 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 테스트 장치는 래퍼 경계 레지스터(Wrapper Boundary Register, WBR)인 입력 래퍼 경계 레지스터(110)와 출력 래퍼 경계 레지스터(120)와, 코어(130)와, 대역폭 제어부(140), 래퍼 데이터 레지스터(150), 및 먹스(160)를 구비한다.
입력 래퍼 경계 레지스터(110)와 출력 래퍼 경계 레지스터(120)는 코어(130)의 병렬 테스트 동작 위한 구성으로써, 코어(130)와 외부의 인터페이스 역할을 담당한다. 코어(130)는 테스트 대상이 되는 반도체 장치가 배치되는 영역이다. 그리고, 대역폭 제어부(140)는 대역폭 제어 신호(CTR_BW)에 응답하여 코어(130)와 래퍼 데이터 레지스터(150) 사이의 테스트 입/출력 대역폭을 제어한다. 여기서, 대역폭 제어 신호(CTR_BW)는 테스트 대상이 되는 반도체 장치의 테스트 입/출력 대역폭에 대한 정보를 가진다.
이어서, 래퍼 데이터 레지스터(150)는 래퍼 시리얼 입력(Wrapper Serial Input, WSI) 신호를 통해 전달되는 데이터를 저장하고, 이렇게 저장된 데이터는 대역폭 제어부(140)의 제어를 받아 코어(130)에 배치된 반도체 장치로 전달되어 테스트 동작시 사용된다. 그리고, 먹스(160)는 입력 래퍼 경계 레지스터(110)와 출력 래퍼 경계 레지스터(120)의 바운더리 테스트 동작 결과와 래퍼 데이터 레지스터(150)를 이용한 테스트 동작 결과를 래퍼 시리얼 출력(Wrapper Serial Output, WSO) 신호로 선택적으로 출력한다.
이하, 간단한 회로 동작을 설명하기로 한다. 설명의 편의를 위하여 래퍼 시리얼 입력(WSI) 신호를 통해 전달되는 데이터가 코어(130)로 전달되는 과장을 대표로 설명하기로 한다.
우선, 코어(130)에 배치되는 반도체 장치를 테스트하기 위한 데이터는 래퍼 시리얼 입력(WSI) 신호를 통해 래퍼 데이터 레지스터(150)로 저장된다. 한편, 래퍼 데이터 레지스터(150)에서 출력되는 DAT1<0:m>(여기서, m 은 자연수) 신호는 코어(130)에서 테스트할 수 있는 최대 테스트 입/출력 대역폭인 m+1 개로 출력된다. 이어서, 대역폭 제어부(140)는 대역폭 제어 신호(CTR_BW)에 응답하여 테스트 대상이 되는 반도체 장치의 테스트 입/출력 대역폭에 맞게 DAT1<0:m> 신호를 DAT<0:n>(여기서, n 은 m 이하의 자연수) 신호로 조절하여 출력한다. 결국, 테스트 대상이 되는 반도체 장치는 자신의 테스트 입/출력 대역폭에 대응하는 DAT2<0:n> 신호를 입력받아 테스트 동작을 수행할 수 있다.
본 발명의 실시예에 따른 테스트 장치는 래퍼 데이터 레지스터(150)와 코어(130) 사이의 테스트 입/출력 대역폭을 테스트 대상 반도체 장치에 대응하여 제어하는 것이 가능하다. 즉, 테스트 장치는 최적의 테스트 입/출력 대역폭을 사용하여 각각의 반도체 장치를 테스트하는 것이 가능하다.
참고로, 본 실시예에서는 래퍼 데이터 레지스터(150)에 저장된 데이터가 코어(130)로 전달되는 경우를 일례로 하였지만, 코어(130)에서 테스트 동작을 수행한 결과를 다시 래퍼 데이터 레지스터(150)로 전달하는 경우에도 적용가능하다. 즉, 테스트 입/출력 대역폭은 입력되는 데이터와 출력되는 데이터를 모두 고려하여 정의될 수 있다.
도 2 는 본 발명의 다른 실시예에 따른 테스트 장치를 설명하기 위한 블록도이다.
도 2 를 참조하면, 테스트 장치는 입력 래퍼 경계 레지스터(210)와, 출력 래퍼 경계 레지스터(220)와, 코어(230)와, 다수의 래퍼 데이터 레지스터(240)와, 공통 테스트 데이터 레지스터(250)와, 래퍼 바이패스 레지스터(260)와, 래퍼 커맨드 레지스터(270)와, 먹스(280), 및 테스트 컨트롤러(290)를 구비한다.
입력 래퍼 경계 레지스터(210)와 출력 래퍼 경계 레지스터(220)는 코어(230)의 병렬 테스트 동작을 위한 구성으로써, 코어(230)와 외부의 인터페이스 역할을 담당한다. 이어서, 코어(230)는 테스트 대상이 되는 반도체 장치가 배치되는 영역으로써, 이종 반도체 장치 또는 단일 반도체 장치 등이 배치될 수 있다. 여기서, 이종 반도체 장치는 예컨대, 클럭이 서로 다른 반도체 칩이 함께 배치되는 시스템 온 칩을 의미하며, 단일 반도체 장치는 하나의 클럭을 사용하는 반도체 칩을 의미한다.
이어서, 다수의 래퍼 데이터 레지스터(240)는 테스트 대상이 되는 반도체 장치 각각의 테스트 동작에 필요한 데이터가 저장되고, 공통 테스트 데이터 레지스터(250)는 테스트 대상이 되는 반도체 장치의 공통 테스트 동작에 필요한 데이터가 저장된다. 예컨대, 제1 반도체 메모리 장치와 제2 반도체 메모리 장치 각각을 테스트하는 경우 다수의 래퍼 데이터 레지스터(240)에는 제1 및 제2 반도체 메모리 장치 각각의 제1 및 제2 테스트 동작을 위한 래퍼 데이터 레지스터가 각각 구성되고, 또한 제1 및 제2 반도체 메모리 장치를 공통적으로 테스트하기 위한 공통 테스트 데이터 레지스터(250)가 구성될 수 있다. 공통 테스트 데이터 레지스터(250)의 테스트 입/출력 대역폭은 다수의 래퍼 데이터 레지스터(240)의 테스트 입/출력 대역폭과 서로 다를 수 있다.
이어서, 래퍼 바이패스 레지스터(260)는 래퍼 시리얼 입력(WSI) 신호와 래퍼 시리얼 아웃(WSO) 신호의 사이의 바이패스 경로를 구성하고, 래퍼 커맨드 레지스터(270)는 다수의 래퍼 데이터 레지스터(240)와 공통 테스트 데이터 레지스터(250)가 코어(230)에 배치되어 있는 반도체 장치를 테스트할 수 있도록 제어한다.
테스트 컨트롤러(290)는 입력 래퍼 경계 레지스터(210)와 다수의 래퍼 데이터 레지스터(240)와, 테스트 데이터 래지스터(250)와, 래퍼 바이패스 레지스터(260), 및 래퍼 커맨드 레지스터(270)를 제어하기 위한 것으로, 선택된 레지스터에 챕쳐, 시프트, 업데이트 동작에 대한 제어 신호인 CaptureDR, UpdateDR, ShiftDR, Caputre IR, UpdateIR, ShiftIR 와, 레지스터의 테스트 클럭인 WRCK, 리셋 신호인 WRST 를 생성한다. 테스트 컨트롤러(290)에서 생성되는 신호에 따라 다수의 래퍼 데이터 레지스터(240)와 공통 테스트 데이터 레지스터(250) 중 해당하는 레지스터가 선택적으로 활성화된다. 마지막으로, 먹스(280)는 해당 테스트 동작에 따른 결과를 래퍼 시리얼 출력(WSO) 신호로 선택적으로 출력한다.
본 발명의 실시예에 따른 테스트 장치는 코어(230)에 배치되는 반도체 장치에 따라 해당 테스트 동작이 가능하며, 공통 테스트 동작을 위한 공통 테스트 데이터 레지스터(250)를 이용하여 테스트 대상이 되는 반도체 장치에 대한 공통 테스트 동작 역시 가능하다.
도 3 은 도 2 의 공통 테스트 데이터 레지스터(250)를 설명하기 위한 도면이다. 설명의 편의를 위하여, 공통 테스트 데이터 레지스터(250)가 15 개의 데이터 셀 개수를 가지는 것을 일례로 하였다.
도 3 을 참조하면, 공통 테스트 데이터 레지스터(250)는 예컨대, 테스트의 동작 시점에 대응하는 정보(TM_ENT)와, 여러 가지 테스트 동작 모드를 설정하기 위한 어드레스(A<0:7>)와, 입/출력되는 테스트 데이터 정보인 테스트 결과에 대응하는 정보(DET<0:1>)와 테스트 동작시 입/출력되는 데이터에 대응하는 정보(DQ<0:3>)를 저장할 수 있는 회로를 구비한다. 도 2 에서 설명하였듯이, 공통 테스트 데이터 레지스터(250)는 테스트 대상이 되는 반도체 장치의 공통 테스트 동작을 위한 데이터가 저장된다.
본 발명의 실시예에 따른 테스트 장치는 공통 테스트 데이터 레지스터(250)를 이용하여 테스트 대상이 되는 반도체 장치에 대한 공통 테스트 동작이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 테스트 장치는 테스트 대상이 되는 반도체 장치의 테스트 입/출력 대역폭에 대한 정보를 검출하는 것이 가능하다. 그리고, 이에 따라 해당 레지스터를 선택해 줌으로써, 반도체 장치와 레지스터 사이의 테스트 입/출력 대역폭을 반도체 장치에 따라 최적화하는 것이 가능하다. 따라서, 테스트 장치에서 테스트 동작이 가능한 반도체 장치의 범위를 보다 넓히는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 : 입력 래퍼 경계 레지스터
120 : 출력 래퍼 경계 레지스터
130 : 코어
140 : 대역폭 제어부
150 : 래퍼 데이터 레지스터
160 : 먹스

Claims (10)

  1. 테스트 대상이 되는 반도체 장치가 배치되는 코어;
    상기 반도체 장치의 병렬 테스트 동작을 위한 래퍼 경계 레지스터;
    래퍼 시리얼 입력 신호를 통해 전달되는 데이터를 저장하고, 상기 반도체 장치를 테스트하는데 사용되는 데이터를 저장하기 위한 래퍼 데이터 레지스터; 및
    상기 코어와 상기 래퍼 데이터 레지스터 사이의 테스트 입/출력 대역폭을 제어하기 위한 대역폭 제어부
    를 구비하는 테스트 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 대역폭 제어부는 상기 테스트 대상이 되는 반도체 장치에 대응하는 제어 신호에 따라 상기 테스트 입/출력 대역폭을 제어하는 것을 특징으로 하는 테스트 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 코어와 상기 대역폭 제어부 사이는 제1 대역폭을 가지고,
    상기 대역폭 제어부와 상기 래퍼 데이터 레지스터 사이는 제2 대역폭을 가지며,
    상기 제1 대역폭은 상기 제2 대역폭 이하의 논리적 관계를 가지는 것을 특징으로 하는 테스트 장치.
  4. 삭제
  5. 테스트 대상이 되는 반도체 장치가 배치되는 코어;
    다수의 반도체 장치 각각에 대응하며, 상기 다수의 반도체 장치 각각의 테스트 동작을 위한 데이터가 저장되는 다수의 래퍼 데이터 레지스터;
    상기 다수의 반도체 장치의 공통 테스트 동작을 위한 데이터가 저장되는 공통 테스트 데이터 레지스터; 및
    상기 다수의 래퍼 데이터 레지스터 및 공통 테스트 데이터 레지스터에 의한 테스트 동작을 제어하기 위한 래퍼 커맨드 레지스터
    를 구비하며, 상기 공통 테스트 데이터 레지스터와 상기 다수의 래퍼 데이터 레지스터 중 하나가 활성화되고, 상기 공통 테스트 데이터 레지스터의 대역폭과 상기 다수의 래퍼 데이터 레지스터의 대역폭은 서로 다른 것을 특징으로 하는 테스트 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    병렬 테스트 동작을 위한 래퍼 경계 레지스터; 및
    바이패스 테스트 동작을 위한 래퍼 바이패스 레지스터를 더 구비하는 테스트 장치.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 공통 테스트 데이터 레지스터는 해당 테스트 동작 시점에 대응하는 정보와, 테스트 모드를 설정하기 위한 정보, 및 입/출력되는 테스트 데이터 정보를 저장하는 것을 특징으로 하는 테스트 장치.
  9. 제1 반도체 장치에 대응하는 테스트 입/출력 대역폭을 통해 제1 테스트 동작을 수행하는 단계;
    제2 반도체 장치에 대응하는 테스트 입/출력 대역폭을 통해 제2 테스트 동작을 수행하는 단계; 및
    공통 테스트 데이터 레지스터에 저장된 데이터를 이용하여 상기 제1 및 제2 반도체 장치의 공통 테스트 동작을 수행하는 단계
    를 포함하며, 상기 제1 테스트 동작, 제2 테스트 동작과 상기 공통 테스트 동작 중 하나가 수행되고, 상기 공통 테스트 동작의 대역폭은 상기 제1 테스트 동작과 상기 제2 테스트 동작의 대역폭과 다른 것을 특징으로 하는 테스트 장치의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 공통 테스트 데이터 레지스터는 해당 테스트 동작 시점에 대응하는 정보와, 테스트 모드를 설정하기 위한 정보, 및 입/출력되는 테스트 데이터 정보를 저장하는 것을 특징으로 하는 테스트 장치의 동작 방법.
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